JP6069703B2 - 半導体装置 - Google Patents
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Description
図1は、半導体装置のトランジスタの構成例を示す断面図である。半導体装置は、pチャネル電界効果トランジスタ121及びnチャネル電界効果トランジスタ122を有する。nウェル102は、p型基板101の表面に設けられる。pウェル112は、nウェル102内に設けられる。
図8は、本発明の第2の実施形態による半導体装置の構成例を示す図である。本実施形態(図8)は、第1の実施形態(図3)に対して、NAND回路307を削除したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。PGCL回路303は、制御信号PG2、バックゲート電圧起動検出信号PON及び差電圧信号DFを入力し、パワーゲーティング信号PG1及び信号ADCNTを出力する。本実施形態の動作は、第1の実施形態と同様である。
図9は、本発明の第3の実施形態による半導体装置の構成例を示す図である。第1及び第2の実施形態では、コア回路301内のpチャネル電界効果トランジスタ121のリーク電流を低減する例を説明した。本実施形態では、コア回路301内のnチャネル電界効果トランジスタ122のリーク電流を低減する例を説明する。以下、本実施形態が第1及び第2の実施形態と異なる点を説明する。コア回路301は、図1のnチャネル電界効果トランジスタ122及びpチャネル電界効果トランジスタ121を有する。基準電圧端子VSSは、nチャネル電界効果トランジスタ122のソース114に接続される。バックゲート端子VPWは、nチャネル電界効果トランジスタ122のバックゲート112に接続される。VPW電源回路901は、バックゲート端子VPWにバックゲート電圧(例えば−0.3V)を供給する。可変抵抗310は、N個のnチャネル電界効果トランジスタ311の並列接続回路を有する。N個のnチャネル電界効果トランジスタ311は、ドレインが基準電圧端子VSSに接続され、ソースが第1のグランド電圧端子GNDに接続される。
図10は、本発明の第4の実施形態による半導体装置の構成例を示す図である。以下、本実施形態が第1〜第3の実施形態と異なる点を説明する。半導体装置は、第1〜第3のコア回路301−1〜301−3、第1〜第3の抵抗制御回路304−1〜304−3、PGCL回路303、VNW電源回路302及びVPW電源回路901を有する。コア回路301−1〜301−3は、それぞれ、図1のpチャネル電界効果トランジスタ121及びnチャネル電界効果トランジスタ122を有する。第1〜第3の抵抗制御回路304−1〜304−3は、それぞれ、図3の抵抗制御回路304及び図9の抵抗制御回路304を有する。PGCL回路303は、図3、図8及び図9のPGCL回路303に対応する。VNW電源回路302は、図3のVNW電源回路302に対応する。VPW電源回路901は、図9のVPW電源回路901に対応する。
図15は、本発明の第5の実施形態による半導体装置の構成例を示す図である。以下、本実施形態が第4の実施形態と異なる点を説明する。半導体装置は、1.8V及び1.5Vの2種類の電源電圧で動作する。第1のコア回路301−1は、1.8Vの電源電圧で動作する。第2のコア回路301−2及び第3のコア回路301−3は、1.5Vの電源電圧で動作する。第1の抵抗制御回路304−1は、抵抗制御し、1.8Vの電源電圧を第1のコア回路301−1の電源電圧端子VDDに供給する。第2の抵抗制御回路304−2は、抵抗制御し、1.5Vの電源電圧を第2のコア回路301−2の電源電圧端子VDDに供給する。第3の抵抗制御回路304−3は、抵抗制御し、1.5Vの電源電圧を第3のコア回路301−3の電源電圧端子VDDに供給する。VNW電源回路302−1は、1.8V+0.3Vのバックゲート電圧を第1のコア回路301−1のバックゲート端子VNW及び第1の抵抗制御回路304−1に供給する。VPW電源回路901−1は、−0.3Vのバックゲート電圧を第1のコア回路301−1のバックゲート端子VPW及び第1の抵抗制御回路304−1に供給する。VNW電源回路302−2は、1.5V+0.3Vのバックゲート電圧を、第2のコア回路301−2のバックゲート端子VNW、第3のコア回路301−3のバックゲート端子VNW、第2の抵抗制御回路304−2及び第3の抵抗制御回路304−3に供給する。VPW電源回路901−2は、−0.3Vのバックゲート電圧を、第2のコア回路301−2のバックゲート端子VPW、第3のコア回路301−3のバックゲート端子VPW、第2の抵抗制御回路304−2及び第3の抵抗制御回路304−3に供給する。
図16は、本発明の第6の実施形態による半導体装置の構成例を示す図である。以下、本実施形態が第5の実施形態と異なる点を説明する。半導体装置は、1.8V及び1.5Vの2種類の電源電圧で動作する。第1のコア回路301−1は、1.8Vの電源電圧で動作する。第2のコア回路301−2及び第3のコア回路301−3は、1.5Vの電源電圧で動作する。第1の抵抗制御回路304−1は、抵抗制御し、1.8Vの電源電圧を第1のコア回路301−1の電源電圧端子VDDに供給する。第2の抵抗制御回路304−2は、抵抗制御し、1.5Vの電源電圧を第2のコア回路301−2及び第3のコア回路301−3の電源電圧端子VDDに供給する。VNW電源回路302−1は、1.8V+0.3Vのバックゲート電圧を第1のコア回路301−1のバックゲート端子VNW及び第1の抵抗制御回路304−1に供給する。VPW電源回路901−1は、−0.3Vのバックゲート電圧を第1のコア回路301−1のバックゲート端子VPW及び第1の抵抗制御回路304−1に供給する。VNW電源回路302−2は、1.5V+0.3Vのバックゲート電圧を、第2のコア回路301−2のバックゲート端子VNW、第3のコア回路301−3のバックゲート端子VNW及び第2の抵抗制御回路304−2に供給する。VPW電源回路901−2は、−0.3Vのバックゲート電圧を、第2のコア回路301−2のバックゲート端子VPW、第3のコア回路301−3のバックゲート端子VPW及び第2の抵抗制御回路304−2に供給する。
第5の実施形態でも説明したような動作が可能であり、詳細な説明は省略する。
(付記1)
電源端子及びバックゲート端子を有するトランジスタ回路と、
第1の電圧端子と前記電源端子との間に接続される可変抵抗と、
前記第1の電圧端子の電圧と前記バックゲート端子の電圧との差電圧の絶対値が閾値より低い場合には、前記差電圧を変換したデジタル信号に基づいて前記可変抵抗を制御する制御回路と
を有することを特徴とする半導体装置。
(付記2)
前記可変抵抗は、複数の電界効果トランジスタの並列接続回路を有し、
前記制御回路は、前記複数の電界効果トランジスタの導通する数を制御することにより、前記可変抵抗の抵抗値を制御することを特徴とする付記1記載の半導体装置。
(付記3)
前記制御回路は、前記差電圧の絶対値が前記閾値より低い場合には、前記複数の電界効果トランジスタの導通する数を制御し、前記差電圧の絶対値が前記閾値より高い場合には、外部から入力される第1制御信号に基づいて前記複数の電界効果トランジスタの導通/非導通を制御することを特徴とする付記2記載の半導体装置。
(付記4)
前記制御回路は、前記トランジスタ回路の動作が中断可能かどうかを示す第2制御信号に応じて前記可変抵抗を制御することを特徴とする付記1〜3のいずれか1項に記載の半導体装置。
(付記5)
前記トランジスタ回路は、pチャネル電界効果トランジスタを有し、
前記電源端子は、高電位側の電源電圧端子であることを特徴とする付記1〜4のいずれか1項に記載の半導体装置。
(付記6)
前記バックゲート端子は、前記pチャネル電界効果トランジスタが形成されるnウェルに接続され、
前記電源電圧端子は、前記pチャネル電界効果トランジスタのソースに接続されることを特徴とする付記5記載の半導体装置。
(付記7)
前記トランジスタ回路は、nチャネル電界効果トランジスタを有し、
前記電源端子は、基準電圧端子であることを特徴とする付記1〜4のいずれか1項に記載の半導体装置。
(付記8)
前記バックゲート端子は、前記nチャネル電界効果トランジスタが形成されるpウェルに接続され、
前記基準電圧端子は、前記nチャネル電界効果トランジスタのソースに接続されることを特徴とする付記7記載の半導体装置。
(付記9)
電源端子及びバックゲート端子を有するトランジスタ回路と、
複数の電界効果トランジスタを有し、第1の電圧端子と前記電源端子との間に接続される可変抵抗と、
前記第1の電圧端子に印加される第1の電圧と前記バックゲート端子に印加される第2の電圧との差電圧を検出する差電圧検出回路と、
前記差電圧を変換したデジタル信号に基づいて、前記可変抵抗を制御する制御回路と、
を有し、
前記制御回路は、前記第2の電圧が基準電圧に到達し、前記差電圧が第1閾値以上の時に、前記可変抵抗の前記複数の電界効果トランジスタをすべてオン状態とすることを特徴とする半導体装置。
(付記10)
前記制御回路は、前記差電圧が前記第1閾値より低い第2閾値以上の電圧値の時に、前記可変抵抗の前記複数の電界効果トランジスタをすべてオン状態とすることを特徴とする付記9記載の半導体装置。
(付記11)
電源端子及びバックゲート端子を有する複数のトランジスタ回路と、
それぞれの第1の電圧端子と前記電源端子との間に接続され、複数の電界効果トランジスタを有する複数の可変抵抗と、
前記それぞれの第1の電圧端子の電圧と前記バックゲート端子の電圧との差電圧の絶対値が閾値より低い場合には、前記差電圧を変換したデジタル信号に基づいて前記複数の可変抵抗をそれぞれ制御する複数の制御回路と
を有し、
前記バックゲート端子の電圧が基準電圧となる前に、前記トランジスタ回路が動作を開始する場合、前記トランジスタ回路に接続される前記可変抵抗を制御する前記制御回路に基づいて、前記可変抵抗を制御し、
前記バックゲート端子の電圧が基準電圧以上の時に、前記トランジスタ回路が動作を開始する場合、前記トランジスタ回路に接続される前記可変抵抗の前記複数の電界効果トランジスタをすべてオン状態とすることを特徴とする半導体装置。
(付記12)
電源端子及びバックゲート端子を有する複数のトランジスタ回路と、
それぞれの第1の電圧端子と前記電源端子との間に接続される複数の可変抵抗と、
前記それぞれの第1の電圧端子の電圧と前記バックゲート端子の電圧との差電圧の絶対値が閾値より低い場合には、前記差電圧を変換したデジタル信号に基づいて前記複数の可変抵抗をそれぞれ制御する複数の制御回路と
を有し、
前記バックゲート端子の電圧が基準電圧かどうかを検出し、該検出結果に応じて、前記複数の制御回路の制御を有効とするかどうかを決定することを特徴とする半導体装置。
302 VNW電源回路
303 パワーゲーティングコントロールロジック(PGCL)回路
304 抵抗制御回路
305 VDD電源回路
306 差電圧検出回路
307 否定論理積回路
308 差電圧A/D変換器
309 セレクタ
310 可変抵抗
311 電界効果トランジスタ
Claims (8)
- 電源端子及びバックゲート端子を有するトランジスタ回路と、
第1の電圧端子と前記電源端子との間に接続される可変抵抗と、
前記第1の電圧端子の電圧と前記バックゲート端子の電圧との差電圧の絶対値が閾値より低い場合には、前記差電圧を変換したデジタル信号に基づいて前記可変抵抗を制御する制御回路と
を有することを特徴とする半導体装置。 - 前記可変抵抗は、複数の電界効果トランジスタの並列接続回路を有し、
前記制御回路は、前記複数の電界効果トランジスタの導通する数を制御することにより、前記可変抵抗の抵抗値を制御することを特徴とする請求項1記載の半導体装置。 - 前記制御回路は、前記差電圧の絶対値が前記閾値より低い場合には、前記複数の電界効果トランジスタの導通する数を制御し、前記差電圧の絶対値が前記閾値より高い場合には、外部から入力される第1制御信号に基づいて前記複数の電界効果トランジスタの導通/非導通を制御することを特徴とする請求項2記載の半導体装置。
- 前記制御回路は、前記トランジスタ回路の動作が中断可能かどうかを示す第2制御信号に応じて前記可変抵抗を制御することを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 前記トランジスタ回路は、pチャネル電界効果トランジスタを有し、
前記電源端子は、高電位側の電源電圧端子であることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。 - 前記バックゲート端子は、前記pチャネル電界効果トランジスタが形成されるnウェルに接続され、
前記電源電圧端子は、前記pチャネル電界効果トランジスタのソースに接続されることを特徴とする請求項5記載の半導体装置。 - 前記トランジスタ回路は、nチャネル電界効果トランジスタを有し、
前記電源端子は、基準電圧端子であることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。 - 前記バックゲート端子は、前記nチャネル電界効果トランジスタが形成されるpウェルに接続され、
前記基準電圧端子は、前記nチャネル電界効果トランジスタのソースに接続されることを特徴とする請求項7記載の半導体装置。
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