JP6056363B2 - Processing device and control method of processing device - Google Patents
Processing device and control method of processing device Download PDFInfo
- Publication number
- JP6056363B2 JP6056363B2 JP2012227151A JP2012227151A JP6056363B2 JP 6056363 B2 JP6056363 B2 JP 6056363B2 JP 2012227151 A JP2012227151 A JP 2012227151A JP 2012227151 A JP2012227151 A JP 2012227151A JP 6056363 B2 JP6056363 B2 JP 6056363B2
- Authority
- JP
- Japan
- Prior art keywords
- arbitration
- unit
- signal
- units
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012545 processing Methods 0.000 title claims description 356
- 238000000034 method Methods 0.000 title claims description 38
- 230000008569 process Effects 0.000 claims description 28
- 230000008859 change Effects 0.000 claims description 22
- 238000012546 transfer Methods 0.000 claims description 19
- 230000004044 response Effects 0.000 claims description 17
- 239000000725 suspension Substances 0.000 claims description 4
- 230000006870 function Effects 0.000 description 54
- 238000003384 imaging method Methods 0.000 description 28
- 238000006243 chemical reaction Methods 0.000 description 22
- 101100065246 Mus musculus Enc1 gene Proteins 0.000 description 11
- 239000000872 buffer Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000008054 signal transmission Effects 0.000 description 10
- 230000010355 oscillation Effects 0.000 description 4
- 230000008707 rearrangement Effects 0.000 description 4
- 238000007616 round robin method Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000007781 pre-processing Methods 0.000 description 3
- 101100057245 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ENA1 gene Proteins 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- 238000012559 user support system Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Studio Devices (AREA)
- Power Sources (AREA)
- Bus Control (AREA)
Description
処理装置及び処理装置の制御方法に関する。 The present invention relates to a processing apparatus and a control method for the processing apparatus.
デジタルスチルカメラ等の電子機器は、データを処理する複数の処理部を有している。また、電子機器は、データを格納するためのメモリを有している。各処理部は、メモリから必要なデータを読み出し、処理後のデータをメモリに書き込む。メモリに対するこれらのアクセスは、非同期に行われるため、メモリに対して各処理部からのアクセス要求が競合する場合がある。この競合を解決するため、電子機器は、複数の処理部とメモリとの間に、メモリに対するアクセスの要求を調停する調停装置を有している。(例えば、特許文献1〜3参照)。 An electronic apparatus such as a digital still camera has a plurality of processing units that process data. Moreover, the electronic device has a memory for storing data. Each processing unit reads necessary data from the memory and writes the processed data to the memory. Since these accesses to the memory are performed asynchronously, access requests from each processing unit may compete for the memory. In order to resolve this conflict, the electronic device has an arbitration device that arbitrates requests for access to the memory between the plurality of processing units and the memory. (For example, see Patent Documents 1 to 3).
ところで、電子機器は、例えば多機能化の目的により、処理部の数が増加する。このような電子機器が備える処理部の増加は、電子機器における消費電力の増加の要因となる。このため、電子機器における消費電力の低減が要求されている。 By the way, in the electronic device, the number of processing units increases, for example, for the purpose of multifunction. Such an increase in the processing units included in the electronic device becomes a factor of an increase in power consumption in the electronic device. For this reason, reduction of the power consumption in an electronic device is requested | required.
本発明の一観点によれば、複数の処理部を含む処理装置であって、前記複数の処理部からそれぞれ出力される要求信号を調停し、調停結果に応じた1つの第1調停信号を出力する複数の第1の調停部と、前記複数の第1の調停部からそれぞれ出力される複数の前記第1調停信号を調停し、調停結果に応じた第2調停信号を出力する第2の調停部と、前記各第1の調停部及び前記各第1の調停部にそれぞれ接続された前記各処理部に供給するクロック信号を、前記第1の調停部毎に制御する複数のクロック制御部と、前記処理装置の動作状態に応じて前記複数の処理部の動作の要否を判定し、判定結果に応じた制御情報を出力する制御部と、を有し、前記複数のクロック制御部は、前記制御情報に応じて前記クロック信号を供給又は停止し、あるいは前記制御情報に応じて前記クロック信号の周波数を変更し、前記制御部は、前記処理装置の動作状態に応じて前記第2の調停部に対して構成の変更を指示し、前記第2の調停部は前記変更の指示に応じて、前記要求信号及び前記第1調停信号の受け付けを保留し、前記保留より前に受け付けた前記要求信号あるいは前記第1調停信号に対するデータ転送が終了した後に構成の変更が可能であることを示す構成変更可能信号を出力し、前記制御部は、前記構成変更可能信号を受けて前記制御情報を出力し、前記第2の調停部は、前記制御情報に応じて構成を変更した後、前記要求信号及び前記第1調停信号の受け付けを再開する。 According to an aspect of the present invention, a processing apparatus including a plurality of processing units, arbitrates request signals output from the plurality of processing units, and outputs one first arbitration signal according to the arbitration result. A plurality of first arbitration units, and a plurality of the first arbitration signals output from the plurality of first arbitration units, respectively, and a second arbitration signal according to the arbitration result is output. And a plurality of clock control units for controlling clock signals supplied to the first arbitration units and the processing units connected to the first arbitration units for each of the first arbitration units, A control unit that determines the necessity of operation of the plurality of processing units according to an operation state of the processing device, and outputs control information according to the determination result, the plurality of clock control units, The clock signal is supplied or stopped according to the control information. There will change the frequency of the clock signal in response to said control information, wherein the control unit instructs a change of configuration with respect to the second arbitration unit in accordance with the operating state of the processing apparatus, the second The arbitration unit suspends acceptance of the request signal and the first arbitration signal in response to the change instruction, and after data transfer for the request signal or the first arbitration signal received before the suspension is completed A configuration changeable signal indicating that the configuration can be changed is output, the control unit receives the configuration changeable signal, outputs the control information, and the second arbitration unit outputs the control information. after changing configuration according to resume reception of the request signal and the first arbitration signal.
本発明の一観点によれば、消費電力を低減することができる。 According to one aspect of the present invention, power consumption can be reduced.
以下、一実施形態を説明する。
図1に示すように、この撮像装置は例えばデジタルスチルカメラであり、撮像部11、処理装置12、操作部13、メモリ14、表示部15を有する。
Hereinafter, an embodiment will be described.
As illustrated in FIG. 1, the imaging device is, for example, a digital still camera, and includes an imaging unit 11, a processing device 12, an operation unit 13, a memory 14, and a display unit 15.
撮像部11は撮像光学系と撮像素子(イメージ・センサ)を含む。撮像光学系は被写体からの光を集光するレンズ(フォーカスレンズなど),レンズを通過した光の量を調整する絞り,等を含む。撮像素子はCCDやCMOSイメージセンサ等であり、入射する光を電気信号に変換して1フレーム分の画像データを生成する。撮像部11は、撮像素子から出力されるアナログの画像データをデジタル化し、そのデジタル化した画像データを同期信号に基づいて出力する。同期信号は、1フレームの区切りを示す垂直同期信号と、1ラインの区切りを示す水平同期信号を含む。 The imaging unit 11 includes an imaging optical system and an imaging element (image sensor). The imaging optical system includes a lens (such as a focus lens) that collects light from a subject, a diaphragm that adjusts the amount of light that has passed through the lens, and the like. The image sensor is a CCD, CMOS image sensor, or the like, and converts incident light into an electrical signal to generate image data for one frame. The imaging unit 11 digitizes analog image data output from the imaging device, and outputs the digitized image data based on the synchronization signal. The synchronization signal includes a vertical synchronization signal indicating one frame break and a horizontal synchronization signal indicating one line break.
処理装置12は、複数の処理部を有する。各処理部は、設定された処理に応じて、メモリ14をアクセスする。メモリ14は例えばシンクロナスダイナミックランダムアクセスメモリ(SDRAM)である。処理装置12は、メモリ14に格納されたデータに基づく表示データを表示部15に出力する。表示部15は、例えば液晶表示装置(LCD:Liquid Crystal Display)である。処理装置12は、撮像部11から入力する画像データに基づく表示データを表示部15に出力する。表示部15は、表示データに基づく画像を表示する。これにより、表示部15は、撮像部11にて取り込む被写体の光像を確認する電子ビューファインダ(EVF:ElectronicView Finder)として機能する。また、処理装置12は、操作部13に対する操作に基づいて、記録する画像データに応じた表示データを表示部15に出力する。 The processing device 12 has a plurality of processing units. Each processing unit accesses the memory 14 according to the set processing. The memory 14 is, for example, a synchronous dynamic random access memory (SDRAM). The processing device 12 outputs display data based on the data stored in the memory 14 to the display unit 15. The display unit 15 is, for example, a liquid crystal display (LCD). The processing device 12 outputs display data based on the image data input from the imaging unit 11 to the display unit 15. The display unit 15 displays an image based on the display data. Accordingly, the display unit 15 functions as an electronic view finder (EVF) that confirms the light image of the subject captured by the imaging unit 11. Further, the processing device 12 outputs display data corresponding to the image data to be recorded to the display unit 15 based on an operation on the operation unit 13.
操作部13は、ユーザにより操作されるシャッタボタンやメニューボタン等の各種スイッチ、タッチパネル等である。処理装置12は、操作部13に対する操作に応じて、撮影モードや各処理において必要な情報等の設定値を記憶する。そして、処理装置12は、撮像部11から入力する画像データに対して設定値に応じた処理を行い、処理後の画像データ(処理中の画像データを含む)をメモリ14に格納する。 The operation unit 13 includes various switches such as a shutter button and a menu button operated by a user, a touch panel, and the like. The processing device 12 stores set values such as information necessary for the shooting mode and each process in accordance with an operation on the operation unit 13. Then, the processing device 12 performs processing corresponding to the set value on the image data input from the imaging unit 11, and stores the processed image data (including the image data being processed) in the memory 14.
記録部16は例えば撮像装置に装着されるメモリカードである。処理装置12は、メモリ14に格納されたデータ(例えば圧縮された画像データ)を記録部16に格納する。また、処理装置12は、操作部13に対する操作に従って、記録部16に格納されたデータに基づく表示データを表示部15に出力する。 The recording unit 16 is, for example, a memory card attached to the imaging device. The processing device 12 stores the data (for example, compressed image data) stored in the memory 14 in the recording unit 16. In addition, the processing device 12 outputs display data based on the data stored in the recording unit 16 to the display unit 15 in accordance with an operation on the operation unit 13.
次に、処理装置12の詳細を説明する。
図3に示すように、処理装置12は、複数の処理部21a〜21f,22a,22b,23a,23b,24a〜24c,25a〜25c、調停回路26、メモリコントローラ27、クロック制御部28a〜28e、中央処理装置(CPU)29を有している。
Next, details of the processing device 12 will be described.
As shown in FIG. 3, the processing device 12 includes a plurality of processing units 21a to 21f, 22a, 22b, 23a, 23b, 24a to 24c, 25a to 25c, an arbitration circuit 26, a memory controller 27, and clock control units 28a to 28e. And a central processing unit (CPU) 29.
各処理部21a〜25cは、データを処理するものであり、各処理に応じてメモリ14をアクセスするための要求信号を含む各種信号を出力する。調停回路26は、各処理部21a〜25cの要求信号を調停し、調停結果に応じて1つの処理部に対してアクセス許可を与える。また、調停回路26は、調停結果に応じた1つの要求信号をメモリコントローラ27に出力する。メモリコントローラ27は、アクセスが許可された処理部から出力される制御情報(各種コマンド、アドレス、データ、等)を図1に示すメモリ14に出力する。これにより、各処理部21a〜25cは、バスBLとメモリコントローラ27を介してメモリ14をアクセスする。 Each processing unit 21a to 25c processes data, and outputs various signals including a request signal for accessing the memory 14 in accordance with each processing. The arbitration circuit 26 arbitrates the request signals of the respective processing units 21a to 25c, and gives access permission to one processing unit according to the arbitration result. The arbitration circuit 26 outputs one request signal corresponding to the arbitration result to the memory controller 27. The memory controller 27 outputs control information (various commands, addresses, data, etc.) output from the processing unit permitted to access to the memory 14 shown in FIG. Thereby, each processing unit 21 a to 25 c accesses the memory 14 via the bus BL and the memory controller 27.
各処理部21a〜25cに設定された処理の一例を説明する。
処理部21aはプリプロセス部(前処理部)であり、撮像部11から出力される画像データに対しホワイトバランス等の前処理を行い、処理後のデータをメモリ14に格納する。処理部21bはカラー処理部であり、画像データに対して色空間変換処理を行う。処理部21cは歪み補正部であり、画像データに対して、例えば撮像光学系に起因する画像の歪みを補正する処理を行う。処理部21dは解像度変換部であり、画素データの間引き、データ補間などの処理を行う。処理部21eは顔検出部であり、画像データの画像に含まれる顔の位置を検出する。処理部21fは表示部であり、メモリ14から読み出したデータを表示データに変換し、変換後のデータを図1に示す表示部15に出力する。
An example of processing set in each of the processing units 21a to 25c will be described.
The processing unit 21 a is a preprocessing unit (preprocessing unit), performs preprocessing such as white balance on the image data output from the imaging unit 11, and stores the processed data in the memory 14. The processing unit 21b is a color processing unit that performs color space conversion processing on image data. The processing unit 21c is a distortion correction unit, and performs processing for correcting, for example, image distortion caused by the imaging optical system on the image data. The processing unit 21d is a resolution conversion unit, and performs processing such as pixel data thinning and data interpolation. The processing unit 21e is a face detection unit, and detects the position of the face included in the image data image. The processing unit 21f is a display unit, converts data read from the memory 14 into display data, and outputs the converted data to the display unit 15 shown in FIG.
処理部22aは動画コーデックであり、所定の方式(例えばMPEG(Moving Picture Experts Group)方式)により圧縮データを生成する。また、処理部22aは圧縮データを伸長した画像データを生成する。処理部22bはオーディオ処理部であり、所定の方式により音のデータを圧縮した圧縮データを生成する。また、処理部22bは、圧縮データを伸長して音のデータを生成する。 The processing unit 22a is a moving image codec, and generates compressed data by a predetermined method (for example, MPEG (Moving Picture Experts Group) method). Further, the processing unit 22a generates image data obtained by decompressing the compressed data. The processing unit 22b is an audio processing unit, and generates compressed data obtained by compressing sound data by a predetermined method. The processing unit 22b decompresses the compressed data to generate sound data.
処理部23aは静止画コーデックであり、所定の方式(例えばJPEG(Joint Photographic Experts Group)方式)により圧縮データを生成する。また、処理部23aは、圧縮データを伸長した画像データを生成する。処理部23bはRAWコーデックであり、撮像部11から出力される画像データを圧縮処理してRAWデータを生成する。 The processing unit 23a is a still image codec, and generates compressed data by a predetermined method (for example, JPEG (Joint Photographic Experts Group) method). Further, the processing unit 23a generates image data obtained by decompressing the compressed data. The processing unit 23b is a RAW codec, and generates RAW data by compressing the image data output from the imaging unit 11.
処理部24aはカードインタフェース(I/F)であり、装着されたメモリカードをアクセスする。処理部24bはカードインタフェース(I/F)であり、装着されたメモリカードをアクセスする。なお、処理部24a,24bは互いに異なる形式のメモリカードのインタフェースである。処理部24cはUSB(Universal Serial Bus)インタフェースである。 The processing unit 24a is a card interface (I / F), and accesses the installed memory card. The processing unit 24b is a card interface (I / F), and accesses a memory card that is mounted. The processing units 24a and 24b are memory card interfaces of different types. The processing unit 24c is a USB (Universal Serial Bus) interface.
処理部25aはノイズ除去部であり、メモリ14から読み出したデータに対して所定の処理を行ってノイズを除去し、処理後のデータをメモリ14に格納する。処理部25bは高DR(Dynamic Range)処理部であり、輝度レンジを拡張した画像データを生成する。処理部25cは画像表示効果処理部であり、画像データに対して輪郭強調等の処理を行う。 The processing unit 25 a is a noise removing unit, performs predetermined processing on the data read from the memory 14 to remove noise, and stores the processed data in the memory 14. The processing unit 25b is a high DR (Dynamic Range) processing unit, and generates image data with an extended luminance range. The processing unit 25c is an image display effect processing unit, and performs processing such as edge enhancement on the image data.
調停回路26は、複数(図において5つ)の調停部26a〜26eを有している。
処理部21a〜21fは調停部26aに接続されている。処理部22a,22bは調停部26bに接続され、処理部23a,23bは調停部26cに接続されている。処理部24a〜24cは調停部26dに接続され、処理部25a〜25cは調停部26eに接続されている。調停部26b〜26eは調停部26aに接続されている。調停部26b〜26eは第1の調停部の一例であり、調停部26aは第2の調停部の一例である。
The arbitration circuit 26 includes a plurality (five in the figure) of arbitration units 26a to 26e.
The processing units 21a to 21f are connected to the arbitration unit 26a. The processing units 22a and 22b are connected to the arbitration unit 26b, and the processing units 23a and 23b are connected to the arbitration unit 26c. The processing units 24a to 24c are connected to the arbitration unit 26d, and the processing units 25a to 25c are connected to the arbitration unit 26e. The arbitration units 26b to 26e are connected to the arbitration unit 26a. The arbitration units 26b to 26e are an example of a first arbitration unit, and the arbitration unit 26a is an example of a second arbitration unit.
調停部26bは、複数の処理部22a,22bの要求信号を調停し、調停結果に応じた要求信号を調停部26aに出力する。同様に、調停部26cは、複数の処理部23a,23bの要求信号を調停し、調停結果に応じた要求信号を調停部26aに出力する。調停部26dは、複数の処理部24a〜24cの要求信号を調停し、調停結果に応じた要求信号を調停部26aに出力する。調停部26eは、複数の処理部25a〜25cの要求信号を調停し、調停結果に応じた要求信号を調停部26aに出力する。そして、調停部26aは、複数の処理部21a〜21fの要求信号と、調停部26b〜26eから出力される要求信号を調停し、調停結果に応じた要求信号をメモリコントローラ27に出力する。調停部26b〜26eから出力される要求信号は第1調停信号の一例、調停部26aから出力される要求信号は第2調停信号の一例である。 The arbitrating unit 26b arbitrates request signals from the plurality of processing units 22a and 22b, and outputs a request signal corresponding to the arbitration result to the arbitrating unit 26a. Similarly, the arbitrating unit 26c arbitrates request signals from the plurality of processing units 23a and 23b, and outputs a request signal corresponding to the arbitration result to the arbitrating unit 26a. The arbitrating unit 26d arbitrates request signals from the plurality of processing units 24a to 24c, and outputs a request signal corresponding to the arbitration result to the arbitrating unit 26a. The arbitrating unit 26e arbitrates request signals from the plurality of processing units 25a to 25c, and outputs a request signal corresponding to the arbitration result to the arbitrating unit 26a. Then, the arbitrating unit 26a arbitrates request signals from the plurality of processing units 21a to 21f and request signals output from the arbitrating units 26b to 26e, and outputs a request signal corresponding to the arbitration result to the memory controller 27. The request signal output from the arbitration units 26b to 26e is an example of a first arbitration signal, and the request signal output from the arbitration unit 26a is an example of a second arbitration signal.
つまり、調停部26aは、調停部26b〜26eにおける調停にしたがって出力される要求信号と、調停部26aに直接的に接続された処理部21a〜21fの要求信号を受け付け、それらの要求信号を調停する。これにより、調停部26aに直接的に接続された処理部21a〜21fの要求は、調停部26b〜26eにそれぞれ直接的に接続された処理部22a〜25cの要求よりも高い優先度により処理される。 That is, the arbitrating unit 26a receives the request signal output according to the arbitration in the arbitrating units 26b to 26e and the request signal of the processing units 21a to 21f directly connected to the arbitrating unit 26a, and arbitrates those request signals. To do. Thereby, the request | requirement of the process parts 21a-21f directly connected to the arbitration part 26a is processed by a higher priority than the request | requirement of the process parts 22a-25c directly connected to the arbitration part 26b-26e, respectively. The
各処理部21a〜25cと調停部26a〜26eは、クロック制御部28a〜28eから出力されるクロック信号CK1〜CK5に基づいて動作する。
クロック制御部28aは、発振動作によって生成した所定周波数のクロック信号CK1を出力する。クロック信号CK1は、クロック制御部28aに対応する調停部26aと処理部21a〜21fに供給される。各処理部21a〜21fは、クロック信号CK1に同期して、要求信号を出力し、メモリ14に対するアクセス、画像データに対する処理を行う。調停部26aは、クロック信号CK1に同期して、要求信号の調停、調停結果に応じてメモリコントローラ27に対する要求信号の出力、調停結果に応じたアクセス許可、等を行う。
The processing units 21a to 25c and the arbitration units 26a to 26e operate based on clock signals CK1 to CK5 output from the clock control units 28a to 28e.
The clock control unit 28a outputs a clock signal CK1 having a predetermined frequency generated by the oscillation operation. The clock signal CK1 is supplied to the arbitration unit 26a and the processing units 21a to 21f corresponding to the clock control unit 28a. Each of the processing units 21a to 21f outputs a request signal in synchronization with the clock signal CK1, accesses the memory 14, and processes image data. The arbitration unit 26a performs request signal arbitration, output of a request signal to the memory controller 27 according to the arbitration result, access permission according to the arbitration result, and the like in synchronization with the clock signal CK1.
クロック制御部28b〜28eは、発振動作して所定周波数のクロック信号CK2〜CK5を生成する。クロック信号CK2〜CK5の周波数はクロック信号CK1の周波数と等しい。そして、クロック制御部28b〜28eは、CPU29の設定に応じて、クロック信号CK2〜CK5を出力または停止する。例えば、各クロック制御部28b〜28eは、設定値を記憶するレジスタ(図示略)を含む。レジスタに格納する設定値は制御情報の一例である。CPU29は、撮像装置の動作に応じた設定値を各クロック制御部28b〜28eのレジスタに格納する。各クロック制御部28b〜28eは、レジスタの設定値に従って、クロック信号CK2〜CK5を出力または停止する。なお、各クロック制御部28b〜28eは、レジスタの設定値にしたがってクロック信号CK2〜CK5の生成を停止する、つまり発振動作を停止するようにしてもよい。 The clock control units 28b to 28e oscillate to generate clock signals CK2 to CK5 having a predetermined frequency. The frequency of the clock signals CK2 to CK5 is equal to the frequency of the clock signal CK1. Then, the clock control units 28b to 28e output or stop the clock signals CK2 to CK5 according to the setting of the CPU 29. For example, each of the clock control units 28b to 28e includes a register (not shown) that stores a set value. The set value stored in the register is an example of control information. The CPU 29 stores setting values corresponding to the operation of the imaging device in the registers of the clock control units 28b to 28e. Each of the clock control units 28b to 28e outputs or stops the clock signals CK2 to CK5 according to the set value of the register. Note that each of the clock controllers 28b to 28e may stop generating the clock signals CK2 to CK5 in accordance with the set value of the register, that is, stop the oscillation operation.
クロック制御部28bから出力されるクロック信号CK2は、クロック制御部28bに対応する処理部22a,22bと調停部26bに供給される。処理部22a,22bは、クロック信号CK2に同期して、要求信号を出力し、メモリ14に対するアクセス、画像データに対する処理、等を行う。調停部26bは、クロック信号CK2に同期して、要求信号の調停、調停結果に応じて調停部26aに対する要求信号の出力、調停結果に応じたアクセス許可、等を行う。 The clock signal CK2 output from the clock control unit 28b is supplied to the processing units 22a and 22b and the arbitration unit 26b corresponding to the clock control unit 28b. The processing units 22a and 22b output a request signal in synchronization with the clock signal CK2, and perform access to the memory 14, processing for image data, and the like. The arbitration unit 26b performs arbitration of the request signal, output of the request signal to the arbitration unit 26a according to the arbitration result, access permission according to the arbitration result, and the like in synchronization with the clock signal CK2.
同様に、クロック制御部28cから出力されるクロック信号CK3は、クロック制御部28cに対応する23a,23bと調停部26cに供給される。処理部23a,23bは、クロック信号CK3に同期して、要求信号を出力し、メモリ14に対するアクセス、画像データに対する処理、等を行う。調停部26cは、クロック信号CK3に同期して、要求信号の調停、調停結果に応じて調停部26aに対する要求信号の出力、調停結果に応じたアクセス許可、等を行う。 Similarly, the clock signal CK3 output from the clock control unit 28c is supplied to 23a and 23b and the arbitration unit 26c corresponding to the clock control unit 28c. The processing units 23a and 23b output a request signal in synchronization with the clock signal CK3, and perform access to the memory 14, processing for image data, and the like. The arbitration unit 26c synchronizes with the clock signal CK3, and performs request signal arbitration, output of a request signal to the arbitration unit 26a according to the arbitration result, access permission according to the arbitration result, and the like.
また、クロック制御部28dから出力されるクロック信号CK4は、クロック制御部28dに対応する24a〜24cと調停部26dに供給される。処理部24a〜24cは、クロック信号CK4に同期して、要求信号を出力し、メモリ14に対するアクセス、画像データに対する処理、等を行う。調停部26dは、クロック信号CK4に同期して、要求信号の調停、調停結果に応じて調停部26aに対する要求信号の出力、調停結果に応じたアクセス許可、等を行う。 The clock signal CK4 output from the clock control unit 28d is supplied to 24a to 24c and the arbitration unit 26d corresponding to the clock control unit 28d. The processing units 24a to 24c output a request signal in synchronization with the clock signal CK4, and perform access to the memory 14, processing for image data, and the like. The arbitration unit 26d performs request signal arbitration, output of a request signal to the arbitration unit 26a according to the arbitration result, access permission according to the arbitration result, and the like in synchronization with the clock signal CK4.
そして、クロック制御部28eから出力されるクロック信号CK5は、クロック制御部28eに対応する25a〜25cと調停部26eに供給される。処理部25a〜25cは、クロック信号CK5に同期して、要求信号を出力し、メモリ14に対するアクセス、画像データに対する処理、等を行う。調停部26eは、クロック信号CK5に同期して、要求信号の調停、調停結果に応じて調停部26aに対する要求信号の出力、調停結果に応じたアクセス許可、等を行う。 The clock signal CK5 output from the clock control unit 28e is supplied to 25a to 25c and the arbitration unit 26e corresponding to the clock control unit 28e. The processing units 25a to 25c output a request signal in synchronization with the clock signal CK5, and perform access to the memory 14, processing for image data, and the like. The arbitration unit 26e performs request signal arbitration, output of a request signal to the arbitration unit 26a according to the arbitration result, access permission according to the arbitration result, and the like in synchronization with the clock signal CK5.
調停回路26に対して、要求信号を出力する処理部21a〜25cをバスマスタと呼び、調停回路26が出力する要求信号を受け付けるメモリコントローラをバススレーブと呼ぶ。そして、各調停部26a〜26eにおいて、バスマスタ側のインタフェース回路をスレーブインタフェース(スレーブI/F)、バススレーブ側のインタフェース回路をマスタインタフェース(マスタI/F)と呼ぶ。 The processing units 21a to 25c that output a request signal to the arbitration circuit 26 are referred to as bus masters, and the memory controller that receives the request signal output from the arbitration circuit 26 is referred to as a bus slave. In each arbitration unit 26a to 26e, the interface circuit on the bus master side is called a slave interface (slave I / F), and the interface circuit on the bus slave side is called a master interface (master I / F).
また、処理装置12は、CPU29を有している。CPU29は、CPU29は、図1に示すメモリ14をアクセスするための要求信号を調停部26aに出力する。つまり、CPU29は処理部として調停部26aに認識される。 In addition, the processing device 12 has a CPU 29. The CPU 29 outputs a request signal for accessing the memory 14 shown in FIG. 1 to the arbitrating unit 26a. That is, the CPU 29 is recognized by the arbitration unit 26a as a processing unit.
CPU29は、図1に示す操作部13に対する操作にしたがって、撮像装置の動作を設定する。そして、CPU29は、撮像装置の動作に応じて、各処理部21a〜25c、クロック制御部28a〜28eの動作を制御する。撮像装置の動作は、例えば、図2に示すように、ライブビュー、静止画撮影、動画撮影、高画質静止画撮影、静止画再生、動画再生、スライドショー再生を含む。各処理では、必要な処理部が異なる。各処理部は、撮像装置の動作に対する要否に応じて調停部26a〜26eに接続されている。なお、図2において、「調停部[2]」は、図3に示す調停部26bと、その調停部26bに接続された処理部22a,22bを示す。同様に、「調停部[3]」は、調停部26cと、その調停部26cに接続された処理部23a,23bを示し、「調停部[4]」は、調停部26dと、その調停部26dに接続された処理部24a〜24cを示す。そして、「調停部[5]」は、調停部26eと、その調停部26eに接続された処理部25a〜25cを示す。 The CPU 29 sets the operation of the imaging apparatus in accordance with the operation on the operation unit 13 illustrated in FIG. The CPU 29 controls the operations of the processing units 21a to 25c and the clock control units 28a to 28e in accordance with the operation of the imaging device. The operation of the imaging apparatus includes, for example, live view, still image shooting, moving image shooting, high-quality still image shooting, still image playback, moving image playback, and slide show playback, as shown in FIG. Each processing requires different processing units. Each processing unit is connected to the arbitrating units 26a to 26e depending on whether or not the operation of the imaging apparatus is necessary. In FIG. 2, “arbitration unit [2]” indicates the arbitration unit 26 b illustrated in FIG. 3 and the processing units 22 a and 22 b connected to the arbitration unit 26 b. Similarly, the “arbitration unit [3]” indicates the arbitration unit 26c and the processing units 23a and 23b connected to the arbitration unit 26c, and the “arbitration unit [4]” includes the arbitration unit 26d and the arbitration unit. The process parts 24a-24c connected to 26d are shown. “Arbitration unit [5]” indicates the arbitration unit 26 e and the processing units 25 a to 25 c connected to the arbitration unit 26 e.
例えば、各動作において動作頻度が他の処理部22a〜25cよりも動作頻度の高い処理部21a〜21fは、調停部26aに接続されている。同時に動作することが多い処理部22a,22bは、調停部26bに接続されている。同時に動作または何れか一つを動作させる処理部23a,23bは、調停部26cに接続されている。何れか一つを動作させる処理部24a〜24cは、調停部26dに接続されている。画像特性やユーザの支持により排他的または同時に動作する処理部25a〜25cは、調停部26eに接続されている。 For example, the processing units 21a to 21f whose operation frequency is higher than that of the other processing units 22a to 25c in each operation are connected to the arbitration unit 26a. The processing units 22a and 22b that often operate simultaneously are connected to the arbitration unit 26b. The processing units 23a and 23b that operate simultaneously or one of them is connected to the arbitration unit 26c. The processing units 24a to 24c that operate any one of them are connected to the arbitration unit 26d. The processing units 25a to 25c that operate exclusively or simultaneously with image characteristics and user support are connected to the arbitration unit 26e.
調停部26bに接続された処理部22aは動画コーデックである。この処理部22aは、撮影動作において、画像データの入力と、処理後の符号データの出力とを同時に行うことがある。また、処理部22aは、再生動作において、符号データの入力と、処理後の画像データの出力とを同時に行うことがある。このため、処理部22aは、それぞれの動作(入力動作及び出力動作)に応じた要求信号を出力する。調停部26bは、上記の動作を同時に行うことが可能なように、それぞれの要求信号に応じて、2つの要求信号を調停部26aに出力する。 The processing unit 22a connected to the arbitration unit 26b is a moving image codec. In the photographing operation, the processing unit 22a may simultaneously input image data and output processed code data. Further, the processing unit 22a may simultaneously input code data and output processed image data in a reproduction operation. For this reason, the processing unit 22a outputs a request signal corresponding to each operation (input operation and output operation). The arbitration unit 26b outputs two request signals to the arbitration unit 26a in accordance with each request signal so that the above operations can be performed simultaneously.
調停部26cに接続された処理部23a,23bは静止画のコーデックであり、処理部22aと同様に、処理前のデータの入力と処理後のデータの出力を同時に行うことがある。このため、処理部23a、23bは、それぞれの動作に応じた要求信号を出力し、調停部26cは、上記の動作を同時に行うことが可能なように、それぞれに要求信号に応じて、2つの要求信号を調停部26aに出力する。 The processing units 23a and 23b connected to the arbitration unit 26c are codecs for still images, and, similar to the processing unit 22a, data input before processing and data output after processing may be performed simultaneously. For this reason, the processing units 23a and 23b output request signals according to the respective operations, and the arbitration unit 26c can perform two operations according to the request signals so that the above operations can be performed simultaneously. The request signal is output to the arbitration unit 26a.
調停部26d,26eに接続された処理部24a〜24cは、同時にメモリ14をアクセスすることがある。同様に、調停部26d,26eに接続された処理部25a〜25cは、同時にメモリ14をアクセスすることがある。このため、調停部26dと調停部26eは、同時のアクセスが可能なように、2つの要求信号を調停部26aに出力する。 The processing units 24 a to 24 c connected to the arbitration units 26 d and 26 e may access the memory 14 at the same time. Similarly, the processing units 25a to 25c connected to the arbitration units 26d and 26e may access the memory 14 at the same time. For this reason, the arbitration unit 26d and the arbitration unit 26e output two request signals to the arbitration unit 26a so that simultaneous access is possible.
そして、CPU29は、撮像装置の動作にしたがって、その時々の動作に必要な処理部以外の処理部に対するクロック信号の供給を停止するように各クロック制御部28b〜28eを制御する。例えば、CPU29は、撮像装置の動作に応じた設定値を各クロック制御部28b〜28eのレジスタに格納する。各クロック制御部28b〜28eは設定値に応じてクロック信号CK2〜CK5を出力または停止する。 Then, the CPU 29 controls each of the clock control units 28b to 28e according to the operation of the imaging apparatus so as to stop the supply of the clock signal to the processing units other than the processing units necessary for the operation at that time. For example, the CPU 29 stores setting values corresponding to the operation of the imaging device in the registers of the clock control units 28b to 28e. Each of the clock control units 28b to 28e outputs or stops the clock signals CK2 to CK5 according to the set value.
クロック信号が停止された処理部は動作しない。各クロック制御部28b〜28eのクロック信号CK2〜CK5は、調停部26b〜26eに供給される。クロック信号が停止された調停部は動作しない。すなわち、CPU29は、その時々の動作に応じて、必要な処理部及び調停部に対してクロック信号を供給してそれらを動作させる。したがって、CPU29は、その時々の動作に不要な処理部及び調停部に対するクロック信号を停止し、処理装置12の消費電力を低減する。 The processing unit in which the clock signal is stopped does not operate. The clock signals CK2 to CK5 of the clock control units 28b to 28e are supplied to the arbitration units 26b to 26e. The arbitration unit for which the clock signal is stopped does not operate. That is, the CPU 29 supplies clock signals to necessary processing units and arbitration units and operates them according to the occasional operation. Therefore, the CPU 29 stops the clock signal for the processing unit and the arbitrating unit that are unnecessary for the operation at that time, and reduces the power consumption of the processing device 12.
さらに、CPU29は、その時々における撮像装置の動作に応じた信号選択情報を調停部26a〜26eに設定する。各処理では、必要な処理部における優先度が異なる。したがって、CPU29は、その時々の動作に応じて、必要な処理部における優先度を設定する。調停回路26の対応する調整部は、それぞれに設定された信号選択情報に応じた優先度により、処理部から出力される要求信号を調停する。 Furthermore, the CPU 29 sets signal selection information corresponding to the operation of the imaging device at that time in the arbitration units 26a to 26e. Each process has a different priority in a necessary processing unit. Therefore, the CPU 29 sets the priority in the necessary processing unit according to the operation at that time. The corresponding adjustment unit of the arbitration circuit 26 arbitrates the request signal output from the processing unit with the priority according to the signal selection information set for each.
次に、クロック信号の供給について説明する。
図4に示すように、クロック制御部28aから出力されるクロック信号CK1は、信号伝達部31aを介して、調停回路26の調停部26aと、処理部21a,21bに供給される。信号伝達部31aは、少なくとも1つのクロックバッファ32aと、クロック信号CK1を伝達する配線を含む。クロック制御部28aと調停部26a、処理部21a,21bの間のクロックバッファ32aの数は、それらの間の伝送経路に応じて、調停部26aと処理部21a,21bにおけるクロック信号CK1の変化を同じタイミングとするように設定される。
Next, supply of a clock signal will be described.
As shown in FIG. 4, the clock signal CK1 output from the clock control unit 28a is supplied to the arbitration unit 26a of the arbitration circuit 26 and the processing units 21a and 21b via the signal transmission unit 31a. The signal transmission unit 31a includes at least one clock buffer 32a and a wiring for transmitting the clock signal CK1. The number of clock buffers 32a between the clock control unit 28a, the arbitration unit 26a, and the processing units 21a and 21b varies according to the transmission path between them, and changes in the clock signal CK1 in the arbitration unit 26a and the processing units 21a and 21b. The same timing is set.
処理部21aは、レジスタ41a,スイッチ42a,内部回路43aを含む。レジスタ41aにはCPU29によって設定値が格納される。CPU29は、撮影装置の動作に応じた設定値をレジスタ41aに格納する。スイッチ42aは、レジスタ41aに格納された設定値に応じてオンオフする。スイッチ42aがオンすると、クロック信号CK1が内部回路43aに供給され、スイッチ42aがオフすると、クロック信号CK1は内部回路43aに供給されない。したがって、処理部21aは、レジスタ41aの設定値に応じて動作または停止する。 The processing unit 21a includes a register 41a, a switch 42a, and an internal circuit 43a. A set value is stored in the register 41a by the CPU 29. The CPU 29 stores a set value corresponding to the operation of the photographing apparatus in the register 41a. The switch 42a is turned on / off according to the set value stored in the register 41a. When the switch 42a is turned on, the clock signal CK1 is supplied to the internal circuit 43a. When the switch 42a is turned off, the clock signal CK1 is not supplied to the internal circuit 43a. Therefore, the processing unit 21a operates or stops according to the set value of the register 41a.
処理部21bは、処理部21aと同様に、レジスタ41b,スイッチ42b,内部回路43bを含む。スイッチ42bは、レジスタ41bに格納された設定値に応じてオンオフし、オンしたスイッチ42bを介してクロック信号CK1が内部回路43bに供給される。したがって、処理部21bは、レジスタ41bの設定値に応じて動作または停止する。 Similarly to the processing unit 21a, the processing unit 21b includes a register 41b, a switch 42b, and an internal circuit 43b. The switch 42b is turned on / off according to the set value stored in the register 41b, and the clock signal CK1 is supplied to the internal circuit 43b via the turned on switch 42b. Therefore, the processing unit 21b operates or stops according to the set value of the register 41b.
なお、図3に示す処理部21c〜21fは、図4に示す処理部21a,21bと同様であり、クロック信号CK1も同様に供給される。このため、図4では、処理部21c〜21fについて省略している。 The processing units 21c to 21f shown in FIG. 3 are the same as the processing units 21a and 21b shown in FIG. 4, and the clock signal CK1 is also supplied in the same manner. For this reason, in FIG. 4, it has abbreviate | omitted about the process parts 21c-21f.
クロック制御部28bはレジスタ61,スイッチ62を含む。レジスタ61にはCPU29によって撮影装置の動作に応じた設定値が格納される。スイッチ62は、レジスタ61の設定値に応じてオンオフする。スイッチ62がオンすると、クロック制御部28bからクロック信号CK2が出力される。一方、スイッチ62がオフすると、クロック信号CK2の出力が停止される。 The clock control unit 28 b includes a register 61 and a switch 62. The register 61 stores a set value according to the operation of the photographing apparatus by the CPU 29. The switch 62 is turned on / off according to the set value of the register 61. When the switch 62 is turned on, the clock signal CK2 is output from the clock control unit 28b. On the other hand, when the switch 62 is turned off, the output of the clock signal CK2 is stopped.
クロック制御部28bから出力されるクロック信号CK2は、信号伝達部31bを介して、処理部22a,22bと調停部26bに供給される。信号伝達部31bは、少なくとも1つのクロックバッファ32bと、クロック信号CK2を伝達する配線を含む。クロック制御部28bと調停部26b、処理部22a,22bの間のクロックバッファ32bの数は、それらの間の伝送経路に応じて、調停部26bと処理部22a,22bにおけるクロック信号CK2の変化を同じタイミングとするように設定される。 The clock signal CK2 output from the clock control unit 28b is supplied to the processing units 22a and 22b and the arbitration unit 26b via the signal transmission unit 31b. The signal transmission unit 31b includes at least one clock buffer 32b and a wiring for transmitting the clock signal CK2. The number of clock buffers 32b between the clock control unit 28b, the arbitration unit 26b, and the processing units 22a and 22b varies according to the transmission path between them, and changes in the clock signal CK2 in the arbitration unit 26b and the processing units 22a and 22b. The same timing is set.
処理部22aは、処理部21a、21bと同様に、レジスタ51a,スイッチ52a,内部回路53aを含む。スイッチ52aは、レジスタ51aに格納された設定値に応じてオンオフし、オンしたスイッチ52aを介してクロック信号CK2が内部回路53aに供給される。このように、処理部21aは、レジスタ51aの設定値に応じて動作または停止する。 Similar to the processing units 21a and 21b, the processing unit 22a includes a register 51a, a switch 52a, and an internal circuit 53a. The switch 52a is turned on / off according to the set value stored in the register 51a, and the clock signal CK2 is supplied to the internal circuit 53a via the turned on switch 52a. In this way, the processing unit 21a operates or stops according to the set value of the register 51a.
処理部22bは、処理部22aと同様に、レジスタ51b,スイッチ52b,内部回路53bを含む。スイッチ52bは、レジスタ51bに格納された設定値に応じてオンオフし、オンしたスイッチ52bを介してクロック信号CK2が内部回路53bに供給される。このように、処理部21bは、レジスタ51bの設定値に応じて動作または停止する。 Similar to the processing unit 22a, the processing unit 22b includes a register 51b, a switch 52b, and an internal circuit 53b. The switch 52b is turned on / off according to the set value stored in the register 51b, and the clock signal CK2 is supplied to the internal circuit 53b via the turned on switch 52b. Thus, the processing unit 21b operates or stops according to the set value of the register 51b.
なお、図3に示すクロック制御部28c〜28eにより生成されたクロック信号CK3〜CK5は、図4に示す信号伝達部31a,31bと同様の信号伝達部により各処理部23a〜25cと調停部26c〜26eに供給される。 The clock signals CK3 to CK5 generated by the clock control units 28c to 28e shown in FIG. 3 are processed by the signal transmission units similar to the signal transmission units 31a and 31b shown in FIG. 4 and the processing units 23a to 25c and the arbitration unit 26c. To 26e.
クロック制御部28bから出力されるクロック信号CK2を処理部22a,22bと調停部26bに供給する信号伝達部31bにおいて、クロック信号CK2が停止すると、信号伝達部31bに含まれるクロックバッファ32bは、静止状態となる。例えば、CMOS構造のクロックバッファ32bの場合、静止状態のクロックバッファ32bにおける消費電力はほぼゼロ「0」である。したがって、クロック信号CK2を停止することにより、信号伝達部31bにおける消費電力は、クロック信号CK2を供給する場合より少なくなる。なお、クロック制御部28c〜28eから出力されるクロック信号CK3〜CK5を処理部23a〜25cと調停部26c〜26eに供給する信号伝達部においても同様である。 In the signal transmission unit 31b that supplies the clock signal CK2 output from the clock control unit 28b to the processing units 22a and 22b and the arbitration unit 26b, when the clock signal CK2 stops, the clock buffer 32b included in the signal transmission unit 31b It becomes a state. For example, in the case of a clock buffer 32b having a CMOS structure, the power consumption in the stationary clock buffer 32b is almost zero “0”. Therefore, by stopping the clock signal CK2, the power consumption in the signal transmission unit 31b becomes smaller than when the clock signal CK2 is supplied. The same applies to the signal transmission unit that supplies the clock signals CK3 to CK5 output from the clock control units 28c to 28e to the processing units 23a to 25c and the arbitration units 26c to 26e.
また、図3に示す処理部23a〜25cは、図4に示す処理部22a,22bと同様に、レジスタの設定値に応じてオンオフするスイッチを含み、オンしたスイッチを介してクロック信号CK3〜CK5が内部回路に供給される。このように、各処理部23a〜25cは、レジスタの設定値に応じて動作または停止する。つまり、CPU29は、設定値を各処理部21a〜25cに設定し、各処理部21a〜25cは、設定値に応じて動作または停止する。したがって、CPU29は、処理部21a〜25cそれぞれの動作を制御する。このように、CPU29は、撮影装置の動作に応じて必要な処理部を動作させ、動作に不要な処理部を停止させる。 Similarly to the processing units 22a and 22b shown in FIG. 4, the processing units 23a to 25c shown in FIG. 3 include switches that are turned on / off according to the set values of the registers, and the clock signals CK3 to CK5 are connected via the turned on switches. Is supplied to the internal circuit. Thus, each processing unit 23a to 25c operates or stops according to the set value of the register. That is, the CPU 29 sets a set value in each of the processing units 21a to 25c, and each of the processing units 21a to 25c operates or stops according to the set value. Therefore, the CPU 29 controls the operations of the processing units 21a to 25c. As described above, the CPU 29 operates a processing unit necessary for the operation of the photographing apparatus and stops a processing unit unnecessary for the operation.
調停部26bは、複数(図4において2つ)のマスタインタフェース(「マスタI/F」と表記)80a,80bと、複数(図4において3つ)のスレーブインタフェース(「スレーブI/F」と表記)81a〜81cを有している。マスタインタフェース80a,80bは調停部26aに接続される。スレーブインタフェース81a,81bは処理部22aに接続され、スレーブインタフェース81cは処理部22bに接続されている。調停部26bは、クロック信号CK2に基づいて、処理部22aから出力される2つの要求信号と、処理部22bから出力される1つの要求信号を受け、それらの要求信号を調停する。そして、調停部26bは、調停結果に応じた2つの要求信号を調停部26aに出力する。 The arbitration unit 26b includes a plurality (two in FIG. 4) of master interfaces (denoted as “master I / F”) 80a and 80b and a plurality of (three in FIG. 4) slave interfaces (“slave I / F”). Notation) 81a to 81c. The master interfaces 80a and 80b are connected to the arbitration unit 26a. The slave interfaces 81a and 81b are connected to the processing unit 22a, and the slave interface 81c is connected to the processing unit 22b. Based on the clock signal CK2, the arbitrating unit 26b receives two request signals output from the processing unit 22a and one request signal output from the processing unit 22b, and arbitrates these request signals. Then, the arbitrating unit 26b outputs two request signals corresponding to the arbitration result to the arbitrating unit 26a.
調停部26aは、1つのマスタインタフェース70を有し、そのマスタインタフェース70はメモリコントローラ27と接続されている。また、調停部26aは、複数(図4において2つ)のスレーブインタフェース71a,71bを有している。スレーブインタフェース71a,71bは処理部21a,21bと接続されている。なお、図4では省略したが、調停部26aは、図3に示す処理部21c〜21fと接続されたスレーブインタフェースを有している。 The arbitration unit 26 a has one master interface 70, and the master interface 70 is connected to the memory controller 27. The arbitration unit 26a includes a plurality (two in FIG. 4) of slave interfaces 71a and 71b. The slave interfaces 71a and 71b are connected to the processing units 21a and 21b. Although omitted in FIG. 4, the arbitrating unit 26a has a slave interface connected to the processing units 21c to 21f shown in FIG.
また、調停部26aは複数(図4において2つ)のスレーブインタフェース72a,72bを有している。スレーブインタフェース72a,72bは、調停部26bのマスタインタフェース80a,80bと接続されている。スレーブインタフェース72a,72bにはクロック信号CK2が供給される。スレーブインタフェース72a,72bは、クロック信号CK2に基づいて動作する。したがって、クロック信号CK2が供給されないとき、スレーブインタフェース72a,72bが停止するため、調停部26aにおける消費電力が少なくなる。 The arbitrating unit 26a has a plurality (two in FIG. 4) of slave interfaces 72a and 72b. The slave interfaces 72a and 72b are connected to the master interfaces 80a and 80b of the arbitration unit 26b. A clock signal CK2 is supplied to the slave interfaces 72a and 72b. The slave interfaces 72a and 72b operate based on the clock signal CK2. Therefore, when the clock signal CK2 is not supplied, the slave interfaces 72a and 72b are stopped, so that the power consumption in the arbitration unit 26a is reduced.
なお、図4では省略したが、調停部26aは、図3に示す調停部26c〜26eのマスタインタフェースと接続されたスレーブインタフェースを有している。調停部26cと接続されるスレーブインタフェースにはクロック信号CK3が供給される。同様に、調停部26dに接続されるスレーブインタフェースにはクロック信号CK4が供給され、調停部26eに接続されるスレーブインタフェースにはクロック信号CK5が供給される。各調停部26c〜26eは、供給されるクロック信号CK3〜CK5に基づいて動作する。したがって、クロック信号CK3〜CK5の供給をそれぞれ停止することで、調停部26c〜26eに接続されたスレーブインタフェースの動作を停止させることが可能であり、スレーブインタフェースの停止に応じて調停部26aにおける消費電力が低下する。 Although omitted in FIG. 4, the arbitrating unit 26a has a slave interface connected to the master interfaces of the arbitrating units 26c to 26e shown in FIG. A clock signal CK3 is supplied to the slave interface connected to the arbitration unit 26c. Similarly, the clock signal CK4 is supplied to the slave interface connected to the arbitration unit 26d, and the clock signal CK5 is supplied to the slave interface connected to the arbitration unit 26e. Each of the arbitration units 26c to 26e operates based on the supplied clock signals CK3 to CK5. Therefore, it is possible to stop the operation of the slave interface connected to the arbitration units 26c to 26e by stopping the supply of the clock signals CK3 to CK5, and the consumption in the arbitration unit 26a according to the stop of the slave interface. The power decreases.
次に、調停部26a,26bの一例を説明する。
図5に示すように、調停部26bは、マスタインタフェース80a,80b、スレーブインタフェース81a〜81c、調停機能部82、インタフェース選択部83を有している。
Next, an example of the arbitration units 26a and 26b will be described.
As illustrated in FIG. 5, the arbitration unit 26 b includes master interfaces 80 a and 80 b, slave interfaces 81 a to 81 c, an arbitration function unit 82, and an interface selection unit 83.
スレーブインタフェース81a〜81cはそれぞれキュー(queue)を有している。スレーブインタフェース81aは、図4に示す処理部22aから出力される要求信号をキューに格納し、格納した順序で出力する。同様に、スレーブインタフェース81b,81cは、処理部22a,22bから出力される要求信号をキューに格納し、格納した順序で出力する。 Each of the slave interfaces 81a to 81c has a queue. The slave interface 81a stores the request signal output from the processing unit 22a illustrated in FIG. 4 in the queue and outputs the request signal in the stored order. Similarly, the slave interfaces 81b and 81c store the request signals output from the processing units 22a and 22b in the queue and output them in the stored order.
調停機能部82には、複数(図本実施形態では3つ)の要求信号、即ち、スレーブインタフェース81a〜81cにて受け付けた要求信号が入力される。調停機能部82には複数の優先レベルが設定され、各優先レベルには少なくとも1つのチャネル番号が設定されている。チャネル番号は、調停機能部82に入力される要求信号に対して設定されている。例えば、調停機能部82には2つの優先レベルが設定され、各優先レベルには要求信号のうちの少なくとも1つに応じたチャネル番号が設定されている。このチャネル番号は信号選択情報として設定される。 The arbitration function unit 82 receives a plurality of (three in the present embodiment) request signals, that is, request signals received by the slave interfaces 81a to 81c. A plurality of priority levels are set in the arbitration function unit 82, and at least one channel number is set for each priority level. The channel number is set for the request signal input to the arbitration function unit 82. For example, two priority levels are set in the arbitration function unit 82, and a channel number corresponding to at least one of the request signals is set in each priority level. This channel number is set as signal selection information.
調停機能部82は、各優先レベル内において、設定されたチャネル番号について競合する要求をラウンドロビン方式により調停する。更に、調停機能部82は、各設定レベルにおいて選択したチャネル番号について競合する要求を調停する。調停機能部82には、このレベル間調停において、各レベルにはそれぞれ選択回数が設定されている。各レベルの選択回数は、例えば各レベルの優先度に応じて、それぞれのレベルよりも優先度が高いレベルに設定された選択回数より少ない選択回数が設定されている。 The arbitration function unit 82 arbitrates a conflicting request for the set channel number by the round robin method within each priority level. Further, the arbitration function unit 82 arbitrates a conflicting request for the channel number selected at each setting level. In the arbitration function unit 82, the number of selections is set for each level in this inter-level arbitration. As the number of selections for each level, for example, a number of selections smaller than the number of selections set to a level having a higher priority than each level is set according to the priority of each level.
調停機能部82は、上位レベル、即ち優先度の高いレベルに設定されたチャネル番号を順次選択する。そして、調停機能部82は、各レベルに設定された回数のチャネル番号を選択すると、そのレベルよりも下位、即ち低いレベルに設定されたチャネル番号を、そのレベルに設定された回数選択する。即ち、調停機能部82は、各優先レベルに設定された選択回数の比率に応じて、各優先レベルのチャネル番号即ち要求信号を選択し、選択した要求信号を出力する。従って、調停機能部82は、優先レベルの高い要求信号が多い場合であっても、所定の割合で優先レベルの低い要求信号を選択する。 The arbitration function unit 82 sequentially selects channel numbers set to a higher level, that is, a higher priority level. When the arbitration function unit 82 selects the channel number set for each level, the arbitration function unit 82 selects a channel number set lower than that level, that is, a level lower than that level, for the number of times set for that level. That is, the arbitration function unit 82 selects a channel number of each priority level, that is, a request signal according to the ratio of the number of selections set for each priority level, and outputs the selected request signal. Therefore, the arbitration function unit 82 selects a request signal having a low priority level at a predetermined ratio even when there are many request signals having a high priority level.
そして、調停機能部82は、選択した要求信号と、その選択した要求信号を出力した処理部の番号(マスタ番号)を出力する。
インタフェース選択部83は、変換部84、切替部85、CPUインタフェース(「CPU I/F」と表記)86を有している。CPUインタフェース86は、図3に示すCPU29と接続されている。CPU29は、調停部26bに接続された処理部22a,22b(図4参照)のマスタインタフェースに対応するマスタ番号とそのマスタ番号に対して関連付けたマスタインタフェース80a,80bのインタフェース番号を変換部84に設定する。
Then, the arbitration function unit 82 outputs the selected request signal and the number (master number) of the processing unit that has output the selected request signal.
The interface selection unit 83 includes a conversion unit 84, a switching unit 85, and a CPU interface (expressed as “CPU I / F”) 86. The CPU interface 86 is connected to the CPU 29 shown in FIG. The CPU 29 sends the master number corresponding to the master interface of the processing units 22a and 22b (see FIG. 4) connected to the arbitration unit 26b and the interface numbers of the master interfaces 80a and 80b associated with the master number to the conversion unit 84. Set.
図4に示すように、スレーブインタフェース81aとスレーブインタフェース81bは処理部22aのマスタインタフェースに接続され、スレーブインタフェース81cは処理部22bのマスタインタフェースに接続されている。なお、図4では、マスタインタフェースを省略している。 As shown in FIG. 4, the slave interface 81a and the slave interface 81b are connected to the master interface of the processing unit 22a, and the slave interface 81c is connected to the master interface of the processing unit 22b. In FIG. 4, the master interface is omitted.
スレーブインタフェース81aに接続された処理部22aのマスタインタフェースに対応するマスタ番号と、マスタインタフェース80aのインタフェース番号が関連付けられて変換部84に設定されている。また、スレーブインタフェース81bに接続された処理部22aのマスタインタフェースに対応するマスタ番号と、マスタインタフェース80bのインタフェース番号が関連付けられて変換部84に設定されている。さらに、スレーブインタフェース81cに接続された処理部22bのマスタインタフェースに対応するマスタ番号と、マスタインタフェース80bのインタフェース番号が関連付けられて変換部84に設定されている。 The master number corresponding to the master interface of the processing unit 22a connected to the slave interface 81a and the interface number of the master interface 80a are associated with each other and set in the conversion unit 84. Further, the master number corresponding to the master interface of the processing unit 22a connected to the slave interface 81b and the interface number of the master interface 80b are associated with each other and set in the conversion unit 84. Furthermore, the master number corresponding to the master interface of the processing unit 22b connected to the slave interface 81c and the interface number of the master interface 80b are associated with each other and set in the conversion unit 84.
変換部84は、調停機能部82により選択された要求信号のマスタ番号を、設定にしたがってマスタインタフェース番号に変換する。
切替部85は、マスタインタフェース番号に応じたマスタインタフェースを変換部84に接続する。これにより、インタフェース選択部83は、調停機能部82により選択された要求信号を、その要求信号を出力する処理部に対して設定されたインタフェース番号のマスタインタフェースに出力する。また、インタフェース選択部83は、調停機能部82により選択された要求信号のマスタ番号を識別番号(ID番号)としてマスタインタフェースに出力する。
The conversion unit 84 converts the master number of the request signal selected by the arbitration function unit 82 into a master interface number according to the setting.
The switching unit 85 connects the master interface corresponding to the master interface number to the conversion unit 84. As a result, the interface selection unit 83 outputs the request signal selected by the arbitration function unit 82 to the master interface having the interface number set for the processing unit that outputs the request signal. Further, the interface selection unit 83 outputs the master number of the request signal selected by the arbitration function unit 82 as an identification number (ID number) to the master interface.
したがって、図4に示す処理部22aから出力される2つの要求信号のうち、一方の要求信号はマスタインタフェース80aから出力され、他方の要求信号はマスタインタフェース80bから出力される。そして、図4に示す処理部22bから出力される1つの要求信号はマスタインタフェース80bから出力される。 Therefore, of the two request signals output from the processing unit 22a shown in FIG. 4, one request signal is output from the master interface 80a, and the other request signal is output from the master interface 80b. One request signal output from the processing unit 22b illustrated in FIG. 4 is output from the master interface 80b.
調停部26aは、スレーブインタフェース71a,71b,72a,72b、調停機能部76、CPUインタフェース(「CPU I/F」と表記)77を有している。なお、図5では、図3に示す処理部21c〜21f及び調停部26c〜26eに対応するスレーブインタフェース、及び図4に示すマスタインタフェース70を省略している。 The arbitration unit 26 a includes slave interfaces 71 a, 71 b, 72 a and 72 b, an arbitration function unit 76, and a CPU interface (denoted as “CPU I / F”) 77. 5, the slave interfaces corresponding to the processing units 21c to 21f and the arbitrating units 26c to 26e shown in FIG. 3 and the master interface 70 shown in FIG. 4 are omitted.
各スレーブインタフェース71a〜72bはそれぞれキュー(queue)を有している。スレーブインタフェース71aは、図4に示す処理部21aから出力される要求信号をキューに格納し、格納した順序で出力する。同様に、スレーブインタフェース71bは、処理部21bから出力される要求信号をキューに格納し、格納した順序で出力する。また、スレーブインタフェース72a,72bは、調停部26bから出力される要求信号をキューに格納し、格納した順序で出力する。 Each of the slave interfaces 71a to 72b has a queue. The slave interface 71a stores the request signal output from the processing unit 21a illustrated in FIG. 4 in the queue and outputs the request signal in the stored order. Similarly, the slave interface 71b stores the request signals output from the processing unit 21b in a queue and outputs them in the stored order. The slave interfaces 72a and 72b store the request signals output from the arbitration unit 26b in the queue and output them in the stored order.
調停機能部76には、複数(図本実施形態では4つ)の要求信号、即ち、スレーブインタフェース71a〜72bから出力される要求信号が入力される。調停機能部76には複数の優先レベルが設定され、各優先レベルには少なくとも1つのチャネル番号が設定されている。チャネル番号は、調停機能部76に入力される要求信号に対して設定されている。例えば、調停機能部76には3つの優先レベルが設定され、各優先レベルには要求信号のうちの少なくとも1つに応じたチャネル番号が設定されている。このチャネル番号は信号選択情報として設定される。 The arbitration function unit 76 receives a plurality of request signals (four in the present embodiment), that is, request signals output from the slave interfaces 71a to 72b. A plurality of priority levels are set in the arbitration function unit 76, and at least one channel number is set for each priority level. The channel number is set for the request signal input to the arbitration function unit 76. For example, three priority levels are set in the arbitration function unit 76, and a channel number corresponding to at least one of the request signals is set in each priority level. This channel number is set as signal selection information.
調停機能部76は、各優先レベル内において、設定されたチャネル番号について競合する要求をラウンドロビン方式により調停する。更に、調停機能部76は、各設定レベルにおいて選択したチャネル番号について競合する要求を調停する。調停機能部76には、このレベル間調停において、各レベルにはそれぞれ選択回数が設定されている。各レベルの選択回数は、例えば各レベルの優先度に応じて、それぞれのレベルよりも優先度が高いレベルに設定された選択回数より少ない選択回数が設定されている。 The arbitration function unit 76 arbitrates a conflicting request for the set channel number by the round robin method within each priority level. Further, the arbitration function unit 76 arbitrates conflicting requests for the channel number selected at each setting level. In the arbitration function section 76, the number of selections is set for each level in the inter-level arbitration. As the number of selections for each level, for example, a number of selections smaller than the number of selections set to a level having a higher priority than each level is set according to the priority of each level.
調停機能部76は、上位レベル、即ち優先度の高いレベルに設定されたチャネル番号を順次選択する。そして、調停機能部76は、各レベルに設定された回数のチャネル番号を選択すると、そのレベルよりも下位、即ち低いレベルに設定されたチャネル番号を、そのレベルに設定された回数選択する。即ち、調停機能部76は、各優先レベルに設定された選択回数の比率に応じて、各優先レベルのチャネル番号即ち要求信号を選択する。従って、調停機能部76は、優先レベルの高い要求信号が多い場合であっても、所定の割合で優先レベルの低い要求信号を選択する。 The arbitration function unit 76 sequentially selects channel numbers set to a higher level, that is, a higher priority level. When the arbitration function unit 76 selects the channel number of the number set for each level, the arbitration function unit 76 selects the channel number set lower than that level, that is, the level set lower than that level, the number of times set for that level. That is, the arbitration function unit 76 selects a channel number of each priority level, that is, a request signal according to the ratio of the number of selections set for each priority level. Therefore, the arbitration function unit 76 selects a request signal having a low priority level at a predetermined ratio even when there are many request signals having a high priority level.
これにより、低い優先レベルの要求信号を確実に選択してその要求信号を出力する処理部がメモリ14をアクセスする権利、即ちメモリ14が接続された共有バスの使用権を獲得することができる。 As a result, it is possible to acquire the right to access the memory 14, that is, the right to use the shared bus to which the memory 14 is connected, by the processing unit that reliably selects the request signal having a low priority level and outputs the request signal.
そして、調停機能部76は、選択した要求信号に対する受付信号を、その要求信号を受けたスレーブインタフェースを介して出力する。また、調停機能部76は、選択した要求信号をメモリコントローラ27に出力する。例えば、スレーブインタフェース71aによる受けた要求信号を選択した場合、その要求信号に対する受付信号は、スレーブインタフェース71aから図3に示す処理部21aに対して出力される。処理部21aは、受付信号に基づいて、バスBL及びメモリコントローラ27を介してメモリ14をアクセスする。 Then, the arbitration function unit 76 outputs an acceptance signal for the selected request signal via the slave interface that has received the request signal. In addition, the arbitration function unit 76 outputs the selected request signal to the memory controller 27. For example, when a request signal received by the slave interface 71a is selected, an acceptance signal for the request signal is output from the slave interface 71a to the processing unit 21a shown in FIG. The processing unit 21a accesses the memory 14 via the bus BL and the memory controller 27 based on the reception signal.
また、スレーブインタフェース72aにより受けた要求信号を選択した場合、その要求信号に対する受付信号は、スレーブインタフェース72aを介して調停部26bに対して出力される。調停部26bは、マスタインタフェース80aにて受け取った受付信号に基づいて、そのマスタインタフェース80aのインタフェース番号に対応するマスタ番号の処理部が接続されたスレーブインタフェースを介して図3に示す処理部22aに対して受付信号を出力する。処理部22aは、受付信号に基づいて、バスBL及びメモリコントローラ27を介してメモリ14をアクセスする。 When a request signal received by the slave interface 72a is selected, an acceptance signal for the request signal is output to the arbitration unit 26b via the slave interface 72a. Based on the reception signal received by the master interface 80a, the arbitration unit 26b transmits to the processing unit 22a shown in FIG. 3 via the slave interface to which the processing unit having the master number corresponding to the interface number of the master interface 80a is connected. In response, an acceptance signal is output. The processing unit 22a accesses the memory 14 via the bus BL and the memory controller 27 based on the reception signal.
次に、クロック信号を停止するときの処理を説明する。
例えば、図3に示す処理部22a,22b及び調停部26bに対するクロック信号CK2を停止するときの処理を説明する。
Next, processing when the clock signal is stopped will be described.
For example, a process when the clock signal CK2 for the processing units 22a and 22b and the arbitrating unit 26b illustrated in FIG. 3 is stopped will be described.
図6に示すように、ステップ101において、CPU29は、処理部22a,22b及び調停部26bが動作しないモード(非動作モード)に移行したか否かを判定する。例えば、図2において、動画撮影を行うモード(動画モード)から静止画撮影を行うモード(静止画モード)に変更する。この場合、「調停部[2]」、つまり図3に示す調停部26bに接続された処理部22a,22bが不要となる。非動作モードに移行したと判定した場合、ステップ102に移行する。 As shown in FIG. 6, in step 101, the CPU 29 determines whether or not the processing units 22a and 22b and the arbitrating unit 26b have shifted to a mode in which they do not operate (non-operation mode). For example, in FIG. 2, the mode for moving image shooting (moving image mode) is changed to the mode for shooting still images (still image mode). In this case, the “arbitration unit [2]”, that is, the processing units 22a and 22b connected to the arbitration unit 26b illustrated in FIG. If it is determined that the mode has shifted to the non-operation mode, the process proceeds to step 102.
次に、ステップ102において、CPU29は、調停部26bに接続されたバスマスタの動作状態を確認する。すなわち、CPU29は、調停部26bに接続された処理部22a,22bの動作状態を確認する。処理部22a,22bの動作状態は、各処理部22a,22bの処理終了や転送終了に基づく割り込み信号、等によって判定される。そして、ステップ103において、CPU29は、全てのバスマスタ、つまり処理部22a,22bが処理を終了したか否かを判定する。処理部22a,22bの処理が終了していないと判定した場合、ステップ102に移行して処理部22a,22bの動作状態を確認する。処理部22a,22bの処理が終了した場合、次のステップに移行する。 Next, in step 102, the CPU 29 confirms the operating state of the bus master connected to the arbitrating unit 26b. That is, the CPU 29 confirms the operating state of the processing units 22a and 22b connected to the arbitration unit 26b. The operating states of the processing units 22a and 22b are determined by an interrupt signal or the like based on the processing end or transfer end of each processing unit 22a or 22b. In step 103, the CPU 29 determines whether or not all bus masters, that is, the processing units 22a and 22b have finished processing. When it is determined that the processing of the processing units 22a and 22b has not ended, the process proceeds to step 102, and the operating state of the processing units 22a and 22b is confirmed. When the processing of the processing units 22a and 22b is completed, the process proceeds to the next step.
ステップ104において、CPU29は、調停部26aに対して構成変更を指示する。つまり、CPU29は、図5に示す調停機能部76に対して、優先順位等を含む構成情報を設定する。 In step 104, the CPU 29 instructs the arbitration unit 26a to change the configuration. That is, the CPU 29 sets configuration information including priority order and the like for the arbitration function unit 76 shown in FIG.
次に、ステップ105において、調停部26aは、スレーブインタフェースに対して、マスク信号等により要求信号の受け付けを保留する。
そして、ステップ106において、調停部26aは、発行した要求信号に対するデータ転送が終了したか否かを判定する。データ転送が終了していない場合、データ転送が終了するまでステップ106における判定処理を実行する。データ転送が終了した場合、次のステップ107へ移行する。
Next, in step 105, the arbitrating unit 26a suspends acceptance of the request signal by a mask signal or the like with respect to the slave interface.
In step 106, the arbitrating unit 26a determines whether or not the data transfer for the issued request signal has been completed. If the data transfer has not ended, the determination process in step 106 is executed until the data transfer ends. When the data transfer is completed, the process proceeds to the next step 107.
調停部26aは、バススレーブであるメモリコントローラ27に対して発行した要求信号に対する処理状態、つまりバスマスタとバススレーブの間の転送状態を確認する機能を有する。調停部26aは、転送状態を確認し、メモリコントローラ27に対して発行した最後の要求信号に対するデータ転送が終了したと判定すると、ステップ107において、CPU29に対して例えば割り込み信号により構成変更可能である旨を通知する。CPU29に対する割り込み信号は、構成変更可能信号の一例である。 The arbitration unit 26a has a function of confirming a processing state for a request signal issued to the memory controller 27 that is a bus slave, that is, a transfer state between the bus master and the bus slave. When the arbitration unit 26a confirms the transfer state and determines that the data transfer for the last request signal issued to the memory controller 27 is completed, the configuration can be changed to the CPU 29 by an interrupt signal in step 107, for example. Notify that. The interrupt signal for the CPU 29 is an example of a configuration changeable signal.
次に、ステップ108において、CPU29は、調停部26bと、調停部26bに接続された処理部22a,22bに対するクロック信号CK2を停止する。CPU29は、クロック信号CK2を出力するクロック制御部28bのレジスタ61に所定の設定値を格納する。図4に示すように、クロック制御部28bのスイッチ62は、レジスタ61の設定値に応じてオフする。これにより、クロック信号CK2の出力が停止される。なお、CPU29は、各処理部22a、22bのレジスタ51a,51bに対して動作停止を示す設定値を格納し、スイッチ52a,52bはその設定値に応じてオフする。 Next, in step 108, the CPU 29 stops the clock signal CK2 for the arbitration unit 26b and the processing units 22a and 22b connected to the arbitration unit 26b. The CPU 29 stores a predetermined set value in the register 61 of the clock control unit 28b that outputs the clock signal CK2. As shown in FIG. 4, the switch 62 of the clock control unit 28 b is turned off according to the set value of the register 61. Thereby, the output of the clock signal CK2 is stopped. The CPU 29 stores a set value indicating operation stop in the registers 51a and 51b of the processing units 22a and 22b, and the switches 52a and 52b are turned off in accordance with the set values.
そして、ステップ109において、調停部26aは、CPU29により設定された構成情報にしたがって構成を変更する。例えば、調停部26aは、調停部26bに接続されたバスマスタである処理部22a,22bの優先順位を割り当てから外し、動作を継続するバスマスタの優先順位を動作モードに応じた値に変更する。 In step 109, the arbitrating unit 26 a changes the configuration according to the configuration information set by the CPU 29. For example, the arbitrating unit 26a removes the priority of the processing units 22a and 22b, which are bus masters connected to the arbitrating unit 26b, from the assignment, and changes the priority of the bus master that continues to operate to a value according to the operation mode.
次いで、ステップ110において、調停部26aは、例えば要求信号に対するマスクを解除し、スレーブインタフェースから入力する要求信号の受け付けを再開する。
次に、クロック信号を供給するときの処理を説明する。
Next, in step 110, the arbitrating unit 26a cancels the mask for the request signal, for example, and resumes accepting the request signal input from the slave interface.
Next, processing when supplying a clock signal will be described.
なお、図3に示す処理部22a,22b及び調停部26bに対してクロック信号CK2を供給するときの処理を説明する。
図7に示すように、ステップ111において、CPU29は、処理部22a,22b及び調停部26bが動作するモード(動作モード)に移行したか否かを判定する。例えば、図2において、静止画撮影を行うモード(静止画モード)から動画撮影を行うモード(動画モード)に変更する。この場合、「調停部[2]」、つまり図3に示す調停部26bに接続された処理部22a,22bが必要となる。動作モードに移行したと判定した場合、ステップ112に移行する。
A process when the clock signal CK2 is supplied to the processing units 22a and 22b and the arbitrating unit 26b illustrated in FIG. 3 will be described.
As shown in FIG. 7, in step 111, the CPU 29 determines whether or not the mode has shifted to a mode (operation mode) in which the processing units 22a and 22b and the arbitration unit 26b operate. For example, in FIG. 2, a mode for taking a still image (still image mode) is changed to a mode for taking a moving image (moving image mode). In this case, “arbitration unit [2]”, that is, processing units 22a and 22b connected to the arbitration unit 26b shown in FIG. 3 are required. If it is determined that the operation mode has been changed, the process proceeds to step 112.
ステップ112において、CPU29は、調停部26aに対して構成変更を指示する。つまり、CPU29は、図5に示す調停機能部76に対して、優先順位等を含む構成情報を設定する。 In step 112, the CPU 29 instructs the arbitration unit 26a to change the configuration. That is, the CPU 29 sets configuration information including priority order and the like for the arbitration function unit 76 shown in FIG.
次に、ステップ113において、調停部26aは、スレーブインタフェースに対して、マスク信号等により要求信号の受け付けを保留する。
そして、ステップ114において、調停部26aは、発行した要求信号に対するデータ転送が終了したか否かを判定する。データ転送が終了していない場合、データ転送が終了するまでステップ114における判定処理を実行する。データ転送が終了した場合、調停部26aは、次のステップ115において、CPU29に対して例えば割り込み信号により構成変更可能である旨を通知する。
Next, in step 113, the arbitrating unit 26a suspends acceptance of the request signal by a mask signal or the like with respect to the slave interface.
In step 114, the arbitrating unit 26a determines whether or not the data transfer for the issued request signal has been completed. If the data transfer has not ended, the determination process in step 114 is executed until the data transfer ends. When the data transfer is completed, the arbitrating unit 26a notifies the CPU 29 that the configuration can be changed by, for example, an interrupt signal in the next step 115.
次に、ステップ116において、CPU29は、調停部26bと調停部26bに接続された処理部22a,22bに対してクロック信号CK2を供給するように設定する。つまり、CPU29は、図4に示すクロック制御部28bのレジスタ61に設定値を格納する。クロック制御部28bのスイッチ62はレジスタ61の設定値に従ってオンする。これにより、クロック信号CK2は調停部26b及び処理部22a,22bに供給される。 Next, in step 116, the CPU 29 sets the clock signal CK2 to be supplied to the arbitration unit 26b and the processing units 22a and 22b connected to the arbitration unit 26b. That is, the CPU 29 stores the set value in the register 61 of the clock control unit 28b shown in FIG. The switch 62 of the clock control unit 28b is turned on according to the set value of the register 61. As a result, the clock signal CK2 is supplied to the arbitration unit 26b and the processing units 22a and 22b.
次いで、ステップ117において、調停部26aは、CPU29により設定された構成情報にしたがって構成を変更する。例えば、調停部26aは、構成情報にしたがって、調停部26bに接続されたバスマスタである処理部22a,22bに対して優先順位を割り当てる。そして、調停部26aは、ステップ118において、例えば要求信号に対するマスクを解除し、スレーブインタフェースから入力する要求信号の受け付けを再開する。 Next, in step 117, the arbitrating unit 26 a changes the configuration according to the configuration information set by the CPU 29. For example, the arbitrating unit 26a assigns priorities to the processing units 22a and 22b, which are bus masters connected to the arbitrating unit 26b, according to the configuration information. In step 118, for example, the arbitrating unit 26a cancels the masking of the request signal, and resumes accepting the request signal input from the slave interface.
そして、ステップ119において、CPU29は、調停部26bに接続された処理部22a,22bを起動する。すなわち、CPU29は、図4に示す処理部22a,22bのレジスタ51a,51bに対して動作許可を示す設定値を格納し、スイッチ52a,52bはその設定値に応じてオンする。これにより、内部回路53a,53bは、供給されるクロック信号CK2に基づいて動作する。 In step 119, the CPU 29 activates the processing units 22a and 22b connected to the arbitration unit 26b. That is, the CPU 29 stores a set value indicating operation permission in the registers 51a and 51b of the processing units 22a and 22b shown in FIG. 4, and the switches 52a and 52b are turned on according to the set values. Thereby, the internal circuits 53a and 53b operate based on the supplied clock signal CK2.
上記したように、図6と図7に示す処理は処理部22a,22b及び調停部26bに対するものである。CPU29は、処理部22a,22b及び調停部26bに対する処理と同様に、動作状態に応じて不要となる処理部及び調停部に対して処理を行う。 As described above, the processes shown in FIGS. 6 and 7 are for the processing units 22a and 22b and the arbitrating unit 26b. The CPU 29 performs processing on the processing unit and the arbitration unit that are not required depending on the operation state, similarly to the processing on the processing units 22a and 22b and the arbitration unit 26b.
次に、各調停部26a〜26eにおける調停機能部の一例を説明する。
図8は、調停部26aに含まれる調停機能部76(図5参照)の一例を示すブロック図である。なお、以下の説明において、7つの要求信号W0〜W6に対する調停機能部を説明する。
Next, an example of the arbitration function unit in each of the arbitration units 26a to 26e will be described.
FIG. 8 is a block diagram illustrating an example of the arbitration function unit 76 (see FIG. 5) included in the arbitration unit 26a. In the following description, the arbitration function unit for the seven request signals W0 to W6 will be described.
図8に示すように、調停機能部76は、設定されたレベルに対応する複数(図8では3つ)のレベル内調停部151a〜151cを有する。例えば、レベル内調停部151aは1番目の優先度、即ち最も高い優先度に設定され、レベル内調停部151bは2番目の優先度に設定され、レベル内調停部151cは3番目の優先度、即ち最も低い優先度に設定されている。 As illustrated in FIG. 8, the arbitration function unit 76 includes a plurality of (three in FIG. 8) in-level mediation units 151a to 151c corresponding to the set levels. For example, the intra-level mediation unit 151a is set to the first priority, that is, the highest priority, the intra-level mediation unit 151b is set to the second priority, and the intra-level mediation unit 151c is set to the third priority. That is, the lowest priority is set.
各レベル内調停部151a〜151cには、それぞれ要求信号W0〜W6が入力される。また、各レベル内調停部151a〜151cには、それぞれイネーブル信号ENa1〜ENc1が入力される。イネーブル信号ENa1〜ENc1は、それぞれのレベル内調停部151a〜151cが出力したチャネル番号に対してバス使用権が確定したか否かを示す。各レベル内調停部151a〜151cは、イネーブル信号ENa1〜ENc1に基づいて、それぞれが出力したチャネル番号についてバス使用権が確定した場合に、所定の方式(本実施形態ではラウンドロビン方式)により優先度を変更する。 Request signals W0 to W6 are input to the intra-level arbitration units 151a to 151c, respectively. The enable signals ENa1 to ENc1 are input to the intra-level mediation units 151a to 151c, respectively. The enable signals ENa1 to ENc1 indicate whether or not the right to use the bus is determined for the channel numbers output by the in-level arbitration units 151a to 151c. The intra-level arbitration units 151a to 151c, based on the enable signals ENa1 to ENc1, when the right to use the bus is determined for the channel numbers output from the enable signals ENa1 to ENc1, respectively, according to a predetermined method (in this embodiment, a round robin method) To change.
各レベル内調停部151a〜151cには、それぞれ信号選択情報が格納されている。信号選択情報は、少なくとも1つのチャネル番号を含む。また、信号選択情報は、それぞれのレベル内調停部151a〜151cにおいて、調停の優先度が設定されている。各レベル内調停部151a〜151cは、それぞれ設定されたチャネル番号に対応する要求信号の調停を行い、要求の有無を示す有効信号SE1〜SE3を生成する。そして、各レベル内調停部151a〜151cは、イネーブル信号(確定信号)に応答して調停結果に応じたチャネル番号を出力する。そして、各レベル内調停部151a〜151cは、上記のイネーブル信号ENa1〜ENc1に基づいて、各信号選択情報の優先度を変更する。 Each of the intra-level mediation units 151a to 151c stores signal selection information. The signal selection information includes at least one channel number. In the signal selection information, the arbitration priority is set in each of the intra-level arbitration units 151a to 151c. The intra-level arbitration units 151a to 151c arbitrate request signals corresponding to the set channel numbers, respectively, and generate valid signals SE1 to SE3 indicating the presence / absence of the request. Then, the intra-level arbitration units 151a to 151c output channel numbers corresponding to the arbitration results in response to the enable signals (confirmation signals). Then, the intra-level mediation units 151a to 151c change the priority of each signal selection information based on the enable signals ENa1 to ENc1.
調停機能部76は、設定されたレベルに対応する2つの優先フラグ生成部152a,152bを有している。各優先フラグ生成部152a,152bは、要求信号が競合する場合に、それぞれ対応するレベルの要求信号を優先するか、他のレベルの要求信号を優先するかを示す優先フラグを生成する。従って、最下位以外のレベルを優先しない場合、自動的に最下位のレベルの要求信号が選択されるため、最下位以外のレベルに対応して優先フラグ生成部が設けられている。 The arbitration function unit 76 includes two priority flag generation units 152a and 152b corresponding to the set level. Each priority flag generation unit 152a, 152b generates a priority flag indicating whether to give priority to a request signal of a corresponding level or a request signal of another level when request signals compete. Accordingly, when priority is not given to a level other than the lowest level, a request signal of the lowest level is automatically selected, so that a priority flag generation unit is provided corresponding to a level other than the lowest level.
優先フラグ生成部152aには、イネーブル信号ENa1及びイネーブル信号ENa2が入力される。イネーブル信号ENa1は、優先フラグ生成部152aが対応するレベルの要求(信号、チャネル番号)についてバス使用権が確定したか否かを示す。イネーブル信号ENa2は、他のレベルの要求(信号、チャネル番号)についてバス使用権が確定したか否かを示す。即ち、優先フラグ生成部152aは、イネーブル信号ENa1により当該優先レベルのチャネル番号について使用権が確定したことを確認し、イネーブル信号ENa2により他のレベルのチャネル番号について使用権が確定したことを確認する。優先フラグ生成部152aは、最上位の優先レベルに対応する。従って、優先フラグ生成部152aは、自身のレベルに対応するチャネル番号についてバス使用権が確定したか、自身より低いレベルのチャネル番号についてバス使用権が確定したかを判断する。優先フラグ生成部152aは、カウント機能を有し、それぞれバス使用権が確定した回数をカウントする。そして、優先フラグ生成部152aは、それぞれのカウント値に基づいて、優先フラグSP1を生成する。 An enable signal ENa1 and an enable signal ENa2 are input to the priority flag generation unit 152a. The enable signal ENa1 indicates whether or not the right to use the bus is confirmed for a request (signal, channel number) corresponding to the priority flag generation unit 152a. The enable signal ENa2 indicates whether or not the right to use the bus is determined for requests of other levels (signals, channel numbers). That is, the priority flag generation unit 152a confirms that the use right is confirmed for the channel number of the priority level by the enable signal ENa1, and confirms that the use right is confirmed for the channel number of another level by the enable signal ENa2. . The priority flag generator 152a corresponds to the highest priority level. Therefore, the priority flag generation unit 152a determines whether the right to use the bus is confirmed for the channel number corresponding to its own level or whether the right to use the bus is confirmed for the channel number of a lower level than itself. The priority flag generation unit 152a has a count function, and counts the number of times each bus use right is determined. Then, the priority flag generation unit 152a generates a priority flag SP1 based on each count value.
優先フラグSP1は、例えば2値の信号であり、値(例えば「0」)の場合に、当該レベルのチャネル番号が優先であることを示し、値(例えば「1」)の場合に、他のレベルのチャネル番号が優先であることを示す。 The priority flag SP1 is, for example, a binary signal. When the value is a value (eg, “0”), the priority flag SP1 indicates that the channel number of the level is prioritized. When the value is a value (eg, “1”), Indicates that the level channel number is preferred.
優先フラグ生成部152bには、優先フラグ生成部152aと同様に、イネーブル信号ENb1及びイネーブル信号ENb2が入力される。イネーブル信号ENb1は、優先フラグ生成部152bが対応するレベルの要求(信号、チャネル番号)についてバス使用権が確定したか否かを示す。イネーブル信号ENb2は、他のレベルの要求(信号、チャネル番号)についてバス使用権が確定したか否かを示す。優先フラグ生成部152bは、イネーブル信号ENb1及びイネーブル信号ENb2に基づいて、優先フラグSP2を生成する。 Similar to the priority flag generator 152a, the enable signal ENb1 and the enable signal ENb2 are input to the priority flag generator 152b. The enable signal ENb1 indicates whether or not the right to use the bus is determined for a request (signal, channel number) corresponding to the priority flag generation unit 152b. The enable signal ENb2 indicates whether or not the right to use the bus is determined for requests of other levels (signals, channel numbers). The priority flag generation unit 152b generates a priority flag SP2 based on the enable signal ENb1 and the enable signal ENb2.
上記したように、優先フラグ生成部152aは、自身のレベル(最上位レベル)を優先するか、他のレベル即ち自身より下位のレベルを優先するかを示す優先フラグSP1を生成する。同様に、優先フラグ生成部152bは、自身のレベルを優先するか他のレベルを優先するかを示す優先フラグSP2を生成する。他のレベルについて、最上位のレベルについては、優先フラグ生成部152aに入力されるイネーブル信号ENa1により示されている。従って、優先フラグ生成部152bは、自身のレベルを優先するか、自身より下位のレベルを優先するかを示す優先フラグSP2を生成する。 As described above, the priority flag generation unit 152a generates the priority flag SP1 indicating whether to give priority to its own level (highest level) or to give priority to another level, that is, a lower level than itself. Similarly, the priority flag generation unit 152b generates a priority flag SP2 indicating whether to give priority to its own level or to give priority to other levels. Regarding the other levels, the highest level is indicated by an enable signal ENa1 input to the priority flag generator 152a. Accordingly, the priority flag generation unit 152b generates a priority flag SP2 indicating whether to give priority to its own level or to give priority to a lower level than itself.
調停機能部76は、設定されたレベルに対応する2つのレベル間調停部153a,153bを有している。
レベル間調停部153aには、レベル内調停部151aから出力される有効信号SE1と、優先フラグ生成部152aから出力される優先フラグSP1と、オア回路155の出力信号SE21が入力される。オア回路155には、レベル内調停部151bから出力される有効信号SE2と、レベル内調停部151cから出力される有効信号SE3が入力される。オア回路155は、両有効信号SE2,SE3を論理和演算して合成信号SE21を生成する。この合成信号SE21は、レベル内調停部151b及びレベル内調停部151cのうちの少なくとも一方について有効となる要求信号が入力されていることを示す。つまり、合成信号SE21は、レベル間調停部153aの設定レベルに対して、そのレベルよりも下位のレベルについて有効な要求信号があることを示す有効信号である。
The arbitration function unit 76 includes two inter-level mediation units 153a and 153b corresponding to the set level.
The inter-level arbitration unit 153a receives the valid signal SE1 output from the intra-level arbitration unit 151a, the priority flag SP1 output from the priority flag generation unit 152a, and the output signal SE21 of the OR circuit 155. The OR circuit 155 receives a valid signal SE2 output from the in-level arbitration unit 151b and a valid signal SE3 output from the in-level arbitration unit 151c. The OR circuit 155 performs a logical OR operation on both the valid signals SE2 and SE3 to generate a combined signal SE21. The composite signal SE21 indicates that a request signal that is valid for at least one of the intra-level arbitration unit 151b and the intra-level arbitration unit 151c is input. That is, the composite signal SE21 is a valid signal indicating that there is a request signal that is valid for a level lower than the set level of the interlevel arbitration unit 153a.
レベル間調停部153aは、両有効信号SE1,SE2のうちの何れか一方が有効な要求があることを示す場合、その有効な要求があることを示す有効信号をレベル間調停信号SA1として出力する。また、レベル間調停部153aは、両有効信号SE1,SE2がともに有効な要求であることを示す、つまり有効信号SE1,SE2が競合している場合に、優先フラグSP1に従って何れか一方を選択し、その選択した有効信号をレベル間調停信号SA1として出力する。つまり、レベル間調停部153aは、優先フラグSP1に従って、自己のレベルを優先する場合には有効信号SE1を選択し、自己のレベルを優先しない、即ち他のレベルを優先する場合には有効信号SE2を選択する。 The inter-level arbitration unit 153a outputs an effective signal indicating that there is an effective request as the inter-level arbitration signal SA1 when one of the two effective signals SE1 and SE2 indicates that there is an effective request. . Further, the inter-level arbitration unit 153a indicates that both the valid signals SE1 and SE2 are valid requests, that is, selects either one according to the priority flag SP1 when the valid signals SE1 and SE2 are in conflict. The selected valid signal is output as the inter-level arbitration signal SA1. That is, the inter-level arbitration unit 153a selects the valid signal SE1 when giving priority to its own level according to the priority flag SP1, and does not give priority to its own level, that is, when giving priority to other levels, the valid signal SE2. Select.
図9は、レベル間調停部153aの動作説明図である。同図において、「優先フラグ」は優先フラグ生成部152aから出力される優先フラグSP1を示し、「有効信号1」はレベル内調停部151aから出力される有効信号SE1を示し、「有効信号2」はレベル内調停部151bから出力される有効信号SE2を示す。「0」の「優先フラグ」は上位側レベルを優先することを示し、「1」の「優先フラグ」は下位側レベルを優先することを示す。「1」の「有効信号1」「有効信号2」は、設定されたDMAチャネルからの要求があることを示し、「0」は要求がないことを示す。 FIG. 9 is an explanatory diagram of the operation of the inter-level arbitration unit 153a. In the figure, “priority flag” indicates the priority flag SP1 output from the priority flag generator 152a, “valid signal 1” indicates the valid signal SE1 output from the in-level arbitration unit 151a, and “valid signal 2”. Indicates the valid signal SE2 output from the in-level arbitration unit 151b. A “priority flag” of “0” indicates that the higher level is prioritized, and a “priority flag” of “1” indicates that the lower level is prioritized. “Valid signal 1” and “Valid signal 2” of “1” indicate that there is a request from the set DMA channel, and “0” indicates that there is no request.
従って、「有効信号1」「有効信号2」がともに「1」の場合は、レベル間において要求が競合していることを示す。この場合、レベル間調停部153aは、選択結果に示すように、「0」の優先フラグに従って「有効信号1」を選択し、「1」の優先フラグに従って「有効信号2」を選択する。 Therefore, when both “valid signal 1” and “valid signal 2” are “1”, it indicates that requests are competing between levels. In this case, as shown in the selection result, the inter-level arbitration unit 153a selects “valid signal 1” according to the priority flag “0” and selects “valid signal 2” according to the priority flag “1”.
同様に、レベル間調停部153bには、レベル内調停部151bから出力される有効信号SE2と、優先フラグ生成部152bから出力される優先フラグSP2と、レベル内調停部151cから出力される有効信号SE3が入力される。レベル間調停部153bは、優先フラグSP2に従って、両有効信号SE2,SE3のうちの何れか一方を選択し、選択した有効信号をレベル間調停信号SA2として出力する。 Similarly, the inter-level arbitration unit 153b includes a valid signal SE2 output from the intra-level arbitration unit 151b, a priority flag SP2 output from the priority flag generation unit 152b, and a valid signal output from the intra-level arbitration unit 151c. SE3 is input. The inter-level arbitration unit 153b selects either one of the valid signals SE2 and SE3 according to the priority flag SP2, and outputs the selected valid signal as the inter-level arbitration signal SA2.
各レベル間調停部153a,153bから出力されるレベル間調停信号SA1,SA2は、チャネル確定部154に入力される。このチャネル確定部154には、各レベル内調停部151a〜151cから出力されるチャネル番号SN1〜SN3が入力される。チャネル確定部154は、レベル間調停信号SA1,SA2に基づいて、各チャネル番号SN1〜SN3のうちの1つに対してバス使用権を確定し、確定したチャネル番号SDを出力する。このチャネル番号SDは、図3に示すメモリコントローラ27に供給される。 Inter-level arbitration signals SA1 and SA2 output from the inter-level arbitration units 153a and 153b are input to the channel determination unit 154. Channel numbers SN1 to SN3 output from the intra-level mediation units 151a to 151c are input to the channel determination unit 154. Channel determination unit 154 determines the right to use the bus for one of channel numbers SN1 to SN3 based on inter-level arbitration signals SA1 and SA2, and outputs the determined channel number SD. This channel number SD is supplied to the memory controller 27 shown in FIG.
図10は、チャネル確定部154の動作説明図である。同図において、「レベル間調停信号1」はレベル間調停部153aから出力される調停信号SA1を示し、「レベル間調停信号2」はレベル間調停部153bから出力される調停信号SA2を示し、「有効信号3」はレベル内調停部151cから出力される有効信号SE3を示す。「1」の「レベル間調停信号」は対応する優先レベルのチャネル番号が有効、即ち要求があることを示す。 FIG. 10 is an explanatory diagram of the operation of the channel determination unit 154. In the same figure, “inter-level arbitration signal 1” indicates the arbitration signal SA1 output from the inter-level arbitration unit 153a, “inter-level arbitration signal 2” indicates the arbitration signal SA2 output from the inter-level arbitration unit 153b, “Valid signal 3” indicates the valid signal SE3 output from the in-level arbitration unit 151c. “Inter-level arbitration signal” of “1” indicates that the channel number of the corresponding priority level is valid, that is, there is a request.
従って、上位レベル側の「レベル間調停信号」が「1」の場合に、その上位側レベルのチャネル番号に対してバスの使用権を確定する。そして、各「レベル間調停信号」が「0」の場合に、下位側レベル、即ち最下位レベルのチャネル番号に対してバスの使用権を確定する。 Accordingly, when the “inter-level arbitration signal” on the higher level side is “1”, the right to use the bus is determined for the channel number of the higher level. When each “intermediation signal between levels” is “0”, the right to use the bus is determined for the channel number of the lower level, that is, the lowest level.
更に、チャネル確定部154は、各チャネル番号SN1〜SN3に対してバス使用権を確定したか否かを示すイネーブル信号ENa1〜ENc1を生成する。各イネーブル信号ENa1〜ENc1は、それぞれ対応するレベルのレベル内調停部151a〜151cに出力される。 Further, the channel determining unit 154 generates enable signals ENa1 to ENc1 indicating whether or not the bus use right is determined for each of the channel numbers SN1 to SN3. The enable signals ENa1 to ENc1 are output to the in-level mediation units 151a to 151c of the corresponding levels.
レベルに対応するイネーブル信号ENb1とレベル(最下位レベル)に対応するイネーブル信号ENc1は、オア回路156に入力される。オア回路156は、両信号ENb1,ENc1を論理和演算して生成した信号を最上位レベルに対応するイネーブル信号ENa2として出力する。また、レベルに対応するイネーブル信号ENc1は、レベルについて、イネーブル信号ENb1に対して他のレベルのチャネル番号を確定したことを示す。従って、チャネル確定部154から出力されるレベルに対応するイネーブル信号ENc1は、レベルにおいて他のレベルのチャネル番号を確定したことを示すイネーブル信号ENb2として優先フラグ生成部152bに入力される。 The enable signal ENb1 corresponding to the level and the enable signal ENc1 corresponding to the level (lowest level) are input to the OR circuit 156. The OR circuit 156 outputs a signal generated by performing an OR operation on both signals ENb1 and ENc1 as an enable signal ENa2 corresponding to the highest level. Further, the enable signal ENc1 corresponding to the level indicates that the channel number of another level is determined for the level of the enable signal ENb1. Therefore, the enable signal ENc1 corresponding to the level output from the channel determining unit 154 is input to the priority flag generating unit 152b as the enable signal ENb2 indicating that the channel number of another level is determined in the level.
次に、レベル内調停部151aの構成を説明する。
図11に示すように、レベル内調停部151aは、判定部161、選択部162、情報記憶部163、並び替え部164を有する。判定部161には所定数の要求信号(本実施形態では、すべての要求信号W0〜W6)が入力される。また、判定部161には、情報記憶部163に記憶された設定情報が入力される。
Next, the configuration of the in-level arbitration unit 151a will be described.
As illustrated in FIG. 11, the intra-level arbitration unit 151 a includes a determination unit 161, a selection unit 162, an information storage unit 163, and a rearrangement unit 164. A predetermined number of request signals (in the present embodiment, all request signals W0 to W6) are input to the determination unit 161. In addition, the setting information stored in the information storage unit 163 is input to the determination unit 161.
情報記憶部163は、複数(n個)のレジスタ1631 〜163n を含み、各レジスタ1631 〜163n にはそれぞれ設定情報又は非設定情報が記憶される。設定情報は判定部161に入力される要求信号W0〜W6のうち、当該レベル内調停部151aに割り当てられた要求信号を出力するDMAチャネル(処理部)のチャネル番号であり、非設定情報はチャネル番号が設定されていないことを示す値である。情報記憶部163はレジスタ1631 〜163n により構成されているため、複数のレジスタに同一値のチャネル番号を設定可能である。この設定情報及び非設定情報は、図3に示すCPU29により選択部162を介して書き込まれる。 The information storage unit 163 includes a plurality (n) of registers 163 1 to 163 n , and setting information or non-setting information is stored in the registers 163 1 to 163 n , respectively. The setting information is the channel number of the DMA channel (processing unit) that outputs the request signal assigned to the intra-level arbitration unit 151a among the request signals W0 to W6 input to the determination unit 161, and the non-setting information is the channel It is a value indicating that the number is not set. Since the information storage unit 163 includes registers 163 1 to 163 n , channel numbers having the same value can be set in a plurality of registers. The setting information and the non-setting information are written via the selection unit 162 by the CPU 29 shown in FIG.
CPU29は、電源投入時の初期化処理や、設定情報であるチャネル番号を設定チャネル値とする。各レジスタ1631 〜163n は、それぞれ記憶した情報(値)を出力する。 The CPU 29 sets a channel number which is initialization processing at the time of power-on and setting information as a setting channel value. Each of the registers 163 1 to 163 n outputs stored information (value).
判定部161は、サービス間隔(バスの使用を許可する期間)毎に、各要求信号W0〜W6に基づいて、レベル内調停部151aの優先レベルに設定されたDMAチャネルによるバス使用権の要求があるか否かを判断する。そして、判定部161は、要求がある場合にはそのDMAチャネルのチャネル番号SN1と、要求があることを示す(例えばHレベル)有効信号SE1を出力する。一方、要求がない場合には、その旨を示す(例えばLレベル)有効信号SE1を出力する。 Based on the request signals W0 to W6, the determination unit 161 receives a bus use right request from the DMA channel set to the priority level of the intra-level arbitration unit 151a at each service interval (period in which bus use is permitted). Judge whether there is. When there is a request, the determination unit 161 outputs the channel number SN1 of the DMA channel and a valid signal SE1 indicating that there is a request (for example, H level). On the other hand, when there is no request, a valid signal SE1 indicating that (for example, L level) is output.
詳述すると、判定部161は、各要求信号W0〜W6がバス使用権の要求を示す(例えばHレベル)か否かを判断する。これは、要求信号W0〜W6の論理和演算結果により判断される。判定部161は、要求がある場合に、その要求を示す要求信号のチャネル番号と、各レジスタ1631 〜163n から出力される設定チャネル値とを順次比較し、最初に設定チャネル値と一致するチャネル番号を、このレベル内調停部151aにおける調停結果、即ち選択したチャネル番号とする。判定部161は、設定したチャネル番号SN1を出力するとともに、出力するチャネル番号SN1が有効であることを示す有効信号SE1を出力する。また、判定部161は、決定したチャネル番号、即ち要求信号のチャネル番号と最初に一致した設定チャネル値が記憶されたレジスタを示すポインタ情報を並び替え部164に出力する。 More specifically, the determination unit 161 determines whether each request signal W0 to W6 indicates a request for the right to use the bus (for example, H level). This is determined by the logical sum operation result of the request signals W0 to W6. Judging unit 161, if there is a request, and the channel number of the request signal indicating the request and set a channel value sequentially compares output from the registers 163 1 to 163 n, matches the first set channel values The channel number is the arbitration result in the intra-level arbitration unit 151a, that is, the selected channel number. The determination unit 161 outputs the set channel number SN1 and outputs a valid signal SE1 indicating that the output channel number SN1 is valid. Also, the determination unit 161 outputs pointer information indicating a register in which the determined channel number, that is, the set channel value that first matches the channel number of the request signal, is stored to the rearrangement unit 164.
並び替え部164には、情報記憶部163を構成するすべてのレジスタ1631 〜163n に記憶された情報が入力される。並び替え部164は、シフトレジスタであり、判定部161から入力されたポインタ情報が示すレジスタに記憶された情報が最終のレジスタに記憶されるように、情報の並び替えを行い、その結果を選択部162に出力する。例えば、判定部161において、2番目のレジスタ1632 に記憶された設定チャネル値と等しいチャネル番号のDMAチャネルからの要求を選択した場合、判定部161は、その2番目のレジスタ1632 を示すポインタ情報を出力する。並び替え部164は、そのポインタ情報に従って、3〜n番目のレジスタ1633 〜163n に記憶された情報を2〜(n−1)番目のレジスタ1632 〜163n-1 のレジスタに記憶するとともに、2番目のレジスタ1632 に記憶された情報をn番目のレジスタ163n に記憶されるように、情報をシフトし、そのシフト結果を選択部162に出力する。尚、図ではレジスタ1633 を省略している。 The information stored in all the registers 163 1 to 163 n constituting the information storage unit 163 is input to the sorting unit 164. The rearrangement unit 164 is a shift register, rearranges information so that the information stored in the register indicated by the pointer information input from the determination unit 161 is stored in the final register, and selects the result. To the unit 162. For example, when the determination unit 161 selects a request from a DMA channel having a channel number equal to the set channel value stored in the second register 163 2 , the determination unit 161 indicates a pointer indicating the second register 163 2. Output information. Rearranging unit 164, according to the pointer information is stored in 3~n th register 163 3-163 2 information stored in the n (n-1) -th register 163 2 to 163 n-1 of the register At the same time, the information is shifted so that the information stored in the second register 163 2 is stored in the nth register 163 n , and the shift result is output to the selection unit 162. In the figure, the register 163 3 is omitted.
選択部162には、イネーブル信号ENa1が入力される。選択部162は、図2に示すCPU29から入力される情報(設定情報及び非設定情報)をレジスタ1631 〜163n に書き込む。また、選択部162は、イネーブル信号ENa1に基づいて、該信号ENa1がこの優先レベルの要求が確定したことを示す場合に並び替え部164から入力される情報をレジスタ1631 〜163n に書き込む。この並び替え部164及び選択部162により、情報記憶部163に記憶したチャネル番号をラウンドロビン方式により並び替え、この優先レベル内の優先順序を変更する。 The enable signal ENa1 is input to the selection unit 162. Selection unit 162 writes the information inputted from the CPU29 shown in FIG. 2 (setting information and non-setting information) in the register 163 1 to 163 n. The selection unit 162, based on the enable signal ENA1, the signal ENA1 writes information input from sorting section 164 to indicate that the request of the priority level is established in the register 163 1 to 163 n. The rearrangement unit 164 and the selection unit 162 rearrange the channel numbers stored in the information storage unit 163 by the round robin method, and change the priority order within this priority level.
次に、優先フラグ生成部152aの構成を説明する。
図12に示すように、優先フラグ生成部152aは、カウンタ制御部171、選択部172、カウンタ173、フラグ制御部174を有する。カウンタ173は、カウンタ173aとカウンタ173bとを有する。両カウンタ173a,173bは例えばアップカウンタである。両カウンタ173a,173bには、それぞれカウントアップ値が図2に示すCPU29から格納される。カウンタ173aとカウンタ173bにそれぞれ格納されるカウントアップ値は、上位側レベル内調停部即ちレベル内調停部151aと、下位側レベル内調停部即ちレベル内調停部151bの優先順位の比に応じた値である。それぞれのカウントアップ値は、例えば、「4」,「3」である。両カウンタ173a,173bは、カウンタ制御部171から出力されるカウントアップ信号に応答してカウントアップ(+1)する。そして、各カウンタ173a,173bは、それぞれカウント値がカウントアップ値と一致すると一致信号をカウンタ制御部171に出力するとともに、カウント値をクリア(=0)する。
Next, the configuration of the priority flag generation unit 152a will be described.
As illustrated in FIG. 12, the priority flag generation unit 152a includes a counter control unit 171, a selection unit 172, a counter 173, and a flag control unit 174. The counter 173 includes a counter 173a and a counter 173b. Both counters 173a and 173b are, for example, up counters. The counters 173a and 173b store count-up values from the CPU 29 shown in FIG. The count-up values respectively stored in the counter 173a and the counter 173b are values corresponding to the ratio of the priority levels of the higher-level intra-level arbitration unit, that is, the intra-level arbitration unit 151a, and the lower-level intra-level arbitration unit, that is, the intra-level arbitration unit 151b. It is. Each count-up value is, for example, “4” and “3”. Both counters 173a and 173b count up (+1) in response to the count up signal output from the counter control unit 171. Each counter 173a, 173b outputs a coincidence signal to the counter control unit 171 when the count value matches the count-up value, and clears the count value (= 0).
カウンタ制御部171には、イネーブル信号ENa1とイネーブル信号ENa2が入力される。カウンタ制御部171は、イネーブル信号ENa1に応答してカウンタ173aにカウントアップ信号を出力し、イネーブル信号ENa2に応答してカウンタ173bにカウントアップ信号を出力する。イネーブル信号ENa1は、レベル間で要求が競合した場合に上位側レベル、即ちレベル内調停部151aの優先レベルのチャネル番号を確定したことを示し、イネーブル信号ENa2は、レベル間で要求が競合した場合に下位側レベル、即ちレベル内調停部151aより下位の優先レベルのチャネル番号を確定したことを示す。従って、カウンタ173aのカウント値は、調停によって上位側レベルの要求を確定した回数を示し、カウンタ173bのカウント値は調停によって下位側レベルの要求を確定した回数を示す。 The enable signal ENa1 and the enable signal ENa2 are input to the counter control unit 171. The counter control unit 171 outputs a count-up signal to the counter 173a in response to the enable signal ENa1, and outputs a count-up signal to the counter 173b in response to the enable signal ENa2. The enable signal ENa1 indicates that the upper level, that is, the channel number of the priority level of the in-level arbitration unit 151a has been determined when the request conflicts between the levels, and the enable signal ENa2 indicates that the request conflicts between the levels. Indicates that the channel number of the lower level, that is, the priority level lower than the in-level arbitration unit 151a has been determined. Therefore, the count value of the counter 173a indicates the number of times that the higher-level request is determined by arbitration, and the count value of the counter 173b indicates the number of times that the lower-level request is determined by arbitration.
カウンタ制御部171は、両カウンタ173a,173bから出力される一致信号に基づいてフラグ制御信号をフラグ制御部174に出力する。フラグ制御部174は、フラグ制御信号に応答して優先フラグSP1を生成する。詳述すると、カウンタ制御部171は、イネーブル信号ENa1に応答してカウンタ173aをカウントアップさせている間、フラグ制御信号によりフラグ制御部174から上位レベルを優先する優先フラグ(例えば値「0」、Lレベル)を出力させる。このとき、図8に示すレベル間調停部153aは、レベル内調停部151aとレベル内調停部151bからそれぞれ要求があることを示す有効信号SE1,SE2が出力されると、「0」の優先フラグSP1に応答して、上位側レベルの有効信号SE1を選択する。そして、レベル間調停部153aは、選択した有効信号を上位側レベルと下位側レベルとの間で要求信号を調停したことを示すレベル間調停信号SA1として出力する。 The counter control unit 171 outputs a flag control signal to the flag control unit 174 based on the coincidence signal output from both counters 173a and 173b. The flag control unit 174 generates the priority flag SP1 in response to the flag control signal. Specifically, the counter control unit 171 gives priority flags (for example, a value “0”, which gives priority to the higher level from the flag control unit 174 by the flag control signal while counting up the counter 173a in response to the enable signal ENa1. L level) is output. At this time, when the valid signals SE1 and SE2 indicating that there is a request from the intra-level arbitration unit 151a and the intra-level arbitration unit 151b, respectively, the inter-level arbitration unit 153a shown in FIG. In response to SP1, the higher level valid signal SE1 is selected. Then, the inter-level arbitration unit 153a outputs the selected valid signal as the inter-level arbitration signal SA1 indicating that the request signal has been arbitrated between the upper level and the lower level.
そして、カウンタ制御部171は、カウンタ173aが一致信号を出力すると、フラグ制御信号によりフラグ制御部174から下位レベルを優先する優先フラグ(例えば値「1」、Hレベル)を出力させる。すると、図8に示すレベル間調停部153aは、レベル内調停部151aとレベル内調停部151bからそれぞれ要求があることを示す有効信号SE1,SE2が出力されると、「1」の優先フラグSP1に応答して、下位側レベルの有効信号SE2を選択する。そして、レベル間調停部153aは、選択した有効信号を上位側レベルと下位側レベルとの間で要求信号を調停したことを示すレベル間調停信号SA1として出力する。 Then, when the counter 173a outputs a coincidence signal, the counter control unit 171 outputs a priority flag (for example, value “1”, H level) giving priority to the lower level from the flag control unit 174 by the flag control signal. Then, when the valid signals SE1 and SE2 indicating that there is a request from the intra-level arbitration unit 151a and the intra-level arbitration unit 151b, respectively, the inter-level arbitration unit 153a illustrated in FIG. In response to this, the lower level valid signal SE2 is selected. Then, the inter-level arbitration unit 153a outputs the selected valid signal as the inter-level arbitration signal SA1 indicating that the request signal has been arbitrated between the upper level and the lower level.
従って、このレベル間調停部153aは、優先フラグ生成部152aのカウンタ173aとカウンタ173bにそれぞれ設定したカウント値の回数だけ上位側レベルの要求と下位側レベルの要求をそれぞれ確定する。即ち、レベル間調停部153aは、カウンタ173a,173bに設定したカウント値の比に応じて、上位側レベルの要求を優先するとともに、下位側レベルの要求を許容する。 Therefore, the inter-level arbitration unit 153a determines an upper level request and a lower level request by the number of count values respectively set in the counter 173a and the counter 173b of the priority flag generation unit 152a. That is, the inter-level arbitration unit 153a prioritizes the higher level request and allows the lower level request according to the ratio of the count values set in the counters 173a and 173b.
レベル内調停部151bは、レベル内調停部151aと同じ構成であるため、図面を省略する。
レベル内調停部151bの情報記憶部163には、少なくとも1つのチャネル番号が記憶される。従って、レベル内調停部151bにチャネル番号の設定を設定することにより、同チャネル番号のDMAチャネルに対する優先レベルを容易に設定することができる。また、レベル内調停部151aに設定したチャネル番号を削除し、同チャネル番号をレベル内調停部151bに設定することにより、同チャネル番号のDMAチャネルに対する優先レベルを容易に変更することができる。
Since the in-level mediation unit 151b has the same configuration as the in-level mediation unit 151a, the drawing is omitted.
At least one channel number is stored in the information storage unit 163 of the in-level arbitration unit 151b. Therefore, by setting the channel number in the intra-level arbitration unit 151b, it is possible to easily set the priority level for the DMA channel with the same channel number. Further, by deleting the channel number set in the in-level arbitration unit 151a and setting the same channel number in the in-level arbitration unit 151b, the priority level for the DMA channel having the same channel number can be easily changed.
また、各レベル内調停部151a,151bの情報記憶部163は、それぞれ複数のレジスタから構成されている。従って、例えばレベル内調停部151aにおいて同一値のチャネル番号を複数のレジスタに設定する。この場合、同一値のチャネル番号を設定したレジスタの数だけ、同チャネル番号のDMAチャネルに対してバス使用権が与えられる。即ち、設定するレジスタの数に応じて、同一レベル内において優先度を上げることができる。 The information storage units 163 of the intra-level mediation units 151a and 151b are each composed of a plurality of registers. Therefore, for example, the intra-level arbitration unit 151a sets channel numbers having the same value in a plurality of registers. In this case, the right to use the bus is given to the DMA channel having the same channel number as many registers as the number of channels having the same value. That is, the priority can be increased within the same level according to the number of registers to be set.
同一値のチャネル番号の設定は、異なる優先レベルについても行うことができる。即ち、レベル内調停部151aとレベル内調停部151bに同じ値のチャネル番号を設定する。この場合、上記と同様に、設定したレジスタの数だけそのチャネル番号のDMAチャネルにバス使用権が与えられる。 The same channel number can be set for different priority levels. That is, channel numbers having the same value are set in the in-level arbitration unit 151a and the in-level arbitration unit 151b. In this case, as described above, the right to use the bus is given to the DMA channel having the channel number corresponding to the set number of registers.
レベル内調停部151cは、レベル内調停部151aと同じ構成であるため、図面を省略する。
このレベル内調停部151cについても、レベル内調停部151bと同様のことがいえる。即ち、各レベル内調停部151a〜151cに対してチャネル番号を設定することにより、優先レベルを容易に設定することができる。また、設定したチャネル番号を変更することにより、優先レベルを容易に変更することができる。更に、その時に動作しない処理部について、レベル内調停部151a〜151cの何れにもチャネル番号を設定しないことにより、同チャネル番号のDMAチャネルに対してバス使用権を許容しない。即ち、必要としないDMAチャネルに対してリソースであるバス使用権を設定しないため、必要とするDMAチャネルに対してバス使用権を従来に比べて多く与えることができる。
Since the in-level mediation unit 151c has the same configuration as the in-level mediation unit 151a, the drawing is omitted.
The same can be said for the in-level mediation unit 151c as in the in-level mediation unit 151b. That is, the priority level can be easily set by setting the channel number for each of the intra-level arbitration units 151a to 151c. Moreover, the priority level can be easily changed by changing the set channel number. Further, for a processing unit that does not operate at that time, by not setting a channel number in any of the in-level arbitration units 151a to 151c, the right to use the bus is not permitted for the DMA channel having the same channel number. That is, since the bus use right which is a resource is not set for the DMA channel which is not required, more bus use right can be given to the necessary DMA channel than in the prior art.
そして、優先フラグ生成部152bは、優先フラグ生成部152aと同じ構成であるため、図面を省略する。優先フラグ生成部152bのカウンタ173a,173bには、優先フラグ生成部152aと同様に、上位側レベルの要求と下位側レベルの要求を確定する値が格納されている。従って、図8に示すように、この優先フラグ生成部152bが生成する優先フラグSP2を入力するレベル間調停部153bは、レベル間調停部153aは、カウンタ173a,173bに設定したカウント値の比に応じて、上位側レベルの要求を優先するとともに、下位側レベルの要求を許容する。優先レベルが高く設定されたDMAチャネルの処理部から連続的にバス使用権の要求がある場合でも、優先レベルが最も低く設定されたレベル内調停部151cに設定されたチャネル番号のDMAチャネルについてもバス使用権を確定する。即ち、各レベル内調停部151a〜151cに設定されたチャネル番号のDMAチャネルのすべてに対してバス使用権を確実に確定することができる。 And since the priority flag production | generation part 152b is the same structure as the priority flag production | generation part 152a, drawing is abbreviate | omitted. In the counters 173a and 173b of the priority flag generation unit 152b, values for determining higher-level requests and lower-level requests are stored as in the priority flag generation unit 152a. Therefore, as shown in FIG. 8, the inter-level arbitration unit 153b that receives the priority flag SP2 generated by the priority flag generation unit 152b is equal to the ratio of the count values set in the counters 173a and 173b. Accordingly, higher-level requests are given priority and lower-level requests are allowed. Even when there is a continuous request for the right to use the bus from the processing unit of the DMA channel set with a high priority level, the DMA channel of the channel number set in the intra-level arbitration unit 151c set with the lowest priority level is also used. Confirm bus use rights. That is, the right to use the bus can be reliably determined for all of the DMA channels having the channel numbers set in the intra-level arbitration units 151a to 151c.
上記のレベル内調停部の処理の流れを図13に従って説明する。
先ず、各レベル内調停部に対してDMAチャネルの割当て、即ちチャネル番号の設定が行われる(ステップ181)。次に、レベル間調停部は、転送中、即ちバスが使用中か否かを判断し(ステップ182)、転送中の場合には転送終了まで待つ。転送が終了すると、レベル間調停部は、割当てチャネルの要求があるか否かを判断し(ステップ183)、要求が無い場合にはステップ182に戻る。
The processing flow of the above intra-level arbitration unit will be described with reference to FIG.
First, a DMA channel is assigned to each intra-level arbitration unit, that is, a channel number is set (step 181). Next, the interlevel arbitration unit determines whether or not the transfer is in progress, that is, whether or not the bus is in use (step 182). When the transfer is completed, the inter-level arbitration unit determines whether or not there is a request for an allocated channel (step 183), and if there is no request, returns to step 182.
チャネルの要求がある場合、チャネル内調停部は要求チャネルの検索を行い(ステップ184)、優先チャネルを決定する(ステップ185)。次に、レベル内調停部は、レベル内調停部に対して有効信号の出力がディセーブル(禁止)されているか否かを判断し(ステップ186)、ディセーブルされていない場合に有効信号及びチャネル番号を出力する(ステップ187)。次に、レベル内調停部は、当グループが選択されたか否か、即ち当該レベルのチャネル番号に対してバスの使用権が確定されたか否かを判断し(ステップ188)、選択された場合にチャネル番号の並び替えを行う(ステップ189)。そして、1回のサービスについての全ての処理が終了したか否かを判断し(ステップ190)、処理終了によりステップ182に戻って次の要求を待つ。 If there is a channel request, the intra-channel arbitration unit searches for the requested channel (step 184) and determines a priority channel (step 185). Next, the intra-level arbitration unit determines whether or not the output of the valid signal is disabled (prohibited) with respect to the intra-level arbitration unit (step 186). The number is output (step 187). Next, the intra-level arbitration unit determines whether or not the group has been selected, that is, whether or not the right to use the bus is confirmed for the channel number of the level (step 188). The channel numbers are rearranged (step 189). Then, it is determined whether or not all the processes for one service have been completed (step 190). When the process is completed, the process returns to step 182 to wait for the next request.
上記の優先フラグ生成部が実行する処理の流れを図14に従って説明する。
先ず、優先フラグ生成部に対して優先フラグ初期値、優先比率(カウント値)が設定される(ステップ191)。次に、優先フラグ生成部は、優先フラグ側、即ちその時に優先しているレベル(上位側レベル又は下位側レベル)について要求受付があるか否かを判断し(ステップ192)、要求受付がある場合に要求が競合しているか否かを判断する(ステップ193)。次に、優先フラグ生成部は、競合している場合に、優先フラグ側のカウント値をダウンカウントする(ステップ194)。
The flow of processing executed by the priority flag generation unit will be described with reference to FIG.
First, a priority flag initial value and a priority ratio (count value) are set for the priority flag generation unit (step 191). Next, the priority flag generation unit determines whether or not there is a request reception on the priority flag side, that is, the level (higher level or lower level) prioritized at that time (step 192), and there is a request reception. In this case, it is determined whether or not the requests are competing (step 193). Next, when there is a conflict, the priority flag generation unit counts down the count value on the priority flag side (step 194).
次に、優先フラグ生成部は、カウント値がゼロ「0」か否か、即ち設定された数の要求を受け付けたか否かを判断し(ステップ195)、カウント値が「0」の場合に優先フラグ側の優先比率、即ちカウント値を再設定する(ステップ196)。次に、優先フラグ生成部は優先フラグを反転する、即ち優先するレベルを切り換えるように優先フラグを変更する(ステップ197)。そして、1回のサービスについての全ての処理が終了したか否かを判断し(ステップ198)、処理終了によりステップ182に戻って次の要求を待つ。 Next, the priority flag generation unit determines whether or not the count value is zero “0”, that is, whether or not the set number of requests has been received (step 195). If the count value is “0”, the priority flag generation unit has priority. The priority ratio on the flag side, that is, the count value is reset (step 196). Next, the priority flag generation unit reverses the priority flag, that is, changes the priority flag so as to switch the priority level (step 197). Then, it is determined whether or not all the processes for one service have been completed (step 198), and upon completion of the process, the process returns to step 182 to wait for the next request.
従って、図13に示す処理を記述したプログラムを記憶し、そのプログラムを実行する処理部によりレベル内調停部を構成することもできる。同様に、図14に示す処理を記述したプログラムを記憶し、そのプログラムを実行する処理部により優先フラグ生成部を生成することもできる。 Therefore, a program describing the processing shown in FIG. 13 can be stored, and the intra-level arbitration unit can be configured by a processing unit that executes the program. Similarly, a program describing the processing shown in FIG. 14 can be stored, and a priority flag generation unit can be generated by a processing unit that executes the program.
次に、処理装置12の作用を説明する。
例えば、図4に示すように、処理部21a,21bは要求信号R1a,R1bを出力する。また、処理部22aは要求信号R2a0,R2a1を出力し、処理部22bは要求信号R2bを出力する。
Next, the operation of the processing device 12 will be described.
For example, as shown in FIG. 4, the processing units 21a and 21b output request signals R1a and R1b. The processing unit 22a outputs request signals R2a0 and R2a1, and the processing unit 22b outputs a request signal R2b.
調停部26bは、スレーブインタフェース81a〜81cにより要求信号R2a0,R2a1,R2bを受け取る。調停部26bは、スレーブインタフェース81bにて受け取る要求信号R2a0に基づいて、マスタインタフェース80aから要求信号RA0を出力する。そして、調停部26bは、スレーブインタフェース81b、81cにて受け取る要求信号R2a1,R2bを設定に従って調停し、調停結果に基づいてマスタインタフェース80bから要求信号RA1を出力する。要求信号RA1は、要求信号R2a1と要求信号R2bのうちの何れかである。 The arbitration unit 26b receives the request signals R2a0, R2a1, and R2b through the slave interfaces 81a to 81c. The arbitrating unit 26b outputs the request signal RA0 from the master interface 80a based on the request signal R2a0 received by the slave interface 81b. The arbitration unit 26b arbitrates the request signals R2a1 and R2b received by the slave interfaces 81b and 81c according to the setting, and outputs the request signal RA1 from the master interface 80b based on the arbitration result. The request signal RA1 is one of the request signal R2a1 and the request signal R2b.
調停部26aは、スレーブインタフェース71a,71bにより要求信号R1a,R1bを受け取り、スレーブインタフェース72a,72bにより調停部26bが出力する要求信号RA0,RA1を受け取る。調停部26aは、各要求信号R1a,R1b,RA0,RA1を設定に従って調停し、調停結果に基づいてマスタインタフェース70から要求信号を出力する。 The arbitration unit 26a receives request signals R1a and R1b through the slave interfaces 71a and 71b, and receives request signals RA0 and RA1 output from the arbitration unit 26b through the slave interfaces 72a and 72b. The arbitration unit 26a arbitrates the request signals R1a, R1b, RA0, and RA1 according to the settings, and outputs a request signal from the master interface 70 based on the arbitration result.
例えば、調停部26aにおける設定は、スレーブインタフェース71aにて受け取る要求信号の優先度が最も高い。また、スレーブインタフェース72aにて受け取る要求信号をスレーブインタフェース72bにて受け取る要求信号よりも優先する。そして、スレーブインタフェース71bにて受け取る要求信号を、スレーブインタフェース72a,72bにて受け取る要求信号よりも高い優先度とする。したがって、各要求信号R1a,R1b,RA0,RA1における優先度は、
R1a>R1b>RA0(R2a0)>RA1(R2a1 or R2b)
となる。
For example, the setting in the arbitration unit 26a has the highest priority of the request signal received by the slave interface 71a. The request signal received by the slave interface 72a is prioritized over the request signal received by the slave interface 72b. Then, the request signal received by the slave interface 71b has a higher priority than the request signal received by the slave interfaces 72a and 72b. Therefore, the priority in each request signal R1a, R1b, RA0, RA1 is
R1a>R1b> RA0 (R2a0)> RA1 (R2a1 or R2b)
It becomes.
そして、スレーブインタフェース71bにて受け取る要求信号の優先度の設定を変更することにより、各要求信号R1a,R1b,RA0,RA1の優先度は、
R1a>RA0(R2a0)>R1b>RA1(R2a1 or R2b)
または、
R1a>RA0(R2a0)>RA1(R2a1 or R2b)>R1b
とすることが可能となる。
Then, by changing the priority setting of the request signal received by the slave interface 71b, the priority of each request signal R1a, R1b, RA0, RA1 is
R1a> RA0 (R2a0)>R1b> RA1 (R2a1 or R2b)
Or
R1a> RA0 (R2a0)> RA1 (R2a1 or R2b)> R1b
It becomes possible.
図3に示すように、調停回路26は調停部26a〜26eを有している。処理装置12の各処理部21a〜25cは、動作頻度に応じて調停部26a〜26eの何れかに接続されている。処理部22a〜25cと比べて動作頻度の高い処理部21a〜21fは調停部26aに直接的に接続されている。処理部22a〜25cは、同時動作又は排他的な動作に応じて、調停部26b〜26eに接続されている。そして、調停部26b〜26eは調停部26aに接続されている。 As illustrated in FIG. 3, the arbitration circuit 26 includes arbitration units 26 a to 26 e. The processing units 21a to 25c of the processing device 12 are connected to any of the arbitration units 26a to 26e according to the operation frequency. The processing units 21a to 21f having a higher operation frequency than the processing units 22a to 25c are directly connected to the arbitration unit 26a. The processing units 22a to 25c are connected to the arbitration units 26b to 26e according to simultaneous operation or exclusive operation. The arbitration units 26b to 26e are connected to the arbitration unit 26a.
CPU29は、撮影装置の動作モードにしたがって、その時々の動作において不要な処理部に対するクロック信号を停止する。例えば、図4に示すように、クロック制御部28bから出力されるクロック信号CK2は、クロックバッファ32bを介して処理部22a,22bに供給される。さらに、クロック信号CK2は、クロックバッファ32bを介して調停部26bと、調停部26aのスレーブインタフェース72a,72bに供給される。CPU29は、クロック制御部28bのレジスタ61に設定値を格納し、その設定値にしたがってオフするスイッチ62によりクロック信号CK2の出力が停止される。したがって、クロック信号CK2に基づいて動作する処理部22a,22b、調停部26b、調停部26aのスレーブインタフェース72a,72b、及びクロック信号CK2を供給する経路に配設されたクロックバッファ32bは動作を停止する。このことは、処理装置12ひいては撮影装置における消費電力を少なくする。 In accordance with the operation mode of the photographing apparatus, the CPU 29 stops the clock signal for the processing unit that is unnecessary in the operation at that time. For example, as shown in FIG. 4, the clock signal CK2 output from the clock control unit 28b is supplied to the processing units 22a and 22b via the clock buffer 32b. Further, the clock signal CK2 is supplied to the arbitration unit 26b and the slave interfaces 72a and 72b of the arbitration unit 26a via the clock buffer 32b. The CPU 29 stores the set value in the register 61 of the clock control unit 28b, and the output of the clock signal CK2 is stopped by the switch 62 that is turned off according to the set value. Therefore, the processing units 22a and 22b that operate based on the clock signal CK2, the arbitration unit 26b, the slave interfaces 72a and 72b of the arbitration unit 26a, and the clock buffer 32b disposed in the path for supplying the clock signal CK2 stop operating. To do. This reduces the power consumption of the processing device 12 and thus the photographing device.
また、図4に示すように、処理部21aは、レジスタ41aの設定値に応じてオンオフするスイッチ42aを有している。同様に、処理部21bは、レジスタ41bによりオンオフするスイッチ42bを有している。したがって、レジスタ41a,41bに対する設定値により、処理部21a,21bそれぞれを停止させることが可能となる。同様に、処理部22aは、レジスタ51aの設定値に応じてオンオフするスイッチ52aを有し、処理部22bは、レジスタ51bによりオンオフするスイッチ52bを有している。したがって、レジスタ51a,51bに対する設定値により、処理部22a,22bそれぞれを停止させることが可能となる。なお、図3に示す処理部21c〜21f,23a〜25cについても同様である。このため、動作に対する要否に応じて各処理部21a〜25cを停止させることが可能となる。このことは、処理装置12ひいては撮影装置における消費電力を少なくする。 As shown in FIG. 4, the processing unit 21a includes a switch 42a that is turned on / off according to the set value of the register 41a. Similarly, the processing unit 21b has a switch 42b that is turned on / off by a register 41b. Therefore, the processing units 21a and 21b can be stopped by the set values for the registers 41a and 41b. Similarly, the processing unit 22a has a switch 52a that is turned on / off in accordance with the set value of the register 51a, and the processing unit 22b has a switch 52b that is turned on / off by the register 51b. Therefore, the processing units 22a and 22b can be stopped by the set values for the registers 51a and 51b. The same applies to the processing units 21c to 21f and 23a to 25c shown in FIG. For this reason, it becomes possible to stop each process part 21a-25c according to the necessity for operation | movement. This reduces the power consumption of the processing device 12 and thus the photographing device.
以上記述したように、本実施形態によれば、以下の効果を奏する。
(1)クロック制御部28bから出力されるクロック信号CK2は、処理部22a,22bに供給される。CPU29は、クロック制御部28bのレジスタ61に設定値を格納し、その設定値にしたがってオフするスイッチ62によりクロック信号CK2の出力が停止される。したがって、クロック信号CK2に基づいて動作する処理部22a,22bは動作を停止する。このように、撮影装置(処理装置12)の動作状態に応じてクロック信号を停止することで、処理装置12ひいては撮影装置における消費電力を、全てのクロック信号を供給する場合と比べ低減することができる。
As described above, according to the present embodiment, the following effects can be obtained.
(1) The clock signal CK2 output from the clock control unit 28b is supplied to the processing units 22a and 22b. The CPU 29 stores the set value in the register 61 of the clock control unit 28b, and the output of the clock signal CK2 is stopped by the switch 62 that is turned off according to the set value. Accordingly, the processing units 22a and 22b that operate based on the clock signal CK2 stop operating. As described above, by stopping the clock signal according to the operation state of the imaging device (processing device 12), the power consumption in the processing device 12 and thus the imaging device can be reduced as compared with the case where all the clock signals are supplied. it can.
(2)各処理部21a,21b,22a,22bは、レジスタ41a,41b,51a,51bの設定値に応じてオンオフするスイッチ42a,42b,52a,52bを有している。したがって、各レジスタ41a〜51bに対して個々に設定値を設定することにより、各処理部21a〜22bを個々に停止させることができる。このため、複数の処理部22a,22bが接続された調停部26bを動作させるときでも、処理部22a,22bのそれぞれを処理に応じて停止させることで、処理装置12における消費電力を低減することができる。 (2) Each processing unit 21a, 21b, 22a, 22b has switches 42a, 42b, 52a, 52b which are turned on / off according to the set values of the registers 41a, 41b, 51a, 51b. Therefore, the processing units 21a to 22b can be individually stopped by setting the setting values individually for the registers 41a to 51b. For this reason, even when operating the arbitration unit 26b to which the plurality of processing units 22a and 22b are connected, the power consumption in the processing device 12 can be reduced by stopping each of the processing units 22a and 22b according to the processing. Can do.
(3)調停部26bは、調停機能部82により調停した要求信号におけるマスタ番号を、マスタインタフェース80a,80bのインタフェース番号に変換する変換部84を有し、変換後のインタフェース番号のマスタインタフェースから要求信号が出力される。調停部26aは、調停部26bのマスタインタフェース80a,80bと接続されたスレーブインタフェース72a,72bから受け取る要求信号を、それぞれのスレーブインタフェース72a,72bに応じた優先度(優先順位レベル)に従って調停する。したがって、変換部84における変換のための情報を変更することで、要求信号を供給するスレーブインタフェース72a,72bを変更することができる。この結果、要求信号に対する優先順位を容易に変更することができる。これにより、停止した処理部22a〜25c,調停部26b〜26eに応じて、そのときの処理に必要な処理部の優先度を変更することで、効率的な処理が可能となる。 (3) The arbitration unit 26b has a conversion unit 84 that converts the master number in the request signal arbitrated by the arbitration function unit 82 into the interface numbers of the master interfaces 80a and 80b, and requests from the master interface of the converted interface number. A signal is output. The arbitrating unit 26a arbitrates the request signals received from the slave interfaces 72a and 72b connected to the master interfaces 80a and 80b of the arbitrating unit 26b according to the priority (priority level) corresponding to each slave interface 72a and 72b. Therefore, by changing the information for conversion in the conversion unit 84, the slave interfaces 72a and 72b that supply the request signal can be changed. As a result, the priority order for the request signal can be easily changed. Thereby, according to the stopped processing units 22a to 25c and arbitration units 26b to 26e, efficient processing can be performed by changing the priority of the processing units necessary for the processing at that time.
尚、上記各実施形態は、以下の態様で実施してもよい。
・各調停部が有するマスタインタフェースの数を適宜変更してもよい。
例えば、図15に示すように、調停回路200は複数(図15において2つ)の調停部201a,201bを有している。調停部201aは1つのマスタインタフェース211と複数(図15において3つ)のスレーブインタフェース212a,212b,213を有している。調停部201bは1つのマスタインタフェース221と複数(図15において3つ)のスレーブインタフェース222a〜222cを有している。
In addition, you may implement each said embodiment in the following aspects.
-You may change suitably the number of master interfaces which each arbitration part has.
For example, as shown in FIG. 15, the arbitration circuit 200 has a plurality (two in FIG. 15) of arbitration units 201a and 201b. The arbitration unit 201a has one master interface 211 and a plurality (three in FIG. 15) of slave interfaces 212a, 212b, and 213. The arbitration unit 201b includes one master interface 221 and a plurality (three in FIG. 15) of slave interfaces 222a to 222c.
調停部201aと処理部231a,231bは、クロック制御部28aから出力されるクロック信号CK1に基づいて動作する。調停部201bと処理部241a〜241c、及び調停部201aのスレーブインタフェース213は、クロック制御部28bから出力されるクロック信号CK2に基づいて動作する。 The arbitration unit 201a and the processing units 231a and 231b operate based on the clock signal CK1 output from the clock control unit 28a. The arbitration unit 201b, the processing units 241a to 241c, and the slave interface 213 of the arbitration unit 201a operate based on the clock signal CK2 output from the clock control unit 28b.
調停部201bは、スレーブインタフェース222a〜222cにより処理部241a〜241cから出力される要求信号W1a〜W1cを受け取る。そして、調停部201bは、それらの要求信号W1a〜W1cを設定に応じて調停し、調停結果に応じた要求信号WAをマスタインタフェース221から出力する。要求信号WAは、要求信号W1a〜W1cのうちの何れか1つの要求信号である。 The arbitration unit 201b receives request signals W1a to W1c output from the processing units 241a to 241c by the slave interfaces 222a to 222c. The arbitrating unit 201b arbitrates the request signals W1a to W1c according to the setting, and outputs a request signal WA according to the arbitration result from the master interface 221. The request signal WA is any one of the request signals W1a to W1c.
調停部201aは、スレーブインタフェース212a,212bにより処理部231a,231bから出力される要求信号W0a,W0bと、スレーブインタフェース213により調停部201bから出力される要求信号WAを受け取り、それらの要求信号W0a,W0b,WAを設定に応じて調停し、調停結果に応じた要求信号をマスタインタフェース211から出力する。 The arbitration unit 201a receives request signals W0a and W0b output from the processing units 231a and 231b by the slave interfaces 212a and 212b, and a request signal WA output from the arbitration unit 201b by the slave interface 213, and receives the request signals W0a and W0b and WA are arbitrated according to the setting, and a request signal corresponding to the arbitration result is output from the master interface 211.
このように構成された調停回路200の調停部201aにおいて、設定に応じて各要求信号W0a,W0b,WAの優先度を、
W0a>W0b>WA(W1a or W1b or W1c)
または、
W0a>WA(W1a or W1b or W1c)>W0b
とすることができる。
In the arbitration unit 201a of the arbitration circuit 200 configured as described above, the priority of each request signal W0a, W0b, WA is set according to the setting.
W0a>W0b> WA (W1a or W1b or W1c)
Or
W0a> WA (W1a or W1b or W1c)> W0b
It can be.
また、図16に示すように、調停回路250は複数(図16において2つ)の調停部251a,251bを有している。調停部251aは2つのマスタインタフェース261a,261bと複数(図16において4つ)のスレーブインタフェース262a,262b,263a,263bを有している。マスタインタフェース261aはメモリコントローラ27aを介してメモリ14aに接続され、マスタインタフェース261bはメモリコントローラ27bを介してメモリ14bに接続されている。つまり、この調停部251aは、2つのバススレーブに接続されている。調停部251bは2つのマスタインタフェース271a,271bと複数(図16において3つ)のスレーブインタフェース272a〜272cを有している。 As shown in FIG. 16, the arbitration circuit 250 has a plurality (two in FIG. 16) of arbitration units 251a and 251b. The arbitration unit 251a includes two master interfaces 261a and 261b and a plurality (four in FIG. 16) of slave interfaces 262a, 262b, 263a, and 263b. The master interface 261a is connected to the memory 14a via the memory controller 27a, and the master interface 261b is connected to the memory 14b via the memory controller 27b. That is, the arbitration unit 251a is connected to two bus slaves. The arbitration unit 251b includes two master interfaces 271a and 271b and a plurality (three in FIG. 16) of slave interfaces 272a to 272c.
調停部251aと処理部231a,231bは、クロック制御部28aから出力されるクロック信号CK1に基づいて動作する。調停部251bと処理部241a〜241c、及び調停部251aのスレーブインタフェース263a,263bは、クロック制御部28bから出力されるクロック信号CK2に基づいて動作する。 The arbitration unit 251a and the processing units 231a and 231b operate based on the clock signal CK1 output from the clock control unit 28a. The arbitration unit 251b, the processing units 241a to 241c, and the slave interfaces 263a and 263b of the arbitration unit 251a operate based on the clock signal CK2 output from the clock control unit 28b.
調停部251bは、スレーブインタフェース272a〜272cにより処理部241a〜241cから出力される要求信号W1a〜W1cを受け取る。そして、調停部251bは、それらの要求信号W1a〜W1cを設定に応じて調停し、調停結果に応じた要求信号WA0,WA1をマスタインタフェース271a,271bから出力する。例えば、調停部251bは、要求信号W1aに基づいて要求信号WA0を出力し、要求信号W1b,W1cを調停した結果に応じて要求信号WA1を出力する。 The arbitration unit 251b receives request signals W1a to W1c output from the processing units 241a to 241c by the slave interfaces 272a to 272c. The arbitration unit 251b arbitrates the request signals W1a to W1c according to the settings, and outputs request signals WA0 and WA1 corresponding to the arbitration results from the master interfaces 271a and 271b. For example, the arbitrating unit 251b outputs the request signal WA0 based on the request signal W1a, and outputs the request signal WA1 according to the result of arbitrating the request signals W1b and W1c.
調停部251aは、スレーブインタフェース262a,262bにより処理部231a,231bから出力される要求信号W0a,W0bと、スレーブインタフェース263a,263bにより調停部251bから出力される要求信号WA0,WA1を受け取り、それらの要求信号W0a,W0b,WA0,WA1を設定に応じて調停し、調停結果に応じた要求信号をマスタインタフェース261a,261bから出力する。例えば、調停部251aは、要求信号W0aと要求信号WA0を調停した結果に応じた要求信号をマスタインタフェース261aから出力する。また、調停部251aは、要求信号W0bと要求信号WA1を調停した結果に応じた要求信号をマスタインタフェース261bから出力する。 The arbitration unit 251a receives the request signals W0a and W0b output from the processing units 231a and 231b by the slave interfaces 262a and 262b, and the request signals WA0 and WA1 output from the arbitration unit 251b by the slave interfaces 263a and 263b. The request signals W0a, W0b, WA0, WA1 are arbitrated according to the setting, and request signals according to the arbitration results are output from the master interfaces 261a, 261b. For example, the arbitration unit 251a outputs a request signal corresponding to the result of arbitrating the request signal W0a and the request signal WA0 from the master interface 261a. The arbitration unit 251a outputs a request signal corresponding to the result of arbitrating the request signal W0b and the request signal WA1 from the master interface 261b.
このような調停回路250により、処理部231aと処理部241aはメモリ14aをアクセスし、処理部231bと処理部241b,241cはメモリ14bをアクセスする。なお、処理部231aと処理部241aがメモリ14bをアクセスし、処理部231bと処理部241b,241cがメモリ14aをアクセスするように設定することもできる。このように、転送チャネルにおけるバスマスタとバススレーブを容易に設定することができる。 By such an arbitration circuit 250, the processing unit 231a and the processing unit 241a access the memory 14a, and the processing unit 231b and the processing units 241b and 241c access the memory 14b. The processing unit 231a and the processing unit 241a can access the memory 14b, and the processing unit 231b and the processing units 241b and 241c can be set to access the memory 14a. In this way, the bus master and bus slave in the transfer channel can be easily set.
・調停部における処理を適宜変更してもよい。
例えば、図17に示すように、調停部301aはスレーブインタフェース71a,71b,72a,72b、調停機能部311、CPUインタフェース77を有している。スレーブインタフェース71a,71bは、例えば図5に示す調停部26aと同様に、図3に示す処理部21a,21bに接続されている。スレーブインタフェース72a,72bは、調停部301bのマスタインタフェース80a,80bに接続されている。なお、図17において、調停部301aにおけるマスタインタフェースは省略されている。
-You may change the process in an arbitration part suitably.
For example, as shown in FIG. 17, the arbitration unit 301a includes slave interfaces 71a, 71b, 72a, 72b, an arbitration function unit 311 and a CPU interface 77. The slave interfaces 71a and 71b are connected to the processing units 21a and 21b shown in FIG. 3, for example, similarly to the arbitration unit 26a shown in FIG. The slave interfaces 72a and 72b are connected to the master interfaces 80a and 80b of the arbitration unit 301b. In FIG. 17, the master interface in the arbitration unit 301a is omitted.
調停部301bは、マスタインタフェース80a,80b、スレーブインタフェース81a〜81c、調停機能部321、インタフェース選択部322を有している。インタフェース選択部322は、変換部323、切替部85、CPUインタフェース86を有している。CPU29は、調停部301bにおける優先度(優先順位レベル)に対するしきい値を変換部323に設定する。 The arbitration unit 301b includes master interfaces 80a and 80b, slave interfaces 81a to 81c, an arbitration function unit 321 and an interface selection unit 322. The interface selection unit 322 includes a conversion unit 323, a switching unit 85, and a CPU interface 86. The CPU 29 sets a threshold for the priority (priority level) in the arbitration unit 301b in the conversion unit 323.
調停機能部321は、スレーブインタフェース81a〜81cにより受け付けた要求信号を、それぞれの要求信号を出力する処理部に対して設定された優先度(優先順位レベル)にしたがって調停し、調停結果に基づいて、要求信号と優先順位レベルを出力する。 The arbitration function unit 321 arbitrates the request signals received by the slave interfaces 81a to 81c according to the priority (priority level) set for the processing unit that outputs each request signal, and based on the arbitration result. The request signal and priority level are output.
変換部323は、設定されたしきい値と優先順位レベルを比較し、比較結果に応じてインタフェース番号を設定する。例えば、変換部323は、しきい値以上の優先順位レベルをマスタインタフェース80aのインタフェース番号に変換し、しきい値より低い優先順位レベルをマスタインタフェース80bのインタフェース番号に変換する。切替部85は、インタフェース番号に応じて要求信号をマスタインタフェース80a,80bに供給する。 The conversion unit 323 compares the set threshold value with the priority level, and sets the interface number according to the comparison result. For example, the conversion unit 323 converts the priority level equal to or higher than the threshold value to the interface number of the master interface 80a, and converts the priority level lower than the threshold value to the interface number of the master interface 80b. The switching unit 85 supplies a request signal to the master interfaces 80a and 80b according to the interface number.
例えば、スレーブインタフェース81aにより受け付ける要求信号R1aの優先度を最上位(優先順位レベル=0)とする。スレーブインタフェース81bにより受け付ける要求信号R1bの優先度を中位(優先順位レベル=1)とする。スレーブインタフェース81cにより受け付ける要求信号R1cの優先度を最下位(優先順位レベル=2)とする。そして、優先順位レベルのしきい値を「0」とする。この場合、変換部323は、「0」の優先順位レベルをマスタインタフェース80aのインタフェース番号に変換し、「1」,「2」の優先順位レベルをマスタインタフェース80bのインタフェース番号に変換する。これにより、要求信号R1aはマスタインタフェース80aから出力され、要求信号R1b,R1cはマスタインタフェース80bから出力される。 For example, the priority of the request signal R1a received by the slave interface 81a is the highest (priority level = 0). The priority of the request signal R1b received by the slave interface 81b is assumed to be medium (priority level = 1). The priority of the request signal R1c received by the slave interface 81c is the lowest (priority level = 2). The threshold value of the priority level is set to “0”. In this case, the conversion unit 323 converts the priority level “0” into the interface number of the master interface 80a, and converts the priority levels “1” and “2” into the interface number of the master interface 80b. Thus, the request signal R1a is output from the master interface 80a, and the request signals R1b and R1c are output from the master interface 80b.
調停部301aの調停機能部311は、スレーブインタフェース71a,71bにて受け付けた要求信号R0a,R0bと、スレーブインタフェース72a,72bにより受け付けた要求信号RA0,RA1を、設定に従って調停し、調停結果に応じた要求信号を出力する。なお、上記のようにしきい値(=0)を設定した場合、要求信号RA0は要求信号R1aであり、要求信号RA1は要求信号R1bと要求信号R1cの何れか1つの要求信号である。 The arbitration function unit 311 of the arbitration unit 301a arbitrates the request signals R0a and R0b received by the slave interfaces 71a and 71b and the request signals RA0 and RA1 received by the slave interfaces 72a and 72b according to the settings, and responds to the arbitration result. Output a request signal. When the threshold value (= 0) is set as described above, the request signal RA0 is the request signal R1a, and the request signal RA1 is any one of the request signal R1b and the request signal R1c.
調停機能部311における優先度を、
R0a>R0b>RA0(R1a)>RA1(R1b or R1c)
とする。この優先度は、CPU29の設定により、
R0a>RA0(R1a)>R0b>RA1(R1b or R1c)
R0a>RA0(R1a)>RA1(R1b or R1c)>R0b
のように変更することができる。
The priority in the arbitration function unit 311 is
R0a>R0b> RA0 (R1a)> RA1 (R1b or R1c)
And This priority is determined by the CPU 29 setting.
R0a> RA0 (R1a)>R0b> RA1 (R1b or R1c)
R0a> RA0 (R1a)> RA1 (R1b or R1c)> R0b
Can be changed as follows.
また、調停機能部311は、スレーブインタフェース72a,72bのキューの状態を監視し、その監視結果に応じて変換部323における優先順位レベルのしきい値を変更する。上記したように、しきい値を「0」とした場合、要求信号R1a(要求信号RA0)がマスタインタフェース80aから出力され、スレーブインタフェース72aのキューに入力される。また、要求信号R1bと要求信号R1c(要求信号RA1)がマスタインタフェース80bから出力され、スレーブインタフェース72bのキューに入力される。調停機能部311は、スレーブインタフェース72a,72bのキューに格納された要求信号を順次選択する。 Further, the arbitration function unit 311 monitors the queue status of the slave interfaces 72a and 72b, and changes the threshold value of the priority level in the conversion unit 323 according to the monitoring result. As described above, when the threshold value is “0”, the request signal R1a (request signal RA0) is output from the master interface 80a and input to the queue of the slave interface 72a. Further, the request signal R1b and the request signal R1c (request signal RA1) are output from the master interface 80b and input to the queue of the slave interface 72b. The arbitration function unit 311 sequentially selects request signals stored in the queues of the slave interfaces 72a and 72b.
例えば、所定の時間に互いに同数の要求信号R1a〜R1cがそれぞれの処理部から発行されると、スレーブインタフェース72bのキューに蓄えられた要求信号の数は、スレーブインタフェース72aのキューに蓄えられた要求信号の数の2倍となる。このキューの状態に基づいて、調停機能部311は、変換部323のしきい値を例えば「1」に変更する。すると、変換部323は、「0」,「1」の優先順位レベルをマスタインタフェース80aのインタフェース番号に変換し、「2」の優先順位レベルをマスタインタフェース80bのインタフェース番号に変換する。これにより、要求信号R1a.R1bはマスタインタフェース80aから出力され、要求信号R1cはマスタインタフェース80bから出力される。 For example, when the same number of request signals R1a to R1c are issued from each processing unit at a predetermined time, the number of request signals stored in the queue of the slave interface 72b is equal to the number of request signals stored in the queue of the slave interface 72a. This is twice the number of signals. Based on the state of this queue, the arbitration function unit 311 changes the threshold value of the conversion unit 323 to, for example, “1”. Then, the conversion unit 323 converts the priority levels “0” and “1” into the interface number of the master interface 80a, and converts the priority level “2” into the interface number of the master interface 80b. As a result, the request signal R1a. R1b is output from the master interface 80a, and the request signal R1c is output from the master interface 80b.
調停部301bのマスタインタフェース80aから出力される要求信号RA0(R1a or R1b)は、スレーブインタフェース72aのキューに入力される。また、マスタインタフェース80bから出力される要求信号RA1(R1c)は、スレーブインタフェース72bのキューに入力される。調停機能部311は、スレーブインタフェース72aにより受け付けた要求信号RA0(R1a or R1b)を、スレーブインタフェース72bにより受け付けた要求信号RA1(R1c)よりも優先する。したがって、各要求信号R1a〜R1cに対する優先比率は、変換部323のしきい値により変更される。このように、各要求信号R1a〜R1cにおける優先比率を容易に変更することができる。 The request signal RA0 (R1a or R1b) output from the master interface 80a of the arbitration unit 301b is input to the queue of the slave interface 72a. The request signal RA1 (R1c) output from the master interface 80b is input to the queue of the slave interface 72b. The arbitration function unit 311 gives priority to the request signal RA0 (R1a or R1b) received by the slave interface 72a over the request signal RA1 (R1c) received by the slave interface 72b. Therefore, the priority ratio for each of the request signals R1a to R1c is changed by the threshold value of the conversion unit 323. In this way, the priority ratio in each of the request signals R1a to R1c can be easily changed.
また、各スレーブインタフェース72a,72bのキューに蓄えられる要求信号の数が、変換部323に設定するしきい値に応じて変化する。このため、調停部301bに接続される処理部から出力される要求信号に対して受付信号を出力するまでに要する時間を短くすることができる。これにより、クロック信号の供給・停止を行う場合、要求信号の受け付けを保留してから、既に受け付けた要求信号に対する処理が終了するまでの時間が短くなる。このため、調停部301b及び調停部201bに接続された処理部に対するクロック信号CK2の供給・停止にかかる時間を短くすることができる。 In addition, the number of request signals stored in the queues of the slave interfaces 72 a and 72 b changes according to the threshold value set in the conversion unit 323. For this reason, it is possible to shorten the time required to output the acceptance signal for the request signal output from the processing unit connected to the arbitration unit 301b. As a result, when supplying and stopping the clock signal, the time from when the reception of the request signal is suspended until the processing for the already received request signal is completed is shortened. For this reason, it is possible to shorten the time required to supply and stop the clock signal CK2 to the arbitration unit 301b and the processing units connected to the arbitration unit 201b.
・上記実施形態では、クロック制御部28b〜28eについてクロック信号CK2〜CK5の出力を停止するようにしたが、レジスタの設定に応じて発振周波数を変更する(低くする)ようにしてもよい。 In the above embodiment, the output of the clock signals CK2 to CK5 is stopped for the clock controllers 28b to 28e, but the oscillation frequency may be changed (lowered) according to the register settings.
なお、クロック信号を停止するクロック制御部とクロック信号の周波数を変更するクロック制御部を含む処理装置としてもよい。例えば、図3において、クロック制御部28bは制御情報に応じてクロック信号CK2を停止し、クロック制御部28cはクロック信号CK3の周波数を変更する。 Note that a processing device including a clock control unit that stops the clock signal and a clock control unit that changes the frequency of the clock signal may be used. For example, in FIG. 3, the clock control unit 28b stops the clock signal CK2 according to the control information, and the clock control unit 28c changes the frequency of the clock signal CK3.
・上記実施形態におけるクロック制御回路について、発振周波数を分周する分周回路を有し、レジスタの設定に応じて分周比を変更するようにしてもよい。撮影装置の動作に応じて使用しない処理部に供給するクロック信号の周波数を、使用する場合の周波数よりも低くすることで、各処理部における消費電力を低減し、ひいては撮像装置の消費電力を低減することができる。 The clock control circuit in the above embodiment may have a frequency dividing circuit that divides the oscillation frequency, and the frequency dividing ratio may be changed according to the register setting. By reducing the frequency of the clock signal supplied to the processing unit that is not used according to the operation of the imaging device, the power consumption in each processing unit is reduced by reducing the frequency of the clock signal to be used. can do.
・上記実施形態において、図3に示す処理部21a〜25cの数、各処理部21a〜25cにおける処理の内容、処理部21a〜25cと調停部26a〜26eの接続関係は一例であり、適宜変更してもよい。例えば、外部接続ためのインタフェース(例えばHDMI:High-Definition Multimedia Interface)を処理部として例えば図3に示す調停部26dに接続してもよい。 In the above embodiment, the number of the processing units 21a to 25c shown in FIG. 3, the contents of the processing in each processing unit 21a to 25c, and the connection relationship between the processing units 21a to 25c and the arbitration units 26a to 26e are examples, and are appropriately changed May be. For example, an interface for external connection (for example, HDMI: High-Definition Multimedia Interface) may be connected as a processing unit to, for example, the arbitrating unit 26d illustrated in FIG.
・図3に示す処理部21a〜21fから出力される要求信号を調停する調停部を含み、調停部26aはその調停部から出力される要求信号と調停部26b〜26eから出力される要求信号を調停した結果に応じた要求信号を出力するようにしてもよい。 3 includes an arbitration unit that arbitrates request signals output from the processing units 21a to 21f illustrated in FIG. 3, and the arbitration unit 26a receives request signals output from the arbitration unit and request signals output from the arbitration units 26b to 26e. A request signal corresponding to the arbitration result may be output.
・CPU29は、クロック信号の供給を停止するクロック制御部のレジスタに対して設定値を格納したが、制御情報として制御信号(例えばイネーブル信号)を出力するようにしてもよい。例えば、各クロック制御部28b〜28eは、第1のレベル(例えばHレベル)の制御信号に応答してクロック信号を出力し、第2のレベル(例えばLレベル)の制御信号に応答してクロック信号の出力を停止する。クロック信号の出力・停止は、上記実施形態と同様に、制御信号に応答してオンオフするスイッチにより行うことができる。 The CPU 29 stores the set value in the register of the clock control unit that stops the supply of the clock signal, but may output a control signal (for example, an enable signal) as control information. For example, each of the clock control units 28b to 28e outputs a clock signal in response to a control signal at a first level (for example, H level) and a clock in response to a control signal at a second level (for example, L level). Stop signal output. The output / stop of the clock signal can be performed by a switch that turns on and off in response to the control signal, as in the above embodiment.
なお、図5に示す処理部22a,22bに対しても同様に、CPU29から処理部22a,22bのそれぞれに対して出力される制御信号により動作・停止するようにしてもよい。なお、CPU29から出力される制御情報に基づいて各処理部22a,22bに応じた制御信号を出力するデコーダ等の回路を用いてもよい。なお、処理部22a,22bについて説明したが、図3に示す処理部23a〜25cについても同様である。 Similarly, the processing units 22a and 22b shown in FIG. 5 may be operated and stopped by a control signal output from the CPU 29 to each of the processing units 22a and 22b. A circuit such as a decoder that outputs a control signal corresponding to each of the processing units 22a and 22b based on the control information output from the CPU 29 may be used. Although the processing units 22a and 22b have been described, the same applies to the processing units 23a to 25c illustrated in FIG.
・上記実施形態において、調停部26aからCPU29に対する構成変更可能である旨の通知は、割り込み信号に限られず、CPU29が受け取る信号やコマンド、レジスタに格納した値、等により通知するようにしてもよい。 In the above embodiment, the notification that the configuration can be changed from the arbitration unit 26a to the CPU 29 is not limited to an interrupt signal, but may be notified by a signal received by the CPU 29, a command, a value stored in a register, or the like. .
CK1〜CK5 クロック信号
12 処理装置
21a〜25c 処理部
26 調停回路
26a〜26e 調停部
28a〜28e クロック制御部
CK1 to CK5 Clock signal 12 Processing device 21a to 25c Processing unit 26 Arbitration circuit 26a to 26e Arbitration unit 28a to 28e Clock control unit
Claims (9)
前記複数の処理部からそれぞれ出力される要求信号を調停し、調停結果に応じた1つの第1調停信号を出力する複数の第1の調停部と、
前記複数の第1の調停部からそれぞれ出力される複数の前記第1調停信号を調停し、調停結果に応じた第2調停信号を出力する第2の調停部と、
前記各第1の調停部及び前記各第1の調停部にそれぞれ接続された前記各処理部に供給するクロック信号を、前記第1の調停部毎に制御する複数のクロック制御部と、
前記処理装置の動作状態に応じて前記複数の処理部の動作の要否を判定し、判定結果に応じた制御情報を出力する制御部と、
を有し、
前記複数のクロック制御部は、前記制御情報に応じて前記クロック信号を供給又は停止し、あるいは前記制御情報に応じて前記クロック信号の周波数を変更し、
前記制御部は、前記処理装置の動作状態に応じて前記第2の調停部に対して構成の変更を指示し、
前記第2の調停部は前記変更の指示に応じて、前記要求信号及び前記第1調停信号の受け付けを保留し、前記保留より前に受け付けた前記要求信号あるいは前記第1調停信号に対するデータ転送が終了した後に構成の変更が可能であることを示す構成変更可能信号を出力し、
前記制御部は、前記構成変更可能信号を受けて前記制御情報を出力し、
前記第2の調停部は、前記制御情報に応じて構成を変更した後、前記要求信号及び前記第1調停信号の受け付けを再開すること、
を特徴とする処理装置。 A processing apparatus including a plurality of processing units,
A plurality of first arbitration units that arbitrate request signals respectively output from the plurality of processing units and output one first arbitration signal according to the arbitration result;
A second arbitration unit that arbitrates the plurality of first arbitration signals respectively output from the plurality of first arbitration units, and outputs a second arbitration signal according to the arbitration result;
A plurality of clock control units for controlling clock signals supplied to the first arbitration units and the processing units connected to the first arbitration units, for each of the first arbitration units;
A control unit that determines whether or not the plurality of processing units need to be operated according to an operation state of the processing device, and that outputs control information according to the determination result;
Have
The plurality of clock control units supply or stop the clock signal according to the control information, or change the frequency of the clock signal according to the control information ,
The control unit instructs the second arbitration unit to change the configuration according to an operation state of the processing device,
In response to the change instruction, the second arbitration unit suspends acceptance of the request signal and the first arbitration signal, and data transfer for the request signal or the first arbitration signal received before the suspension is performed. Outputs a configurable signal indicating that the configuration can be changed after completion,
The control unit receives the configuration change enable signal and outputs the control information,
The second arbitration unit, after changing the configuration according to the control information, restarts acceptance of the request signal and the first arbitration signal ;
A processing apparatus characterized by the above.
前記複数の処理部からそれぞれ出力される要求信号を調停し、調停結果に応じた1つの第1調停信号を出力する複数の第1の調停部と、
前記複数の第1の調停部からそれぞれ出力される複数の前記第1調停信号を調停し、調停結果に応じた第2調停信号を出力する第2の調停部と、
前記各第1の調停部及び前記各第1の調停部にそれぞれ接続された前記各処理部に供給するクロック信号を、前記第1の調停部毎に制御する複数のクロック制御部と、
前記処理装置の動作状態に応じて前記複数の処理部の動作の要否を判定し、判定結果に応じた制御情報を出力する制御部と、
を有し、
前記複数のクロック制御部は、前記制御情報に応じて前記クロック信号を供給又は停止し、あるいは前記制御情報に応じて前記クロック信号の周波数を変更し、
前記各第1の調停部は、
前記第2の調停部に接続される複数のマスタインタフェースと、
前記第1調停信号を出力するとともに、前記第1調停信号に対応する前記要求信号を出力した前記処理部を示すマスタ番号を出力する調停機能部と、
前記マスタ番号に基づいて前記複数のマスタインタフェースのうちの1つのマスタインタフェースに前記第1調停信号を出力するインタフェース選択部と、
を有すること、
を特徴とする処理装置。 A processing apparatus including a plurality of processing units,
A plurality of first arbitration units that arbitrate request signals respectively output from the plurality of processing units and output one first arbitration signal according to the arbitration result;
A second arbitration unit that arbitrates the plurality of first arbitration signals respectively output from the plurality of first arbitration units, and outputs a second arbitration signal according to the arbitration result;
A plurality of clock control units for controlling clock signals supplied to the first arbitration units and the processing units connected to the first arbitration units, for each of the first arbitration units;
A control unit that determines whether or not the plurality of processing units need to be operated according to an operation state of the processing device, and that outputs control information according to the determination result;
Have
The plurality of clock control units supply or stop the clock signal according to the control information, or change the frequency of the clock signal according to the control information,
Each of the first arbitration units is
A plurality of master interfaces connected to the second arbitration unit;
An arbitration function unit that outputs the first arbitration signal and outputs a master number indicating the processing unit that has output the request signal corresponding to the first arbitration signal;
An interface selection unit that outputs the first arbitration signal to one of the plurality of master interfaces based on the master number;
Having
A processing apparatus characterized by the above.
前記複数の処理部からそれぞれ出力される要求信号を調停し、調停結果に応じた1つの第1調停信号を出力する複数の第1の調停部と、
前記複数の第1の調停部からそれぞれ出力される複数の前記第1調停信号を調停し、調停結果に応じた第2調停信号を出力する第2の調停部と、
前記各第1の調停部及び前記各第1の調停部にそれぞれ接続された前記各処理部に供給するクロック信号を、前記第1の調停部毎に制御する複数のクロック制御部と、
前記処理装置の動作状態に応じて前記複数の処理部の動作の要否を判定し、判定結果に応じた制御情報を出力する制御部と、
を有し、
前記複数のクロック制御部は、前記制御情報に応じて前記クロック信号を供給又は停止し、あるいは前記制御情報に応じて前記クロック信号の周波数を変更し、
前記各第1の調停部は、
前記第2の調停部に接続される複数のマスタインタフェースと、
優先順位に従って前記第1調停信号を出力するとともに、前記優先順位を出力する調停機能部と、
前記優先順位に基づいて前記複数のマスタインタフェースのうちの1つのマスタインタフェースに前記第1調停信号を出力するインタフェース選択部と、
を有すること、を特徴とする処理装置。 A processing apparatus including a plurality of processing units,
A plurality of first arbitration units that arbitrate request signals respectively output from the plurality of processing units and output one first arbitration signal according to the arbitration result;
A second arbitration unit that arbitrates the plurality of first arbitration signals respectively output from the plurality of first arbitration units, and outputs a second arbitration signal according to the arbitration result;
A plurality of clock control units for controlling clock signals supplied to the first arbitration units and the processing units connected to the first arbitration units, for each of the first arbitration units;
A control unit that determines whether or not the plurality of processing units need to be operated according to an operation state of the processing device, and that outputs control information according to the determination result;
Have
The plurality of clock control units supply or stop the clock signal according to the control information, or change the frequency of the clock signal according to the control information,
Each of the first arbitration units is
A plurality of master interfaces connected to the second arbitration unit;
An arbitration function unit that outputs the first arbitration signal according to a priority order and outputs the priority order;
An interface selector that outputs the first arbitration signal to one of the plurality of master interfaces based on the priority;
A processing apparatus characterized by comprising:
前記複数のマスタインタフェースに接続される複数のスレーブインタフェースと、
前記複数のスレーブインタフェースにより受け付けた前記第1調停信号を優先順位にしたがって調停する調停機能部と、
を有し、
前記スレーブインタフェースのキューに蓄えられた前記第1調停信号の数に応じて前記優先順位を変更すること、
を特徴とする請求項5に記載の処理装置。 The second arbitration unit is
A plurality of slave interfaces connected to the plurality of master interfaces;
An arbitration function unit that arbitrates the first arbitration signal received by the plurality of slave interfaces according to priority;
Have
Changing the priority according to the number of the first arbitration signals stored in the queue of the slave interface;
The processing apparatus according to claim 5 .
前記バススレーブに対する要求信号をそれぞれ出力する複数の処理部と、
前記複数の要求信号を調停する調停回路と、
を含み、
前記調停回路は、前記複数の処理部から出力される要求信号を調停して第1調停信号を出力する第1の調停部と、前記複数の処理部から出力される要求信号と前記第1の調停部から出力される第1調停信号を調停して第2調停信号を出力する第2の調停部と、を含み、
前記複数の処理部は、それぞれの処理又は動作頻度に応じて前記第1の調停部と前記第2の調停部の何れか一つに接続され、
前記処理装置は、さらに、
前記第1の調停部に接続された処理部と前記第1の調停部とに対する第1のクロック信号を生成する第1のクロック制御部と、
動作状態に応じて前記複数の処理部の要否を判定し、判定結果に応じた制御情報を前記第1のクロック制御部に出力する制御部と、
を有し、
前記第1のクロック制御部は、前記制御情報に基づいて前記第1のクロック信号を供給又は停止し、あるいは前記制御情報に基づいて前記第1のクロック信号の周波数を変更し、
前記制御部は、前記処理装置の動作状態に応じて前記第2の調停部に対して構成の変更を指示し、
前記第2の調停部は前記変更の指示に応じて、前記要求信号及び前記第1調停信号の受け付けを保留し、前記保留より前に受け付けた前記要求信号あるいは前記第1調停信号に対するデータ転送が終了した後に構成の変更が可能であることを示す構成変更可能信号を出力し、
前記制御部は、前記構成変更可能信号を受けて前記制御情報を出力し、
前記第2の調停部は、前記制御情報に応じて構成を変更した後、前記要求信号及び前記第1調停信号の受け付けを再開すること、
を特徴とする処理装置。 A processing device including a processing unit for a bus slave,
A plurality of processing units that respectively output request signals to the bus slaves;
An arbitration circuit that arbitrates the plurality of request signals;
Including
The arbitration circuit arbitrates request signals output from the plurality of processing units and outputs a first arbitration signal; request signals output from the plurality of processing units; and the first A second arbitration unit that arbitrates the first arbitration signal output from the arbitration unit and outputs the second arbitration signal;
The plurality of processing units are connected to any one of the first arbitration unit and the second arbitration unit according to each processing or operation frequency,
The processing apparatus further includes:
A first clock control unit that generates a first clock signal for the processing unit connected to the first arbitration unit and the first arbitration unit;
A control unit that determines whether or not the plurality of processing units are necessary according to an operation state, and outputs control information according to the determination result to the first clock control unit;
Have
The first clock control unit supplies or stops the first clock signal based on the control information, or changes the frequency of the first clock signal based on the control information ,
The control unit instructs the second arbitration unit to change the configuration according to an operation state of the processing device,
In response to the change instruction, the second arbitration unit suspends acceptance of the request signal and the first arbitration signal, and data transfer for the request signal or the first arbitration signal received before the suspension is performed. Outputs a configurable signal indicating that the configuration can be changed after completion,
The control unit receives the configuration change enable signal and outputs the control information,
The second arbitration unit, after changing the configuration according to the control information, restarts acceptance of the request signal and the first arbitration signal ;
A processing apparatus characterized by the above.
第1のクロック制御部により生成される第1のクロック信号により動作する複数の処理部から出力される要求信号を前記第1のクロック信号により動作する第1の調停部によって調停し、
第2のクロック制御部により生成される第2のクロック信号により動作する複数の処理部から出力される要求信号と、前記第1の調停部における調停結果に応じた第1調停信号とを第2の調停部によって調停し、
前記処理装置の動作状態に応じて前記複数の第1の調停部に接続された処理部の要否を判定し、判定結果に応じた制御情報に基づいて前記第1のクロック信号を供給又は停止し、あるいは判定結果に応じた制御情報に応じて前記第1のクロック信号の周波数を変更し、
前記処理装置の動作状態に応じて前記第2の調停部に対して構成の変更を指示し、
前記第2の調停部は前記変更の指示に応じて、前記要求信号及び前記第1調停信号の受け付けを保留し、前記保留より前に受け付けた前記要求信号あるいは前記第1調停信号に対するデータ転送が終了した後に構成の変更が可能であることを示す構成変更可能信号を出力し、
前記構成変更可能信号を受けて前記制御情報を出力し、
前記第2の調停部は、前記制御情報に応じて構成を変更した後、前記要求信号及び前記第1調停信号の受け付けを再開すること、
を特徴とする処理装置の制御方法。 A method for controlling a processing apparatus including a plurality of processing units,
Arbitrating request signals output from a plurality of processing units operated by a first clock signal generated by a first clock control unit by a first arbitration unit operating by the first clock signal,
A request signal output from a plurality of processing units operating in accordance with a second clock signal generated by the second clock control unit, and a first arbitration signal corresponding to the arbitration result in the first arbitration unit are second Mediation by the mediation department of
The necessity of a processing unit connected to the plurality of first arbitration units is determined according to the operating state of the processing device, and the first clock signal is supplied or stopped based on control information according to the determination result Or changing the frequency of the first clock signal according to control information according to the determination result ,
Instructing the second arbitration unit to change the configuration according to the operating state of the processing device,
In response to the change instruction, the second arbitration unit suspends acceptance of the request signal and the first arbitration signal, and data transfer for the request signal or the first arbitration signal received before the suspension is performed. Outputs a configurable signal indicating that the configuration can be changed after completion,
Receiving the configuration change enable signal and outputting the control information;
The second arbitration unit, after changing the configuration according to the control information, restarts acceptance of the request signal and the first arbitration signal ;
A method for controlling a processing apparatus.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012227151A JP6056363B2 (en) | 2012-10-12 | 2012-10-12 | Processing device and control method of processing device |
US14/049,039 US9547330B2 (en) | 2012-10-12 | 2013-10-08 | Processor and control method for processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012227151A JP6056363B2 (en) | 2012-10-12 | 2012-10-12 | Processing device and control method of processing device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014081673A JP2014081673A (en) | 2014-05-08 |
JP6056363B2 true JP6056363B2 (en) | 2017-01-11 |
Family
ID=50476565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012227151A Expired - Fee Related JP6056363B2 (en) | 2012-10-12 | 2012-10-12 | Processing device and control method of processing device |
Country Status (2)
Country | Link |
---|---|
US (1) | US9547330B2 (en) |
JP (1) | JP6056363B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6263025B2 (en) * | 2013-12-25 | 2018-01-17 | キヤノン株式会社 | Image processing apparatus and control method thereof |
JP7410085B2 (en) * | 2021-06-11 | 2024-01-09 | 矢崎総業株式会社 | Communication system and upper control device |
KR20230047823A (en) * | 2021-10-01 | 2023-04-10 | 삼성전자주식회사 | System on chip and application processor |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6119196A (en) * | 1997-06-30 | 2000-09-12 | Sun Microsystems, Inc. | System having multiple arbitrating levels for arbitrating access to a shared memory by network ports operating at different data rates |
JP2002312309A (en) | 2001-04-09 | 2002-10-25 | Nec Eng Ltd | Arbitration circuit and arbitration method |
JP3914404B2 (en) | 2001-09-19 | 2007-05-16 | 株式会社リコー | Power saving interface device and power saving method |
US7155618B2 (en) * | 2002-03-08 | 2006-12-26 | Freescale Semiconductor, Inc. | Low power system and method for a data processing system |
US7143219B1 (en) * | 2002-12-31 | 2006-11-28 | Intel Corporation | Multilevel fair priority round robin arbiter |
JP4477380B2 (en) | 2004-03-02 | 2010-06-09 | Necエレクトロニクス株式会社 | Multi-layer system and clock control method |
JP4222251B2 (en) * | 2004-04-27 | 2009-02-12 | ソニー株式会社 | Bus arbitration apparatus and bus arbitration method |
JP4847036B2 (en) * | 2005-03-30 | 2011-12-28 | キヤノン株式会社 | Control device for arbitrating bus access and control method for data processing device |
JP2006331067A (en) * | 2005-05-26 | 2006-12-07 | Matsushita Electric Ind Co Ltd | Bus arbitration circuit control method |
US20070038829A1 (en) * | 2005-08-11 | 2007-02-15 | Via Technologies, Inc. | Wait aware memory arbiter |
US20070174529A1 (en) * | 2005-12-29 | 2007-07-26 | Intel Corporation | Queue manager having a multi-level arbitrator |
US7478183B2 (en) * | 2006-05-03 | 2009-01-13 | Cisco Technology, Inc. | Method and system for n dimension arbitration algorithm—scalable to any number of end points |
US20080059674A1 (en) * | 2006-09-01 | 2008-03-06 | Jiaxiang Shi | Apparatus and method for chained arbitration of a plurality of inputs |
US7930456B1 (en) * | 2006-12-23 | 2011-04-19 | Emc Corporation | Data packet arbitration system |
US8122279B2 (en) * | 2008-04-21 | 2012-02-21 | Kabushiki Kaisha Toshiba | Multiphase clocking systems with ring bus architecture |
JP5125890B2 (en) | 2008-08-28 | 2013-01-23 | 富士通セミコンダクター株式会社 | Arbitration device and electronic device |
EP2192496B1 (en) * | 2008-11-28 | 2013-01-23 | Telefonaktiebolaget LM Ericsson (publ) | Arbitration in multiprocessor device |
JP5775398B2 (en) * | 2011-08-25 | 2015-09-09 | ルネサスエレクトロニクス株式会社 | Semiconductor integrated circuit device |
-
2012
- 2012-10-12 JP JP2012227151A patent/JP6056363B2/en not_active Expired - Fee Related
-
2013
- 2013-10-08 US US14/049,039 patent/US9547330B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2014081673A (en) | 2014-05-08 |
US9547330B2 (en) | 2017-01-17 |
US20140108848A1 (en) | 2014-04-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5578713B2 (en) | Information processing device | |
JP2007334641A (en) | Device, method and program for processing information | |
US5872936A (en) | Apparatus for and method of arbitrating bus conflicts | |
JP6056363B2 (en) | Processing device and control method of processing device | |
US20120047299A1 (en) | Data transfer device, method of transferring data, and image forming apparatus | |
JP6676162B2 (en) | Memory access control device, image processing device, and imaging device | |
JP5591022B2 (en) | Bus bandwidth monitoring device and bus bandwidth monitoring method | |
US9026697B2 (en) | Data processing apparatus | |
US10877811B1 (en) | Scheduler for vector processing operator allocation | |
US8650347B2 (en) | Arbitration device, arbitration method, and electronic apparatus | |
JP5993267B2 (en) | Image processing device | |
JP2008172410A (en) | Imaging apparatus, image processing apparatus, image processing method, program for image processing method, and recording medium recorded with program for image processing method | |
US11314664B2 (en) | Memory access device, image processing device and imaging device | |
JP6060788B2 (en) | Arbitration circuit, arbitration circuit control method, and processing apparatus | |
US11416167B2 (en) | System, control method thereof, and storage medium | |
US11216307B1 (en) | Scheduler for vector processing operator readiness | |
JP6210742B2 (en) | Data processing device and data transfer control device | |
JP2014229227A (en) | Image data processing apparatus and image data processing method | |
JP5623150B2 (en) | Electronic device and control method thereof | |
JP4335327B2 (en) | Arbitration apparatus and method | |
JP5375364B2 (en) | Processing equipment | |
JP2008123135A (en) | Multiprocessor system, its control method, program, and information storage medium | |
WO2010122746A1 (en) | Information processor | |
JP7122942B2 (en) | semiconductor equipment | |
JP4640434B2 (en) | Digital camera |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20150612 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150702 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160630 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160726 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160923 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161108 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161121 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6056363 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |