JP6050015B2 - 記憶素子および記憶装置 - Google Patents

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Description

本開示は、イオン源層を含む記憶層の電気的特性の変化により情報を記憶する記憶素子および記憶装置に関する。
データストレージ用の半導体不揮発性メモリとしてＮＯＲ型あるいはＮＡＮＤ型のフラッシュメモリが一般的に用いられている。これら半導体不揮発性メモリはメモリ素子および駆動トランジスタを微細化することによって大容量化が図られているが、書き込みおよび消去に大電圧が必要なこと、フローティングゲートに注入する電子の数が限られることから微細化の限界が指摘されている。
現在、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）などの抵抗変化型メモリが、微細化の限界を超えることが可能な次世代不揮発性メモリとして提案されている（例えば、特許文献１，非特許文献１参照）。これらのメモリは、２つの電極間に抵抗変化層を備えた単純な構造を有し、原子またはイオンが熱や電界によって移動し伝導パスが形成されることにより抵抗変化層の抵抗値が変化することによって書き込みおよび消去がなされていると考えられている。
このように、大容量化を実現する方法としては上述したメモリの微細化が挙げられるが、この他に、メモリの多値化がある。メモリの多値化、即ち、１素子あたり２ビット（４値）あるいは３ビット（８値）等の多値記録を可能とすることで、容量は２倍、３倍と増加する。
特開２００６−１９６５３７号公報
Ｗａｓｅｒ他，Advanced Material，２１，ｐ２９３２（２００９）
抵抗変化によって書き込みおよび消去を行うメモリでは、低電流で比較的高い抵抗値の保持を可能とすることが求められる。例えば、多値記録を実現するためには、低抵抗（例えば数十ｋΩ以下）と高抵抗（例えば、数百ｋΩあるいは数ＭΩ）との間に中間の抵抗値（例えば、数十ｋΩ〜数ＭΩ）を揃えると共に、長期間保持する必要がある。
しかしながら、上述したように微細化された不揮発性メモリでは、メモリ素子は素子面積が小さくなるに従って抵抗が上昇する傾向がある。更に、微細化に伴いトランジスタの駆動電流が減少するため、素子を微細化するほど書き込みのための駆動電流が小さくなり、低抵抗状態の抵抗値がより上昇する。このため多値記録に必要な中間的な酸化状態（中間抵抗値）を制御すること、およびその抵抗値を保持することが難しいという問題があった。
本技術はかかる問題点に鑑みてなされたもので、その目的は、低電流で記憶した比較的高い抵抗値の保持を可能とし、その抵抗値の制御性を向上した記憶素子および記憶装置を提供することにある。
本技術の記憶素子は、第１電極、記憶層および第２電極をこの順に有し、記憶層は、少なくともカルコゲン元素、酸素および遷移金属元素を含むイオン源層を備えたものであり、遷移金属元素は、周期律表第４族、第５族および第６族に含まれる１種あるいは２種以上の金属元素からのみ選ばれ、イオン源層に含まれる酸素量は２８％以上５０％以下である。
本技術の記憶素子では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素がイオン化して記憶層中（例えば、抵抗変化層中）に拡散、あるいは酸素イオンが移動することによって抵抗変化層中に酸素欠陥が生成する。これにより記憶層内に酸化状態の低い低抵抗部（伝導パス）が形成され、抵抗変化層の抵抗が低くなる（記録状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、抵抗変化層中の金属イオンがイオン源層中へ移動、あるいはイオン源層から酸素イオンが移動して伝導パス部分の酸素欠陥が減少する。これにより金属元素を含む伝導パスが消滅し、抵抗変化層の抵抗が高い状態となる（初期状態または消去状態）。
ここでは、イオン源層はカルコゲン元素、酸素および遷移金属元素を含み、特に遷移金属元素として周期律表第４族、第５族および第６族に含まれる１種あるいは２種以上の金属元素を用いる。周期律表第４族、第５族および第６族の遷移金属元素は、他の遷移金属元素よりも酸素と結合しやすい。このため、化学的な安定性が高く電圧無印加時において金属イオンの移動、あるいは酸素イオンの移動が抑制された伝導パスが形成される。
本技術の記憶装置は、第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、記憶素子として本技術の記憶素子を用いたものである。
本技術の記憶素子および記憶装置によれば、記憶層としてカルコゲン元素、酸素および遷移金属元素を含むイオン源層を設け、特に遷移金属元素としては周期律表第４族、第５族および第６族に含まれる１種あるいは２種以上の金属元素を用いるようにした。更に、イオン源層に含まれる酸素量を２８％以上５０％以下とした。これにより、電圧無印加時において金属イオンの移動、あるいは酸素イオンの移動が抑制された化学的に安定性の高い伝導パスが形成され、中間抵抗値の安定性を向上することが可能となる。即ち、書き込み状態における中間抵抗値の制御が容易になると共に、中間抵抗値の保持性能が向上する。
本開示の一実施の形態に係る記憶素子の構成を表す断面図である。 図１の記憶素子を用いたメモリセルアレイの構成を表す断面図である。 同じくメモリセルアレイの平面図である。 本開示の実施例（実験１）における温度加速試験前後の抵抗値およびコンダクタンス値の分布図である。 各材料系における温度加速試験前後のコンダクタンスの変化を表す特性図である。 実験２における温度加速試験前後のコンダクタンス値の分布図である。 実験２における抵抗値の分布図である。 各材料系における温度加速試験前後のコンダクタンスの変化を表す特性図である。 実験３における温度加速試験前後のコンダクタンス値の分布図である。 実験４における温度加速試験前後のコンダクタンス値の分布図である。 実験５における酸素注入量と酸素含有量との関係を表す特性図である。 実験５における温度加速試験前後のコンダクタンス値の分布図である。 実験６における温度加速試験前後のコンダクタンス値の分布図である。
以下、本開示の実施の形態について、以下の順に図面を参照しつつ説明する。
１．実施の形態
１−１．記憶素子
１−２．記憶装置
２．実施例
＜実施の形態＞
（１−１．記憶素子）
図１は、本開示の一実施の形態に係る記憶素子１の断面構成を表したものである。この記憶素子１は、下部電極１０（第１電極）、記憶層２０および上部電極３０（第２電極）をこの順に有するものである。
下部電極１０は、例えば、後述（図２）のようにＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が形成されたシリコン製の基板４１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）およびシリサイド等により構成されている。下部電極１０がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極１０の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
記憶層２０は上部電極３０側から順にイオン源層２１および抵抗変化層２２が積層された構造を有する。イオン源層２１は、抵抗変化層２２内に伝導パスを形成する陽イオンとなる元素および陰イオン化可能な元素を含む。なお、前述した金属イオン（可動イオン）とは、ここでは陽イオンのことである。
本実施の形態におけるイオン源層２１は、陰イオン化するイオン導電材料としてテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）等のカルコゲン元素を少なくとも１種以上含み、更に酸素（Ｏ）を含んでいる。陽イオン化可能な金属元素としては遷移金属元素、特に、周期律表の第４族（チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ））、第５族（バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ））および第６族（クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ））の金属元素を１種あるいは２種以上含んでいる。
イオン源層２１は、ここでは上部電極３０に接して設けられている。イオン源層２１内では、上記遷移金属元素とカルコゲン元素と酸素とは結合して金属カルコゲナイド酸化物層を形成している。この金属カルコゲナイド酸化物層は主に非晶質構造を有し、イオン供給源としての役割を果たすものである。上記遷移金属元素を含む伝導パスは、イオン源層２１の近傍や抵抗変化層２２中において他の遷移金属元素に比べて化学的に安定であり、中間的な酸化状態を作りやすく、また、その状態を保持しやすい。このため、記憶素子１の抵抗値の制御性およびデータ保持性能が向上する。
また、遷移金属元素による伝導パスおよびその近傍では、それぞれ抵抗が「低い／中間／高い値」となる「メタル状態／カルコゲン化合物状態／酸化物状態」の３つの状態をとることができる。抵抗変化層２２の抵抗値は、これら３つの状態の混合状態で決定され、これら３つの状態の混合状態を変化させることで様々な値（中間抵抗値）をとることができる。本実施の形態では、イオン源層２１に上述したように化学的に安定な中間的な抵抗値の伝導パスを形成することが可能な上記遷移金属元素を用いることにより、記憶素子１内の抵抗値、特に中間抵抗値の制御性およびデータ保持性能が向上する。
抵抗変化層２２は、金属酸化物、金属窒化物または金属酸窒化物を含み、ここでは下部電極１０に接して設けられている。この抵抗変化層２２は、下部電極１０と上部電極３０との間に所定の電圧を印加した場合にその抵抗値が変化する。抵抗変化層２２の金属材料としては、初期状態で高抵抗、例えば数MΩから数百ＧΩ程度の値を有する層であれば特に限定はない。例えば、抵抗変化層２２の材料として金属酸化物を用いた場合には、金属元素として高抵抗、即ちバンドギャップが大きな金属酸化物を形成可能な、Ｚｒ，Ｈｆ，Ａｌおよび希土類元素等を用いることが望ましい。また、金属窒化物を用いる場合にも、数MΩから数百ＧΩ程度の抵抗値を実現でき、消去動作時に伝導パスが酸素の移動により酸化して高抵抗になりやすい点から、金属元素としてＺｒ，Ｈｆ，Ａｌおよび希土類元素等を用いることが望ましい。更に、金属酸窒化物を用いる場合にも同様に、数MΩから数百ＧΩ程度の抵抗値を実現できる金属原子であればよい。抵抗変化層２２の膜厚としては、上述した数MΩから数百ＧΩ程度の素子抵抗が実現されればよく、素子の大きさやイオン源層２１の抵抗値によってもその最適値が変化するが、例えば１ｎｍ〜１０ｎｍ程度が好ましい。
なお、抵抗変化層２２は必ずしも積極的に形成する必要はない。記憶素子１の製造工程中においてイオン源層２１に含まれる遷移金属元素と酸素とが結合し、自然に下部電極１０上に抵抗変化層２２に相当する金属酸化膜が形成される。あるいは、消去方向の電圧バイアスを印加することで形成される酸化膜が抵抗変化層２２に相当することとなる。
上部電極３０は、下部電極１０と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもイオン源層２１と反応しない安定な材料が好ましい。
本実施の形態の記憶素子１では、図示しない電源回路（パルス印加手段）から下部電極１０および上部電極３０を介して電圧パルスあるいは電流パルスを印加すると、記憶層２０の電気的特性（抵抗値）が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。
まず、上部電極３０が例えば正電位、下部電極１０側が負電位となるようにして高抵抗な初期状態を有する記憶素子１に対して正電圧を印加する。これにより、イオン源層２１中の遷移金属元素がイオン化して下部電極１０側への移動、あるいは下部電極１０側からの酸素イオンの移動による下部電極１０側でのカソード反応によって、下部電極１０の界面に形成された抵抗変化層２２で還元反応が起こる。これにより、酸素欠陥濃度が増大する部分が発生する。この酸素欠陥濃度が高い部分、あるいは酸化状態が低い部分が互いに接続することにより、抵抗変化層２２中に伝導パスが形成され、抵抗変化層２２は初期状態の抵抗値（高抵抗状態）よりも低い抵抗値（低抵抗状態）となる。
その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、上記の記録過程のみで記録は完結する。
一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要である。消去過程においては、上部電極３０が例えば負電位、下部電極１０側が正電位になるように記憶素子１に対して負電圧を印加する。これにより、抵抗変化層２２内に形成されていた伝導パスを構成する酸素欠陥濃度が高い部分、または酸化状態が低い部分の伝導パスにおけるアノード反応により遷移金属イオンは酸化されてイオン源層２１側へ移動する。あるいは、イオン源層２１から抵抗変化層２２の伝導パス近傍に酸素イオンが移動することにより伝導パスの酸素欠陥濃度が減少または酸化状態が高くなる。これにより、伝導パスが切断され、抵抗変化層２２の抵抗値は低抵抗状態から高抵抗状態に変化する。
その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより書き込まれた情報が消去されたこととなる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
上記のような記憶素子１では、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。なお、ここでは記憶素子を低抵抗化する動作および高抵抗化する動作をそれぞれ書き込み動作および消去動作に対応させたが、その対応関係は逆に定義してもよい。
本実施の形態では、書き込み時に下部電極１０側にバイアス電圧を印加した際に電圧を制御したり、制限抵抗や駆動用のＭＯＳトランジスタのゲート電圧を制御することで、所謂「書き込み抵抗」を制御し、中間的な抵抗値を調整することができる。また、消去動作の際にも、バイアス電圧の大きさや、制限抵抗あるいはＭＯＳトランジスタのゲート電圧による電流値を調整することによって中間的な抵抗値に制御することができる。これにより、２値だけでなく多値のメモリが実現する。
例えば、上記「０」と「１」の２つの抵抗値の間に中間的な抵抗値を調整して、例えば２レベルを追加し、各々「００」，「０１」，「１０」，「１１」とすることにより、４値を記録することができる。即ち、１つの素子あたりに２ビットの情報を記録することが可能となる。
具体的には、本実施の形態の記憶素子１では、上述したようにイオン源層２１をカルコゲン元素および酸素を含んだ層中で比較的安定な上記遷移金属元素を用いることにより、中間的な抵抗値の制御性および保持性能を向上させている。また、イオン源層２１中の酸素量および遷移金属元素とカルコゲン元素との組成比率を調製することで、抵抗値の制御性および保持性能を更に向上させることが可能となる。以下にイオン源層２１に含まれる好ましい酸素量および遷移金属元素とカルコゲン元素の組成比率について説明する。
前述のように、抵抗変化層２２の抵抗値は、伝導パス近傍の遷移金属元素の状態、即ち、「メタル状態／テルル化合物状態／酸化物状態」の３つの状態によって制御される。３つの状態は、イオン源層２１に含まれる酸素の量によって変化し、イオン源層２１中の酸素量を１０％以上５５％以下とすることで、この３つの状態を好適に制御することが可能となる。イオン源層２１中の酸素量が５５％よりも多い場合には、遷移金属元素と酸素の結合の寄与が大きくなり過ぎ、「メタル状態／テルル化合物状態／酸化物状態」の３つの状態をとることが困難となり、中間抵抗値の保持性能を維持することができなくなる。また、イオン源層２１中の酸素量が１０％未満の場合には、中間的な組成および結合状態を維持しにくくなるため中間抵抗値を保持することが困難となる。これは、必ずしも明らかではないが、遷移金属元素と酸素の結合の寄与が小さくなり、酸素：テルル：遷移金属元素の結合のバランスが崩れやすくなるためと考えられる。
なお、上述した現象はテルル以外のカルコゲン元素、即ち、酸素と電気陰性度が異なる硫黄およびセレンでも同様である。また、イオン源層２１に含まれるカルコゲン元素は、硫黄，セレンおよびテルルを２種以上組み合わせて用いてもよい。また、上記酸素量は、ラザフォード後方散乱法（Rutherford Back Scattering：ＲＢＳ）を用いて記憶素子１のイオン源層２１を測定した場合の値である。
「メタル状態／テルル化合物状態／酸化物状態」の３つの状態は、上記イオン源層２１中の酸素量の他に、イオン源層２１に含まれる遷移金属元素とカルコゲン元素との組成比率によって制御される。３つの状態を好適に制御することが可能な遷移金属元素およびカルコゲン元素の組成範囲は、遷移金属元素／カルコゲン元素の比率が３／７以上７／３以下の範囲内となる。遷移金属元素／カルコゲン元素の比率が小さくなりすぎた場合には、イオン源層２１の抵抗値が上昇しすぎるために、ＭＯＳ回路で生成できる電圧では素子動作が困難となり、特に先端プロセスによる微細素子ではその効果が著しい。遷移金属元素／カルコゲン元素の比率が大きくなりすぎた場合には、酸素：テルル：遷移金属元素の結合のバランスが崩れやすくなるために、相変化や化学変化を起こしやすく中間的な抵抗を維持しにくくなる。
以下、本実施の形態の記憶素子１の製造方法について説明する。
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばＴｉＮよりなる下部電極１０を形成する。その後、必要であれば逆スパッタ等で、下部電極１０の表面上の酸化物等を除去する。続いて、抵抗変化層２２、イオン源層２１および上部電極３０までを各層の材料に適応した組成からなるターゲットを用いてスパッタリング装置内で、各ターゲットを交換することにより、各層を連続して成膜する。電極径は５０−３００ｎｍφである。合金膜は構成元素のターゲットを用いて同時成膜する。
上部電極３０まで成膜したのち、上部電極３０に接続する配線層（図示せず）を形成し、全ての記憶素子１と共通電位を得るためのコンタクト部を接続する。そののち、積層膜にポストアニール処理を施す。以上により図１に示した記憶素子１が完成する。
この記憶素子１では、上述したように上部電極３０および下部電極１０にそれぞれ正電位または負電位になるように電圧を印加することによって、抵抗変化層２２中に伝導パスが形成される。これにより抵抗変化層２２の抵抗値が低くなり、書き込みが行われる。次に、上部電極３０および下部電極１０の各々に書き込み時とは逆極性の電圧を印加することにより、抵抗変化層２２内に形成された伝導パスの金属元素がイオン化してイオン源層２１に移動する。または、イオン源層２１から抵抗変化層２２の特に伝導パス部分に酸素イオンが移動する。これにより、酸素欠陥濃度が減少あるいは酸化状態が上昇することになり伝導パスが切断される。よって、抵抗変化層２２の抵抗値が上昇し消去が行われる。更に、書き込み時および消去時において印加する電圧を調製することによって中間的な抵抗値が制御され、多値記録が可能となる。
従来用いられている微細化に対応した記憶素子は、例えば「下部電極／記憶層／上部電極」という構成を有し、例えば、記憶層に酸素と遷移金属元素を含むＲＲＡＭ（登録商標）材料を用いた記憶素子が報告されている。微細化した記憶素子ではトランジスタの駆動電流は減少して書き込みのための駆動電流が小さくなるため、低抵抗状態の抵抗値がより上昇し、低抵抗状態と高抵抗状態との間の抵抗値の間隔（抵抗間隔）が狭くなる。多値記録を実現するためには、前述したように抵抗変化によって書き込みおよび消去を行うメモリでは、低抵抗と高抵抗との間に中間の抵抗値を制御すると共に、長期間保持する必要がある。具体的には、多値動作のためにはこの狭い抵抗間隔に、例えば４レベル（２ビット/セル）や８レベル（３ビット/セル）に分割して、その抵抗値を保持する必要がある。
しかしながら、上述したような記憶素子では、金属元素と結合する元素が酸素（Ｏ）のみであるため、電圧印加によって伝導パスが形成されても伝導パスの熱的および化学的な安定性が十分でなかった。このため、長期間の保存あるいは温度加速によって伝導パスが再び酸化されて高抵抗化され、多値記録を実現するために必要な高抵抗／低抵抗の間の中間状態の抵抗値を保持、特に多数のビットで揃えることおよび長期間保持することが難しかった。
また、遷移金属元素とテルルをはじめとするカルコゲン元素とを用いた記憶素子では、遷移金属元素の他に銅（Ｃｕ）が用いられている。このような記憶素子では伝導パスにはＣｕが含まれている。Ｃｕは、カルコゲンのマトリクス中でイオン伝導しやすいため、カルコゲン元素内でその熱的化学的な安定性が十分でなく、上記記憶素子と同様に中間的な抵抗値を制御すると共に、長期間保持することは難しかった。
これに対して、本実施の形態の記憶素子１では、イオン源層２１を構成する材料として、カルコゲン元素、酸素および遷移金属元素を用い、特に、遷移金属元素は周期律表第４族、第５族および第６族に含まれる金属元素を１種あるいは２種以上用いるようにした。周期律表第４族、第５族および第６族に含まれる金属元素は他の遷移金属よりも酸素と結合しやすく、化学的に安定な伝導パスを形成しやすい。即ち、一旦結合あるいは収容した酸素原子を離しにくく、電圧無印加時において伝導パスを構成する金属イオンが移動し難い伝導パスを形成することが可能となる。
以上のように本実施の形態の記憶素子１では、カルコゲン元素、酸素および遷移金属元素を用いてイオン源層２１を形成し、特に、遷移金属元素としては周期律表第４族、第５族および第６族に含まれる金属元素を１種あるいは２種以上用いるようにした。これにより、電圧無印加時において化学的に安定な伝導パスが形成され、中間的な酸化状態（中間抵抗値）を容易に制御することが可能となると共に、中間抵抗値の保持低能が向上する。
（１−２．記憶装置）
上記記憶素子１を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
図２および図３は多数の記憶素子１をマトリクス状に配置した記憶装置（メモリセルアレイ）の一例を表したものであり、図２は断面構成、図３は平面構成をそれぞれ表している。このメモリセルアレイでは、各記憶素子１に対して、その下部電極１０側に接続される配線と、その上部電極３０側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１が配置されている。
各記憶素子１は、抵抗変化層２２、イオン源層２１および上部電極３０の各層を共有している。すなわち、抵抗変化層２２、イオン源層２１および上部電極３０それぞれは各記憶素子１に共通の層（同一層）により構成されている。上部電極３０は、隣接セルに対して共通のプレート電極ＰＬとなっている。
一方、下部電極１０は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極１０に対応した位置に各メモリセルの記憶素子１が規定される。下部電極１０は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１はこのＭＯＳトランジスタＴｒの上方に設けられている。
ＭＯＳトランジスタＴｒは、基板４１内の素子分離層４２により分離された領域に形成されたソース／ドレイン領域４３とゲート電極４４とにより構成されている。ゲート電極４４の壁面にはサイドウォール絶縁層が形成されている。ゲート電極４４は、記憶素子１の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の一方と、記憶素子１の下部電極１０とが、プラグ層４５、金属配線層４６およびプラグ層４７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の他方は、プラグ層４５を介して金属配線層４６に接続されている。金属配線層４６は、記憶素子１の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域４８を鎖線で示しており、コンタクト部５１は記憶素子１の下部電極１０、コンタクト部５２はビット線ＢＬにそれぞれ接続されている。
このメモリセルアレイでは、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１０に電圧が印加される。ここで、下部電極１０に印加された電圧の極性が、上部電極３０（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極１０に、上部電極３０（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。
本実施の形態の記憶装置では、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ、電気的に消去が可能なＥＥＰＲＯＭ、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
＜２．実施例＞
以下、本開示の具体的な実施例について説明する。
（実験１：本実施の形態および従来材料を用いた記憶素子の抵抗保持特性）
上記記憶素子１の製造方法を用いてサンプル１−１〜１−３を作製した。まず、下地にトランジスタを組み込んだＴｉＮよりなる下部電極１０を逆スパッタによってクリーニングしたのち、Ａｌを２ｎｍの膜厚で成膜し、酸素プラズマによって酸化してＡｌＯｘを形成して抵抗変化層２２を形成した。次に、原子％比でＺｒ５０％，Ｔｅ５０％をＡｒのプロセスガス中に酸素を流量比でアルゴン（Ａｒ）（ｓｃｃｍ）／酸素（ｓｃｃｍ）＝７５／５の割合で混合してリアクティブスパッタリングを行い、ＺｒＴｅＯｘ層を膜厚４５ｎｍに形成してイオン源層２１とした。続いて、Ｗを３０ｎｍ形成して上部電極３０とした。最後に、３２０度，２ｈの熱処理を行ったのちパターニングし記憶素子（サンプル１−１）を作製した。この他、同様の工程を経て、サンプル１−２，１−３を作製した。各サンプルの組成は「下部電極／抵抗変化層／イオン源層／上部電極」の順に以下に示す。
（サンプル１−１）ＴｉＮ／Ａｌ（２ｎｍ）−Ｏｘ／Ｚｒ５０Ｔｅ５０−Ｏｘ（４５ｎｍ）／Ｗ（３０ｎｍ）
（サンプル１−２）ＴｉＮ／Ａｌ（２ｎｍ）−Ｏｘ／Ｚｒ５０Ｔｅ５０（４５ｎｍ）／Ｗ（３０ｎｍ）
（サンプル１−３）ＴｉＮ／ＺｒＯｘ（５ｎｍ）／Ｗ（３０ｎｍ）
上記各サンプルでメモリアレイを作製し、各々のサンプルについて素子コンダクタンスがレベル１（３μＳ）およびレベル２（１０μＳ）の２値になるようにそれぞれ６０ｂｉｔに対し書き込み動作を行った。具体的には、書き込み電圧を３．５Ｖとし、ゲート電圧を０．８Ｖから０．０５Ｖ刻みで上昇させて、コンダクタンス値が設定値になるまでゲート電圧を上昇させながら書き込みパルスを加えたのち、所定のコンダクタンス値になったところで書き込み動作を止め、コンダクタンス値を揃えた。なお、４０回以上書き込みパルスを加えても所望コンダクタンス値にならない場合には、そこで書き込み終了とした。次に、１５０℃，１時間の温度加速保持試験を行い、抵抗値（図４（左））およびコンダクタンス値（図４（右））の変化を測定した。
なお、レベル１（３μＳ）およびレベル２（１０μＳ）の２値は、高抵抗状態と低抵抗状態と間の中間的な抵抗値であり、従来材料から構成されたイオン源層を用いた場合には、コンダクタンス値を揃えることも、その値を保持することも困難である。図４（左）に示したコンダクタンス値の変化の分布図は、縦軸は正規分布の標準偏差σで規格化した累積度数分布であり、データラベルを確率％表示としている。横軸はコンダクタンス値（μS）であり、黒丸はデータセット後の読み出し値、白丸は温度加速試験後のコンダクタンス値の分布を示している。
前述したように、メモリは記憶素子およびトランジスタを微細化することによって大容量化することができるが、微細化されたトランジスタは駆動電流が小さくなる。このため、記録電流値も低下して記録抵抗値は１００ｋΩ以上という高抵抗側、コンダクタンス値では１０μＳ以下（レベル１，２に相当）の値での動作が求められる。サンプル１−１（図４（Ａ））では、温度加速保持試験前後の抵抗値のシフトは非常に少ない。またコンダクタンス値においては、サンプル１−１の初期のコンダクタンス値が０．００２μＳであり２つの分布曲線はそれぞれ３μＳおよび１０μＳ付近であるため、レベル１およびレベル２の書き込みが正常に行われていることが確認できた。また、レベル１およびレベル２の両方の値でそろっており、且つどちらの分布曲線も保持温度加速によるコンダクタンス値のシフトが少なかった。よって、サンプル１−１では、良好な中間抵抗値の制御および保持性能を備えているとみなすことができる。これに対して、イオン源層２１を遷移金属元素およびカルコゲン元素のみから構成したサンプル１−２および、イオン源層を形成せずに記憶層２０として酸化ジルコニウムのみからなる層を形成したサンプル１−３では、１００ｋΩ以上の抵抗値の保持が悪く、コンダクタンス値においてもレベル１およびレベル２の書き込み分布が悪く、且つ温度加速保持試験後には大きく変化した。
なお、レベル１（３μＳ）におけるコンダクタンス値の保持は最も困難であり、素子性能の優劣が明確になる。図５は、レベル１のデータを用いてサンプル１−１〜１−３の温度加速保持試験前後の分布曲線が、理想線（温度加速保持試験前後でコンダクタンス値が全く変化しない理想状態）からどの程度乖離しているかを表した特性図である。横軸は、温度加速保持試験前のコンダクタンス分布の各値であり、縦軸は温度加速保持試験後のコンダクタンス分布の各値をプロットしたものである。図５から、イオン源層２１として遷移金属元素、Ｔｅおよび酸素を用いた本発明のサンプル１−１では、従来材料を用いた記憶素子（サンプル１−２，１−３）では保持が困難であった低コンダクタンス領域での保持性能が改善されていることがわかる。即ち、イオン源層２２の材料として遷移金属元素、Ｔｅおよび酸素を用いることにより多値メモリに求められる中間抵抗の制御性と保持特性が向上することがわかる。
（実験２：各遷移金属元素を用いた記憶素子の各種特性）
上記記憶素子（サンプル１）と同様の工程を経て、サンプル２−１〜２−１９を作製した。なお、サンプル２−１〜２−１９の下部電極、抵抗変化層および上部電極は共通であり、それぞれＴｉＮ、Ａｌ（２ｎｍ）−Ｏｘ、Ｗ（３０ｎｍ）である。各サンプルのイオン源層組成は以下に示す。
（サンプル２−１）Ｔｉ４０Ｔｅ６０−Ｏｘ（４５ｎｍ）
（サンプル２−２）Ｚｒ４０Ｔｅ６０−Ｏｘ（４５ｎｍ）
（サンプル２−３）Ｈｆ４０Ｔｅ６０−Ｏｘ（４５ｎｍ）
（サンプル２−４）Ｖ５０Ｔｅ５０−Ｏｘ（４５ｎｍ）
（サンプル２−５）Ｎｂ４０Ｔｅ６０−Ｏｘ（４５ｎｍ）
（サンプル２−６）Ｔａ４０Ｔｅ６０−Ｏｘ（４５ｎｍ）
（サンプル２−７）Ｃｒ４０Ｔｅ６０−Ｏｘ（４５ｎｍ）
（サンプル２−８）Ｍｏ４０Ｔｅ６０−Ｏｘ（４５ｎｍ）
（サンプル２−９）Ｗ４０Ｔｅ６０−Ｏｘ（４５ｎｍ）
（サンプル２−１０）Ｃｏ４０Ｔｅ６０−Ｏｘ（４５ｎｍ）
（サンプル２−１１）Ｍｎ５５Ｔｅ４５−Ｏｘ（４５ｎｍ）
（サンプル２−１２）Ｎｉ４０Ｔｅ６０−Ｏｘ（４５ｎｍ）
（サンプル２−１３）Ｐｄ４０Ｔｅ６０−Ｏｘ（４５ｎｍ）
（サンプル２−１４）Ｃｕ４０Ｔｅ６０−Ｏｘ（４５ｎｍ）
（サンプル２−１５）Ａｇ５０Ｔｅ５０−Ｏｘ（４５ｎｍ）
（サンプル２−１６）Ｚｎ５０Ｔｅ５０−Ｏｘ（４５ｎｍ）
（サンプル２−１７）ＣｕＺｒＴｅＡｌ（４５ｎｍ）
（サンプル２−１８）ＡｌＺｒＴｅＯ（４５ｎｍ）
（サンプル２−１９）ＣｕＺｒＴｅＯ（４５ｎｍ）
上記条件を用いてサンプル２−１〜２−１９を６０ビットごとにレベル１（３μＳ）およびレベル２（１０μＳ）のそれぞれ異なるコンダクタンスに揃えて書き込みを行い、温度加速保持試験前後のコンダクタンス値の変化を調べた。図６（Ａ）〜（Ｆ）はサンプル２−３，２−１２，２−１５，２−１７，２−１８，２−１９における温度加速保持試験前後のコンダクタンス値の分布を表したものである。また、記憶層２０の形成後および３２０℃アニール後に膜剥がれ試験を行い、更に素子微細加工プロセス時に膜浮きおよび膜剥がれが発生を確認し、結果を表１に示した。
Figure 0006050015
本実施の形態ではイオン源層中２１の遷移金属元素として周期律表第４族Ｈｆを用いたサンプル２−３（図６（Ａ））では、上記サンプル１−２、１−３の従来材料と比較して、レベル１およびレベル２のどちらにおいてもコンダクタンス値の保持結果が良好であった。これに対して、例えば、遷移金属元素として周期律表第１０族のＮｉを用いたサンプル２−１２（図６（Ｂ））では、書き込み後のコンダクタンス分布が悪く、温度加速保持試験後のレベル１と２のコンダクタンス値のほとんどが０付近まで下がっており、抵抗値の保持が良好でない。これは、ここには示していないが、それぞれマンガン（Ｍｎ，第７族）、パラジウム（Ｐｄ，第１０族）を用いたサンプル２−１１およびサンプル２−１３についても同様である。また、図６（Ｃ）に示したように、銀（Ａｇ，第１１族）を用いたサンプル２−１５ではそもそも書き込みできなかった。これはコバルト（Ｃｏ，第９族（サンプル２−１０））、銅（Ｃｕ，第１１族（サンプル２−１４））、亜鉛（Ｚｎ，第１２族（サンプル２−１６））についても同様であった。また、図６の（Ｄ）〜（Ｆ）に示したように、イオン源層に第４〜第６族の遷移金属元素は含むもののその他の添加元素として第４〜第６族以外の遷移金属元素を含むサンプル２−１７（＋ＣｕＡｌ）、サンプル２−１８（＋Ａｌ）、サンプル２−１９（＋Ｃｕ）では、サンプル２−１２と同様に、温度加速保持試験後のレベル１およびレベル２におけるコンダクタンス値の一部またはすべてが０付近まで下がっており、十分な保持性能が得られなかった。なお、ここでは示していないが、サンプル２−３と同様にイオン源層に周期律表第４族〜第６族の遷移金属元素を用いたサンプル２−１，２−２およびサンプル２−４〜２−９についてもコンダクタンス値の制御性と保持特性はレベル１およびレベル２のどちらにおいても良好であった。
更に、第４族〜第６族以外の遷移金属元素、具体的には、Ｎｉ，Ｐｄ，Ａｇ，Ｃｕ，Ｚｎを含むイオン源層（サンプル２−１０，２−１３〜２−１６）では、３２０℃のアニール後または素子微細加工プロセス時に膜浮きまたは膜剥がれが発生し、素子構造を正しく形成することは困難であった。なお、Ｍｎ（サンプル２−１１）およびＮｉ（サンプル２−１２）は、今回の組成比では記憶層２０の形成後から素子微細加工プロセス時おける膜浮きおよび膜剥がれは見られなかったが、組成によっては剥がれやすくなる。従って、本技術のイオン源層２２には周期律表第４族〜第６族から選ばれる遷移金属元素をイオン源層に用いることが好ましいことがわかる。
また、図７（Ａ），（Ｂ）はそれぞれサンプル２−１８，２−１９における温度加速保持試験前後の抵抗値の変化を表したものである。イオン源層の添加元素として周期律表第４〜第６族以外の遷移金属元素を用いた場合、上記サンプル１−２および１−３と同様に、１００ｋΩ以上の抵抗値の保持性能が低いことがわかる。
更に、実験１の図５と同様に、図８として、イオン源層に第４族〜第６族の遷移金属元素を含むサンプル２−１〜２−９および更にＣｕとＡｌとを添加したサンプル２−１７のレベル１における温度加速保持試験前後のコンダクタンス値の分布を表す特性図を示した。サンプル２−１〜２−９では、３．５〜５μＳ付近の温度加速保持試験後における分布曲線は理想線からの乖離が少なかった。これに対して、サンプル２−１７では、３．５〜５μＳ付近の分布曲線が温度加速保持試験後にはほぼ０になっており、理想線から大きく乖離することがわかった。
（実験３：第４〜第６族の遷移金属元素を複数組み合わせた記憶素子の特性）
上記記憶素子（サンプル１，２）と同様の工程を経て、イオン源層に周期律表第４族〜第６族の遷移金属元素を複数組み合わせた記憶素子（サンプル３−１〜３−４）を作製し、１５０℃，１時間の温度加速保持試験を行い、コンダクタンス値の変化を測定した（図９）。サンプル３−１〜３−４の下部電極、抵抗変化層および上部電極は共通であり、それぞれＴｉＮ、Ａｌ（２ｎｍ）−Ｏｘ、Ｗ（３０ｎｍ）である。各サンプルのイオン源層組成は以下に示す。
（サンプル３−１）ＴａＨｆＴｅ−Ｏｘ（４５ｎｍ）
（サンプル３−２）ＭｏＨｆＴｅ−Ｏｘ（４５ｎｍ）
（サンプル３−３）ＴｉＨｆＴｅ−Ｏｘ（４５ｎｍ）
（サンプル３−４）ＮｂＨｆＴｅ−Ｏｘ（４５ｎｍ）
図９（Ａ）〜（Ｄ）から、イオン源層に用いる遷移金属元素は周期律表第４族〜第６族の金属元素であれば２種以上組み合わせても用いても、サンプル１−２、１−３の従来材料と比較して、レベル１およびレベル２のどちらにおいてもコンダクタンス値の制御性と保持特性が良好であった。
（実験４：遷移金属元素とカルコゲン元素の比率）
上記記憶素子（サンプル１〜３）と同様の工程を経て、イオン源層２１を構成するＺｒＴｅ−Ｏｘの組成比Ｚｒ：Ｔｅをそれぞれ２０：８０（サンプル４−１）、３０：７０（サンプル４−２）５０：５０（サンプル４−３）、７０：３０（サンプル４−４）、８０：２０（サンプル４−５）とした記憶素子１を作製した。このサンプル４−１〜４−５に対して１５０℃，１時間の温度加速保持試験を行い、コンダクタンス値の変化を測定した。その結果を図１０（Ａ）〜（Ｅ）に示した。なお、サンプル４−１〜４−５の下部電極１０、抵抗変化層２２および上部電極３０は共通であり、それぞれＴｉＮ、Ａｌ（２ｎｍ）−Ｏｘ、Ｗ（３０ｎｍ）である。
（サンプル４−１）Ｚｒ２０Ｔｅ８０−Ｏｘ（４５ｎｍ）
（サンプル４−２）Ｚｒ３０Ｔｅ７０−Ｏｘ（４５ｎｍ）
（サンプル４−３）Ｚｒ５０Ｔｅ５０−Ｏｘ（４５ｎｍ）
（サンプル４−４）Ｚｒ７０Ｔｅ３０−Ｏｘ（４５ｎｍ）
（サンプル４−５）Ｚｒ８０Ｔｅ２０−Ｏｘ（４５ｎｍ）
サンプル４−２〜４−４（図１０（Ｂ）、（Ｃ）、（Ｄ））から、遷移金属元素（Ｚｒ）とカルコゲン元素（Ｔｅ）との比率は３０：７０〜７０：３０の範囲の間において保持前後でコンダクタンス値のシフトが少なく保持が良好であることがわかった。上記範囲外であるサンプル４−１（図１０（Ａ））では書き込みも消去もできなかった。これは、密着性の低下により記憶層形成後の素子微細加工プロセス時に膜剥がれが発生によるものと考えられる。また、サンプル４−５（図１０（Ｅ））では書き込みのコンダクタンス値の分布が非常に悪かった。これは、低抵抗化して素子に電圧がかかりにくかったためと考えられる。
よって、イオン源層２１中における酸素を含めない場合の遷移金属元素とカルコゲン元素との比率は、３／７以上７／３以下とすることにより良好な書き込みのコンダクタンス分布および保持性能が得られることがわかった。イオン源層２１中における遷移金属元素およびカルコゲン元素の組成比を上記範囲外とした場合には、記憶層２０の密着性が著しく低下したり、イオン源層の抵抗が低くなりすぎて素子に電圧がかかりにくくなる等の不具合が生じ、中間抵抗値の制御はほぼ不可能であることがわかった。
（実験５：イオン源層内の酸素含有量）
イオン源層内の酸素含有量を調べるためのサンプル５−１〜５−６を作製した。まず、イオン源層２１として、原子％比でＺｒ５０％，Ｔｅ５０％をＡｒのプロセスガス中に酸素を混合してリアクティブスパッタリングを行い、ＺｒＴｅＯｘ層を膜厚４５ｎｍに形成した。この際、サンプル５−１〜５−６では、ＺｒＴｅＯｘの成膜時のＡｒ（ｓｃｃｍ）と酸素（ｓｃｃｍ）のガス流量の割合を、それぞれ７５／０、７５／３、７５／５、７５／７、７５／１０、７５／１５、７５／２０として成膜した。このときの酸素（ｓｃｃｍ）／Ａｒ(ｓｃｃｍ)の値は０〜０．２６７の範囲とした。なお、サンプル５−１〜５−６における下部電極１０、抵抗変化層２２および上部電極３０は共通であり、それぞれＴｉＮ、Ａｌ（２ｎｍ）−Ｏｘ、Ｗ（３０ｎｍ）である。
上記サンプル５−１〜５−６を用いて、成膜時の酸素（ｓｃｃｍ）／Ａｒ(ｓｃｃｍ)ガス流量比に対する各イオン源層２１内の酸素含有量をＲＢＳ法にて測定し、その結果を図１１に示した。各サンプルのイオン源層２１についてＲＢＳ法で測定した酸素組成と酸素（ｓｃｃｍ）／Ａｒ(ｓｃｃｍ)ガス流量比を以下に示す。なお、ＲＢＳ測定は以下の条件で行った。ＭＣ分解能４．０Ｋｅｙ／ｃｈ、エネルギー分解能２０ｋｅＶ、検出器前アパチャ径５ｍｍ、入射イオン４Ｈｅ++、入射エネルギー２．２７５ＭｅＶ、ビーム入射角度９０°、ビーム電流(試料電流)約２０ｎＡ、入射ビーム径２ｍｍ、試料回転角度４５°、ビーム照射量４０μＣ、試料チャンバー真空度約２−６ｔｏｒｒ、通常検出器角度１６０°の後方散乱角および１０３°までの適切なグレージング検出器角度を用いて測定した。
（サンプル５−１）Ｏ2／Ａｒ＝０ ＺｒＴｅ−Ｏ：３．１％
（サンプル５−２）Ｏ2／Ａｒ＝０．０４ ＺｒＴｅ−Ｏ：１０％
（サンプル５−３）Ｏ2／Ａｒ＝０．０６７ ＺｒＴｅ−Ｏ：１５％
（サンプル５−４）Ｏ2／Ａｒ＝０．０９３ ＺｒＴｅ−Ｏ：２８％
（サンプル５−５）Ｏ2／Ａｒ＝０．１３３ ＺｒＴｅ−Ｏ：５０％
（サンプル５−６）Ｏ2／Ａｒ＝０．２ ＺｒＴｅ−Ｏ：５５％
（サンプル５−７）Ｏ2／Ａｒ＝０．２６７ ＺｒＴｅ−Ｏ：６０％
図１１からイオン源層２１中に含まれる酸素の含有量は、酸素（ｓｃｃｍ）／Ａｒ(ｓｃｃｍ)比が０〜０．２まで変化するにつれて３．１％〜５５％へと変化することがわかる。但し、酸素（ｓｃｃｍ）／Ａｒ(ｓｃｃｍ)比が０のときの３．１％は、測定中のバックグラウンドノイズの影響を含むので、実際の酸素含有量は３．１%以下と推定される。また、サンプル５−１〜５−７に示した組成を有するメモリアレイを作製して１５０℃，１時間の温度加速保持試験を行い、コンダクタンス値を測定（図１２（Ａ）〜（Ｇ））して各サンプルのＲＢＳ測定で得られた酸素含有量値に対する温度加速保持試験のコンダクタンス値の変化を比較した。
酸素含有量が３．１％以下であるサンプル５−１（図１２の（Ａ））では、レベル１（３μＳ）およびレベル２（１０μＳ）共にコンダクタンス値を揃えることは困難であった。また、温度加速保持試験前後のコンダクタンス値は大きくシフトした。これに対して、酸素含有量が１０％以上５０％以下であるサンプル５−２〜５−５（図１２の（Ｂ）〜（Ｅ））では、レベル１およびレベル２のどちらにおいても抵抗値を揃えることができ、保持加速試験前後におけるコンダクタンス値のシフトも少なかった。特に、酸素含有量が２８％であるサンプル５−４（図１２（Ｄ））では、レベル１およびレベル２共に、温度加速保持試験前後のコンダクタンス値のシフトはほぼ見られず、良好な結果を示した。これに対して、酸素含有量が５５％であるサンプル５−６（図１２（Ｆ））では、酸素量の増加によって素子抵抗が上昇し、書き込み動作は困難になっているものの、レベル１およびレベル２における温度加速保持試験前後のコンダクタンス値のシフトが少なく、多値記録が可能であることがわかる。一方、酸素含有量が６０％であるサンプル５−７（図１２の（Ｇ））では、素子の初期抵抗が高くなり過ぎ、必要なコンダクタンス値に書き込み動作を行うことができなかった。従って、中間抵抗値の制御および保持が可能な記憶素子１のイオン源層２１中の酸素含有量は１０％〜５５％であることがわかる。
（実験６：抵抗変化層の材料）
サンプル１−１と同様の工程を経て記憶素子１（サンプル６−１〜６−４）を作製した。このサンプル６−１〜６−４は、イオン源層２１をＺｒ５０Ｔｅ５０−Ｏｘ、抵抗変化層２２を上記サンプルで用いたＡｌＯｘの代わりに、ＨｆＯｘ（サンプル６−１）、ＡｌＮ（サンプル６−２）、ＺｒＯｘ（サンプル６−３）およびＹＯｘ（サンプル６−４）を用いたものである。これらサンプル６−１〜６−４において、上記実験１〜４と同様に、１５０℃，１時間の温度加速保持試験を行い、コンダクタンス値の変化を測定した（図１３（Ａ）〜（Ｄ））。図１３（Ａ）〜（Ｄ）から、サンプル６−１〜６−４共に、本実施の形態に対応する上記サンプル結果と同様にレベル１およびレベル２のどちらにおいても温度加速保持試験後コンダクタンス値のシフトが少なく、良好な保持性能が得られた。よって、本技術の記憶素子は、抵抗変化層２２は金属元素の酸化膜や窒化膜あるいは酸窒化膜であればよく、特に限定されないといえる。
上記実験１〜６の結果から、記憶素子は記憶層を構成する抵抗変化層およびイオン源層のうち、イオン源層の材料としてカルコゲン元素、酸素および遷移金属元素として第４族〜第６族の金属元素を用いることにより、抵抗変化層の材料に寄らず、高抵抗と低抵抗の中間状態の抵抗値の保持性能と制御性が向上することがわかった。これにより、抵抗変化型多値メモリの性能向上を実現でき、高容量な抵抗変化メモリ（記憶装置）を提供することが可能となる。更に、イオン源層２１内の酸素量を１０％以上５５％以下、遷移金属元素とカルコゲン元素との比率を３／７以上７／３以下とすることで、中間抵抗値の保持性能を更に向上させることが可能となり、より信頼性の高い記憶装置を提供することができる。
以上、一実施の形態および実施例を挙げて本開示を説明したが、本開示は、上記実施の形態等に限定されるものではなく、種々変形することが可能である。
例えば、上記実施の形態および実施例では、記憶素子１，２およびメモリセルアレイの構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。また、上記実施の形態等において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、イオン源層２１には、上記組成比率や多値メモリに対する要求特性を崩さない範囲で添加元素を使用してもよい。
更に、上記実施の形態等の記憶素子１は、イオン源層と抵抗変化層の位置を上下入れ替えた逆転構造としてもよく、メモリ容量を増大させるため、適切なダイオードと組み合わせたクロスポイント構造・方式としたり、メモリ素子を縦方向に積層しても良く、公知の様々なタイプのメモリ構造に適用できる。
なお、本技術は以下のような構成も取ることができる。
（１）第１電極、記憶層および第２電極をこの順に有し、前記記憶層は、少なくともカルコゲン元素、酸素および遷移金属元素を含むイオン源層を備え、前記遷移金属元素は、周期律表第４族、第５族および第６族に含まれる１種あるいは２種以上の金属元素からのみ選ばれる記憶素子。
（２）前記イオン源層に含まれる酸素量は１０％以上５５％以下である、前記（１）に記載の記憶素子。
（３）前記イオン源層に含まれる前記遷移金属元素とカルコゲン元素との比は、３／７以上７／３以下である、前記（１）または（２）に記載の記憶素子。
（４）前記遷移金属元素は、チタン（Ｔｉ），ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）のうちの少なくとも１種である、前記（１）乃至（３）のいずれか１つに記載の記憶素子。
（５）前記記憶層は抵抗変化層が第１電極側にあり、この抵抗変化層は金属元素の酸化膜、窒化膜または酸窒化膜によって構成されている、前記（１）乃至（４）のいずれか１つに記載の記憶素子。
（６）前記第１電極および前記第２電極への電圧印加によって抵抗変化層内に前記金属元素を含む、あるいは酸素欠陥を含む低抵抗部が形成されることにより抵抗値が変化する、前記（１）乃至（５）のいずれか１つに記載の記憶素子。
（７）前記イオン源層は銅（Ｃｕ）およびアルミニウム（Ａｌ）を含まない、前記（１）乃至（６）のいずれか１つに記載の記憶素子。
（８）第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、前記記憶層は、少なくともカルコゲン元素、酸素および遷移金属元素を含むイオン源層を備え、前記遷移金属元素は、周期律表第４族、第５族および第６族に含まれる１種あるいは２種以上の金属元素からのみ選ばれる記憶装置。
１…記憶素子。２…メモリセルアレイ、１０…下部電極、２０…記憶層、２１…イオン源層、２２…抵抗変化層、３０…上部電極、４１…基板、４２…素子分離層、４３…ソース／ドレイン領域、４４…ゲート電極、４５，４７…プラグ層、４６…金属配線層、４８…アクティブ領域、５１，５２…コンタクト部

Claims (7)

  1. 第１電極、記憶層および第２電極をこの順に有し、
    前記記憶層は、
    少なくともカルコゲン元素、酸素および遷移金属元素を含むイオン源層を備え、
    前記遷移金属元素は、周期律表第４族、第５族および第６族に含まれる１種あるいは２種以上の金属元素からのみ選ばれ、
    前記イオン源層に含まれる酸素量は２８％以上５０％以下である
    記憶素子。
  2. 前記イオン源層に含まれる前記遷移金属元素と前記カルコゲン元素との組成比は、０．７５以上２．３３以下である、請求項１に記載の記憶素子。
  3. 前記遷移金属元素は、チタン（Ｔｉ），ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）のうちの少なくとも１種である、請求項１または２に記載の記憶素子。
  4. 前記記憶層は抵抗変化層が第１電極側にあり、前記抵抗変化層は金属元素の酸化膜、窒化膜または酸窒化膜によって構成されている、請求項１乃至３のいずれか１つに記載の記憶素子。
  5. 前記第１電極および前記第２電極への電圧印加によって前記抵抗変化層内に前記金属元素を含む、あるいは酸素欠陥を含む低抵抗部が形成されることにより抵抗値が変化する、請求項４に記載の記憶素子。
  6. 前記イオン源層は銅（Ｃｕ）およびアルミニウム（Ａｌ）を含まない、請求項１乃至５のいずれか１つに記載の記憶素子。
  7. 第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
    前記記憶層は、
    少なくともカルコゲン元素、酸素および遷移金属元素を含むイオン源層を備え、
    前記遷移金属元素は、周期律表第４族、第５族および第６族に含まれる１種あるいは２種以上の金属元素からのみ選ばれ、
    前記イオン源層に含まれる酸素量は２８％以上５０％以下である
    記憶装置。
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