JP6044632B2 - カラムa/d変換器、カラムa/d変換方法、固体撮像装置およびカメラシステム - Google Patents
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Description
これは、画素内に配置されたFDアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置(以下、ADC(Analog Digital Converter)と略す)を備え、デジタル信号として画素信号を取り出すタイプである。
さらに、固体撮像装置1は、デジタル−アナログ変換装置(以下、DAC(Digital - Analog Converter)と略す)6、およびアンプ回路(S/A)7を有する。
各カラム処理回路(ADC)51は、DAC6により生成される参照信号を階段状に変化させたランプ波形(RAMP)である参照信号RAMP(Vslop)と、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器51−1を有する。
さらに、各カラム処理回路51は、比較器51−1の比較時間をカウントし、そのカウント結果を保持するカウンタラッチ51−2を有する。
カラム処理回路51は、nビットデジタル信号変換機能を有し、垂直信号線(列線)8−1〜8−n毎に配置され、これにより列並列ADCブロックが構成される。
各メモリ51−2の出力は、たとえばkビット幅の水平転送線9に接続されている。
そして、水平転送線9に対応したk個のアンプ回路7が配置される。
このとき、アナログ電位Vslと参照信号RAMP(Vslop)のレベルが交差し比較器51−1の出力が反転するまで基準クロックCKを用いてカウンタラッチ51−2でカウントが行われる。これにより、垂直信号線8の電位(アナログ信号)Vslがデジタル信号に変換される(AD変換される)。このとき、カウンタはフルビットリップルカウンタとして構成される。
このAD変換は、1度の読出しで2回行われる。
1回目は単位画素21のリセットレベル(P相)が垂直信号線8(−1〜−n)に読み出され、AD変換が実行される。
このリセットレベルP相には画素毎のばらつきが含まれる。
2回目は各単位画素21で光電変換された信号が垂直信号線8(−1〜−n)に読み出され(D相)、AD変換が実行される。
このD相にも、画素毎のばらつきが含まれるため、(D相レベル−P相レベル)を実行することで、相関二重サンプリング(CDS)が実現できる。
デジタル信号に変換された信号はカウンタラッチ51−2に記録され、水平(列)転送走査回路4により、順番に水平転送線9を介してアンプ回路7に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
このため、クロック周波数が高くなり、水平カラム数が大きくなると、各カラムにおけるカウンタで消費する電力が大きくなり、製品性を損なうと同時にIRドロップ等による動作マージンの低下等の弊害を生じる。
また、基準クロック配線の負荷が大きいことで、高速な基準クロックになるほどクロックデューティ劣化が大きくなりAD分解能の限界が生じる。
図3および図4に示すように、アレイ状に配置されたカウンタが同時動作することによってIRドロップ等に起因して発生する電流変動ΔIとパッケージのL成分で、カラムA/D変換器としては巨大な内部電源電圧の変動ΔV(=−L×Δdi/Δt)が発生する。
カラムA/D変換器では、図3に示すように、数千カラムが同時並列的に動作することから瞬時に電流が増大する。
また、本発明の固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、第1チップと、第2チップと、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するカラムA/D変換器を含み、上記カラムA/D変換器は、アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換機能を含む複数のカラム処理部と、1または複数のカラム処理部ごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも2以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、上記画素部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第2チップは、上記画素信号読み出し部が配置され、上記第1チップと上記第2チップ間の配線は、上記第1チップに形成されたビアを通して接続されている。
また、本発明のカメラシステムは、固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、第1チップと、第2チップと、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するカラムA/D変換器を含み、上記カラムA/D変換器は、アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換機能を含む複数のカラム処理部と、1または複数のカラム処理部ごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも2以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、上記画素部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第2チップは、上記画素信号読み出し部が配置され、上記第1チップと上記第2チップ間の配線は、上記第1チップに形成されたビアを通して接続されている。
なお、説明は以下の順序で行う。
1.半導体装置の概要
1.1 半導体装置における第1の配置構成例
1.2 半導体装置における第2の配置構成例
1.3 半導体装置における第3の配置構成例
2.固体撮像装置の概要
2.1 固体撮像装置の基本的な構成例
2.2 列並列ADC搭載固体撮像装置の全体構成例
2.3 第1のカラムADCの基本構成例
2.4 グレイコードカウンタの構成例
2.5 カウント開始コードを意図的にずらす制御の概要
2.6 カウント開始ずらし部の第1の構成例
2.7 カウント開始ずらし部の第2の構成例
2.8 下位ビットラッチ部および上位ビットリップルカウンタの構成例
2.9 第2のカラムADCの基本構成例
3.1 固体撮像装置における第1の配置構成例
3.2 固体撮像装置における第2の配置構成例
3.3 固体撮像装置における第2の配置構成例
4.カメラシステムの構成例
図5は、本実施形態に係る半導体装置の積層構造の一例を示す図である。
本実施形態の半導体装置100は、アレイ状に配置された、光電変換素子等を含む複数のセンサを有する。
以下では、このような構成を有する半導体装置の構成例を説明した後、半導体装置の一例として固体撮像装置であるCMOSイメージセンサの構成例について説明する。
そして、入力波形に与える誤差を低減でき、消費電流、雑音、面積の増大を招くことなく精度の向上を図れ、AD変換器誤差や画質劣化を抑止することが可能で、固体撮像装置に適用可能なシングルスロープ型AD変換器の具体的な構成例について詳細に説明する。
積層される第1チップ110と第2チップ120は、第1チップ110に形成されたビア(TC(S)V(Through Contact(Silicon) VIA)により電気的に接続される。
この半導体装置100は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。
第2チップ120は第1チップ110からTCVを介して転送されるアナログ信号を量子化する回路および信号処理回路を含むロジックチップ(デジタルチップ)で構成される。
ボンディングパッドBPDおよび入出力回路は第2チップ120に形成されており、第1チップ110には、第2チップ120にワイヤーボンドするための開口部OPNが形成されている。
第1チップ110と第2チップ120間の電気的接続は、たとえばビア(TCV)を通して行われる。
TCV(ビア)の配置位置はチップ端、もしくはパッド(PAD)と回路領域の間とする。
たとえば、制御信号ならびに電力供給用TCVは主にチップ角部の4箇所に集中し、第1チップ110の信号配線領域を削減することができる。
第1チップ110の配線層数削減により、電源線抵抗が増加し、IR-Dropが増大する課題に対し、TCVを有効に配置することで、第2チップ120の配線を用いて第1チップ110の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
図6は、本実施形態に係る半導体装置における回路等の第1の配置構成例を示す図である。
図6の半導体装置100Aは、積層構造を有する第1チップ110Aと第2チップ120Aの回路等の配置が容易に理解できるように、第1チップ110Aと第2チップ120Aが2次元的に展開されて示されている。
第1チップ110Aにおいて、第1信号線LSG1(−0,−1、・・・)には、各センサ111(−0,−1、・・・)のセンサ信号を第1クロックCLK11でサンプリングするサンプルホールド(SH)回路112(−0,−1、・・・)が配置されている。 第1信号線LSG1(−0,−1、・・・)には、それぞれサンプルホールド(SH)回路112(−0,−1、・・・)の出力センサ信号を増幅する増幅器(アンプ)113(−0,−1、・・・)が配置されている。
そして、第1チップ110Aには、第1信号線LSG1(−0,−1、・・・)を第2チップ120A側と電気的に接続し、センサ信号を伝送するためのTCV114(−0,−1、・・・)が形成されている。
なお、図示していないが、第1チップ110Aには、電源や制御信号用のTCVも形成される。
各第2信号線LSG2(−0,−1、・・・)には、TCV114を伝送されたセンサ信号を第2クロックCLK12でサンプリングするサンプリングスイッチ121(−0,−1、・・・)が配置されている。
各第2信号線LSG2(−0,−1、・・・)には、サンプリングスイッチ121(−0,−1、・・・)でサンプリングされた信号を量子化する量子化器122(−0,−1、・・・)が配置されている。
第2チップ120Aには、各量子化器122(−1,−2、・・・)で量子化された信号をデジタル演算処理する信号処理回路123が配置されている。
ここで、センサ111からSH回路112から出力される信号の電力が十分に大きい場合については、アンプはなくとも良い。
TCV114を通して伝送された信号はロジックチップ(デジタルチップ)である第2チップ120A上のサンプリングスイッチ121でサンプリングされ、量子化器122を用いて電圧方向に量子化される。このようにしてデジタル化したデータは信号処理回路123で演算処理される。
この場合についても、隣接するTCV114からの信号の干渉が発生する。
ただし、SH回路112でサンプルホールドするタイミングを制御する第1クロックCLK11と、第2チップ120A上で離散時間アナログ信号をサンプリングする第2クロックCLK12のタイミングを適切に制御することにより、TCV間の干渉を回避できる。
図7の(A)はTCVを伝送された信号が供給されるノードND11の信号波形を、図7の(B)は第1クロックCLK11を、図7の(C)は第2クロックCLK12を、それぞれ示している。
第1クロックCLK11はすべてのセンサ111に接続されたSH回路112で共通のタイミングを使用しているため、ノードND11と隣接するノードND12の信号遷移の時間は理想的には同期化されている。
ただし、たとえば信号の配線遅延などでノードND11とノードN12にセンサからの信号出力タイミングがずれた場合については、図7の(A)に示すようにノードN11の信号に干渉に起因するヒゲが発生する。
しかしながら、1データ伝送する区間において信号はSH回路112で既に時間離散化されているため、この区間においては一定値であり、十分に時間を経過すれば所望の値に静定する。
この十分に値が静定したタイミングで第2クロックCLK12を用いてサンプリングを行うように駆動を行うことで、TCV114の干渉により発生する誤差を無視できるレベルまで低減することが可能となる。
図8は、本実施形態に係る半導体装置における回路等の第2の配置構成例を示す図である。
すなわち、第2チップ120Bにおいて、各第2信号線LSG2(−0,−1、・・・)に配置されるサンプリングスイッチ121(−0,−1、・・・)と量子化器122(−0,−1、・・・)の配置位置(接続位置)が逆になっている。
この場合、サンプリングスイッチ121の動作はフリップフロップを各信号に対して設けることで実現される。
図9は、本実施形態に係る半導体装置における回路等の第3の配置構成例を示す図である。
すなわち、第2チップ120Cにおいては、サンプリングスイッチと量子化器の代わりに、比較器124(−0,−1、・・・)およびカウンタ125(−0,−1、・・・)が設けられている。
この場合に図7と同様の原理で隣接カラムからの干渉を低減できることを図10に示す。図9の構成において、AD変換動作はランプ波RAMPと信号を比較し、この時間をカウンタ125でデジタル値に変換することで行われている。したがって、ランプ波およびカウンタ125が動作していない時間については、AD変換器で信号の取り込みは行われない。
ここで図10に示すように、信号出力LSGO-Nが十分に静定してから、ランプ波の遷移およびカウンタの動作を開始することにより、図7と同様に隣接TCVからの干渉による誤差を低減することが可能になる。
本実施形態に係る半導体装置の一例として固体撮像装置であるCMOSイメージセンサの構成例について説明する。
図11は、本実施形態に係る固体撮像装置(CMOSイメージセンサ)の基本的な構成例を示す図である。
そして、行選択回路220およびカラム読み出し回路230により画素信号読み出し部が形成される。
本実施形態において、この積層構造においては、基本的に、第1チップ110には画素部210が配置され、第2チップ120に画素信号読み出し部を形成する行選択回路220およびカラム読み出し回路230が配置される。
そして、画素の駆動信号や画素(センサ)のアナログ読み出し信号、電源電圧等は第1チップ110の形成されるTCVを通して、第1チップ110と第2チップ120間で送受される。
そして、画素回路210Aは、この1個の光電変換素子(受光部)211に対して、転送トランジスタ(転送ゲート)212、リセットトランジスタ213、増幅トランジスタ214、および選択トランジスタ215の4つのトランジスタを能動素子として有する。
転送素子としての転送トランジスタ212は、光電変換素子211と入力ノードとしてのフローティングディフュージョンFDとの間に接続され、転送制御線LTRGを通じてそのゲート(転送ゲート)に制御信号である転送信号TRGが与えられる。
これにより、転送トランジスタ212は、光電変換素子211で光電変換された電子をフローティングディフュージョンFDに転送する。
これにより、リセット素子としてのリセットトランジスタ213は、フローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。
増幅トランジスタ214と選択トランジスタ215は電源電圧VDDが供給される電源ラインLVDDと信号線LSGNとの間に直列に接続されている。
このように、増幅トランジスタ214は、選択トランジスタ215を介して信号線LSGNに接続され、画素部外の定電流源ISとソースフォロアを構成している。
そして、選択制御線LSELを通してアドレス信号に応じた制御信号である選択信号SELが選択トランジスタ215のゲートに与えられ、選択トランジスタ215がオンする。
選択トランジスタ215がオンすると、増幅トランジスタ214はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を信号線LSGNに出力する。信号線LSGNを通じて、各画素から出力された電圧は、カラム読み出し回路230に出力される。
これらの動作は、たとえば転送トランジスタ212、リセットトランジスタ213、および選択トランジスタ215の各ゲートが行単位で接続されていることから、1行分の各画素について同時に行われる。
LRST、LTRG、LSELの各制御線はそれぞれM本ずつ設けられている。
これらのリセット制御線LRST、転送制御線LTRG、および選択制御線LSELは、行選択回路220により駆動される。
そして、本実施形態においては、第1チップ110に配置される増幅トランジスタ214とソースフォロワを形成する定電流源ISは第2チップ120側に配置される。
行選択回路220は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
カラム読み出し回路230は、CDS回路やADC(Analog digital converter:アナログデジタルコンバータ)を含む。
なお、本実施形態に係る固体撮像装置(CMOSイメージセンサ)は、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置(以下、ADCと略すこともある)を搭載した固体撮像装置(CMOSイメージセンサ)として構成することも可能である。
ここでは、まず、列並列ADC搭載固体撮像装置の全体の構成例について説明する、その後、下位ビットグレイコードおよび上位ビットバイナリコードする複合カウンタがアレイ状に配置された第1のカラムADCを含む第1の固体撮像装置(CMOSイメージセンサ)について説明する。
その後に、全ビットバイナリコードのカウンタがアレイ状に配置された第2のカラムADCを含む第2の固体撮像装置(CMOSイメージセンサ)について説明する。
すなわち、本実施形態においては、カウンタ動作によるIRドロップ量を軽減し、電源電圧変動量の低減、および低電源電圧動作を容易に実現する。
たとえば、アレイ状に配列された複数のカウンタのクロック供給経路とコードずらし経路で論理和(OR)をとり、カウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらすように構成される。
これにより、カウント動作時の消費電流を分散させることでIRドロップ量を低減でき、カウンタの特性劣化を改善でき、画質向上に寄与する。
カウント開始コードを意図的にずらすことでIRドロップを低減でき、電源電圧変動量の低減、および低電源電圧動作の実力改善に効果がある。
後で述べるように、カウント開始コードの意図的なずらし制御は単純で、カウント動作外の期間に処理するため、カウンタの特性に影響を及ぼすことはなく、ケアが容易である。
また、アレイごとに回路を必要としないため、サイズインパクトも小さい。
図13は、本実施形態に係る列並列ADC搭載固体撮像装置(CMOSイメージセンサ)の構成例を示すブロック図である。
図14は、図13の列並列ADC搭載固体撮像装置(CMOSイメージセンサ)における要部をより具体的に示すブロック図である。
固体撮像装置300は、D/A変換器361を含むDACおよびバイアス回路360、アンプ回路(S/A)370、および信号処理回路380を有する。
これらの構成要素のうち、画素部310、垂直走査回路(行選択回路)320、水平転送走査回路330、カラムADC350、DACおよびバイアス回路360、並びにアンプ回路(S/A)370はアナログ回路により構成される。
また、タイミング制御回路340、および信号処理回路380はデジタル回路により構成される。
カラムADC350は、たとえば、アレイ状に配列された複数のカウンタのクロック供給経路とコードずらし経路でORをとり、カウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらす構成を含む。
これにより、カウント動作時の消費電流を分散させることでIRドロップ量を低減でき、カウンタの特性劣化を改善でき、画質向上に寄与する。
カウント開始コードを意図的にずらすことでIRドロップを低減でき、電源電圧変動量の低減、および低電源電圧動作の実力改善に効果がある。
後で述べるように、カウント開始コードの意図的なずらし制御は単純で、カウント動作外の期間に処理するため、カウンタの特性に影響を及ぼすことはなく、ケアが容易である。
また、アレイごとに回路を必要としないため、サイズインパクトも小さい。
また、固体撮像装置300においては、画素部310の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像装置300においては、制御回路として内部クロックを生成するタイミング制御回路340、行アドレスや行走査を制御する垂直走査回路(行選択回路)320、そして列アドレスや列走査を制御する水平転送走査回路330が配置される。
また、タイミング制御回路340は、PLL回路341を含む。
PLL回路341は、カラムADC350のカウント動作に用いられる、たとえば周波数900MHzの基準クロックPLLCKを生成する。
PLL回路341は、カラムADC350の複数カラムに一つ配置されるグレイコードカウンタ、あるいは全ビットバイナリカウンタにクロックを供給するクロック供給線LCKに出力する。
カラムADC350では、各カラム部でそれぞれ、画素部310のアナログ出力をDAC361からの参照信号(ランプ信号)RAMPを使用したAD変換、およびデジタルCDSを行い、数ビットのデジタル信号を出力する。
後段の信号処理回路380では、縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
本実施形態の固体撮像装置300においては、信号処理回路380のデジタル出力がISPやベースバンド(base band)LSIの入力として送信される。
図15および図16は、本実施形態に係る第1のカラムADC(カラムA/D変換器)350Aの基本的な構成例を示す図である。
第1のカラムADC350Aは、各カラムにおける下位側ビットのカウント動作は行わず、複数カラムにひとつ配置した、基準クロックPLLCKに同期してカウントを行うNビットグレイコードカウンタの出力コードを各カラムでラッチする構成を採用する。これにより、AD変換値を確定する。
本実施形態に係る第1のカラムADC350Aにおいては、タイミング制御回路340のPLL回路341で生成される基準クロックPLLCKは数ユニットのグレイコードカウンタのみに入力される。
このため、配線負荷が軽く、動作周波数を大きくすることができる。
本実施形態では、このとき、クロック供給前に疑似的なカウント動作を行わせるために、コードずらし経路より、カウント開始コードを意図的にずらすように、グレイコードカウンタへのクロック入力ラインにカウント開始ずらし部410が配置される。
また、本実施形態のカラムADC350Aにおいては、カラム毎に下位ビットのカウント動作を行わないことから消費電力を小さく抑えることができる。
第1のカラムADC350Aにおいては、カウンタ上位側ビットに関しては、カウンタ出力Nビット目のコード(クロック)を用いて、リップルカウント動作を行うことができる。
これにより、カラム内デジタルCDS(Correlated Double Sampling;相関二重サンプリング)を行うことができ、水平転送配線面積を抑えることも可能としている。
また、第1のカラムADC350Aは、カラム内に加算器等を配置することにより、ラッチした下位ビットに関してもカラム内でいわゆる垂直(V)方向加算を行う構成をとることも可能である。
本実施形態の第1のカラムADC350Aは、同時間分解能をもつ場合のフルビットリップルカウンタ方式と比較して、消費電力を1/8程度まで抑えることが可能となっている。
本実施形態に係る第1のカラムADC350Aは、たとえば下位5ビット、上位10ビットのADCとして構成される。
第1のカラムADC350Aは、各ADCブロック350−1〜350−Pに一つのグレイコードカウンタ300−1〜300−Pが配置されている。グレイコードカウンタ300−1〜200−Pは、コード変換カウンタとして機能する。
各カラムには、カラム毎に比較処理、下位ビットラッチ、並びに上位ビットカウント動作を行うカラム処理部500が配置されている。
カラム処理部500は、比較器510の出力およびグレイコードカウンタ400−1〜400−Pのカウント結果を受けてカウント値をラッチする下位Nビットの下位ビットラッチ部520を有する。
カラム処理部500は、下位ビットラッチ部520の最上位側下位ビットラッチ回路のラッチ出力を受けてカウント動作を行う上位Mビット用の上位ビットカウンタ部530を有する。
また、カラム処理部500は、最上位側下位ビットラッチ回路の出力と上位ビットリップルカウンタ530の最下位側上位ビットリップルカウンタ回路との間に、ビット非整合性を防止するビット非整合性防止回路540を有する。
また、グレイコードカウンタ400と下位ビットラッチ部520により第1のカウンタが形成され、上位ビットカウンタ部530により第2のカウンタが形成される。
各カラム処理部500の比較器510は、この参照信号RAMPと画素部310のアドレス指定された画素から垂直信号線LSGNに読み出されたアナログ信号VSLとを比較する。
ここでは、比較器510は、参照信号PAMPとアナログ信号VSLが一致するまでは出力信号VCOをハイレベルで出力し、一致すると出力信号VCOのレベルをハイレベルからローレベルに反転する。
本実施形態では、この比較器510の出力信号VCOの出力レベルが反転したことをトリガとして下位ビットラッチ部520におけるグレイコードGC[0]〜GC「4」のラッチ動作が行われる。
各グレイコードカウンタ400は、タイミング制御回路140のPLL回路141で生成され、クロック供給線LPLLCKを伝搬される、たとえば周波数fn(MHz)の基準クロックPLLCKを受けデジタルコードであるNビットのグレイコードGCを生成する。
複数のNビットのグレイコードGCは、1ビットのみ論理[0]と論理[1]間のレベル遷移がおこるコードとして形成される。
本実施形態のグレイコードカウンタ400は、周波数fnの基準クロックPLLCKを受けてカウント動作を行い、分周した周波数の5(=N)ビットのグレイコードGC[0]〜GC[4]を生成する。
グレイコードカウンタ400は、周波数(1/2)fnの最下位のグレイコードGC[0]を生成し、周波数(1/4)fnのグレイコードGC[1]を生成し、周波数(1/8)fnMHzのグレイコードGC[2]を生成する。
グレイコードカウンタ400は、周波数(1/16)fnのグレイコードGC[3]おおび最上位のグレイコードGC[4]を生成する。
各グレイコードカウンタ400は、生成したグレイコードを同じADCブロック150−1〜150−Pに含まれる複数カラム分の下位ビットラッチ部520に供給する。
そして、基準クロックPLLCKと同じ周波数のクロックCKおよびその反転信号XCKで各ビットの同期を取り直して、グレイコードGC[0]〜GC[4]を出力する。
本実施形態においては、クロック供給線LCKを伝送される基準クロックPLLCKのデューティの崩れを防止するために、図7に示すような構成を採用している。
すなわち、PLL回路141の出力部からラム全体に配線される主クロック供給線MLCKにはひとつのCMOSバッファによる一つずつの主インバータMIVをリピータとして用いている。
そして、各ADCブロック150−1〜150−Pのグレイコードカウンタ400に分岐する副クロック供給線SLCKには、基準クロックPLLCKが正論理で供給されるように、反転回路としての副インバータSIVが選択的に配置される。
図7の例では、ADCブロック150−1のグレイコードカウンタ400−1にはリピータとしての主インバータMIVを介していないことから、副クロック供給線SLCKには副インバータSIVは配置されていない。
ADCブロック150−2のグレイコードカウンタ400−2には、リピータとしての主インバータMIVを介していることから、副クロック供給線SLCKには副インバータSIVが配置されている。
以下同様に構成される。
このような構成を採用することにより、周波数fn(MHz)程度の高速な基準クロックPLLCKのデューティに崩れを防止しながら、略50%に保持しつつ、供給先のグレイコードカウンタ400に伝送することができる。
図17は、第1のカラムADCに適用されるカウント開始コードを意図的にずらす制御の具体的なタイミングチャートを示す図である。
図18は、図17のように反映タイミングをずらすことにより、数千カラムが同時並列的に動作した場合でも瞬時電流を平均化させて小さくなる様子を概念的に示す図である。
図19は、図17のように反映タイミングをずらすことにより、アレイ状に配置されたカウンタが同時動作した場合でも電源ドロップが平均化されることを説明するための図である。
図20は、比較例として、カウント開始コードを意図的にずらす制御を行わない場合の具体的なタイミングチャートを示す図である。
この場合、たとえばタイミング制御回路340の制御の下に生成される開始コードずらしパルスSPPが各カウント開始ずらし部410に異なるパルス数をもって供給される。
この制御により、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタにおいては、図18および図19に示すように、複数カラムに対応するカウンタ回路の上位ビットバイナリコードへのクロック反映タイミングが分散される。このため、カウント時の電源変動を抑制できる。
また、もっとも電源変動が大きくなる状態である複数カラム対応のカウンタ回路(本例ではグレイコードカウンタ)のオール“0”からオール“1”への一斉動作タイミングも同様に分散できる。
この点に関しては、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタ、後述する全ビットバイナリコードのカウンタどちらにも効果がある。
図3および図4に示すように、アレイ状に配置されたカウンタが同時動作することによってIRドロップ等に起因して発生する電流変動ΔIとパッケージのL成分で、カラムA/D変換器としては巨大な内部電源電圧の変動ΔV(=−L×Δdi/Δt)が発生する。
カラムA/D変換器では、図3に示すように、数千カラムが同時並列的に動作することから瞬時に電流が増大する。
図21は、本実施形態に係るカウント開始ずらし部の第1の構成例を示す図である。
図22は、比較例としてカウント開始ずらし部を持たない場合のグレイコードカウンタへのクロック供給部を示す図である。
なお、図21および図22においては、理解を容易にするために、グレイコードカウンタが2つの場合を例に示している。
そして、それぞれのグループに対応する各コードずらし経路LSPP1−1,LSPP1−2に外部で生成された異なるパルス数のコードずらしパルスSPP1、SPP2を伝搬させる。図21の例では、コードずらしパルスSPP1のパルス数は2であり、コードずらしパルスSPP2のパルス数は1である。
このように、第1の構成例では、アレイ状に配列された複数のカウンタのクロック供給経路とコードずらし経路でORをとり、カウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらす。
この第1の構成例では、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタにおいては、複数カラムに対応するカウンタ回路の上位ビットバイナリコードへのクロック反映タイミングが分散される。このため、カウント時の電源変動を抑制できる。
また、もっとも電源変動が大きくなる状態である複数カラム対応のグレイコードカウンタのオール“0”からオール“1”への一斉動作タイミングも同様に分散できる。
カラムA/D変換器では、数千カラムが同時並列的に動作することから瞬時に電流が増大する。
図23は、本実施形態に係るカウント開始ずらし部の第2の構成例を示す図である。
主コードずらし経路MLSPP1を各グループのOR回路411−1,−2の入力段で副コードずらし経路SLSSP1−1,−2に分岐されている。
そして、図23の構成では、主コードずらし経路MLSPP1の分岐領域の前のパルス数を調整(削除)するパルス数調整部412−1,412−2・・・が配置されている。
パルス数が14の削減されたコードずらしパルスSPP10は、次段のパルス数調整部412−2でたとえばパルスが2個削除されて、12個のパルスのコードずらしパルスが副コードずらし経路SLSSP1−2に分岐されてOR回路4112−2に供給される。
このように、第2の構成例では、パルス数を分岐させる毎に削減させてカウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらす。
フリップフロップ4121は、D入力が電源電位VDDに接続され、Q出力が次段のフリップフロップ4122のD入力に接続され、フリップフロップ4122の出力がAND回路4123の一方に入力に接続されている。
そして、AND回路4123の他方の入力および出力が主コードずらし経路MLSSP1に接続されている。すなわち、AND回路4123は主コードずらし経路MLSSP1に挿入されている。
図24の例は、グループ1にのみ外部で生成された単一のパルスを入力し、内部でパルス数を減らして後段に伝達するだけの簡単な回路構成である。
図25の(A)および(B)は、カウント開始コードを意図的にずらす制御を採用しない場合と採用した場合のCDS読み出し方式を模式的に示す図である。
図25の(A)がカウント開始コードを意図的にずらす制御を採用しない場合を、図25の(B)がカウント開始コードを意図的にずらす制御を採用した場合を、それぞれ示している。
下位ビットラッチ部520は、同じADCブロック150−1〜150−Pのグレイコードカウンタ400で生成されたグレイコードGC[0]〜GC[4]を、同じカラムの比較器510の出力がローレベルに反転したことをトリガとしてラッチする機能を有する。
図28は、本実施形態に係る下位ビットラッチ部にラッチされるグレイコードおよび上位ビットリップルカウンタの各カウンタ出力の一例を示す図である。
各カラムに配置される下位ビットラッチ部520は、各グレイコードGC[0]〜GC[4]をラッチする下位ビットラッチ回路(LTC)521〜525(52N)、および比較器510の出力を入力する比較器出力入力部(VCO入力部)526を有する。
下位ビットラッチ回路522は、グレイコードカウンタ400によるグレイコードGC[1]を取り込んでラッチする。
下位ビットラッチ回路523は、グレイコードカウンタ400によるグレイコードGC[2]を取り込んでラッチする。
下位ビットラッチ回路524は、グレイコードカウンタ400によるグレイコードGC[3]を取り込んでラッチする。
下位ビットラッチ回路525は、グレイコードカウンタ400によるグレイコードGC[4]を取り込んでラッチする。
この場合、後段の信号処理回路380において、P相のデータ処理が行われる。
図28の(A)〜(C)は、本実施形態に係る下位ビットラッチ部におけるラッチ処理に好適な駆動方法である遅延VCO駆動について説明するための図である。
図28の(A)は、一つのADCブロックにおける下位ビットラッチ部を模式的に示している。
図28の(B)は、比較器510の出力信号VCOを遅延させない通常VCO駆動のためのタイミングを示している。
図28の(C)は、比較器510の出力信号VCOを遅延させる遅延VCO駆動のためのタイミングを示している。
比較器510の出力信号VCOを遅延させる遅延VCO駆動の場合、図28の(C)に示すように、信号VCOの立ち下がりのタイミングから数n秒後にラッチする。その結果、信号VCOのエッジタイミングまでは、ラッチノードND522のトグルが生じないことから消費電力を抑えることが可能となる。
この遅延VCO駆動の場合、たとえばVCO入力部526において遅延素子を配置し手調整するように構成することが可能である。
このような構成を有する下位ビットラッチ部520の出力側にビット非整合性を防止するビット非整合性防止回路540を介して上位ビットカウンタ部530が配置されている。
リップルカウンタCT531〜CT540は、アップダウン(U/D)カウンタとして形成される。
上位ビットカウンタ部530は、図9に示すように、下位ビットラッチ部520の最上位側の下位ビットラッチ回路525にラッチされたグレイコードGC[N(=4)]の立ち下りのタイミングで最下位側のリップルカウンタCT531でカウントされる。
次に、次段のリップルカウンタCT532は、前段のリップルカウンタCT531の出力信号の立ち下りのタイミングでカウントされる。
以下同様に、前段のリップルカウンタの出力信号の立ち下がりのタイミングでカウント動作が行われる。
図29は、本実施形態に係る上位側リップルカウンタの具体的な構成例を示す回路図である。
ここでは、リップルカウンタCT531を例に説明する。
NANDゲートNA531の第1入力端子がORゲートOR531の出力が供給され、第2入力端子に第2外部制御信号xRVDCKが供給される。
NANDゲートNA531の出力がフリップフロップFF531のクロックノードND531に接続されている。
フリップフロップFF531は、ノードND531がハイレベルの場合には、出力ノードND532のラッチデータがQ入力側レベルの反転レベルとなる。
図30は、図29のリップルカウンタCT531におけるP相およびD相切り替え時のデータ反転機能を説明するための図である。
P相時のデータが第1データに相当し、D相時のデータが第2データに相当する。
図29のリップルカウンタCT531は、各ビットのクロックラインを外部から直接制御し、カウント動作(データ反転)に必要な立ち上がり(Rise)/立ち下り(Fall)エッジを唯一一回強制付加することで、全ビットのデータ反転を実現可能である。
本例の場合、第1外部制御信号HLDCKをハイレベルに保持した状態で、第2外部制御信号xRVDCKをハイレベルからローレベルに切り替えることにより、ノードND531のレベルをローレベルからハイレベルに切り替えることができる。
これにより、データを反転させることができる。
この例では、カウントアップ動作を行い、カウント値が「6」になった後に、第1外部制御信号HLDCKをハイレベルに保持した状態で、第2外部制御信号xRVDCKをハイレベルからローレベルに切り替えて、データ反転を行っている。
これにより、「−7」からのダウンカウントに切り替えられている。
したがって、各カラム処理部500において、下位の5(N)ビットのグレイコードGC[0]〜GC[4]はラッチされたデータが、上位の10(M)ビットは各カラムのリップルカウンタによりCDSされたデータがデータ転送線LTRFに出力される。
これらのデータは、データ転送線LTRを介して信号処理回路180に供給されて、全体的なCDSが行われる。
図33は、本実施形態におけるバイナリデータとグレイコードのCDS演算処理の具体例を示す図である。
以下のCDS演算処理の説明では、簡単化のため、カウント開始コードの意図的なずらし制御については、図25に関連付けて説明したことから省略してある、
信号処理回路380は、グレイコードからバイナリコードへの変換回路181を有している。
変換回路381は、P相のグレイコードGC P[4:0]をバイナリコードBC P[4:0]に変換する。
変換回路381は、D相のグレイコードGC D[4:0]をバイナリコードBC D[4:0]に変換する。
信号処理回路380は、加算部382において上位ビットBIN[14:5]とD相のバイナリコードBC D[4:0]とを加算する。
そして、信号処理回路380は、減算部383において、加算部382の加算結果S182からP相のバイナリコードBC P[4:0]を減算する。
さらに、信号処理回路380は、加算部384において、減算器の減算結果に初期値FV(本実施形態では32)を加算することにより、全体的にCDS演算されたデータCDS DATA[14:0]を得る。
その演算式は、次のように表すことができる。
CDSデータ=バイナリデータ+D相グレイデータ-P相グレイデータ+32digit
すなわち、
CDS DATA[14:0]
=BIN[14:5]+BC D[4:0]−BC P[4:0]+32
CDS処理部527は、2入力NANDゲートNA521,NA522,NA523(,NA524,NA525)、およびコード変換回路としてのEXORゲートEX521,EX522(,EX523,EX524)を有する。
最下位のバイナリコードBD[0]はNANDゲートNA521の第1入力端子に供給される。NANDゲートNA521の第2入力端子には、パルス信号CNTPLS[0]が供給される。
NANDゲートNA521の出力端子はフリップフロップFF521の端子RCKに接続されている。
そして、フリップフロップFF521の反転出力端XQが自身のデータ入力端Dおよび次段のフリップフロップFF522のクロック端に接続されている。
フリップフロップFF521は、ラッチデータが「0」から「1」になるとキャリーを出力する。
すなわち、下位ビットラッチ回路522のコードラッチ部CLT522にラッチされたグレイコードGC「1」はEXORゲートEX521で前段のバイナリコードBD[0]とEXORがとられてバイナリコードBD[1]に変換される。
最下位のバイナリコードBD[1]はNANDゲートNA522の第1入力端子に供給される。NANDゲートNA522の第2入力端子には、パルス信号CNTPLS[1]が供給される。
NANDゲートNA522の出力端子はフリップフロップFF522の端子RCKに接続されている。
そして、フリップフロップFF522の反転出力端XQが自身のデータ入力端Dおよび次段のフリップフロップFF523のクロック端に接続されている。
フリップフロップFF522は、ラッチデータが「0」から「1」になるとキャリーを出力する。
下位ビットラッチ回路523のコードラッチ部CLT523にラッチされたグレイコードGC「2」はEXORゲートEX522で前段のバイナリコードBD[1]とEXORがとられてバイナリコードBD[2]に変換される。
最下位のバイナリコードBD[2]はNANDゲートNA523の第1入力端子に供給される。NANDゲートNA523の第2入力端子には、パルス信号CNTPLS[2]が供給される。
NANDゲートNA523の出力端子はフリップフロップFF523の端子RCKに接続されている。
そして、フリップフロップFF522の反転出力端XQが自身のデータ入力端Dおよび次段のフリップフロップFF523のクロック端に接続されている。
フリップフロップFF523は、ラッチデータが「0」から「1」になるとキャリーを出力する。
以下に、下位ビットラッチ回路524,525の段においても同様の処理が行われる。
すなわち、本実施形態においては、カウンタ動作によるIRドロップ量を軽減し、電源電圧変動量の低減、および低電源電圧動作を容易に実現する。
たとえば、アレイ状に配列された複数のカウンタのクロック供給経路とコードずらし経路で論理和(OR)をとり、カウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらすように構成される。
これにより、カウント動作時の消費電流を分散させることでIRドロップ量を低減でき、カウンタの特性劣化を改善でき、画質向上に寄与する。
カウント開始コードを意図的にずらすことでIRドロップを低減でき、電源電圧変動量の低減、および低電源電圧動作の実力改善に効果がある。
カウント開始コードを意図的にずらすことで瞬時電流ΔIのピークを分散でき、パッド追加によるチップサイズ増大を回避できる効果がある。
カウント開始コードの意図的なずらし制御は単純で、カウント動作外の期間に処理するため、カウンタの特性に影響を及ぼすことはなく、ケアが容易である。
また、アレイごとに回路を必要としないため、サイズインパクトも小さい。
カラムADC350は、各カラムにおける下位側ビットのカウント動作は行わず、複数カラムにひとつ配置した、基準クロックPLLCKに同期してカウントを行うNビットグレイコードカウンタ400の出力コードを各カラムでラッチする構成を採用する。これにより、AD変換値を確定する。
本実施形態に係るカラムADC350においては、タイミング制御回路340のPLL回路で生成される基準クロックPLLCKは数ユニットのグレイコードカウンタのみに入力される。
このため、配線負荷が軽く、動作周波数を大きくすることができる。
また、本実施形態のカラムADC350においては、カラム毎に下位ビットのカウント動作を行わないことから消費電力を小さく抑えることができる。
カラムADC350においては、カウンタ上位側ビットに関しては、カウンタ出力Nビット目のコード(クロック)を用いて、リップルカウント動作を行うことができる。
これにより、カラム内デジタルCDSを行うことができ、水平転送配線面積を抑えることも可能としている。
また、カラムADC350は、カラム内に加算器等を配置することにより、ラッチした下位ビットに関してもカラム内でいわゆる垂直(V)方向加算を行う構成をとることも可能である。
本実施形態のカラムADC350は、同時間分解能をもつ場合のフルビットリップルカウンタ方式と比較して、消費電力を1/8程度まで抑えることが可能となっている。
次に、全ビットバイナリコードのカウンタを含んで構成される第2のカラムADC(カラムA/D変換器)について説明する。
図35は、図13の列並列ADC搭載固体撮像装置(CMOSイメージセンサ)における要部の他の構成例を示す図であって、本実施形態に係る第2のカラムADC(カラムA/D変換器)の基本的な構成例を示す図ある。
図35においては、第2のカラムADC350Bの構成を、符号650を付して説明する。
比較器651は、DAC361により生成される参照電圧を階段状に変化させたランプ波形(RAMP)である参照電圧Vslopと、行線毎に画素から垂直信号線LSGNを経由し得られるアナログ信号とを比較する。
カウンタ652は、比較器651の比較時間をカウントする。
第2のカラムADC650は、nビットデジタル信号変換機能を有し、垂直信号線(列線)毎に配置され、列並列ADCブロックが構成される。
各ラッチ653の出力は、たとえば2nビット幅の水平転送線LTRFに接続されている。
そして、水平転送線LTRFに対応した2n個のアンプ回路370、および信号処理回路380が配置される。
このとき、比較器651と同ように列毎に配置されたカウンタ652が動作しており、ランプ波形RAMPのある電位Vslopとカウンタ値が一対一対応を取りながら変化することで信号線LSGNの電位(アナログ信号)VSLをデジタル信号に変換する。
参照電圧Vslopの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号VSLと参照電圧Vslopが交わったとき、比較器651の出力が反転し、カウンタ652の入力クロックを停止し、AD変換が完了する。
以上のAD変換期間終了後、水平転送走査回路330により、ラッチ353に保持されたデータが、水平転送線LTRF、アンプ回路370を経て信号処理回路380に入力され、2次元画像が生成される。
このようにして、列並列出力処理が行われる。
図36は、第2のカラムADCに適用されるカウント開始コードを意図的にずらす制御の具体的なタイミングチャートを示す図である。
すなわち、カウント開始コードを意図的にずらす制御においても、カウンタ回路のリセットタイミング後に、複数カラムを1グループとしてグループ毎に異なるパルス数を事前入力し、カウント開始時のコードをずらしておくだけの簡単なものである。
この場合も、たとえばタイミング制御回路340の制御の下に生成される開始コードずらしパルスSPPが各カウント開始ずらし部410Cに異なるパルス数をもって供給される。
この制御により、全ビットバイナリコードのカウンタ回路においては、図18および図19に示すように、複数カラムに対応するカウンタ回路の上位ビットバイナリコードへのクロック反映タイミングが分散される。このため、カウント時の電源変動を抑制できる。
また、もっとも電源変動が大きくなる状態である複数カラム対応のカウンタ回路(本例ではグレイコードカウンタ)のオール“0”からオール“1”への一斉動作タイミングも同様に分散できる。
この点に関しては、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタ、後述する全ビットバイナリコードのカウンタどちらにも効果がある。
図37は、本実施形態に係る第2のカラムADCに適用可能なカウント開始ずらし部の第1の構成例を示す図である。
すなわち、図21の構成も、カウンタ回路のクロック供給経路LCK1とコードずらし経路LSPP1を設け、カウント開始ずらし回路410C−1,410C−2に両経路の論理和をとる論理和(OR)回路411−1,411−2を配置している。
ここでは、その詳細な説明は省略する。
図38は、本実施形態に係る第2のカラムADCに適用可能なカウント開始ずらし部の第2の構成例を示す図である。
この第2の構成例では、1本の主コードずらし経路MLSPP1に複数のパルスを含むコードずらしパルスSPP10を伝搬させている。
主コードずらし経路MLSPP1を各グループのOR回路411−1,−2の入力段で副コードずらし経路SLSSP1−1,−2に分岐されている。
そして、図23の構成では、主コードずらし経路MLSPP1の分岐領域の前のパルス数を調整(削除)するパルス数調整部412−1,412−2・・・が配置されている。
ここでは、その詳細な説明は省略する。
図39の(A)および(B)は、第2のカラムADCにカウント開始コードを意図的にずらす制御を採用しない場合と採用した場合のCDS読み出し方式を模式的に示す図である。
図39の(A)がカウント開始コードを意図的にずらす制御を採用しない場合を、図39の(B)がカウント開始コードを意図的にずらす制御を採用した場合を、それぞれ示している。
これは、第2のカラムADC650では、D相処理に前にずらし制御を入れると、元にもどってしまうためである。
すなわち、本第2のカラムADCによれば、カウンタ動作によるIRドロップ量を軽減し、電源電圧変動量の低減、および低電源電圧動作を容易に実現する。
たとえば、アレイ状に配列された複数のカウンタのクロック供給経路とコードずらし経路で論理和(OR)をとり、カウンタクロック供給前に疑似的なカウント動作を行わせて、カウント開始コードを意図的にずらすように構成される。
これにより、カウント動作時の消費電流を分散させることでIRドロップ量を低減でき、カウンタの特性劣化を改善でき、画質向上に寄与する。
カウント開始コードを意図的にずらすことでIRドロップを低減でき、電源電圧変動量の低減、および低電源電圧動作の実力改善に効果がある。
カウント開始コードを意図的にずらすことで瞬時電流ΔIのピークを分散でき、パッド追加によるチップサイズ増大を回避できる効果がある。
カウント開始コードの意図的なずらし制御は単純で、カウント動作外の期間に処理するため、カウンタの特性に影響を及ぼすことはなく、ケアが容易である。
また、アレイごとに回路を必要としないため、サイズインパクトも小さい。
本実施形態において、この積層構造においては、基本的に、第1チップ110には画素部310が配置される。
第2チップ120に、行選択回路320、水平転送走査回路330、タイミング制御回路340、カラムADC650(350)、DAC(ランプ信号発生器)361、アンプ回路(S/A)370、信号処理回路380、および水平転送線LTRFが配置される。
そして、画素の駆動信号や画素(センサ)のアナログ読み出し信号、電源電圧等は第1チップ110の形成されるTCVを通して、第1チップ110と第2チップ120間で送受される。
ここで、図35の列並列ADC搭載CMOSイメージセンサの各構成要素を積層構造の第1チップおよび第2チップに配置した構成例について説明する。
図40は、本実施形態に係る列並列ADC搭載CMOSイメージセンサにおける回路等の第1の配置構成例を示す図である。
図40においても、積層構造を有する第1チップ110Dと第2チップ120Dの回路等の配置が容易に理解できるように、第1チップ110Dと第2チップ120Dが2次元的に展開されて示されている。
また、図40においては、タイミング制御回路340やアンプ回路370、信号処理回路380は省略されている。これらの回路も第2チップ120Dに配置される。
第2チップ120Dに、行選択回路320、水平転送走査回路330、タイミング制御回路340、カラムADC650の比較器651、カウンタ652、ラッチ653、並びにDAC(ランプ信号発生器)361が配置される。
そして、画素の駆動信号や画素(センサ)のアナログ読み出し信号、電源電圧等は第1チップ110Dの形成されるTCVを通して、第1チップ110Dと第2チップ120D間で送受される。
なお、本実施形態においては、第1チップ110Dに配置される画素の増幅トランジスタ等とソースフォロワを形成する電流源ISは、第2チップ120Dに配置される。
図40の固体撮像装置(CMOSイメージセンサ)300Bにおいては、行選択回路320から出力される転送トランジスタ(転送スイッチ)をオンオフ制御する転送制御信号TRGが図5における第1クロックCLK11と同等の機能となる。
これに対してランプ波の生成タイミングをVSL[m]が十分に静定する時間を持たせるように制御することで、図6に示したように隣接TCVからの干渉による誤差を抑えて信号を伝送することが可能となる。
しかしながら、たとえば図40のシステムにおいて、行選択回路320の出力は、スイッチをオン、オフさせるための通常のデジタル信号であり、これらの信号から信号線LSGN[n]への干渉を低減することは容易ではない。
したがって、本技術においては、図41に示すように、離散時間アナログ信号を伝送するTCVを集中して配置し、これをデジタル信号を伝送するTCVと分離して配置することが有効となる。
図41の例では、第1チップ110Eにおいて、画素部310の図41中においての左右両側部にデジタル信号用TCVの配置領域710,720が形成されている。
そして、画素部310の図41中の下側の側部にアナログ信号用TCVの配置領域730が形成されている。
図42は、本実施形態に係る列並列ADC搭載CMOSイメージセンサにおける回路等の第2の配置構成例を示す図である。
図42の例では、2つの画素で、フローティングディフュージョンFD、リセットトランジスタ213、増幅トランジスタ214、選択トランジスタ215が共有されている。
各画素は、光電変換素子(フォトダイオード)211および転送トランジスタ212を含んで構成されている。
この場合も、基本的に、第1チップ110Fには画素部310Bが配置され、その他の構成は、図40と同様である。
図43は、本実施形態に係る列並列ADC搭載CMOSイメージセンサにおける回路等の第3の配置構成例を示す図である。
この場合も、基本的に、第1チップ110Gには画素部310Dが配置されている。
この例では、共有領域の近傍にTCV114Gが形成されている。
TCV114Gは第1チップ110Gと第2チップ120Gに形成された金属(たとえばCu)の接続電極同士を金属で接続して形成されて、信号線LSGNに出力される画素信号を、TCV114Gを通して第2チップ120G側の比較器651に供給する。
図44は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。
カメラシステム800は、撮像デバイス810の画素領域に入射光を導く(被写体像を結像する)光学系として、たとえば入射光(像光)を撮像面上に結像させるレンズ820を有する。
さらに、カメラシステム800は、撮像デバイス810を駆動する駆動回路(DRV)830と、撮像デバイス810の出力信号を処理する信号処理回路(PRC)840と、を有する。
信号処理回路840で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路840で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
(1)アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換機能を含む複数のカラム処理部と、
1または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも2以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む
カラムA/D変換器。
(2)上記カウント開始ずらし部は、
上記カウンタに上記基準クロックが供給される前に、パルス数が異なるコードずらしパルスを各カウンタに入力させる
上記(1)記載のカラムA/D変換器。
(3)上記カウント開始ずらし部は、
上記基準クロックと上記コードずらしパルスを選択して上記カウンタに入力する論理回路を含む
上記(1)または(2)記載のカラムA/D変換器。
(4)パルス数が異なる上記コードずらしパルスが、それぞれ異なるコードずらし経路を介して対応する上記論理回路に供給される
上記(3)記載のカラムA/D変換器。
(5)上記カウント開始ずらし部は、
コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記論理回路に供給するパルス数調整部を含む
上記(3)記載のカラムA/D変換器。
(6)上記コードカウンタは、
基準クロックに基づくカウント処理により上記デジタルコードを生成し、
上記複数のカラム処理部の各々は、
時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、
上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含む
上記(1)から(5)のいずれか一に記載のカラムA/D変換器。
(7)カウンタを含み、アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換機能を含む複数のカラム処理部においてAD変換を行うに際し、
上記カウンタに基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、複数の上記カウンタのうち、少なくとも2以上のカウンタのカウント開始コードをずらしておき、
上記カウンタにおいて、上記基準クロックに応答してデジタルコードを生成し、当該デジタルコードを用いてAD変換を行う
カラムA/D変換方法。
(8)パルス数が異なるコードずらしパルスを対応するカウンタに供給する
上記(7)記載のカラムA/D変換方法。
(9)パルス数が異なるコードずらしパルスを、それぞれ異なるコードずらし経路を介して対応するカウンタに供給する
上記(8)記載のカラムA/D変換方法。
(10)コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記カウンタに供給する
上記(8)記載のカラムA/D変換方法。
(11)光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
読み出したアナログ信号をデジタル信号に変換するカラムA/D変換器を含み、
上記カラムA/D変換器は、
アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換機能を含む複数のカラム処理部と、
1または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも2以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む
固体撮像装置。
(12)光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
第1チップと、
第2チップと、を有し、
上記画素信号読み出し部は、
読み出したアナログ信号をデジタル信号に変換するカラムA/D変換器を含み、
上記カラムA/D変換器は、
アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換機能を含む複数のカラム処理部と、
1または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも2以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、
上記第1チップと上記第2チップは貼り合わされた積層構造を有し、
上記第1チップは、
上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
上記第2チップは、
上記画素信号読み出し部が配置され、
上記第1チップと上記第2チップ間の配線は、
上記ビアを通して接続されている
固体撮像装置。
(13)上記カウント開始ずらし部は、
上記カウンタに上記基準クロックが供給される前に、パルス数が異なるコードずらしパルスを各カウンタに入力させる
上記(11)または(12)記載の固体撮像装置。
(14)上記カウント開始ずらし部は、
上記基準クロックと上記コードずらしパルスを選択して上記カウンタに入力する論理回路を含む
上記(11)から(13)のいずれか一に記載の固体撮像装置。
(15)パルス数が異なる上記コードずらしパルスが、それぞれ異なるコードずらし経路を介して対応する上記論理回路に供給される
上記(14)記載の固体撮像装置。
(16)上記カウント開始ずらし部は、
コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記論理回路に供給するパルス数調整部を含む
上記(14)記載の固体撮像装置。
(17)上記コードカウンタは、
基準クロックに基づくカウント処理により上記デジタルコードを生成し、
上記複数のカラム処理部の各々は、
時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、
上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含む
上記(11)から(16)のいずれか一に記載の固体撮像装置。
(18)固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
読み出したアナログ信号をデジタル信号に変換するカラムA/D変換器を含み、
上記カラムA/D変換器は、
アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換機能を含む複数のカラム処理部と、
1または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも2以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む
カメラシステム。
(19)固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
第1チップと、
第2チップと、を有し、
上記画素信号読み出し部は、
読み出したアナログ信号をデジタル信号に変換するカラムA/D変換器を含み、
上記カラムA/D変換器は、
アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換機能を含む複数のカラム処理部と、
1または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも2以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、
上記第1チップと上記第2チップは貼り合わされた積層構造を有し、
上記第1チップは、
上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
上記第2チップは、
上記画素信号読み出し部が配置され、
上記第1チップと上記第2チップ間の配線は、
上記ビアを通して接続されている
カメラシステム。
Claims (19)
- アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換機能を含む複数のカラム処理部と、
1または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも2以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を有する
カラムA/D変換器。 - 上記カウント開始ずらし部は、
上記カウンタに上記基準クロックが供給される前に、パルス数が異なるコードずらしパルスを各カウンタに入力させる
請求項1記載のカラムA/D変換器。 - 上記カウント開始ずらし部は、
上記基準クロックとパルス数が異なるコードずらしパルスを選択して上記カウンタに入力する論理回路を含む
請求項1記載のカラムA/D変換器。 - パルス数が異なる上記コードずらしパルスが、それぞれ異なるコードずらし経路を介して対応する上記論理回路に供給される
請求項3記載のカラムA/D変換器。 - 上記カウント開始ずらし部は、
コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記論理回路に供給するパルス数調整部を含む
請求項3記載のカラムA/D変換器。 - 上記カウンタは、
基準クロックに基づくカウント処理により上記デジタルコードを生成し、
上記複数のカラム処理部の各々は、
時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、
上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記カウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含む
請求項1記載のカラムA/D変換器。 - カウンタを含み、アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換機能を含む複数のカラム処理部においてAD変換を行うに際し、
上記カウンタに基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、複数の上記カウンタのうち、少なくとも2以上のカウンタのカウント開始コードをずらしておき、
上記カウンタにおいて、上記基準クロックに応答してデジタルコードを生成し、当該デジタルコードを用いてAD変換を行う
カラムA/D変換方法。 - パルス数が異なるコードずらしパルスを対応するカウンタに供給する
請求項7記載のカラムA/D変換方法。 - パルス数が異なるコードずらしパルスを、それぞれ異なるコードずらし経路を介して対応するカウンタに供給する
請求項8記載のカラムA/D変換方法。 - コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記カウンタに供給する
請求項8記載のカラムA/D変換方法。 - 光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
読み出したアナログ信号をデジタル信号に変換するカラムA/D変換器を含み、
上記カラムA/D変換器は、
アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換機能を含む複数のカラム処理部と、
1または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも2以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む
固体撮像装置。 - 光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
第1チップと、
第2チップと、を有し、
上記画素信号読み出し部は、
読み出したアナログ信号をデジタル信号に変換するカラムA/D変換器を含み、
上記カラムA/D変換器は、
アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換機能を含む複数のカラム処理部と、
1または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも2以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、
上記第1チップと上記第2チップは貼り合わされた積層構造を有し、
上記第1チップは、
上記画素部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
上記第2チップは、
上記画素信号読み出し部が配置され、
上記第1チップと上記第2チップ間の配線は、
上記第1チップに形成されたビアを通して接続されている
固体撮像装置。 - 上記カウント開始ずらし部は、
上記カウンタに上記基準クロックが供給される前に、パルス数が異なるコードずらしパルスを各カウンタに入力させる
請求項11記載の固体撮像装置。 - 上記カウント開始ずらし部は、
上記基準クロックとパルス数が異なるコードずらしパルスを選択して上記カウンタに入力する論理回路を含む
請求項11記載の固体撮像装置。 - パルス数が異なる上記コードずらしパルスが、それぞれ異なるコードずらし経路を介して対応する上記論理回路に供給される
請求項14記載の固体撮像装置。 - 上記カウント開始ずらし部は、
コードずらし経路を伝搬される上記コードずらしパルスのパルス数を調整して対応する上記論理回路に供給するパルス数調整部を含む
請求項14記載の固体撮像装置。 - 上記カウンタは、
基準クロックに基づくカウント処理により上記デジタルコードを生成し、
上記複数のカラム処理部の各々は、
時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、
上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記カウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含む
請求項11記載の固体撮像装置。 - 固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
読み出したアナログ信号をデジタル信号に変換するカラムA/D変換器を含み、
上記カラムA/D変換器は、
アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換機能を含む複数のカラム処理部と、
1または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも2以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含む
カメラシステム。 - 固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、
第1チップと、
第2チップと、を有し、
上記画素信号読み出し部は、
読み出したアナログ信号をデジタル信号に変換するカラムA/D変換器を含み、
上記カラムA/D変換器は、
アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換機能を含む複数のカラム処理部と、
1または複数のカラムごとに対応して配置され、基準クロックに応答してデジタルコードを生成する複数のカウンタと、
上記カウンタに上記基準クロックが供給される前に、当該カウンタに疑似的なカウント動作を行わせて、上記複数のカウンタのうち、少なくとも2以上のカウンタのカウント開始コードをずらすカウント開始ずらし部と、を含み、
上記第1チップと上記第2チップは貼り合わされた積層構造を有し、
上記第1チップは、
上記画素部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
上記第2チップは、
上記画素信号読み出し部が配置され、
上記第1チップと上記第2チップ間の配線は、
上記第1チップに形成されたビアを通して接続されている
カメラシステム。
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