JP6031585B2 - Reset circuit and data holding device using the same - Google Patents
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Description
本発明は、リセット回路及びこれを用いたデータ保持装置に関するものである。 The present invention relates to a reset circuit and a data holding device using the reset circuit.
ラッチ回路などの順序回路に用いられるデータ保持装置として、例えば、2つのインバータ回路を直列にループ状に接続した回路が知られている。しかし、このようなデータ保持装置は、通常、データを揮発的にしか保持できないため、電源が遮断されるとデータが失われてしまう。つまり、電源を再投入しても、電源遮断前のデータを復元することができない。 As a data holding device used for a sequential circuit such as a latch circuit, for example, a circuit in which two inverter circuits are connected in series in a loop shape is known. However, such a data holding device normally can hold data only in a volatile manner, so that data is lost when the power is turned off. That is, even if the power is turned on again, the data before the power is turned off cannot be restored.
従って、このようなデータ保持装置を有するラッチ回路を利用したシーケンス処理を何らかの理由により中断する場合、データを保持しておくためには電源をオンとしたままにしなければならないので、その分電力を消費する。また、停電事故等によりシーケンス処理が中断された場合、最初から処理をやり直さなければならず、時間的ロスが大きい。 Therefore, when the sequence processing using the latch circuit having such a data holding device is interrupted for some reason, the power must be kept on in order to hold the data. Consume. In addition, when the sequence process is interrupted due to a power failure or the like, the process must be restarted from the beginning, resulting in a large time loss.
このような問題を解決するために、本願出願人による特許文献1では、強誘電体キャパシタを用いて、データを不揮発的に保持するデータ保持装置が開示・提案されている。
In order to solve such a problem,
図71は、データ保持装置の一従来例を示す回路図である。 FIG. 71 is a circuit diagram showing a conventional example of a data holding device.
本図のデータ保持装置は、インバータINVx、INVyから成るループ構造部(図中の破線で囲まれた部分)を有する記憶素子内の信号線(保持データが電圧信号として現れる図中の太線部分)上に強誘電体素子CLを接続して成る。 The data holding device of this figure is a signal line in a memory element having a loop structure part (a part surrounded by a broken line in the figure) composed of inverters INVx and INVy (thick line part in the figure in which the held data appears as a voltage signal). A ferroelectric element CL is connected to the top.
電源遮断時は、上記信号線上の電圧値を用いて、強誘電体素子CLの残留分極状態を設定することにより、強誘電体素子CLにデータの書き込みを行う。このような書き込み動作によって、電源遮断後もデータを不揮発的に保持することが可能となる。 When the power is shut off, data is written to the ferroelectric element CL by setting the residual polarization state of the ferroelectric element CL using the voltage value on the signal line. Such a write operation makes it possible to retain data in a nonvolatile manner even after the power is shut off.
一方、強誘電体素子CLに書き込まれたデータを読み出す際には、電源投入後にノードNをフローティングにした状態で、プレートラインPLから強誘電体素子CLの一端に電圧パルスを印加し、強誘電体素子CLの残留分極状態に応じた電圧信号をノードNに発生させる。ノードNに発生した電圧信号は、インバータINVxの閾値によって、データの判定(0/1判定)が行われる。 On the other hand, when reading data written in the ferroelectric element CL, a voltage pulse is applied from the plate line PL to one end of the ferroelectric element CL in a state where the node N is left floating after the power is turned on. A voltage signal corresponding to the remanent polarization state of the body element CL is generated at the node N. The voltage signal generated at the node N is subjected to data determination (0/1 determination) according to the threshold value of the inverter INVx.
また、本発明に関連するその他の従来技術としては、本願出願人による特許文献2を挙げることができる。
Moreover, as another prior art relevant to this invention,
確かに、上記従来のデータ保持装置であれば、電源が遮断されてもデータを保持することができるので、好都合である。 Certainly, the conventional data holding device is advantageous because it can hold data even when the power is cut off.
しかしながら、上記従来のデータ保持装置では、通常動作時、記憶素子内の強誘電体素子CLが信号線上に存在する巨大な負荷容量となるため、記憶素子の速度低下や消費電力増大を招くおそれがあった。 However, in the conventional data holding device, since the ferroelectric element CL in the storage element becomes a huge load capacity existing on the signal line during normal operation, the speed of the storage element and the increase in power consumption may occur. there were.
また、上記従来のデータ保持装置では、データ読み出しの際、強誘電体素子CLの残留分極状態に応じた電荷が電源ラインや接地ラインに逃げないように、ノードNをフローティングにする必要(パススイッチSWx、SWyを両オフとする必要)があった。そのたため、上記従来のデータ保持装置では、パススイッチSWx、SWyの駆動クロック信号として、4種類のクロック信号(CKA、/CKA、CKB、/CKB)が必要となり、消費電力の増大を招くおそれがあった。 In the conventional data holding device, when reading data, it is necessary to make the node N floating so that charges corresponding to the residual polarization state of the ferroelectric element CL do not escape to the power supply line or the ground line (pass switch). SWx and SWy must be turned off. Therefore, in the conventional data holding device, four types of clock signals (CKA, / CKA, CKB, / CKB) are required as drive clock signals for the path switches SWx and SWy, which may increase power consumption. there were.
また、上記従来のデータ保持装置では、図71及び図72に示すように、強誘電体素子CLとインバータINVxを構成するトランジスタのゲート容量との容量結合を用いて、強誘電体素子CLの残留分極状態に応じた電圧信号Voutが読み出されていた。しかしながら、強誘電体素子CLの容量(図72中の右上がりの実線)が大容量(数百[F])であるのに比べて、インバータINVxを構成するトランジスタのゲート容量(図72中の右下がりの実線)は小容量(数[F])であるため、ノードNに現れる電圧信号Voutは、10〜100[mV]程度と小さく、これに合わせてインバータINVxの閾値を設定し、読み出しデータの0/1判定を行うのは素子バラツキの観点から困難であった。 Further, in the conventional data holding device, as shown in FIGS. 71 and 72, the residual of the ferroelectric element CL is obtained by using capacitive coupling between the ferroelectric element CL and the gate capacitance of the transistor constituting the inverter INVx. The voltage signal Vout corresponding to the polarization state has been read out. However, compared with the case where the capacitance of the ferroelectric element CL (upward solid line in FIG. 72) is large (several hundreds [F]), the gate capacitance of the transistor constituting the inverter INVx (in FIG. 72). Since the lower right solid line) has a small capacity (several [F]), the voltage signal Vout appearing at the node N is as small as about 10 to 100 [mV], and the threshold value of the inverter INVx is set and read accordingly. It was difficult to perform 0/1 judgment of data from the viewpoint of device variation.
また、従来のCMOS回路の場合、0.6[V]まで電源電圧が低くなると、回路ブロックの電源オン/オフに伴って発生する電源電圧の揺れにより、データ保持装置内部のデータが変わってしまうという問題、すなわち、電源電圧の揺れに対するマージンがなくなるという問題が顕著であった。 In the case of a conventional CMOS circuit, when the power supply voltage is lowered to 0.6 [V], the data in the data holding device changes due to the fluctuation of the power supply voltage generated when the circuit block is turned on / off. That is, the problem that the margin for fluctuation of the power supply voltage disappears is remarkable.
また、強誘電体素子を組み込んだ不揮発性のデータ保持装置であれば、データ保持動作自体には電源電圧が不要であるため、電源電圧の揺れに伴うデータ化けの問題は解消できるが、強誘電体素子の特性上、0.6[V]の電源電圧を用いて強誘電体素子を駆動し、強誘電体素子にデータの書き込みを行うことは困難であった。すなわち、CMOS回路が0.6[V]の電源電圧で駆動される場合に、同じ電源電圧を用いて強誘電体素子を駆動することは困難であった。 In addition, since a non-volatile data holding device incorporating a ferroelectric element does not require a power supply voltage for the data holding operation itself, the problem of data corruption associated with fluctuations in the power supply voltage can be solved. Due to the characteristics of the body element, it was difficult to drive the ferroelectric element using a power supply voltage of 0.6 [V] and write data into the ferroelectric element. That is, when the CMOS circuit is driven with a power supply voltage of 0.6 [V], it is difficult to drive the ferroelectric element using the same power supply voltage.
逆に、CMOS回路が3.3[V]の電源電圧で駆動される場合に、同じ電源電圧を用いて強誘電体素子を駆動すると、不必要に大きな電力が消費される結果となっていた。 Conversely, when the CMOS circuit is driven with a power supply voltage of 3.3 [V], driving the ferroelectric element using the same power supply voltage results in unnecessarily large power consumption. .
また、上記従来のデータ保持装置では、電源オン/オフ時に強誘電体素子の格納データが破壊されるおそれがあること、強誘電体素子へのデータ退避/復帰時にループ構造部へのクロック入力を停止する必要があること、並びに、データ保持装置をシステムに組み込んだ後では強誘電体素子のアナログ特性評価を行うことができないことなど、データ保持装置の実用化に際して検討すべき課題も多かった。 In the above conventional data holding device, the stored data of the ferroelectric element may be destroyed when the power is turned on / off, and the clock input to the loop structure portion is performed when the data is saved / restored to the ferroelectric element. There are many problems to be considered when putting the data holding device into practical use, such as the necessity of stopping and the fact that the analog characteristics of the ferroelectric element cannot be evaluated after the data holding device is incorporated into the system.
また、上記従来のデータ保持装置は、データの退避(バックアップ)/復帰を制御するための制御回路を内蔵していたが、この制御回路は、データの退避/復帰を要求する外部信号を常に監視しておく必要があるため、制御回路の動作用クロック信号を常に生成し続けるクロック供給源を制御回路の外部に設ける必要があり、セットの部品点数増大やコストアップが問題となっていた。また、上記従来のデータ保持装置では、制御回路が常に動作していたので、制御回路の消費電力(延いてはセット全体の消費電力)が大きくなる、という問題もあった。 In addition, the conventional data holding device has a built-in control circuit for controlling data backup (backup) / restore. This control circuit always monitors an external signal for requesting data backup / restore. Therefore, it is necessary to provide a clock supply source that constantly generates a clock signal for operation of the control circuit outside the control circuit, which causes an increase in the number of parts in the set and an increase in cost. Further, in the conventional data holding device, since the control circuit always operates, there is a problem that the power consumption of the control circuit (and thus the power consumption of the entire set) increases.
本発明は、上記の問題点に鑑み、セットの部品点数削減や低消費電力化を実現することが可能な制御回路、及び、これを用いたデータ保持装置を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a control circuit capable of realizing a reduction in the number of components in a set and a reduction in power consumption, and a data holding device using the control circuit.
上記目的を達成すべく、本発明に係る制御回路は、トリガ信号に特定の信号パターンが現れたときに前記制御部の動作に必要な内部クロック信号の生成を開始し、少なくとも前記制御部において所定の処理が完了するまで前記内部クロック信号の生成を継続した後、前記内部クロック信号の生成を停止する内部クロック生成部と;前記内部クロック信号を用いて前記所定の処理を実行する制御部と;を有する構成(第1の構成)とされている。 In order to achieve the above object, the control circuit according to the present invention starts generating an internal clock signal necessary for the operation of the control unit when a specific signal pattern appears in the trigger signal, and at least the control unit performs predetermined processing. An internal clock generation unit that stops generating the internal clock signal after the generation of the internal clock signal is continued until the process is completed; a control unit that executes the predetermined process using the internal clock signal; It is set as the structure (1st structure) which has.
なお、上記第1の構成から成る制御回路において、前記制御部は、前記トリガ信号に現れる複数の信号パターン毎に異なる処理を実行する構成(第2の構成)にするとよい。 In the control circuit having the first configuration, the control unit may be configured to execute different processing for each of a plurality of signal patterns appearing in the trigger signal (second configuration).
また、上記第1または第2の構成から成る制御回路において、前記制御部は、前記内部クロック信号のほか、外部から入力される外部クロック信号を用いても動作する構成(第3の構成)にするとよい。 Further, in the control circuit having the first or second configuration, the control unit is configured to operate even using an external clock signal input from the outside in addition to the internal clock signal (third configuration). Good.
また、上記第1〜第3いずれかの構成から成る制御回路において、前記制御部は、その内部状態に関わらず制御対象回路に対して一定値の制御信号を出力する動作モードを備えている構成(第4の構成)にするとよい。 In the control circuit having any one of the first to third configurations, the control unit includes an operation mode for outputting a control signal having a constant value to the control target circuit regardless of the internal state. (Fourth configuration) is preferable.
また、上記第1〜第4いずれかの構成から成る制御回路において、前記内部クロック生成部は、前記内部クロック信号の生成に際して、論理素子の多段接続構造を利用する構成(第5の構成)にするとよい。 Further, in the control circuit having any one of the first to fourth configurations, the internal clock generation unit is configured to use a multi-stage connection structure of logic elements (fifth configuration) when generating the internal clock signal. Good.
また、上記第1〜第5いずれかの構成から成る制御回路において、前記内部クロック生成部は、前記内部クロック信号の生成に際して論理素子のループ構造を利用する構成(第6の構成)にするとよい。 In the control circuit having any one of the first to fifth configurations, the internal clock generation unit may be configured to use a loop structure of a logic element (sixth configuration) when generating the internal clock signal. .
また、上記第1〜第6いずれかの構成から成る制御回路において、前記内部クロック生成部は、前記トリガ信号に重畳する特定の周波数成分を除去するフィルタを含む構成(第7の構成)にするとよい。 Further, in the control circuit having any one of the first to sixth configurations, the internal clock generation unit has a configuration (seventh configuration) including a filter that removes a specific frequency component superimposed on the trigger signal. Good.
また、上記第7の構成から成る制御回路において、前記フィルタは、キャパシタを含む構成(第8の構成)にするとよい。 In the control circuit having the seventh configuration, the filter may include a capacitor (eighth configuration).
また、上記第8の構成から成る制御回路において、前記キャパシタは、強誘電体キャパシタである構成(第9の構成)にするとよい。 In the control circuit having the eighth configuration, the capacitor may be a ferroelectric capacitor (9th configuration).
また、上記第8または第9の構成から成る制御回路において、前記フィルタは、リセット信号に応じて前記キャパシタを放電する放電回路を含む構成(第10の構成)にするとよい。 In the control circuit having the eighth or ninth configuration, the filter may have a configuration (tenth configuration) including a discharge circuit that discharges the capacitor in response to a reset signal.
また、上記第1〜第10いずれかの構成から成る制御回路において、前記内部クロック生成部は、自身の内部における前記トリガ信号の伝搬制御を行う信号伝搬制御回路を含む構成(第11の構成)にするとよい。 Further, in the control circuit having any one of the first to tenth configurations, the internal clock generation unit includes a signal propagation control circuit that performs propagation control of the trigger signal within itself (eleventh configuration). It is good to.
また、上記第11の構成から成る制御回路において、前記信号伝搬制御回路は、ラッチ回路である構成(第12の構成)にするとよい。 In the control circuit having the eleventh configuration, the signal propagation control circuit may be a latch circuit (a twelfth configuration).
また、上記第11の構成から成る制御回路において、前記信号伝搬制御回路は、論理和演算器である構成(第13の構成)にするとよい。 In the control circuit having the eleventh configuration, the signal propagation control circuit may be configured as a logical sum calculator (thirteenth configuration).
また、上記第1〜第13いずれかの構成から成る制御回路は、電源電圧を監視して前記制御部及び前記内部クロック生成部を初期化するための内部リセット信号を生成するリセット部をさらに有する構成(第14の構成)にするとよい。 The control circuit having any one of the first to thirteenth configurations further includes a reset unit that monitors a power supply voltage and generates an internal reset signal for initializing the control unit and the internal clock generation unit. A configuration (fourteenth configuration) is preferable.
また、上記第14の構成から成る制御回路において、前記リセット部は、前記電源電圧がCMOS回路の動作可能電圧に達してから所定のローレベル出力期間が経過するまでの間、前記内部リセット信号をローレベルに保持する構成(第15の構成)にするとよい。 In the control circuit having the fourteenth configuration, the reset unit outputs the internal reset signal during a period from when the power supply voltage reaches an operable voltage of the CMOS circuit until a predetermined low-level output period elapses. It is preferable to adopt a configuration (fifteenth configuration) held at a low level.
また、上記第15の構成から成る制御回路において、前記リセット部は、ソースが電源電圧の印加端に接続され、ゲートが入力信号の入力端に接続されたPチャネル型電界効果トランジスタと;アノードが前記Pチャネル型電界トランジスタのドレインに接続され、カソードが前記内部リセット信号の出力端に接続されたダイオードまたはダイオード接続型トランジスタと;ソースが接地端に接続され、ゲートが前記入力信号の入力端に接続され、ドレインが前記内部リセット信号の出力端に接続されたNチャネル型電界効果トランジスタと;を含む構成(第16の構成)にするとよい。 In the control circuit having the fifteenth configuration, the reset unit includes a P-channel field effect transistor having a source connected to a power supply voltage application terminal and a gate connected to an input signal input terminal; A diode connected to the drain of the P-channel field transistor, a cathode connected to the output terminal of the internal reset signal, or a diode-connected transistor; a source connected to the ground terminal, and a gate connected to the input terminal of the input signal And an N-channel field effect transistor having a drain connected to the output terminal of the internal reset signal (a sixteenth configuration).
また、上記第16の構成から成る制御回路において、前記リセット部は、前記Pチャネル型電界効果トランジスタ及び前記Nチャネル型電界効果トランジスタの両ゲートと前記入力信号の入力端との間に挿入されたインバータをさらに含む構成(第17の構成)にするとよい。 In the control circuit having the sixteenth configuration, the reset unit is inserted between both gates of the P-channel field effect transistor and the N-channel field effect transistor and an input terminal of the input signal. A configuration further including an inverter (a seventeenth configuration) may be employed.
また、上記第16または第17の構成から成る制御回路において、前記リセット部は、前記内部リセット信号の出力端と接地端との間に接続されたキャパシタをさらに含む構成(第18の構成)にするとよい。 Further, in the control circuit having the sixteenth or seventeenth configuration, the reset unit further includes a capacitor (18th configuration) connected between an output terminal of the internal reset signal and a ground terminal. Good.
また、本発明に係るデータ保持装置は、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を有するほか、前記ループ構造部、前記不揮発性記憶部、及び、前記回路分離部の制御信号を生成する手段として、上記第1〜第18いずれかの構成から成る制御回路を有する構成(第19の構成)とされている。 In addition, the data holding device according to the present invention is held in the loop structure unit using a plurality of logic gates connected in a loop shape to hold data and the hysteresis characteristic of the ferroelectric element. In addition to a nonvolatile storage unit that stores data in a nonvolatile manner, and a circuit separation unit that electrically isolates the loop structure unit and the nonvolatile storage unit, the loop structure unit and the nonvolatile storage unit As a means for generating a control signal for the circuit separation unit, the control circuit has any one of the first to eighteenth configurations (19th configuration).
なお、上記第19の構成から成るデータ保持装置において、前記不揮発性記憶部は、前記データ保持装置の電源オン/オフ時に前記強誘電体素子の両端を接地端に短絡するスイッチ素子を含む構成(第20の構成)にするとよい。 In the data holding device having the nineteenth configuration, the nonvolatile storage unit includes a switch element that short-circuits both ends of the ferroelectric element to a ground terminal when the data holding device is turned on / off ( The twentieth configuration is preferable.
また、上記第20の構成から成るデータ保持装置は、自身の電源オン/オフ時に前記スイッチ素子をオンさせるための保護信号を生成する保護信号生成回路をさらに有する構成(第21の構成)にするとよい。 The data holding device having the twentieth configuration may further include a protection signal generation circuit (a twenty-first configuration) that generates a protection signal for turning on the switch element when the power supply is turned on / off. Good.
また、上記第21の構成から成るデータ保持装置において、前記スイッチ素子は、Nチャネル型電界効果トランジスタであり、前記保護信号生成回路は、電源電圧が少なくともCMOS回路の動作可能電圧に達するまでの間、前記保護信号をハイレベルに保持する構成(第22の構成)にするとよい。 In the data holding device having the twenty-first configuration, the switch element is an N-channel field effect transistor, and the protection signal generation circuit is configured to wait until the power supply voltage reaches at least the operable voltage of the CMOS circuit. The protection signal may be held at a high level (22nd configuration).
また、上記第22の構成から成るデータ保持装置において、前記保護信号生成回路は、ソースが電源電圧の印加端に接続され、ゲートが入力信号の入力端に接続され、ドレインが前記保護信号の出力端に接続されたPチャネル型電界効果トランジスタと;ソースが接地端に接続され、ゲートが前記入力信号の入力端に接続され、ドレインが前記保護信号の出力端に接続されたNチャネル型電界効果トランジスタと;を含み、前記Pチャネル型電界効果トランジスタは、前記Nチャネル型電界効果トランジスタよりもオン抵抗値が小さくなるように設計されている構成(第23の構成)にするとよい。 In the data holding device having the twenty-second configuration, the protection signal generation circuit has a source connected to a power supply voltage application terminal, a gate connected to an input signal input terminal, and a drain output of the protection signal. A P-channel field effect transistor connected to the end; an N-channel field effect having a source connected to the ground end, a gate connected to the input end of the input signal, and a drain connected to the output end of the protection signal The P-channel field effect transistor may be configured to have a smaller on-resistance value than the N-channel field effect transistor (a twenty-third configuration).
本発明によれば、セットの部品点数削減や低消費電力化を実現することが可能な制御回路、及び、これを用いたデータ保持装置を提供することが可能となる。 According to the present invention, it is possible to provide a control circuit capable of realizing a reduction in the number of components in a set and a reduction in power consumption, and a data holding device using the control circuit.
<データ保持装置>
図1は、本発明に係るデータ保持装置の一実施形態を示す回路図である。
<Data holding device>
FIG. 1 is a circuit diagram showing an embodiment of a data holding device according to the present invention.
本図に示す通り、本実施形態のデータ保持装置は、インバータINV1〜INV7と、パススイッチSW1〜SW4と、マルチプレクサMUX1、MUX2と、Nチャネル型電界効果トランジスタQ1a、Q1b、Q2a、Q2bと、強誘電体素子(強誘電体キャパシタ)CL1a、CL1b、CL2a、CL2bと、を有して成るラッチ回路である。 As shown in the figure, the data holding device of this embodiment includes inverters INV1 to INV7, pass switches SW1 to SW4, multiplexers MUX1 and MUX2, N-channel field effect transistors Q1a, Q1b, Q2a, and Q2b, The latch circuit includes dielectric elements (ferroelectric capacitors) CL1a, CL1b, CL2a, and CL2b.
インバータINV1の入力端は、データ信号(D)の印加端に接続されている。インバータINV1の出力端は、インバータINV2の入力端に接続されている。インバータINV2の出力端は、パススイッチSW1を介して、マルチプレクサMUX1の第1入力端(1)に接続されている。マルチプレクサMUX1の出力端は、インバータINV3の入力端に接続されている。インバータINV3の出力端は、インバータINV5の入力端に接続されている。インバータINV5の出力端は、出力信号(Q)の引出端に接続されている。マルチプレクサMUX2の第1入力端(1)は、インバータINV3の出力端に接続されている。マルチプレクサMUX2の出力端は、インバータINV4の入力端に接続されている。インバータINV4の出力端は、パススイッチSW2を介して、マルチプレクサMUX1の第1入力端(1)に接続されている。 The input end of the inverter INV1 is connected to the application end of the data signal (D). The output terminal of the inverter INV1 is connected to the input terminal of the inverter INV2. The output terminal of the inverter INV2 is connected to the first input terminal (1) of the multiplexer MUX1 via the pass switch SW1. The output terminal of the multiplexer MUX1 is connected to the input terminal of the inverter INV3. The output terminal of the inverter INV3 is connected to the input terminal of the inverter INV5. The output end of the inverter INV5 is connected to the output end of the output signal (Q). The first input terminal (1) of the multiplexer MUX2 is connected to the output terminal of the inverter INV3. The output terminal of the multiplexer MUX2 is connected to the input terminal of the inverter INV4. The output terminal of the inverter INV4 is connected to the first input terminal (1) of the multiplexer MUX1 via the pass switch SW2.
このように、本実施形態のデータ保持装置は、ループ状に接続された2つの論理ゲート(図1ではインバータINV3、INV4)を用いて、入力されたデータ信号Dを保持するループ構造部LOOPを有して成る。 As described above, the data holding device according to the present embodiment uses the two logic gates connected in a loop (inverters INV3 and INV4 in FIG. 1) to provide a loop structure unit LOOP that holds the input data signal D. Have.
なお、ループ構造部LOOPは、第1電源電圧VDD1(例えば0.6[V])の供給を受けて駆動されるものである。 The loop structure portion LOOP is driven by receiving a first power supply voltage VDD1 (for example, 0.6 [V]).
インバータINV6の入力端は、マルチプレクサMUX1の第1入力端(1)に接続されている。インバータINV6の出力端は、パススイッチSW3を介して、マルチプレクサMUX2の第2入力端(0)に接続されている。インバータINV7の入力端は、マルチプレクサMUX2の第1入力端(1)に接続されている。インバータINV7の出力端は、パススイッチSW4を介して、マルチプレクサMUX1の第2入力端(0)に接続されている。 The input terminal of the inverter INV6 is connected to the first input terminal (1) of the multiplexer MUX1. The output terminal of the inverter INV6 is connected to the second input terminal (0) of the multiplexer MUX2 via the pass switch SW3. The input terminal of the inverter INV7 is connected to the first input terminal (1) of the multiplexer MUX2. The output terminal of the inverter INV7 is connected to the second input terminal (0) of the multiplexer MUX1 via the pass switch SW4.
強誘電体素子CL1aの正極端は、第1プレートラインPL1に接続されている。強誘電体素子CL1aの負極端は、マルチプレクサMUX2の第2入力端(0)に接続されている。強誘電体素子CL1aの両端間には、トランジスタQ1aが接続されている。トランジスタQ1aのゲートは、Fリセット信号FRSTの印加端に接続されている。 The positive electrode end of the ferroelectric element CL1a is connected to the first plate line PL1. The negative end of the ferroelectric element CL1a is connected to the second input end (0) of the multiplexer MUX2. A transistor Q1a is connected between both ends of the ferroelectric element CL1a. The gate of the transistor Q1a is connected to the application terminal of the F reset signal FRST.
強誘電体素子CL1bの正極端は、マルチプレクサMUX2の第2入力端(0)に接続されている。強誘電体素子CL1bの負極端は、第2プレートラインPL2に接続されている。強誘電体素子CL1bの両端間には、トランジスタQ1bが接続されている。トランジスタQ1bのゲートは、Fリセット信号FRSTの印加端に接続されている。 The positive terminal of the ferroelectric element CL1b is connected to the second input terminal (0) of the multiplexer MUX2. The negative electrode end of the ferroelectric element CL1b is connected to the second plate line PL2. A transistor Q1b is connected between both ends of the ferroelectric element CL1b. The gate of the transistor Q1b is connected to the application terminal of the F reset signal FRST.
強誘電体素子CL2aの正極端は、第1プレートラインPL1に接続されている。強誘電体素子CL2aの負極端は、マルチプレクサMUX1の第2入力端(0)に接続されている。強誘電体素子CL2aの両端間には、トランジスタQ2aが接続されている。トランジスタQ2aのゲートは、Fリセット信号FRSTの印加端に接続されている。 The positive electrode end of the ferroelectric element CL2a is connected to the first plate line PL1. The negative end of the ferroelectric element CL2a is connected to the second input end (0) of the multiplexer MUX1. A transistor Q2a is connected between both ends of the ferroelectric element CL2a. The gate of the transistor Q2a is connected to the application terminal of the F reset signal FRST.
強誘電体素子CL2bの正極端は、マルチプレクサMUX1の第2入力端(0)に接続されている。強誘電体素子CL2bの負極端は、第2プレートラインPL2に接続されている。強誘電体素子CL2bの両端間には、トランジスタQ2bが接続されている。トランジスタQ2bのゲートは、Fリセット信号FRSTの印加端に接続されている。 The positive terminal of the ferroelectric element CL2b is connected to the second input terminal (0) of the multiplexer MUX1. The negative electrode end of the ferroelectric element CL2b is connected to the second plate line PL2. A transistor Q2b is connected between both ends of the ferroelectric element CL2b. The gate of the transistor Q2b is connected to the application terminal of the F reset signal FRST.
このように、本実施形態のデータ保持装置は、強誘電体素子(CL1a、CL1b、CL2a、CL2b)のヒステリシス特性を用いてループ構造部LOOPに保持されたデータDを不揮発的に記憶する不揮発性記憶部NVMを有して成る。 As described above, the data holding device of this embodiment is a nonvolatile memory that stores the data D held in the loop structure portion LOOP in a nonvolatile manner using the hysteresis characteristics of the ferroelectric elements (CL1a, CL1b, CL2a, CL2b). It has a storage unit NVM.
なお、不揮発性記憶部NVMは、第1電源電圧VDD1よりも高い第2電源電圧VDD2(例えば1.2[V])の供給を受けて駆動されるものである。 The nonvolatile memory unit NVM is driven by receiving a second power supply voltage VDD2 (for example, 1.2 [V]) higher than the first power supply voltage VDD1.
また、上記した構成要素のうち、パススイッチSW1は、クロック信号CLKに応じてオン/オフされ、パススイッチSW2は、反転クロック信号CLKB(クロック信号CLKの論理反転信号)に応じてオン/オフされる。すなわち、パススイッチSW1とパススイッチSW2は、互いに排他的(相補的)にオン/オフされる。 Among the above-described components, the path switch SW1 is turned on / off in response to the clock signal CLK, and the path switch SW2 is turned on / off in response to the inverted clock signal CLKB (logic inverted signal of the clock signal CLK). The That is, the path switch SW1 and the path switch SW2 are turned on / off exclusively (complementarily) to each other.
一方、パススイッチSW3、SW4は、いずれも制御信号E1に応じてオン/オフされる。また、マルチプレクサMUX1、MUX2は、いずれも制御信号E2に応じてその信号経路が切り換えられる。すなわち、本実施形態のデータ保持装置において、マルチプレクサMUX1、MUX2と、インバータINV6、INV7と、パススイッチSW3、SW4は、ループ構造部LOOPと不揮発性記憶部NVMとを電気的に分離する回路分離部SEPとして機能する。 On the other hand, the path switches SW3 and SW4 are both turned on / off according to the control signal E1. Further, the signal paths of the multiplexers MUX1 and MUX2 are switched according to the control signal E2. That is, in the data holding device of this embodiment, the multiplexers MUX1 and MUX2, the inverters INV6 and INV7, and the path switches SW3 and SW4 are circuit separation units that electrically separate the loop structure unit LOOP and the nonvolatile storage unit NVM. Functions as SEP.
なお、回路分離部SEPを形成する回路要素のうち、ループ構造部LOOPに含まれるマルチプレクサMUX1、MUX2は、第1電源電圧VDD1の供給を受けて駆動されるものであり、不揮発性記憶部NVMに含まれるパススイッチSW3、SW4は、第2電源電圧VDD2の供給を受けて駆動されるものである。 Of the circuit elements forming the circuit separation unit SEP, the multiplexers MUX1 and MUX2 included in the loop structure unit LOOP are driven by the supply of the first power supply voltage VDD1, and the nonvolatile memory unit NVM The included path switches SW3 and SW4 are driven by the supply of the second power supply voltage VDD2.
また、インバータINV6、INV7は、第1電源電圧VDD1と第2電源電圧VDD2の双方の供給を受けて駆動されるものであり、ループ構造部LOOPと不揮発性記憶部NVMの間でやり取りされるデータDの電圧レベルを変換するレベルシフタとしての機能を備えている。 The inverters INV6 and INV7 are driven by the supply of both the first power supply voltage VDD1 and the second power supply voltage VDD2, and are exchanged between the loop structure portion LOOP and the nonvolatile storage portion NVM. It has a function as a level shifter for converting the voltage level of D.
図2は、レベルシフト機能を備えたインバータINV6(インバータINV7についても同様)の一構成例を示す回路図である。 FIG. 2 is a circuit diagram showing a configuration example of an inverter INV6 (the same applies to the inverter INV7) having a level shift function.
図2に示すように、インバータINV6(INV7)は、Pチャネル型MOS電界効果トランジスタP1〜P3と、Nチャネル型MOS電界効果トランジスタN1〜N3と、を有して成る。トランジスタN1のゲートは、入力端INに接続されている。トランジスタN1のソースは、接地端に接続されている。トランジスタN1のドレインは、トランジスタP1のドレインに接続される一方、出力端OUTにも接続されている。トランジスタP1、P2のソースは、いずれも第2電源電圧VDD2の印加端に接続されている。トランジスタP1のゲートは、トランジスタP2のドレインに接続されている。トランジスタP2のゲートは、トランジスタP1のドレインに接続されている。トランジスタP2のドレインは、トランジスタN2のドレインに接続されている。トランジスタN2のソースは、接地端に接続されている。トランジスタP3、N3のゲートは、いずれも入力端INに接続されている。トランジスタP3のソースは、第1電源電圧VDD1の印加端に接続されている。トランジスタP3のドレインは、トランジスタN3のドレインに接続される一方で、トランジスタN2のゲートにも接続されている。トランジスタN3のソースは、接地端に接続されている。 As shown in FIG. 2, the inverter INV6 (INV7) includes P-channel MOS field effect transistors P1 to P3 and N-channel MOS field effect transistors N1 to N3. The gate of the transistor N1 is connected to the input terminal IN. The source of the transistor N1 is connected to the ground terminal. The drain of the transistor N1 is connected to the drain of the transistor P1, and is also connected to the output terminal OUT. The sources of the transistors P1 and P2 are both connected to the application terminal for the second power supply voltage VDD2. The gate of the transistor P1 is connected to the drain of the transistor P2. The gate of the transistor P2 is connected to the drain of the transistor P1. The drain of the transistor P2 is connected to the drain of the transistor N2. The source of the transistor N2 is connected to the ground terminal. The gates of the transistors P3 and N3 are both connected to the input terminal IN. The source of the transistor P3 is connected to the application terminal of the first power supply voltage VDD1. The drain of the transistor P3 is connected to the drain of the transistor N3, and is also connected to the gate of the transistor N2. The source of the transistor N3 is connected to the ground terminal.
上記構成から成るインバータINV6(INV7)において、入力端INにハイレベル(第1電源電圧VDD1)の論理信号が入力された場合には、トランジスタN1、P2がオンとなり、トランジスタN2、P1がオフとなるので、出力端OUTからはローレベル(接地電圧GND)の論理信号が出力される。逆に、入力端INにローレベル(接地電圧GND)の論理信号が入力された場合には、トランジスタN1、P2がオフとなり、トランジスタN2、P1がオンとなるので、出力端OUTからはハイレベル(第2電源電圧VDD2)の論理信号が出力される。すなわち、インバータINV6(INV7)は、入力端INに入力された論理信号の論理を反転した上で、さらに、そのハイレベル電位を第1電源電圧VDD1から第2電源電圧VDD2まで引き上げて出力する。 In the inverter INV6 (INV7) configured as described above, when a high level (first power supply voltage VDD1) logic signal is input to the input terminal IN, the transistors N1 and P2 are turned on and the transistors N2 and P1 are turned off. Therefore, a low level (ground voltage GND) logic signal is output from the output terminal OUT. Conversely, when a logic signal of low level (ground voltage GND) is input to the input terminal IN, the transistors N1 and P2 are turned off and the transistors N2 and P1 are turned on. A logic signal of (second power supply voltage VDD2) is output. That is, the inverter INV6 (INV7) inverts the logic of the logic signal input to the input terminal IN, and further raises and outputs the high level potential from the first power supply voltage VDD1 to the second power supply voltage VDD2.
次に、上記構成から成るデータ保持装置の動作について、詳細な説明を行う。なお、以下の説明では、強誘電体素子CL1a、CL1bの接続ノードに現れる電圧をV1、強誘電体素子CL2a、CL2bの接続ノードに現れる電圧をV2、インバータINV4の入力端に現れる電圧をV3、インバータINV4の出力端に現れる電圧をV4、インバータINV3の入力端に現れる電圧をV5、インバータINV3の出力端に現れる電圧をV6というように、各部のノード電圧に符号を付すことにする。 Next, the operation of the data holding device configured as described above will be described in detail. In the following description, the voltage appearing at the connection node of the ferroelectric elements CL1a and CL1b is V1, the voltage appearing at the connection node of the ferroelectric elements CL2a and CL2b is V2, and the voltage appearing at the input terminal of the inverter INV4 is V3. The voltage appearing at the output terminal of the inverter INV4 is denoted by V4, the voltage appearing at the input terminal of the inverter INV3 is denoted by V5, and the voltage appearing at the output terminal of the inverter INV3 is denoted by V6.
図3は、本発明に係るデータ保持装置の一動作例を説明するためのタイミングチャートであり、上から順番に、電源電圧(VDD1、VDD2)、クロック信号CLK、データ信号D、制御信号E1、制御信号E2、Fリセット信号FRST、第1プレートラインPL1の印加電圧、第2プレートラインPL2の印加電圧、ノード電圧V1、ノード電圧V2、及び出力信号Qの電圧波形を示している。 FIG. 3 is a timing chart for explaining an operation example of the data holding device according to the present invention. In order from the top, the power supply voltage (VDD1, VDD2), the clock signal CLK, the data signal D, the control signal E1, The voltage waveforms of the control signal E2, the F reset signal FRST, the applied voltage of the first plate line PL1, the applied voltage of the second plate line PL2, the node voltage V1, the node voltage V2, and the output signal Q are shown.
まず、データ保持装置の通常動作について説明する。 First, the normal operation of the data holding device will be described.
時点W1までは、Fリセット信号FRSTが「1(ハイレベル:VDD2)」とされており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されているので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となっている。なお、第1プレートラインPL1と第2プレートラインPL2は、いずれも「0(ローレベル:GND)」とされている。 Until the time point W1, the F reset signal FRST is “1 (high level: VDD2)”, the transistors Q1a, Q1b, Q2a, Q2b are turned on, and the ferroelectric elements CL1a, CL1b, CL2a, CL2b are turned on. Since both ends are short-circuited, no voltage is applied to these ferroelectric elements CL1a, CL1b, CL2a, CL2b. The first plate line PL1 and the second plate line PL2 are both “0 (low level: GND)”.
また、時点W1までは、制御信号E1が「0(GND)」とされており、パススイッチSW3とパススイッチSW4がオフされているので、データ書き込み用ドライバ(図1の例ではインバータINV6、INV7)はいずれも無効とされている。 Further, until the time point W1, the control signal E1 is “0 (GND)”, and the path switch SW3 and the path switch SW4 are turned off. Therefore, the data write drivers (inverters INV6 and INV7 in the example of FIG. 1). ) Are all invalid.
また、時点W1までは、制御信号E2が「1(VDD1)」とされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端(1)が選択されているので、ループ構造部LOOPにて通常ループが形成されている。 Further, until the time point W1, the control signal E2 is “1 (VDD1)”, and the first input terminal (1) of the multiplexer MUX1 and the multiplexer MUX2 is selected. Is formed.
従って、クロック信号CLKのハイレベル期間には、パススイッチSW1がオンされ、パススイッチSW2がオフされるので、データ信号Dが出力信号Qとしてそのまま通過される形となる。一方、クロック信号CLKのローレベル期間には、パススイッチSW1がオフされ、パススイッチSW2がオンされるので、クロック信号CLKの立下がりエッジで、データ信号Dがラッチされる形となる。 Therefore, during the high level period of the clock signal CLK, the pass switch SW1 is turned on and the pass switch SW2 is turned off, so that the data signal D is directly passed as the output signal Q. On the other hand, since the pass switch SW1 is turned off and the pass switch SW2 is turned on during the low level period of the clock signal CLK, the data signal D is latched at the falling edge of the clock signal CLK.
なお、図4は、上記した通常動作時の信号経路(図中では太線として描写)を示す回路図である。 FIG. 4 is a circuit diagram showing a signal path (depicted as a thick line in the drawing) during the normal operation described above.
次に、強誘電体素子へのデータ書き込み動作について説明する。 Next, a data write operation to the ferroelectric element will be described.
時点W1〜W3では、クロック信号CLKが「0(GND)」とされて、反転クロック信号CLKBが「1(VDD1)」とされる。従って、第1パススイッチSW1がオフされ、第2パススイッチがオンされる。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。 At time points W1 to W3, the clock signal CLK is set to “0 (GND)”, and the inverted clock signal CLKB is set to “1 (VDD1)”. Accordingly, the first path switch SW1 is turned off and the second path switch is turned on. As described above, by fixing the logic of the clock signal CLK and the inverted clock signal CLKB in advance, it is possible to improve the stability of the data write operation with respect to the ferroelectric element.
また、時点W1〜W3では、Fリセット信号FRSTが「0(GND)」とされ、トランジスタQ1a、Q1b、Q2a、Q2bがオフされて、強誘電体素子CL1a、CL1b、CL2a、CL2bに対する電圧印加が可能な状態とされる。 At time points W1 to W3, the F reset signal FRST is set to “0 (GND)”, the transistors Q1a, Q1b, Q2a, and Q2b are turned off, and voltage application to the ferroelectric elements CL1a, CL1b, CL2a, and CL2b is performed. Possible state.
また、時点W1〜W3では、制御信号E1が「1(VDD2)」とされ、パススイッチSW3とパススイッチSW4がオンされる。従って、データ書き込み用ドライバ(図1の例ではインバータINV6、INV7)がいずれも有効とされる。 Further, at time points W1 to W3, the control signal E1 is set to “1 (VDD2)”, and the path switch SW3 and the path switch SW4 are turned on. Accordingly, the data write drivers (inverters INV6 and INV7 in the example of FIG. 1) are all valid.
なお、時点W1〜W3では、それまでと同様、制御信号E2が「1(VDD1)」とされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端(1)が選択されているので、ループ構造部LOOPにて通常ループが形成されている。 At the time points W1 to W3, the control signal E2 is “1 (VDD1)” and the first input terminals (1) of the multiplexer MUX1 and the multiplexer MUX2 are selected as before, so that the loop structure A normal loop is formed at the part LOOP.
また、時点W1〜W2では、第1プレートラインPL1と第2プレートラインPL2が「0(GND)」とされ、時点W2〜W3では、第1プレートラインPL1と第2プレートラインPL2が「1(VDD2)」とされる。すなわち、第1プレートラインPL1と第2プレートラインPL2に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。 Further, at the time points W1 to W2, the first plate line PL1 and the second plate line PL2 are set to “0 (GND)”, and at the time points W2 to W3, the first plate line PL1 and the second plate line PL2 are set to “1 ( VDD2) ". That is, the same pulse voltage is applied to the first plate line PL1 and the second plate line PL2. By applying such a pulse voltage, the remanent polarization state inside the ferroelectric element is set to either the inversion state or the non-inversion state.
図3の例に即して具体的に述べると、時点W1では、出力信号Qが「1(VDD1)」であるため、ノード電圧V1が「0(GND)」となり、ノード電圧V2が「1(VDD2)」となる。従って、時点W1〜W2において、第1プレートラインPL1と第2プレートラインPL2が「0(GND)」とされている間、強誘電体素子CL1a、CL1bの両端間には電圧が印加されない状態となり、強誘電体素子CL2aの両端間には負極性の電圧が印加される状態となり、強誘電体素子CL2bの両端間には正極性の電圧が印加される状態となる。一方、時点W2〜W3において、第1プレートラインPL1と第2プレートラインPL2が「1(VDD2)」とされている間、強誘電体素子CL2a、CL2bの両端間には電圧が印加されない状態となり、強誘電体素子CL1aの両端間には正極性の電圧が印加される状態となり、強誘電体素子CL1bの両端間には負極性の電圧が印加される状態となる。 More specifically, referring to the example of FIG. 3, since the output signal Q is “1 (VDD1)” at the time point W1, the node voltage V1 becomes “0 (GND)” and the node voltage V2 becomes “1”. (VDD2) ". Therefore, at time points W1 to W2, while the first plate line PL1 and the second plate line PL2 are set to “0 (GND)”, no voltage is applied across the ferroelectric elements CL1a and CL1b. Thus, a negative voltage is applied between both ends of the ferroelectric element CL2a, and a positive voltage is applied between both ends of the ferroelectric element CL2b. On the other hand, at time points W2 to W3, while the first plate line PL1 and the second plate line PL2 are set to “1 (VDD2)”, no voltage is applied across the ferroelectric elements CL2a and CL2b. Thus, a positive voltage is applied across the ferroelectric element CL1a, and a negative voltage is applied across the ferroelectric element CL1b.
このように、第1プレートラインPL1と第2プレートラインPL2に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。なお、強誘電体素子CL1aとCL1bとの間、及び、強誘電体素子CL2aとCL2bとの間では、互いの残留分極状態が逆になる。また、強誘電体素子CL1aとCL2aとの間、及び、強誘電体素子CL1bとCL2bとの間でも、互いの残留分極状態が逆になる。 As described above, by applying the pulse voltage to the first plate line PL1 and the second plate line PL2, the remanent polarization state inside the ferroelectric element is set to either the inversion state or the non-inversion state. . Note that the remanent polarization state is reversed between the ferroelectric elements CL1a and CL1b and between the ferroelectric elements CL2a and CL2b. Further, the remanent polarization state is also reversed between the ferroelectric elements CL1a and CL2a and between the ferroelectric elements CL1b and CL2b.
時点W3では、Fリセット信号FRSTが再び「1(VDD2)」とされることによって、トランジスタQ1a、Q1b、Q2a、Q2bがオンされ、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となる。このとき、第1プレートラインPL1と第2プレートラインPL2は、いずれも「0(GND)」とされる。 At the time point W3, the F reset signal FRST is again set to “1 (VDD2)”, so that the transistors Q1a, Q1b, Q2a, and Q2b are turned on, and between both ends of the ferroelectric elements CL1a, CL1b, CL2a, and CL2b. Since both are short-circuited, no voltage is applied to these ferroelectric elements CL1a, CL1b, CL2a, CL2b. At this time, both the first plate line PL1 and the second plate line PL2 are set to “0 (GND)”.
また、時点W3では、制御信号E1が再び「0(GND)」とされ、パススイッチSW3とパススイッチSW4がオフされるので、データ書き込み用ドライバ(図1の例ではインバータINV6、INV7)がいずれも無効とされる。なお、制御信号E2については不問であるが、図3の例では「0(GND)」とされている。 At the time point W3, the control signal E1 is again set to “0 (GND)”, and the pass switch SW3 and the pass switch SW4 are turned off, so that the data write drivers (inverters INV6 and INV7 in the example of FIG. 1) Is also invalidated. Note that the control signal E2 is not questioned, but is “0 (GND)” in the example of FIG.
そして、時点W4では、ループ構造部LOOPに対する第1電源電圧VDD1の供給と不揮発性記憶部NVMに対する第2電源電圧VDD2の供給がいずれも遮断される。このとき、Fリセット信号FRSTは、時点W3から「1(VDD2)」に維持されており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされ、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されている。従って、強誘電体素子CL1a、CL1b、CL2a、CL2bに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子CL1a、CL1b、CL2a、CL2bに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。 At time point W4, the supply of the first power supply voltage VDD1 to the loop structure unit LOOP and the supply of the second power supply voltage VDD2 to the nonvolatile memory unit NVM are both cut off. At this time, the F reset signal FRST is maintained at “1 (VDD2)” from the time point W3, the transistors Q1a, Q1b, Q2a, Q2b are turned on, and both ends of the ferroelectric elements CL1a, CL1b, CL2a, CL2b. Both are short-circuited. Therefore, since no voltage is applied to the ferroelectric elements CL1a, CL1b, CL2a, and CL2b, even if a voltage fluctuation occurs when the power is shut off, the ferroelectric elements CL1a, CL1b, CL2a, An unintended voltage is not applied to CL2b, and garbled data can be avoided.
なお、図5は、上記したデータ書き込み動作時(特に時点W1〜W3)の信号経路(図中では太線として描写)を示す回路図である。 FIG. 5 is a circuit diagram showing a signal path (depicted as a thick line in the drawing) during the above-described data write operation (particularly, time points W1 to W3).
次に、強誘電体素子からのデータ読み出し動作について説明する。 Next, a data read operation from the ferroelectric element will be described.
時点R1〜R5では、クロック信号CLKが「0(GND)」とされており、反転クロック信号CLKBが「1(VDD1)」とされている。従って、第1パススイッチSW1がオフされており、第2パススイッチがオンされている。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。 At time points R1 to R5, the clock signal CLK is “0 (GND)”, and the inverted clock signal CLKB is “1 (VDD1)”. Accordingly, the first path switch SW1 is turned off and the second path switch is turned on. As described above, by fixing the logic of the clock signal CLK and the inverted clock signal CLKB in advance, it is possible to improve the stability of the data reading operation from the ferroelectric element.
時点R1では、最先にFリセット信号FRSTが「1(VDD1)」とされており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されている。従って、強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子CL1a、CL1b、CL2a、CL2bに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。 At the time point R1, the F reset signal FRST is first set to “1 (VDD1)”, the transistors Q1a, Q1b, Q2a, Q2b are turned on, and both ends of the ferroelectric elements CL1a, CL1b, CL2a, CL2b Both are short-circuited. Accordingly, since no voltage is applied to the ferroelectric elements CL1a, CL1b, CL2a, and CL2b, even if voltage fluctuation occurs when the power is turned on, the ferroelectric elements CL1a, CL1b, CL2a, and CL2b An unintended voltage is not applied, and garbled data can be avoided.
なお、時点R1において、第1プレートラインPL1と第2プレートラインPL2は、いずれも「0(ローレベル:GND)」とされている。 At the time point R1, the first plate line PL1 and the second plate line PL2 are both “0 (low level: GND)”.
時点R2では、制御信号E1、E2がいずれも「0(GND)」とされた状態(すなわち、データ書き込み用ドライバが無効とされており、かつ、ループ構造部LOOPで通常ループが無効とされている状態)で、ループ構造部LOOPに対する第1電源電圧VDD1と不揮発性記憶部NVMに対する第2電源電圧VDD2が投入される。このとき、図6中の太線で描写された信号ラインは、フローティングとなっている。 At the time point R2, the control signals E1 and E2 are both set to “0 (GND)” (that is, the data write driver is invalidated, and the normal loop is invalidated in the loop structure section LOOP). In this state, the first power supply voltage VDD1 for the loop structure portion LOOP and the second power supply voltage VDD2 for the nonvolatile memory portion NVM are turned on. At this time, the signal line depicted by the thick line in FIG. 6 is floating.
続く時点R3では、Fリセット信号FRSTが「0(GND)」とされ、トランジスタQ1a、Q1b、Q2a、Q2bがオフされて、強誘電体素子CL1a、CL1b、CL2a、CL2bに対する電圧印加が可能な状態とされる一方、第2プレートラインPL2が「0(GND)」に維持されたまま、第1プレートラインPL1が「1(VDD2)」とされる。このようなパルス電圧の印加により、ノード電圧V1及びノード電圧V2として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。 At the subsequent time point R3, the F reset signal FRST is set to “0 (GND)”, the transistors Q1a, Q1b, Q2a, Q2b are turned off, and a voltage can be applied to the ferroelectric elements CL1a, CL1b, CL2a, CL2b. On the other hand, the first plate line PL1 is set to “1 (VDD2)” while the second plate line PL2 is maintained at “0 (GND)”. By applying such a pulse voltage, voltage signals corresponding to the remanent polarization state in the ferroelectric element appear as the node voltage V1 and the node voltage V2.
図3の例に即して具体的に説明すると、ノード電圧V1としては、比較的低い電圧信号(以下、その論理をWL[Weak Low]と呼ぶ)が現れ、ノード電圧V2としては、比較的高い電圧信号(以下、その論理をWH[Weak Hi]と呼ぶ)が現れる。すなわち、ノード電圧V1とノード電圧V2との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。 Specifically, referring to the example of FIG. 3, a relatively low voltage signal (hereinafter, the logic is referred to as WL [Weak Low]) appears as the node voltage V1, and the node voltage V2 is relatively low. A high voltage signal (hereinafter, its logic is called WH [Weak Hi]) appears. That is, a voltage difference is generated between the node voltage V1 and the node voltage V2 according to the difference in the remanent polarization state in the ferroelectric element.
このとき、時点R3〜R4では、制御信号E2が「0(VDD1)」とされ、マルチプレクサMUX1とマルチプレクサMUX2の第2入力端(0)が選択されるので、ノード電圧V3の論理はWLとなり、ノード電圧V4の論理はWHとなる。また、ノード電圧V5の論理はWHとなり、ノード電圧V6の論理はWLとなる。このように、時点R3〜R4では、装置各部のノード電圧V1〜V6が未だに不安定な状態(インバータINV3及びインバータINV4での論理反転が完全に行われず、その出力論理が確実に「0(GND)」/「1(VDD1)」となっていない状態)である。 At this time, at the time point R3 to R4, the control signal E2 is set to “0 (VDD1)” and the second input terminal (0) of the multiplexer MUX1 and the multiplexer MUX2 is selected, so the logic of the node voltage V3 becomes WL, The logic of the node voltage V4 is WH. The logic of the node voltage V5 is WH, and the logic of the node voltage V6 is WL. As described above, at the time points R3 to R4, the node voltages V1 to V6 of each part of the device are still in an unstable state (the logic inversion in the inverter INV3 and the inverter INV4 is not completely performed, and the output logic is surely “0 (GND ) ”/“ 1 (VDD1) ”).
続く時点R4では、制御信号E2が「1(VDD1)」とされ、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端(1)が選択されるので、ループ構造部LOOPにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータINV4の出力端(論理:WH)とインバータINV3の入力端(論理:WH)が接続され、インバータINV3の出力端(論理:WL)とインバータINV4の入力端(論理:WL)が接続される。従って、各ノードの信号論理(WH/WL)に不整合は生じず、以降、ループ構造部LOOPにて通常ループが形成されている間、インバータINV3は、論理WLの入力を受けて、その出力論理を「1(VDD1)」に引き上げようとし、インバータINV4は、論理WHの入力を受けて、その出力論理を「0(GND)」に引き下げようとする。その結果、インバータINV3の出力論理は、不安定な論理WLから「0(GND)」に確定され、インバータINV4の出力論理は、不安定な論理WHから「1(VDD1)」に確定される。 At the subsequent time point R4, the control signal E2 is set to “1 (VDD1)”, and the multiplexer MUX1 and the first input terminal (1) of the multiplexer MUX2 are selected, so that a normal loop is formed in the loop structure section LOOP. . With such switching of the signal path, the output terminal (logic: WH) of the inverter INV4 and the input terminal (logic: WH) of the inverter INV3 are connected, and the output terminal (logic: WL) of the inverter INV3 and the input of the inverter INV4 The end (logic: WL) is connected. Therefore, no mismatch occurs in the signal logic (WH / WL) of each node, and the inverter INV3 receives the input of the logic WL and outputs the output while the normal loop is formed in the loop structure section LOOP. The inverter INV4 tries to raise the logic to “1 (VDD1)”, and receives the input of the logic WH, and tries to lower its output logic to “0 (GND)”. As a result, the output logic of the inverter INV3 is determined from the unstable logic WL to “0 (GND)”, and the output logic of the inverter INV4 is determined from the unstable logic WH to “1 (VDD1)”.
このように、時点R4において、ループ構造部LOOPが通常ループとされたことに伴い、強誘電体素子から読み出された信号(ノード電圧V1とノード電圧V2との電位差)がループ構造部LOOPで増幅される形となり、出力信号Qとして電源遮断前の保持データ(図2の例では「1(VDD1)」)が復帰される。 As described above, at the time point R4, the signal (potential difference between the node voltage V1 and the node voltage V2) read from the ferroelectric element is generated in the loop structure portion LOOP when the loop structure portion LOOP is changed to the normal loop. As a result, the output data Q is restored as the output signal Q before the power is shut off (“1 (VDD1)” in the example of FIG. 2).
その後、時点R5では、Fリセット信号FRSTが再び「1(VDD2)」とされ、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となる。このとき、第1プレートラインPL1と第2プレートラインPL2は、いずれも、「0(GND)」とされる。従って、データ保持装置は、時点W1以前と同様の状態、すなわち、通常の動作状態に復帰される。 After that, at the time point R5, the F reset signal FRST is again set to “1 (VDD2)”, the transistors Q1a, Q1b, Q2a, Q2b are turned on, and both ends of the ferroelectric elements CL1a, CL1b, CL2a, CL2b are connected. Since both are short-circuited, no voltage is applied to these ferroelectric elements CL1a, CL1b, CL2a, CL2b. At this time, both the first plate line PL1 and the second plate line PL2 are set to “0 (GND)”. Therefore, the data holding device is returned to the same state as before the time point W1, that is, the normal operation state.
なお、図6は、上記したデータ読み出し動作時(特に時点R3〜R4)の信号経路(図中では太線として描写)を示す回路図である。 FIG. 6 is a circuit diagram showing a signal path (depicted as a thick line in the drawing) during the above-described data reading operation (particularly, at time points R3 to R4).
上記で説明したように、本実施形態のデータ保持装置は、ループ状に接続された論理ゲート(図1ではインバータINV3、INV4)を用いてデータを保持するループ構造部LOOPと、強誘電体素子のヒステリシス特性を用いてループ構造部LOOPに保持されたデータを不揮発的に記憶する不揮発性記憶部NVM(CL1a、CL1b、CL2a、CL2b、Q1a、Q1b、Q2a、Q2b)と、ループ構造部LOOPと不揮発性記憶部NVMとを電気的に分離する回路分離部SEP(MUX1、MUX2、INV6、INV7、SW3、SW4)と、を有して成り、回路分離部SEPは、データ保持装置の通常動作中には、強誘電体素子に対する印加電圧を一定に保ちつつ、ループ構造部LOOPを電気的に動作させる構成とされている。 As described above, the data holding device of this embodiment includes the loop structure portion LOOP that holds data using logic gates connected in a loop (inverters INV3 and INV4 in FIG. 1), and the ferroelectric element. A nonvolatile storage unit NVM (CL1a, CL1b, CL2a, CL2b, Q1a, Q1b, Q2a, Q2b) that stores data held in the loop structure unit LOOP in a nonvolatile manner using the hysteresis characteristics of the loop structure unit LOOP; A circuit separation unit SEP (MUX1, MUX2, INV6, INV7, SW3, SW4) for electrically separating the nonvolatile memory unit NVM, and the circuit separation unit SEP is in a normal operation of the data holding device In this configuration, the loop structure LOOP is electrically operated while keeping the voltage applied to the ferroelectric element constant. There.
このように、ループ構造部LOOPの信号線から強誘電体素子CL1a、CL1b、CL2a、CL2bを直接駆動するのではなく、ループ構造部LOOPの信号線と強誘電体素子CL1a、CL1b、CL2a、CL2bとの間に、バッファとしても機能するデータ書き込み用ドライバ(図1ではインバータINV6、INV7)を設けることにより、強誘電体素子CL1a、CL1b、CL2a、CL2bがループ構造部LOOP内の負荷容量とならないようにすることが可能となる。 In this manner, the ferroelectric elements CL1a, CL1b, CL2a, and CL2b are not directly driven from the signal line of the loop structure portion LOOP, but the signal lines of the loop structure portion LOOP and the ferroelectric elements CL1a, CL1b, CL2a, and CL2b. Are provided with data write drivers (inverters INV6 and INV7 in FIG. 1) that also function as buffers, so that the ferroelectric elements CL1a, CL1b, CL2a, and CL2b do not serve as load capacitances in the loop structure portion LOOP. It becomes possible to do so.
また、データ書き込み用ドライバ(インバータINV6、INV7)の出力端にパススイッチSW3、SW4を接続し、制御信号E1に応じて、データの書き込み時にのみ、パススイッチSW3、SW4をオンさせる構成であれば、通常動作時には、強誘電体素子CL1a、CL1b、CL2a、CL2bが駆動されないようにすることが可能となる。 Further, if the path switches SW3 and SW4 are connected to the output terminals of the data write drivers (inverters INV6 and INV7), and the path switches SW3 and SW4 are turned on only when data is written according to the control signal E1, During normal operation, the ferroelectric elements CL1a, CL1b, CL2a, and CL2b can be prevented from being driven.
また、データ読み出しの際には、制御信号E2に応じて、マルチプレクサMUX1、MUX2の入出力経路を切り換えることにより、ループ構造部LOOP内の論理ゲート(図1ではインバータINV3、INV4)と強誘電体素子CL1a、CL1b、CL2a、CL2bとの導通/遮断を制御することができる。従って、特定ノードをフローティングとするために、負荷の大きいクロック線を増設する必要がないため、消費電力の増大を回避することが可能となる。 When data is read, the logic gates (inverters INV3 and INV4 in FIG. 1) and the ferroelectrics in the loop structure unit LOOP are switched by switching the input / output paths of the multiplexers MUX1 and MUX2 according to the control signal E2. It is possible to control conduction / cutoff with the elements CL1a, CL1b, CL2a, and CL2b. Therefore, it is not necessary to add a large load clock line in order to place the specific node in a floating state, so that it is possible to avoid an increase in power consumption.
なお、本実施形態のデータ保持装置では、制御信号E1、E2が新たに必要となるが、これらの信号は、常時駆動されるクロック信号と異なり、通常時には一切駆動されないので、データ保持装置の消費電力には、ほとんど影響を与えることがない。 In the data holding device according to the present embodiment, control signals E1 and E2 are newly required. However, these signals are not driven at all during normal times, unlike the clock signal that is always driven. It has little effect on power.
また、本実施形態のデータ保持装置では、データ書き込み用ドライバ(インバータINV6、INV7)や、マルチプレクサMUX1、MUX2が新たに必要となるが、CPU[Central Processing Unit]などの演算回路内におけるデータ保持装置の占有面積は、数%に過ぎないことが多く、演算回路全体に与える面積増加の影響は殆どないと言える。 Further, in the data holding device of the present embodiment, a data write driver (inverters INV6 and INV7) and multiplexers MUX1 and MUX2 are newly required, but the data holding device in an arithmetic circuit such as a CPU [Central Processing Unit]. In many cases, the area occupied by this is only a few percent, and it can be said that there is almost no influence of the area increase on the entire arithmetic circuit.
このように、本実施形態のデータ保持装置であれば、通常動作中には強誘電体素子が無駄に駆動されることがないので、揮発性のデータ保持装置と同レベルの高速化、並びに、低消費電力化を図ることが可能となる。 As described above, in the data holding device of the present embodiment, the ferroelectric element is not driven wastefully during normal operation, so that the speed is increased to the same level as that of the volatile data holding device, and Low power consumption can be achieved.
すなわち、揮発性のデータ保持装置と同等の取り扱いを行うことができるので、タイミング設計や消費電力設計などの再設計を行わずに、既存回路の記憶素子部分を本発明のデータ保持装置に置き換えることが可能となる。従って、既存回路を容易に不揮発化することができるので、例えば、待機時にデータを消さずに電源を遮断したり、電源投入後、即時に動作再開が可能なCPU等を実現することが可能となる。 In other words, since it can be handled in the same way as a volatile data holding device, the memory element part of the existing circuit is replaced with the data holding device of the present invention without redesigning the timing design or power consumption design. Is possible. Therefore, since the existing circuit can be easily made non-volatile, for example, it is possible to realize a CPU or the like that can shut down the power without erasing data during standby or can immediately resume the operation after the power is turned on. Become.
また、本実施形態のデータ保持装置において、ループ構造部LOOPと不揮発性記憶部NVMは、互いに異なる第1、第2電源電圧VDD1、VDD2の供給を別個に受けて駆動されるものであり、回路分離部SEPは、ループ構造部LOOPと不揮発性記憶部NVMの間でやり取りされるデータDの電圧レベルを変換するレベルシフタ(図1の例では、レベルシフト機能を備えたインバータINV6、INV7)を有して成る。 In the data holding device of the present embodiment, the loop structure portion LOOP and the nonvolatile memory portion NVM are driven by separately receiving the first and second power supply voltages VDD1 and VDD2 that are different from each other. The separation unit SEP has level shifters (inverters INV6 and INV7 having a level shift function in the example of FIG. 1) for converting the voltage level of data D exchanged between the loop structure unit LOOP and the nonvolatile storage unit NVM. It consists of
このような構成とすることにより、第1電源電圧VDD1を用いてループ構造部LOOPを低電圧駆動するとともに、第1電源電圧VDD1よりも高い第2電源電圧VDD2を用いて不揮発性記憶部NVM(より具体的には、これに含まれる強誘電体素子CL1a、CL1b、CL2a、CL2b)を適切に駆動することができるので、低電圧駆動デバイス(超低電圧プロセッサなど)にも好適に組み込むことが可能なデータ保持装置を提供することが可能となる。 With this configuration, the loop structure unit LOOP is driven at a low voltage by using the first power supply voltage VDD1, and the nonvolatile memory unit NVM (by using the second power supply voltage VDD2 higher than the first power supply voltage VDD1. More specifically, the ferroelectric elements CL1a, CL1b, CL2a, and CL2b) included in the ferroelectric elements can be appropriately driven. Therefore, the ferroelectric elements CL1a, CL1b, CL2a, and CL2b can be suitably incorporated in a low-voltage driving device (such as an ultra-low voltage processor). It is possible to provide a possible data holding device.
<第1の変形例>
なお、上記の実施形態では、インバータINV6とパススイッチSW3、及び、インバータINV7とパススイッチSW4をそれぞれ組み合わせた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図7に示すように、制御信号E1に応じてその出力状態をハイインピーダンスとすることが可能な3ステートのインバータINV6’、INV7’を用いることで、パススイッチSW3、SW4を省略しても構わない。この場合、インバータINV6’(インバータINV7’についても同様)の構成は、図8に示す通りとなる。
<First Modification>
In the above embodiment, the description has been given by taking as an example the combination of the inverter INV6 and the pass switch SW3, and the inverter INV7 and the pass switch SW4, but the configuration of the present invention is limited to this. Instead, as shown in FIG. 7, the pass switches SW3 and SW4 are omitted by using the three-state inverters INV6 ′ and INV7 ′ whose output state can be set to high impedance according to the control signal E1. It doesn't matter. In this case, the configuration of the inverter INV6 ′ (the same applies to the inverter INV7 ′) is as shown in FIG.
図8は、レベルシフト機能を備えた3ステートのインバータINV6’(インバータINV7’についても同様)の一構成例を示す回路図である。 FIG. 8 is a circuit diagram showing a configuration example of a three-state inverter INV6 'having the level shift function (the same applies to the inverter INV7').
図8に示すように、レベルシフト機能を備えた3ステートのインバータINV6’(INV7’)は、先出のインバータINV6(INV7)に若干の変更を加えることにより容易に実現することが可能である。より具体的に述べると、3ステートのインバータINV6’(INV7’)は、図2の構成に加えて、Pチャネル型MOS電界効果トランジスタP4及びP5と、Nチャネル型MOS電界効果トランジスタN4及びN5と、を有して成る出力段を別途設けるとともに、トランジスタP1のドレインから出力信号を引き出す構成に代えて、上記の出力段から出力信号を引き出す構成とすればよい。 As shown in FIG. 8, the three-state inverter INV6 ′ (INV7 ′) having the level shift function can be easily realized by slightly modifying the previous inverter INV6 (INV7). . More specifically, the three-state inverter INV6 ′ (INV7 ′) includes, in addition to the configuration of FIG. 2, P-channel MOS field effect transistors P4 and P5, N-channel MOS field effect transistors N4 and N5, In addition, a configuration in which an output stage including the above is separately provided and an output signal is extracted from the output stage may be used instead of a configuration in which the output signal is extracted from the drain of the transistor P1.
上記の出力段を形成するトランジスタP4のソースは、第2電源電圧VDD2の印加端に接続されている。トランジスタP4のゲートは、反転制御信号E1バーの印加端に接続されている。トランジスタP4のドレインは、トランジスタP5のソースに接続されている。トランジスタP5のドレインは、トランジスタN4のドレインに接続される一方、出力端OUTにも接続されている。トランジスタP5、N4のゲートは、いずれもトランジスタP2のドレインに接続されている。トランジスタN4のソースは、トランジスタN5のドレインに接続されている。トランジスタN5のソースは、接地端に接続されている。トランジスタN5のゲートは、制御信号E1の印加端に接続されている。 The source of the transistor P4 that forms the output stage is connected to the application terminal of the second power supply voltage VDD2. The gate of the transistor P4 is connected to the application terminal of the inversion control signal E1 bar. The drain of the transistor P4 is connected to the source of the transistor P5. The drain of the transistor P5 is connected to the drain of the transistor N4, and is also connected to the output terminal OUT. The gates of the transistors P5 and N4 are both connected to the drain of the transistor P2. The source of the transistor N4 is connected to the drain of the transistor N5. The source of the transistor N5 is connected to the ground terminal. The gate of the transistor N5 is connected to the application end of the control signal E1.
上記構成から成る3ステートのインバータINV6’(INV7’)において、制御信号E1がハイレベル(第2電源電圧VDD2)とされている場合、入力端INにハイレベル(第1電源電圧VDD1)の論理信号が入力されたときには、出力端OUTからローレベル(接地電圧GND)の論理信号が出力され、逆に、入力端INにローレベル(接地電圧GND)の論理信号が入力されたときには、出力端OUTからハイレベル(第2電源電圧VDD2)の論理信号が出力される。すなわち、インバータINV6’(INV7’)は、制御信号E1がハイレベルとされているときには、入力端INに入力された論理信号の論理を反転した上で、さらに、そのハイレベル電位を第1電源電圧VDD1から第2電源電圧VDD2まで引き上げて出力する。一方、制御信号E1がローレベル(GND)とされている場合、トランジスタP4、N5がいずれもオフとなるので、出力端OUTはハイインピーダンス状態となる。すなわち、インバータINV6’(INV7’)は、制御信号E1がローレベル(GND)とされているときには、入力端INに入力される論理信号に依らず、出力端OUTをハイインピーダンス状態とすることができる。従って、3ステートのインバータINV6’、INV7’を用いれば、図2に示したパススイッチSW3、SW4を省略することが可能となる。 In the three-state inverter INV6 ′ (INV7 ′) having the above configuration, when the control signal E1 is at the high level (second power supply voltage VDD2), the logic of the high level (first power supply voltage VDD1) at the input terminal IN. When a signal is input, a low level (ground voltage GND) logic signal is output from the output terminal OUT. Conversely, when a low level (ground voltage GND) logic signal is input to the input terminal IN, the output terminal OUT A logic signal of a high level (second power supply voltage VDD2) is output from OUT. That is, when the control signal E1 is at a high level, the inverter INV6 ′ (INV7 ′) inverts the logic of the logic signal input to the input terminal IN, and further converts the high level potential to the first power supply. The voltage VDD1 is raised to the second power supply voltage VDD2 and output. On the other hand, when the control signal E1 is at the low level (GND), the transistors P4 and N5 are both turned off, so that the output terminal OUT is in a high impedance state. That is, when the control signal E1 is at the low level (GND), the inverter INV6 ′ (INV7 ′) may set the output terminal OUT to the high impedance state regardless of the logic signal input to the input terminal IN. it can. Therefore, if the three-state inverters INV6 'and INV7' are used, the pass switches SW3 and SW4 shown in FIG. 2 can be omitted.
次に、強誘電体素子からのデータ読み出し動作の変形例について、図9を参照しながら詳細な説明を行う。図9は、本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャートであり、上から順に、電源電圧(VDD1、VDD2)、クロック信号CLK、データ信号D、制御信号E1、制御信号E2、Fリセット信号FRST、第1プレートラインPL1の印加電圧、第2プレートラインPL2の印加電圧、ノード電圧V1、ノード電圧V2、及び、出力信号Qの電圧波形を示している。 Next, a modification of the data read operation from the ferroelectric element will be described in detail with reference to FIG. FIG. 9 is a timing chart for explaining another example of the operation of the data holding device according to the present invention. In order from the top, the power supply voltage (VDD1, VDD2), the clock signal CLK, the data signal D, the control signal E1, The voltage waveforms of the control signal E2, the F reset signal FRST, the applied voltage of the first plate line PL1, the applied voltage of the second plate line PL2, the node voltage V1, the node voltage V2, and the output signal Q are shown.
時点R1〜R5では、クロック信号CLKが「0(GND)」とされており、反転クロック信号CLKBが「1(VDD1)」とされている。従って、第1パススイッチSW1がオフされており、第2パススイッチがオンされている。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。 At time points R1 to R5, the clock signal CLK is “0 (GND)”, and the inverted clock signal CLKB is “1 (VDD1)”. Accordingly, the first path switch SW1 is turned off and the second path switch is turned on. As described above, by fixing the logic of the clock signal CLK and the inverted clock signal CLKB in advance, it is possible to improve the stability of the data reading operation from the ferroelectric element.
時点R1では、最先にFリセット信号FRSTが「1(VDD2)」とされており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されている。従って、強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子CL1a、CL1b、CL2a、CL2bに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。 At the time point R1, the F reset signal FRST is set to “1 (VDD2)” first, the transistors Q1a, Q1b, Q2a, Q2b are turned on, and both ends of the ferroelectric elements CL1a, CL1b, CL2a, CL2b. Both are short-circuited. Accordingly, since no voltage is applied to the ferroelectric elements CL1a, CL1b, CL2a, and CL2b, even if voltage fluctuation occurs when the power is turned on, the ferroelectric elements CL1a, CL1b, CL2a, and CL2b An unintended voltage is not applied, and garbled data can be avoided.
なお、時点R1において、第1プレートラインPL1と第2プレートラインPL2は、いずれも「0(ローレベル:GND)」とされている。 At the time point R1, the first plate line PL1 and the second plate line PL2 are both “0 (low level: GND)”.
時点R2では、Fリセット信号FRSTが「0(GND)」とされて、トランジスタQ1a、Q1b、Q2a、Q2bがオフされることにより、強誘電体素子CL1a、CL1b、CL2a、CL2bに対する電圧印加が可能な状態とされる一方、第2プレートラインPL2が「0(GND)」に維持されたまま、第1プレートラインPL1が「1(VDD2)」とされる。このようなパルス電圧の印加により、ノード電圧V1及びノード電圧V2として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。 At the time point R2, the F reset signal FRST is set to “0 (GND)” and the transistors Q1a, Q1b, Q2a, and Q2b are turned off, so that a voltage can be applied to the ferroelectric elements CL1a, CL1b, CL2a, and CL2b. On the other hand, the first plate line PL1 is set to “1 (VDD2)” while the second plate line PL2 is maintained at “0 (GND)”. By applying such a pulse voltage, voltage signals corresponding to the remanent polarization state in the ferroelectric element appear as the node voltage V1 and the node voltage V2.
図9の例に即して具体的に説明すると、ノード電圧V1の論理としてはWLが現れ、ノード電圧V2の論理としてはWHが現れる。すなわち、ノード電圧V1とノード電圧V2との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。 More specifically, referring to the example of FIG. 9, WL appears as the logic of the node voltage V1, and WH appears as the logic of the node voltage V2. That is, a voltage difference is generated between the node voltage V1 and the node voltage V2 according to the difference in the remanent polarization state in the ferroelectric element.
ただし、時点R2〜R3では、未だ電源電圧VDDが投入されていないため、ループ構造部LOOP各部のノード電圧V3〜V6はいずれも「0(GND)」となっており、延いては、出力信号Qが「0(GND)」となっている。 However, since the power supply voltage VDD is not yet applied at the time points R2 to R3, the node voltages V3 to V6 of each part of the loop structure portion LOOP are all “0 (GND)”, and as a result, the output signal Q is “0 (GND)”.
続く時点R3では、制御信号E1、E2がいずれも「0(GND)」とされた状態(すなわち、データ書き込み用ドライバが無効とされ、かつ、ループ構造部LOOPで通常ループが無効とされている状態)で、ループ構造部LOOPに対する第1電源電圧VDD1と不揮発性記憶部NVMに対する第2電源電圧VDD2が投入される。このとき、図6中の太線で描写された信号ラインは、フローティングとなっている。 At the subsequent time point R3, the control signals E1 and E2 are both set to “0 (GND)” (that is, the data write driver is invalidated, and the normal loop is invalidated in the loop structure section LOOP). In the state), the first power supply voltage VDD1 for the loop structure portion LOOP and the second power supply voltage VDD2 for the nonvolatile memory portion NVM are input. At this time, the signal line depicted by the thick line in FIG. 6 is floating.
なお、時点R3〜R4では、制御信号E2が「0(GND)」とされて、マルチプレクサMUX1とマルチプレクサMUX2の第2入力端(0)が選択されるので、ノード電圧V3の論理はWLとなり、ノード電圧V4の論理はWHとなる。また、ノード電圧V5の論理はWHとなり、ノード電圧V6の論理はWLとなる。このように、時点R3〜R4では、装置各部のノード電圧V1〜V6が未だ不安定な状態(インバータINV3及びインバータINV4での論理反転が完全に行われず、その出力論理が確実に「0(GND)」/「1(VDD1)」となっていない状態)である。 At time points R3 to R4, the control signal E2 is set to “0 (GND)”, and the multiplexer MUX1 and the second input terminal (0) of the multiplexer MUX2 are selected. Therefore, the logic of the node voltage V3 is WL, The logic of the node voltage V4 is WH. The logic of the node voltage V5 is WH, and the logic of the node voltage V6 is WL. As described above, at the time points R3 to R4, the node voltages V1 to V6 of each part of the device are still unstable (the logic inversion in the inverter INV3 and the inverter INV4 is not completely performed, and the output logic is surely “0 (GND ) ”/“ 1 (VDD1) ”).
続く時点R4では、制御信号E2が「1(VDD1)」とされ、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端(1)が選択されるので、ループ構造部LOOPにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータINV4の出力端(論理:WH)とインバータINV3の入力端(論理:WH)が接続され、インバータINV3の出力端(論理:WL)とインバータINV4の入力端(論理:WL)が接続される。従って、各ノードの信号論理(WH/WL)に不整合は生じず、以降、ループ構造部LOOPにて通常ループが形成されている間、インバータINV3は、論理WLの入力を受けて、その出力論理を「1(VDD1)」に引き上げようとし、インバータINV4は、論理WHの入力を受けて、その出力論理を「0(GND)」に引き下げようとする。その結果、インバータINV3の出力論理は、不安定な論理WLから「0(GND)」に確定され、インバータINV4の出力論理は、不安定な論理WHから「1(VDD1)」に確定される。 At the subsequent time point R4, the control signal E2 is set to “1 (VDD1)”, and the multiplexer MUX1 and the first input terminal (1) of the multiplexer MUX2 are selected, so that a normal loop is formed in the loop structure section LOOP. . With such switching of the signal path, the output terminal (logic: WH) of the inverter INV4 and the input terminal (logic: WH) of the inverter INV3 are connected, and the output terminal (logic: WL) of the inverter INV3 and the input of the inverter INV4 The end (logic: WL) is connected. Therefore, no mismatch occurs in the signal logic (WH / WL) of each node, and the inverter INV3 receives the input of the logic WL and outputs the output while the normal loop is formed in the loop structure section LOOP. The inverter INV4 tries to raise the logic to “1 (VDD1)”, and receives the input of the logic WH, and tries to lower its output logic to “0 (GND)”. As a result, the output logic of the inverter INV3 is determined from the unstable logic WL to “0 (GND)”, and the output logic of the inverter INV4 is determined from the unstable logic WH to “1 (VDD1)”.
このように、時点R4において、ループ構造部LOOPが通常ループとされたことに伴い、強誘電体素子から読み出された信号(ノード電圧V1とノード電圧V2との電位差)がループ構造部LOOPで増幅される形となり、出力信号Qとして電源遮断前の保持データ(図9の例では「1(VDD1)」)が復帰される。 As described above, at the time point R4, the signal (potential difference between the node voltage V1 and the node voltage V2) read from the ferroelectric element is generated in the loop structure portion LOOP when the loop structure portion LOOP is changed to the normal loop. As a result, the output data Q is restored as the output signal Q before the power is shut off (“1 (VDD1)” in the example of FIG. 9).
その後、時点R5では、Fリセット信号FRSTが再び「1(VDD2)」とされ、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となる。このとき、第1プレートラインPL1と第2プレートラインPL2は、いずれも、「0(GND)」とされる。従って、データ保持装置は、時点W1以前と同様の状態、すなわち、通常の動作状態に復帰される。 After that, at the time point R5, the F reset signal FRST is again set to “1 (VDD2)”, the transistors Q1a, Q1b, Q2a, Q2b are turned on, and both ends of the ferroelectric elements CL1a, CL1b, CL2a, CL2b are connected. Since both are short-circuited, no voltage is applied to these ferroelectric elements CL1a, CL1b, CL2a, CL2b. At this time, both the first plate line PL1 and the second plate line PL2 are set to “0 (GND)”. Therefore, the data holding device is returned to the same state as before the time point W1, that is, the normal operation state.
上記したように、図9のデータ読み出し動作は、図3のデータ読み出し動作と異なり、第1電源電圧VDD1と第2電源電圧VDD2の投入前から、強誘電体素子内の残留分極状態に対応した電圧信号(ノード電圧V1、V2)の引き出し動作を開始する構成とされている。このような構成とすることにより、第1電源電圧VDD1と第2電源電圧VDD2をいずれも投入した後の動作ステップ数を減らして(図3の動作例では3ステップ(時点R3、R4、R5)を要するのに対して、図9の動作例では2ステップ(時点R4、R5)のみ)、通常動作に復帰するまでの所要時間を短縮することが可能となる。 As described above, unlike the data read operation of FIG. 3, the data read operation of FIG. 9 corresponds to the residual polarization state in the ferroelectric element before the first power supply voltage VDD1 and the second power supply voltage VDD2 are turned on. The drawing operation of the voltage signals (node voltages V1, V2) is started. With this configuration, the number of operation steps after both the first power supply voltage VDD1 and the second power supply voltage VDD2 are input is reduced (in the operation example of FIG. 3, three steps (time points R3, R4, and R5)). On the other hand, in the operation example of FIG. 9, two steps (only time points R4 and R5) are required, and the time required to return to the normal operation can be shortened.
<強誘電体素子>
次に、本実施形態のデータ保持装置で用いられる強誘電体素子の特性について、詳細な説明を行う。
<Ferroelectric element>
Next, the characteristics of the ferroelectric element used in the data holding device of this embodiment will be described in detail.
図10は、強誘電体素子の特性を説明するための図である。なお、図10の上段には、強誘電体素子Csに電圧Vsを印加する様子が模式的に描写されている。また、図10の下段左側には、強誘電体素子Csのヒステリシス特性が示されており、下段右側には、強誘電体素子Csの容量特性が示されている。 FIG. 10 is a diagram for explaining the characteristics of the ferroelectric element. In the upper part of FIG. 10, a state in which the voltage Vs is applied to the ferroelectric element Cs is schematically depicted. Further, the hysteresis characteristic of the ferroelectric element Cs is shown on the lower left side of FIG. 10, and the capacitance characteristic of the ferroelectric element Cs is shown on the lower right side.
本図に示すように、強誘電体素子Csは、その両端間に電圧Vsを印加した際の残留分極状態に応じて容量特性が変化する。具体的に述べると、強誘電体素子Csの両端間に正極性の電圧Vsを印加して、強誘電体素子Csを非反転状態(S=0)とした場合には、その容量値が小さくなる。逆に、強誘電体素子Csの両端間に負極性の電圧Vsを印加して、強誘電体素子Csを反転状態(S=1)とした場合には、その容量値が大きくなる。従って、強誘電体素子Csに記憶されたデータの読み出しに際しては、上記した容量値の違いを電圧値に変換する必要がある。 As shown in the figure, the capacitance characteristics of the ferroelectric element Cs change according to the remanent polarization state when the voltage Vs is applied between both ends thereof. More specifically, when a positive voltage Vs is applied across the ferroelectric element Cs to place the ferroelectric element Cs in a non-inverted state (S = 0), the capacitance value is small. Become. Conversely, when a negative voltage Vs is applied across the ferroelectric element Cs to place the ferroelectric element Cs in an inverted state (S = 1), the capacitance value increases. Therefore, when reading data stored in the ferroelectric element Cs, it is necessary to convert the above-described difference in capacitance value into a voltage value.
そこで、本実施形態データ保持装置は、不揮発性記憶部NVMからデータを読み出す際に、非反転状態(S=0)の強誘電体素子と、反転状態(S=1)の強誘電体素子との容量結合を用いる構成とされている。 Therefore, when reading data from the nonvolatile memory unit NVM, the data holding device according to the present embodiment includes a ferroelectric element in a non-inverted state (S = 0) and a ferroelectric element in an inverted state (S = 1). The capacitive coupling is used.
図11は、強誘電体素子間の容量結合を用いたデータ読み出し方式を説明するための図である。なお、図11の上段は、強誘電体素子CL1a(強誘電体素子CL2a)が反転状態(S=1)で、強誘電体素子CL1b(強誘電体素子CL2b)が非反転状態(S=0)であるときの容量特性を示しており、図11の下段は、上記と逆に、強誘電体素子CL1a(強誘電体素子CL2a)が非反転状態(S=0)で、強誘電体素子CL1b(強誘電体素子CL2b)が反転状態(S=1)であるときの容量特性を示している。 FIG. 11 is a diagram for explaining a data read system using capacitive coupling between ferroelectric elements. In the upper part of FIG. 11, the ferroelectric element CL1a (ferroelectric element CL2a) is in an inverted state (S = 1), and the ferroelectric element CL1b (ferroelectric element CL2b) is in a non-inverted state (S = 0). 11 shows the capacitance characteristic when the ferroelectric element CL1a (ferroelectric element CL2a) is in a non-inverted state (S = 0), and the lower part of FIG. The capacitance characteristic when CL1b (ferroelectric element CL2b) is in the inversion state (S = 1) is shown.
先にも述べたように、強誘電体素子に対するデータの書き込みに際して、強誘電体素子CL1aとCL1bとの間、及び、強誘電体素子CL2aとCL2bとの間では、互いの残留分極状態が逆になるので、その容量特性としては、一方の容量値が大きいほど、他方の容量値が小さいという関係となる。 As described above, when data is written to the ferroelectric element, the remanent polarization state is reversed between the ferroelectric elements CL1a and CL1b and between the ferroelectric elements CL2a and CL2b. Therefore, the capacity characteristic is such that the larger one capacitance value is, the smaller the other capacitance value is.
従って、互いに残留分極状態が逆である2つの強誘電体素子CL1aとCL1b、並びに、強誘電体素子CL2aとCLK2bを直列に接続し、その一端にパルス電圧を加えたとき、両素子間の接続ノードに現れるノード電圧V1、V2(容量値の比で決まる電圧値であり、図11では読み出し電圧Voutと表記)を検出する構成とすれば、読み出し電圧Voutの振幅値を1[V]近辺まで確保して、読み出しマージンを大幅に改善することが可能となる。 Therefore, when the two ferroelectric elements CL1a and CL1b whose remanent polarization states are opposite to each other and the ferroelectric elements CL2a and CLK2b are connected in series and a pulse voltage is applied to one end thereof, the connection between the two elements If the node voltages V1 and V2 appearing at the node (voltage values determined by the ratio of the capacitance values and expressed as the read voltage Vout in FIG. 11) are detected, the amplitude value of the read voltage Vout is reduced to around 1 [V]. Thus, it is possible to significantly improve the read margin.
また、本実施形態のデータ保持装置は、強誘電体素子CL1a、CL1bの容量比に応じたノード電圧V1と、強誘電体素子CL2a、CL2bの容量比に応じたノード電圧Vbを比較することで、不揮発性記憶部NVMから読み出されたデータの0/1判定を行う構成とされているため、インバータの閾値を厳密に設定する必要はない。 Further, the data holding device of this embodiment compares the node voltage V1 corresponding to the capacitance ratio of the ferroelectric elements CL1a and CL1b with the node voltage Vb corresponding to the capacitance ratio of the ferroelectric elements CL2a and CL2b. Since the data read from the nonvolatile storage unit NVM is determined to be 0/1, it is not necessary to set the inverter threshold value strictly.
<第2、第3の変形例>
このように、本実施形態のデータ保持装置では、強誘電体素子間の容量結合を用いたデータ読み出し方式が採用されているが、本発明の構成はこれに限定されるものではなく、図12(第2の変形例)に示すように、強誘電体素子CL1a、CL2aと、インバータINV3、INV4を構成するトランジスタのゲート容量との容量結合を用いることで、不揮発性記憶部NVMからデータを読み出す構成(言い換えれば、図1の構成から、強誘電体素子CL1b、CL2bとトランジスタQ1b、C2bを除いた構成)としても構わないし、若しくは、図13(第3の変形例)に示すように、強誘電体素子CL1a、CL1bと、その他の容量素子C1、C2との容量結合を用いることで、不揮発性記憶部NVMからデータを読み出す構成としても構わない。
<Second and third modified examples>
As described above, in the data holding device of this embodiment, the data reading method using the capacitive coupling between the ferroelectric elements is adopted, but the configuration of the present invention is not limited to this, and FIG. As shown in (second modification), data is read from the nonvolatile memory unit NVM by using capacitive coupling between the ferroelectric elements CL1a and CL2a and the gate capacitances of the transistors constituting the inverters INV3 and INV4. The configuration (in other words, the configuration in which the ferroelectric elements CL1b and CL2b and the transistors Q1b and C2b are excluded from the configuration in FIG. 1) may be used, or as shown in FIG. 13 (third modification). A configuration in which data is read from the nonvolatile storage unit NVM by using capacitive coupling between the dielectric elements CL1a and CL1b and the other capacitive elements C1 and C2. And it may be.
<Dフリップフロップへの適用例>
図14は、セット/リセット機能を備えたDフリップフロップ(レジスタ)への適用例を示す回路図である。
<Application example to D flip-flop>
FIG. 14 is a circuit diagram showing an application example to a D flip-flop (register) having a set / reset function.
本図に示すように、Dフリップフロップを構成する場合には、ラッチ回路が2段組(マスタとスレーブ)に直列接続されるが、マスタとスレーブの両方を不揮発化する必要はなく、スレーブ側のラッチ回路にのみ本発明を適用すれば足りる。 As shown in this figure, when a D flip-flop is configured, the latch circuit is connected in series in a two-stage set (master and slave), but it is not necessary to make both the master and slave nonvolatile, the slave side It is sufficient to apply the present invention only to the latch circuit.
また、その通常動作、強誘電体素子へのデータ書き込み動作、及び、強誘電体素子からのデータ読み出し動作は、マスタ側のラッチ回路が接続されている以外、先述と同様であり、各々の動作時における信号経路についても、図15〜図17で示すように、特段重複した説明を要するものではない。 The normal operation, the data write operation to the ferroelectric element, and the data read operation from the ferroelectric element are the same as described above except that the master side latch circuit is connected. As for signal paths at the time, as shown in FIG. 15 to FIG.
ただし、本図に示すDフリップフロップでは、セット/リセット機能を実現すべく、ループ構造部を形成する論理ゲートとして、インバータではなく、否定論理積演算器NAND1〜NAND4が用いられている。なお、否定論理積演算器NAND1、NAND3に入力されるセット信号SNを「0(GND)」とすれば、出力信号Qが強制的に「1(VDD1)」となり、否定論理積演算器NAND2、NAND4に入力されるリセット信号RNを「0(GND)」とすれば、出力信号Qが強制的に「0(GND)」となる。従って、データの書き込み動作時やデータの読み出し動作時には、セット信号SN及びリセット信号RNを「1(VDD1)」としておく必要がある。
However, in the D flip-flop shown in this figure, in order to realize the set / reset function, not logical inverters NAND1 to NAND4 are used as logic gates forming the loop structure, instead of inverters. If the set signal SN input to the NAND operator NAND1 and NAND3 is “0 (GND)”, the output signal Q is forcibly set to “1 (VDD1)”, and the NAND operator NAND2, When the reset signal RN input to the
<第4の変形例>
次に、本発明に係るデータ保持装置の第4の変形例について、図18を参照しながら、詳細な説明を行う。図18は、本発明に係るデータ保持装置の第4の変形例を示す回路図である。
<Fourth Modification>
Next, a fourth modification of the data holding device according to the present invention will be described in detail with reference to FIG. FIG. 18 is a circuit diagram showing a fourth modification of the data holding device according to the present invention.
本図に示したデータ保持装置は、インバータINV1〜INV7と、パススイッチSW1〜SW4と、マルチプレクサMUX1〜MUX4と、デマルチプレクサDeMUX1、DeMUX2と、Nチャネル型電界効果トランジスタQ11a〜Q1ma、Q11b〜Q1mb、Q21a〜Q2ma、Q21b〜Q2mbと、強誘電体素子(強誘電体キャパシタ)CL11a〜CL1ma、CL11b〜CL1mb、CL21a〜CL2ma、CL21b〜CL2mbと、を有して成るラッチ回路である。 The data holding device shown in this figure includes inverters INV1 to INV7, path switches SW1 to SW4, multiplexers MUX1 to MUX4, demultiplexers DeMUX1, DeMUX2, and N-channel field effect transistors Q11a to Q1ma, Q11b to Q1mb, This is a latch circuit having Q21a to Q2ma, Q21b to Q2mb, and ferroelectric elements (ferroelectric capacitors) CL11a to CL1ma, CL11b to CL1mb, CL21a to CL2ma, and CL21b to CL2mb.
インバータINV1の入力端は、データ信号(D)の印加端に接続されている。インバータINV1の出力端は、インバータINV2の入力端に接続されている。インバータINV2の出力端は、パススイッチSW1を介して、マルチプレクサMUX1の第1入力端(1)に接続されている。マルチプレクサMUX1の出力端は、インバータINV3の入力端に接続されている。インバータINV3の出力端は、インバータINV5の入力端に接続されている。インバータINV5の出力端は、出力信号(Q)の引出端に接続されている。マルチプレクサMUX2の第1入力端(1)は、インバータINV3の出力端に接続されている。マルチプレクサMUX2の出力端は、インバータINV4の入力端に接続されている。インバータINV4の出力端は、パススイッチSW2を介して、マルチプレクサMUX1の第1入力端(1)に接続されている。 The input end of the inverter INV1 is connected to the application end of the data signal (D). The output terminal of the inverter INV1 is connected to the input terminal of the inverter INV2. The output terminal of the inverter INV2 is connected to the first input terminal (1) of the multiplexer MUX1 via the pass switch SW1. The output terminal of the multiplexer MUX1 is connected to the input terminal of the inverter INV3. The output terminal of the inverter INV3 is connected to the input terminal of the inverter INV5. The output end of the inverter INV5 is connected to the output end of the output signal (Q). The first input terminal (1) of the multiplexer MUX2 is connected to the output terminal of the inverter INV3. The output terminal of the multiplexer MUX2 is connected to the input terminal of the inverter INV4. The output terminal of the inverter INV4 is connected to the first input terminal (1) of the multiplexer MUX1 via the pass switch SW2.
このように、本実施形態のデータ保持装置は、ループ状に接続された2つの論理ゲート(図18ではインバータINV3、INV4)を用いて、入力されたデータ信号Dを保持するループ構造部LOOPを有して成る。 As described above, the data holding device of the present embodiment uses the two logic gates connected in a loop (inverters INV3 and INV4 in FIG. 18) to provide a loop structure unit LOOP that holds the input data signal D. Have.
なお、ループ構造部LOOPは、第1電源電圧VDD1(例えば0.6[V])の供給を受けて駆動されるものである。 The loop structure portion LOOP is driven by receiving a first power supply voltage VDD1 (for example, 0.6 [V]).
インバータINV6の入力端は、マルチプレクサMUX1の第1入力端(1)に接続されている。インバータINV6の出力端は、パススイッチSW3を介して、デマルチプレクサDeMUX1の入力端に接続されている。デマルチプレクサDeMUX1の第1出力端〜第m出力端は、それぞれ、マルチプレクサMUX4の第1入力端〜第m入力端に接続されている。マルチプレクサMUX4の出力端は、マルチプレクサMUX2の第2入力端(0)に接続されている。 The input terminal of the inverter INV6 is connected to the first input terminal (1) of the multiplexer MUX1. The output terminal of the inverter INV6 is connected to the input terminal of the demultiplexer DeMUX1 via the pass switch SW3. The first to m-th output terminals of the demultiplexer DeMUX1 are connected to the first to m-th input terminals of the multiplexer MUX4, respectively. The output terminal of the multiplexer MUX4 is connected to the second input terminal (0) of the multiplexer MUX2.
インバータINV7の入力端は、マルチプレクサMUX2の第1入力端(1)に接続されている。インバータINV7の出力端は、パススイッチSW4を介して、デマルチプレクサDeMUX2の入力端に接続されている。デマルチプレクサDeMUX2の第1出力端〜第m出力端は、それぞれ、マルチプレクサMUX3の第1入力端〜第m入力端に接続されている。マルチプレクサMUX3の出力端は、マルチプレクサMUX1の第2入力端(0)に接続されている。 The input terminal of the inverter INV7 is connected to the first input terminal (1) of the multiplexer MUX2. The output terminal of the inverter INV7 is connected to the input terminal of the demultiplexer DeMUX2 via the path switch SW4. The first to m-th output terminals of the demultiplexer DeMUX2 are connected to the first to m-th input terminals of the multiplexer MUX3, respectively. The output terminal of the multiplexer MUX3 is connected to the second input terminal (0) of the multiplexer MUX1.
強誘電体素子CL11a〜CL1maの正極端は、それぞれ、プレートラインPL11〜PL1mに接続されている。強誘電体素子CL11a〜CL1maの負極端は、それぞれ、デマルチプレクサDeMUX1の第1出力端〜第m出力端に接続されている。強誘電体素子CL11a〜1maの両端間には、それぞれ、トランジスタQ11a〜Q1maが接続されている。トランジスタQ11a〜Q1maのゲートは、それぞれ、Fリセット信号FRST1〜FRSTmの印加端に接続されている。 The positive ends of the ferroelectric elements CL11a to CL1ma are connected to plate lines PL11 to PL1m, respectively. The negative ends of the ferroelectric elements CL11a to CL1ma are connected to the first output end to the mth output end of the demultiplexer DeMUX1, respectively. Transistors Q11a to Q1ma are connected between both ends of the ferroelectric elements CL11a to 1ma, respectively. The gates of the transistors Q11a to Q1ma are connected to the application terminals of the F reset signals FRST1 to FRSTm, respectively.
強誘電体素子CL11b〜CL1mbの正極端は、それぞれ、デマルチプレクサDeMUX1の第1出力端〜第m出力端に接続されている。強誘電体素子CL11b〜CL1mbの負極端は、それぞれ、プレートラインPL21〜PL2mに接続されている。強誘電体素子CL11b〜CL1mbの両端間には、それぞれ、トランジスタQ11b〜Q1mbが接続されている。トランジスタQ11b〜Q1mbのゲートは、それぞれ、Fリセット信号FRST1〜FRSTmの印加端に接続されている。 The positive ends of the ferroelectric elements CL11b to CL1mb are connected to the first output end to the mth output end of the demultiplexer DeMUX1, respectively. The negative ends of the ferroelectric elements CL11b to CL1mb are connected to plate lines PL21 to PL2m, respectively. Transistors Q11b to Q1mb are connected between both ends of the ferroelectric elements CL11b to CL1mb, respectively. The gates of the transistors Q11b to Q1mb are connected to application terminals of the F reset signals FRST1 to FRSTm, respectively.
強誘電体素子CL21a〜CL2maの正極端は、それぞれ、プレートラインPL11〜PL1mに接続されている。強誘電体素子CL21a〜CL2maの負極端は、それぞれ、デマルチプレクサDeMUX2の第1出力端〜第m出力端に接続されている。強誘電体素子CL21a〜CL2maの両端間には、それぞれ、トランジスタQ21a〜Q2maが接続されている。トランジスタQ21a〜Q2maのゲートは、それぞれ、Fリセット信号FRST1〜FRSTmの印加端に接続されている。 The positive ends of the ferroelectric elements CL21a to CL2ma are connected to plate lines PL11 to PL1m, respectively. The negative ends of the ferroelectric elements CL21a to CL2ma are respectively connected to the first output end to the mth output end of the demultiplexer DeMUX2. Transistors Q21a to Q2ma are connected between both ends of the ferroelectric elements CL21a to CL2ma, respectively. The gates of the transistors Q21a to Q2ma are connected to the application terminals of the F reset signals FRST1 to FRSTm, respectively.
強誘電体素子CL21b〜CL2mbの正極端は、それぞれ、デマルチプレクサDeMUX2の第1出力端〜第m出力端に接続されている。強誘電体素子CL21b〜CL2mbの負極端は、それぞれ、プレートラインPL21〜PL2mに接続されている。強誘電体素子CL21b〜CL2mbの両端間には、それぞれ、トランジスタQ21b〜Q2mbが接続されている。トランジスタQ21b〜Q2mbのゲートは、それぞれ、Fリセット信号FRST1〜FRSTmの印加端に接続されている。 The positive ends of the ferroelectric elements CL21b to CL2mb are connected to the first output end to the mth output end of the demultiplexer DeMUX2, respectively. The negative ends of the ferroelectric elements CL21b to CL2mb are connected to plate lines PL21 to PL2m, respectively. Transistors Q21b to Q2mb are connected between both ends of the ferroelectric elements CL21b to CL2mb, respectively. The gates of the transistors Q21b to Q2mb are connected to the application terminals of the F reset signals FRST1 to FRSTm, respectively.
上記したように、本実施形態のデータ保持装置は、強誘電体素子(CL11a〜CL1ma、CL11b〜CL1mb、CL21a〜CL2ma、CL21b〜CL2mb)のヒステリシス特性を用いてループ構造部LOOPに保持されたデータDを不揮発的に記憶する不揮発性記憶部NVMを有して成る。 As described above, the data holding device of the present embodiment uses the hysteresis characteristics of the ferroelectric elements (CL11a to CL1ma, CL11b to CL1mb, CL21a to CL2ma, CL21b to CL2mb) to hold the data held in the loop structure portion LOOP. It has a non-volatile storage unit NVM that stores D in a non-volatile manner.
なお、不揮発性記憶部NVMは、第1電源電圧VDD1よりも高い第2電源電圧VDD2(例えば1.2[V])の供給を受けて駆動されるものである。 The nonvolatile memory unit NVM is driven by receiving a second power supply voltage VDD2 (for example, 1.2 [V]) higher than the first power supply voltage VDD1.
また、上記した構成要素のうち、パススイッチSW1は、クロック信号CLKに応じてオン/オフされ、パススイッチSW2は、反転クロック信号CLKB(クロック信号CLKの論理反転信号)に応じてオン/オフされる。すなわち、パススイッチSW1とパススイッチSW2は、互いに排他的(相補的)にオン/オフされる。 Among the above-described components, the path switch SW1 is turned on / off in response to the clock signal CLK, and the path switch SW2 is turned on / off in response to the inverted clock signal CLKB (logic inverted signal of the clock signal CLK). The That is, the path switch SW1 and the path switch SW2 are turned on / off exclusively (complementarily) to each other.
一方、パススイッチSW3、SW4は、いずれも制御信号E1に応じてオン/オフされる。また、マルチプレクサMUX1、MUX2は、いずれも制御信号E2に応じてその信号経路が切り換えられる。また、マルチプレクサMUX3、MUX4と、デマルチプレクサDeMUX1、DeMUX2は、いずれも制御信号SEL1〜SELmに応じてその信号経路が切り換えられる。すなわち、本実施形態のデータ保持装置において、マルチプレクサMUX1〜MUX4と、デマルチプレクサDeMUX1、DeMUX2と、インバータINV6、INV7と、パススイッチSW3、SW4は、ループ構造部LOOPと不揮発性記憶部NVMとを電気的に分離する回路分離部SEPとして機能する。 On the other hand, the path switches SW3 and SW4 are both turned on / off according to the control signal E1. Further, the signal paths of the multiplexers MUX1 and MUX2 are switched according to the control signal E2. Also, the signal paths of the multiplexers MUX3 and MUX4 and the demultiplexers DeMUX1 and DeMUX2 are switched according to the control signals SEL1 to SELm. That is, in the data holding device of this embodiment, the multiplexers MUX1 to MUX4, the demultiplexers DeMUX1 and DeMUX2, the inverters INV6 and INV7, and the path switches SW3 and SW4 electrically connect the loop structure unit LOOP and the nonvolatile storage unit NVM. It functions as a circuit separation unit SEP that separates automatically.
なお、回路分離部SEPを形成する回路要素のうち、ループ構造部LOOPに含まれるマルチプレクサMUX1〜MUX4は、第1電源電圧VDD1の供給を受けて駆動されるものであり、不揮発性記憶部NVMに含まれるデマルチプレクサDeMUX1、DeMUX2と、パススイッチSW3、SW4は、第2電源電圧VDD2の供給を受けて駆動されるものである。 Of the circuit elements forming the circuit separation unit SEP, the multiplexers MUX1 to MUX4 included in the loop structure unit LOOP are driven by the supply of the first power supply voltage VDD1, and the nonvolatile memory unit NVM The included demultiplexers DeMUX1 and DeMUX2 and the pass switches SW3 and SW4 are driven by the supply of the second power supply voltage VDD2.
また、インバータINV6、INV7は、第1電源電圧VDD1と第2電源電圧VDD2の双方の供給を受けて駆動されるものであり、ループ構造部LOOPと不揮発性記憶部NVMの間でやり取りされるデータDの電圧レベルを変換するレベルシフタとしての機能を備えている。なお、インバータINV6、INV7の回路構成については、説明済みであるため、重複した説明は割愛する。また、先出の図7で示したように、インバータINV6とパススイッチSW3、及び、インバータINV7とパススイッチSW4に代えて、3ステートのインバータINV6’、INV7’を用いてもよい。 The inverters INV6 and INV7 are driven by the supply of both the first power supply voltage VDD1 and the second power supply voltage VDD2, and are exchanged between the loop structure portion LOOP and the nonvolatile storage portion NVM. It has a function as a level shifter for converting the voltage level of D. Since the circuit configurations of the inverters INV6 and INV7 have already been described, redundant description is omitted. Further, as shown in FIG. 7, the three-state inverters INV6 'and INV7' may be used instead of the inverter INV6 and the pass switch SW3, and the inverter INV7 and the pass switch SW4.
このように、上記構成から成るデータ保持装置は、データDをmビット分(m≧2)だけ格納するために、図1の構成をさらに拡張したものであって、制御信号SEL1〜SELmに応じて選択可能な第1記憶領域〜第m記憶領域を有する構成とされている。なお、図18の例に即して説明すると、第x記憶領域(1≦x≦m)は、強誘電体素子CL1xa、CL1xb、CL2xa、CL2xbと、トランジスタQ1xa、Q1xb、Q2xa、Q2xbと、によって形成されている。ただし、本発明の構成はこれに限定されるものではなく、先出の図12、図13と同様の変形を行うことも可能である。 As described above, the data holding device configured as described above is a further extension of the configuration shown in FIG. 1 in order to store the data D by m bits (m ≧ 2), and corresponds to the control signals SEL1 to SELm. The first storage area to the m-th storage area can be selected. 18, the x-th storage area (1 ≦ x ≦ m) is determined by the ferroelectric elements CL1xa, CL1xb, CL2xa, CL2xb and transistors Q1xa, Q1xb, Q2xa, Q2xb. Is formed. However, the configuration of the present invention is not limited to this, and modifications similar to those shown in FIGS. 12 and 13 can be made.
次に、上記構成から成るデータ保持装置の動作について、詳細な説明を行う。なお、以下の説明では、デマルチプレクサDeMUX1の第1出力端〜第m出力端(マルチプレクサMUX4の第1入力端〜第m入力端)に各々現れる電圧をV11〜V1m、デマルチプレクサDeMUX2の第1出力端〜第m出力端(マルチプレクサMUX3の第1入力端〜第m入力端)に各々現れる電圧をV21〜V2m、インバータINV4の入力端に現れる電圧をV3、インバータINV4の出力端に現れる電圧をV4、インバータINV3の入力端に現れる電圧をV5、インバータINV3の出力端に現れる電圧をV6というように各部のノード電圧に符号を付すことにする。 Next, the operation of the data holding device configured as described above will be described in detail. In the following description, the voltages appearing at the first output terminal to the m-th output terminal (the first input terminal to the m-th input terminal of the multiplexer MUX4) of the demultiplexer DeMUX1 are V11 to V1m, and the first output of the demultiplexer DeMUX2 is, respectively. Terminal to m-th output terminal (first input terminal to m-th input terminal of multiplexer MUX3), voltages V21 to V2m, voltage appearing at the input terminal of inverter INV4, V3, and voltage appearing at the output terminal of inverter INV4 to V4 The voltage appearing at the input terminal of the inverter INV3 is denoted by V5, and the voltage appearing at the output terminal of the inverter INV3 is denoted by V6.
図19は、本発明に係るデータ保持装置の一動作例(第1記憶領域にデータDを書き込んで、第m記憶領域からデータDを読み出す動作)を説明するためのタイミングチャートであり、上から順に、電源電圧(VDD1、VDD2)、クロック信号CLK、データ信号D、制御信号E1、制御信号E2、制御信号SEL1、Fリセット信号FRST1、プレートラインPL11の印加電圧、プレートラインPL21の印加電圧、ノード電圧V11、ノード電圧V21、制御信号SELm、Fリセット信号FRSTm、プレートラインPL1mの印加電圧、プレートラインPL2mの印加電圧、ノード電圧V1m、ノード電圧V2m、及び出力信号Qの電圧波形を示している。 FIG. 19 is a timing chart for explaining an operation example of the data holding device according to the present invention (operation of writing data D to the first storage area and reading data D from the m-th storage area). In order, power supply voltage (VDD1, VDD2), clock signal CLK, data signal D, control signal E1, control signal E2, control signal SEL1, F reset signal FRST1, applied voltage of plate line PL11, applied voltage of plate line PL21, node The voltage waveforms of the voltage V11, the node voltage V21, the control signal SELm, the F reset signal FRSTm, the applied voltage of the plate line PL1m, the applied voltage of the plate line PL2m, the node voltage V1m, the node voltage V2m, and the output signal Q are shown.
なお、データDの書き込み先や読み出し元として選択されていない第y記憶領域(1<y<m)に関連する制御信号SELy、Fリセット信号FRSTy、プレートラインPL1yの印加電圧、プレートラインPL2yの印加電圧、ノード電圧V1y、ノード電圧V2yは、データDの書き込み動作中には、データDの書き込み先として選択されていない第m記憶領域のそれと同様となり、データDの読み出し動作中には、データDの読み出し元として選択されていない第1記憶領域のそれと同様となるため、その描写並びに説明を適宜省略する。 Note that the control signal SELi, the F reset signal FRSTy, the applied voltage of the plate line PL1y, and the applied voltage of the plate line PL2y related to the yth storage area (1 <y <m) not selected as the data D write destination or read source. The voltage, the node voltage V1y, and the node voltage V2y are the same as those in the mth storage area not selected as the data D write destination during the data D write operation, and during the data D read operation, the data D Since this is the same as that of the first storage area that is not selected as the read source, the description and description thereof will be omitted as appropriate.
まず、データ保持装置の通常動作について説明する。 First, the normal operation of the data holding device will be described.
時点W1までは、Fリセット信号FRST1〜FRSTmが全て「1(ハイレベル:VDD2)」とされており、トランジスタQ11a〜Q1ma、Q11b〜Q1mb、Q21a〜Q2ma、Q21b〜Q2mbが全てオンされ、強誘電体素子CL11a〜CL1ma、CL11b〜CL1mb、CL21a〜CL2ma、CL21b〜CL2mbの各両端間がいずれも短絡されているので、これらの強誘電体素子CL11a〜CL1ma、CL11b〜CL1mb、CL21a〜CL2ma、CL21b〜CL2mbには一切電圧が印加されない状態となっている。なお、プレートラインPL11〜PL1mとプレートラインPL21〜PL2mは、いずれも「0(ローレベル:GND)」とされている。 Until the time point W1, the F reset signals FRST1 to FRSTm are all “1 (high level: VDD2)”, and the transistors Q11a to Q1ma, Q11b to Q1mb, Q21a to Q2ma, Q21b to Q2mb are all turned on, and ferroelectric Since both ends of the body elements CL11a to CL1ma, CL11b to CL1mb, CL21a to CL2ma, CL21b to CL2mb are short-circuited, these ferroelectric elements CL11a to CL1ma, CL11b to CL1mb, CL21a to CL2ma, CL21b to No voltage is applied to CL2mb. The plate lines PL11 to PL1m and the plate lines PL21 to PL2m are all “0 (low level: GND)”.
また、時点W1までは、制御信号E1が「0(GND)」とされており、パススイッチSW3とパススイッチSW4がオフされているので、データ書き込み用ドライバ(図18の例ではインバータINV6、INV7)はいずれも無効とされている。 Further, until the time point W1, the control signal E1 is “0 (GND)”, and the path switch SW3 and the path switch SW4 are turned off. Therefore, the data write drivers (inverters INV6 and INV7 in the example of FIG. 18). ) Are all invalid.
また、時点W1までは、制御信号E2が「1(VDD1)」とされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端(1)が選択されているので、ループ構造部LOOPにて通常ループが形成されている。 Further, until the time point W1, the control signal E2 is “1 (VDD1)”, and the first input terminal (1) of the multiplexer MUX1 and the multiplexer MUX2 is selected. Is formed.
従って、クロック信号CLKのハイレベル期間には、パススイッチSW1がオンされ、パススイッチSW2がオフされるので、データ信号Dが出力信号Qとしてそのまま通過される形となる。一方、クロック信号CLKのローレベル期間には、パススイッチSW1がオフされ、パススイッチSW2がオンされるので、クロック信号CLKの立下がりエッジで、データ信号Dがラッチされる形となる。 Therefore, during the high level period of the clock signal CLK, the pass switch SW1 is turned on and the pass switch SW2 is turned off, so that the data signal D is directly passed as the output signal Q. On the other hand, since the pass switch SW1 is turned off and the pass switch SW2 is turned on during the low level period of the clock signal CLK, the data signal D is latched at the falling edge of the clock signal CLK.
次に、第1記憶領域へのデータ書き込み動作について説明する。 Next, a data write operation to the first storage area will be described.
時点W1〜W3では、クロック信号CLKが「0(GND)」とされ、反転クロック信号CLKBが「1(VDD1)」とされる。従って、第1パススイッチSW1がオフされて、第2パススイッチがオンされる。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。 At time points W1 to W3, the clock signal CLK is set to “0 (GND)”, and the inverted clock signal CLKB is set to “1 (VDD1)”. Accordingly, the first path switch SW1 is turned off and the second path switch is turned on. As described above, by fixing the logic of the clock signal CLK and the inverted clock signal CLKB in advance, it is possible to improve the stability of the data write operation with respect to the ferroelectric element.
また、時点W1〜W3では、データDの書き込み先として第1記憶領域を選択すべく、制御信号SEL1が「1(VDD2)」とされ、その余の制御信号SEL2〜SELmが「0(GND)」とされる。これにより、デマルチプレクサDeMUX1、DeMUX2は、その入力端と第1出力端を結ぶ信号経路が選択された状態となり、マルチプレクサMUX3、MUX4は、その出力端と第1入力端を結ぶ信号経路が選択された状態となる。 At time points W1 to W3, the control signal SEL1 is set to “1 (VDD2)” and the remaining control signals SEL2 to SELm are set to “0 (GND)” in order to select the first storage area as the data D write destination. " As a result, the demultiplexers DeMUX1 and DeMUX2 are in a state in which the signal path connecting the input terminal and the first output terminal is selected, and the multiplexers MUX3 and MUX4 are selected in the signal path connecting the output terminal and the first input terminal. It becomes a state.
また、時点W1〜W3では、Fリセット信号FRST1が「0(GND)」とされ、トランジスタQ11a、Q11b、Q21a、Q21bがオフされて、強誘電体素子CL11a、CL11b、CL21a、CL21bに対する電圧印加が可能な状態とされる。 At time points W1 to W3, the F reset signal FRST1 is set to “0 (GND)”, the transistors Q11a, Q11b, Q21a, and Q21b are turned off, and voltage application to the ferroelectric elements CL11a, CL11b, CL21a, and CL21b is performed. Possible state.
一方、Fリセット信号FRST2〜FRSTmは、引き続き「1(VDD2)」に維持されるので、第2記憶領域〜第m記憶領域でのデータ化けを回避することが可能となる。 On the other hand, since the F reset signals FRST2 to FRSTm are continuously maintained at “1 (VDD2)”, it is possible to avoid garbled data in the second storage area to the mth storage area.
また、時点W1〜W3では、制御信号E1が「1(VDD2)」とされ、パススイッチSW3とパススイッチSW4がオンされる。従って、データ書き込み用ドライバ(図18の例ではインバータINV6、INV7)がいずれも有効とされる。 Further, at time points W1 to W3, the control signal E1 is set to “1 (VDD2)”, and the path switch SW3 and the path switch SW4 are turned on. Accordingly, the data write drivers (inverters INV6 and INV7 in the example of FIG. 18) are all valid.
なお、時点W1〜W3では、それまでと同様、制御信号E2が「1(VDD1)」とされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端(1)が選択されているので、ループ構造部LOOPにて通常ループが形成されている。 At the time points W1 to W3, the control signal E2 is “1 (VDD1)” and the first input terminals (1) of the multiplexer MUX1 and the multiplexer MUX2 are selected as before, so that the loop structure A normal loop is formed at the part LOOP.
また、時点W1〜W2では、プレートラインPL11、PL21が「0(GND)」とされ、時点W2〜W3では、プレートラインPL11、PL21が「1(VDD2)」とされる。すなわち、プレートラインPL11、PL21に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。 Further, at the time points W1 to W2, the plate lines PL11 and PL21 are set to “0 (GND)”, and at the time points W2 to W3, the plate lines PL11 and PL21 are set to “1 (VDD2)”. That is, the same pulse voltage is applied to the plate lines PL11 and PL21. By applying such a pulse voltage, the remanent polarization state inside the ferroelectric element is set to either the inversion state or the non-inversion state.
図19の例に即して具体的に述べると、時点W1では出力信号Qが「1(VDD1)」であるため、ノード電圧V11が「0(GND)」となり、ノード電圧V21が「1(VDD1)」となる。従って、時点W1〜W2において、プレートラインPL11、PL21がいずれも「0(GND)」とされている間、強誘電体素子CL11a、CL11bの両端間には、電圧が印加されない状態となり、強誘電体素子CL21aの両端間には、負極性の電圧が印加される状態となり、強誘電体素子CL21bの両端間には、正極性の電圧が印加される状態となる。一方、時点W2〜W3において、プレートラインPL11、PL21がいずれも「1(VDD2)」とされている間、強誘電体素子CL21a、CL21bの両端間には、電圧が印加されない状態となり、強誘電体素子CL11aの両端間には、正極性の電圧が印加される状態となり、強誘電体素子CL11bの両端間には、負極性の電圧が印加される状態となる。 Specifically, referring to the example of FIG. 19, since the output signal Q is “1 (VDD1)” at the time point W1, the node voltage V11 is “0 (GND)”, and the node voltage V21 is “1 ( VDD1) ". Therefore, at time points W1 to W2, while both the plate lines PL11 and PL21 are set to “0 (GND)”, no voltage is applied between both ends of the ferroelectric elements CL11a and CL11b. A negative voltage is applied between both ends of the body element CL21a, and a positive voltage is applied between both ends of the ferroelectric element CL21b. On the other hand, while the plate lines PL11 and PL21 are both “1 (VDD2)” at the time points W2 to W3, no voltage is applied between both ends of the ferroelectric elements CL21a and CL21b. A positive voltage is applied between both ends of the body element CL11a, and a negative voltage is applied between both ends of the ferroelectric element CL11b.
このように、プレートラインPL11、PL21に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。なお、強誘電体素子CL11aとCL11bとの間、及び、強誘電体素子CL21aとCL21bとの間では、互いの残留分極状態が逆になる。また、強誘電体素子CL11aとCL21aとの間、及び、強誘電体素子CL11bとCL21bとの間でも、互いの残留分極状態が逆になる。 Thus, by applying a pulse voltage to the plate lines PL11 and PL21, the remanent polarization state inside the ferroelectric element is set to either the inversion state or the non-inversion state. Note that the remanent polarization state is reversed between the ferroelectric elements CL11a and CL11b and between the ferroelectric elements CL21a and CL21b. Further, the remanent polarization state is also reversed between the ferroelectric elements CL11a and CL21a and between the ferroelectric elements CL11b and CL21b.
なお、時点W1〜W3において、プレートラインPL12〜PL1m、PL22〜PL2mはいずれも「0(GND)」に維持される。 Note that at the time points W1 to W3, the plate lines PL12 to PL1m and PL22 to PL2m are all maintained at “0 (GND)”.
時点W3では、Fリセット信号FRST1が再び「1(VDD2)」とされて、トランジスタQ11a、Q11b、Q21a、Q21bがオンされ、強誘電体素子CL11a、CL11b、CL21a、CL21bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL11a、CL11b、CL21a、CL21bは一切電圧が印加されない状態となる。このとき、プレートラインPL11、PL21はいずれも「0(GND)」とされる。また、制御信号SEL1も「0(GND)」とされる。 At the time point W3, the F reset signal FRST1 is again set to “1 (VDD2)”, the transistors Q11a, Q11b, Q21a, and Q21b are turned on, and both ends of the ferroelectric elements CL11a, CL11b, CL21a, and CL21b are all connected. Since they are short-circuited, these ferroelectric elements CL11a, CL11b, CL21a, and CL21b are in a state where no voltage is applied thereto. At this time, both the plate lines PL11 and PL21 are set to “0 (GND)”. The control signal SEL1 is also set to “0 (GND)”.
また、時点W3では、制御信号E1が再び「0(GND)」とされ、パススイッチSW3とパススイッチSW4がオフされるので、データ書き込み用ドライバ(図18の例ではインバータINV6、INV7)がいずれも無効とされる。なお、制御信号E2については不問であるが、図19の例では「0(GND)」とされている。 At the time point W3, the control signal E1 is again set to “0 (GND)”, and the pass switch SW3 and the pass switch SW4 are turned off, so that the data write driver (inverters INV6 and INV7 in the example of FIG. 18) Is also invalidated. Note that the control signal E2 is not questioned, but is “0 (GND)” in the example of FIG.
また、時点W3において、Fリセット信号FRST2〜FRSTmは、いずれも、「1(VDD2)」に維持され、制御信号SEL2〜SELm、プレートラインPL12〜PL1m、PL22〜PL2mは、いずれも「0(GND)」に維持される。 At the time point W3, the F reset signals FRST2 to FRSTm are all maintained at “1 (VDD2)”, and the control signals SEL2 to SELm, the plate lines PL12 to PL1m, and PL22 to PL2m are all “0 (GND). ) ”.
そして、時点W4では、ループ構造部LOOPに対する第1電源電圧VDD1の供給と不揮発性記憶部NVMに対する第2電源電圧VDD2の供給が遮断される。このとき、Fリセット信号FRST1〜FRSTmは、いずれも第1電源電圧VDD1と第2電源電圧VDD2の遮断前から「1(VDD2)」に維持されており、トランジスタQ11a〜Q1ma、Q11b〜Q1mb、Q21a〜Q2ma、Q21b〜Q2mbがオンされて、強誘電体素子CL11a〜CL1ma、CL11b〜CL1mb、CL21a〜CL2ma、CL21b〜CL2mbの各両端間がいずれも短絡されている。従って、強誘電体素子CL11a〜CL1ma、CL11b〜CL1mb、CL21a〜CL2ma、CL21b〜CL2mbには一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子CL11a〜CL1ma、CL11b〜CL1mb、CL21a〜CL2ma、CL21b〜CL2mbに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。 At time point W4, the supply of the first power supply voltage VDD1 to the loop structure unit LOOP and the supply of the second power supply voltage VDD2 to the nonvolatile memory unit NVM are interrupted. At this time, the F reset signals FRST1 to FRSTm are all maintained at “1 (VDD2)” before the cutoff of the first power supply voltage VDD1 and the second power supply voltage VDD2, and the transistors Q11a to Q1ma, Q11b to Q1mb, and Q21a. -Q2ma, Q21b-Q2mb are turned on, and both ends of the ferroelectric elements CL11a-CL1ma, CL11b-CL1mb, CL21a-CL2ma, CL21b-CL2mb are short-circuited. Accordingly, no voltage is applied to the ferroelectric elements CL11a to CL1ma, CL11b to CL1mb, CL21a to CL2ma, and CL21b to CL2mb. Therefore, even if a voltage fluctuation occurs when the power is shut off, An unintended voltage is not applied to the dielectric elements CL11a to CL1ma, CL11b to CL1mb, CL21a to CL2ma, and CL21b to CL2mb, and data corruption can be avoided.
次に、第m記憶領域からのデータ読み出し動作について説明する。 Next, a data read operation from the mth storage area will be described.
時点R1〜R5では、クロック信号CLKが「0(GND)」とされており、反転クロック信号CLKBが「1(VDD1)」とされている。従って、第1パススイッチSW1がオフされており、第2パススイッチがオンされている。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。 At time points R1 to R5, the clock signal CLK is “0 (GND)”, and the inverted clock signal CLKB is “1 (VDD1)”. Accordingly, the first path switch SW1 is turned off and the second path switch is turned on. As described above, by fixing the logic of the clock signal CLK and the inverted clock signal CLKB in advance, it is possible to improve the stability of the data reading operation from the ferroelectric element.
時点R1においては、最先に全てのFリセット信号FRST1〜FRSTmが「1(VDD2)」とされており、トランジスタQ11a〜Q1ma、Q11b〜Q1mb、Q21a〜Q2ma、Q21b〜Q2mbがオンされて、強誘電体素子CL11a〜CL1ma、CL11b〜CL1mb、CL21a〜CL2ma、CL21b〜CL2mbの各両端間がいずれも短絡されている。従って、強誘電体素子CL11a〜CL1ma、CL11b〜CL1mb、CL21a〜CL2ma、CL21b〜CL2mbには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子CL11a〜CL1ma、CL11b〜CL1mb、CL21a〜CL2ma、CL21b〜CL2mbに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。 At the time point R1, all the F reset signals FRST1 to FRSTm are set to “1 (VDD2)” first, and the transistors Q11a to Q1ma, Q11b to Q1mb, Q21a to Q2ma, Q21b to Q2mb are turned on, and strong. Dielectric elements CL11a to CL1ma, CL11b to CL1mb, CL21a to CL2ma, and CL21b to CL2mb are both short-circuited. Accordingly, since no voltage is applied to the ferroelectric elements CL11a to CL1ma, CL11b to CL1mb, CL21a to CL2ma, and CL21b to CL2mb, the ferroelectric elements can be used even when voltage fluctuation occurs when the power is turned on. Unintentional voltages are not applied to CL11a to CL1ma, CL11b to CL1mb, CL21a to CL2ma, and CL21b to CL2mb, and garbled data can be avoided.
なお、時点R1において、プレートラインPL11〜PL1mとプレートラインPL21〜PL2mは、いずれも「0(ローレベル:GND)」とされている。 At time R1, the plate lines PL11 to PL1m and the plate lines PL21 to PL2m are all “0 (low level: GND)”.
時点R2では、制御信号E1、E2がいずれも「0(GND)」とされた状態(すなわち、データ書き込み用ドライバが無効とされ、かつ、ループ構造部LOOPで通常ループが無効とされている状態)で、ループ構造部LOOPに対する第1電源電圧VDD1と不揮発性記憶部NVMに対する第2電源電圧VDD2が投入される。 At time R2, the control signals E1 and E2 are both “0 (GND)” (that is, the data write driver is disabled and the normal loop is disabled in the loop structure section LOOP). ), The first power supply voltage VDD1 for the loop structure portion LOOP and the second power supply voltage VDD2 for the nonvolatile memory portion NVM are input.
続く時点R3では、データDの読み出し元として第m記憶領域を選択すべく、制御信号SELmが「1(VDD2)」とされ、その余の制御信号SEL1〜SEL(m−1)が「0(GND)」とされる。これにより、デマルチプレクサDeMUX1、DeMUX2は、その入力端と第m出力端を結ぶ信号経路が選択された状態となり、マルチプレクサMUX3、MUX4は、その出力端と第m入力端を結ぶ信号経路が選択された状態となる。 At the subsequent time point R3, the control signal SELm is set to “1 (VDD2)” and the remaining control signals SEL1 to SEL (m−1) are set to “0 ( GND) ”. As a result, the demultiplexers DeMUX1 and DeMUX2 are in a state in which the signal path connecting the input terminal and the mth output terminal is selected, and the multiplexers MUX3 and MUX4 are selected in the signal path connecting the output terminal and the mth input terminal. It becomes a state.
また、時点R3では、Fリセット信号FRSTmが「0(GND)」とされ、トランジスタQ1ma、Q1mb、Q2ma、Q2mbがオフされて、強誘電体素子CL1ma、CL1mb、CL2ma、CL2mbに対する電圧印加が可能な状態とされる一方、プレートラインPL2mが「0(GND)」に維持されたままで、プレートラインPL1mが「1(VDD2)」とされる。このようなパルス電圧の印加により、ノード電圧V1m及びノード電圧V2mとして、強誘電体素子内の残留分極状態に応じた電圧信号が現れる。 At the time point R3, the F reset signal FRSTm is set to “0 (GND)”, the transistors Q1ma, Q1mb, Q2ma, Q2mb are turned off, and voltage can be applied to the ferroelectric elements CL1ma, CL1mb, CL2ma, CL2mb. On the other hand, the plate line PL1m is set to “1 (VDD2)” while the plate line PL2m is maintained at “0 (GND)”. By applying such a pulse voltage, voltage signals corresponding to the remanent polarization state in the ferroelectric element appear as the node voltage V1m and the node voltage V2m.
図19の例(第m記憶領域に論理「1」のデータDが格納されていた場合)に即して具体的に説明すると、ノード電圧V1mの論理としてはWLが現れ、ノード電圧V2mの論理としてはWHが現れる。すなわち、ノード電圧V1mとノード電圧V2mとの間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。 A specific description will be given according to the example of FIG. 19 (when data D of logic “1” is stored in the m-th storage area). WL appears as the logic of the node voltage V1m, and the logic of the node voltage V2m. Appears as WH. That is, a voltage difference is generated between the node voltage V1m and the node voltage V2m according to the difference in the remanent polarization state in the ferroelectric element.
このとき、時点R3〜R4では、制御信号E2が「0(GND)」とされ、マルチプレクサMUX1とマルチプレクサMUX2の第2入力端(0)が選択されるので、ノード電圧V3の論理はWLとなり、ノード電圧V4の論理はWHとなる。また、ノード電圧V5の論理はWHとなり、ノード電圧V6の論理はWLとなる。このように、時点R3〜R4では、装置各部のノード電圧V1m、V2m、V3〜V6が未だ不安定な状態(インバータINV3及びインバータINV4での論理反転が完全に行われず、その出力論理が確実に「0(GND)」/「1(VDD1)」となっていない状態)である。 At this time, at time points R3 to R4, the control signal E2 is set to “0 (GND)”, and the multiplexer MUX1 and the second input terminal (0) of the multiplexer MUX2 are selected. Therefore, the logic of the node voltage V3 becomes WL, The logic of the node voltage V4 is WH. The logic of the node voltage V5 is WH, and the logic of the node voltage V6 is WL. As described above, at the time points R3 to R4, the node voltages V1m, V2m, and V3 to V6 of each part of the device are still unstable (the logic inversion in the inverters INV3 and INV4 is not completely performed, and the output logic is surely “0 (GND)” / “1 (VDD1)”.
なお、時点R3において、Fリセット信号FRST1〜FRST(m−1)は、いずれも「1(VDD2)」に維持されて、制御信号SEL1〜SEL(m−1)、プレートラインPL11〜PL1(m−1)、PL21〜PL2(m−1)は、いずれも「0(GND)」に維持される。 At time R3, the F reset signals FRST1 to FRST (m−1) are all maintained at “1 (VDD2)”, and the control signals SEL1 to SEL (m−1) and the plate lines PL11 to PL1 (m -1) and PL21 to PL2 (m-1) are all maintained at "0 (GND)".
続く時点R4では、制御信号E2が「1(VDD1)」とされ、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端(1)が選択されるので、ループ構造部LOOPにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータINV4の出力端(論理:WH)とインバータINV3の入力端(論理:WH)が接続され、インバータINV3の出力端(論理:WL)とインバータINV4の入力端(論理:WL)が接続される。従って、各ノードの信号論理(WH/WL)に不整合は生じず、以降、ループ構造部LOOPにて通常ループが形成されている間、インバータINV3は、論理WLの入力を受けて、その出力論理を「1(VDD1)」に引き上げようとし、インバータINV4は、論理WHの入力を受けて、その出力論理を「0(GND)」に引き下げようとする。その結果、インバータINV3の出力論理は、不安定な論理WLから「0(GND)」に確定され、インバータINV4の出力論理は、不安定な論理WHから「1(VDD1)」に確定される。 At the subsequent time point R4, the control signal E2 is set to “1 (VDD1)”, and the multiplexer MUX1 and the first input terminal (1) of the multiplexer MUX2 are selected, so that a normal loop is formed in the loop structure section LOOP. . With such switching of the signal path, the output terminal (logic: WH) of the inverter INV4 and the input terminal (logic: WH) of the inverter INV3 are connected, and the output terminal (logic: WL) of the inverter INV3 and the input of the inverter INV4 The end (logic: WL) is connected. Therefore, no mismatch occurs in the signal logic (WH / WL) of each node, and the inverter INV3 receives the input of the logic WL and outputs the output while the normal loop is formed in the loop structure section LOOP. The inverter INV4 tries to raise the logic to “1 (VDD1)”, and receives the input of the logic WH, and tries to lower its output logic to “0 (GND)”. As a result, the output logic of the inverter INV3 is determined from the unstable logic WL to “0 (GND)”, and the output logic of the inverter INV4 is determined from the unstable logic WH to “1 (VDD1)”.
このように、時点R4において、ループ構造部LOOPが通常ループとされたことに伴い、強誘電体素子から読み出された信号(ノード電圧V1mとノード電圧V2mとの電位差)がループ構造部LOOPで増幅される形となり、出力信号Qとして第3記憶領域の保持データ(図19の例では「1(VDD1)」)が復帰される。 As described above, at the time point R4, the signal read from the ferroelectric element (potential difference between the node voltage V1m and the node voltage V2m) is generated in the loop structure portion LOOP when the loop structure portion LOOP is changed to the normal loop. As a result, the data stored in the third storage area (“1 (VDD1)” in the example of FIG. 19) is restored as the output signal Q.
その後、時点R5では、Fリセット信号FRSTmが再び「1(VDD2)」とされ、トランジスタQ1ma、Q1mb、Q2ma、Q2mbがオンされて、強誘電体素子CL1ma、CL1mb、CL2ma、CL2mbの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1ma、CL1mb、CL2ma、CL2mbには、一切電圧が印加されない状態となる。このとき、プレートラインPL1mとプレートラインPL2mは、いずれも「0(GND)」とされる。従って、データ保持装置は、時点W1以前と同様の状態、すなわち、通常の動作状態に復帰される。 Thereafter, at the time point R5, the F reset signal FRSTm is again set to “1 (VDD2)”, the transistors Q1ma, Q1mb, Q2ma, Q2mb are turned on, and both ends of the ferroelectric elements CL1ma, CL1mb, CL2ma, CL2mb are connected. Since both are short-circuited, no voltage is applied to these ferroelectric elements CL1ma, CL1mb, CL2ma, CL2mb. At this time, both the plate line PL1m and the plate line PL2m are set to “0 (GND)”. Therefore, the data holding device is returned to the same state as before the time point W1, that is, the normal operation state.
上記で説明したように、第4変形例のデータ保持装置において、強誘電体素子のヒステリシス特性を用いてループ構造部LOOPに保持されたデータDを不揮発的に記憶する不揮発性記憶部NVMは、強誘電体素子を用いたm個の記憶領域を有して成り、所定の制御信号SEL1〜SELmに応じて、データDの書き込み先ないしは読み出し元となる記憶領域を選択して用いる構成とされている。このような構成とすることにより、複数のデータDを任意に切り換えて使用することが可能なデータ保持装置を実現することができる。 As described above, in the data holding device of the fourth modified example, the nonvolatile storage unit NVM that stores the data D held in the loop structure unit LOOP in a nonvolatile manner using the hysteresis characteristics of the ferroelectric element is: It is configured to have m storage areas using ferroelectric elements, and select and use a storage area from which data D is written or read in accordance with predetermined control signals SEL1 to SELm. Yes. With such a configuration, it is possible to realize a data holding device capable of arbitrarily switching and using a plurality of data D.
なお、データ保持装置の通常動作時には、強誘電体素子が信号線から分離されるので、強誘電体素子の増加によって、データ保持装置の性能劣化(速度劣化や消費電力の増加など)が招かれることはない。 During normal operation of the data holding device, since the ferroelectric element is separated from the signal line, the increase in the ferroelectric element causes the performance of the data holding device to deteriorate (speed deterioration, increase in power consumption, etc.). There is nothing.
次に、第m記憶領域からのデータ読み出し動作の変形例について、図20を参照しながら詳細な説明を行う。図20は、本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャートであり、上から順に、電源電圧(VDD1、VDD2)、クロック信号CLK、データ信号D、制御信号E1、制御信号E2、制御信号SEL1、Fリセット信号FRST1、プレートラインPL11の印加電圧、プレートラインPL21の印加電圧、ノード電圧V11、ノード電圧V21、制御信号SELm、Fリセット信号FRSTm、プレートラインPL1mの印加電圧、プレートラインPL2mの印加電圧、ノード電圧V1m、ノード電圧V2m、及び、出力信号Qの電圧波形を示している。
Next, a modified example of the operation of reading data from the mth storage area will be described in detail with reference to FIG. FIG. 20 is a timing chart for explaining another example of the operation of the data holding device according to the present invention. In order from the top, the power supply voltage (VDD1, VDD2), the clock signal CLK, the data signal D, the control signal E1, Control signal E2, control signal SEL1, F reset signal FRST1, applied voltage of plate line PL11, applied voltage of plate line PL21, node voltage V11, node voltage V21, control signal SELm, F reset signal FRSTm, applied voltage of
なお、データDの書き込み先や読み出し元として選択されていない第y記憶領域(1<y<m)に関連する制御信号SELy、Fリセット信号FRSTy、プレートラインPL1yの印加電圧、プレートラインPL2yの印加電圧、ノード電圧V1y、ノード電圧V2yは、データDの書き込み動作中には、データDの書き込み先として選択されていない第m記憶領域のそれと同様となり、データDの読み出し動作中には、データDの読み出し元として選択されていない第1記憶領域のそれと同様となるため、その描写並びに説明を適宜省略する。 Note that the control signal SELi, the F reset signal FRSTy, the applied voltage of the plate line PL1y, and the applied voltage of the plate line PL2y related to the yth storage area (1 <y <m) not selected as the data D write destination or read source. The voltage, the node voltage V1y, and the node voltage V2y are the same as those in the mth storage area not selected as the data D write destination during the data D write operation, and during the data D read operation, the data D Since this is the same as that of the first storage area that is not selected as the read source, the description and description thereof will be omitted as appropriate.
時点R1〜R5では、クロック信号CLKが「0(GND)」とされており、反転クロック信号CLKBが「1(VDD1)」とされている。従って、第1パススイッチSW1がオフされており、第2パススイッチがオンされている。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。 At time points R1 to R5, the clock signal CLK is “0 (GND)”, and the inverted clock signal CLKB is “1 (VDD1)”. Accordingly, the first path switch SW1 is turned off and the second path switch is turned on. As described above, by fixing the logic of the clock signal CLK and the inverted clock signal CLKB in advance, it is possible to improve the stability of the data reading operation from the ferroelectric element.
時点R1では、最先にFリセット信号FRST1〜FRSTmが「1(VDD2)」とされており、トランジスタQ11a〜Q1ma、Q11b〜Q1mb、Q21a〜Q2ma、Q21b〜Q2mbがオンされて、強誘電体素子CL11a〜CL1ma、CL11b〜CL1mb、CL21a〜CL2ma、CL21b〜CL2mbの各両端間がいずれも短絡されている。従って、強誘電体素子CL11a〜CL1ma、CL11b〜CL1mb、CL21a〜CL2ma、CL21b〜CL2mbには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合であっても、強誘電体素子CL11a〜CL1ma、CL11b〜CL1mb、CL21a〜CL2ma、CL21b〜CL2mbに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。 At the time point R1, the F reset signals FRST1 to FRSTm are set to “1 (VDD2)” first, and the transistors Q11a to Q1ma, Q11b to Q1mb, Q21a to Q2ma, Q21b to Q2mb are turned on, and the ferroelectric element All ends of CL11a to CL1ma, CL11b to CL1mb, CL21a to CL2ma, and CL21b to CL2mb are short-circuited. Therefore, since no voltage is applied to the ferroelectric elements CL11a to CL1ma, CL11b to CL1mb, CL21a to CL2ma, and CL21b to CL2mb, even if a voltage fluctuation occurs when the power is turned on, An unintended voltage is not applied to the dielectric elements CL11a to CL1ma, CL11b to CL1mb, CL21a to CL2ma, and CL21b to CL2mb, and data corruption can be avoided.
なお、時点R1において、プレートラインPL11〜PL1mとプレートラインPL21〜PL2mは、いずれも「0(ローレベル:GND)」とされている。 At time R1, the plate lines PL11 to PL1m and the plate lines PL21 to PL2m are all “0 (low level: GND)”.
時点R2では、Fリセット信号FRSTmが「0(GND)」とされて、トランジスタQ1ma、Q1mb、Q2ma、Q2mbがオフされ、強誘電体素子CL1ma、CL1mb、CL2ma、CL2mbに対する電圧印加が可能な状態とされる一方、プレートラインPL2mが「0(GND)」に維持されたまま、プレートラインPL1mが「1(VDD2)」とされる。このようなパルス電圧の印加により、ノード電圧V1m及びノード電圧V2mとして、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。 At the time point R2, the F reset signal FRSTm is set to “0 (GND)”, the transistors Q1ma, Q1mb, Q2ma, Q2mb are turned off, and a voltage can be applied to the ferroelectric elements CL1ma, CL1mb, CL2ma, CL2mb. On the other hand, the plate line PL1m is set to “1 (VDD2)” while the plate line PL2m is maintained at “0 (GND)”. By applying such a pulse voltage, voltage signals corresponding to the remanent polarization state in the ferroelectric element appear as the node voltage V1m and the node voltage V2m.
図20の例(第3記憶領域に論理「1」のデータDが格納されていた場合)に即して具体的に説明すると、ノード電圧V1mの論理としてはWLが現れ、ノード電圧V2mの論理としてはWHが現れる。すなわち、ノード電圧V1mとノード電圧V2mとの間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。 Specifically, in accordance with the example of FIG. 20 (when data D of logic “1” is stored in the third storage area), WL appears as the logic of the node voltage V1m, and the logic of the node voltage V2m. Appears as WH. That is, a voltage difference is generated between the node voltage V1m and the node voltage V2m according to the difference in the remanent polarization state in the ferroelectric element.
ただし、時点R2〜R3では、未だ第1電源電圧VDD1が投入されていないため、ループ構造部LOOP各部のノード電圧V3〜V6はいずれも「0(GND)」となっており、延いては、出力信号Qが「0」(GND)となっている。 However, since the first power supply voltage VDD1 is not yet applied at the time points R2 to R3, the node voltages V3 to V6 of each part of the loop structure portion LOOP are all “0 (GND)”. The output signal Q is “0” (GND).
続く時点R3では、データDの読み出し元として第m記憶領域を選択すべく、制御信号SELmが「1(VDD2)」とされ、その余の制御信号SEL1〜SEL(m−1)が「0(GND)」とされる。これにより、デマルチプレクサDeMUX1、DeMUX2は、その入力端と第m出力端を結ぶ信号経路が選択された状態となり、マルチプレクサMUX3、MUX4は、その出力端と第m入力端を結ぶ信号経路が選択された状態となる。 At the subsequent time point R3, the control signal SELm is set to “1 (VDD2)” and the remaining control signals SEL1 to SEL (m−1) are set to “0 ( GND) ”. As a result, the demultiplexers DeMUX1 and DeMUX2 are in a state in which the signal path connecting the input terminal and the mth output terminal is selected, and the multiplexers MUX3 and MUX4 are selected in the signal path connecting the output terminal and the mth input terminal. It becomes a state.
また、時点R3では、制御信号E1、E2が共に「0(GND)」とされた状態(すなわち、データ書き込み用ドライバが無効とされ、かつ、ループ構造部LOOPで通常ループが無効とされている状態)で、ループ構造部LOOPに対する第1電源電圧VDD1と不揮発性記憶部NVMに対する第2電源電圧VDD2が投入される。 At the time point R3, the control signals E1 and E2 are both “0 (GND)” (that is, the data write driver is disabled, and the normal loop is disabled in the loop structure section LOOP). In the state), the first power supply voltage VDD1 for the loop structure portion LOOP and the second power supply voltage VDD2 for the nonvolatile memory portion NVM are input.
なお、時点R3〜R4では、制御信号E2が「0(GND)」とされて、マルチプレクサMUX1とマルチプレクサMUX2の第2入力端(0)が選択されるので、ノード電圧V3の論理はWLとなり、ノード電圧V4の論理はWHとなる。また、ノード電圧V5の論理はWHとなり、ノード電圧V6の論理はWLとなる。このように、時点R3〜R4では、装置各部のノード電圧V1〜V6が未だ不安定な状態(インバータINV3及びインバータINV4での論理反転が完全に行われず、その出力論理が確実に「0(GND)」/「1(VDD1)」となっていない状態)である。 At time points R3 to R4, the control signal E2 is set to “0 (GND)”, and the multiplexer MUX1 and the second input terminal (0) of the multiplexer MUX2 are selected. Therefore, the logic of the node voltage V3 is WL, The logic of the node voltage V4 is WH. The logic of the node voltage V5 is WH, and the logic of the node voltage V6 is WL. As described above, at the time points R3 to R4, the node voltages V1 to V6 of each part of the device are still unstable (the logic inversion in the inverter INV3 and the inverter INV4 is not completely performed, and the output logic is surely “0 (GND ) ”/“ 1 (VDD1) ”).
続く時点R4では、制御信号E2が「1(VDD1)」とされ、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端(1)が選択されるので、ループ構造部LOOPにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータINV4の出力端(論理:WH)とインバータINV3の入力端(論理:WH)が接続され、インバータINV3の出力端(論理:WL)とインバータINV4の入力端(論理:WL)が接続される。従って、各ノードの信号論理(WH/WL)に不整合は生じず、以降、ループ構造部LOOPにて通常ループが形成されている間、インバータINV3は、論理WLの入力を受けて、その出力論理を「1(VDD1)」に引き上げようとし、インバータINV4は、論理WHの入力を受けて、その出力論理を「0(GND)」に引き下げようとする。その結果、インバータINV3の出力論理は、不安定な論理WLから「0(GND)」に確定され、インバータINV4の出力論理は、不安定な論理WHから「1(VDD1)」に確定される。 At the subsequent time point R4, the control signal E2 is set to “1 (VDD1)”, and the multiplexer MUX1 and the first input terminal (1) of the multiplexer MUX2 are selected, so that a normal loop is formed in the loop structure section LOOP. . With such switching of the signal path, the output terminal (logic: WH) of the inverter INV4 and the input terminal (logic: WH) of the inverter INV3 are connected, and the output terminal (logic: WL) of the inverter INV3 and the input of the inverter INV4 The end (logic: WL) is connected. Therefore, no mismatch occurs in the signal logic (WH / WL) of each node, and the inverter INV3 receives the input of the logic WL and outputs the output while the normal loop is formed in the loop structure section LOOP. The inverter INV4 tries to raise the logic to “1 (VDD1)”, and receives the input of the logic WH, and tries to lower its output logic to “0 (GND)”. As a result, the output logic of the inverter INV3 is determined from the unstable logic WL to “0 (GND)”, and the output logic of the inverter INV4 is determined from the unstable logic WH to “1 (VDD1)”.
このように、時点R4において、ループ構造部LOOPが通常ループとされたことに伴い、強誘電体素子から読み出された信号(ノード電圧V1mとノード電圧V2mとの電位差)がループ構造部LOOPで増幅される形となり、出力信号Qとして第3記憶領域の保持データ(図20の例では「1(VDD1)」)が復帰される。 As described above, at the time point R4, the signal read from the ferroelectric element (potential difference between the node voltage V1m and the node voltage V2m) is generated in the loop structure portion LOOP when the loop structure portion LOOP is changed to the normal loop. As a result, the data stored in the third storage area (“1 (VDD1)” in the example of FIG. 20) is restored as the output signal Q.
その後、時点R5では、Fリセット信号FRSTmが再び「1(VDD2)」とされ、トランジスタQ1ma、Q1mb、Q2ma、Q2mbがオンされて、強誘電体素子CL1ma、CL1mb、CL2ma、CL2mbの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1ma、CL1mb、CL2ma、CL2mbには、一切電圧が印加されない状態となる。このとき、プレートラインPL1mとプレートラインPL2mは、いずれも「0(GND)」とされる。従って、データ保持装置は、時点W1以前と同様、通常動作状態に復帰される。 Thereafter, at the time point R5, the F reset signal FRSTm is again set to “1 (VDD2)”, the transistors Q1ma, Q1mb, Q2ma, Q2mb are turned on, and both ends of the ferroelectric elements CL1ma, CL1mb, CL2ma, CL2mb are connected. Since both are short-circuited, no voltage is applied to these ferroelectric elements CL1ma, CL1mb, CL2ma, CL2mb. At this time, both the plate line PL1m and the plate line PL2m are set to “0 (GND)”. Therefore, the data holding device is returned to the normal operation state as before the time point W1.
上記したように、図20のデータ読み出し動作は、図19のデータ読み出し動作と異なり、第1電源電圧VDD1と第2電源電圧VDD2の投入前から、強誘電体素子内の残留分極状態に対応した電圧信号(ノード電圧V1m、V2m)の引き出し動作を開始する構成とされている。このような構成とすることにより、第1電源電圧VDD1と第2電源電圧VDD2を投入した後の動作ステップ数を減らして(図19の動作例では、3ステップ(時点R3、R4、R5)を要するのに対して、図20の動作例では、2ステップ(時点R4、R5)のみ)、通常動作に復帰するまでの所要時間を短縮することが可能となる。 As described above, unlike the data read operation of FIG. 19, the data read operation of FIG. 20 corresponds to the remanent polarization state in the ferroelectric element before the first power supply voltage VDD1 and the second power supply voltage VDD2 are turned on. The drawing operation of the voltage signals (node voltages V1m and V2m) is started. With such a configuration, the number of operation steps after the first power supply voltage VDD1 and the second power supply voltage VDD2 are input is reduced (in the operation example of FIG. 19, three steps (time points R3, R4, and R5) are reduced. In contrast, in the operation example of FIG. 20, it is possible to shorten the time required to return to the normal operation by two steps (only time points R4 and R5).
<CPU処理切替動作>
次に、第4変形例のデータ保持装置をCPUに適用した場合の処理切替動作について、図21を参照しながら説明する。図21は、データ入れ替えによる処理切替動作の一例を示す模式図であり、データ保持装置の第1記憶領域と第m記憶領域を任意に切り替えて用いることにより、処理A(例えば動画圧縮処理)と処理B(例えば表計算処理)が交互に切り替えられる様子が模式的に示されている。なお、図21の左側には、縦軸を時間軸として処理Aと処理Bが交互に切り替えられる様子が示されており、図21の右側には、CPU内部で使用されているデータ保持装置の動作状態が模式的に示されている。
<CPU processing switching operation>
Next, a process switching operation when the data holding device of the fourth modification is applied to a CPU will be described with reference to FIG. FIG. 21 is a schematic diagram illustrating an example of a process switching operation by data exchange. By arbitrarily switching between the first storage area and the m-th storage area of the data holding device, process A (for example, moving image compression process) and A mode that processing B (for example, spreadsheet processing) is alternately switched is schematically shown. The left side of FIG. 21 shows a state where processing A and processing B are alternately switched with the vertical axis as a time axis, and the right side of FIG. 21 shows the data holding device used in the CPU. The operating state is shown schematically.
処理Aから処理Bに移る場合、データ保持装置は、処理Aに関するデータDAを第1記憶領域(CL11a〜CL21b)に書き込み、処理Bに関するデータDBを第m記憶領域(CL1ma〜CL2mb)から読み出すことで、データ保持装置に格納されているデータの入替処理を行う。一方、処理Bから処理Aに移る場合には、上記と逆に、データ保持装置は、処理Bに関するデータDBを第m記憶領域(CL1ma〜CL2mb)に書き込み、処理Aに関するデータDAを第1記憶領域(CL11a〜CL21b)から読み出すことで、データ保持装置に格納されているデータの入替処理を行う。このようなデータの入替処理により、CPUで実行される処理を瞬時に切り替えることが可能となる。 When moving from the process A to the process B, the data holding device writes the data DA related to the process A to the first storage area (CL11a to CL21b) and reads the data DB related to the process B from the mth storage area (CL1ma to CL2mb). Thus, the data stored in the data holding device is replaced. On the other hand, when moving from process B to process A, contrary to the above, the data holding device writes the data DB related to process B in the m-th storage area (CL1ma to CL2mb), and the data DA related to process A is stored in the first memory. By reading from the area (CL11a to CL21b), the data stored in the data holding device is replaced. By such data replacement processing, processing executed by the CPU can be instantaneously switched.
なお、データ入れ替えによってCPUの処理切替を行う場合、先出の図19、図20で示した電源オフ期間は必ずしも必要ではない。 Note that when CPU processing is switched by exchanging data, the power-off period shown in FIGS. 19 and 20 is not necessarily required.
<セルパターン>
次に、強誘電体素子のセルパターンのレイアウトについて、図22〜図25を参照しながら詳細に説明する。図22〜図25は、それぞれ、強誘電体素子のセルパターンの第1レイアウト例〜第4レイアウト例を示す模式図である。なお、図中の符号a〜dは、それぞれ、強誘電体素子を示しており、符号x、yは、それぞれ、素子間距離を示している。
<Cell pattern>
Next, the layout of the cell pattern of the ferroelectric element will be described in detail with reference to FIGS. 22 to 25 are schematic diagrams showing first to fourth layout examples of the cell pattern of the ferroelectric element, respectively. In addition, the code | symbol ad in a figure has each shown the ferroelectric element, and the code | symbols x and y each have shown the distance between elements.
半導体基板上に複数の強誘電体素子を形成する際、そのレイアウト段階では、いずれの強誘電体素子も同一の形状(例えば、上面視した場合に正方形や長方形となる形状)に設計されているが、マスキングプロセスやエッチングプロセスを経て半導体基板上に形成される実際の素子形状は、プロセスの特性上、設計通りの形状とはならないことが多い。 When a plurality of ferroelectric elements are formed on a semiconductor substrate, in the layout stage, all the ferroelectric elements are designed to have the same shape (for example, a shape that becomes a square or a rectangle when viewed from above). However, an actual element shape formed on a semiconductor substrate through a masking process or an etching process often does not have a designed shape because of process characteristics.
例えば、図22において、強誘電体素子a、dは、いずれの四辺にも別の素子が近接していないため、素子のコーナー部分がエッチングされやすく、半導体基板上に形成される実際の素子形状は、各々の四隅全てが比較的大きく丸められた形となる。一方、強誘電体素子b、cは、各々の一辺が互いに対向する形で互いに近接しているため、この一辺を含む素子のコーナー部分がエッチングされにくく、半導体基板上に形成される実際の素子形状は、各々の四隅のうち、互いに対向する二隅が比較的小さく丸められた形となり、その余の二隅が比較的大きく丸められた形となる。図23〜図25の例についても、上記と同様である。 For example, in FIG. 22, since the ferroelectric elements a and d are not adjacent to any of the four sides, the corner portion of the element is easily etched, and the actual element shape formed on the semiconductor substrate Is a relatively large rounded shape at each of the four corners. On the other hand, since the ferroelectric elements b and c are close to each other in such a manner that one side faces each other, the corner portion of the element including the one side is difficult to be etched, and the actual element formed on the semiconductor substrate The shape is a shape in which two opposite corners of each of the four corners are rounded relatively small and the other two corners are rounded relatively large. The examples of FIGS. 23 to 25 are the same as described above.
このように、半導体基板上に形成される実際の素子形状は、素子の疎密に応じて四隅のエッチング度合いが異なるものとなるが、強誘電体素子CL1aと強誘電体素子CL1bとのペア、並びに、強誘電体素子CL2aと強誘電体素子CL2bとのペアについては、それぞれ半導体基板上に形成された実際の形状が等しくなるように配置するとよい。 As described above, the actual element shape formed on the semiconductor substrate differs in the degree of etching at the four corners depending on the density of the element, but the pair of the ferroelectric element CL1a and the ferroelectric element CL1b, and The pairs of the ferroelectric element CL2a and the ferroelectric element CL2b are preferably arranged so that the actual shapes formed on the semiconductor substrate are equal to each other.
図22の例であれば、強誘電体素子a、dを第1ペアとし、強誘電体素子b、cを第2ペアとすればよい。また、図23の例であれば、強誘電体素子a、bを第1ペアとし、強誘電体素子c、dを第2ペアとしてもよいし(図中(a)を参照)、若しくは、強誘電体素子a、cを第1ペアとし、強誘電体素子b、dを第2ペアとしてもよい(図中(b)を参照)。また、図24の例であれば、強誘電体素子a、cを第1ペアとし、強誘電体素子b、dを第2ペアとしてもよいし(図中(a)を参照)、強誘電体素子a、bを第1ペアとし、強誘電体素子c、dを第2ペアとしてもよいし(図中(b)を参照)、若しくは、強誘電体素子a、dを第1ペアとし、強誘電体素子b、cを第2ペアとしてもよい(図中(c)を参照)。また、図25の例であれば、強誘電体素子a、dを第1ペアとし、強誘電体素子b、cを第2ペアとすればよい。 In the example of FIG. 22, the ferroelectric elements a and d may be a first pair, and the ferroelectric elements b and c may be a second pair. In the example of FIG. 23, the ferroelectric elements a and b may be the first pair, and the ferroelectric elements c and d may be the second pair (see (a) in the figure), or The ferroelectric elements a and c may be a first pair, and the ferroelectric elements b and d may be a second pair (see (b) in the figure). In the example of FIG. 24, the ferroelectric elements a and c may be a first pair, and the ferroelectric elements b and d may be a second pair (see (a) in the figure). The body elements a and b may be the first pair and the ferroelectric elements c and d may be the second pair (see (b) in the figure), or the ferroelectric elements a and d are the first pair. The ferroelectric elements b and c may be a second pair (see (c) in the figure). In the example of FIG. 25, the ferroelectric elements a and d may be a first pair, and the ferroelectric elements b and c may be a second pair.
このようなセルパターンのレイアウトを行うことにより、一対となる強誘電体素子の形状(面積)を揃えて、そのペア性を高めることが可能となり、延いては、データ保持装置のデータ保持特性を向上することが可能となる。 By laying out such a cell pattern, it becomes possible to align the shape (area) of the paired ferroelectric elements and improve their pairing properties, and thus to improve the data retention characteristics of the data retention device. It becomes possible to improve.
また、図18で示すように、記憶領域を複数設ける場合についても上記と同様であり、強誘電体素子CL11a〜CL1maと強誘電体素子CL11b〜CL1mbとのペア、並びに、強誘電体素子CL21a〜CL1maと強誘電体素子CL21b〜CL2mbとのペアについては、互いの形状(面積)を揃えておくことが重要である。 Further, as shown in FIG. 18, the case where a plurality of storage areas are provided is the same as described above, and a pair of ferroelectric elements CL11a to CL1ma and ferroelectric elements CL11b to CL1mb, and ferroelectric elements CL21a to CL21a. Regarding the pair of CL1ma and the ferroelectric elements CL21b to CL2mb, it is important that their shapes (areas) are aligned.
<第5の変形例>
次に、本発明に係るデータ保持装置の第5の変形例について、図26を参照しながら、詳細な説明を行う。図26は、本発明に係るデータ保持装置の第5の変形例を示す回路図である。なお、ここまでの説明では、ループ構造部LOOPと不揮発性記憶部NVMの各々に異なる電源電圧が供給されている構成を例示したが、本発明の構成はこれに限定されるものではなく、ループ構造部LOOPと不揮発性記憶部NVMの双方に同一の電源電圧を供給する構成としてもよい。そこで、以下で説明する第5の変形例においては、ループ構造部LOOPと不揮発性記憶部NVMの各々に供給される電源電圧の一致/不一致に言及することなく、先に説明した他の構成とは異なる部分について重点的に説明する。
<Fifth Modification>
Next, a fifth modification of the data holding device according to the present invention will be described in detail with reference to FIG. FIG. 26 is a circuit diagram showing a fifth modification of the data holding device according to the present invention. In the above description, the configuration in which different power supply voltages are supplied to the loop structure unit LOOP and the nonvolatile memory unit NVM has been exemplified. However, the configuration of the present invention is not limited to this, and the loop The same power supply voltage may be supplied to both the structure part LOOP and the nonvolatile memory part NVM. Therefore, in the fifth modified example described below, the other configurations described above can be used without referring to the coincidence / mismatch of the power supply voltages supplied to the loop structure unit LOOP and the nonvolatile memory unit NVM. Will focus on the differences.
図26に示すように、本変形例のデータ保持装置は、ループ構造部LOOPと、不揮発性記憶部NVMと、回路分離部SEPを有するほか、さらに、セット/リセット制御部SRCと、クロックパルス制御部CPCと、テスト回路部TESTと、を有しており、セット/リセット機能を備えたDフリップフロップ(レジスタ)として機能する。 As shown in FIG. 26, the data holding device according to the present modification includes a loop structure unit LOOP, a nonvolatile storage unit NVM, and a circuit separation unit SEP, and further includes a set / reset control unit SRC and clock pulse control. It has a section CPC and a test circuit section TEST, and functions as a D flip-flop (register) having a set / reset function.
ループ構造部LOOPは、否定論理積演算器NAND1〜NAND4と、パススイッチSW1、SW2、SW5、SW6と、インバータINV5及びINV5’と、3ステートインバータINV8及びINV8’と、を有する。 The loop structure unit LOOP includes NAND operation units NAND1 to NAND4, path switches SW1, SW2, SW5, and SW6, inverters INV5 and INV5 ', and three-state inverters INV8 and INV8'.
インバータINV8の入力端は、データDの入力端に接続されている。インバータINV8’の入力端は、スキャンデータSDの入力端に接続されている。インバータINV8及びINV8’の出力端は、いずれもパススイッチSW6を介して、否定論理積演算器NAND1の第1入力端に接続されている。否定論理積演算器NAND1の第2入力端は、内部セット信号SNLの入力端に接続されている。否定論理積演算器NAND1の出力端は、否定論理積演算器NAND2の第1入力端に接続される一方、パススイッチSW1を介して、否定論理積演算器NAND4の第1入力端にも接続されている。否定論理積演算器NAND2の第2入力端は、内部リセット信号RNLの入力端に接続されている。否定論理積演算器NAND2の出力端は、パススイッチSW5を介して、否定論理積演算器NAND1の第1入力端に接続されている。 The input end of the inverter INV8 is connected to the input end of the data D. The input end of the inverter INV8 'is connected to the input end of the scan data SD. The output terminals of the inverters INV8 and INV8 'are both connected to the first input terminal of the NAND operator NAND1 via the pass switch SW6. The second input terminal of the NAND operator NAND1 is connected to the input terminal of the internal set signal SNL. The output terminal of the NAND operator NAND1 is connected to the first input terminal of the NAND operator NAND2, and is also connected to the first input terminal of the NAND operator NAND4 via the path switch SW1. ing. The second input terminal of the NAND operator NAND2 is connected to the input terminal of the internal reset signal RNL. The output terminal of the NAND operator NAND2 is connected to the first input terminal of the NAND operator NAND1 via the path switch SW5.
否定論理積演算器NAND4の第2入力端は、内部リセット信号RNLの入力端に接続されている。否定論理積演算器NAND4の出力端は、インバータINV5を介して、出力データQの出力端に接続される一方、インバータINV5’を介して、スキャン出力データSOの出力端にも接続されている。また、否定論理積演算器NAND4の出力端は、否定論理積演算器NAND3の第1入力端にも接続されている。否定論理積演算器NAND3の第2入力端は、内部セット信号SNLの入力端に接続されている。否定論理積演算器NAND3の出力端は、パススイッチSW2を介して、否定論理積演算器NAND4の第1入力端に接続されている。 The second input terminal of the NAND operator NAND4 is connected to the input terminal of the internal reset signal RNL. The output terminal of the NAND operator NAND4 is connected to the output terminal of the output data Q through the inverter INV5, and is also connected to the output terminal of the scan output data SO through the inverter INV5 '. The output terminal of the NAND operator NAND4 is also connected to the first input terminal of the NAND operator NAND3. The second input terminal of the NAND operator NAND3 is connected to the input terminal of the internal set signal SNL. The output terminal of the NAND operator NAND3 is connected to the first input terminal of the NAND operator NAND4 via the path switch SW2.
インバータINV8の制御端は、反転スキャン制御信号SCB(スキャン制御信号SCBの論理反転信号)の入力端に接続されている。インバータINV8’の制御端はスキャン制御信号SCの入力端に接続されている。従って、インバータINV8とインバータINV8’は、互いに排他的(相補的)にその出力端がハイインピーダンス状態とされる。 The control terminal of the inverter INV8 is connected to the input terminal of the inverted scan control signal SCB (logically inverted signal of the scan control signal SCB). The control end of the inverter INV8 'is connected to the input end of the scan control signal SC. Therefore, the output terminals of the inverter INV8 and the inverter INV8 'are in a high impedance state exclusively (complementarily) to each other.
パススイッチSW1の制御端とパススイッチSW5の制御端は、いずれも内部クロック信号CPLの入力端に接続されている。パススイッチSW2の制御端とパススイッチSW6の制御端は、いずれも反転内部クロック信号CPLB(内部クロック信号CPLの論理反転信号)の入力端に接続されている。従って、パススイッチSW1及びSW5と、パススイッチSW2及びSW6とは、互いに排他的(相補的)にオン/オフされる。より具体的に述べると、パススイッチSW1及びSW5がオンとされているときには、パススイッチSW2及びSW6がオフとされ、逆に、パススイッチSW1及びSW5がオフとされているときには、パススイッチSW2及びSW6がオンとされる。 The control terminal of the path switch SW1 and the control terminal of the path switch SW5 are both connected to the input terminal of the internal clock signal CPL. The control terminal of the path switch SW2 and the control terminal of the path switch SW6 are both connected to the input terminal of the inverted internal clock signal CPLB (the logically inverted signal of the internal clock signal CPL). Therefore, the path switches SW1 and SW5 and the path switches SW2 and SW6 are turned on / off exclusively (complementarily). More specifically, when the path switches SW1 and SW5 are turned on, the path switches SW2 and SW6 are turned off. Conversely, when the path switches SW1 and SW5 are turned off, the path switches SW2 and SW6 are turned off. SW6 is turned on.
このように、本変形例のデータ保持装置においても、ループ状に接続された論理ゲート(マスタ側では否定論理積演算器NAND1及びNAND2、スレーブ側では否定論理積演算器NAND3及びNAND4)を用いて、入力されたデータ信号Dを保持するというループ構造部LOOPの基本構成は、先述の実施例と同様である。ただし、本変形例のデータ保持装置を形成するループ構造部LOOPは、マルチプレクサMUX1及びMUX2が取り除かれており、データ退避/復帰時のクロック停止処理を必要としない点や、スキャンパスを用いたシリアルデータの入出力機能を備えている点などに特徴を有している。 As described above, also in the data holding device of the present modification example, the logic gates connected in a loop (using the negative logical product operators NAND1 and NAND2 on the master side and the negative logical product operators NAND3 and NAND4 on the slave side) are used. The basic structure of the loop structure section LOOP that holds the input data signal D is the same as that of the above-described embodiment. However, the loop structure unit LOOP forming the data holding device of the present modification is such that the multiplexers MUX1 and MUX2 are removed, and a clock stop process at the time of data saving / restoring is not required, and a serial using a scan path is used. It is characterized by having a data input / output function.
不揮発性記憶部NVMは、強誘電体素子CL1a、CL1b、CL2a、及び、CL2bと、Nチャネル型MOS電界効果トランジスタQ1a、Q1b、Q2a、及び、Q2bと、を有する。 The nonvolatile memory unit NVM includes ferroelectric elements CL1a, CL1b, CL2a, and CL2b, and N-channel MOS field effect transistors Q1a, Q1b, Q2a, and Q2b.
強誘電体素子CL1aの正極端は、D系統の第1プレートラインPL1Dに接続されている。強誘電体素子CL1aの負極端は、回路分離部SEP(インバータINV9)を介して、ループ構造部LOOPを形成する否定論理積演算器NAND4の第1入力端に接続されている。強誘電体素子CL1aの両端間にはトランジスタQ1aが接続されている。トランジスタQ1aのゲートは、D系統のFリセット信号FRSTDの印加端に接続されている。 The positive electrode end of the ferroelectric element CL1a is connected to the first plate line PL1D of the D system. The negative end of the ferroelectric element CL1a is connected to the first input end of the NAND operator NAND4 that forms the loop structure unit LOOP via the circuit separation unit SEP (inverter INV9). A transistor Q1a is connected between both ends of the ferroelectric element CL1a. The gate of the transistor Q1a is connected to the application end of the F reset signal FRSTD of the D system.
強誘電体素子CL1bの正極端は、回路分離部SEP(インバータINV9)を介してループ構造部LOOPを形成する否定論理積演算器NAND4の第1入力端に接続されている。強誘電体素子CL1bの負極端は、D系統の第2プレートラインPL2Dに接続されている。強誘電体素子CL1bの両端間には、トランジスタQ1bが接続されている。トランジスタQ1bのゲートは、D系統のFリセット信号FRSTDの印加端に接続されている。 The positive terminal of the ferroelectric element CL1b is connected to the first input terminal of the NAND operator NAND4 that forms the loop structure section LOOP via the circuit separation section SEP (inverter INV9). The negative electrode end of the ferroelectric element CL1b is connected to the second plate line PL2D of the D system. A transistor Q1b is connected between both ends of the ferroelectric element CL1b. The gate of the transistor Q1b is connected to the application terminal for the F reset signal FRSTD of the D system.
強誘電体素子CL2aの正極端は、U系統の第1プレートラインPL1Uに接続されている。強誘電体素子CL2aの負極端は、回路分離部SEP(インバータINV10)を介して、ループ構造部LOOPを形成する否定論理積演算器NAND3の第1入力端に接続されている。強誘電体素子CL2aの両端間には、トランジスタQ2aが接続されている。トランジスタQ2aのゲートは、U系統のFリセット信号FRSTUの印加端に接続されている。 The positive end of the ferroelectric element CL2a is connected to the first plate line PL1U of the U system. The negative end of the ferroelectric element CL2a is connected to the first input end of the NAND operator NAND3 that forms the loop structure unit LOOP via the circuit separation unit SEP (inverter INV10). A transistor Q2a is connected between both ends of the ferroelectric element CL2a. The gate of the transistor Q2a is connected to the application terminal of the U-system F reset signal FRSTU.
強誘電体素子CL2bの正極端は、回路分離部SEP(インバータINV10)を介して、ループ構造部LOOPを形成する否定論理積演算器NAND3の第1入力端に接続されている。強誘電体素子CL2bの負極端は、U系統の第2プレートラインPL2Uに接続されている。強誘電体素子CL2bの両端間には、トランジスタQ2bが接続されている。トランジスタQ2bのゲートは、U系統のFリセット信号FRSTUの印加端に接続されている。 The positive electrode terminal of the ferroelectric element CL2b is connected to the first input terminal of the NAND operator NAND3 that forms the loop structure unit LOOP via the circuit separation unit SEP (inverter INV10). The negative electrode end of the ferroelectric element CL2b is connected to the U-system second plate line PL2U. A transistor Q2b is connected between both ends of the ferroelectric element CL2b. The gate of the transistor Q2b is connected to the application terminal of the U-system F reset signal FRSTU.
このように、本変形例のデータ保持装置においても、強誘電体素子(CL1a、CL1b、CL2a、CL2b)のヒステリシス特性を用いて、ループ構造部LOOPに保持されたデータDを不揮発的に記憶するという不揮発性記憶部NVMの基本構成は、先述の実施例と同様である。ただし、本変形例のデータ保持装置を形成する不揮発性記憶部NVMは、テスト回路部TESTを用いて強誘電体素子(CL1a、CL1b、CL2a、CL2b)の特性評価を行うべく、第1プレートライン、第2プレートライン、及び、Fリセット信号ラインをそれぞれ2系統(U系統/D系統)ずつ有する点に特徴を有している。 As described above, also in the data holding device of this modification, the data D held in the loop structure portion LOOP is stored in a nonvolatile manner using the hysteresis characteristics of the ferroelectric elements (CL1a, CL1b, CL2a, CL2b). The basic configuration of the non-volatile storage unit NVM is the same as that of the above-described embodiment. However, the nonvolatile memory unit NVM forming the data holding device of the present modification example uses the first plate line in order to evaluate the characteristics of the ferroelectric elements (CL1a, CL1b, CL2a, CL2b) using the test circuit unit TEST. The second plate line and the F reset signal line each have two systems (U system / D system).
回路分離部SEPは、ループ構造部LOOPと不揮発性記憶部NVMとを電気的に分離する手段として、3ステートインバータINV9及びINV10を有する。インバータINV9及びINV10は、いずれも制御信号E1に応じて、各々の出力端がハイインピーダンス状態とされる。 The circuit separation unit SEP includes three-state inverters INV9 and INV10 as means for electrically separating the loop structure unit LOOP and the nonvolatile memory unit NVM. Each of the inverters INV9 and INV10 is set to a high impedance state in accordance with the control signal E1.
セット/リセット制御部SRCは、センスアンプ(差動アンプ)SAと、論理積演算器AND1及びAND2と、を有する。センスアンプSAの第1入力端は、不揮発性記憶部NVMのD系統出力端(強誘電体素子CL1aの負極端と強誘電体素子CL1bの正極端との接続ノード)に接続されている。センスアンプSAの第2入力端は、不揮発性記憶部NVMのU系統出力端(強誘電体素子CL2aの負極端と強誘電体素子CL2bの正極端との接続ノード)に接続されている。センスアンプSAの第1出力端(反転形式)は、論理積演算器AND1の第1入力端に接続されている。論理積演算器AND1の第2入力端は、外部セット信号SNの入力端に接続されている。論理積演算器AND1の出力端は、内部セット信号SNLの出力端として機能する。センスアンプSAの第2出力端は、論理積演算器AND2の第1入力端に接続されている。論理積演算器AND2の第2入力端は外部リセット信号RNの入力端に接続されている。論理積演算器AND2の出力端は、内部リセット信号RNLの出力端として機能する。センスアンプSAの制御端は、センスアンプイネーブル信号SAEの入力端に接続されている。なお、上記構成から成るセット/リセット制御部SRCの具体的な動作については、後ほど詳細に説明する。 The set / reset control unit SRC includes a sense amplifier (differential amplifier) SA and AND operators AND1 and AND2. The first input terminal of the sense amplifier SA is connected to the D system output terminal (a connection node between the negative electrode terminal of the ferroelectric element CL1a and the positive electrode terminal of the ferroelectric element CL1b) of the nonvolatile memory unit NVM. A second input terminal of the sense amplifier SA is connected to a U-system output terminal (a connection node between the negative electrode terminal of the ferroelectric element CL2a and the positive electrode terminal of the ferroelectric element CL2b) of the nonvolatile memory unit NVM. The first output terminal (inversion format) of the sense amplifier SA is connected to the first input terminal of the AND operator AND1. The second input terminal of the AND operator AND1 is connected to the input terminal of the external set signal SN. The output terminal of the AND operator AND1 functions as the output terminal of the internal set signal SNL. The second output terminal of the sense amplifier SA is connected to the first input terminal of the AND operator AND2. The second input terminal of the AND operator AND2 is connected to the input terminal of the external reset signal RN. The output terminal of the AND operator AND2 functions as the output terminal of the internal reset signal RNL. The control terminal of the sense amplifier SA is connected to the input terminal of the sense amplifier enable signal SAE. The specific operation of the set / reset control unit SRC configured as described above will be described in detail later.
クロックパルス制御部CPCは、否定論理積演算器NAND5を有する。否定論理積演算器NAND5の第1入力端は、外部クロック信号CPの入力端に接続されている。否定論理積演算器NAND5の第2入力端(反転入力形式)は、データ保持制御信号HSの入力端に接続されている。否定論理積演算器NAND5の出力端は、内部クロック信号CPLの出力端として機能する。従って、内部クロック信号CPLは、データ保持制御信号HSがハイレベル(クロック無効状態)であるときには、外部クロック信号CPに依ることなく、常にハイレベルの信号となり、データ保持制御信号HSがローレベル(クロック有効状態)であるときには、外部クロック信号CPの論理反転信号となる。 The clock pulse control unit CPC includes a NAND operator NAND5. The first input terminal of the NAND operator NAND5 is connected to the input terminal of the external clock signal CP. The second input terminal (inverted input format) of the NAND operator NAND5 is connected to the input terminal of the data holding control signal HS. The output terminal of the NAND operator NAND5 functions as the output terminal of the internal clock signal CPL. Therefore, when the data holding control signal HS is at a high level (clock invalid state), the internal clock signal CPL is always a high level signal regardless of the external clock signal CP, and the data holding control signal HS is at a low level ( In the clock valid state), this is a logical inversion signal of the external clock signal CP.
テスト回路部TESTは、3ステートインバータINV11〜INV14と、パススイッチSW7〜SW10と、を有する。 The test circuit unit TEST includes three-state inverters INV11 to INV14 and pass switches SW7 to SW10.
インバータINV11及びINV12の入力端は、いずれも第1デジタルプレートラインPL1_Dに接続されている。インバータINV11の出力端は、U系統の第1プレートラインPL1Uに接続されている。インバータINV12の出力端は、D系統の第1プレートラインPL1Dに接続されている。インバータINV11の制御端は、U系統の反転アナログイネーブル信号TESTUB(アナログイネーブル信号TESTUの論理反転信号)の入力端に接続されている。インバータINV12の制御端は、D系統の反転アナログイネーブル信号TESTDB(アナログイネーブル信号TESTDの論理反転信号)の入力端に接続されている。 The input terminals of the inverters INV11 and INV12 are both connected to the first digital plate line PL1_D. The output terminal of the inverter INV11 is connected to the first plate line PL1U of the U system. The output terminal of the inverter INV12 is connected to the first plate line PL1D of the D system. The control terminal of the inverter INV11 is connected to an input terminal of a U-system inverted analog enable signal TESTUB (logically inverted signal of the analog enable signal TESTTU). A control terminal of the inverter INV12 is connected to an input terminal of an inverted analog enable signal TESTDB (logically inverted signal of the analog enable signal TESTD) of the D system.
パススイッチSW7の入力端は、U系統の第1アナログプレートラインPL1U_Aに接続されている。パススイッチSW7の出力端は、U系統の第1プレートラインPL1Uに接続されている。パススイッチSW7の制御端は、U系統のアナログイネーブル信号TESTUの入力端に接続されている。パススイッチSW8の入力端は、D系統の第1アナログプレートラインPL1D_Aに接続されている。パススイッチSW8の出力端は、D系統の第1プレートラインPL1Dに接続されている。パススイッチSW8の制御端は、D系統のアナログイネーブル信号TESTDの入力端に接続されている。 The input terminal of the path switch SW7 is connected to the U-system first analog plate line PL1U_A. The output terminal of the path switch SW7 is connected to the first plate line PL1U of the U system. The control end of the path switch SW7 is connected to the input end of the U-system analog enable signal TESTU. An input terminal of the path switch SW8 is connected to the first analog plate line PL1D_A of the D system. The output terminal of the path switch SW8 is connected to the first plate line PL1D of the D system. The control end of the path switch SW8 is connected to the input end of the D system analog enable signal TESTD.
インバータINV13及びINV14の入力端は、いずれも第2デジタルプレートラインPL2_Dに接続されている。インバータINV13の出力端は、U系統の第2プレートラインPL2Uに接続されている。インバータINV14の出力端は、D系統の第2プレートラインPL2Dに接続されている。インバータINV13の制御端は、U系統の反転アナログイネーブル信号TESTUB(アナログイネーブル信号TESTUの論理反転信号)の入力端に接続されている。インバータINV14の制御端は、D系統の反転アナログイネーブル信号TESTDB(アナログイネーブル信号TESTDの論理反転信号)の入力端に接続されている。 The input terminals of the inverters INV13 and INV14 are both connected to the second digital plate line PL2_D. The output terminal of the inverter INV13 is connected to the second plate line PL2U of the U system. The output terminal of the inverter INV14 is connected to the second plate line PL2D of the D system. A control end of the inverter INV13 is connected to an input end of a U-system inverted analog enable signal TESTUB (logically inverted signal of the analog enable signal TESTTU). The control terminal of the inverter INV14 is connected to the input terminal of the D system inverted analog enable signal TESTDB (logically inverted signal of the analog enable signal TESTD).
パススイッチSW9の入力端は、U系統の第2アナログプレートラインPL2U_Aに接続されている。パススイッチSW9の出力端は、U系統の第2プレートラインPL2Uに接続されている。パススイッチSW9の制御端は、U系統のアナログイネーブル信号TESTUの入力端に接続されている。パススイッチSW10の入力端は、D系統の第2アナログプレートラインPL2D_Aに接続されている。パススイッチSW10の出力端はD系統の第2プレートラインPL2Dに接続されている。パススイッチSW10の制御端は、D系統のアナログイネーブル信号TESTDの入力端に接続されている。 An input terminal of the path switch SW9 is connected to a U-system second analog plate line PL2U_A. The output terminal of the path switch SW9 is connected to the U-system second plate line PL2U. The control end of the path switch SW9 is connected to the input end of the U-system analog enable signal TESTU. The input terminal of the path switch SW10 is connected to the D system second analog plate line PL2D_A. The output terminal of the path switch SW10 is connected to the second plate line PL2D of the D system. The control end of the path switch SW10 is connected to the input end of the D system analog enable signal TESTD.
上記構成から成るテスト回路部TESTにおいて、U系統のアナログイネーブル信号TESTUと、D系統のアナログイネーブル信号TESTDは、互いに背反論理とされる。具体的に述べると、U系統のアナログイネーブル信号TESTUがハイレベル(イネーブル論理)とされているときには、D系統のアナログイネーブル信号TESTDがローレベル(ディセーブル論理)とされる。逆に、U系統のアナログイネーブル信号TESTUがローレベル(ディセーブル論理)とされているときには、D系統のアナログイネーブル信号TESTDがハイレベル(イネーブル論理)とされる。なお、上記構成から成るテスト回路部TESTの具体的な動作については、後ほど詳細に説明する。 In the test circuit unit TEST having the above-described configuration, the U-system analog enable signal TESTU and the D-system analog enable signal TESTD are mutually contradictory. More specifically, when the U-system analog enable signal TESTTU is at a high level (enable logic), the D-system analog enable signal TESTD is at a low level (disable logic). In contrast, when the U-system analog enable signal TESTTU is at a low level (disable logic), the D-system analog enable signal TESTD is at a high level (enable logic). The specific operation of the test circuit unit TEST having the above configuration will be described in detail later.
図27は、第5変形例のデータ保持装置で使用される信号ピンを示したブロック図であり、図28は、上記信号ピンの機能説明表である。両図に示した通り、本変形例のデータ保持装置には、ロジック制御用の信号ピンとして、クロック端子(CP)、データ入力端子(D)、プリセット端子(SN)、クリア端子(RN)、スキャンデータ入力端子(SD)及び、スキャン制御端子(SC)が設けられている。また、強誘電体素子制御用の信号ピンとしては、強誘電体素子ライトイネーブル端子(E1)、データホールド端子(HS)、センスアンプイネーブル端子(SAE)、U系統強誘電体素子リセット端子(FRSTU)、D系統強誘電体素子リセット端子(FRSTD)、第1プレートラインデジタル入力端子(PL1_D)、及び、第2プレートラインデジタル入力端子(PL2_D)が設けられている。また、強誘電体素子テスト用の信号ピンとしては、U系統のPL1/2アナログイネーブル端子(TESTU)、D系統のPL1/2アナログイネーブル端子(TESTD)、PL1Uアナログ入力端子(PL1U_A)、PL2Uアナログ入力端子(PL2U_A)、PL1Dアナログ入力端子(PL1D_A)、PL2Dアナログ入力端子(PL2D_A)、スキャン出力端子(SO)、及び、出力端子(Q)が設けられている。 FIG. 27 is a block diagram showing signal pins used in the data holding device of the fifth modified example, and FIG. 28 is a function explanatory table of the signal pins. As shown in both figures, in the data holding device of this modification, as a signal pin for logic control, a clock terminal (CP), a data input terminal (D), a preset terminal (SN), a clear terminal (RN), A scan data input terminal (SD) and a scan control terminal (SC) are provided. The signal pins for controlling the ferroelectric element include a ferroelectric element write enable terminal (E1), a data hold terminal (HS), a sense amplifier enable terminal (SAE), a U-system ferroelectric element reset terminal (FRSTU). ), A D system ferroelectric element reset terminal (FRSTD), a first plate line digital input terminal (PL1_D), and a second plate line digital input terminal (PL2_D). In addition, as signal pins for ferroelectric element testing, U system PL1 / 2 analog enable terminal (TESTTU), D system PL1 / 2 analog enable terminal (TESTD), PL1U analog input terminal (PL1U_A), PL2U analog An input terminal (PL2U_A), a PL1D analog input terminal (PL1D_A), a PL2D analog input terminal (PL2D_A), a scan output terminal (SO), and an output terminal (Q) are provided.
図29は、センスアンプSAの一構成例を示す回路図である。本構成例のセンスアンプSAは、Pチャネル型電界効果トランジスタP1〜P4と、Nチャネル型電界効果トランジスタN1〜N5と、を有する。 FIG. 29 is a circuit diagram showing a configuration example of the sense amplifier SA. The sense amplifier SA of this configuration example includes P-channel field effect transistors P1 to P4 and N-channel field effect transistors N1 to N5.
トランジスタP1のソースとバックゲートは、電源電圧VDDの印加端に接続されている。トランジスタP1のドレインは、センスアンプSAの第2出力端(第2出力信号SDC_OUTの出力端)に接続されている。トランジスタP1のゲートは、センスアンプイネーブル信号SAEの入力端に接続されている。 The source and back gate of the transistor P1 are connected to the application terminal of the power supply voltage VDD. The drain of the transistor P1 is connected to the second output terminal (the output terminal of the second output signal SDC_OUT) of the sense amplifier SA. The gate of the transistor P1 is connected to the input terminal of the sense amplifier enable signal SAE.
トランジスタP2のソースとバックゲートは、電源電圧VDDの印加端に接続されている。トランジスタP2のドレインは、センスアンプSAの第2出力端(第2出力信号SDC_OUTの出力端)に接続されている。トランジスタP2のゲートは、センスアンプSAの第1出力端(第1出力信号SDnC_OUTの出力端)に接続されている。 The source and back gate of the transistor P2 are connected to the application terminal of the power supply voltage VDD. The drain of the transistor P2 is connected to the second output terminal (the output terminal of the second output signal SDC_OUT) of the sense amplifier SA. The gate of the transistor P2 is connected to the first output terminal (the output terminal of the first output signal SDnC_OUT) of the sense amplifier SA.
トランジスタP3のソースとバックゲートは、電源電圧VDDの印加端に接続されている。トランジスタP3のドレインは、センスアンプSAの第1出力端(第1出力信号SDnC_OUTの出力端)に接続されている。トランジスタP3のゲートは、センスアンプSAの第2出力端(第2出力信号SDC_OUTの出力端)に接続されている。 The source and back gate of the transistor P3 are connected to the application terminal of the power supply voltage VDD. The drain of the transistor P3 is connected to the first output terminal (the output terminal of the first output signal SDnC_OUT) of the sense amplifier SA. The gate of the transistor P3 is connected to the second output terminal (the output terminal of the second output signal SDC_OUT) of the sense amplifier SA.
トランジスタP4のソースとバックゲートは、電源電圧VDDの印加端に接続されている。トランジスタP4のドレインは、センスアンプSAの第1出力端(第1出力信号SDnC_OUTの出力端)に接続されている。トランジスタP4のゲートは、センスアンプイネーブル信号SAEの入力端に接続されている。 The source and back gate of the transistor P4 are connected to the application terminal of the power supply voltage VDD. The drain of the transistor P4 is connected to the first output terminal (the output terminal of the first output signal SDnC_OUT) of the sense amplifier SA. The gate of the transistor P4 is connected to the input terminal of the sense amplifier enable signal SAE.
トランジスタN1のドレインは、センスアンプSAの第2出力端(第2出力信号SDC_OUTの出力端)に接続されている。トランジスタN1のソースは、トランジスタN3のドレインに接続されている。トランジスタN1のゲートは、センスアンプSAの第1出力端(第1出力信号SDnC_OUTの出力端)に接続されている。トランジスタN1のバックゲートは、接地電圧VSSの印加端に接続されている。 The drain of the transistor N1 is connected to the second output terminal (the output terminal of the second output signal SDC_OUT) of the sense amplifier SA. The source of the transistor N1 is connected to the drain of the transistor N3. The gate of the transistor N1 is connected to the first output terminal (the output terminal of the first output signal SDnC_OUT) of the sense amplifier SA. The back gate of the transistor N1 is connected to the application terminal of the ground voltage VSS.
トランジスタN2のドレインは、センスアンプSAの第1出力端(第1出力信号SDnC_OUTの出力端)に接続されている。トランジスタN2のソースは、トランジスタN4のドレインに接続されている。トランジスタN2のゲートは、センスアンプSAの第2出力端(第2出力信号SDC_OUTの出力端)に接続されている。トランジスタN2のバックゲートは、接地電圧VSSの印加端に接続されている。 The drain of the transistor N2 is connected to the first output terminal (the output terminal of the first output signal SDnC_OUT) of the sense amplifier SA. The source of the transistor N2 is connected to the drain of the transistor N4. The gate of the transistor N2 is connected to the second output terminal (the output terminal of the second output signal SDC_OUT) of the sense amplifier SA. The back gate of the transistor N2 is connected to the application terminal of the ground voltage VSS.
トランジスタN3のドレインは、トランジスタN1のソースに接続されている。トランジスタN3のソースは、トランジスタN5のドレインに接続されている。トランジスタN3のゲートは、ソースアンプSAの第1入力端(第1入力信号SDnCの入力端)に接続されている。トランジスタN3のバックゲートは、接地電圧VSSの印加端に接続されている。 The drain of the transistor N3 is connected to the source of the transistor N1. The source of the transistor N3 is connected to the drain of the transistor N5. The gate of the transistor N3 is connected to the first input terminal (the input terminal of the first input signal SDnC) of the source amplifier SA. The back gate of the transistor N3 is connected to the application terminal of the ground voltage VSS.
トランジスタN4のドレインは、トランジスタN2のソースに接続されている。トランジスタN4のソースは、トランジスタN5のドレインに接続されている。トランジスタN4のゲートは、ソースアンプSAの第2入力端(第2入力信号SDCの入力端)に接続されている。トランジスタN4のバックゲートは、接地電圧VSSの印加端に接続されている。 The drain of the transistor N4 is connected to the source of the transistor N2. The source of the transistor N4 is connected to the drain of the transistor N5. The gate of the transistor N4 is connected to the second input terminal (the input terminal for the second input signal SDC) of the source amplifier SA. The back gate of the transistor N4 is connected to the application terminal of the ground voltage VSS.
トランジスタN5のドレインは、トランジスタN3及びN4の各ソースに接続されている。トランジスタN5のソースとバックゲートは、接地電圧VSSの印加端に接続されている。トランジスタN5のゲートは、センスアンプイネーブル信号SAEの入力端に接続されている。 The drain of the transistor N5 is connected to the sources of the transistors N3 and N4. The source and back gate of the transistor N5 are connected to the application terminal of the ground voltage VSS. The gate of the transistor N5 is connected to the input terminal of the sense amplifier enable signal SAE.
上記構成から成るソースアンプSAにおいて、センスアンプイネーブル信号SAEがハイレベル(イネーブル論理)とされているときには、トランジスタP1及びP2がオフとなり、トランジスタN5がオンとなって、ソースアンプSAの動作が許可された状態となる。このとき、第1入力信号SDnCが第2入力信号SDCよりも高電圧であれば、第1出力信号SDnC_OUTがハイレベル(電源電圧VDD)となり、第2出力信号SDC_OUTがローレベル(接地電圧VSS)となる。逆に、第1入力信号SDnCが第2入力信号SDCよりも低電圧であれば、第1出力信号SDnC_OUTがローレベル(接地電圧VSS)となり、第2出力信号SDC_OUTがハイレベル(電源電圧VDD)となる。一方、センスアンプイネーブル信号SAEがローレベル(ディセーブル論理)とされているときには、トランジスタP1及びP2がオンとなり、トランジスタN5がオフとなって、ソースアンプSAの動作が禁止された状態となる。このとき、第1出力信号SDnC_OUT及び第2出力信号SDC_OUTは、第1入力信号SDnC及び第2入力信号SDCに依らず、常にハイレベル(電源電圧VDD)に固定される。 In the source amplifier SA configured as described above, when the sense amplifier enable signal SAE is at a high level (enable logic), the transistors P1 and P2 are turned off, the transistor N5 is turned on, and the operation of the source amplifier SA is permitted. It will be in the state. At this time, if the first input signal SDnC is higher than the second input signal SDC, the first output signal SDnC_OUT is at a high level (power supply voltage VDD), and the second output signal SDC_OUT is at a low level (ground voltage VSS). It becomes. Conversely, if the first input signal SDnC is lower in voltage than the second input signal SDC, the first output signal SDnC_OUT is at a low level (ground voltage VSS), and the second output signal SDC_OUT is at a high level (power supply voltage VDD). It becomes. On the other hand, when the sense amplifier enable signal SAE is at a low level (disable logic), the transistors P1 and P2 are turned on, the transistor N5 is turned off, and the operation of the source amplifier SA is prohibited. At this time, the first output signal SDnC_OUT and the second output signal SDC_OUT are always fixed at a high level (power supply voltage VDD) regardless of the first input signal SDnC and the second input signal SDC.
次に、図面を参照しながら、上記構成から成るデータ保持装置の動作説明を行う。 Next, the operation of the data holding device having the above configuration will be described with reference to the drawings.
まず、データ保持装置の通常動作について説明する。図30は、通常動作時における装置各部の動作状態を示す回路図である。 First, the normal operation of the data holding device will be described. FIG. 30 is a circuit diagram showing the operating state of each part of the apparatus during normal operation.
データ保持装置の通常動作時において、クロックパルス制御部CPCには、外部クロック信号CPを有効とするように、ローレベル(0)のデータ保持制御信号HSが入力される。これにより、クロックパルス制御部CPCからループ構造部LOOPには、内部クロック信号CPLとして、外部クロック信号CP(より正確には、その論理反転信号)が供給されるので、ループ構造部LOOPでは、内部クロック信号CPL(延いては、外部クロック信号CP)に基づいて、データ信号Dのラッチ動作が行われる。 During the normal operation of the data holding device, a low level (0) data holding control signal HS is input to the clock pulse control unit CPC so as to validate the external clock signal CP. As a result, the external clock signal CP (more precisely, its logic inversion signal) is supplied from the clock pulse control unit CPC to the loop structure unit LOOP as the internal clock signal CPL. Based on the clock signal CPL (and hence the external clock signal CP), the data signal D is latched.
また、データ保持装置の通常動作時において、回路分離部SEPには、3ステートインバータINV9及びINV10(強誘電体素子への書き込みドライバに相当)をオフとするように、ローレベル(0)の制御信号E1が入力される。これにより、3ステートインバータINV9及びINV10の出力端がいずれもハイインピーダンス状態となり、ループ構造部LOOPと不揮発性記憶部NVMとが電気的に分離される。 In the normal operation of the data holding device, the circuit separation unit SEP controls the low level (0) so as to turn off the three-state inverters INV9 and INV10 (corresponding to write drivers for the ferroelectric elements). A signal E1 is input. As a result, the output terminals of the three-state inverters INV9 and INV10 are both in a high impedance state, and the loop structure portion LOOP and the nonvolatile memory portion NVM are electrically separated.
また、データ保持装置の通常動作時において、不揮発性記憶部NVMには、ハイレベル(1)のFリセット信号FRSTD、FRSTUが入力される。これにより、トランジスタQ1a、Q1b、Q2a、Q2bがいずれもオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれもショートされるので、各々の強誘電体素子に対する意図しない電圧印加を回避することが可能となる。なお、このとき、第1プレートラインPL1D、PL1U、及び、第2プレートラインPL2D、PL2Uには、いずれもローレベル(0)の電圧信号が印加される。 Further, during the normal operation of the data holding device, the high-level (1) F reset signals FRSTD and FRSTU are input to the nonvolatile memory unit NVM. As a result, the transistors Q1a, Q1b, Q2a, and Q2b are all turned on, and both ends of the ferroelectric elements CL1a, CL1b, CL2a, and CL2b are short-circuited, so that each ferroelectric element is not intended. It is possible to avoid voltage application. At this time, a low level (0) voltage signal is applied to the first plate lines PL1D and PL1U and the second plate lines PL2D and PL2U.
また、データ保持装置の通常動作時において、セット/リセット制御部SRCには、ローレベル(0)のセンスアンプイネーブル信号SAEが入力される。これにより、ソースアンプSAの第1出力信号SDnC_OUT、及び、第2出力信号SDC_OUTは、いずれもハイレベルに固定される。従って、セット/リセット制御部SRCからループ構造部LOOPには、外部セット信号SN及び外部リセット信号RNがそのまま内部セット信号SNL及び内部リセット信号RNLとして出力される。 Further, during the normal operation of the data holding device, a low level (0) sense amplifier enable signal SAE is input to the set / reset control unit SRC. Accordingly, the first output signal SDnC_OUT and the second output signal SDC_OUT of the source amplifier SA are both fixed at a high level. Therefore, the external set signal SN and the external reset signal RN are output as they are as the internal set signal SNL and the internal reset signal RNL from the set / reset control unit SRC to the loop structure unit LOOP.
また、データ保持装置の通常動作時において、テスト回路部TESTには、ローレベル(0)のアナログイネーブル信号TESTD、TESTUが入力される。これにより、スイッチSW7〜SW10はいずれもオフとされ、3ステートインバータINV11〜INV14はいずれもオンとされる。なお、このとき、第1デジタルプレートラインPL1_D、及び、第2デジタルプレートラインPL2_Dには、いずれもハイレベル(1)の電圧信号が印加される。従って、第1プレートラインPL1D、PL1U、及び、第2プレートラインPL2D、PL2Uには、それぞれ3ステートインバータINV11〜INV14を介して、ローレベル(0)の電圧信号が印加される。また、このとき、第1アナログプレートラインPL1D_A、PL1U_A、及び、第2アナログプレートラインPL2D_A、PL2U_Aには、いずれもローレベル(0)の電圧信号が印加される。 Further, during the normal operation of the data holding device, the low level (0) analog enable signals TESTD and TESTU are input to the test circuit unit TEST. As a result, the switches SW7 to SW10 are all turned off, and the three-state inverters INV11 to INV14 are all turned on. At this time, a high level (1) voltage signal is applied to both the first digital plate line PL1_D and the second digital plate line PL2_D. Therefore, a low level (0) voltage signal is applied to the first plate lines PL1D and PL1U and the second plate lines PL2D and PL2U via the three-state inverters INV11 to INV14, respectively. At this time, a low level (0) voltage signal is applied to the first analog plate lines PL1D_A and PL1U_A and the second analog plate lines PL2D_A and PL2U_A.
次に、データ保持装置のデータ書き込み動作(不揮発性記憶部NVMへのデータ退避動作)について説明する。図31は、データ書き込み動作時における装置各部の動作状態を示す回路図である。 Next, a data write operation (data save operation to the non-volatile storage unit NVM) of the data holding device will be described. FIG. 31 is a circuit diagram showing an operation state of each part of the apparatus during a data write operation.
データ保持装置のデータ書き込み動作時において、クロックパルス制御部CPCには、外部クロック信号CPを無効とするように、ハイレベル(1)のデータ保持制御信号HSが入力される。これにより、外部クロック信号CPに依ることなく、内部クロック信号CPLをハイレベルに固定することができるので、ループ構造部LOOPの格納データ(つまり、不揮発性記憶部NVMに退避すべきデータ)の内容が変化してしまわないように、データ信号Dの入力経路を遮断することが可能となり、延いては、不揮発性記憶部NVMに対するデータ書き込み動作(データ退避動作)の安定性を高めることが可能となる。 During the data write operation of the data holding device, a high level (1) data holding control signal HS is input to the clock pulse control unit CPC so as to invalidate the external clock signal CP. As a result, the internal clock signal CPL can be fixed at a high level without depending on the external clock signal CP, so the contents of the data stored in the loop structure portion LOOP (that is, the data to be saved in the nonvolatile storage portion NVM) As a result, the input path of the data signal D can be blocked so that the stability of the data write operation (data save operation) to the nonvolatile memory unit NVM can be improved. Become.
また、データ保持装置のデータ書き込み動作時において、回路分離部SEPには、3ステートインバータINV9及びINV10(強誘電体素子への書き込みドライバに相当)をオンとするように、ハイレベル(1)の制御信号E1が入力される。これにより、3ステートインバータINV9及びINV10は、各々の論理反転出力が可能な状態となり、ループ構造部LOOPと不揮発性記憶部NVMとが電気的に導通される。 Further, during the data write operation of the data holding device, the circuit separation unit SEP has a high level (1) so as to turn on the three-state inverters INV9 and INV10 (corresponding to a write driver to the ferroelectric element). A control signal E1 is input. As a result, the three-state inverters INV9 and INV10 are in a state in which the respective logic inversion outputs are possible, and the loop structure portion LOOP and the nonvolatile memory portion NVM are electrically connected.
また、データ保持装置のデータ書き込み動作時において、不揮発性記憶部NVMには、ローレベル(0)のFリセット信号FRSTD、FRSTUが入力される。これにより、トランジスタQ1a、Q1b、Q2a、Q2bがいずれもオフされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれもオープン状態(非ショート状態)とされるので、各々の強誘電体素子に対してデータ書込電圧を印加することが可能となる。なお、このとき、第1プレートラインPL1D、PL1U、及び、第2プレートラインPL2D、PL2Uには、上記のデータ書込電圧として、いずれも同一のパルス電圧信号(例えば、ハイレベルからローレベル)が印加される。このようなパルス電圧信号の印加により、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。これについては、先に述べた通りであるため、重複した説明は割愛する。 Further, during the data write operation of the data holding device, the low-level (0) F reset signals FRSTD and FRSTU are input to the nonvolatile memory unit NVM. As a result, the transistors Q1a, Q1b, Q2a, and Q2b are all turned off, and the both ends of the ferroelectric elements CL1a, CL1b, CL2a, and CL2b are all in an open state (non-short state). A data write voltage can be applied to the ferroelectric element. At this time, the same pulse voltage signal (for example, high level to low level) is applied to the first plate lines PL1D and PL1U and the second plate lines PL2D and PL2U as the data write voltages. Applied. By applying such a pulse voltage signal, the remanent polarization state inside the ferroelectric element is set to either the inversion state or the non-inversion state. Since this is the same as described above, a duplicate description is omitted.
また、データ保持装置のデータ書き込み動作時において、セット/リセット制御部SRCには、通常動作時と同様、ローレベル(0)のセンスアンプイネーブル信号SAEが入力される。これにより、ソースアンプSAの第1出力信号SDnC_OUT、及び、第2出力信号SDC_OUTは、いずれもハイレベルに固定される。従って、セット/リセット制御部SRCからループ構造部LOOPには、外部セット信号SN及び外部リセット信号RNがそのまま内部セット信号SNL及び内部リセット信号RNLとして出力される。 In addition, during the data write operation of the data holding device, the low / (0) sense amplifier enable signal SAE is input to the set / reset control unit SRC as in the normal operation. Accordingly, the first output signal SDnC_OUT and the second output signal SDC_OUT of the source amplifier SA are both fixed at a high level. Therefore, the external set signal SN and the external reset signal RN are output as they are as the internal set signal SNL and the internal reset signal RNL from the set / reset control unit SRC to the loop structure unit LOOP.
また、データ保持装置のデータ書き込み動作時において、テスト回路部TESTには、通常動作時と同様、ローレベル(0)のアナログイネーブル信号TESTD、TESTUが入力される。これにより、スイッチSW7〜SW10はいずれもオフとされ、3ステートインバータINV11〜INV14はいずれもオンとされる。なお、このとき、第1デジタルプレートラインPL1_D、及び、第2デジタルプレートラインPL2_Dには、いずれも同一のパルス電圧信号(例えばローレベルからハイレベル)が印加される。従って、第1プレートラインPL1D、PL1U、及び、第2プレートラインPL2D、PL2Uには、それぞれ3ステートインバータINV11〜INV14を介して、同一のパルス電圧信号(例えばハイレベルからローレベル)が印加される。また、このとき、第1アナログプレートラインPL1D_A、PL1U_A、及び、第2アナログプレートラインPL2D_A、PL2U_Aには、いずれもローレベル(0)の電圧信号が印加される。 Further, during the data write operation of the data holding device, the analog enable signals TESTD and TESTU at the low level (0) are input to the test circuit unit TEST as in the normal operation. As a result, the switches SW7 to SW10 are all turned off, and the three-state inverters INV11 to INV14 are all turned on. At this time, the same pulse voltage signal (for example, low level to high level) is applied to both the first digital plate line PL1_D and the second digital plate line PL2_D. Accordingly, the same pulse voltage signal (for example, high level to low level) is applied to the first plate lines PL1D and PL1U and the second plate lines PL2D and PL2U via the three-state inverters INV11 to INV14, respectively. . At this time, a low level (0) voltage signal is applied to the first analog plate lines PL1D_A and PL1U_A and the second analog plate lines PL2D_A and PL2U_A.
次に、データ保持装置のデータ読み出し動作(ループ構造部LOOPへのデータ復帰動作)について説明する。図32は、データ読み出し動作時における装置各部の動作状態を示す回路図である。 Next, a data read operation (data return operation to the loop structure unit LOOP) of the data holding device will be described. FIG. 32 is a circuit diagram showing an operation state of each part of the apparatus during a data read operation.
データ保持装置のデータ読み出し動作時において、クロックパルス制御部CPCには、通常動作時と同様、外部クロック信号CPを有効とするように、ローレベル(0)のデータ保持制御信号HSが入力される。これにより、クロックパルス制御部CPCからループ構造部LOOPには、内部クロック信号CPLとして、外部クロック信号CP(より正確にはその論理反転信号)が供給される。このように、第5変形例のデータ保持装置では、外部クロック信号CPの入力を停止させることなく、不揮発性記憶部NVMからループ構造部LOOPへのデータ復帰が行われる。 During the data reading operation of the data holding device, the low-level (0) data holding control signal HS is input to the clock pulse control unit CPC so as to enable the external clock signal CP as in the normal operation. . As a result, the external clock signal CP (more precisely, its logic inversion signal) is supplied from the clock pulse control unit CPC to the loop structure unit LOOP as the internal clock signal CPL. As described above, in the data holding device of the fifth modified example, data recovery from the nonvolatile memory unit NVM to the loop structure unit LOOP is performed without stopping the input of the external clock signal CP.
また、データ保持装置のデータ読み出し動作時において、回路分離部SEPには、通常動作時と同じく、3ステートインバータINV9及びINV10(強誘電体素子への書き込みドライバに相当)をオフとするように、ローレベル(0)の制御信号E1が入力される。これにより、3ステートインバータINV9及びINV10の出力端がいずれもハイインピーダンス状態となり、ループ構造部LOOPと不揮発性記憶部NVMとが電気的に分離される。 Further, during the data read operation of the data holding device, the circuit separation unit SEP is configured to turn off the three-state inverters INV9 and INV10 (corresponding to a write driver for the ferroelectric element) as in the normal operation. A low level (0) control signal E1 is input. As a result, the output terminals of the three-state inverters INV9 and INV10 are both in a high impedance state, and the loop structure portion LOOP and the nonvolatile memory portion NVM are electrically separated.
また、データ保持装置のデータ読み出し動作時において、不揮発性記憶部NVMには、ローレベル(0)のFリセット信号FRSTD、FRSTUが入力される。これにより、トランジスタQ1a、Q1b、Q2a、Q2bがいずれもオフされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれもオープン状態(非ショート状態)とされるので、各々の強誘電体素子に対してデータ読出電圧を印加することが可能となる。なお、このとき、上記のデータ読出電圧としては、第2プレートラインPL2D、PL2Uがローレベルに維持されたまま、第1プレートラインPL1D、PL1Uに所定のパルス電圧信号(例えば、ローレベルからハイレベル)が印加される。このようなパルス電圧信号の印加により、不揮発性記憶部NVMのD系統出力端(強誘電体素子CL1aの負極端と強誘電体素子CL1bの正極端との接続ノード)、及び、U系統出力端(強誘電体素子CL2aの負極端と強誘電体素子CL2bの正極端との接続ノード)には、それぞれ、強誘電体素子内の残留分極状態に対応した復帰電圧信号(ソースアンプSAの第1入力信号SDnC、及び、第2入力信号SDCに相当)が現れる。これについては、先に述べた通りであるため、重複した説明は割愛する。 Further, during the data read operation of the data holding device, the low-level (0) F reset signals FRSTD and FRSTU are input to the nonvolatile memory unit NVM. As a result, the transistors Q1a, Q1b, Q2a, and Q2b are all turned off, and the both ends of the ferroelectric elements CL1a, CL1b, CL2a, and CL2b are all in an open state (non-short state). A data read voltage can be applied to the ferroelectric element. At this time, as the data read voltage, a predetermined pulse voltage signal (for example, low level to high level) is applied to the first plate lines PL1D and PL1U while the second plate lines PL2D and PL2U are maintained at the low level. ) Is applied. By applying such a pulse voltage signal, the D system output terminal of the nonvolatile memory unit NVM (the connection node between the negative electrode terminal of the ferroelectric element CL1a and the positive electrode terminal of the ferroelectric element CL1b), and the U system output terminal A return voltage signal corresponding to the remanent polarization state in the ferroelectric element (first of the source amplifier SA) is connected to (a connection node between the negative end of the ferroelectric element CL2a and the positive end of the ferroelectric element CL2b). An input signal SDnC and a second input signal SDC) appear. Since this is the same as described above, a duplicate description is omitted.
また、データ保持装置のデータ読み出し動作時において、セット/リセット制御部SRCには、ハイレベル(1)のセンスアンプイネーブル信号SAEが入力される。これにより、ソースアンプSAの第1出力信号SDnC_OUT、及び、第2出力信号SDC_OUTは、それぞれ、第1入力信号SDnCの電圧レベルと第2入力信号SDCの電圧レベルの高低に応じた論理レベルとなる。具体的に述べると、第1入力信号SDnCが第2入力信号SDCよりも高電圧であれば、第1出力信号SDnC_OUTがハイレベル(1)となり、第2出力信号SDC_OUTがローレベル(0)となる。逆に、第1入力信号SDnCが第2入力信号SDCよりも低電圧であれば、第1出力信号SDnC_OUTがローレベル(0)となり、第2出力信号SDC_OUTがハイレベル(1)となる。 In addition, during the data read operation of the data holding device, the high level (1) sense amplifier enable signal SAE is input to the set / reset control unit SRC. As a result, the first output signal SDnC_OUT and the second output signal SDC_OUT of the source amplifier SA have logic levels corresponding to the voltage level of the first input signal SDnC and the voltage level of the second input signal SDC, respectively. . Specifically, if the first input signal SDnC is higher in voltage than the second input signal SDC, the first output signal SDnC_OUT is at a high level (1), and the second output signal SDC_OUT is at a low level (0). Become. Conversely, if the first input signal SDnC is lower in voltage than the second input signal SDC, the first output signal SDnC_OUT becomes low level (0), and the second output signal SDC_OUT becomes high level (1).
また、データ保持装置のデータ読み出し動作時において、セット/リセット制御部SRCに入力される外部セット信号SN及び外部リセット信号RNは、いずれも、ハイレベル(1)に固定される。これにより、セット/リセット制御部SRCからループ構造部LOOPには、ソースアンプSAの第1出力信号SDnC_OUT及び第2出力信号SDC_OUTがそのまま内部セット信号SNL及び内部リセット信号RNLとして出力される。 Further, during the data read operation of the data holding device, both the external set signal SN and the external reset signal RN that are input to the set / reset control unit SRC are fixed to the high level (1). Thus, the first output signal SDnC_OUT and the second output signal SDC_OUT of the source amplifier SA are output as they are as the internal set signal SNL and the internal reset signal RNL from the set / reset control unit SRC to the loop structure unit LOOP.
なお、ループ構造部LOOPにおいては、否定論理積演算器NAND1、NAND3に入力される内部セット信号SNLがローレベル(0)になると、出力信号Qが強制的にハイレベル(1)となり、否定論理積演算器NAND2、NAND4に入力される内部リセット信号RNLがローレベル(0)になると、出力信号Qが強制的にローレベル(0)となる。すなわち、第5構成例のデータ保持装置では、不揮発性記憶部NVMの出力信号に基づいて、ループ構造部LOOPのセット/リセット制御(内部セット信号SNL及び内部リセット信号RNLの生成制御)を行うことによって、データの読み出し動作(復帰動作)が実現される。 In the loop structure section LOOP, when the internal set signal SNL inputted to the NAND operator NAND1 and NAND3 becomes low level (0), the output signal Q is forcibly set to high level (1), and the negative logic When the internal reset signal RNL input to the product calculators NAND2 and NAND4 becomes low level (0), the output signal Q is forced to become low level (0). That is, in the data holding device of the fifth configuration example, the loop structure unit LOOP set / reset control (internal set signal SNL and internal reset signal RNL generation control) is performed based on the output signal of the nonvolatile storage unit NVM. Thus, a data read operation (return operation) is realized.
例えば、データ保持装置のデータ書き込み動作によって、ループ構造部LOOPから不揮発性記憶部NVMに書き込まれた退避データが「1」である場合を考える。この場合、データ保持装置のデータ読み出し動作によって、不揮発性記憶部NVMからセット/リセット制御部SRCに入力される第1入力信号SDnCは、同じく不揮発性記憶部NVMからセット/リセット制御部SRCに入力される第2入力信号SDCよりも低電圧となる。従って、ソースアンプSAの第1出力電圧SDnC_OUTがローレベル(0)となり、延いては、内部セット信号SNLがローレベル(0)となるので、出力信号Qが強制的にハイレベル(1)にセットされる。このことは、揮発性記憶部NVMに書き込まれた退避データ「1」がループ構造部LOOPに復帰されたことを意味する。 For example, consider a case where the saved data written from the loop structure unit LOOP to the nonvolatile memory unit NVM is “1” by the data write operation of the data holding device. In this case, the first input signal SDnC input from the nonvolatile storage unit NVM to the set / reset control unit SRC by the data read operation of the data holding device is also input from the nonvolatile storage unit NVM to the set / reset control unit SRC. The voltage is lower than the second input signal SDC. Accordingly, the first output voltage SDnC_OUT of the source amplifier SA becomes low level (0), and the internal set signal SNL becomes low level (0). Therefore, the output signal Q is forcibly set to high level (1). Set. This means that the saved data “1” written in the volatile storage unit NVM is restored to the loop structure unit LOOP.
逆に、データ保持装置のデータ書き込み動作によって、ループ構造部LOOPから不揮発性記憶部NVMに書き込まれた退避データが「0」である場合を考える。この場合、データ保持装置のデータ読み出し動作によって、不揮発性記憶部NVMからセット/リセット制御部SRCに入力される第1入力信号SDnCは、同じく不揮発性記憶部NVMからセット/リセット制御部SRCに入力される第2入力信号SDCよりも高電圧となる。従って、ソースアンプSAの第2出力電圧SDC_OUTがローレベル(0)となり、延いては、内部リセット信号RNLがローレベル(0)となるので、出力信号Qが強制的にローレベル(0)にリセットされる。このことは、揮発性記憶部NVMに書き込まれた退避データ「0」がループ構造部LOOPに復帰されたことを意味する。 Conversely, a case is considered in which the saved data written from the loop structure unit LOOP to the nonvolatile memory unit NVM is “0” by the data write operation of the data holding device. In this case, the first input signal SDnC input from the nonvolatile storage unit NVM to the set / reset control unit SRC by the data read operation of the data holding device is also input from the nonvolatile storage unit NVM to the set / reset control unit SRC. Is higher than the second input signal SDC. Accordingly, the second output voltage SDC_OUT of the source amplifier SA becomes low level (0), and the internal reset signal RNL becomes low level (0). Therefore, the output signal Q is forcibly set to low level (0). Reset. This means that the saved data “0” written in the volatile storage unit NVM has been restored to the loop structure unit LOOP.
また、データ保持装置のデータ読み出し動作時において、テスト回路部TESTには、通常動作時と同じく、ローレベル(0)のアナログイネーブル信号TESTD、TESTUが入力される。これにより、スイッチSW7〜SW10はいずれもオフとされて、3ステートインバータINV11〜INV14はいずれもオンとされる。なお、このとき、第1デジタルプレートラインPL1_Dには、所定のパルス電圧信号(例えば、ハイレベルからローレベル)が印加され、第2デジタルプレートラインPL2_Dには、ハイレベル(1)の電圧信号が印加される。従って、第1プレートラインPL1D、PL1Uには、それぞれ3ステートインバータINV11及びINV12を介して、同一のパルス電圧信号(例えば、ローレベルからハイレベル)が印加され、第2プレートラインPL2D、PL2Uには、それぞれ3ステートインバータINV13及びINV14を介して、ローレベル(0)の電圧信号が印加される。また、このとき、第1アナログプレートラインPL1D_A、PL1U_A、及び、第2アナログプレートラインPL2D_A、PL2U_Aには、いずれもローレベル(0)の電圧信号が印加される。 Further, during the data read operation of the data holding device, the analog enable signals TESTD and TESTU at the low level (0) are input to the test circuit unit TEST as in the normal operation. As a result, the switches SW7 to SW10 are all turned off, and the three-state inverters INV11 to INV14 are all turned on. At this time, a predetermined pulse voltage signal (for example, high level to low level) is applied to the first digital plate line PL1_D, and a high level (1) voltage signal is applied to the second digital plate line PL2_D. Applied. Accordingly, the same pulse voltage signal (for example, low level to high level) is applied to the first plate lines PL1D and PL1U through the three-state inverters INV11 and INV12, respectively, and the second plate lines PL2D and PL2U are applied to the second plate lines PL2D and PL2U. The low level (0) voltage signal is applied through the three-state inverters INV13 and INV14, respectively. At this time, a low level (0) voltage signal is applied to the first analog plate lines PL1D_A and PL1U_A and the second analog plate lines PL2D_A and PL2U_A.
上記したように、第5変形例のデータ保持装置は、先出の構成と異なり、ループ構造部LOOPをデータ復帰用のセンスアンプとして流用するのではなく、別途独立したセンスアンプSAを設け、これを用いてループ構造部LOOPのセット/リセット制御を行う構成とされている。また、第5変形例のデータ保持装置は、外部クロック信号CPを停止させることなく、これを内部クロック信号CPLとしてループ構造部LOOPに伝達するか否かを制御する構成とされている。このような構成とすることにより、データ退避/復帰時に外部クロックCPを停止する必要がなくなるので、設計時のタイミング解析が容易となるほか、ゲーテッドクロックなどを用いた低消費電力技術との整合性が良くなる。 As described above, the data holding device of the fifth modification differs from the previous configuration in that the loop structure portion LOOP is not used as a sense amplifier for data restoration, but a separate independent sense amplifier SA is provided. Is used to perform set / reset control of the loop structure portion LOOP. Further, the data holding device of the fifth modification is configured to control whether or not the external clock signal CP is transmitted to the loop structure unit LOOP as the internal clock signal CPL without stopping. This configuration eliminates the need to stop the external clock CP when saving / restoring data, facilitating timing analysis during design, and compatibility with low-power consumption technologies using gated clocks, etc. Will be better.
次に、データ保持装置のテスト動作(強誘電体素子のアナログ特性評価動作)について説明する。図33は、テスト動作時(特に、一連のテスト動作シーケンスに含まれる格納データの復帰ステップ時)における装置各部の動作状態を示す回路図である。なお、以下では、不揮発性記憶部NVMのU系統出力端からソースアンプSAに入力される第2入力信号SDCのアナログ特性評価(第2入力信号SDCの電圧値測定)を行う場合を例に挙げ、これを「不揮発性記憶部NVMのU系統テスト動作」と称して、具体的に説明する。 Next, the test operation of the data holding device (analog characteristic evaluation operation of the ferroelectric element) will be described. FIG. 33 is a circuit diagram showing an operation state of each part of the apparatus during a test operation (particularly, at a restoration step of stored data included in a series of test operation sequences). In the following, an example in which analog characteristic evaluation (measurement of voltage value of the second input signal SDC) of the second input signal SDC input to the source amplifier SA from the U-system output terminal of the nonvolatile memory unit NVM is performed will be described. This will be specifically described as “the U system test operation of the non-volatile memory unit NVM”.
不揮発性記憶部NVMのU系統テスト動作時において、クロックパルス制御部CPCには、通常動作時やデータ読み出し動作時と同様、外部クロック信号CPを有効とするように、ローレベル(0)のデータ保持制御信号HSが入力される。これにより、クロックパルス制御部CPCからループ構造部LOOPには、内部クロック信号CPLとして、外部クロック信号CP(より正確には、その論理反転信号)が供給される。このように、第5変形例のデータ保持装置では、外部クロック信号CPの入力を停止させることなく、不揮発性記憶部NVMのU系統テスト動作が行われる。 At the time of the U system test operation of the nonvolatile memory unit NVM, the clock pulse control unit CPC receives low level (0) data so as to enable the external clock signal CP as in the normal operation or data read operation. The holding control signal HS is input. As a result, the external clock signal CP (more precisely, its logic inversion signal) is supplied from the clock pulse control unit CPC to the loop structure unit LOOP as the internal clock signal CPL. Thus, in the data holding device of the fifth modified example, the U-system test operation of the nonvolatile memory unit NVM is performed without stopping the input of the external clock signal CP.
また、不揮発性記憶部NVMのU系統テスト動作時において、回路分離部SEPには、通常動作時やデータ読み出し動作時と同様、3ステートインバータINV9及びINV10(強誘電体素子への書き込みドライバに相当)をオフとするように、ローレベル(0)の制御信号E1が入力される。これにより、3ステートインバータINV9及びINV10の出力端がいずれもハイインピーダンス状態となり、ループ構造部LOOPと不揮発性記憶部NVMとが電気的に分離される。 Further, during the U-system test operation of the nonvolatile memory unit NVM, the circuit separation unit SEP has three-state inverters INV9 and INV10 (corresponding to write drivers for ferroelectric elements) as in the normal operation and the data read operation. ) Is turned off so that a low level (0) control signal E1 is input. As a result, the output terminals of the three-state inverters INV9 and INV10 are both in a high impedance state, and the loop structure portion LOOP and the nonvolatile memory portion NVM are electrically separated.
また、不揮発性記憶部NVMのU系統テスト動作時において、不揮発性記憶部NVMのU系統には、ローレベル(0)のFリセット信号FRSTUが入力される。これにより、トランジスタQ2a、Q2bがいずれもオフされて、強誘電体素子CL2a、CL2bの各両端間がいずれもオープン状態(非ショート状態)とされるので、各々の強誘電体素子に対してデータ読出電圧を印加することが可能となる。なお、このとき、上記のデータ読出電圧としては、第2プレートラインPL2Uがローレベルに維持されたまま、第1プレートラインPL1Uに所定のパルス電圧信号(例えばローレベルからハイレベル)が印加される。このようなパルス電圧信号の印加によって、不揮発性記憶部NVMのU系統出力端(強誘電体素子CL2aの負極端と強誘電体素子CL2bの正極端との接続ノード)には、強誘電体素子内の残留分極状態に対応した復帰電圧信号(ソースアンプSAの第2入力信号SDCに相当)が現れる。これについては、先述の通りであるため、重複した説明は割愛する。 Further, during the U system test operation of the nonvolatile memory unit NVM, the low level (0) F reset signal FRSTU is input to the U system of the nonvolatile memory unit NVM. As a result, both the transistors Q2a and Q2b are turned off, and both ends of the ferroelectric elements CL2a and CL2b are both in an open state (non-shorted state), so that data is stored for each ferroelectric element. A read voltage can be applied. At this time, as the data read voltage, a predetermined pulse voltage signal (for example, low level to high level) is applied to the first plate line PL1U while the second plate line PL2U is maintained at the low level. . By applying such a pulse voltage signal, a ferroelectric element is connected to the U-system output end (a connection node between the negative end of the ferroelectric element CL2a and the positive end of the ferroelectric element CL2b) of the nonvolatile memory unit NVM. A return voltage signal (corresponding to the second input signal SDC of the source amplifier SA) corresponding to the residual polarization state appears. Since this is as described above, a duplicate description is omitted.
一方、不揮発性記憶部NVMのU系統テスト動作時において、不揮発性記憶部NVMのD系統には、ハイレベル(1)のFリセット信号FRSTDが入力される。これにより、トランジスタQ1a、Q1bがいずれもオンされて、強誘電体素子CL1a、CL1bの各両端間がいずれもショートされる。また、このとき、第1プレートラインPL1D、及び、第2プレートラインPL2Dには、いずれも所定のアナログ電圧値(ローレベル(接地電圧VSS)とハイレベル(電源電圧VDD)との間で任意に設定することが可能な中間電圧値)を有する参照電圧信号Vrefが印加される。従って、不揮発性記憶部NVMのD系統出力端(強誘電体素子CL1aの負極端と強誘電体素子CL1bの正極端との接続ノード)からソースアンプSAには、第1入力信号SDnCとして上記の参照電圧信号Vrefが直接入力される形となる。なお、ソースアンプSAの第1入力信号SDnCとして、参照電圧Vrefの直接入力を行う意義については、後ほど詳細に説明する。 On the other hand, during the U system test operation of the nonvolatile memory unit NVM, the high level (1) F reset signal FRSTD is input to the D system of the nonvolatile memory unit NVM. As a result, the transistors Q1a and Q1b are both turned on, and both ends of the ferroelectric elements CL1a and CL1b are short-circuited. At this time, both the first plate line PL1D and the second plate line PL2D are arbitrarily set between a predetermined analog voltage value (low level (ground voltage VSS) and high level (power supply voltage VDD)). A reference voltage signal Vref having an intermediate voltage value that can be set is applied. Therefore, from the D system output terminal (the connection node between the negative electrode terminal of the ferroelectric element CL1a and the positive electrode terminal of the ferroelectric element CL1b) of the nonvolatile memory unit NVM to the source amplifier SA as the first input signal SDnC The reference voltage signal Vref is directly input. The significance of directly inputting the reference voltage Vref as the first input signal SDnC of the source amplifier SA will be described later in detail.
また、不揮発性記憶部NVMのU系統テスト動作時において、セット/リセット制御部SRCには、ハイレベル(1)のセンスアンプイネーブル信号SAEが入力される。これにより、ソースアンプSAの第1出力信号SDnC_OUT、及び、第2出力信号SDC_OUTは、それぞれ、第1入力信号SDnCの電圧レベルと第2入力信号SDCの電圧レベルとの高低に応じた論理レベルとなる。具体的に述べると、第1入力信号SDnCが第2入力信号SDCよりも高電圧であれば、第1出力信号SDnC_OUTがハイレベル(1)となり、第2出力信号SDC_OUTがローレベル(0)となる。逆に、第1入力信号SDnCが第2入力信号SDCよりも低電圧であれば、第1出力信号SDnC_OUTがローレベル(0)となり、第2出力信号SDC_OUTがハイレベル(1)となる。 In addition, during the U-system test operation of the nonvolatile memory unit NVM, the high level (1) sense amplifier enable signal SAE is input to the set / reset control unit SRC. Accordingly, the first output signal SDnC_OUT and the second output signal SDC_OUT of the source amplifier SA have logic levels corresponding to the levels of the voltage level of the first input signal SDnC and the voltage level of the second input signal SDC, respectively. Become. Specifically, if the first input signal SDnC is higher in voltage than the second input signal SDC, the first output signal SDnC_OUT becomes high level (1), and the second output signal SDC_OUT becomes low level (0). Become. Conversely, if the first input signal SDnC is lower in voltage than the second input signal SDC, the first output signal SDnC_OUT becomes low level (0), and the second output signal SDC_OUT becomes high level (1).
また、不揮発性記憶部NVMのU系統テスト動作時において、セット/リセット制御部SRCに入力される外部セット信号SNと外部リセット信号RNは、いずれもハイレベル(1)に固定される。これにより、セット/リセット制御部SRCからループ構造部LOOPには、ソースアンプSAの第1出力信号SDnC_OUT及び第2出力信号SDC_OUTがそのまま内部セット信号SNL及び内部リセット信号RNLとして出力される。これについては、先に述べたデータ読み出し動作時と同様である。 Further, during the U-system test operation of the nonvolatile memory unit NVM, both the external set signal SN and the external reset signal RN input to the set / reset control unit SRC are fixed to the high level (1). Thus, the first output signal SDnC_OUT and the second output signal SDC_OUT of the source amplifier SA are output as they are as the internal set signal SNL and the internal reset signal RNL from the set / reset control unit SRC to the loop structure unit LOOP. This is the same as in the data read operation described above.
また、不揮発性記憶部NVMのU系統テスト動作時において、テスト回路部TESTに入力されるU系統のアナログイネーブル信号TESTUはローレベル(0)とされる。これにより、スイッチSW7、SW9はいずれもオフとされて、3ステートインバータINV11、INV13はいずれもオンとされる。なお、このとき、第1デジタルプレートラインPL1_Dには、所定のパルス電圧信号(例えば、ハイレベルからローレベル)が印加され、第2デジタルプレートラインPL2_Dには、ハイレベル(1)の電圧信号が印加される。従って、U系統の第1プレートラインPL1Uには、3ステートインバータINV11を介して、所定のパルス電圧信号(例えば、ローレベルからハイレベル)が印加され、U系統の第2プレートラインPL2Uには、3ステートインバータINV13を介して、ローレベル(0)の電圧信号が印加される。なお、このとき、U系統の第1アナログプレートラインPL1U_A、及び、U系統の第2アナログプレートラインPL2U_Aには、いずれもローレベル(0)の電圧信号が印加される。 Further, during the U system test operation of the nonvolatile memory unit NVM, the U system analog enable signal TESTU input to the test circuit unit TEST is set to a low level (0). As a result, the switches SW7 and SW9 are both turned off, and the three-state inverters INV11 and INV13 are both turned on. At this time, a predetermined pulse voltage signal (for example, high level to low level) is applied to the first digital plate line PL1_D, and a high level (1) voltage signal is applied to the second digital plate line PL2_D. Applied. Therefore, a predetermined pulse voltage signal (for example, low level to high level) is applied to the first plate line PL1U of the U system via the three-state inverter INV11, and the second plate line PL2U of the U system is A low level (0) voltage signal is applied via the three-state inverter INV13. At this time, a low level (0) voltage signal is applied to the U-system first analog plate line PL1U_A and the U-system second analog plate line PL2U_A.
一方、不揮発性記憶部NVMのU系統テスト動作時において、テスト回路部TESTに入力されるD系統のアナログイネーブル信号TESTDはハイレベル(1)とされる。これにより、スイッチSW8、SW10はいずれもオンとされて、3ステートインバータINV12、INV14はいずれもオフとされる。なお、このとき、D系統の第1アナログプレートラインPL1D_A、及び、D系統の第2アナログプレートラインPL2D_Aには、いずれも所定電圧値の参照電圧信号Vrefが印加される。従って、D系統の第1プレートラインPL1D、及び、D系統の第2プレートラインPL2Dには、それぞれスイッチSW8、SW10を介して、所定電圧値の参照電圧信号Vrefが印加される。 On the other hand, during the U system test operation of the nonvolatile memory unit NVM, the D system analog enable signal TESTD input to the test circuit unit TEST is set to the high level (1). As a result, the switches SW8 and SW10 are both turned on, and the three-state inverters INV12 and INV14 are both turned off. At this time, the reference voltage signal Vref having a predetermined voltage value is applied to the first analog plate line PL1D_A of the D system and the second analog plate line PL2D_A of the D system. Accordingly, the reference voltage signal Vref having a predetermined voltage value is applied to the first plate line PL1D of the D system and the second plate line PL2D of the D system via the switches SW8 and SW10, respectively.
<アナログ特性評価動作>
図34は、強誘電体素子のアナログ特性評価動作を説明するためのタイミングチャートであり、U系統の第1プレートラインPL1Uに印加されるパルス電圧信号、不揮発性記憶部NVMのU系統出力端に現れる復帰電圧信号(ソースアンプSAの第2入力信号SDCに相当)、及び、不揮発性記憶部NVMのD系統出力端に直接入力される参照電圧信号Vref(図34では、3つの電圧値Vref1〜Vref3)が描写されている。
<Analog characteristics evaluation operation>
FIG. 34 is a timing chart for explaining the analog characteristic evaluation operation of the ferroelectric element. The pulse voltage signal applied to the first plate line PL1U of the U system is applied to the U system output terminal of the nonvolatile memory unit NVM. The return voltage signal that appears (corresponding to the second input signal SDC of the source amplifier SA), and the reference voltage signal Vref (in FIG. 34, three voltage values Vref1 to Vref1) that are directly input to the D system output terminal of the nonvolatile memory unit NVM. Vref3) is depicted.
不揮発性記憶部NVMのU系統テスト動作時において、U系統の第2プレートラインPL2Uがローレベルに維持されたまま、U系統の第1プレートラインPL1Uに所定のパルス電圧信号(例えば、ローレベルからハイレベル)が印加されたとき、不揮発性記憶部NVMのU系統出力端(強誘電体素子CL2aの負極端と強誘電体素子CL2bの正極端との接続ノード)には、先にも述べたように、強誘電体素子内の残留分極状態に対応した復帰電圧信号(ソースアンプSAの第2入力信号SDCに相当)が現れる。 During the U system test operation of the nonvolatile memory unit NVM, a predetermined pulse voltage signal (for example, from a low level) is applied to the U system first plate line PL1U while the U system second plate line PL2U is maintained at a low level. When the high level is applied, the U-system output end of the nonvolatile memory unit NVM (the connection node between the negative end of the ferroelectric element CL2a and the positive end of the ferroelectric element CL2b) is also described above. Thus, a return voltage signal (corresponding to the second input signal SDC of the source amplifier SA) corresponding to the remanent polarization state in the ferroelectric element appears.
ここで、不揮発性記憶部NVMにデータ「0」が格納されていた場合(S=0)には、ソースアンプSAの第2入力信号SDCが第1の復帰電圧レベルVSO(S=0)(先述の論理WLに相当)となり、不揮発性記憶部NVMにデータ「1」が格納されていた場合(S=1)には、ソースアンプSAの第2入力信号SDCが第1の復帰電圧レベルVSO(S=0)よりも高い第2の復帰電圧レベルVSO(S=1)(先述の論理WHに相当)となる。 Here, when data “0” is stored in the non-volatile storage unit NVM (S = 0), the second input signal SDC of the source amplifier SA is the first return voltage level VSO (S = 0) ( When the data “1” is stored in the non-volatile storage unit NVM (S = 1), the second input signal SDC of the source amplifier SA is changed to the first return voltage level VSO. The second return voltage level VSO (S = 1) (corresponding to the above-described logic WH) is higher than (S = 0).
一方、不揮発性記憶部NVMのU系統テスト動作時において、不揮発性記憶部NVMのD系統出力端(強誘電体素子CL1aの負極端と強誘電体素子CL1bの正極端との接続ノード)には、任意のアナログ電圧値を有する参照電圧信号Vref(ソースアンプSAの第1入力電圧SDnCに相当)が装置外部から直接入力されている。 On the other hand, during the U system test operation of the nonvolatile memory unit NVM, the D system output terminal of the nonvolatile memory unit NVM (a connection node between the negative electrode terminal of the ferroelectric element CL1a and the positive electrode terminal of the ferroelectric element CL1b) A reference voltage signal Vref having an arbitrary analog voltage value (corresponding to the first input voltage SDnC of the source amplifier SA) is directly input from the outside of the apparatus.
従って、不揮発性記憶部NVMのU系統出力端に現れる復帰電圧信号をソースアンプSAの第2入力信号SDCとして入力しつつ、ソースアンプSAの第1入力信号SDnCとして入力される参照電圧信号Vrefの電圧値をステップ制御またはスイープ制御によって順次変化させていき、その都度、ループ構造部LOOPに復帰される出力信号Qの論理レベルをモニタすることにより、不揮発性記憶部NVMのU系統出力端に現れる復帰電圧信号(ソースアンプSAの第2入力信号SDC)のアナログ電圧値を知ることができる。 Therefore, the reference voltage signal Vref inputted as the first input signal SDnC of the source amplifier SA is inputted while the return voltage signal appearing at the U system output terminal of the nonvolatile memory unit NVM is inputted as the second input signal SDC of the source amplifier SA. The voltage value is sequentially changed by step control or sweep control, and each time it appears at the U system output terminal of the nonvolatile memory unit NVM by monitoring the logic level of the output signal Q returned to the loop structure unit LOOP. The analog voltage value of the return voltage signal (second input signal SDC of the source amplifier SA) can be known.
図35は、参照電圧信号Vrefと出力信号Qとの関係を示す模式図である。なお、本図に示したテストシーケンスでは、データ「0」書込ステップ(0S)、データ読出ステップ(R)、データ「1」書込ステップ(1S)、及び、データ読出ステップ(R)を1サイクルとして、各々のサイクル毎に参照電圧信号Vrefの電圧値を順次変化させながら、その都度、ループ構造部LOOPに復帰される出力信号Qの論理レベルをモニタし、そのモニタ結果に基づいて、不揮発性記憶部NVMのU系統出力端に現れる復帰電圧信号のアナログ電圧値が測定される。 FIG. 35 is a schematic diagram showing the relationship between the reference voltage signal Vref and the output signal Q. In the test sequence shown in this figure, the data “0” writing step (0S), the data reading step (R), the data “1” writing step (1S), and the data reading step (R) are set to 1. As the cycle, the logic level of the output signal Q returned to the loop structure unit LOOP is monitored each time while the voltage value of the reference voltage signal Vref is sequentially changed for each cycle. The analog voltage value of the return voltage signal that appears at the U-system output terminal of the sex memory unit NVM is measured.
なお、データ「0」書込ステップ(0S)、及び、データ「1」書込ステップ(1S)は、それぞれ、ループ構造部LOOPにデータ「0」及びデータ「1」を入力した後、不揮発性記憶部NVMにループ構造部LOOPの格納データを退避させるステップである。また、データ読出ステップ(R)は、不揮発性記憶部NVMの格納データをループ構造部LOOPに復帰させ、その復帰データを出力信号Qとして読み出すステップである。 The data “0” writing step (0S) and the data “1” writing step (1S) are performed after the data “0” and the data “1” are input to the loop structure portion LOOP. This is a step of saving data stored in the loop structure section LOOP in the storage section NVM. The data reading step (R) is a step of returning the stored data of the nonvolatile storage unit NVM to the loop structure unit LOOP and reading the return data as the output signal Q.
以下、図35の例に即して具体的に説明する。 A specific description will be given below with reference to the example of FIG.
まず、第1サイクルX1において、参照電圧信号Vrefの電圧値は、第1の復帰電圧レベルVSO(S=0)、及び、第2の復帰電圧レベルVSO(S=1)のいずれよりも低い電圧値Vref1に設定される。従って、不揮発性記憶部NVMにデータ「0」とデータ「1」のいずれを書き込んだ場合でも、ループ構造部LOOPには常にデータ「1」が復帰される。すなわち、第1サイクルX1に含まれる2回のデータ読出ステップでは、出力信号Qとして、いずれもデータ「1」が読み出される。 First, in the first cycle X1, the voltage value of the reference voltage signal Vref is lower than both the first return voltage level VSO (S = 0) and the second return voltage level VSO (S = 1). Set to the value Vref1. Therefore, regardless of whether data “0” or data “1” is written in the nonvolatile storage unit NVM, the data “1” is always returned to the loop structure unit LOOP. That is, in the two data read steps included in the first cycle X1, data “1” is read as the output signal Q in both cases.
次に、第2サイクルX2において、参照電圧信号Vrefの電圧値は、第1サイクルX1で設定された電圧値Vref1よりも高い電圧値Vref2に設定される。なお、図35の例において、電圧値Vref2は、第1の復帰電圧レベルVSO(S=0)よりも高く、かつ、第2の復帰電圧レベルVSO(S=1)よりも低くなっている。従って、不揮発性記憶部NVMにデータ「0」を書き込んだ場合には、ループ構造部LOOPにデータ「0」が復帰され、不揮発性記憶部NVMにデータ「1」を書き込んだ場合には、ループ構造部LOOPにデータ「1」が復帰される。すなわち、第2サイクルX2に含まれる2回のデータ読出ステップでは、出力信号Qとして、データ「0」とデータ「1」が順次読み出される。これは、不揮発性記憶部NVMに格納されているデータの内容(0/1)を判別して、ループ構造部LOOPへのデータ復帰が正常に行われている動作状態である。 Next, in the second cycle X2, the voltage value of the reference voltage signal Vref is set to a voltage value Vref2 higher than the voltage value Vref1 set in the first cycle X1. In the example of FIG. 35, the voltage value Vref2 is higher than the first return voltage level VSO (S = 0) and lower than the second return voltage level VSO (S = 1). Therefore, when data “0” is written in the nonvolatile storage unit NVM, data “0” is restored to the loop structure unit LOOP, and when data “1” is written in the nonvolatile storage unit NVM, the loop Data “1” is returned to the structure part LOOP. That is, in the two data read steps included in the second cycle X2, the data “0” and the data “1” are sequentially read as the output signal Q. This is an operating state in which the content (0/1) of data stored in the nonvolatile storage unit NVM is determined and data restoration to the loop structure unit LOOP is normally performed.
この時点で、第1の復帰電圧レベルVSO(S=0)は、電圧値Vref1よりも高く電圧値Vref2よりも低い電圧値であることが分かる。 At this time, it can be seen that the first return voltage level VSO (S = 0) is higher than the voltage value Vref1 and lower than the voltage value Vref2.
その後も、第3サイクルX3では、参照電圧信号Vrefの電圧値が電圧値Vref2よりも高い電圧値Vref3に設定され、続く第4サイクルX4では、参照電圧信号Vrefの電圧値が電圧値Vref3よりも高い電圧値Vref4に設定される。ただし、電圧値Vref3及びVref4は、電圧値Vref2と同じく、第1の復帰電圧レベルVSO(S=0)よりも高いが、第2の復帰電圧レベルVSO(S=1)よりも低いので、不揮発性記憶部NVMにデータ「0」を書き込んだ場合には、ループ構造部LOOPにデータ「0」が復帰され、不揮発性記憶部NVMにデータ「1」を書き込んだ場合には、ループ構造部LOOPにデータ「1」が復帰される。すなわち、第3サイクルX3及び第4サイクルX4に各々含まれる2回ずつのデータ読出ステップでは、出力信号Qとして、データ「0」とデータ「1」が順次読み出される。 Thereafter, in the third cycle X3, the voltage value of the reference voltage signal Vref is set to a voltage value Vref3 higher than the voltage value Vref2, and in the subsequent fourth cycle X4, the voltage value of the reference voltage signal Vref is higher than the voltage value Vref3. The high voltage value Vref4 is set. However, the voltage values Vref3 and Vref4 are higher than the first return voltage level VSO (S = 0) but lower than the second return voltage level VSO (S = 1), similarly to the voltage value Vref2. When data “0” is written to the nonvolatile storage unit NVM, data “0” is restored to the loop structure unit LOOP, and when data “1” is written to the nonvolatile storage unit NVM, the loop structure unit LOOP is restored. Data “1” is restored to. That is, in the two data read steps included in the third cycle X3 and the fourth cycle X4, the data “0” and the data “1” are sequentially read as the output signal Q.
次に、第5サイクルX5では、参照電圧信号Vrefの電圧値が電圧値Vref4よりも高い電圧値Vref5に設定される。なお、図35の例において、電圧値Vref5は第1の復帰電圧レベルVSO(S=0)、及び、第2の復帰電圧レベルVSO(S=1)のいずれよりも高くなっている。従って、不揮発性記憶部NVMにデータ「0」とデータ「1」のいずれを書き込んだ場合でも、ループ構造部LOOPには常にデータ「0」が復帰される。すなわち、第5サイクルX5に含まれる2回のデータ読出ステップでは、出力信号Qとして、いずれもデータ「0」が読み出される。 Next, in the fifth cycle X5, the voltage value of the reference voltage signal Vref is set to a voltage value Vref5 that is higher than the voltage value Vref4. In the example of FIG. 35, the voltage value Vref5 is higher than both the first return voltage level VSO (S = 0) and the second return voltage level VSO (S = 1). Therefore, regardless of whether data “0” or data “1” is written in the nonvolatile storage unit NVM, the data “0” is always restored to the loop structure unit LOOP. That is, in the two data read steps included in the fifth cycle X5, data “0” is read as the output signal Q in both cases.
この時点で、第2の復帰電圧レベルVSO(S=1)は、電圧値Vref4よりも高く電圧値Vref5よりも低い電圧値であることが分かる。 At this time, it can be seen that the second return voltage level VSO (S = 1) is higher than the voltage value Vref4 and lower than the voltage value Vref5.
なお、図35の例では、その後も第6ステップX6以降のシーケンスが継続されるように描写されているが、第1の復帰電圧レベルVSO(S=0)、及び、第2の復帰電圧レベルVSO(S=1)の双方のアナログ電圧値が判明した時点で、テストシーケンスを終了してもよい。 In the example of FIG. 35, it is depicted that the sequence after the sixth step X6 is continued thereafter, but the first return voltage level VSO (S = 0) and the second return voltage level. The test sequence may be terminated when both analog voltage values of VSO (S = 1) are found.
また、図35では、データ「0」書込ステップ(0S)、データ読出ステップ(R)、データ「1」書込ステップ(1S)、及び、データ読出ステップ(R)を1サイクルとしたテストシーケンスを例に挙げて説明を行ったが、テストシーケンスはこれに限定されるものではなく、例えば、データ「0」書込ステップ(0S)とデータ読出ステップ(R)を1サイクルとして、第1の復帰電圧レベルVSO(S=0)のみの測定を行った後に、改めて、データ「1」書込ステップ(1S)とデータ読出ステップ(R)を1サイクルとして、第2の復帰電圧レベルVSO(S=1)のみの測定を行う構成としても構わない。 In FIG. 35, a test sequence in which the data “0” write step (0S), the data read step (R), the data “1” write step (1S), and the data read step (R) are one cycle. However, the test sequence is not limited to this. For example, the data “0” writing step (0S) and the data reading step (R) are defined as one cycle, and the first sequence After measuring only the return voltage level VSO (S = 0), the data “1” writing step (1S) and the data reading step (R) are made one cycle again, and the second return voltage level VSO (S = 1) Only the measurement may be performed.
また、上記では、不揮発性記憶部NVMのU系統出力端からソースアンプSAに入力される第2入力信号SDCのアナログ特性評価(第2入力信号SDCの電圧値測定)を行う場合を例に挙げて説明を行ったが、不揮発性記憶部NVMのD系統出力端からソースアンプSAに入力される第1入力信号SDnCのアナログ特性評価(第1入力信号SDnCの電圧値測定)を行う場合についても、同様であることは言うまでもない。 In the above description, an example in which the analog characteristic evaluation (voltage value measurement of the second input signal SDC) of the second input signal SDC input to the source amplifier SA from the U-system output terminal of the nonvolatile storage unit NVM is performed is given as an example. As described above, the analog characteristic evaluation (measurement of the voltage value of the first input signal SDnC) of the first input signal SDnC input to the source amplifier SA from the D system output terminal of the nonvolatile memory unit NVM is also performed. Needless to say, the same is true.
すなわち、第1入力信号SDnCの電圧値測定を行う場合であれば、不揮発性記憶部NVMのD系統出力端強誘電体素子CL1aの負極端と強誘電体素子CL1bの正極端との接続ノード)から格納データの内容に応じた復帰電圧信号(ソースアンプSAの第1入力電圧SDnCに相当)を引き出す一方、不揮発性記憶部NVMのU系統出力端(強誘電体素子CL2aの負極端と強誘電体素子CL2bの正極端との接続ノード)には、任意のアナログ電圧値を有する参照電圧信号Vref(ソースアンプSAの第2入力電圧SDCに相当)を直接入力してやり、上記と同様のテストシーケンスを実行すればよい。 That is, in the case of measuring the voltage value of the first input signal SDnC, a connection node between the negative electrode end of the D system output terminal ferroelectric element CL1a and the positive electrode terminal of the ferroelectric element CL1b of the nonvolatile memory unit NVM). A recovery voltage signal (corresponding to the first input voltage SDnC of the source amplifier SA) corresponding to the content of the stored data is extracted from the U system output terminal (the negative electrode terminal of the ferroelectric element CL2a and the ferroelectric memory). The reference voltage signal Vref (corresponding to the second input voltage SDC of the source amplifier SA) having an arbitrary analog voltage value is directly input to the connection node with the positive terminal of the body element CL2b, and a test sequence similar to the above is performed. Just do it.
<スキャンパス>
次に、スキャンパスを活用したデータ保持装置のテスト動作について説明する。図36は、スキャンパスを活用したデータ保持装置のテスト動作を説明するためのブロック図である。演算装置1は、x個(ただし、xは2以上の整数)のレジスタREG1〜REGxを並列に有する半導体集積回路装置である。なお、レジスタREG1〜REGxは、それぞれ、先に述べた第5変形例のデータ保持装置(図26などを参照)に相当する。
<Scan path>
Next, the test operation of the data holding device using the scan path will be described. FIG. 36 is a block diagram for explaining the test operation of the data holding device utilizing the scan path. The
演算装置1の通常動作時には、前段ロジック回路(不図示)からレジスタREG1〜REGxに対して、それぞれデータD1〜Dxが入力され、レジスタREG1〜REGxから後段ロジック回路(不図示)に対して、それぞれ出力信号Q1〜Qxが出力される。
During normal operation of the
一方、演算装置1のテスト動作時には、レジスタREG1〜REGxがスキャンパスを介してシリアル接続されたシフトレジスタを形成するように、テスタ(シーケンサ)2から制御信号が入力される。すなわち、最前段のレジスタREG1には、テスタ2からスキャンデータSD1が入力され、レジスタREG1のスキャン出力信号SO1は、レジスタREG2にスキャンデータSD2として入力される。次段以降のレジスタについても同様であり、前段レジスタのスキャン出力信号が後段レジスタのスキャンデータとして順次入力されていき、最終段のレジスタREGxから出力されるスキャン出力信号SOxは、テスタ2に入力される。
On the other hand, during the test operation of the
このように、スキャンパスを活用してデータ保持装置のテスト動作を行う構成とすることにより、テスト対象のデータ保持装置(図36ではレジスタREG1〜REGx)が多数存在するシステムにおいても、装置外部に引き出されるデータ出力端子のピン数を不要に増大することなく、適切にテスト動作を行うことが可能となる。 Thus, by adopting a configuration in which the test operation of the data holding device is performed by utilizing the scan path, even in a system in which a large number of data holding devices to be tested (registers REG1 to REGx in FIG. 36) exist, they are external to the device. The test operation can be appropriately performed without unnecessarily increasing the number of pins of the data output terminal to be drawn.
図37Aは、スキャンパスを活用したテスト動作の一例を示すフローチャートであり、基本的には、先出の図35で例示したテストシーケンスを踏襲したものである。 FIG. 37A is a flowchart showing an example of a test operation utilizing a scan path, and basically follows the test sequence illustrated in FIG.
まず、ステップS11では、レジスタREG1〜REGxの各ループ構造部LOOPに対して、データ「0」の入力が行われる。なお、データ「0」の入力手法としては、データDの入力端からデータ「0」を入力する手法、スキャンデータSDの入力端からデータ「0」を入力する手法、或いは、外部リセット信号RNを用いてループ構造部LOOPをリセットすることによりデータ「0」を入力する手法のいずれを採用しても構わない。 First, in step S11, data “0” is input to the loop structure portions LOOP of the registers REG1 to REGx. As an input method of data “0”, a method of inputting data “0” from the input end of data D, a method of inputting data “0” from the input end of scan data SD, or an external reset signal RN is used. Any method of inputting data “0” by resetting the loop structure portion LOOP using the loop structure portion LOOP may be employed.
次に、ステップS12では、レジスタREG1〜REGxの各ループ構造部LOOPから各不揮発性記憶部NVMに対してデータ退避が行われ、続くステップS13では、レジスタREG1〜REGxの各不揮発性記憶部NVMから各ループ構造部LOOPに対してデータ復帰が行われる。このとき、第1入力信号SDnCの電圧値測定を行う場合には、第2入力電圧SDCとして任意の参照電圧信号Vrefを直接入力すればよく、逆に、第2入力信号SDCの電圧値測定を行う場合には、第1入力電圧SDnCとして任意の参照電圧信号Vrefを直接入力すればよい。このようなデータ退避/復帰動作については、先に述べた通りであるため、重複した説明を割愛する。 Next, in step S12, data is saved from each loop structure unit LOOP of the registers REG1 to REGx to each nonvolatile memory unit NVM. In subsequent step S13, data is saved from each nonvolatile memory unit NVM of the registers REG1 to REGx. Data restoration is performed for each loop structure section LOOP. At this time, when measuring the voltage value of the first input signal SDnC, an arbitrary reference voltage signal Vref may be directly input as the second input voltage SDC. Conversely, the voltage value of the second input signal SDC is measured. When performing, an arbitrary reference voltage signal Vref may be directly input as the first input voltage SDnC. Since such data saving / restoring operation is as described above, a duplicate description is omitted.
次に、ステップS14では、スキャンパスを活用して、レジスタREG1〜REGxの各ループ構造部LOOPに復帰されたデータのシリアル出力が行われる。具体的には、x発のクロック信号に同期して、テスタ2から最前段のレジスタREG1に対してスキャンデータSD1がx回入力され、これに応じて最終段のレジスタREGxからテスタ2に対してスキャン出力信号SOxがx回出力される。すなわち、テスタ2には、レジスタREG1〜REGxの各ループ構造部LOOPに復帰されたデータが逆順(レジスタREGx〜REG1の順序)でシリアル出力される。なお、このとき、テスタ2から最前段のレジスタREG1に対して入力されるスキャンデータSD1の内容については、不問である。
Next, in step S14, serial output of the data restored to each loop structure section LOOP of the registers REG1 to REGx is performed using the scan path. Specifically, the scan data SD1 is input x times from the
次に、ステップS15では、レジスタREG1〜REGxの各ループ構造部LOOPに対して、データ「1」の入力が行われる。なお、データ「1」の入力手法としては、データDの入力端からデータ「1」を入力する手法、スキャンデータSDの入力端からデータ「1」を入力する手法、或いは、外部セット信号SNを用いてループ構造部LOOPをセットすることによりデータ「1」を入力する手法のいずれを採用しても構わない。 Next, in step S15, data “1” is input to each of the loop structure portions LOOP of the registers REG1 to REGx. As an input method of data “1”, a method of inputting data “1” from the input end of data D, a method of inputting data “1” from the input end of scan data SD, or an external set signal SN Any method of inputting data “1” by setting the loop structure portion LOOP using the loop structure portion LOOP may be employed.
次に、ステップS16では、レジスタREG1〜REGxの各ループ構造部LOOPから各不揮発性記憶部NVMに対してデータ退避が行われ、続くステップS17では、レジスタREG1〜REGxの各不揮発性記憶部NVMから各ループ構造部LOOPに対してデータ復帰が行われる。このとき、第1入力信号SDnCの電圧値測定を行う場合には、第2入力電圧SDCとして任意の参照電圧信号Vrefを直接入力すればよく、逆に、第2入力信号SDCの電圧値測定を行う場合には、第1入力電圧SDnCとして任意の参照電圧信号Vrefを直接入力すればよい。このようなデータ退避/復帰動作については、先に述べた通りであるため、重複した説明を割愛する。 Next, in step S16, data is saved from each loop structure unit LOOP of the registers REG1 to REGx to each nonvolatile memory unit NVM. In subsequent step S17, data is saved from each nonvolatile memory unit NVM of the registers REG1 to REGx. Data restoration is performed for each loop structure section LOOP. At this time, when measuring the voltage value of the first input signal SDnC, an arbitrary reference voltage signal Vref may be directly input as the second input voltage SDC. Conversely, the voltage value of the second input signal SDC is measured. When performing, an arbitrary reference voltage signal Vref may be directly input as the first input voltage SDnC. Since such data saving / restoring operation is as described above, a duplicate description is omitted.
次に、ステップS18では、スキャンパスを活用して、レジスタREG1〜REGxの各ループ構造部LOOPに復帰されたデータのシリアル出力が行われる。具体的には、x発のクロック信号に同期して、テスタ2から最前段のレジスタREG1に対してスキャンデータSD1がx回入力され、これに応じて最終段のレジスタREGxからテスタ2に対してスキャン出力信号SOxがx回出力される。すなわち、テスタ2には、レジスタREG1〜REGxの各ループ構造部LOOPに復帰されたデータが逆順(レジスタREGx〜REG1の順序)でシリアル出力される。
Next, in step S18, serial output of the data restored to each loop structure section LOOP of the registers REG1 to REGx is performed using the scan path. Specifically, the scan data SD1 is input x times from the
次に、ステップS19では、参照電圧Vrefの電圧値が更新されて、フローがステップS11に戻される。このような一連のステップを1サイクルとして、先出の図35で例示したテストシーケンスが実行され、第1入力信号SDnCないし第2入力信号SDCの電圧値が測定される。 Next, in step S19, the voltage value of the reference voltage Vref is updated, and the flow returns to step S11. Such a series of steps is set as one cycle, the test sequence illustrated in FIG. 35 is executed, and the voltage values of the first input signal SDnC to the second input signal SDC are measured.
図37Bは、スキャンパスを活用したテスト動作の別の一例を示すフローチャートであり、基本的には、先出の図35で例示したテストシーケンスを踏襲したものである。 FIG. 37B is a flowchart showing another example of the test operation utilizing the scan path, and basically follows the test sequence illustrated in FIG.
まず、ステップS21では、レジスタREG1〜REGxの各ループ構造部LOOPに対して、データ「0」の入力が行われる。なお、データ「0」の入力手法としては、データDの入力端からデータ「0」を入力する手法、スキャンデータSDの入力端からデータ「0」を入力する手法、或いは、外部リセット信号RNを用いてループ構造部LOOPをリセットすることによりデータ「0」を入力する手法のいずれを採用しても構わない。 First, in step S21, data “0” is input to the loop structure portions LOOP of the registers REG1 to REGx. As an input method of data “0”, a method of inputting data “0” from the input end of data D, a method of inputting data “0” from the input end of scan data SD, or an external reset signal RN is used. Any method of inputting data “0” by resetting the loop structure portion LOOP using the loop structure portion LOOP may be employed.
次に、ステップS22では、レジスタREG1〜REGxの各ループ構造部LOOPから各不揮発性記憶部NVMに対してデータ退避が行われ、続くステップS23では、レジスタREG1〜REGxの各不揮発性記憶部NVMから各ループ構造部LOOPに対してデータ復帰が行われる。このとき、第1入力信号SDnCの電圧値測定を行う場合には、第2入力電圧SDCとして任意の参照電圧信号Vrefを直接入力すればよく、逆に、第2入力信号SDCの電圧値測定を行う場合には、第1入力電圧SDnCとして任意の参照電圧信号Vrefを直接入力すればよい。このようなデータ退避/復帰動作については、先に述べた通りであるため、重複した説明を割愛する。 Next, in step S22, data is saved from each loop structure unit LOOP of the registers REG1 to REGx to each nonvolatile memory unit NVM. In subsequent step S23, data is saved from each nonvolatile memory unit NVM of the registers REG1 to REGx. Data restoration is performed for each loop structure section LOOP. At this time, when measuring the voltage value of the first input signal SDnC, an arbitrary reference voltage signal Vref may be directly input as the second input voltage SDC. Conversely, the voltage value of the second input signal SDC is measured. When performing, an arbitrary reference voltage signal Vref may be directly input as the first input voltage SDnC. Since such data saving / restoring operation is as described above, a duplicate description is omitted.
次に、ステップS24では、スキャンパスを活用して、レジスタREG1〜REGxの各ループ構造部LOOPに復帰されたデータのシリアル出力が行われるとともに、レジスタREG1〜REGxの各ループ構造部LOOPに対して、データ「1」のシリアル入力が行われる。具体的には、x発のクロック信号に同期して、テスタ2から最前段のレジスタREG1に対して、データ「1」のスキャンデータSD1がx回入力され、これに応じて最終段のレジスタREGxからテスタ2に対して、スキャン出力信号SOxがx回出力される。すなわち、テスタ2に対しては、レジスタREG1〜REGxの各ループ構造部LOOPに復帰されたデータが逆順(レジスタREGx〜REG1の順序)でシリアル出力されるとともに、レジスタREG1〜REGxの各ループ構造部LOOPに対しては、データ「1」が順次シリアル入力される。従って、図37AのステップS14とステップS15を単一のステップS24にまとめることが可能となる。
Next, in step S24, the scan path is used to serially output the restored data to the loop structure portions LOOP of the registers REG1 to REGx, and to the loop structure portions LOOP of the registers REG1 to REGx. , Serial input of data “1” is performed. Specifically, in synchronization with the clock signal of x, the scan data SD1 of data “1” is input x times from the
次に、ステップS25では、レジスタREG1〜REGxの各ループ構造部LOOPから各不揮発性記憶部NVMに対してデータ退避が行われ、続くステップS26では、レジスタREG1〜REGxの各不揮発性記憶部NVMから各ループ構造部LOOPに対してデータ復帰が行われる。このとき、第1入力信号SDnCの電圧値測定を行う場合には、第2入力電圧SDCとして任意の参照電圧信号Vrefを直接入力すればよく、逆に、第2入力信号SDCの電圧値測定を行う場合には、第1入力電圧SDnCとして任意の参照電圧信号Vrefを直接入力すればよい。このようなデータ退避/復帰動作については、先に述べた通りであるため、重複した説明を割愛する。 Next, in step S25, data is saved from each loop structure unit LOOP of the registers REG1 to REGx to each nonvolatile memory unit NVM. In subsequent step S26, data is saved from each nonvolatile memory unit NVM of the registers REG1 to REGx. Data restoration is performed for each loop structure section LOOP. At this time, when measuring the voltage value of the first input signal SDnC, an arbitrary reference voltage signal Vref may be directly input as the second input voltage SDC. Conversely, the voltage value of the second input signal SDC is measured. When performing, an arbitrary reference voltage signal Vref may be directly input as the first input voltage SDnC. Since such data saving / restoring operation is as described above, a duplicate description is omitted.
次に、ステップS27では、スキャンパスを活用して、レジスタREG1〜REGxの各ループ構造部LOOPに復帰されたデータのシリアル出力が行われるとともに、レジスタREG1〜REGxの各ループ構造部LOOPに対して、データ「0」のシリアル入力が行われる。具体的には、x発のクロック信号に同期して、テスタ2から最前段のレジスタREG1に対して、データ「0」のスキャンデータSD1がx回入力され、これに応じて最終段のレジスタREGxからテスタ2に対して、スキャン出力信号SOxがx回出力される。すなわち、テスタ2に対しては、レジスタREG1〜REGxの各ループ構造部LOOPに復帰されたデータが逆順(レジスタREGx〜REG1の順序)でシリアル出力されるとともに、レジスタREG1〜REGxの各ループ構造部LOOPに対しては、データ「0」が順次シリアル入力される。従って、図37AのステップS18とステップS11を単一のステップS27にまとめることが可能となる。
Next, in step S27, the scan path is used to serially output the restored data to the loop structure portions LOOP of the registers REG1 to REGx, and to the loop structure portions LOOP of the registers REG1 to REGx. , Serial input of data “0” is performed. Specifically, in synchronization with the x-number of clock signals, the scan data SD1 of data “0” is input x times from the
次に、ステップS28では、参照電圧Vrefの電圧値が更新されて、フローがステップS22に戻される。このような一連のステップを1サイクルとして、先出の図35で例示したテストシーケンスが実行され、第1入力信号SDnCないし第2入力信号SDCの電圧値が測定される。 Next, in step S28, the voltage value of the reference voltage Vref is updated, and the flow returns to step S22. Such a series of steps is set as one cycle, the test sequence illustrated in FIG. 35 is executed, and the voltage values of the first input signal SDnC to the second input signal SDC are measured.
上記したように、第5変形例のデータ保持装置であれば、システムに組み込まれた状態でも、強誘電体素子のアナログ特性評価を詳細に行うことが可能となる。 As described above, if the data holding device of the fifth modification is used, it is possible to evaluate the analog characteristics of the ferroelectric element in detail even when it is incorporated in the system.
<第6の変形例>
図38は、本発明に係るデータ保持装置の第6の変形例を示す回路図である。なお、本変形例は、先出の第5変形例(図26)とほぼ同様の構成であり、ループ構造部LOOPの出力信号Qのみが回路分離部SEPに入力される構成とされている。なお、回路分離部SEPは、3ステートインバータINV9に対して、出力信号Qを直接入力する一方、3ステートインバータINV10に対しては、別途新たに挿入されたインバータ10’を介して出力信号Qの論理反転信号を入力する構成とされている。このような構成とすることにより、ループ構造部LOOPには何ら手を加えることなく、回路分離部SEP、不揮発性記憶部NVM、及び、セット/リセット制御部SRCなどを後付けすることができるので、既存のデータ記憶装置を容易に不揮発化することが可能となる。
<Sixth Modification>
FIG. 38 is a circuit diagram showing a sixth modification of the data holding device according to the present invention. Note that this modification has substantially the same configuration as the fifth modification (FIG. 26), and only the output signal Q of the loop structure section LOOP is input to the circuit separation section SEP. Note that the circuit separation unit SEP directly inputs the output signal Q to the three-state inverter INV9, whereas the three-state inverter INV10 receives the output signal Q via the newly inserted
<第7の変形例>
図39は、本発明に係るデータ保持装置の第7の変形例を示す回路図である。なお、本変形例は、図1のデータ保持装置において、第1プレートライン、第2プレートライン、及び、Fリセット信号ラインをそれぞれ2系統(U系統/D系統)に分離した上で、先述のテスト回路部TESTを組み込んだ構成に相当する。
<Seventh Modification>
FIG. 39 is a circuit diagram showing a seventh modification of the data holding device according to the present invention. In this modification, in the data holding device of FIG. 1, the first plate line, the second plate line, and the F reset signal line are separated into two systems (U system / D system), respectively. This corresponds to a configuration incorporating the test circuit unit TEST.
まず、データ保持装置の通常動作について説明する。図40は、通常動作時における装置各部の動作状態を示す回路図である。 First, the normal operation of the data holding device will be described. FIG. 40 is a circuit diagram showing the operating state of each part of the apparatus during normal operation.
データ保持装置の通常動作時において、ループ構造部LOOPでは、パルス駆動されるクロック信号CLKないし反転クロック信号CLKBに基づいて、データ信号Dのラッチ動作が行われる。 During the normal operation of the data holding device, the loop structure section LOOP performs the latch operation of the data signal D based on the pulse-driven clock signal CLK or inverted clock signal CLKB.
また、データ保持装置の通常動作時において、回路分離部SEPでは、制御信号E1がローレベル(0)とされて、スイッチSW3及びSW4がいずれもオフとされ、また、制御信号E2がハイレベル(1)とされて、マルチプレクサMUX1及びMUX2の第1入力端(1)が選択される。これにより、ループ構造部LOOPと不揮発性記憶部NVMとが電気的に分離された状態で、ループ構造部LOOPの通常ループが形成される。 In the normal operation of the data holding device, in the circuit separation unit SEP, the control signal E1 is set to low level (0), both the switches SW3 and SW4 are turned off, and the control signal E2 is set to high level ( 1), the first input terminals (1) of the multiplexers MUX1 and MUX2 are selected. Thus, a normal loop of the loop structure portion LOOP is formed in a state where the loop structure portion LOOP and the nonvolatile memory portion NVM are electrically separated.
また、データ保持装置の通常動作時において、不揮発性記憶部NVMには、ハイレベル(1)のFリセット信号FRSTD、FRSTUが入力される。これにより、トランジスタQ1a、Q1b、Q2a、Q2bがいずれもオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれもショートされるので、各々の強誘電体素子に対する意図しない電圧印加を回避することが可能となる。なお、このとき、第1プレートラインPL1D、PL1U、及び、第2プレートラインPL2D、PL2Uには、いずれもローレベル(0)の電圧信号が印加される。 Further, during the normal operation of the data holding device, the high-level (1) F reset signals FRSTD and FRSTU are input to the nonvolatile memory unit NVM. As a result, the transistors Q1a, Q1b, Q2a, and Q2b are all turned on, and both ends of the ferroelectric elements CL1a, CL1b, CL2a, and CL2b are short-circuited, so that each ferroelectric element is not intended. It is possible to avoid voltage application. At this time, a low level (0) voltage signal is applied to the first plate lines PL1D and PL1U and the second plate lines PL2D and PL2U.
また、データ保持装置の通常動作時において、テスト回路部TESTには、ローレベル(0)のアナログイネーブル信号TESTD、TESTUが入力される。これにより、スイッチSW7〜SW10はいずれもオフとされ、3ステートインバータINV11〜INV14はいずれもオンとされる。なお、このとき、第1デジタルプレートラインPL1_D、及び、第2デジタルプレートラインPL2_Dには、いずれもハイレベル(1)の電圧信号が印加される。従って、第1プレートラインPL1D、PL1U、及び、第2プレートラインPL2D、PL2Uには、それぞれ3ステートインバータINV11〜INV14を介して、ローレベル(0)の電圧信号が印加される。また、このとき、第1アナログプレートラインPL1D_A、PL1U_A、及び、第2アナログプレートラインPL2D_A、PL2U_Aには、いずれもローレベル(0)の電圧信号が印加される。 Further, during the normal operation of the data holding device, the low level (0) analog enable signals TESTD and TESTU are input to the test circuit unit TEST. As a result, the switches SW7 to SW10 are all turned off, and the three-state inverters INV11 to INV14 are all turned on. At this time, a high level (1) voltage signal is applied to both the first digital plate line PL1_D and the second digital plate line PL2_D. Therefore, a low level (0) voltage signal is applied to the first plate lines PL1D and PL1U and the second plate lines PL2D and PL2U via the three-state inverters INV11 to INV14, respectively. At this time, a low level (0) voltage signal is applied to the first analog plate lines PL1D_A and PL1U_A and the second analog plate lines PL2D_A and PL2U_A.
次に、データ保持装置のデータ書き込み動作(不揮発性記憶部NVMへのデータ退避動作)について説明する。図41は、データ書き込み動作時における装置各部の動作状態を示す回路図である。 Next, a data write operation (data save operation to the non-volatile storage unit NVM) of the data holding device will be described. FIG. 41 is a circuit diagram showing an operation state of each part of the apparatus during a data write operation.
データ保持装置のデータ書き込み動作時において、ループ構造部LOOPに入力されるクロック信号CLK及び反転クロック信号CLKBがそれぞれローレベル(0)及びハイレベル(1)に固定される。これにより、ループ構造部LOOPの格納データ(つまり、不揮発性記憶部NVMに退避すべきデータ)の内容が変化してしまわないように、データ信号Dの入力経路を遮断することが可能となり、延いては、不揮発性記憶部NVMに対するデータ書き込み動作(データ退避動作)の安定性を高めることが可能となる。 During the data write operation of the data holding device, the clock signal CLK and the inverted clock signal CLKB input to the loop structure unit LOOP are fixed at the low level (0) and the high level (1), respectively. This makes it possible to block the input path of the data signal D so that the content of the data stored in the loop structure section LOOP (that is, data to be saved in the nonvolatile storage section NVM) does not change. Thus, the stability of the data write operation (data save operation) to the nonvolatile storage unit NVM can be improved.
また、データ保持装置のデータ書き込み動作時において、回路分離部SEPでは、制御信号E1がハイレベル(1)とされて、スイッチSW3及びSW4がオンとされ、また、制御信号E2がハイレベル(1)とされて、マルチプレクサMUX1及びMUX2の第1入力端(1)が選択される。これにより、ループ構造部LOOPの通常ループが形成された状態で、ループ構造部LOOPと不揮発性記憶部NVMとが電気的に導通される。 In the data writing operation of the data holding device, in the circuit separation unit SEP, the control signal E1 is set to the high level (1), the switches SW3 and SW4 are turned on, and the control signal E2 is set to the high level (1). ) And the first input terminals (1) of the multiplexers MUX1 and MUX2 are selected. Thereby, the loop structure part LOOP and the nonvolatile memory part NVM are electrically connected in a state where the normal loop of the loop structure part LOOP is formed.
また、データ保持装置のデータ書き込み動作時において、不揮発性記憶部NVMには、ローレベル(0)のFリセット信号FRSTD、FRSTUが入力される。これにより、トランジスタQ1a、Q1b、Q2a、Q2bがいずれもオフされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれもオープン状態(非ショート状態)とされるので、各々の強誘電体素子に対してデータ書込電圧を印加することが可能となる。なお、このとき、第1プレートラインPL1D、PL1U、及び、第2プレートラインPL2D、PL2Uには、上記のデータ書込電圧として、いずれも同一のパルス電圧信号(例えば、ハイレベルからローレベル)が印加される。このようなパルス電圧信号の印加により、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。これについては、先に述べた通りであるため、重複した説明は割愛する。 Further, during the data write operation of the data holding device, the low-level (0) F reset signals FRSTD and FRSTU are input to the nonvolatile memory unit NVM. As a result, the transistors Q1a, Q1b, Q2a, and Q2b are all turned off, and the both ends of the ferroelectric elements CL1a, CL1b, CL2a, and CL2b are all in an open state (non-short state). A data write voltage can be applied to the ferroelectric element. At this time, the same pulse voltage signal (for example, high level to low level) is applied to the first plate lines PL1D and PL1U and the second plate lines PL2D and PL2U as the data write voltages. Applied. By applying such a pulse voltage signal, the remanent polarization state inside the ferroelectric element is set to either the inversion state or the non-inversion state. Since this is the same as described above, a duplicate description is omitted.
また、データ保持装置のデータ書き込み動作時において、テスト回路部TESTには、通常動作時と同様、ローレベル(0)のアナログイネーブル信号TESTD、TESTUが入力される。これにより、スイッチSW7〜SW10はいずれもオフとされ、3ステートインバータINV11〜INV14はいずれもオンとされる。なお、このとき、第1デジタルプレートラインPL1_D、及び、第2デジタルプレートラインPL2_Dには、いずれも同一のパルス電圧信号(例えばローレベルからハイレベル)が印加される。従って、第1プレートラインPL1D、PL1U、及び、第2プレートラインPL2D、PL2Uには、それぞれ3ステートインバータINV11〜INV14を介して、同一のパルス電圧信号(例えばハイレベルからローレベル)が印加される。また、このとき、第1アナログプレートラインPL1D_A、PL1U_A、及び、第2アナログプレートラインPL2D_A、PL2U_Aには、いずれもローレベル(0)の電圧信号が印加される。 Further, during the data write operation of the data holding device, the analog enable signals TESTD and TESTU at the low level (0) are input to the test circuit unit TEST as in the normal operation. As a result, the switches SW7 to SW10 are all turned off, and the three-state inverters INV11 to INV14 are all turned on. At this time, the same pulse voltage signal (for example, low level to high level) is applied to both the first digital plate line PL1_D and the second digital plate line PL2_D. Accordingly, the same pulse voltage signal (for example, high level to low level) is applied to the first plate lines PL1D and PL1U and the second plate lines PL2D and PL2U via the three-state inverters INV11 to INV14, respectively. . At this time, a low level (0) voltage signal is applied to the first analog plate lines PL1D_A and PL1U_A and the second analog plate lines PL2D_A and PL2U_A.
次に、データ保持装置のデータ読み出し動作(ループ構造部LOOPへのデータ復帰動作)について説明する。図42は、データ読み出し動作時における装置各部の動作状態を示す回路図である。 Next, a data read operation (data return operation to the loop structure unit LOOP) of the data holding device will be described. FIG. 42 is a circuit diagram showing an operation state of each part of the apparatus during a data read operation.
データ保持装置のデータ読み出し動作時において、ループ構造部LOOPに入力されるクロック信号CLK及び反転クロック信号CLKBは、データ書き込み動作時と同様、それぞれローレベル(0)及びハイレベル(1)に固定される。なお、クロック信号CLK及び反転クロック信号CLKBのパルス駆動は、データ読み出し動作が完了した後に再開される。 During the data read operation of the data holding device, the clock signal CLK and the inverted clock signal CLKB input to the loop structure unit LOOP are fixed at the low level (0) and the high level (1), respectively, as in the data write operation. The Note that the pulse driving of the clock signal CLK and the inverted clock signal CLKB is resumed after the data read operation is completed.
また、データ保持装置のデータ読み出し動作時において、回路分離部SEPでは、制御信号E1がローレベル(0)とされて、スイッチSW3及びSW4がオフとされ、また、制御信号E2がローレベル(0)とされて、マルチプレクサMUX1及びMUX2の第2入力端(0)が選択される。これにより、不揮発性記憶部NVMからループ構造部LOOPにデータを読み出すことが可能な接続形態で、ループ構造部LOOPと不揮発性記憶部NVMとが電気的に導通される。 In the data read operation of the data holding device, in the circuit separation unit SEP, the control signal E1 is set to the low level (0), the switches SW3 and SW4 are turned off, and the control signal E2 is set to the low level (0). ) And the second input terminals (0) of the multiplexers MUX1 and MUX2 are selected. As a result, the loop structure unit LOOP and the non-volatile storage unit NVM are electrically connected in a connection form in which data can be read from the nonvolatile storage unit NVM to the loop structure unit LOOP.
また、データ保持装置のデータ読み出し動作時において、不揮発性記憶部NVMには、ローレベル(0)のFリセット信号FRSTD、FRSTUが入力される。これにより、トランジスタQ1a、Q1b、Q2a、Q2bがいずれもオフされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれもオープン状態(非ショート状態)とされるので、各々の強誘電体素子に対してデータ読出電圧を印加することが可能となる。なお、このとき、上記のデータ読出電圧としては、第2プレートラインPL2D、PL2Uがローレベルに維持されたまま、第1プレートラインPL1D、PL1Uに所定のパルス電圧信号(例えば、ローレベルからハイレベル)が印加される。このようなパルス電圧信号の印加により、不揮発性記憶部NVMのD系統出力端(強誘電体素子CL1aの負極端と強誘電体素子CL1bの正極端との接続ノード)、及び、U系統出力端(強誘電体素子CL2aの負極端と強誘電体素子CL2bの正極端との接続ノード)には、それぞれ、強誘電体素子内の残留分極状態に対応したノード信号V1及びV2が現れる。このようにして不揮発性記憶部NVMから読み出された復帰電圧信号(ノード電圧V1とノード電圧V2との電位差)は、制御信号E2がローレベル(0)からハイレベル(1)に立ち上げられたときに、ループ構造部LOOPで増幅される形となり、出力信号Qとして電源遮断前の保持データが復帰される。これについては、先に述べた通りであるため、重複した説明は割愛する。 Further, during the data read operation of the data holding device, the low-level (0) F reset signals FRSTD and FRSTU are input to the nonvolatile memory unit NVM. As a result, the transistors Q1a, Q1b, Q2a, and Q2b are all turned off, and the both ends of the ferroelectric elements CL1a, CL1b, CL2a, and CL2b are all in an open state (non-short state). A data read voltage can be applied to the ferroelectric element. At this time, as the data read voltage, a predetermined pulse voltage signal (for example, low level to high level) is applied to the first plate lines PL1D and PL1U while the second plate lines PL2D and PL2U are maintained at the low level. ) Is applied. By applying such a pulse voltage signal, the D system output terminal of the nonvolatile memory unit NVM (the connection node between the negative electrode terminal of the ferroelectric element CL1a and the positive electrode terminal of the ferroelectric element CL1b), and the U system output terminal Node signals V1 and V2 corresponding to the remanent polarization state in the ferroelectric element appear at (a connection node between the negative end of the ferroelectric element CL2a and the positive end of the ferroelectric element CL2b), respectively. In this manner, the return voltage signal (potential difference between the node voltage V1 and the node voltage V2) read from the nonvolatile memory unit NVM is raised from the low level (0) to the high level (1). When this occurs, the data is amplified by the loop structure section LOOP, and the held data before power shut-off is restored as the output signal Q. Since this is the same as described above, a duplicate description is omitted.
また、データ保持装置のデータ読み出し動作時において、テスト回路部TESTには、通常動作時と同じく、ローレベル(0)のアナログイネーブル信号TESTD、TESTUが入力される。これにより、スイッチSW7〜SW10はいずれもオフとされて、3ステートインバータINV11〜INV14はいずれもオンとされる。なお、このとき、第1デジタルプレートラインPL1_Dには、所定のパルス電圧信号(例えば、ハイレベルからローレベル)が印加され、第2デジタルプレートラインPL2_Dには、ハイレベル(1)の電圧信号が印加される。従って、第1プレートラインPL1D、PL1Uには、それぞれ3ステートインバータINV11及びINV12を介して、同一のパルス電圧信号(例えば、ローレベルからハイレベル)が印加され、第2プレートラインPL2D、PL2Uには、それぞれ3ステートインバータINV13及びINV14を介して、ローレベル(0)の電圧信号が印加される。また、このとき、第1アナログプレートラインPL1D_A、PL1U_A、及び、第2アナログプレートラインPL2D_A、PL2U_Aには、いずれもローレベル(0)の電圧信号が印加される。 Further, during the data read operation of the data holding device, the analog enable signals TESTD and TESTU at the low level (0) are input to the test circuit unit TEST as in the normal operation. As a result, the switches SW7 to SW10 are all turned off, and the three-state inverters INV11 to INV14 are all turned on. At this time, a predetermined pulse voltage signal (for example, high level to low level) is applied to the first digital plate line PL1_D, and a high level (1) voltage signal is applied to the second digital plate line PL2_D. Applied. Accordingly, the same pulse voltage signal (for example, low level to high level) is applied to the first plate lines PL1D and PL1U through the three-state inverters INV11 and INV12, respectively, and the second plate lines PL2D and PL2U are applied to the second plate lines PL2D and PL2U. The low level (0) voltage signal is applied through the three-state inverters INV13 and INV14, respectively. At this time, a low level (0) voltage signal is applied to the first analog plate lines PL1D_A and PL1U_A and the second analog plate lines PL2D_A and PL2U_A.
次に、データ保持装置のテスト動作(強誘電体素子のアナログ特性評価動作)について説明する。図43は、テスト動作時(特に、一連のテスト動作シーケンスに含まれる格納データの復帰ステップ時)における装置各部の動作状態を示す回路図である。なお、以下では、不揮発性記憶部NVMのU系統出力端に現れるノード電圧V2のアナログ特性評価を行う場合を例に挙げ、これを「不揮発性記憶部NVMのU系統テスト動作」と称して、具体的に説明する。 Next, the test operation of the data holding device (analog characteristic evaluation operation of the ferroelectric element) will be described. FIG. 43 is a circuit diagram showing an operation state of each part of the apparatus at the time of a test operation (particularly, at the time of restoring stored data included in a series of test operation sequences). In the following, a case where the analog characteristic evaluation of the node voltage V2 appearing at the U system output terminal of the nonvolatile memory unit NVM is performed as an example is referred to as “U system test operation of the nonvolatile memory unit NVM”. This will be specifically described.
不揮発性記憶部NVMのU系統テスト動作時において、ループ構造部LOOPに入力されるクロック信号CLK及び反転クロック信号CLKBは、データ書き込み動作時やデータ読み出し動作と同様、それぞれローレベル(0)及びハイレベル(1)に固定される。なお、クロック信号CLK及び反転クロック信号CLKBのパルス駆動は、テスト動作が完了した後に再開される。 During the U-system test operation of the nonvolatile memory unit NVM, the clock signal CLK and the inverted clock signal CLKB input to the loop structure unit LOOP are low level (0) and high level, respectively, as in the data write operation and the data read operation. Fixed at level (1). Note that the pulse driving of the clock signal CLK and the inverted clock signal CLKB is resumed after the test operation is completed.
また、不揮発性記憶部NVMのU系統テスト動作時において、回路分離部SEPでは、制御信号E1がローレベル(0)とされて、スイッチSW3及びSW4がオフとされ、また、制御信号E2がローレベル(0)とされて、マルチプレクサMUX1及びMUX2の第2入力端(0)が選択される。これにより、不揮発性記憶部NVMからループ構造部LOOPにデータを読み出すことが可能な接続形態で、ループ構造部LOOPと不揮発性記憶部NVMとが電気的に導通される。 In the U system test operation of the nonvolatile memory unit NVM, in the circuit separation unit SEP, the control signal E1 is set to low level (0), the switches SW3 and SW4 are turned off, and the control signal E2 is set to low level. At level (0), the second input terminals (0) of the multiplexers MUX1 and MUX2 are selected. As a result, the loop structure unit LOOP and the non-volatile storage unit NVM are electrically connected in a connection form in which data can be read from the nonvolatile storage unit NVM to the loop structure unit LOOP.
また、不揮発性記憶部NVMのU系統テスト動作時において、不揮発性記憶部NVMのU系統には、ローレベル(0)のFリセット信号FRSTUが入力される。これにより、トランジスタQ2a、Q2bがいずれもオフされて、強誘電体素子CL2a、CL2bの各両端間がいずれもオープン状態(非ショート状態)とされるので、各々の強誘電体素子に対してデータ読出電圧を印加することが可能となる。なお、このとき、上記のデータ読出電圧としては、第2プレートラインPL2Uがローレベルに維持されたまま、第1プレートラインPL1Uに所定のパルス電圧信号(例えばローレベルからハイレベル)が印加される。このようなパルス電圧信号の印加によって、不揮発性記憶部NVMのU系統出力端(強誘電体素子CL2aの負極端と強誘電体素子CL2bの正極端との接続ノード)には、強誘電体素子内の残留分極状態に対応したノード電圧V2が現れる。これについては先述の通りであるため、重複した説明は割愛する。 Further, during the U system test operation of the nonvolatile memory unit NVM, the low level (0) F reset signal FRSTU is input to the U system of the nonvolatile memory unit NVM. As a result, both the transistors Q2a and Q2b are turned off, and both ends of the ferroelectric elements CL2a and CL2b are both in an open state (non-shorted state), so that data is stored for each ferroelectric element. A read voltage can be applied. At this time, as the data read voltage, a predetermined pulse voltage signal (for example, low level to high level) is applied to the first plate line PL1U while the second plate line PL2U is maintained at the low level. . By applying such a pulse voltage signal, a ferroelectric element is connected to the U-system output end (a connection node between the negative end of the ferroelectric element CL2a and the positive end of the ferroelectric element CL2b) of the nonvolatile memory unit NVM. A node voltage V2 corresponding to the remanent polarization state appears. Since this is as described above, a duplicate description is omitted.
一方、不揮発性記憶部NVMのU系統テスト動作時において、不揮発性記憶部NVMのD系統には、ハイレベル(1)のFリセット信号FRSTDが入力される。これにより、トランジスタQ1a、Q1bがいずれもオンされて、強誘電体素子CL1a、CL1bの各両端間がいずれもショートされる。また、このとき、第1プレートラインPL1D、及び、第2プレートラインPL2Dには、いずれも所定のアナログ電圧値を有する参照電圧信号Vrefが印加される。従って、不揮発性記憶部NVMのD系統出力端(強誘電体素子CL1aの負極端と強誘電体素子CL1bの正極端との接続ノード)に現れるノード電圧V1は、上記の参照電圧信号Vrefとなる。 On the other hand, during the U system test operation of the nonvolatile memory unit NVM, the high level (1) F reset signal FRSTD is input to the D system of the nonvolatile memory unit NVM. As a result, the transistors Q1a and Q1b are both turned on, and both ends of the ferroelectric elements CL1a and CL1b are short-circuited. At this time, the reference voltage signal Vref having a predetermined analog voltage value is applied to the first plate line PL1D and the second plate line PL2D. Accordingly, the node voltage V1 appearing at the D-system output terminal (the connection node between the negative electrode terminal of the ferroelectric element CL1a and the positive electrode terminal of the ferroelectric element CL1b) of the nonvolatile memory unit NVM becomes the reference voltage signal Vref. .
また、不揮発性記憶部NVMのU系統テスト動作時において、テスト回路部TESTに入力されるU系統のアナログイネーブル信号TESTUはローレベル(0)とされる。これにより、スイッチSW7、SW9はいずれもオフとされて、3ステートインバータINV11、INV13はいずれもオンとされる。なお、このとき、第1デジタルプレートラインPL1_Dには、所定のパルス電圧信号(例えば、ハイレベルからローレベル)が印加され、第2デジタルプレートラインPL2_Dには、ハイレベル(1)の電圧信号が印加される。従って、U系統の第1プレートラインPL1Uには、3ステートインバータINV11を介して、所定のパルス電圧信号(例えば、ローレベルからハイレベル)が印加され、U系統の第2プレートラインPL2Uには、3ステートインバータINV13を介して、ローレベル(0)の電圧信号が印加される。なお、このとき、U系統の第1アナログプレートラインPL1U_A、及び、U系統の第2アナログプレートラインPL2U_Aには、いずれもローレベル(0)の電圧信号が印加される。 Further, during the U system test operation of the nonvolatile memory unit NVM, the U system analog enable signal TESTU input to the test circuit unit TEST is set to a low level (0). As a result, the switches SW7 and SW9 are both turned off, and the three-state inverters INV11 and INV13 are both turned on. At this time, a predetermined pulse voltage signal (for example, high level to low level) is applied to the first digital plate line PL1_D, and a high level (1) voltage signal is applied to the second digital plate line PL2_D. Applied. Therefore, a predetermined pulse voltage signal (for example, low level to high level) is applied to the first plate line PL1U of the U system via the three-state inverter INV11, and the second plate line PL2U of the U system is A low level (0) voltage signal is applied via the three-state inverter INV13. At this time, a low level (0) voltage signal is applied to the U-system first analog plate line PL1U_A and the U-system second analog plate line PL2U_A.
一方、不揮発性記憶部NVMのU系統テスト動作時において、テスト回路部TESTに入力されるD系統のアナログイネーブル信号TESTDはハイレベル(1)とされる。これにより、スイッチSW8、SW10はいずれもオンとされて、3ステートインバータINV12、INV14はいずれもオフとされる。なお、このとき、D系統の第1アナログプレートラインPL1D_A、及び、D系統の第2アナログプレートラインPL2D_Aには、いずれも所定電圧値の参照電圧信号Vrefが印加される。従って、D系統の第1プレートラインPL1D、及び、D系統の第2プレートラインPL2Dには、それぞれスイッチSW8、SW10を介して、所定電圧値の参照電圧信号Vrefが印加される。 On the other hand, during the U system test operation of the nonvolatile memory unit NVM, the D system analog enable signal TESTD input to the test circuit unit TEST is set to the high level (1). As a result, the switches SW8 and SW10 are both turned on, and the three-state inverters INV12 and INV14 are both turned off. At this time, the reference voltage signal Vref having a predetermined voltage value is applied to the first analog plate line PL1D_A of the D system and the second analog plate line PL2D_A of the D system. Accordingly, the reference voltage signal Vref having a predetermined voltage value is applied to the first plate line PL1D of the D system and the second plate line PL2D of the D system via the switches SW8 and SW10, respectively.
このように、不揮発性記憶部NVMのU系統出力端に現れるノード電圧V2を読み出しつつ、ノード電圧V1として入力される参照電圧信号Vrefの電圧値をステップ制御またはスイープ制御によって順次変化させていき、その都度、ループ構造部LOOPに復帰される出力信号Qの論理レベルをモニタすることにより、不揮発性記憶部NVMのU系統出力端に現れるノード電圧V2のアナログ電圧値を知ることが可能となる。この点については、先に述べた通りであるため、詳細な説明は割愛する。また、不揮発性記憶部NVMのD系統出力端に現れるノード電圧V1のアナログ電圧値を知りたい場合には、上記と逆の制御を行えばよい点についても、先に述べた通りである。 In this way, while reading the node voltage V2 appearing at the U-system output terminal of the nonvolatile memory unit NVM, the voltage value of the reference voltage signal Vref input as the node voltage V1 is sequentially changed by step control or sweep control, Each time, by monitoring the logic level of the output signal Q returned to the loop structure section LOOP, it becomes possible to know the analog voltage value of the node voltage V2 appearing at the U system output terminal of the nonvolatile memory section NVM. Since this point is as described above, a detailed description is omitted. Further, as described above, when it is desired to know the analog voltage value of the node voltage V1 appearing at the D system output terminal of the non-volatile memory unit NVM, the control opposite to the above may be performed.
このように、データの退避/復帰に際して、クロック信号の停止を必要とするデータ保持装置にも、テスト回路部TESTを組み込むことは当然に可能である。 As described above, it is naturally possible to incorporate the test circuit unit TEST into a data holding device that needs to stop the clock signal when saving / restoring data.
<データ破壊防止動作>
図44は、電源オン/オフ時におけるデータ破壊防止動作を説明するためのタイミングチャートであり、上から順に、電源電圧VDD、外部クロック信号CP、データ信号D、スキャン制御信号SC、スキャンデータSD、外部リセット信号RN、外部セット信号SN、データ保持制御信号HS、制御信号E1、センスアンプイネーブル信号SAE、U系統のFリセット信号FRSTU、D系統のFリセット信号FRSTD、第1デジタルプレートラインPL1_D、第2デジタルプレートラインPL2_D、U系統の第1アナログプレートラインPL1U_A、U系統の第2アナログプレートラインPL2U_A、D系統の第1アナログプレートラインPL1D_A、D系統の第2アナログプレートラインPL2D_A、U系統のアナログイネーブル信号TESTU、D系統のアナログイネーブル信号TESTD、スキャン出力データSO、及び、出力信号Qが描写されている。
<Data destruction prevention operation>
FIG. 44 is a timing chart for explaining the data destruction prevention operation at the time of power on / off. From the top, the power voltage VDD, the external clock signal CP, the data signal D, the scan control signal SC, the scan data SD, External reset signal RN, external set signal SN, data holding control signal HS, control signal E1, sense amplifier enable signal SAE, U system F reset signal FRSTU, D system F reset signal FRSTD, first digital plate line PL1_D, first 2 digital plate lines PL2_D, U system first analog plate line PL1U_A, U system second analog plate line PL2U_A, D system first analog plate line PL1D_A, D system second analog plate line PL2D_A, U system analog Enable signal TESTU, analog enable signal TESTD the D line, the scan output data SO, and the output signal Q is depicted.
本タイミングチャートで示したように、本発明に係るデータ保持装置では、電源オン/オフ時などの過渡状態において、強誘電体素子に電圧信号を印加するドライバ(INV)が誤動作した場合でも、強誘電体素子の両端間に対して、不揮発性記憶部NVMに格納されているデータが破壊されてしまうほどの高電圧が印加されないように、適切なシーケンス制御を行っている。これにより、信頼性の高い不揮発記憶が可能となる。 As shown in this timing chart, in the data holding device according to the present invention, even when the driver (INV) for applying a voltage signal to the ferroelectric element malfunctions in a transient state such as when the power is turned on / off, Appropriate sequence control is performed between both ends of the dielectric element so as not to apply such a high voltage that the data stored in the nonvolatile storage unit NVM is destroyed. As a result, highly reliable nonvolatile storage is possible.
<制御回路>
次に、例えば、データ保持装置のデータ退避/復帰動作を制御するための手段として、好適に利用することが可能な制御回路について説明する。
<Control circuit>
Next, for example, a control circuit that can be suitably used as means for controlling the data saving / restoring operation of the data holding device will be described.
図46は、制御回路の一構成例を示すブロック図である。本構成例の制御回路10は、制御部11と、内部クロック生成部12と、リセット部13と、を有する。
FIG. 46 is a block diagram illustrating a configuration example of the control circuit. The
制御部11は、内部クロック信号LCLKまたは外部クロック信号EXCLKに同期して動作するシーケンサであり、トリガ信号TRIGGERに含まれる特定の信号パターン(本構成例ではパルスエッジ)を検出して制御対象回路20の制御信号NVCTLを生成する。なお、制御部11には、上記したトリガ信号TRIGGER、内部クロック信号LCLK、及び、外部クロック信号EXCLKのほか、制御部11の初期化を行うための内部リセット信号RSTN、制御部11のテスト動作を実行するためのスキャンパス入力信号SCIN及びスキャンパスイネーブル信号SCEN、並びに、内部クロック信号LCLKと外部クロック信号EXCLKのいずれに同期して動作するかを選択するためのクロック選択信号CSELが入力されている。また、制御部11からは、内部クロック生成イネーブル信号LCLKENやスキャンパス出力信号SCOUTが出力されている。
The
内部クロック生成部12は、トリガ信号TRIGGERにパルスエッジが現れたときに制御部11の動作に必要な内部クロック信号LCLKの生成を開始し、少なくとも制御部11において制御信号NVCTLの生成処理が完了するまで内部クロック信号LCLKの生成を継続した後、内部クロック信号LCLKの生成を停止する。すなわち、内部クロック生成部12は、制御部11を動作させる必要があるときにだけ内部クロックLCLKの生成を行う。このような内部クロック生成部12を有する構成であれば、クロック供給源を制御回路10の外部に設ける必要がなくなるので、セットの部品点数削減やコストダウンに貢献することが可能となる。また、本構成例の制御回路10であれば、制御部11や内部クロック生成部12を不要に動作させずに済むので、制御回路10の消費電力(延いてはセット全体の消費電力)を低減することが可能となる。
The internal
リセット部13は、電源電圧VDDを監視して制御部11及び内部クロック生成部12を初期化するための内部リセット信号RSTNを生成する。
The
図47は、内部クロック信号LCLKによる制御回路10の基本動作例を示すタイミングチャートであり、上から順番に、トリガ信号TRIGGER、内部リセット信号RSTN、スキャンパスイネーブル信号SCEN、クロック選択信号CSEL、外部クロック信号EXCLK、スキャンパス入力信号SCIN、スキャンパス出力信号SCOUT、内部クロック生成イネーブル信号LCLKEN、内部クロック信号LCLK、及び、制御信号NVCTLが描写されている。
FIG. 47 is a timing chart showing an example of the basic operation of the
本動作例では、内部リセット信号RSTNが常にハイレベル(リセット解除状態)とされており、スキャンパスイネーブル信号SCENが常にローレベル(スキャンパス無効状態)とされており、クロック選択信号CSELが常にローレベル(内部クロック信号選択状態)とされている。なお、本動作例において、外部クロック信号EXCLK、スキャン入力信号SCIN、及び、スキャン出力信号SCOUTは、いずれも不問である。 In this operation example, the internal reset signal RSTN is always at a high level (reset release state), the scan path enable signal SCEN is always at a low level (scan path invalid state), and the clock selection signal CSEL is always at a low level. Level (internal clock signal selection state). In this operation example, the external clock signal EXCLK, the scan input signal SCIN, and the scan output signal SCOUT are all unquestioned.
トリガ信号TRIGGERがローレベルに維持されている期間(1)において、制御部11は、トリガ信号TRIGGER及び内部クロック信号LCLKのエッジ入力待ち状態となる。このとき、制御信号NVCTLは、制御対象回路20を待機状態(WAIT)とするための論理レベルに維持され、内部クロック生成イネーブル信号LCLKENは、ローレベル(内部クロック生成無効状態)に維持される。なお、制御対象回路20の待機状態(WAIT)とは、制御対象回路20が後述する処理Aまたは処理Bを実行していない状態であり、制御対象回路20が処理Aまたは処理B以外の処理を実行していても構わない。また、内部クロック生成部12は、トリガ信号TRIGGERのエッジ入力待ち状態となる。このとき、内部クロック信号LCLKは、ローレベルに維持される。
In the period (1) in which the trigger signal TRIGGER is maintained at the low level, the
期間(2)において、内部クロック生成部12は、トリガ信号TRIGGERがハイレベルに立ち上げられたときに内部クロック信号LCLKの生成を開始し、内部クロック生成イネーブル信号LCLKENがローレベルに立ち下げられたときに内部クロック信号LCLKの生成を停止する。制御部11は、内部クロック信号LCLKに同期して制御信号NVCTLを生成する。このとき、制御部11は、トリガ信号TRIGGERがハイレベルであることを認識して、制御対象回路20に所定の処理Aを実行させるための制御信号NVCTLを生成する。また、制御部11は、内部クロック信号LCLKの第1パルスを受けて内部クロック生成イネーブル信号LCLKENをハイレベル(内部クロック生成有効状態)に立ち上げ、処理Aのシーケンス動作が完了した後に、内部クロック生成イネーブル信号LCLKENをローレベルに立ち下げる。
In period (2), the
トリガ信号TRIGGERがハイレベルに維持されている期間(3)において、制御部11は、トリガ信号TRIGGER及び内部クロック信号LCLKのエッジ入力待ち状態となる。このとき、制御信号NVCTLは、制御対象回路20を待機状態(WAIT)とするための論理レベルに維持され、内部クロック生成イネーブル信号LCLKENは、ローレベルに維持される。また、内部クロック生成部12は、トリガ信号TRIGGERのエッジ入力待ち状態となる。このとき、内部クロック信号LCLKは、ローレベルに維持される。
In the period (3) in which the trigger signal TRIGGER is maintained at a high level, the
期間(4)において、内部クロック生成部12は、トリガ信号TRIGGERがローレベルに立ち下げられたときに内部クロック信号LCLKの生成を開始し、内部クロック生成イネーブル信号LCLKENがローレベルに立ち下げられたときに内部クロック信号LCLKの生成を停止する。制御部11は、内部クロック信号LCLKに同期して制御信号NVCTLを生成する。このとき、制御部12は、トリガ信号TRIGGERがローレベルであることを認識して、制御対象回路20に所定の処理Bを実行させるための制御信号NVCTLを生成する。また、制御部11は、内部クロック信号LCLKの第1パルスを受けて内部クロック生成イネーブル信号LCLKENをハイレベルに立ち上げ、処理Bのシーケンス動作が完了した後に、内部クロック生成イネーブル信号LCLKENをローレベルに立ち下げる。
In the period (4), the
トリガ信号TRIGGERがローレベルに維持されている期間(5)において、制御部11は、トリガ信号TRIGGER及び内部クロック信号LCLKのエッジ入力待ち状態となる。このとき、制御信号NVCTLは、制御対象回路20を待機状態(WAIT)とするための論理レベルに維持され、内部クロック生成イネーブル信号LCLKENは、ローレベルに維持される。また、内部クロック生成部12は、トリガ信号TRIGGERのエッジ入力待ち状態となる。このとき、内部クロック信号LCLKは、ローレベルに維持される。
In the period (5) in which the trigger signal TRIGGER is maintained at the low level, the
上記したように、制御部11は、トリガ信号TRIGGERに現れるパルスエッジの立上がり/立下がりに応じて、制御対象回路20に異なる処理A、Bを実行させるように、制御信号NVCTLを生成する。
As described above, the
次に、本構成例の制御回路10を用いてデータ保持装置のデータ退避/復帰動作を制御する場合について説明する。この場合、先述のループ構造部LOOP、不揮発記憶部NVM、及び、回路分離部SEPなどが制御対象回路20に相当し、先述のFリセット信号FRST、制御信号E1及びE2、第1プレートラインPL1、並びに、第2プレートラインPL2などが制御信号NVCTLに相当する。なお、トリガ信号TRIGGERについては、電源電圧VDDを監視する汎用の外部リセットICなどを用いて生成することが可能である。例えば、電源電圧VDDが標準値の90%よりも高ければハイレベルとなり、90%よりも低ければローレベルとなるシステムリセット信号をトリガ信号TRIGGERとして用いればよい。
Next, a case where the data save / restore operation of the data holding device is controlled using the
電源オンにより、電源電圧VDDが規定値の90%を上回ると、トリガ信号TRIGGERがハイレベルとなり、その立ち上がりエッジをトリガとして内部クロック信号LCLKの生成が開始される。そして、制御対象回路20において、制御信号NVCTLに応じたデータ復帰処理(=処理A)が行われる。データ復帰処理が完了すると、内部クロック信号LCLKの生成が停止される。その後、電源電圧VDDが規定値の90%を上回っている間は、制御対象回路20において、通常のロジック動作が行われる。
When the power supply voltage VDD exceeds 90% of the specified value due to power-on, the trigger signal TRIGGER becomes high level, and generation of the internal clock signal LCLK is started with the rising edge as a trigger. Then, in the
電源オフにより、電源電圧VDDが規定値の90%を下回ると、トリガ信号TRIGGERがローレベルとなり、その立ち下がりエッジをトリガとして内部クロック信号LCLKの生成が開始される。そして、制御対象回路20において、制御信号NVCTLに応じたデータ退避処理(=処理B)が行われる。データ退避処理が完了すると、内部クロック信号LCLKの生成が停止される。その後、電源電圧VDDが規定値の90%を下回っている間は、制御対象回路20において、不揮発ロジックによるデータ保持が行われる。
When the power supply voltage VDD falls below 90% of the specified value due to power off, the trigger signal TRIGGER becomes low level, and generation of the internal clock signal LCLK is started with the falling edge as a trigger. Then, in the
図48は、外部クロック信号EXCLKによる制御回路10の基本動作例を示すタイミングチャートであり、上から順に、トリガ信号TRIGGER、内部リセット信号RSTN、スキャンパスイネーブル信号SCEN、クロック選択信号CSEL、外部クロック信号EXCLK、スキャンパス入力信号SCIN、スキャンパス出力信号SCOUT、内部クロック生成イネーブル信号LCLKEN、内部クロック信号LCLK、及び、制御信号NVCTLが描写されている。
FIG. 48 is a timing chart showing an example of the basic operation of the
本動作例では、内部リセット信号RSTNが常にハイレベル(リセット解除状態)とされており、スキャンパスイネーブル信号SCENが常にローレベル(スキャンパス無効状態)とされており、クロック選択信号CSELが常にハイレベル(外部クロック信号選択状態)とされている。また、内部クロック生成イネーブル信号LCLKENが常にローレベル(内部クロック生成無効状態)とされており、外部クロック信号EXCLKが常時入力されている。なお、本動作例において、スキャン入力信号SCIN、及び、スキャン出力信号SCOUTは、いずれも不問である。 In this operation example, the internal reset signal RSTN is always at a high level (reset release state), the scan path enable signal SCEN is always at a low level (scan path invalid state), and the clock selection signal CSEL is always high. Level (external clock signal selection state). Further, the internal clock generation enable signal LCLKEN is always at a low level (internal clock generation invalid state), and the external clock signal EXCLK is always input. In this operation example, the scan input signal SCIN and the scan output signal SCOUT are both unquestioned.
トリガ信号TRIGGERがローレベルに維持されている期間(1)において、制御部11は、トリガ信号TRIGGERのエッジ入力待ち状態となる。このとき、制御信号NVCTLは、制御対象回路20を待機状態(WAIT)とするための論理レベルに維持される。また、内部クロック生成部12は、トリガ信号TRIGGERのエッジ入力待ち状態となる。このとき、内部クロック信号LCLKは、ローレベルに維持される。
In the period (1) in which the trigger signal TRIGGER is maintained at a low level, the
期間(2)において、内部クロック生成部12は、トリガ信号TRIGGERがハイレベルに立ち上げられたときに内部クロック信号LCLKの生成を開始する。ただし、内部クロック生成イネーブル信号LCLKENが常にローレベルに維持されていることから、内部クロック信号LCLKの生成動作は継続されることなく停止される。制御部11は、外部クロック信号EXCLKに同期して制御信号NVCTLを生成する。このとき、制御部11は、トリガ信号TRIGGERがハイレベルであることを認識して、制御対象回路20に処理Aを実行させるための制御信号NVCTLを生成する。
In the period (2), the
トリガ信号TRIGGERがハイレベルに維持されている期間(3)において、制御部11は、トリガ信号TRIGGERのエッジ入力待ち状態となる。このとき、制御信号NVCTLは、制御対象回路20を待機状態(WAIT)とするための論理レベルに維持される。また、内部クロック生成部12は、トリガ信号TRIGGERのエッジ入力待ち状態となる。このとき、内部クロック信号LCLKは、ローレベルに維持される。
In the period (3) in which the trigger signal TRIGGER is maintained at the high level, the
期間(4)において、内部クロック生成部12は、トリガ信号TRIGGERがローレベルに立ち下げられたときに内部クロック信号LCLKの生成を開始する。ただし、内部クロック生成イネーブル信号LCLKENが常にローレベルに維持されていることから、内部クロック信号LCLKの生成動作は継続されることなく停止される。制御部11は、外部クロック信号EXCLKに同期して制御信号NVCTLを生成する。このとき、制御部11は、トリガ信号TRIGGERがローレベルであることを認識して、制御対象回路20に処理Bを実行させるための制御信号NVCTLを生成する。
In the period (4), the
トリガ信号TRIGGERがローレベルに維持されている期間(5)において、制御部11は、トリガ信号TRIGGERのエッジ入力待ち状態となる。このとき、制御信号NVCTLは、制御対象回路20を待機状態(WAIT)とするための論理レベルに維持される。また、内部クロック生成部12は、トリガ信号TRIGGERのエッジ入力待ち状態となる。このとき、内部クロック信号LCLKは、ローレベルに維持される。
In the period (5) in which the trigger signal TRIGGER is maintained at the low level, the
上記したように、本構成例の制御回路10は、内部クロック信号LCLKのほか、外部から入力される外部クロック信号EXCLKを用いても動作する。このような構成とすることにより、ユーザの用途に応じて内部クロック信号LCLKと外部クロック信号EXCLKを任意に選択することが可能となる。特に、後述するテスト動作を実現するためには外部クロック信号EXCLKに同期して動作することが必須の要件となる。
As described above, the
また、クロック選択信号CSELによって外部クロック信号EXCLKが選択されている場合には、内部リセット生成イネーブル信号LCLKENが常にローレベルとされるので、トリガ信号TRIGGERにパルスエッジが現れても、内部クロック信号LCLKが継続的に生成されることはない。従って、内部クロック生成部12の電力浪費を回避することが可能となる。
Further, when the external clock signal EXCLK is selected by the clock selection signal CSEL, the internal reset generation enable signal LCLKEN is always at a low level. Therefore, even if a pulse edge appears in the trigger signal TRIGGER, the internal clock signal LCLK Is not continuously generated. Therefore, it is possible to avoid power consumption of the
図49は、外部クロック信号EXCLKによる制御回路10のテスト動作例を示すタイミングチャートであり、上から順番に、トリガ信号TRIGGER、内部リセット信号RSTN、スキャンパスイネーブル信号SCEN、クロック選択信号CSEL、外部クロック信号EXCLK、スキャンパス入力信号SCIN、スキャンパス出力信号SCOUT、内部クロック生成イネーブル信号LCLKEN、内部クロック信号LCLK、及び、制御信号NVCTLが描写されている。
FIG. 49 is a timing chart showing an example of the test operation of the
本動作例では、内部リセット信号RSTNが常にハイレベル(リセット解除状態)とされており、クロック選択信号CSELが常にハイレベル(外部クロック信号選択状態)とされている。また、内部クロック生成イネーブル信号LCLKENが常にローレベル(内部クロック生成無効状態)とされており、外部クロック信号EXCLKが常時入力されている。 In this operation example, the internal reset signal RSTN is always at a high level (reset release state), and the clock selection signal CSEL is always at a high level (external clock signal selection state). Further, the internal clock generation enable signal LCLKEN is always at a low level (internal clock generation invalid state), and the external clock signal EXCLK is always input.
スキャンパスイネーブル信号SCENがローレベルに維持される期間(1)において、制御部11は、トリガ信号TRIGGERのエッジ入力待ち状態となる。このとき、制御信号NVCTLは、制御対象回路20を待機状態(WAIT)とするための論理レベルに維持される。また、内部クロック生成部12は、トリガ信号TRIGGERのエッジ入力待ち状態となる。このとき、内部クロック信号LCLKは、ローレベルに維持される。
In the period (1) in which the scan path enable signal SCEN is maintained at the low level, the
スキャンパスイネーブル信号SCENがハイレベルに維持される期間(2)において、制御部11は、外部クロック信号EXCLKに同期して、スキャンパスを用いたテスト動作(スキャン入力信号SCIN及びスキャン出力信号SCOUTの入出力)を行う。このとき、制御信号NVCTLは、制御対象回路20を待機状態(WAIT)とするための論理レベルに維持される。すなわち、制御部11は、その内部状態に関わらず制御対象回路20に対して一定値の制御信号NVCTLを出力する動作モード(テストモード)を備えている。このような構成とすることにより、テスト動作中に制御対象回路20が想定外の動作をすることはない。なお、テスト動作中にトリガ信号TRIGGERがハイレベルに立ち上げられた場合、内部クロック生成部12は、内部クロック信号LCLKの生成を開始する。ただし、内部クロック生成イネーブル信号LCLKENが常にローレベルに維持されていることから、内部クロック信号LCLKの生成動作は継続されることなく停止される。従って、スキャンパスを用いたテスト動作中に内部クロック生成部12が想定外の動作をすることもない。
In the period (2) in which the scan path enable signal SCEN is maintained at the high level, the
上記のテスト動作が終了した後、スキャンパスイネーブル信号SCENがローレベルに維持される期間(3)において、制御部11は、トリガ信号TRIGGERのエッジ入力待ち状態となる。このとき、制御信号NVCTLは、制御対象回路20を待機状態(WAIT)とするための論理レベルに維持される。また、内部クロック生成部12は、トリガ信号TRIGGERのエッジ入力待ち状態となる。このとき、内部クロック信号LCLKは、ローレベルに維持される。
After the above test operation is completed, in the period (3) in which the scan path enable signal SCEN is maintained at the low level, the
上記したように、本構成例の制御回路10には、外部クロック信号EXCLKに同期したテストモードが設けられている。このような構成とすることにより、外部クロック信号EXCLKに同期した制御の下、制御回路10のテストを行うことができるので、制御回路10のテスタビリティを低下させることなく、内部クロック生成部12を導入することが可能となる。
As described above, the
<内部クロック生成部>
図50は、内部クロック生成部12の一構成例を示すブロック図である。本構成例の内部クロック生成部12は、ローパスフィルタ121と、ラッチ部122と、パルス生成部123と、クロック生成部124と、論理和演算器125と、を有する。
<Internal clock generator>
FIG. 50 is a block diagram illustrating a configuration example of the internal
ローパスフィルタ121は、トリガ信号TRIGGERに重畳する高周波数成分(ノイズ成分)を除去して要素信号NAを生成する。このようなローパスフィルタ121を有する構成であれば、ノイズ成分に起因する誤動作を低減することが可能となる。なお、ローパスフィルタ121は、内部リセット信号RSTNに応じて、その動作状態を初期化する機能を備えている。
The
ラッチ部122は、内部クロック生成イネーブル信号LCLKENがローレベル(内部クロック生成無効状態)であるときには、要素信号NAをそのまま要素信号NBとして通過させる一方、内部クロック生成イネーブル信号LCLKENがハイレベル(内部クロック生成有効状態)であるときには、内部クロック生成イネーブル信号LCLKENの立上がりエッジ到来時点における要素信号NAを要素信号NBとしてラッチ出力する。すなわち、ラッチ部122は、内部クロック生成部12内におけるトリガ信号TRIGGERの伝搬制御を行う信号伝搬制御回路として用いられている。このような信号伝搬制御回路を有する構成であれば、内部クロック信号LCLKの生成動作中にトリガ信号TRIGGERのパルスエッジが到来しても、クロック生成動作に不具合が生じることはない。なお、ラッチ部122は、内部リセット信号RSTNに応じて、その動作状態を初期化する機能を備えている。また、本構成例では、上記の信号伝搬制御回路として、ラッチ部122を用いた構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、上記したラッチ部122に代えて、要素信号NAと内部クロック生成イネーブル信号LCLKENとの論理和演算により要素信号NBを生成する論理和演算器を用いても構わない。
When the internal clock generation enable signal LCLKEN is at a low level (internal clock generation invalid state), the
パルス生成部123は、要素信号NBのパルスエッジが到来する毎に、第1内部クロック信号LCLK1のワンショットパルスを生成する。また、パルス生成部123は、クロック生成部124の回路構成によっては、要素信号NBに所定の遅延を与えた要素信号NCをクロック生成部124に出力する。なお、パルス生成部123は、内部リセット信号RSTNに応じて、その動作状態を初期化する機能を備えている。
The
クロック生成部124は、内部クロック生成イネーブル信号LCLKEN(または要素信号NC)の入力を受けて第2内部クロック信号LCLK2を生成する。なお、クロック生成部124は、内部リセット信号RSTNに応じて、その動作状態を初期化する機能を備えている。
The
論理和演算器125は、第1内部クロック信号LCLK1と第2内部クロック信号LCLK2の論理和演算を行うことにより、内部クロック信号LCLKを生成する。
The
図51は、内部クロック生成動作の一例を示すタイミングチャートであり、上から順番に、トリガ信号TRIGGER、要素信号NA及びNB、第1内部クロック信号LCLK1、第2内部クロック信号LCLK2、内部クロック信号LCLK、並びに、内部クロック生成イネーブル信号LCLKENが描写されている。なお、図中の符号(1)は、内部クロック生成部12がトリガ信号TRIGGERのエッジ待ち受け状態であることを示しており、符号(2)は、内部クロック生成部12が内部クロック信号LCLKの生成動作状態であることを示している。
FIG. 51 is a timing chart showing an example of the internal clock generation operation. In order from the top, the trigger signal TRIGGER, the element signals NA and NB, the first internal clock signal LCLK1, the second internal clock signal LCLK2, and the internal clock signal LCLK. The internal clock generation enable signal LCLKEN is depicted. In addition, the code | symbol (1) in a figure has shown that the internal
まず、トリガ信号TRIGGERに含まれるノイズ成分は、ローパスフィルタ121で除去される。トリガ信号TRIGGERの立ち上がりエッジは、要素信号NAの立ち上がりエッジとしてラッチ部122に伝搬され、さらに、要素信号NBの立ち上がりエッジとしてパルス生成部123に伝搬される。そして、パルス生成部123では、要素信号NBの立ち上がりエッジに応じて、第1内部クロック信号LCLK1のワンショットパルスが生成される。これにより、内部クロック信号LCLKに1発目のパルスが立ち上げられ、内部クロック生成イネーブル信号LCLKENが制御部11によりハイレベルとされる。その結果、ラッチ部122は、内部クロック生成イネーブル信号LCLKENの立上がりエッジ到来時点における要素信号NAを要素信号NBとしてラッチ出力する状態となり、以後、内部クロック信号LCLKの生成動作が完了するまで、トリガ信号TRIGGERのパルスエッジが無視される。
First, the noise component included in the trigger signal TRIGGER is removed by the low-
一方、クロック生成部124では、内部クロック生成イネーブル信号LCLKENがハイレベルとされている間、第2内部クロック信号LCLK2(延いては、内部クロック信号LCLK)の生成を継続する。その後、制御部11は、所定の処理に必要な最後のパルスを受けた時点で、内部クロック生成イネーブル信号LCLKENをローレベルとする。これにより、クロック生成部124では、第2内部クロック信号LCLK2の生成動作が停止され、ラッチ部122は、要素信号NAを要素信号NBとして通過する状態、すなわち、トリガ信号TRIGGERのエッジ待ち受け状態に戻る。従って、以後にトリガ信号TRIGGERの立ち下がりエッジが現れた場合には、上記と同様の動作によって、内部クロック信号LCLKが生成される。
On the other hand, the
また、図52で示したように、トリガ信号TRIGGERの立ち上がりエッジに応じた内部クロック信号LCLKの生成動作中(すなわち、内部クロック生成イネーブル信号LCLKENのハイレベル期間中)に、トリガ信号TRIGGERの立ち下がりエッジが到来し、その後もトリガ信号TRIGGER(さらには要素信号NA)がローレベルに維持されていた場合には、内部クロック信号LCLKの生成動作が完了して内部クロック生成イネーブル信号LCLKENがローレベルに立ち下げられた時点で、ほぼ遅滞なく要素信号NBに立ち下がりエッジが生じる。従って、トリガ信号TRIGGERの立ち上がりエッジに応じた内部クロック信号LCLKの生成動作が完了した後、ほとんど期間を空けることなく、トリガ信号TRIGGERの立ち下がりエッジに応じた内部クロック信号LCLKの生成動作が行われることになる。 Further, as shown in FIG. 52, during the generation operation of the internal clock signal LCLK corresponding to the rising edge of the trigger signal TRIGGER (that is, during the high level period of the internal clock generation enable signal LCLKEN), the fall of the trigger signal TRIGGER When the edge arrives and the trigger signal TRIGGER (and element signal NA) is maintained at the low level thereafter, the generation operation of the internal clock signal LCLK is completed and the internal clock generation enable signal LCLKEN is set to the low level. At the time of falling, a falling edge occurs in the element signal NB almost without delay. Therefore, after the generation operation of the internal clock signal LCLK corresponding to the rising edge of the trigger signal TRIGGER is completed, the generation operation of the internal clock signal LCLK corresponding to the falling edge of the trigger signal TRIGGER is performed with almost no interval. It will be.
<ローパスフィルタ>
図53Aは、ローパスフィルタ121の第1構成例を示す回路図である。本構成例のローパスフィルタ121は、抵抗121aと、キャパシタ121bと、シュミットトリガ121cと、Nチャネル型電界効果トランジスタ121dと、インバータ121eと、を含むパッシブローパスフィルタである。なお、内部リセット信号RSTNがローレベルとされているときには、トランジスタ121dがオンとなるので、キャパシタ121bが放電されて、ローパスフィルタ121の動作状態が初期化される。
<Low-pass filter>
53A is a circuit diagram showing a first configuration example of the low-
図53Bは、ローパスフィルタ121の第2構成例を示す回路図である。本構成例のローパスフィルタ121は、第1構成例とほぼ同様の構成であり、キャパシタ121bに代えて、単位面積当たりの容量が大きい強誘電体キャパシタ121fを含む。このような構成とすることにより、ローパスフィルタ121内のキャパシタ占有面積を縮小することが可能となる。
FIG. 53B is a circuit diagram illustrating a second configuration example of the low-
図54Aは、ローパスフィルタ121の第3構成例を示す回路図である。本構成例のローパスフィルタ121は、オペアンプ121Aと、抵抗121B及び121Cと、キャパシタ121Dと、シュミットトリガ121Eと、Nチャネル型電界効果トランジスタ121Fと、インバータ121Gと、を含むアクティブローパスフィルタである。
FIG. 54A is a circuit diagram illustrating a third configuration example of the low-
図54Bは、ローパスフィルタ121の第4構成例を示す回路図である。本構成例のローパスフィルタ121は、第3構成例とほぼ同様の構成であり、キャパシタ121Dに代えて、単位面積当たりの容量が大きい強誘電体キャパシタ121Hを含む。このような構成とすることにより、ローパスフィルタ121内のキャパシタ占有面積を縮小することが可能となる。
FIG. 54B is a circuit diagram illustrating a fourth configuration example of the low-
<パルス生成部>
図55は、パルス生成部123の一構成例を示すブロック図である。本構成例のパルス生成部123は、遅延段123a及び123bと、排他論理和演算器123cとを含む。遅延段123aは、要素信号NBに所定の遅延を与えて要素信号NDを生成する。遅延段123bは、要素信号NDに所定の遅延を与えて要素信号NCを生成する。排他論理和演算器123cは、要素信号NDと要素信号NCの排他論理和演算を行うことにより、第1内部クロック信号LCLK1を生成する。
<Pulse generator>
FIG. 55 is a block diagram illustrating a configuration example of the
遅延段123a及び123bを介して要素信号NBのパルスエッジを伝搬していくと、一時的に要素信号NDと要素信号NCの論理レベルが不一致となり、第1内部クロック信号LCLK1にパルスが生じる(図56を参照)。すなわち、要素信号NB(延いては、トリガ信号TRIGGER)のパルスエッジがパルス生成部123に伝搬されると、第1内部クロック信号LCLK1にワンショットパルスが生成される。このように、要素信号NB(延いては、トリガ信号TRIGGER)に現れるパルスエッジの伝搬遅延を利用して、第1内部クロック信号LCLK1を生成する構成であれば、内部クロック信号CLKの生成動作を開始するために別系統のクロック信号を必要としない。
When the pulse edge of the element signal NB is propagated through the delay stages 123a and 123b, the logic levels of the element signal ND and the element signal NC temporarily become inconsistent, and a pulse is generated in the first internal clock signal LCLK1 (FIG. 56). That is, when the pulse edge of the element signal NB (and hence the trigger signal TRIGGER) is propagated to the
なお、第1内部クロック信号LCLK1のパルス幅(周波数)は、遅延段123a及び123bを形成するバッファの接続段数(遅延時間)に応じて適宜調整することが可能である。また、遅延段123a及び123bには、バッファ出力信号と内部リセット信号RSTNとの論理積演算を行う論理積演算器が適宜挿入されている。このような構成であれば、内部リセット信号RSTNをローレベルとすることにより、パルス生成部123の動作状態を初期化することが可能となる。
The pulse width (frequency) of the first internal clock signal LCLK1 can be appropriately adjusted according to the number of connection stages (delay time) of the buffers forming the delay stages 123a and 123b. In addition, a logical product operator for performing a logical product operation of the buffer output signal and the internal reset signal RSTN is appropriately inserted in the delay stages 123a and 123b. With such a configuration, the operation state of the
<クロック生成部>
図57は、クロック生成部124の第1構成例を示すブロック図である。本構成例のクロック生成部124は、n段のパルス生成部124a−1〜124a−nと、論理和演算器124bと、を含んでいる。なお、n段のパルス生成部124a−1〜124a−nについては、いずれも、先のパルス生成部123と同一の構成とすればよい。このように、第2内部クロック信号CLK2の生成に際して、論理素子の多段接続構造(ここでは、n段のパルス生成部124a−1〜124a−n)を利用すれば、所望パルス数の第2内部クロック信号LCLK2を容易に生成することが可能となる。なお、第2内部クロック信号LCLK2のパルス数nは、パルス生成部124a−1〜124a−nの接続段数nに応じて決定される。従って、本構成例のパルス生成部124は、制御部11の動作に必要な内部クロック信号LCLKのパルス数が少ない場合に有効であると言える。また、第2内部クロック信号LCLK2のパルス幅(周波数)については、先に述べた通り、遅延段を形成するバッファの接続段数(遅延時間)に応じて適宜調整することが可能である。
<Clock generator>
FIG. 57 is a block diagram illustrating a first configuration example of the
図58は、クロック生成部124の第2構成例を示すブロック図である。本構成例のクロック生成部124は、パルス生成部124cと、インバータ124dと、セレクタ124eと、を含む。パルス生成部124cは、先のパルス生成部123と同一の構成とされている。すなわち、パルス生成部124cでは、セレクタ124eから入力される要素信号S1を遅延させた要素信号S2の論理レベルと、要素信号S2をさらに遅延させた要素信号S3の論理レベルが不一致であるときに、第2内部クロック信号LCLK2にパルスを発生させる図59を参照)。インバータ124dは、要素信号S3を論理反転させた要素信号S4を生成する。セレクタ124eは、内部クロック生成イネーブル信号LCLKENがハイレベルであるときには、要素信号S4を要素信号S1としてループさせ、内部クロック生成イネーブル信号LCLKENがローレベルであるときには、要素信号S1をローレベルに固定する。このように、第2内部クロック信号CLK2の生成に際して、論理素子のループ構造を利用すれば、小規模な回路構成で所望パルス数の第2内部クロック信号LCLK2を生成することが可能となる。
FIG. 58 is a block diagram illustrating a second configuration example of the
なお、第2内部クロック信号LCLK2のパルス幅(周波数)は、パルス生成部124cの遅延段を形成するバッファの接続段数(遅延時間)に応じて適宜調整することが可能である。また、第2内部クロック信号LCLK2のパルス数は、内部クロック生成イネーブル信号LCLKENのハイレベル期間に応じて決定される。
The pulse width (frequency) of the second internal clock signal LCLK2 can be appropriately adjusted according to the number of connection stages (delay time) of the buffers forming the delay stage of the
第2内部クロックLCLK2の生成パルス数について詳細な説明を行う。第2内部クロック信号LCLK2に偶数発(α発)のパルスが生成されたことをトリガとして、内部クロック生成イネーブル信号LCLKENが立ち下げられた場合(図59の<MODE1>を参照)には、セレクタ124eによるループ遮断時点(内部クロック生成イネーブル信号LCLKENの立ち下がりエッジ到来時点)で、要素信号S1(=要素信号S4)が元々ローレベルとなっている。従って、セレクタ124eで要素信号S1がローレベルに固定されても、要素信号S1にパルスエッジが生じることはなく、第2内部クロック信号LCLK2に追加パルスが生成されることはないので、最終的な生成パルス数は偶数発(α発)となる。
The number of generated pulses of the second internal clock LCLK2 will be described in detail. When the internal clock generation enable signal LCLKEN falls (see <MODE1> in FIG. 59) triggered by the generation of an even-numbered (α-numbered) pulse in the second internal clock signal LCLK2. The element signal S1 (= element signal S4) is originally at the low level when the loop is interrupted by 124e (when the falling edge of the internal clock generation enable signal LCLKEN arrives). Therefore, even if the element signal S1 is fixed to the low level by the
一方、第2内部クロック信号LCLK2に奇数発(β発)のパルスが生成されたことをトリガとして、内部クロック生成イネーブル信号LCLKENが立ち下げられた場合(図59の<MODE2>を参照)には、セレクタ124eによるループ遮断時点で、要素信号S1(=要素信号S4)がハイレベルとなっている。従って、セレクタ124eで要素信号S1がローレベルに固定される際には、要素信号S1にパルスエッジ(立ち下がりエッジ)が生じ、第2内部クロック信号LCLK2に1発分の追加パルスが生成されることになるので、最終的な生成パルス数は偶数発((β+1)発)となる。
On the other hand, when the internal clock generation enable signal LCLKEN is lowered triggered by the generation of an odd number (β generation) pulse in the second internal clock signal LCLK2 (see <MODE2> in FIG. 59). The element signal S1 (= element signal S4) is at the high level when the
すなわち、本構成例のクロック生成部124は、第2内部クロック信号LCLK2の所望パルス数が偶数発であるとき、或いは、制御部11において追加パルスの入力が問題視されないときに適用することができる。
That is, the
図60は、クロック生成部124の第3構成例を示すブロック図である。本構成例のクロック生成部124は、先述の第2構成例とほぼ同様の構成であるが、セレクタ124eにおいて、内部クロック生成イネーブル信号LCLKENがローレベルであるときには、要素信号S1をローレベルに固定するのではなく、要素信号S3を要素信号S1としてループさせる点が変更されている。第3構成例のクロック生成部124においても、第2内部クロック信号LCLK2のパルス数は、内部クロック生成イネーブル信号LCLKENのハイレベル期間に応じて決定されるが、その挙動は先述の第2構成例とは異なる。
FIG. 60 is a block diagram illustrating a third configuration example of the
第2内部クロックLCLK2の生成パルス数について詳細な説明を行う。第2内部クロック信号LCLK2に偶数発(α発)のパルスが生成されたことをトリガとして、内部クロック生成イネーブル信号LCLKENが立ち下げられた場合(図61の<MODE1>を参照)には、ローレベルの要素信号S4が要素信号S1としてループされていた状態から、ハイレベルの要素信号S3が要素信号S1としてループされる状態に切り替わる。従って、要素信号S1にパルスエッジ(立ち上がりエッジ)が生じ、第2内部クロック信号LCLK2に1発分の追加パルスが生成されることになるので、最終的な生成パルス数は奇数発((α+1)発)となる。 The number of generated pulses of the second internal clock LCLK2 will be described in detail. When the internal clock generation enable signal LCLKEN is lowered (see <MODE1> in FIG. 61) triggered by the generation of an even-numbered (α-numbered) pulse in the second internal clock signal LCLK2 (see <MODE1> in FIG. 61). The state is switched from the state where the level element signal S4 is looped as the element signal S1 to the state where the high level element signal S3 is looped as the element signal S1. Accordingly, a pulse edge (rising edge) occurs in the element signal S1, and one additional pulse is generated in the second internal clock signal LCLK2, so that the final number of generated pulses is an odd number ((α + 1)). Departure).
一方、第2内部クロック信号LCLK2に奇数発(β発)のパルスが生成されたことをトリガとして、内部クロック生成イネーブル信号LCLKENが立ち下げられた場合(図61の<MODE2>を参照)には、ハイレベルの要素信号S4が要素信号S1としてループされていた状態から、ローレベルの要素信号S3が要素信号S1としてループされる状態に切り替わる。従って、要素信号S1にパルスエッジ(立ち下がりエッジ)が生じ、第2内部クロック信号LCLK2に1発分の追加パルスが生成されることになるので、最終的な生成パルス数は偶数発((β+1)発)となる。 On the other hand, when the internal clock generation enable signal LCLKEN is triggered by the generation of an odd number (β generation) pulse in the second internal clock signal LCLK2 (see <MODE2> in FIG. 61). The state in which the high level element signal S4 is looped as the element signal S1 is switched to the state in which the low level element signal S3 is looped as the element signal S1. Accordingly, a pulse edge (falling edge) occurs in the element signal S1, and one additional pulse is generated in the second internal clock signal LCLK2, so that the final number of generated pulses is an even number ((β + 1) ))).
すなわち、本構成例のクロック生成部124であれば、第2内部クロック信号LCLK2の所望パルス数が偶数であっても奇数であっても問題なく適用することができる。
That is, the
<POLH回路>
次に、例えば、電源オフ時に電子回路を初期化するためのリセット信号を生成するパワーオンリセット回路(先述のリセット部13など)として、好適に利用することが可能なパワーオンローホールド回路(以下では、POLH[Power On Low Hold]回路と呼ぶ)について詳細な説明を行う。
<POLH circuit>
Next, for example, a power-on low hold circuit (hereinafter referred to as a power-on reset circuit that can be suitably used as a power-on reset circuit (such as the
パワーオンリセット回路には、電源電圧VDDがCMOS回路の動作可能電圧(MOSトランジスタの閾値によって決まる値、例えば0.4〜0.7V)に達してからCMOS回路の初期化が完了するまでの間、リセット信号をローレベルに保ち、電源電圧VDDが実動作電圧に達する前に、リセット信号をハイレベルに切り替えることが要求される。そこで、従来のパワーオンリセット回路では、電源電圧VDDを所定の基準電圧Vrefと比較してリセット信号の論理レベルを切り替える構成とされていた。しかしながら、従来のパワーオンリセット回路では、電源電圧VDDと基準電圧Vrefとを比較するためにコンパレータを用いる必要があり、回路面積や消費電力が大きいという問題があった。 The power-on reset circuit includes a period from when the power supply voltage VDD reaches the operable voltage of the CMOS circuit (a value determined by the threshold value of the MOS transistor, for example, 0.4 to 0.7 V) until the initialization of the CMOS circuit is completed. The reset signal is required to be switched to high level before the power supply voltage VDD reaches the actual operating voltage while keeping the reset signal at low level. Therefore, the conventional power-on reset circuit is configured to switch the logic level of the reset signal by comparing the power supply voltage VDD with a predetermined reference voltage Vref. However, in the conventional power-on reset circuit, it is necessary to use a comparator to compare the power supply voltage VDD and the reference voltage Vref, and there is a problem that a circuit area and power consumption are large.
上記問題の解決策を模索する中で、本願の発明者らは、パワーオンリセット回路に求められている特性を実現する上で、必ずしも電源電圧VDDと基準電圧Vrefとを比較する必要がないことに着眼し、鋭意研究の末に下記のPOLH回路を創作するに至った。 In searching for a solution to the above problem, the inventors of the present application do not necessarily need to compare the power supply voltage VDD and the reference voltage Vref in order to realize the characteristics required for the power-on reset circuit. As a result of intensive research, we have created the following POLH circuit.
図62は、POLH回路の一構成例を示す回路図である。本構成例のPOLH回路30は、インバータ31と、Pチャネル型電界効果トランジスタ32及び33と、Nチャネル型電界効果トランジスタ34と、キャパシタ35と、バッファ36と、を含む。
FIG. 62 is a circuit diagram showing a configuration example of the POLH circuit. The
インバータ31の入力端は、入力信号INの入力端に接続されている。インバータ31の出力端は、トランジスタ32及び34の各ゲートに接続されている。トランジスタ32のソースは、電源電圧VDDの印加端に接続されている。トランジスタ32のドレインはトランジスタ33のソース及びゲートに接続されている。トランジスタ33及び34の各ドレインは、いずれもバッファ36を介して出力信号OUTの出力端に接続されている。トランジスタ34のソースは、接地端に接続されている。キャパシタ35は、バッファ36の入力端と接地端との間に接続されている。
The input end of the
すなわち、本構成例のPOLH回路30は、バッファ段を形成するトランジスタ32とトランジスタ34との間に、ダイオード接続されたトランジスタ33を挿入した構成であると言える。なお、トランジスタ33に代えてダイオードを用いても構わない。
That is, it can be said that the
図63は、POLH回路30の第1適用例を説明するための図である。この第1適用例では、電源電圧VDDが入力信号INとして入力されており、リセット信号RSTNが出力信号OUTとして出力されている。バッファ36の入力端に印加されるノード電圧net1は、電源電圧VDDよりもトランジスタ33の順方向降下電圧Vfだけ低い電圧値となる。従って、電源電圧VDDの立ち上げ時には、電源電圧VDDがCMOS回路の動作可能電圧に達した後も、バッファ36がローレベルを出力し続ける期間が生じるので、このローレベル出力期間をリセット信号RSTNとして利用することにより、コンパレータを用いることなく、パワーオンリセット回路に求められている特性を実現することが可能となる。
FIG. 63 is a diagram for explaining a first application example of the
なお、上記のローレベル出力期間には、バッファ36の入力端がハイインピーダンス状態となるが、本構成例のPOLH回路30では、バッファ36の入力端と接地端との間にキャパシタ35が設けられているので、外部ノイズの影響を軽減し、リセット信号RSTNをローレベルに保つことが可能となる。また、上記のローレベル出力期間については、ダイオード接続型トランジスタ33の段数やキャパシタ35の容量値に応じて適宜調整することが可能である。
In the low-level output period, the input terminal of the
また、本構成例のPOLH回路30は、上記のローレベル出力期間を経過して以後、通常のバッファとして動作するので、入力信号INとして電源電圧VDDを入力する以外にも種々の適用例が考えられる。
In addition, since the
図64は、POLH回路30の第2適用例を説明するための図である。この第2適用例では、電子回路によって生成された第1リセット信号RSTN1が入力信号INとして入力されており、第2リセット信号RSTN2が出力信号OUTとして出力されている。すなわち、第1リセット信号RSTN1の信号伝達経路上にPOLH回路30が挿入された構成であると言える。このような構成とすることにより、電源電圧VDDの立ち上げ時には、第1リセット信号RSTN1の論理レベルに依ることなく、所定のローレベル出力期間が経過するまでの間は、第2リセット信号RSTN2をローレベルに保持する一方、ローレベル出力期間の経過後は、第1リセット信号RSTN1を第2リセット信号RSTN2としてスルー出力することにより、電子回路による任意のリセット動作を実現することが可能となる。
FIG. 64 is a diagram for explaining a second application example of the
図65は、POLH回路30の第3適用例を説明するための図である。この第3適用例では、電子回路によって生成されたリセット制御信号RSTN_CTRLが入力信号INとして入力されており、前記電子回路を初期化するためのリセット信号RSTNが出力信号OUTとして出力されている。電源電圧VDDの立ち上げ時において、電源電圧VDDが前記電子回路の動作可能電圧に達してから前記電子回路の初期化が完了するまでの間、前記電子回路は動作不定状態となり、リセット制御信号RSTN_CTRLも不定状態となる(図中のハッチング部分を参照)。その後、POLH回路30から出力されるリセット信号RSTN(ローレベル)によって前記電子回路の初期化が完了されると、リセット制御信号RSTN_CTRLは、初期値(ハイレベル)に設定される。先に述べた通り、POLH回路30は、上記のローレベル出力期間を経過して以後、バッファとして動作するので、リセット制御信号RSTN_CTRLは、そのままリセット信号RSTNとして反映される。従って、例えば前記電子回路の処理が終了した後、前記電子回路は、リセット制御信号RSTN_CTRLをローレベルに立ち下げることにより、リセット信号RSTNをローレベルに立ち下げて、自分自身を初期化することが可能となる。
FIG. 65 is a diagram for explaining a third application example of the
図66は、POLH回路30の第4適用例を説明するための図である。この第4適用例では、第1電子回路によって生成された第1リセット信号RSTN1と、第2電子回路によって生成されたリセット制御信号RSTN_CTRLとの論理積信号RSTN2が入力信号INとして入力されており、前記第2電子回路を初期化するためのリセット信号RSTN3が出力信号OUTとして出力されている。すなわち、第4適用例は、先述の第2適用例と第3適用例とを組み合わせた構成であると言える。このような構成とすることにより、前記第2電子回路のリセット動作として、電源電圧VDDの立ち上げ時におけるパワーオンリセット、前記第1電子回路による任意のリセット、及び、前記第2電子回路自身による任意のリセットを行うことが可能となる。
FIG. 66 is a diagram for explaining a fourth application example of the
<第8の変形例>
図67は、本発明に係るデータ保持装置の第8の変形例を示す回路図である。なお、本変形例は、先出の第5変形例(図26)とほぼ同様の構成であるが、不揮発性記憶部NVM、回路分離部SEP、及び、テスト回路部TESTの構成に変更が加えられている点、並びに、不揮発性記憶部NVMの格納データを保護するための保護信号LRSTNLを生成するパワーオンハイホールド回路40(以下では、POHH[Power On High Hold]回路40と呼ぶ)が設けられている点に特徴を有している。
<Eighth Modification>
FIG. 67 is a circuit diagram showing an eighth modification of the data holding device according to the present invention. This modified example has substantially the same configuration as the fifth modified example (FIG. 26), but changes are made to the configuration of the nonvolatile storage unit NVM, the circuit separating unit SEP, and the test circuit unit TEST. And a power-on high hold circuit 40 (hereinafter referred to as a POHH [Power On High Hold] circuit 40) for generating a protection signal LRSTNL for protecting data stored in the nonvolatile storage unit NVM. It is characterized in that
不揮発性記憶部NVMは、先述のトランジスタQ1a、Q1b、Q2a、及び、Q2bに代えて、パススイッチS1a、S1b、S2a、及び、S2bを含む。このような変更を加えることにより、より確実に強誘電体素子CL1a、CL1b、CL2a、及び、CL2bの両端間を短絡して、格納データを保護することが可能となる。 The nonvolatile memory unit NVM includes path switches S1a, S1b, S2a, and S2b instead of the transistors Q1a, Q1b, Q2a, and Q2b described above. By making such a change, it becomes possible to short-circuit both ends of the ferroelectric elements CL1a, CL1b, CL2a, and CL2b to protect the stored data.
また、不揮発性記憶部NVMは、各々のゲートに入力される保護信号LRSTNLに基づいてオン/オフされ、データ保持装置の電源オン/オフ時に強誘電体素子CL1a、CL1b、CL2a、及び、CL2bの両端をそれぞれ接地端に短絡するNチャネル型電界効果トランジスタQ3a、Q3b、Q3c、Q4a、Q4b、及び、Q4cを含む。このような変更を加えることにより、強誘電体素子CL1a、CL1b、CL2a、及び、CL2bの両端間短絡と併せて、格納データの保護をより強化することが可能となる。 The nonvolatile memory unit NVM is turned on / off based on the protection signal LRSTNL input to each gate, and the ferroelectric elements CL1a, CL1b, CL2a, and CL2b are turned on when the data holding device is turned on / off. N-channel field effect transistors Q3a, Q3b, Q3c, Q4a, Q4b, and Q4c that short-circuit both ends to the ground terminal are included. By making such a change, it becomes possible to further strengthen the protection of stored data in combination with the short-circuit between both ends of the ferroelectric elements CL1a, CL1b, CL2a, and CL2b.
回路分離部SEPは、先述の3ステートインバータINV9及びINV10に代えて、3ステート否定論理和演算器NOR1及びNOR2を含む。否定論理和演算器NOR1及びNOR2は、ループ構造部LOOPの格納データと保護信号LRSTNLとの否定論理和信号を出力する。また、否定論理和演算器NOR1及びNOR2は、いずれも制御信号E1に応じて各々の出力端がハイインピーダンス状態とされる。 The circuit separation unit SEP includes three-state negation OR circuits NOR1 and NOR2 instead of the above-described three-state inverters INV9 and INV10. The NOR circuit NOR1 and NOR2 output a NOR signal of the data stored in the loop structure unit LOOP and the protection signal LRSTNL. Further, the output terminals of the NOR circuit NOR1 and NOR2 are set to a high impedance state in accordance with the control signal E1.
テスト回路部TESTは、先述の3ステートインバータINV11〜INV14に代えて、3ステート否定論理和演算器NOR3〜NOR6を含む。否定論理和演算器NOR3及びNOR4は、第1デジタルプレートラインPL1_DNに印加されるデジタル信号と保護信号LRSTNLとの否定論理和信号を出力する。否定論理和演算器NOR5及びNOR6は、第2デジタルプレートラインPL2_DNに印加されるデジタル信号と保護信号LRSTNLとの否定論理和信号を出力する。また、否定論理和演算器NOR3〜NOR6は、U系統の反転アナログイネーブル信号TESTUBまたはD系統の反転アナログイネーブル信号TESTDBに応じて各々の出力端がハイインピーダンス状態とされる。 The test circuit unit TEST includes three-state negation OR circuits NOR3 to NOR6 instead of the above-described three-state inverters INV11 to INV14. The NOR circuits NOR3 and NOR4 output a NOR signal of the digital signal applied to the first digital plate line PL1_DN and the protection signal LRSTNL. The NOR circuit NOR5 and NOR6 output a negative OR signal of the digital signal applied to the second digital plate line PL2_DN and the protection signal LRSTNL. In addition, each of the output terminals of the NOR circuit NOR3 to NOR6 is set to a high impedance state in response to the inverted analog enable signal TESTUB of the U system or the inverted analog enable signal TESTDB of the D system.
<POHH回路>
図68は、POHH回路40の一構成例を示す回路図である。本構成例のPOHH回路40は、Pチャネル型電界効果トランジスタ41と、Nチャネル型電界効果トランジスタ42と、を含む。
<POHH circuit>
FIG. 68 is a circuit diagram showing a configuration example of the
トランジスタ41のソースは、電源電圧VDDの印加端に接続されている。トランジスタ41及び42の各ドレインは、いずれも保護信号LRSTNLの出力端に接続されている。トランジスタ42のソースは、接地端に接続されている。トランジスタ41及び42の各ゲートは、いずれも内部リセット信号LRSTNの入力端に接続されている。すなわち、POHH回路40の基本的な回路構成は、一般的なインバータ段と同一である。
The source of the
POHH回路40には、電源電圧VDDの立ち上げ時において、たとえ内部リセット信号LRSTNがハイレベル(VDD)であったとしても、保護信号LRSTNLを確実にハイレベルとすることが求められる。
The
そこで、本構成例のPOHH回路40は、トランジスタ41のオン抵抗値RonPがトランジスタ42のオン抵抗値RonNよりも小さくなるように設計されている。具体的な設計例を挙げると、トランジスタ41のゲート幅がトランジスタ42のゲート幅の5倍程度に設計されている。ゲート長は、トランジスタ41とトランジスタ42で同一である。
Therefore, the
このような設計を行うことにより、トランジスタ41及び42の各ゲートに電源電圧VDDが印加されている状態(すなわち、電源立ち上げ時のワーストケース)であっても、電源電圧VDDが所定値に達するまでの過渡的な期間について見れば、トランジスタ41に流れる電流Ipの方がトランジスタ42に流れる電流Inよりも大きくなる(図69を参照)。従って、本構成例のPOHH回路40であれば、トランジスタ41及び42のオン抵抗値を適切に設計することにより、電源電圧VDDが少なくともCMOS回路の動作可能電圧に達するまでの間、内部リセット信号LRSTNの論理レベルに依ることなく、保護信号LRSTNLをハイレベルに保持することが可能となる(図70を参照)。
By performing such a design, the power supply voltage VDD reaches a predetermined value even in a state where the power supply voltage VDD is applied to the gates of the
なお、電源電圧VDDの立ち上げが完了して以後、POHH回路40は通常のインバータとして動作する。従って、電源オフ時における格納データの保護動作を行う際には、内部リセット信号LRSTNをローレベルとすることで、保護信号LRSTNLをハイレベルとすればよい。
Note that after the rise of the power supply voltage VDD is completed, the
<その他の変形例>
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
<Other variations>
The configuration of the present invention can be variously modified in addition to the above-described embodiment without departing from the gist of the invention. That is, the above-described embodiment is an example in all respects and should not be considered as limiting, and the technical scope of the present invention is not the description of the above-described embodiment, but the claims. It should be understood that all modifications that come within the meaning and range of equivalents of the claims are included.
例えば、上記実施形態では、ループ構造部LOOPを形成する論理ゲートとして、インバータや否定論理積演算器を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、否定論理和演算器など、その他の論理ゲートを用いることも可能である。 For example, in the above embodiment, the configuration using an inverter or a NAND operator as the logic gate forming the loop structure portion LOOP has been described as an example, but the configuration of the present invention is limited to this. It is also possible to use other logic gates such as a NOT OR operator.
また、図1などでは、ループ構造部LOOPと不揮発性記憶部NVMとを電気的に分離する回路分離部SEPの構成要素として、インバータINV6、INV7とパススイッチSW3、SW4の組み合わせを用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図7などで示したように、回路分離部SEPの構成要素として、3ステートのインバータINV6’、INV7’(出力をフローティングとすることが可能なインバータ)を用いてもよい。 In addition, in FIG. 1 and the like, a configuration using a combination of inverters INV6 and INV7 and path switches SW3 and SW4 as components of a circuit isolation unit SEP that electrically isolates the loop structure unit LOOP and the nonvolatile storage unit NVM. Although the description has been given by way of example, the configuration of the present invention is not limited to this, and as illustrated in FIG. 7 and the like, as a component of the circuit separation unit SEP, three-state inverters INV6 ′ and INV7 '(Inverter capable of floating output) may be used.
また、回路分離部SEPのポイントは、通常動作時、強誘電体素子に電圧を加えないようにすることができるという点にあり、上記実施形態で例示した構成(すなわち、通常動作時に強誘電体素子に対する印加電圧を一定電圧に保つ構成)の他にも、強誘電体素子が有する電圧印加用電極の少なくとも一をフローティング状態に保つ構成が考えられる。具体例としては、図1において、通常動作時には、トランジスタQ1a、Q1b、Q2a、Q2bをオフにしつつ、第1プレートラインPL1及び第2プレートラインPL2をフローティング状態にするなどの方法が考えられる。また、回路構成自体を変更するのであれば、強誘電体素子とノード電圧V1(V2)の引出端との間、若しくは、強誘電体素子とプレートラインPL1(PL2)との間に、新たにトランジスタを追加し、そのオン/オフ制御を行う構成とすればよい。 The point of the circuit separation unit SEP is that voltage can be prevented from being applied to the ferroelectric element during normal operation, and the configuration illustrated in the above embodiment (that is, the ferroelectric material during normal operation). In addition to the configuration in which the voltage applied to the element is kept constant, a configuration in which at least one of the voltage application electrodes of the ferroelectric element is kept in a floating state is conceivable. As a specific example, in FIG. 1, during normal operation, the first plate line PL1 and the second plate line PL2 may be in a floating state while the transistors Q1a, Q1b, Q2a, and Q2b are turned off. If the circuit configuration itself is to be changed, a new connection is made between the ferroelectric element and the extraction end of the node voltage V1 (V2), or between the ferroelectric element and the plate line PL1 (PL2). A transistor may be added and the on / off control may be performed.
また、通常動作時、ないしは、データの読み出し動作時、強誘電体素子に対する印加電圧を一定に保つ場合には、強誘電体素子の両端間に接続されたトランジスタがオンしていればよく、プレートラインの電圧は必ずしもローレベルでなくともよい。 In addition, when the voltage applied to the ferroelectric element is kept constant during normal operation or data reading operation, the transistor connected between both ends of the ferroelectric element may be turned on. The voltage of the line is not necessarily low level.
また、図1などでは、ループ構造部LOOPに供給される第1電源電圧VDD1より不揮発性記憶部NVMに供給される第2電源電圧VDD2の方が高い電圧レベルである構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、第1電源電圧VDD1より第2電源電圧VDD2の方が低い電圧レベルである構成も考えられる。 Further, in FIG. 1 and the like, a configuration in which the second power supply voltage VDD2 supplied to the nonvolatile storage unit NVM is higher in voltage level than the first power supply voltage VDD1 supplied to the loop structure unit LOOP will be described as an example. However, the configuration of the present invention is not limited to this, and a configuration in which the second power supply voltage VDD2 is lower than the first power supply voltage VDD1 is also conceivable.
先でも説明したように、不揮発ロジック技術では、電源オフ/オン時などに強誘電体素子を駆動して、レジスタデータの退避/復帰が行われるが、ここで、強誘電体素子の駆動に用いる電圧レベルを極力下げることができれば、強誘電体素子を駆動する際に消費される電力を削減することが可能となる。 As described above, in the non-volatile logic technology, the ferroelectric element is driven when the power is turned off / on to save / restore the register data. Here, the nonvolatile logic technique is used for driving the ferroelectric element. If the voltage level can be lowered as much as possible, it is possible to reduce the power consumed when driving the ferroelectric element.
例えば、ループ構造部LOOPが3.3[V]の第1電源電圧VDD1で駆動される場合に、1.5[V]の第2電源電圧VDD2を用いて不揮発性記憶部NVMを駆動する構成とすれば、強誘電体素子の駆動に際して、不必要に大きな電力を消費せずに済む。 For example, when the loop structure unit LOOP is driven by the first power supply voltage VDD1 of 3.3 [V], the nonvolatile memory unit NVM is driven using the second power supply voltage VDD2 of 1.5 [V]. Then, it is not necessary to consume unnecessarily large power when driving the ferroelectric element.
このように、ループ構造部LOOPを高電圧で駆動して、不揮発性記憶部NVMを低電圧で駆動する場合には、回路分離部SEPを形成するインバータINV6、INV7にレベルシフタ機能を備えた構成(図2や図8を参照)とする必要はなく、図45に示すように、第1電源電圧VDD1よりも低い第2電源電圧VDD2で駆動する単純なインバータを用いることが可能となる。 As described above, when the loop structure portion LOOP is driven at a high voltage and the nonvolatile memory portion NVM is driven at a low voltage, the inverters INV6 and INV7 forming the circuit separation unit SEP have a level shifter function ( 2 and FIG. 8), it is possible to use a simple inverter that is driven by the second power supply voltage VDD2 lower than the first power supply voltage VDD1, as shown in FIG.
また、上記で説明した種々の実施形態を任意に組み合わせて、新たな構成を得ることについても、当業者であれば容易に想到し得るものであり、このような構成については、当然、本発明の技術的範囲に属すると解釈されるべきである。 Also, a person skilled in the art can easily conceive of obtaining a new configuration by arbitrarily combining the various embodiments described above. Of course, such a configuration is not limited to the present invention. Should be construed as belonging to the technical scope of
本発明は、論理演算回路、論理演算装置、CPU、MPU、DSPなどのプロセッサ、携帯機器などに搭載されるデータ保持装置の不揮発化を実現する上で有用な技術である。 The present invention is a useful technique for realizing non-volatility of a data holding device mounted on a logic operation circuit, a logic operation device, a processor such as a CPU, MPU, or DSP, or a portable device.
INV1〜INV5、INV5’、INV10’ インバータ
INV6、INV7 インバータ(レベルシフト機能あり)
INV6’、INV7’ インバータ(レベルシフト機能あり、3ステート)
INV8、INV8’、INV9〜INV14 インバータ(3ステート)
SW1〜SW10 パススイッチ
MUX1、MUX2、MUX3、MUX4 マルチプレクサ
DeMUX1、DeMUX2 デマルチプレクサ
Q1a、Q1b、Q2a、Q2b Nチャネル型電界効果トランジスタ
Q11a、Q12a、…、Q1ma Nチャネル型電界効果トランジスタ
Q11b、Q12b、…、Q1mb Nチャネル型電界効果トランジスタ
Q21a、Q22a、…、Q2ma Nチャネル型電界効果トランジスタ
Q21b、Q22b、…、Q2mb Nチャネル型電界効果トランジスタ
CL1a、CL1b、CL2a、CL2b 強誘電体素子
CL11a、CL12a、…、CL1ma 強誘電体素子
CL11b、QL12b、…、CL1mb 強誘電体素子
CL21a、CL22a、…、CL2ma 強誘電体素子
CL21b、CL22b、…、CL2mb 強誘電体素子
C1、C2 容量素子
NAND1〜NAND5 否定論理積演算器
LOOP ループ構造部
NVM 不揮発性記憶部
SEP 回路分離部
P1〜P3 Pチャネル型MOS電界効果トランジスタ
N1〜N3 Nチャネル型MOS電界効果トランジスタ
SRC セット/リセット制御部
SA センスアンプ(差動アンプ)
P1〜P4 Pチャネル型電界効果トランジスタ
N1〜N5 Nチャネル型電界効果トランジスタ
AND1、AND2 論理積演算器
TEST テスト回路部
CPC クロックパルス制御部
NOR1〜NOR6 否定論理和演算器(3ステート)
Q3a、Q3b、Q3c Nチャネル型電界効果トランジスタ
Q4a、Q4b、Q4c Nチャネル型電界効果トランジスタ
S1a、S1b、S2a、S2b パススイッチ
1 演算装置
2 テスタ(シーケンサ)
REG1〜REGx レジスタ(データ保持装置)
10 制御回路
11 制御部(シーケンサ)
12 内部クロック生成部
121 ローパスフィルタ
121a 抵抗
121b キャパシタ
121c シュミットトリガ
121d Nチャネル型電界効果トランジスタ
121e インバータ
121f 強誘電体キャパシタ
121A オペアンプ
121B、C 抵抗
121D キャパシタ
121E シュミットトリガ
121F Nチャネル型電界効果トランジスタ
121G インバータ
121H 強誘電体キャパシタ
122 ラッチ部
123 パルス生成部
123a、b 遅延段
123c 排他論理和演算器
124 クロック生成部
124a−1〜124a−n パルス生成部
124b 論理和演算器
124c パルス生成部
124d インバータ
124e セレクタ
125 論理和演算器
13 リセット部
20 制御対象回路
30 パワーオンローホールド回路(POLH回路)
31 インバータ
32、33 Pチャネル型電界効果トランジスタ
34 Nチャネル型電界効果トランジスタ
35 キャパシタ
36 バッファ
40 パワーオンハイホールド回路(POHH回路)
41 Pチャネル型電界効果トランジスタ
42 Nチャネル型電界効果トランジスタ
INV1 to INV5, INV5 ', INV10' Inverter INV6, INV7 Inverter (with level shift function)
INV6 ', INV7' Inverter (with level shift function, 3 states)
INV8, INV8 ', INV9 to INV14 Inverter (3 states)
SW1 to SW10 Path switch MUX1, MUX2, MUX3, MUX4 Multiplexer DeMUX1, DeMUX2 Demultiplexer Q1a, Q1b, Q2a, Q2b N-channel field effect transistors Q11a, Q12a,..., Q1ma N-channel field effect transistors Q11b, Q12, Q1mb N-channel field effect transistors Q21a, Q22a,..., Q2ma N-channel field effect transistors Q21b, Q22b,..., Q2mb N-channel field effect transistors CL1a, CL1b, CL2a, CL2b Ferroelectric elements CL11a, CL12a,. CL1ma ferroelectric elements CL11b, QL12b,..., CL1mb ferroelectric elements CL21a, CL22a,..., CL2ma ferroelectric elements CL21b CL22b,..., CL2mb Ferroelectric elements C1, C2 Capacitance elements NAND1-NAND5 NAND operator LOOP Loop structure unit NVM Non-volatile memory unit SEP Circuit isolation unit P1-P3 P-channel MOS field effect transistor N1-N3 N-channel Type MOS field effect transistor SRC set / reset controller SA sense amplifier (differential amplifier)
P1 to P4 P channel type field effect transistor N1 to N5 N channel type field effect transistor AND1, AND2 AND operation unit TEST Test circuit unit CPC clock pulse control unit NOR1 to NOR6 NOR operation unit (3 states)
Q3a, Q3b, Q3c N-channel field effect transistor Q4a, Q4b, Q4c N-channel field effect transistor S1a, S1b, S2a,
REG1 to REGx registers (data holding device)
10
12
31
41 P-channel field effect transistor 42 N-channel field effect transistor
Claims (5)
強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と;
電源オン/オフ時に前記強誘電体素子の両端を接地端に短絡するスイッチ素子と、
電源オン/オフ時に前記スイッチ素子をオンさせるための保護信号を生成する保護信号生成回路と;
を有し、
前記スイッチ素子は、Nチャネル型のMOSトランジスタであり、
前記保護信号生成回路は、電源電圧が少なくともCMOS回路の動作可能電圧に達するまでの間、前記保護信号をハイレベルに保持するための手段として、請求項1〜請求項4のいずれか一項に記載のリセット回路を含むことを特徴とするデータ保持装置。 A loop structure for holding data using a plurality of logic gates connected in a loop;
A non-volatile storage unit that stores data held in the loop structure unit in a non-volatile manner using hysteresis characteristics of the ferroelectric element;
A switch element that short-circuits both ends of the ferroelectric element at the time of power on / off;
A protection signal generation circuit for generating a protection signal for turning on the switch element when power is turned on / off;
Have
The switch element is an N-channel MOS transistor,
The protection signal generation circuit according to any one of claims 1 to 4, as means for holding the protection signal at a high level until the power supply voltage reaches at least an operable voltage of the CMOS circuit. A data holding device comprising the reset circuit described above.
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