JP6028470B2 - 演算処理装置、情報処理装置および演算処理装置の制御方法 - Google Patents
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Description
上述したように、CPU20aは、IO処理の制御を行うIC35と、L2キャッシュ部30とを有する。また、IC35は、他のCPU20b〜20dに対して、データの転送を要求するIO要求を送信する。そして、L2キャッシュ部30は、他のCPU20b〜20dからデータ転送要求を受信した場合には、データの転送先となるL−CPUがCPU20aであるか否かを判別する。その後、L2キャッシュ部30は、L−CPUがCPU20aである場合、すなわち、CPU20aがL−CPU、およびR−CPUの両方である場合には、データとIO応答とをIC35に出力する。
上述した実施例1では、図6〜図9に各メッセージのフォーマットを例示した。しかし、実施例はこれに限定されるものではなく、CPU20aは、任意のフォーマットを有するメッセージを発行しても良い。
上述したL2キャッシュ部30のL2キャッシュRAM31、メモリ管理部32、入力制御部33、出力制御部34の機能は、矛盾しない範囲で組み合わせて実施することができる。例えば、L2キャッシュ部30は、入力制御部33と出力制御部34とが発揮する機能を有する入出力制御部を有してもよい。
前記主記憶装置からのデータを保持するキャッシュメモリと、
前記入出力装置によるデータの取得を制御するとともに、前記入出力装置から前記主記憶装置が記憶する対象データを転送するよう要求された場合、前記対象データの転送を要求する入出力要求を前記第1の演算処理装置に出力する第1の制御部と、
前記キャッシュメモリを制御するとともに、前記第1の演算処理装置に出力した入出力要求に基づいて前記第1の演算処理装置が出力する応答と対象データとを転送する指示を、前記第1の演算処理装置から受信した場合、前記応答の宛先が自装置であるかを判別するとともに、前記宛先が自装置であると判別したとき、前記入出力要求に対する応答と対象データとを前記第1の制御部に対して出力する第2の制御部を有することを特徴とする演算処理装置。
入出力装置に接続された第2の演算処理装置と
を有する情報処理装置において、
前記第2の演算処理装置は、
前記主記憶装置からデータを読み出して保持するキャッシュメモリと、
前記入出力装置によるデータの取得を制御するとともに、前記入出力装置から前記主記憶装置が記憶する対象データを転送するよう要求された場合、前記対象データの転送を要求する入出力要求を前記第1の演算処理装置に出力する第1の制御部と、
前記キャッシュメモリを制御するとともに、前記第1の演算処理装置に出力した入出力要求に基づいて前記第1の演算処理装置が出力する応答と対象データとを転送する指示を、前記第1の演算処理装置から受信した場合、前記応答の宛先が自装置であるかを判別するとともに、前記宛先が自装置であると判別したとき、前記入出力要求に対する応答と対象データとを前記第1の制御部に対して出力する第2の制御部とを有することを特徴とする情報処理装置。
前記演算処理装置が有する第1の制御部が、前記入出力装置によるデータの取得を制御するとともに、前記入出力装置から前記主記憶装置が記憶する対象データを転送するよう要求された場合、前記対象データの転送を要求する入出力要求を前記第1の演算処理装置に出力し、
前記演算処理装置が有する第2の制御部が、前記キャッシュメモリを制御するとともに、前記第1の演算処理装置に出力した入出力要求に基づいて前記第1の演算処理装置が出力する応答と対象データとを転送する指示を、前記第1の演算処理装置から受信した場合、前記応答の宛先が自装置であるかを判別し、
前記第2の制御部が、前記宛先が自装置であると判別した場合、前記入出力要求に対する応答と対象データとを前記第1の制御部に対して出力することを特徴とする演算処理装置の制御方法。
2a、2b XB
3a〜3h SB
4 PCIe
10a〜10d メモリ
20a〜20d CPU
30、40 L2キャッシュ部
31 L2キャッシュRAM
32 メモリ管理部
33 入力制御部
34 出力制御部
35 IC
36 PCI制御部
37 コア
38 MAC
39 通信制御部
Claims (7)
- 主記憶装置に接続される第1の演算処理装置と入出力装置とに接続する演算処理装置において、
前記主記憶装置からのデータを保持するキャッシュメモリと、
前記入出力装置によるデータの取得を制御するとともに、前記入出力装置から前記主記憶装置が記憶する対象データを転送するよう要求された場合、前記対象データの転送を要求する入出力要求を前記第1の演算処理装置に出力する第1の制御部と、
前記キャッシュメモリを制御するとともに、前記第1の演算処理装置に出力した入出力要求に基づいて前記第1の演算処理装置が出力する応答と対象データとを転送する指示を、前記第1の演算処理装置から受信した場合、前記応答の宛先が自装置であるかを判別するとともに、前記宛先が自装置であると判別したとき、前記入出力要求に対する応答と対象データとを前記第1の制御部に対して出力する第2の制御部を有することを特徴とする演算処理装置。 - 前記第2の制御部は、前記応答の宛先が自装置ではないと判別した場合は、前記応答と前記対象データとを前記第1の演算処理装置に入出力要求を出力した演算処理装置へ送信することを特徴とする請求項1に記載の演算処理装置。
- 前記第2の制御部は、前記第1の演算処理装置に対して、前記指示に対する応答を出力することを特徴とする請求項1または2に記載の演算処理装置。
- 前記第2の制御部は、前記応答の宛先を示す識別子を前記指示から抽出し、当該抽出した識別子が自装置の識別子と一致した場合には、前記応答の宛先が自装置であると判別することを特徴とする請求項1−3のいずれか1つに記載の演算処理装置。
- 前記第1の制御部は、前記応答と前記対象データとを受信した場合には、前記入出力要求に係る処理が終了したと判別することを特徴とする請求項1−4のいずれか1つに記載の演算処理装置。
- 主記憶装置に接続された第1の演算処理装置と、
入出力装置に接続された第2の演算処理装置と
を有する情報処理装置において、
前記第2の演算処理装置は、
前記主記憶装置からデータを読み出して保持するキャッシュメモリと、
前記入出力装置によるデータの取得を制御するとともに、前記入出力装置から前記主記憶装置が記憶する対象データを転送するよう要求された場合、前記対象データの転送を要求する入出力要求を前記第1の演算処理装置に出力する第1の制御部と、
前記キャッシュメモリを制御するとともに、前記第1の演算処理装置に出力した入出力要求に基づいて前記第1の演算処理装置が出力する応答と対象データとを転送する指示を、前記第1の演算処理装置から受信した場合、前記応答の宛先が自装置であるかを判別するとともに、前記宛先が自装置であると判別したとき、前記入出力要求に対する応答と対象データとを前記第1の制御部に対して出力する第2の制御部とを有することを特徴とする情報処理装置。 - 主記憶装置に接続される第1の演算処理装置と入出力装置に接続するとともに、前記主記憶装置からのデータを保持するキャッシュメモリを有する演算処理装置の制御方法において、
前記演算処理装置が有する第1の制御部が、前記入出力装置によるデータの取得を制御するとともに、前記入出力装置から前記主記憶装置が記憶する対象データを転送するよう要求された場合、前記対象データの転送を要求する入出力要求を前記第1の演算処理装置に出力し、
前記演算処理装置が有する第2の制御部が、前記キャッシュメモリを制御するとともに、前記第1の演算処理装置に出力した入出力要求に基づいて前記第1の演算処理装置が出力する応答と対象データとを転送する指示を、前記第1の演算処理装置から受信した場合、前記応答の宛先が自装置であるかを判別し、
前記第2の制御部が、前記宛先が自装置であると判別した場合、前記入出力要求に対する応答と対象データとを前記第1の制御部に対して出力することを特徴とする演算処理装置の制御方法。
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JP2012192692A JP6028470B2 (ja) | 2012-08-31 | 2012-08-31 | 演算処理装置、情報処理装置および演算処理装置の制御方法 |
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JP2012192692A Active JP6028470B2 (ja) | 2012-08-31 | 2012-08-31 | 演算処理装置、情報処理装置および演算処理装置の制御方法 |
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2013
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