JP6022344B2 - Arithmetic device and charged particle beam application device - Google Patents

Description

本発明は演算装置及び荷電粒子線応用装置に係り、例えば、走査型電子顕微鏡を用いて試料の外観について検査や測定を行うものに好適な演算装置及び荷電粒子線応用装置に関する。   The present invention relates to an arithmetic device and a charged particle beam application device, and for example, relates to an arithmetic device and a charged particle beam application device suitable for inspecting and measuring the appearance of a sample using a scanning electron microscope.

一般に、電子機器に搭載されているプロセッサやメモリなどの半導体デバイスは、シリコンウェハ上に形成された回路パターンを、露光処理、リソグラフィ処理或いはエッチング処理などによる工程を繰り返すことによって製造されている。   In general, a semiconductor device such as a processor or a memory mounted on an electronic apparatus is manufactured by repeating a process such as an exposure process, a lithography process, or an etching process on a circuit pattern formed on a silicon wafer.

このような半導体製造工程においては、これらの各処理が正常に実施されたか否かを判定するために、工程ごとに外観の検査や測定を実施している。また、各工程で発生した異常の種類や場所などの情報を、異常が発生した前の工程や後の工程に通知することにより、処理の補正や不良箇所の除外などを実施し、製造歩留まりの向上を図っている。   In such a semiconductor manufacturing process, in order to determine whether or not each of these processes has been carried out normally, appearance inspection and measurement are performed for each process. In addition, by reporting information such as the type and location of the abnormality that occurred in each process to the process before or after the abnormality occurred, processing correction, exclusion of defective parts, etc. were carried out, and manufacturing yield was reduced. We are trying to improve.

半導体製造装置における試料の外観検査や測定においては、走査型電子顕微鏡を応用した検査装置が多く用いられており、試料に荷電粒子線を照射させ、試料から発生した荷電粒子を検出し、これを基に生成した画像を用いて試料の外観検査や測定を行っている。   In the appearance inspection and measurement of samples in semiconductor manufacturing equipment, many inspection devices using a scanning electron microscope are used. The sample is irradiated with charged particle beams, and charged particles generated from the sample are detected, and this is used. The appearance inspection and measurement of the sample are performed using the image generated on the basis.

これらの荷電粒子線応用装置は、半導体生産工場で長期にわたって使用されることが多く、装置メーカとしては、保守やメインテナンスもそれに伴って長期間対応する必要である。しかし、荷電粒子線応用装置の構成部品の内、特に、電子部品の改廃はサイクルが短く、改廃にかかる工数やコストが問題となっている。   These charged particle beam application apparatuses are often used for a long time in a semiconductor production factory, and as an apparatus maker, it is necessary to cope with maintenance and maintenance for a long time. However, among the components of the charged particle beam application apparatus, particularly, the renovation of electronic components has a short cycle, and the man-hours and costs for the renovation are problematic.

特に近年、機構系の制御に用いられている中央処理装置（以下、ＣＰＵ（Central Processing Unit）という）は、半導体メーカの再編や統合などの影響もあり、長期供給が難しい状況となりつつある。従って、今後は、ＣＰＵの部品改廃に耐性のある機構系制御基板の開発が急務となっているが、ＣＰＵはメーカやモデルによって外部バスプロトコルや割込み制御方式などが異なり、ＣＰＵの改廃時に、これらの差異を吸収する機構が求められている。   In particular, in recent years, a central processing unit (hereinafter referred to as a CPU (Central Processing Unit)) used for controlling a mechanical system is becoming difficult to supply for a long time due to reorganization and integration of semiconductor manufacturers. Therefore, in the future, there is an urgent need to develop a mechanical control board that is resistant to CPU component renovation. However, the CPU has different external bus protocols and interrupt control methods depending on the manufacturer and model. There is a need for a mechanism that absorbs these differences.

このようなＣＰＵを用いた機構系の制御システムとしては、特許文献１がある。この特許文献１では、システム制御ＬＳＩ（Large Scale Integration）の下に、ＰＣＩ（Peripheral Component Interconnect）バス或いはＬｏｃａｌバスなどの外部バスや、ＲＳ‐２３２Ｃなどの通信モジュールが接続されており、システム制御ＬＳＩは、ＣＰＵ（又はＭＰＵ：Micro Processing Unit）の外部バスに直接接続されている。   Patent Document 1 discloses a mechanical control system using such a CPU. In Patent Document 1, an external bus such as a PCI (Peripheral Component Interconnect) bus or a Local bus, and a communication module such as RS-232C are connected to a system control LSI (Large Scale Integration). Are directly connected to an external bus of a CPU (or MPU: Micro Processing Unit).

特開２００３−２２９７６０号公報JP 2003-229760 A

しかしながら、特許文献１のような構成の場合、ＣＰＵの改廃時においては、システム制御ＬＳＩのＣＰＵインタフェイスを修正する必要があり、場合によっては、下につながっている外部バスや通信モジュールの論理回路にも影響が出ることがあり、大規模な修正が必要なことがある。   However, in the case of the configuration as disclosed in Patent Document 1, it is necessary to modify the CPU interface of the system control LSI when the CPU is reformed or abolished. In some cases, the logic circuit of the external bus or communication module connected below May also be affected and may require major modifications.

また、荷電粒子線応用装置は、荷電粒子線を生成するために高電圧を発生させる必要がある。このような高電圧は電磁波やノイズを発生させ、制御システムの電気信号のやり取りに悪影響を与えることがある。   Moreover, a charged particle beam application apparatus needs to generate a high voltage in order to generate a charged particle beam. Such a high voltage generates electromagnetic waves and noise, which may adversely affect the exchange of electrical signals in the control system.

即ち、半導体製造ラインなどで用いられる、走査型電子顕微鏡を応用して試料の検査や測定を行う荷電粒子線応用装置においては、装置の生産期間が長いことから保守対応期間も長くなるため、構成部品の製造中止など、部品の改廃を実施するための工数やコストが問題となっている。また、荷電粒子線を生成するために高電圧を使用するため、電磁波によるノイズの発生により、機構制御システムの誤動作を引き起こしてしまう恐れがあった。   In other words, in charged particle beam application equipment that uses scanning electron microscopes and is used in semiconductor production lines, etc., because the production period of the equipment is long, the maintenance support period is also long. The number of man-hours and costs for implementing the revision and abolition of parts, such as the suspension of parts production, are a problem. In addition, since a high voltage is used to generate the charged particle beam, there is a possibility that the mechanism control system malfunctions due to generation of noise due to electromagnetic waves.

本発明は上述の点に鑑みなされたもので、その目的とするところは、ＣＰＵなどの部品改廃に対する耐性が得られることは勿論、高電圧を扱うことに起因するノイズに対する耐性を持った演算装置及び荷電粒子線応用装置を提供することにある。   The present invention has been made in view of the above points, and an object of the present invention is to provide an arithmetic device having resistance against noise caused by handling a high voltage as well as resistance to component revision and abolition such as a CPU. And providing a charged particle beam application apparatus.

本発明の演算装置は、上記目的を達成するために、装置の機構動作プログラムを実行する中央処理装置と、該中央処理装置からの信号に基づいて前記装置の各機器を制御するシステム制御部とを備え、前記中央処理装置とシステム制御部との間に、前記中央処理装置からの信号を専用のコマンドに変換する中央処理装置バス演算部と、該中央処理装置バス演算部で変換された専用コマンドを格納する共有メモリと、該共有メモリに格納された専用コマンドを機構動作に変換するシステムバス演算部とから成るバスブリッジが設置されていることを特徴とする。   In order to achieve the above object, the arithmetic device of the present invention includes a central processing unit that executes a mechanism operation program of the device, and a system control unit that controls each device of the device based on a signal from the central processing unit. A central processing unit bus arithmetic unit for converting a signal from the central processing unit into a dedicated command between the central processing unit and the system control unit, and a dedicated unit converted by the central processing unit bus arithmetic unit A bus bridge comprising a shared memory for storing commands and a system bus operation unit for converting a dedicated command stored in the shared memory into a mechanism operation is provided.

また、割込み要因が発生した処理時には、前記システムバス演算部が割込み要因を専用のコマンドに変換する演算部となり、該システムバス演算部で変換された専用コマンドを前記共有メモリに格納し、前記中央処理装置バス演算部が、前記共有メモリに格納された専用コマンドを前記中央処理装置に応じた割込み印加方式に変換する演算部となることを特徴とする。   Further, at the time of processing in which an interrupt factor occurs, the system bus calculation unit becomes a calculation unit that converts the interrupt factor into a dedicated command, stores the dedicated command converted by the system bus calculation unit in the shared memory, and The processing device bus calculation unit is a calculation unit that converts a dedicated command stored in the shared memory into an interrupt application method according to the central processing unit.

また、前記バスブリッジに割込みプログラムが格納されている外部メモリが接続され、該外部メモリに格納されている割込みプログラムは、前記システムバス演算部で割込み要因を専用のコマンドに変換すると同時に、前記共有メモリに格納されることを特徴とする。   In addition, an external memory storing an interrupt program is connected to the bus bridge, and the interrupt program stored in the external memory converts the interrupt factor into a dedicated command in the system bus operation unit, and at the same time, It is stored in a memory.

また、前記中央処理装置バス演算部及び前記システムバス演算部は、それぞれ前記共有メモリに割込みコマンドが書き込まれるのを監視し、前記割込みコマンドが書き込まれた際には、その割込みコマンドの異常の有無をチェックし、異常ありの場合にはエラー報告を行うエラーチェック機能を備えていることを特徴とする。   Further, the central processing unit bus arithmetic unit and the system bus arithmetic unit respectively monitor the writing of an interrupt command to the shared memory, and when the interrupt command is written, whether there is an abnormality in the interrupt command. And an error check function for reporting an error if there is an abnormality.

また、前記演算装置はプリント回路基板から成る機構制御ボードであり、前記回路基板には、機構制御用のプログラムを実行する中央処理装置、装置のデバイスを制御するシステムＬＳＩ及び前記デバイスを駆動する電流或いは電圧を発生させるドライバ部が搭載されていることを特徴とする。   The arithmetic unit is a mechanism control board formed of a printed circuit board. The circuit board includes a central processing unit that executes a mechanism control program, a system LSI that controls the device of the apparatus, and a current that drives the device. Alternatively, a driver unit for generating a voltage is mounted.

更に、本発明の荷電粒子線応用装置は、上記目的を達成するために、集束させた荷電粒子線をステージ上に支持されている試料に照射して走査する荷電粒子線照射手段と、該荷電粒子線照射手段により前記荷電粒子線が照射されて走査された前記試料から発生した同種または別種の荷電粒子を検出する荷電粒子検出手段と、該荷電粒子検出手段で検出した信号を処理して前記試料の荷電粒子画像を得る画像生成手段と、装置の機構動作プログラムを実行する中央処理装置及び該中央処理装置からの信号に基づいて前記装置の各機器を制御するシステム制御部から成る演算装置を有する機構制御手段とを備え、前記機構制御手段の演算装置は、上記構成の演算装置であることを特徴とする。   Furthermore, in order to achieve the above object, the charged particle beam application apparatus of the present invention irradiates and scans a focused charged particle beam onto a sample supported on a stage, and the charged particle beam irradiation means. Charged particle detecting means for detecting the same kind or different kind of charged particles generated from the sample scanned with the charged particle beam irradiated by the particle beam irradiating means, and processing the signal detected by the charged particle detecting means An arithmetic unit comprising image generation means for obtaining a charged particle image of a sample, a central processing unit that executes a mechanism operation program of the apparatus, and a system control unit that controls each device of the apparatus based on a signal from the central processing unit And a mechanism control unit having the above-described configuration.

また、前記機構制御手段には、Ｉ／Ｏ、センサ、モータ、アクチュエータが接続され、前記試料の移動、前記ステージの制御及び前記荷電粒子線の制御を行っていることを特徴とする。   The mechanism control means is connected to an I / O, a sensor, a motor, and an actuator, and performs the movement of the sample, the control of the stage, and the control of the charged particle beam.

本発明によれば、ＣＰＵなどの部品改廃に対する耐性が得られることは勿論、高電圧を扱うことに起因するノイズに対する耐性を持つことができ、この種装置には非常に有効である。   According to the present invention, it is possible to obtain resistance to parts such as CPU and the like, as well as resistance to noise caused by handling a high voltage, which is very effective for this type of apparatus.

本発明の荷電粒子線応用装置の概略構成を示す図である。It is a figure which shows schematic structure of the charged particle beam application apparatus of this invention. 本発明の荷電粒子線応用装置に採用される機構制御システムの実施例１の概略を示す図である。It is a figure which shows the outline of Example 1 of the mechanism control system employ | adopted as the charged particle beam application apparatus of this invention. 従来の荷電粒子線応用装置における機構制御システムの概略を示す図である。It is a figure which shows the outline of the mechanism control system in the conventional charged particle beam application apparatus. 本発明の荷電粒子線応用装置の機構制御システムの実施例１における専用コマンドを説明する図である。It is a figure explaining the exclusive command in Example 1 of the mechanism control system of the charged particle beam application apparatus of this invention. 本発明の荷電粒子線応用装置の機構制御システムの実施例１におけるリードライトコマンドのやりとりを説明するフロチャートである。It is a flowchart explaining the exchange of the read-write command in Example 1 of the mechanism control system of the charged particle beam application apparatus of this invention. 本発明の荷電粒子線応用装置の機構制御システムの実施例１における割込みコマンドのやりとりを説明するフロチャートである。It is a flowchart explaining the exchange of the interrupt command in Example 1 of the mechanism control system of the charged particle beam application apparatus of the present invention. 本発明の荷電粒子線応用装置の機構制御システムの実施例１における割込み発生時のＣＰＵ動作を説明するフロチャートである。It is a flowchart explaining CPU operation | movement at the time of interruption generation | occurrence | production in Example 1 of the mechanism control system of the charged particle beam application apparatus of this invention. 本発明の荷電粒子線応用装置に採用される機構制御システムの実施例２の概略を示す図である。It is a figure which shows the outline of Example 2 of the mechanism control system employ | adopted as the charged particle beam application apparatus of this invention. 本発明の荷電粒子線応用装置の機構制御システムの実施例２における割込み発生時のＣＰＵ動作を説明するフロチャートである。It is a flowchart explaining CPU operation | movement at the time of interruption generation | occurrence | production in Example 2 of the mechanism control system of the charged particle beam application apparatus of this invention.

以下、図示した実施例に基づいて、本発明の演算装置及び荷電粒子線応用装置を説明する。なお、各実施例において、同一構成部品には同符号を使用する。   Hereinafter, based on the illustrated embodiment, an arithmetic device and a charged particle beam application device of the present invention will be described. In addition, in each Example, the same code | symbol is used for the same component.

本発明の荷電粒子線応用装置の実施例１を図１に示す。   Embodiment 1 of the charged particle beam application apparatus of the present invention is shown in FIG.

該図に示す如く、本実施例の荷電粒子線応用装置は、集束させた荷電粒子線３をステージ５上に支持されている試料４に、磁石等の偏向手段２で偏向されて照射して走査する荷電粒子線源１と、この荷電粒子線源１により荷電粒子線３が照射されて走査し、試料４から発生した同種または別種の荷電粒子１１を検出する荷電粒子の検出手段である検出器６と、この検出器６で検出した信号を処理して試料４の荷電粒子画像９を得る画像生成部７と、後述する荷電粒子線応用装置の機構動作プログラムを実行する中央処理装置及び該中央処理装置からの信号に基づいて荷電粒子線応用装置の各機器を制御するシステム制御部から成る演算装置を有する機構制御システム２０とから概略構成されている。   As shown in the figure, the charged particle beam application apparatus of the present embodiment irradiates the focused charged particle beam 3 on the sample 4 supported on the stage 5 by being deflected by the deflecting means 2 such as a magnet. A charged particle beam source 1 to be scanned, and a charged particle beam 3 emitted from the charged particle beam source 1 and scanned to detect the same type or different types of charged particles 11 generated from the sample 4 as detection means for detecting charged particles 6, an image generation unit 7 that processes a signal detected by the detector 6 to obtain a charged particle image 9 of the sample 4, a central processing unit that executes a mechanism operation program of a charged particle beam application apparatus described later, and the A mechanism control system 20 having an arithmetic unit composed of a system control unit for controlling each device of the charged particle beam application apparatus based on a signal from the central processing unit.

そして、荷電粒子線源１から荷電粒子線３をステージ５上の試料４に照射し、磁石等の偏向手段２で荷電粒子線３を偏向させることで試料４上を走査させ、試料４から発生した荷電粒子１１を検出器６で検出し、試料４上の照射位置に従って発生する荷電粒子１１の量を調べ、これを画像生成部７にて、試料４上の座標に従って荷電粒子１１の検出量を量子化装置８で量子化して画素１０の濃淡値を定義し、画素１０の配列として荷電粒子画像９のデータを作成するものである。なお、試料４の移動やステージ５の制御、荷電粒子線３の制御などは、機構制御システム２０で行っている。   Then, the charged particle beam 3 is irradiated from the charged particle beam source 1 onto the sample 4 on the stage 5, and the charged particle beam 3 is deflected by the deflecting means 2 such as a magnet to scan the sample 4. The detected charged particles 11 are detected by the detector 6, the amount of the charged particles 11 generated according to the irradiation position on the sample 4 is checked, and this is detected by the image generation unit 7 according to the coordinates on the sample 4. Is quantized by the quantizing device 8 to define the gray value of the pixel 10, and data of the charged particle image 9 is created as an array of the pixel 10. Note that the mechanism control system 20 performs movement of the sample 4, control of the stage 5, control of the charged particle beam 3, and the like.

荷電粒子画像９の生成に際しては、１回の荷電粒子線３の照射ではコントラストが不足するため、複数回の照射結果を加算して画素１０の濃淡値を決定する場合もある。こうすることで、検出器６の出力をそのまま量子化装置８で量子化するだけでは得られないコントラストの強い荷電粒子画像９を生成することができる。   When the charged particle image 9 is generated, since the contrast is insufficient when the charged particle beam 3 is irradiated once, the gray value of the pixel 10 may be determined by adding a plurality of irradiation results. By doing so, it is possible to generate a charged particle image 9 having a high contrast that cannot be obtained simply by quantizing the output of the detector 6 with the quantization device 8 as it is.

このように、荷電粒子線応用装置において荷電粒子画像９を取得する際には、荷電粒子線３を生成するために高電圧が必要となり、また、試料４を走査させるために、偏向手段２では電界や磁界を用いて高速に荷電粒子線３を偏向させている。このため、荷電粒子線応用装置内は、さまざまな電磁ノイズが発生しており、このようなノイズは機構制御システム２０の電子回路に誤動作などの悪影響を与えてしまう恐れがある。   As described above, when acquiring the charged particle image 9 in the charged particle beam application apparatus, a high voltage is required to generate the charged particle beam 3, and the deflecting unit 2 scans the sample 4. The charged particle beam 3 is deflected at high speed using an electric field or a magnetic field. For this reason, various electromagnetic noises are generated in the charged particle beam application apparatus, and such noises may adversely affect the electronic circuit of the mechanism control system 20 such as malfunction.

そこで、本実施例では、演算装置を有する機構制御システム２０を用いたものである。本実施例の演算装置を有する機構制御システム２０を図２に示す。   Therefore, in this embodiment, a mechanism control system 20 having an arithmetic device is used. FIG. 2 shows a mechanism control system 20 having the arithmetic device of this embodiment.

該図に示す如く、荷電粒子線応用装置における機構制御システム２０には、Ｉ／Ｏ３２やセンサ３３、モータ３４、アクチュエータ３５などが接続されており、試料４の移動やステージ５の制御、荷電粒子線１１の制御などを行っている。   As shown in the figure, an I / O 32, a sensor 33, a motor 34, an actuator 35, and the like are connected to the mechanism control system 20 in the charged particle beam application apparatus, and the movement of the sample 4, the control of the stage 5, and the charged particles The line 11 is controlled.

これらのデバイスを制御するために、機構制御システム２０には、電子回路の搭載された機構制御ボード（演算装置に相当する）２１が含まれている。機構制御ボード２１はプリント回路基板であり、機構制御用のプログラムを実行するＣＰＵ２２やＩ／Ｏ３２などのデバイスを制御するシステムＬＳＩ２３、デバイスを駆動する電流や電圧を発生させるドライバ部３１が搭載されている。   In order to control these devices, the mechanism control system 20 includes a mechanism control board (corresponding to an arithmetic unit) 21 on which an electronic circuit is mounted. The mechanism control board 21 is a printed circuit board, and is mounted with a system LSI 23 that controls devices such as a CPU 22 and an I / O 32 that execute a mechanism control program, and a driver unit 31 that generates current and voltage for driving the devices. Yes.

図３は、荷電粒子線応用装置における従来の機構制御システムの概略を示したものである。   FIG. 3 shows an outline of a conventional mechanism control system in a charged particle beam application apparatus.

該図に示す如く、従来の機構制御システムは、ＣＰＵ２２とシステム制御部３０が、直接、ＣＰＵ外部バス２８で接続されている。このＣＰＵ外部バス２８とは、チップセレクトやアドレスストローブなどの信号線を備えたＳＲＡＭアクセスタイプのバスやＰＣＩなどの通信規格に準じたバスのことである。システム制御部３０は、ＣＰＵ２２からのＣＰＵ外部バス２８を介したリードライトアクセスにより、Ｉ／Ｏ３２やセンサ３３、モータ３４、アクチュエータ３５などの制御をおこなう。   As shown in the figure, in the conventional mechanism control system, the CPU 22 and the system control unit 30 are directly connected by a CPU external bus 28. The CPU external bus 28 is an SRAM access type bus having signal lines such as chip select and address strobe, and a bus conforming to a communication standard such as PCI. The system control unit 30 controls the I / O 32, the sensor 33, the motor 34, the actuator 35, and the like by read / write access from the CPU 22 via the CPU external bus 28.

このように、従来の機構制御システム２０Ａの構成では、システム制御部３０は、ＣＰＵ外部バス２８と密接な関係にあり、ＣＰＵ２２の部品改廃に伴い、ＣＰＵ２２が変更となった場合、ＣＰＵ外部バス２８は大幅に変更されてしまうため、システム制御部３０にも大幅な変更が必要となり、改廃にかかわる工数やコストは大きくなってしまう。   As described above, in the configuration of the conventional mechanism control system 20A, the system control unit 30 has a close relationship with the CPU external bus 28. When the CPU 22 is changed due to the revision of the components of the CPU 22, the CPU external bus 28 is changed. Therefore, the system control unit 30 also needs to be significantly changed, and the man-hours and costs related to the revision and abolition increase.

これに対して、本実施例は、図２に示すように、ＣＰＵ外部バス２８とシステム制御部３０の間にバスブリッジ２４を設置し、ＣＰＵ外部バス２８側を変更しても、システム制御部３０側に影響を及ぼさないようにしたものである。   On the other hand, in this embodiment, as shown in FIG. 2, even if the bus bridge 24 is installed between the CPU external bus 28 and the system control unit 30 and the CPU external bus 28 side is changed, the system control unit It is designed not to affect the 30 side.

即ち、バスブリッジ２４は、ＣＰＵ２２からの信号を専用のコマンドに変換するＣＰＵバス演算部２５と、このＣＰＵバス演算部２５で変換された専用コマンドを格納する共有メモリ２７と、共有メモリ２７に格納された専用コマンドを機構動作に変換するシステムバス演算部２６とから形成され、ＣＰＵ外部バス２８からの信号は、ＣＰＵバス演算部２５にてリードライトアクセスを受け付け、そのアクセスタイプに従った専用コマンドを共有メモリ２７に格納し、システムバス演算部２６は、共有メモリ２７を監視しており、専用コマンドが入力されたらシステムバス２９の動作を開始するようにしたものである。   That is, the bus bridge 24 stores a CPU bus calculation unit 25 that converts a signal from the CPU 22 into a dedicated command, a shared memory 27 that stores the dedicated command converted by the CPU bus calculation unit 25, and a shared memory 27. The system bus calculation unit 26 converts the dedicated command into a mechanism operation. A signal from the CPU external bus 28 receives a read / write access in the CPU bus calculation unit 25, and the dedicated command according to the access type. Is stored in the shared memory 27, and the system bus computing unit 26 monitors the shared memory 27 and starts the operation of the system bus 29 when a dedicated command is input.

このような構成にすることにより、ＣＰＵ外部バス２８が、ＳＲＡＭアクセスタイプのバスであっても、ＰＣＩなどといった通信規格に準じたバスであってもシステム制御部の作り直しをする必要はない。また、共有メモリ２７を用いることにより、ＣＰＵ外部バス２８とシステムバス２９は、異なるプロトコル、異なる動作周波数を選択することができる。   With this configuration, even if the CPU external bus 28 is an SRAM access type bus or a bus conforming to a communication standard such as PCI, there is no need to recreate the system control unit. Further, by using the shared memory 27, the CPU external bus 28 and the system bus 29 can select different protocols and different operating frequencies.

また、リードライトアクセス以外にも、割込み信号においてもＣＰＵ固有の実装が多く、ＣＰＵ改廃時に変更の大きくなるところである。図３に示す従来の機構制御システムにおいても、システム制御部３０からＣＰＵ２２へ、直接ＣＰＵ割込み３７が印加されていた。ＣＰＵ２２の割込みとしては、一般的に電気信号線の電圧の高低で割込みを通知するＩＲＱ方式や通信パケットによって割込み発生を通知するＭＳＩ方式などがあり、従来の機構制御システムにおいては、これらの信号や通信パケットの生成をシステム制御部３０で行っていたため、ＣＰＵ変更時には多大な変更が必要であった。   In addition to the read / write access, there are many CPU-specific implementations of interrupt signals, and the change is large when the CPU is abolished. Also in the conventional mechanism control system shown in FIG. 3, the CPU interrupt 37 is directly applied from the system control unit 30 to the CPU 22. As an interrupt of the CPU 22, there are generally an IRQ method for notifying an interrupt when the voltage of the electric signal line is high and an MSI method for notifying the occurrence of an interrupt by a communication packet. In a conventional mechanism control system, these signals and Since the communication packet was generated by the system control unit 30, a great change was required when the CPU was changed.

これに対して、本実施例では、図２に示すように、システム制御部３０から割込みを印加する場合は、システム割込み３６をシステムバス演算部２６に印加している。システムバス演算部２６は、割込みコマンドを共有メモリ２７に書き込み、ＣＰＵバス演算部２５は、共有メモリ２７を監視しており、割込みコマンドが書き込まれたら、その内容に従って、ＣＰＵ２２の仕様に従った割込みを印加することで、ＣＰＵ２２の改廃時の変更を最小限に抑える構成とすることができる。   In contrast, in this embodiment, as shown in FIG. 2, when an interrupt is applied from the system control unit 30, a system interrupt 36 is applied to the system bus calculation unit 26. The system bus calculation unit 26 writes an interrupt command to the shared memory 27, and the CPU bus calculation unit 25 monitors the shared memory 27. When the interrupt command is written, an interrupt according to the specifications of the CPU 22 is performed according to the contents of the interrupt command. By applying the above, it is possible to make the configuration in which the change at the time of renovation or abolition of the CPU 22 is minimized.

次に、ＣＰＵ２２からのリードライトについて、図５を使って詳細に説明する。   Next, read / write from the CPU 22 will be described in detail with reference to FIG.

該図に示す如く、ＣＰＵバス演算部２５は、動作開始（５００）後、ＣＰＵ外部バスアクセス待ち状態（５０１）となる。ＣＰＵ外部バス２８からのリードライトアクセスが発生した場合には、ＣＰＵバス演算部２５は、当該のＣＰＵバスアクセスを解析し、図４に示すリードライトコマンド４００を作成する。リードライトコマンド４００は、リードライトを発行した転送元アドレス４０１、リードライトを行うアドレスを示す転送先アドレス４０２、リードライトコマンド４００と終了コマンド４１０の組み合わせを識別するコマンドＩＤ４０３、システムバス側のリードライトアクセス時のバス幅を通知するバス幅４０４、システムバス側のエンディアンを決定するエンディアン４０５、転送サイズ４０６、リード／ライト４０７、ライトデータを格納する転送データ４０８から構成されている。ＣＰＵバス演算部２５は、生成したリードライトコマンド４００を、共有メモリ２７に格納する。   As shown in the figure, the CPU bus operation unit 25 enters a CPU external bus access waiting state (501) after the operation is started (500). When a read / write access from the CPU external bus 28 occurs, the CPU bus calculation unit 25 analyzes the CPU bus access and creates a read / write command 400 shown in FIG. The read / write command 400 includes a transfer source address 401 that issued a read / write, a transfer destination address 402 that indicates an address to perform read / write, a command ID 403 that identifies a combination of the read / write command 400 and the end command 410, and a read / write on the system bus side. It consists of a bus width 404 for notifying the bus width at the time of access, an endian 405 for determining the endian on the system bus side, a transfer size 406, a read / write 407, and transfer data 408 for storing write data. The CPU bus calculation unit 25 stores the generated read / write command 400 in the shared memory 27.

システムバス演算部２６は、動作開始（５１０）後、共有メモリ２７に、図４に示すリードライトコマンド４００が書き込まれていないか監視している（５１１）。リードライトコマンド４００が書き込まれた場合は、システムバス演算部２６はリードライトコマンド４００の内容をチェックする（５１２）。リードライトコマンド４００の内容で、転送先アドレスが存在しない場合やバス幅、転送サイズなどが間違っている場合は、異常ありとみなし、エラー報告５１５を実施する。   The system bus operation unit 26 monitors whether the read / write command 400 shown in FIG. 4 has been written in the shared memory 27 after starting the operation (510) (511). When the read / write command 400 is written, the system bus operation unit 26 checks the contents of the read / write command 400 (512). If the transfer destination address does not exist or the bus width, transfer size, etc. are incorrect in the contents of the read / write command 400, it is considered that there is an abnormality and an error report 515 is executed.

このとき、エラーが発生した時に装置を停止させるか否かは、予めシステムバス演算部２６に設定しておき、エラーストップに設定されている場合は、そのまま終了（５１７）し、そうでない場合は、リードライトコマンド待ち（５１１）に戻る。荷電粒子線応用装置では、前述の通り、高電圧によるノイズなどが多く発生しており、共有メモリ２７への書き込み時や読み出し時にコマンドのビット化けなどが発生する恐れがあるため、コマンドのエラーチェックを実施している。   At this time, whether or not to stop the apparatus when an error occurs is set in the system bus calculation unit 26 in advance, and if it is set to error stop, the process ends as it is (517), otherwise. The process returns to the read / write command wait (511). In the charged particle beam application apparatus, as described above, a large amount of noise or the like due to high voltage is generated, and a command error check may occur when writing to or reading from the shared memory 27. Has been implemented.

リードライトコマンドチェック（５１２）でコマンドが正常と判断された場合には、システムバス演算部２６はシステムバスアクセスを開始する（５１３）。システムバスアクセスの終了後、システムバス演算部２６は、終了コマンド４１０を共有メモリ２７に格納する（５１４）。   If the command is determined to be normal in the read / write command check (512), the system bus operation unit 26 starts system bus access (513). After completion of the system bus access, the system bus operation unit 26 stores the end command 410 in the shared memory 27 (514).

ＣＰＵバス演算部２５は、共有メモリ２７に終了コマンド４１０が書き込まれるのを監視しており（５０３）、終了コマンド４１０が書き込まれると、これを読みだして、終了コマンドのチェックを実施する（５０４）。終了コマンド４１０のチェックでは、リードライトコマンド格納（５０２）で格納したリードライトコマンド４００のコマンドＩＤ４０３と終了コマンド４１０のコマンドＩＤ４１１が一致しているかどうかを確認し、次に、エラー有無４１２のフィールドを確認して、システムバス演算部２６でのリードライトコマンドチェック（５１２）にてエラーが発生しなかったかどうかを確認する。異常がなかった場合には、ＣＰＵバス演算部２５は初期状態に戻り、ＣＰＵ外部バス２８のアクセスの有無を監視する（５０１）。異常があった場合には、エラー報告（５０５）を実施し、エラーストップに設定されていた場合は、ＣＰＵバス演算部２５は動作を終了し（５０７）、そうでない場合は、ＣＰＵ外部バス２８のアクセス待ち状態（５０１）に戻る。ここでのエラー報告（５０５）とは、エラーメッセージの表示や不揮発性メモリへのエラーログ書込みなどを実行する。   The CPU bus calculation unit 25 monitors the end command 410 being written to the shared memory 27 (503). When the end command 410 is written, it is read and the end command is checked (504). ). In the check of the end command 410, it is confirmed whether or not the command ID 403 of the read / write command 400 stored in the read / write command storage (502) matches the command ID 411 of the end command 410, and then the error presence / absence 412 field is displayed. Confirmation is made to determine whether or not an error has occurred in the read / write command check (512) in the system bus operation unit 26. If there is no abnormality, the CPU bus calculation unit 25 returns to the initial state and monitors whether the CPU external bus 28 is accessed (501). When there is an abnormality, an error report (505) is performed. When the error stop is set, the CPU bus calculation unit 25 ends the operation (507). Otherwise, the CPU external bus 28 is set. Return to the access waiting state (501). The error report (505) here includes displaying an error message and writing an error log to the nonvolatile memory.

次に、図６を用いて割込み動作について説明する。   Next, the interrupt operation will be described with reference to FIG.

該図に示す如く、システムバス演算部２６は、動作開始後、システム制御部３０からのシステム割込み３６を監視しており（６０１）、システム割込み３６が発生した場合には、システムバス演算部２６は、システム割込み３６の割込み要因を解析し、図４に示す割込みコマンド４２０を作成する。割込みコマンド４２０は、割込み要因ＩＤ４２１、コマンドＩＤ４２２、優先度４２３を含み、割込み処理プログラムの格納先アドレスを示す割込みベクタ４２４を含んでいる。システムバス演算部２６は、生成した割込みコマンド４２０を共有メモリ２７に格納する。   As shown in the figure, the system bus calculation unit 26 monitors the system interrupt 36 from the system control unit 30 after starting the operation (601), and when the system interrupt 36 occurs, the system bus calculation unit 26 Analyzes the interrupt factor of the system interrupt 36 and creates the interrupt command 420 shown in FIG. The interrupt command 420 includes an interrupt factor ID 421, a command ID 422, and a priority 423, and includes an interrupt vector 424 indicating the storage destination address of the interrupt processing program. The system bus calculation unit 26 stores the generated interrupt command 420 in the shared memory 27.

ＣＰＵバス演算部２５は、動作開始後、共有メモリ２７に割込みコマンド４２０が書き込まれていないか監視している（６１１）。割込みコマンド４２０が書き込まれた場合は、ＣＰＵバス演算部２５は割込みコマンド４２０の内容をチェックする（６１２）。割込みコマンド４２０の内容で、存在しない割込み要因ＩＤ４２１や優先度４２３、割込みベクタ４２４が含まれていた場合は、異常ありとみなし、エラー報告（６１５）を実施する。このとき、エラーが発生した時に装置を停止させるか否かはあらかじめＣＰＵバス演算部２５に設定しておき、エラーストップに設定されている場合は、そのまま終了（６１７）し、そうでない場合は、割込みコマンド待ち（６１１）に戻る。   After starting the operation, the CPU bus calculation unit 25 monitors whether the interrupt command 420 is written in the shared memory 27 (611). When the interrupt command 420 is written, the CPU bus arithmetic unit 25 checks the content of the interrupt command 420 (612). If the interrupt command 420 includes a nonexistent interrupt factor ID 421, priority 423, and interrupt vector 424, it is considered that there is an abnormality and an error report (615) is performed. At this time, whether or not to stop the apparatus when an error occurs is set in the CPU bus calculation unit 25 in advance, and if it is set to error stop, it ends as it is (617), otherwise, Return to interrupt command wait (611).

割込みコマンドチェック（６１２）でコマンドが正常と判断された場合には、ＣＰＵバス演算部２５は、ＣＰＵ割込み３７のアサートもしくはデアサートを実施する（５１３）。システムバス演算部２６でのシステム割込み監視（６０１）では、システム割込み３６の要求開始と要求終了を監視しており、システム割込み３６が印加され始めた時には、ＣＰＵバス演算部２５ではＣＰＵ割込み３７をアサートし、逆に、システム割込み３６の印加が取り下げられた時には、ＣＰＵバス演算部２５では、ＣＰＵ割込み３７をデアサートする。ＣＰＵ割込み３７のアサート／デアサート終了後、ＣＰＵバス演算部２５は、割込み受付コマンド４３０を共有メモリ２７に格納する（６１４）。   If it is determined in the interrupt command check (612) that the command is normal, the CPU bus operation unit 25 asserts or deasserts the CPU interrupt 37 (513). In the system interrupt monitoring (601) in the system bus calculation unit 26, the request start and request end of the system interrupt 36 are monitored. When the system interrupt 36 starts to be applied, the CPU bus calculation unit 25 sets the CPU interrupt 37. On the contrary, when the application of the system interrupt 36 is canceled, the CPU bus arithmetic unit 25 deasserts the CPU interrupt 37. After completion of assertion / deassertion of the CPU interrupt 37, the CPU bus operation unit 25 stores the interrupt acceptance command 430 in the shared memory 27 (614).

システムバス演算部２６は、共有メモリ２７に割込み受付コマンド４３０が書き込まれるのを監視しており（６０３）、割込み受付コマンド４３０が書き込まれると、これを読みだして、割込み受付コマンド４３０のチェックを実施する（６０４）。割込み受付コマンド４００のチェックでは、割込みコマンド格納（６０２）で格納した割込みコマンド４２０のコマンドＩＤ４２２と割込み受付コマンド４３０のコマンドＩＤ４３２が一致しているかどうかを確認し、次に、エラー有無４３３のフィールドを確認して、ＣＰＵバス演算部２５での割込みコマンドチェック（６１２）にてエラーが発生しなかったかどうかを確認する。異常がなかった場合には、システムバス演算部２６は、初期状態に戻り、システム割込み３６の有無を監視する（６０１）。異常があった場合には、エラー報告（６０５）を実施し、エラーストップに設定されていた場合は、システムバス演算部２６は動作を終了し（６０７）、そうでない場合は、システム割込み待ち状態（６０１）に戻る。ここでのエラー報告（６０５）とは、エラーメッセージの表示や不揮発性メモリへのエラーログ書込みなどを実行する。   The system bus operation unit 26 monitors the writing of the interrupt acceptance command 430 to the shared memory 27 (603). When the interrupt acceptance command 430 is written, it is read and the interrupt acceptance command 430 is checked. Implement (604). In the check of the interrupt acceptance command 400, it is confirmed whether or not the command ID 422 of the interrupt command 420 stored in the interrupt command storage (602) matches the command ID 432 of the interrupt acceptance command 430, and then the error presence / absence 433 field is displayed. The CPU bus operation unit 25 confirms whether or not an error has occurred in the interrupt command check (612). If there is no abnormality, the system bus operation unit 26 returns to the initial state and monitors the presence or absence of the system interrupt 36 (601). If there is an error, an error report (605) is executed. If the error is set to error stop, the system bus operation unit 26 terminates the operation (607). If not, the system interrupt waiting state is entered. Return to (601). The error report (605) here includes displaying an error message and writing an error log to the nonvolatile memory.

次に、割込みが発生した場合のＣＰＵプログラムの動作について、図７を用いて説明する。該図に示し如く、ＣＰＵプログラムは動作開始後（７００）、ＣＰＵ割込み３７の待ち状態となり（７０１）、ＣＰＵバス演算部２５からのＣＰＵ割込み３７を監視している。ＣＰＵ割込み３７が印加された場合は、共有メモリ２７から割込みプログラムの格納先アドレスである割込みベクタをリードする（７０２）。ＣＰＵ２２は、ＣＰＵ内蔵レジスタの退避を行い（７０３）、割込みベクタの示す番地へジャンプする（７０４）。ジャンプした先の割込みプログラムを実行する（７０５）。割込みプログラムが終了すると、退避していたＣＰＵレジスタを復旧し（７０６）、ＣＰＵプログラムが終了であれば、終了し（７０８）、そうでなければ割込み待ち状態（７０１）に戻る。   Next, the operation of the CPU program when an interrupt occurs will be described with reference to FIG. As shown in the figure, after starting the operation (700), the CPU program waits for a CPU interrupt 37 (701) and monitors the CPU interrupt 37 from the CPU bus calculation unit 25. When the CPU interrupt 37 is applied, the interrupt vector which is the storage destination address of the interrupt program is read from the shared memory 27 (702). The CPU 22 saves the CPU built-in register (703), and jumps to the address indicated by the interrupt vector (704). The jumped interrupt program is executed (705). When the interrupt program ends, the saved CPU register is restored (706). If the CPU program ends, the CPU program ends (708), otherwise returns to the interrupt wait state (701).

このような本実施例とすることより、荷電粒子線応用装置に特有の課題に対して、改廃時の工数やコストを抑え、また、高電圧にともなる電磁ノイズへの耐性を持った機構制御システムを実現できる。   By adopting the present embodiment, mechanism control with reduced man-hours and costs at the time of renovation and resistance to electromagnetic noise caused by high voltage is provided for problems peculiar to charged particle beam application devices. A system can be realized.

即ち、本実施例では、荷電粒子線応用装置特有の長期間にわたる製品ライフサイクルに対して、少ない工数とコストで製品構成部品の改廃に対応することができ、ＣＰＵ仕様によらないシステム構成が実現可能であるので、より自由度の高い機構制御システムの設計が可能となる。また、専用コマンドのエラーチェック機能の搭載により、電磁ノイズの多く発生する環境での使用が可能である。また、年々、技術革新によりＣＰＵの性能は向上してゆくが、システムバス側の動作は変更する必要がないので、既存資産の他製品への流用などが容易に実現できる構成となっている。   In other words, in this embodiment, it is possible to cope with the renovation and abolition of product components with less man-hours and costs for the long-term product life cycle unique to charged particle beam application equipment, and to realize a system configuration that does not depend on CPU specifications. Therefore, it is possible to design a mechanism control system with a higher degree of freedom. In addition, it is possible to use it in an environment where a lot of electromagnetic noise is generated by installing the error check function of the dedicated command. In addition, the performance of the CPU is improved year by year, but it is not necessary to change the operation on the system bus side, so that the existing assets can be easily used for other products.

図８に、演算装置を有する機構制御システム２０の実施例２を示す。該図に示す本実施例は、実施例１の構成に加え、割込み動作の高速化を実現した例である。   FIG. 8 shows a second embodiment of the mechanism control system 20 having an arithmetic device. The present embodiment shown in the figure is an example in which the speed of the interrupt operation is realized in addition to the configuration of the first embodiment.

図８に示す本実施例は、図２の実施例１とは異なり、外部メモリ３８が加えられた構成となっている。なお、既に説明した図１に示されたものと同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。   The present embodiment shown in FIG. 8 is different from the first embodiment in FIG. 2 in that an external memory 38 is added. It should be noted that the description of the components having the same functions as those shown in FIG.

割込み処理は、通常のプログラム動作から離れて、全く異なるプログラムを実行するものであり、主記憶のキャッシュミスヒットの発生確率が高く、システムの性能を低下させる原因となっている。   The interrupt processing is to execute a completely different program away from the normal program operation, and has a high probability of occurrence of a cache miss hit in the main memory, which causes a reduction in system performance.

これに対して、本実施例においては、外部メモリ３８をシステム制御ＬＳＩ２３に接続しＣＰＵ２２の主記憶として用い、共有メモリ２７をキャッシュメモリとして使用する構成である。割込み発生時においては、図６で示した割込みコマンド格納（６０２）のタイミングで、割込みコマンド４２０の格納と同時に割込みプログラム３９を共有メモリ２７に格納する。   On the other hand, in this embodiment, the external memory 38 is connected to the system control LSI 23 and used as the main memory of the CPU 22, and the shared memory 27 is used as the cache memory. When an interrupt occurs, the interrupt program 39 is stored in the shared memory 27 at the same time as the interrupt command 420 is stored at the interrupt command storage (602) timing shown in FIG.

こうすることにより、ＣＰＵ２２が割込み処理を開始するときには、既に割込みプログラムが共有メモリ（キャッシュメモリ）２７に転送されており、割込み処理速度の高速化を図ることができる。   By doing so, when the CPU 22 starts interrupt processing, the interrupt program has already been transferred to the shared memory (cache memory) 27, and the interrupt processing speed can be increased.

図９を用いて、本実施例の構成でのＣＰＵプログラム動作を説明する。該図に示す如く、ＣＰＵプログラムは動作開始後（９００）、ＣＰＵ割込み３７状態となる（９０１）。ＣＰＵ割込み３７が発生した場合には、ＣＰＵレジスタの退避を行い（９０２）、共有メモリ２７に転送済みの割込みプログラム３９を実行する（９０３）。割込みプログラム３９が終了した後、ＣＰＵ２２は退避しておいたＣＰＵレジスタを復旧させ（９０４）、ＣＰＵプログラムが終了であれば、終了し（９０６）、そうでなければＣＰＵ割込み待ち（９０１）に戻る。   The CPU program operation in the configuration of this embodiment will be described with reference to FIG. As shown in the figure, the CPU program enters the CPU interrupt 37 state after starting the operation (900) (901). When the CPU interrupt 37 occurs, the CPU register is saved (902), and the interrupt program 39 transferred to the shared memory 27 is executed (903). After the interrupt program 39 is completed, the CPU 22 restores the saved CPU register (904). If the CPU program is completed, the CPU 22 ends (906). Otherwise, the CPU 22 waits for a CPU interrupt (901). .

図７に示した実施例１でのＣＰＵプログラムに比べ、割込みベクタリード（７０２）、割込みベクタの示す番地へのジャンプ（７０４）が、実施例２では不要となるため、この点においても、割込み処理速度の高速化を実現できる。   Compared to the CPU program in the first embodiment shown in FIG. 7, the interrupt vector read (702) and the jump to the address indicated by the interrupt vector (704) are unnecessary in the second embodiment. The processing speed can be increased.

このような本実施例の構成でも、実施例１の効果に加え、機構制御システムにおいて問題となる割込み処理の高速化を実現することができる。   Even in the configuration of the present embodiment, in addition to the effects of the first embodiment, it is possible to realize high-speed interrupt processing that is a problem in the mechanism control system.

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成を置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。   In addition, this invention is not limited to an above-described Example, Various modifications are included. For example, the above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described. Further, a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment. Further, it is possible to add, delete, and replace other configurations for a part of the configuration of each embodiment.

１…荷電粒子線源、２…偏向手段、３…荷電粒子線、４…試料、５…ステージ、６…検出器、７…画像生成部、８…量子化装置、９…荷電粒子画像、１０…画素、１１…荷電粒子、２０、２０Ａ…機構制御システム、２１…機構制御ボード、２２…ＣＰＵ、２３…システム制御ＬＳＩ、２４…バスブリッジ、２５…ＣＰＵバス演算部、２６…システムバス演算部、２７…共有メモリ、２８…ＣＰＵ外部バス、２９…システムバス、３０…システム制御部、３１…ドライバ部、３２…Ｉ／Ｏ、３３…センサ、３４…モータ、３５…アクチュエータ、３６…システム割込み、３７…ＣＰＵ割込み、３８…外部メモリ、３９…割込みプログラム、４００…リードライトコマンド、４０１…リードライトを発行した転送元アドレス、４０２…リードライトを行うアドレスを示す転送先アドレス、４０３、４１１…コマンドＩＤ、４０４…バス幅、４０５…エンディアン、４０６…転送サイズ、４０７…リード／ライト、４０８…転送データ、４１０…終了コマンド、４１２、４３３…エラー有無、４１３…終了コマンドに含まれる情報、４２０…割込みコマンド、４２１…割込み要因ＩＤ、４２２…コマンドＩＤ、４２３…優先度、４２４…割込みベクタ、４３０…割込み受付コマンド。   DESCRIPTION OF SYMBOLS 1 ... Charged particle beam source, 2 ... Deflection means, 3 ... Charged particle beam, 4 ... Sample, 5 ... Stage, 6 ... Detector, 7 ... Image generation part, 8 ... Quantizer, 9 ... Charged particle image, 10 ... Pixel, 11 ... Charged particle, 20, 20A ... Mechanism control system, 21 ... Mechanism control board, 22 ... CPU, 23 ... System control LSI, 24 ... Bus bridge, 25 ... CPU bus arithmetic unit, 26 ... System bus arithmetic unit 27 ... Shared memory, 28 ... CPU external bus, 29 ... System bus, 30 ... System control unit, 31 ... Driver unit, 32 ... I / O, 33 ... Sensor, 34 ... Motor, 35 ... Actuator, 36 ... System interrupt 37 ... CPU interrupt, 38 ... external memory, 39 ... interrupt program, 400 ... read / write command, 401 ... transfer source address that issued read / write, 402 ... reader 405, endian, 406 ... transfer size, 407 ... read / write, 408 ... transfer data, 410 ... end command, 412, 433 ... Error presence / absence 413 ... Information included in end command, 420 ... Interrupt command, 421 ... Interrupt factor ID, 422 ... Command ID, 423 ... Priority, 424 ... Interrupt vector, 430 ... Interrupt acceptance command.

Claims (7)

装置の機構動作プログラムを実行する中央処理装置と、該中央処理装置からの信号に基づいて前記装置の各機器を制御するシステム制御部とを備え、
前記中央処理装置とシステム制御部との間に、前記中央処理装置からの信号を専用のコマンドに変換する中央処理装置バス演算部と、該中央処理装置バス演算部で変換された専用コマンドを格納する共有メモリと、該共有メモリに格納された専用コマンドを機構動作に変換するシステムバス演算部とから成るバスブリッジが設置されていることを特徴とする演算装置。 A central processing unit that executes a mechanism operation program of the apparatus, and a system control unit that controls each device of the apparatus based on a signal from the central processing unit,
Between the central processing unit and the system control unit, a central processing unit bus arithmetic unit for converting a signal from the central processing unit into a dedicated command, and a dedicated command converted by the central processing unit bus arithmetic unit are stored. And a bus bridge comprising a system bus operation unit for converting a dedicated command stored in the shared memory into a mechanism operation. 請求項１に記載の演算装置において、
割込み要因が発生した処理時には、前記システムバス演算部が割込み要因を専用のコマンドに変換する演算部となり、該システムバス演算部で変換された専用コマンドを前記共有メモリに格納し、前記中央処理装置バス演算部が、前記共有メモリに格納された専用コマンドを前記中央処理装置に応じた割込み印加方式に変換する演算部となることを特徴とする演算装置。 The arithmetic unit according to claim 1,
At the time of processing in which an interrupt factor has occurred, the system bus calculation unit becomes a calculation unit that converts the interrupt factor into a dedicated command, the dedicated command converted by the system bus calculation unit is stored in the shared memory, and the central processing unit The arithmetic unit, wherein the bus arithmetic unit serves as an arithmetic unit that converts the dedicated command stored in the shared memory into an interrupt application method according to the central processing unit. 請求項２に記載の演算装置において、
前記バスブリッジに割込みプログラムが格納されている外部メモリが接続され、該外部メモリに格納されている割込みプログラムは、前記システムバス演算部で割込み要因を専用のコマンドに変換すると同時に、前記共有メモリに格納されることを特徴とする演算装置。 The arithmetic unit according to claim 2,
An external memory in which an interrupt program is stored is connected to the bus bridge, and the interrupt program stored in the external memory converts the interrupt factor into a dedicated command in the system bus operation unit, and at the same time, in the shared memory An arithmetic device characterized by being stored. 請求項１乃至３のいずれか１項に記載の演算装置において、
前記中央処理装置バス演算部及び前記システムバス演算部は、それぞれ前記共有メモリに割込みコマンドが書き込まれるのを監視し、前記割込みコマンドが書き込まれた際には、その割込みコマンドの異常の有無をチェックし、異常ありの場合にはエラー報告を行うエラーチェック機能を備えていることを特徴とする演算装置。 In the arithmetic unit according to any one of claims 1 to 3,
The central processing unit bus arithmetic unit and the system bus arithmetic unit respectively monitor the writing of an interrupt command to the shared memory, and check whether there is an abnormality in the interrupt command when the interrupt command is written. An arithmetic unit comprising an error check function for reporting an error when there is an abnormality. 請求項１乃至４のいずれか１項に記載の演算装置において、
前記演算装置はプリント回路基板から成る機構制御ボードであり、前記回路基板には、機構制御用のプログラムを実行する中央処理装置、装置のデバイスを制御するシステムＬＳＩ及び前記デバイスを駆動する電流或いは電圧を発生させるドライバ部が搭載されていることを特徴とする演算装置。 In the arithmetic unit according to any one of claims 1 to 4,
The arithmetic unit is a mechanism control board composed of a printed circuit board. The circuit board includes a central processing unit that executes a mechanism control program, a system LSI that controls the device of the apparatus, and a current or voltage that drives the device. An arithmetic device comprising a driver unit for generating a signal. 集束させた荷電粒子線をステージ上に支持されている試料に照射して走査する荷電粒子線照射手段と、該荷電粒子線照射手段により前記荷電粒子線が照射されて走査された前記試料から発生した同種または別種の荷電粒子を検出する荷電粒子検出手段と、該荷電粒子検出手段で検出した信号を処理して前記試料の荷電粒子画像を得る画像生成手段と、装置の機構動作プログラムを実行する中央処理装置及び該中央処理装置からの信号に基づいて前記装置の各機器を制御するシステム制御部から成る演算装置を有する機構制御手段とを備え、
前記機構制御手段の演算装置は、請求項１乃至４のいずれか１項に記載の演算装置であることを特徴とする荷電粒子線応用装置。 Generated from the charged particle beam irradiating means for irradiating and scanning the focused charged particle beam onto the sample supported on the stage, and the charged particle beam irradiating and scanning the sample. A charged particle detecting means for detecting the same or different charged particles, an image generating means for obtaining a charged particle image of the sample by processing a signal detected by the charged particle detecting means, and a mechanism operation program of the apparatus. A mechanism control means having a central processing unit and an arithmetic unit composed of a system control unit for controlling each device of the device based on a signal from the central processing unit;
5. The charged particle beam application apparatus according to claim 1, wherein the arithmetic device of the mechanism control unit is the arithmetic device according to claim 1. 請求項６に記載の荷電粒子線応用装置において、
前記機構制御手段には、Ｉ／Ｏ、センサ、モータ、アクチュエータが接続され、前記試料の移動、前記ステージの制御及び前記荷電粒子線の制御を行っていることを特徴とする荷電粒子線応用装置。 The charged particle beam application apparatus according to claim 6,
A charged particle beam application apparatus characterized in that an I / O, a sensor, a motor, and an actuator are connected to the mechanism control means to perform movement of the sample, control of the stage, and control of the charged particle beam. .

Images