JP6021441B2

JP6021441B2 - 半導体装置

Info

Publication number: JP6021441B2
Application number: JP2012120284A
Authority: JP
Inventors: 昭彦野村
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2012-05-25
Filing date: 2012-05-25
Publication date: 2016-11-09
Anticipated expiration: 2032-05-25
Also published as: CN103426817A; US9892995B2; US20150348875A1; US10153228B2; US20190080987A1; US20180151476A1; JP2013247254A; US9099536B2; CN103426817B; US20130313688A1; US10580721B2

Description

本発明は、半導体装置に関し、特に、シリコン貫通電極（ＴＳＶ：Through Silicon Via）を備える半導体装置に関する。

シリコン基板等の半導体基板を貫通する貫通孔を介して電極を設ける構造を備える半導体装置やその製造方法が種々提案されている。

特開２００５−２９４３２０号公報特開２０１０−１１４２０１号公報特開２００８−５３４３０号公報

本発明者がＴＳＶを備える半導体装置およびその製造方法を鋭意研究した結果、シリコン基板に設けられた貫通孔に形成したメッキ用のシード層にピンホール等の欠陥が生じ、その欠陥からシリコン基板の表面に設けた電極層に侵食が生じてしまい、それが原因となって、半導体装置の信頼性が低くなってしまうことがあることを見出した。

本発明の主な目的は、基板に設けられた貫通電極を備えた信頼性の高い半導体装置を提供することにある

本発明の一態様によれば、
一主面と前記一主面とは反対側の他の主面とを有する半導体基板と、
前記他の主面側に設けられた前記第１の導電層と、
前記一主面から前記他の主面まで前記半導体基板を厚さ方向に貫通して前記第１の導電層を露出する貫通孔と、
前記貫通孔の側面を被覆し、前記一主面まで延在すると共に、前記第１の導電層と接続される接続部が前記半導体基板の厚さ方向に対して垂直方向に突出する突起部を有する第２の導電層と、
を備える半導体装置が提供される。

本発明によれば、基板に設けられた貫通電極を備えた信頼性の高い半導体装置が提供される。

図１−１は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図１−２は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図１−３は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図１−４は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図１−５は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図２は、図１−３（Ｆ）のＡ部の部分拡大概略縦断面図である。図３は、図１−３（Ｇ）のＢ部の部分拡大概略縦断面図である。図４は、図３のＣ部の部分拡大概略縦断面図である。図５は、図１−４（Ｈ）のＤ部の部分拡大概略縦断面図である。図６−１は、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図６−２は、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図６−３は、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図６−４は、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図７は、図６−１（Ｃ）のＥ部の部分拡大概略縦断面図である。図８は、図６−２（Ｄ）のＦ部の部分拡大概略縦断面図である。図９は、図６−２（Ｅ）のＧ部の部分拡大概略縦断面図である。図１０は、図６−３（Ｆ）のＨ部の部分拡大概略縦断面図である。図１１は、図６−３（Ｇ）のＩ部の部分拡大概略縦断面図である。図１２は、比較のための半導体装置の製造方法を説明するための概略縦断面図である。図１３は、図１２のＪ部の部分拡大概略縦断面図である。図１４は、比較のための半導体装置の製造方法を説明するための概略縦断面図である。図１５は、図１４のＫ部の部分拡大概略縦断面図である。

以下、本発明の好ましい実施の形態について図面を参照しながら説明する。

（第１の実施の形態）
図１−５（Ｊ）を参照すれば、本発明の好ましい第１の実施の形態の半導体装置１は、半導体シリコン基板１０と、酸化シリコン膜１２と、ＴｉＮ膜１４と、Ａｌ膜１６と、貫通孔２０と、ＣＶＤ酸化膜２２と、シードメタル層２４と、Ｃｕめっき層２６と、Ｃｕめっき層３０と、ソルダーレジスト３２とを備えている。

酸化シリコン膜１２は、シリコン基板１０の主面１１上に設けられている。ＴｉＮ膜１４は、酸化シリコン膜１２上に設けられている。Ａｌ膜１６は、ＴｉＮ膜１４上に設けられている。貫通孔２０は、シリコン基板１０の主面１１とは反対側の主面１３から主面１１までシリコン基板１０を貫通し、さらに酸化シリコン膜１２およびＴｉＮ膜１４を貫通し、底部にＡｌ膜１６を露出して設けられている。ＣＶＤ酸化膜２２は、貫通孔２０の側面２１およびシリコン基板１０の主面１３上に設けられている。シードメタル層２４は、貫通孔２０内のＣＶＤ酸化膜２２上および主面１３上のＣＶＤ酸化膜２２上ならびに貫通孔２０の底部に露出するＡｌ膜１６上に設けられている。Ｃｕめっき層２６は、貫通孔２０内のシードメタル層２４上および主面１３上のシードメタル層２４上ならびに貫通孔２０の底部に設けられたシードメタル層２４上に設けられている。Ｃｕめっき層３０は、貫通孔２０内のＣｕめっき層２６上および主面１３上のＣｕめっき層２６上ならびに貫通孔２０の底部に設けられたＣｕめっき層２６上に設けられている。ソルダーレジスト３２は、シリコン基板１０の主面１３上のＣＶＤ酸化膜２２上、主面１３上のＣｕめっき層３０上および貫通孔２０内のＣｕめっき層３０の開孔３１内に設けられている。なお、ＭＯＳトランジスタ等の半導体素子等の回路素子（図示せず）は、シリコン基板１０の主面１１に形成され、酸化シリコン膜１２によって覆われている。Ａｌ膜１６は、半導体装置１を接続するデバイスパッド等として用いられる。

次に、図１−１〜１−５、図２〜５を参照して本発明の好ましい第１の実施の形態の半導体装置１の製造方法を説明する。

ＭＯＳトランジスタ等の半導体素子等の回路素子（図示せず）を、シリコン基板１０の主面１１に形成する。

図１―１（Ａ）を参照すれば、次に、シリコン基板１０の主面１１上に酸化シリコン膜１２を形成し、酸化シリコン膜１２上にＴｉＮ膜１４を形成し、ＴｉＮ膜１４上にＡｌ膜１６を形成する。なお、ＴｉＮ膜１４はＡｌのマイグレーションを防止するために設けている。

図１―１（Ｂ）を参照すれば、次に、シリコン基板１０の主面１１とは反対側の主面１３上にレジスト１８を形成し、レジスト１８に選択的に開孔１９を形成する。その後、レジスト１８をマスクとしてシリコン基板１０をエッチングして、シリコン基板１０の主面１３から主面１１までシリコン基板１０を貫通する貫通孔２０を形成する。

図１―１（Ｃ）を参照すれば、次に、さらに酸化シリコン膜１２およびＴｉＮ膜１４をエッチングして、貫通孔２０の底部にＡｌ膜１６を露出させる。

図１―２（Ｄ）を参照すれば、次に、貫通孔２０の側面２１、底部およびシリコン基板１０の主面１３上に、ＣＶＤ酸化膜２２を形成する。

図１―２（Ｅ）を参照すれば、次に、ＣＶＤ酸化膜２２をエッチバックして、貫通孔２０の底部にＡｌ膜１６を露出させる。

図１―３（Ｆ）を参照すれば、次に、スパッタ法により、貫通孔２０内のＣＶＤ酸化膜２２上および主面１３上のＣＶＤ酸化膜２２上ならびに貫通孔２０の底部に露出するＡｌ膜１６上に、シードメタル層２４を形成する。シードメタル層２４は、最初にＴｉをスパッタし、その後、Ｃｕをスパッタして形成する。

図１―３（Ｇ）を参照すれば、次に、全面Ｃｕめっきにより、貫通孔２０内のシードメタル層２４上および主面１３上のシードメタル層２４上ならびに貫通孔２０の底部に設けられたシードメタル層２４上に、Ｃｕめっき層２６を形成する。Ｃｕめっき層２６は無電解めっきまたはシードメタル層２４を利用した電解めっきで行う。

図１―４（Ｈ）を参照すれば、次に、ドライフィルム２８を形成し、ドライフィルム２８に選択的に開孔２９を形成する。開孔２９は、貫通孔２０を露出し、貫通孔２０周辺のＣｕめっき層２６を露出するように形成する。

図１―４（Ｉ）を参照すれば、次に、ドライフィルム２８をマスクとして、貫通孔２０内のＣｕめっき層２６上、主面１３上であってドライフィルム２８の開孔２９内のＣｕめっき層２６上ならびに貫通孔２０の底部に設けられたＣｕめっき層２６上に、Ｃｕめっき層３０を形成する。Ｃｕめっき層３０はシードメタル層２４およびＣｕめっき層２６を利用した電解めっきで行う。

図１―５（Ｊ）を参照すれば、次に、ドライフィルム２８を除去し、その後、Ｃｕめっき層３０に覆われていないＣｕめっき層２６およびシードメタル層２４を除去する。その後、ソルダーレジスト３２を、シリコン基板１０の主面１３上のＣＶＤ酸化膜２２上、主面１３上のＣｕめっき層３０上および貫通孔２０内のＣｕめっき層３０の開孔３１内に形成する。

スパッタにより貫通孔２０内にシードメタル層２４を均一に形成するのは困難であり、貫通孔２０の底部の角部では、図２に示すように、未スパッタ部分２４１が発生する場合がある。本実施の形態では、全面Ｃｕめっきにより、シードメタル層２４上に、Ｃｕめっき層２６を形成しているので、図３に示すように、全面Ｃｕめっきにより、未スパッタ部分２４１に蓋をすることができる。Ｃｕめっきは等方成長なので、図４に示すように、未スパッタ部分２４１は、全面Ｃｕめっきにより埋め込まれる。従って、図５に示すように、ドライフィルム２８の現像液３４（炭酸ナトリウム混合液）が未スパッタ部分２４１を介してＡｌ膜１６に侵入して、Ａｌ膜１６を侵食するのを防止できる。なお、埋め込むためのＣｕめっき層２６の膜厚は１．０〜１．５μｍが好ましい。

これに対して、図１２に示すように、全面Ｃｕめっきにより、シードメタル層２４上にＣｕめっき層２６を形成せずに、シードメタル層２４上にドライフィルム２８を形成し、ドライフィルム２８に選択的に開孔２９を形成すると、図１３に示すように、ドライフィルム２８の現像液３４が未スパッタ部分２４１を介してＡｌ膜１６に侵入して、Ａｌ膜１６を侵食し、Ａｌ空洞部１６１を形成してしまう。そして、その後、図１４に示すように、ドライフィルム２８をマスクにしてシードメタル層２４上にＣｕめっき層３０を形成し、その後ソルダーレジスト３２を形成する。その後の工程の半田ボール形成時のリフロ熱や半導体装置１の実装時の実装リフロ熱、外部応力、熱ストレス等が加わると、図１５に示すように、Ａｌ空洞部１６１を起点としてＣＶＤ酸化膜２２にクラック２２１が生じ、その結果、リーク不良の可能性が高くなり、信頼性を低下させてしまう。

（第２の実施の形態）
図６−４（Ｉ）を参照すれば、本発明の好ましい第２の実施の形態の半導体装置２は、半導体シリコン基板１０と、酸化シリコン膜１２と、ＴｉＮ膜１４と、Ａｌ膜１６と、貫通孔２０と、ＣＶＤ酸化膜２２と、シードメタル層２４と、Ｃｕめっき層３０と、ソルダーレジスト３２とを備えている。

第１の実施の形態では、全面Ｃｕめっきにより、シードメタル層２４上に、Ｃｕめっき層２６を形成して、シードメタル層２４の未スパッタ部分２４１に蓋をすることにより、その後のドライフィルム２８の現像液３４（炭酸ナトリウム混合液）が未スパッタ部分２４１を介してＡｌ膜１６に侵入して、Ａｌ膜１６を侵食するのを防止したのに対して、本実施の形態では、シードメタル層２４上に、全面ＣｕめっきによりＣｕめっき層２６を形成しない。第１の実施の形態では、酸化シリコン膜１２およびＴｉＮ膜１４をエッチングして、貫通孔２０の底部にＡｌ膜１６を露出させた（図１―１（Ｃ）参照）が、本実施の形態では、酸化シリコン膜１２のみを除去し、ＴｉＮ膜１４は除去しない。従って、貫通孔２０は、シリコン基板１０の主面１１とは反対側の主面１３から主面１１までシリコン基板１０を貫通し、さらに酸化シリコン膜１２を貫通し、底部にＴｉＮ膜１４を露出して設けられている。ＣＶＤ酸化膜２２は、貫通孔２０の側面２１およびシリコン基板１０の主面１３上に設けられている。シードメタル層２４は、貫通孔２０内のＣＶＤ酸化膜２２上および主面１３上のＣＶＤ酸化膜２２上ならびに貫通孔２０の底部に露出するＴｉＮ膜１４上に設けられている。Ｃｕめっき層３０は、貫通孔２０内のシードメタル層２４上および主面１３上のシードメタル層２４上ならびに貫通孔２０の底部に設けられたシードメタル層２４上に設けられている。ソルダーレジスト３２は、シリコン基板１０の主面１３上のＣＶＤ酸化膜２２上、主面１３上のＣｕめっき層３０上および貫通孔２０内のＣｕめっき層３０の開孔３１内に設けられている。なお、酸化シリコン膜１２は、シリコン基板１０の主面１１上に設けられ、ＴｉＮ膜１４は、酸化シリコン膜１２上に設けられ、Ａｌ膜１６は、ＴｉＮ膜１４上に設けられている。ＭＯＳトランジスタ等の半導体素子等の回路素子（図示せず）は、シリコン基板１０の主面１１に形成され、酸化シリコン膜１２によって覆われている。

次に、図６−１〜６−４、図７〜１１を参照して本発明の好ましい第２の実施の形態の半導体装置２の製造方法を説明する。

図６―１（Ａ）を参照すれば、次に、シリコン基板１０の主面１１上に酸化シリコン膜１２を形成し、酸化シリコン膜１２上にＴｉＮ膜１４を形成し、ＴｉＮ膜１４上にＡｌ膜１６を形成する。なお、ＴｉＮ膜１４はＡｌのマイグレーションを防止するために設けている。

図６―１（Ｂ）を参照すれば、次に、シリコン基板１０の主面１１とは反対側の主面１３上にレジスト１８を形成し、レジスト１８に選択的に開孔１９を形成する。その後、レジスト１８をマスクとしてシリコン基板１０をエッチングして、シリコン基板１０の主面１３から主面１１までシリコン基板１０を貫通する貫通孔２０を形成する。

図６―１（Ｃ）、図７を参照すれば、次に、さらに酸化シリコン膜１２をエッチングして、貫通孔２０の底部にＴｉＮ膜１４を露出させる。

図６―２（Ｄ）、図８を参照すれば、次に、貫通孔２０の側面２１、底部およびシリコン基板１０の主面１３上に、ＣＶＤ酸化膜２２を形成する。

図６―２（Ｅ）、図９を参照すれば、次に、ＣＶＤ酸化膜２２をエッチバックして、貫通孔２０の底部にＴｉＮ膜１４を露出させる。

図６―３（Ｆ）、図１０を参照すれば、次に、スパッタ法により、貫通孔２０内のＣＶＤ酸化膜２２上および主面１３上のＣＶＤ酸化膜２２上ならびに貫通孔２０の底部に露出するＴｉＮ膜１４上に、シードメタル層２４を形成する。シードメタル層２４は、最初にＴｉをスパッタし、その後、Ｃｕをスパッタして形成する。

図６―３（Ｇ）を参照すれば、次に、ドライフィルム２８を形成し、ドライフィルム２８に選択的に開孔２９を形成する。開孔２９は、貫通孔２０を露出し、貫通孔２０周辺のシードメタル層２４を露出するように形成する。

図６―４（Ｈ）を参照すれば、次に、ドライフィルム２８をマスクとして、貫通孔２０内のシードメタル層２４上、主面１３上であってドライフィルム２８の開孔２９内のシードメタル層２４上ならびに貫通孔２０の底部に設けられたシードメタル層２４上に、Ｃｕめっき層３０を形成する。Ｃｕめっき層３０はシードメタル層２４を利用した電解めっきで行う。

図６―５（Ｉ）を参照すれば、次に、ドライフィルム２８を除去し、その後、Ｃｕめっき層３０に覆われていないシードメタル層２４を除去する。その後、ソルダーレジスト３２を、シリコン基板１０の主面１３上のＣＶＤ酸化膜２２上、主面１３上のＣｕめっき層３０上および貫通孔２０内のＣｕめっき層３０の開孔３１内に形成する。

スパッタにより貫通孔２０内にシードメタル層２４を均一に形成するのは困難であり、貫通孔２０の底部の角部では、図１１に示すように、未スパッタ部分２４２が発生する場合がある。本実施の形態では、ＴｉＮ膜１４を除去せずに残しているので、未スパッタ部分２４２が発生したとしても、ＴｉＮ膜１４がバリアとなり、ドライフィルム２８の現像液３４（炭酸ナトリウム混合液）が未スパッタ部分２４２を介してＡｌ膜１６に侵入して、Ａｌ膜１６を侵食するのを防止できる。

なお、本実施の形態のように、ＴｉＮ膜１４を除去せずに残す場合であっても、酸化シリコン膜１２をエッチングするが、貫通孔２０の底部にＴｉＮ膜１４を残す際の面内のエッチング特性のばらつきにより、ＴｉＮ膜１４が一部除去されてしまい、ドライフィルム２８の現像液３４により、未スパッタ部分２４２とＴｉＮ膜１４が一部除去されてしまった部分からＡｌ膜１６が侵食される可能性もあるので、第１の実施の形態のように、全面Ｃｕめっきにより、シードメタル層２４上に、Ｃｕめっき層２６を形成することがより好ましい。

以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。

１０半導体シリコン基板
１２酸化シリコン膜
１４ＴｉＮ膜
１６Ａｌ膜
２０貫通孔
２２ＣＶＤ酸化膜
２４シードメタル層
２６Ｃｕめっき層
２８ドライフィルム
３０Ｃｕめっき層
３２ソルダーレジスト

Claims

一主面と前記一主面とは反対側の他の主面とを有する半導体基板と、
前記他の主面側に設けられた第１の導電層と、
前記一主面から前記他の主面まで前記半導体基板を厚さ方向に貫通して前記第１の導電層を露出する貫通孔と、
前記貫通孔の側面を被覆し、前記一主面まで延在すると共に、前記第１の導電層と接続される接続部が前記半導体基板の厚さ方向に対して垂直方向に突出する突起部を有する第２の導電層と、
を備える半導体装置。
前記突起部は、前記第１の導電層の前記他の面に対向する面に形成された凹部内に設けられている請求項１記載の半導体装置。
前記突起部は、前記第１の導電層に直接接続されている請求項１又は請求項２に記載の半導体装置。
前記第２の導電層は、第３の導電層を介して前記貫通孔の側面を被覆している請求項１〜３のいずれか一項に記載の半導体装置。
前記第２の導電層は、前記貫通孔の側面に形成された絶縁層と前記第３の導電層とを介して前記貫通孔の側面を被覆している請求項４記載の半導体装置。
前記第２の導電層と前記一主面とを被覆する保護層を更に備えた請求項１〜５のいずれか一項に記載の半導体装置。
前記突起部の厚さは、前記貫通孔の中心から外側方向へ離れるに従って減少し、
前記突起部の前記貫通孔の中心から最も離れた端部の断面は、鋭角形状に形成されている請求項１〜６のいずれか一項に記載の半導体装置。
前記第２の導電層の前記貫通孔の側面を被覆する膜厚は不均一である請求項１〜７のいずれか一項に記載の半導体装置。