JP6017344B2 - Control device, control system, and data generation method - Google Patents

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Description

本発明は、制御装置、制御システム及びデータ生成方法に関する。   The present invention relates to a control device, a control system, and a data generation method.

本技術分野の背景技術として、鉄道システムでのフェイルセイフ性を確保するために３重系の装置構成となっているものや単系または２重系の制御装置に関する特開平１０−３４０１０２号公報（特許文献１）がある。この特許文献１では、段落番号０００８に、３台の制御装置から構成される３重系の制御装置と、シリアル通信の相手装置にデータを送信するときに、３重系の制御装置がそれぞれ準備したデータを互いに他系の制御装置に送信するための照合回線と、照合回線を介して他系の制御装置から受け取ったデータと自系のデータを照合する照合部と、３重系の制御装置の各々に設けられ自系の制御装置の故障検出を行う故障検出部と、照合部からの照合結果および故障検出部からの信号に基づいて相手装置にデータを送信する制御装置を選択する送信権選択部とを備えた装置が開示されている。   As background art of this technical field, Japanese Patent Laid-Open No. 10-340102 (Japanese Patent Laid-Open No. 10-340102) relating to a triple system configuration or a single or dual system control apparatus in order to ensure fail-safety in a railway system There exists patent document 1). In this patent document 1, in paragraph No. 0008, a triple control device composed of three control devices and a triple control device are prepared when data is transmitted to a counterpart device for serial communication. A verification line for transmitting the received data to the other system control device, a verification unit for verifying data received from the other system control device via the verification line and the own system data, and a triple control device And a right to select a control device for transmitting data to the counterpart device based on a result of verification from the verification unit and a signal from the failure detection unit. An apparatus including a selection unit is disclosed.

また、特許文献１では段落番号０００９に、送信すべきデータを他の２台の制御装置に送信し、自系では送信すべきデータと他の２台の制御装置から受け取ったデータを比較し、自系のデータと他系からのデートとが一致し、また、他系においても他系のデータと自系のデータとが一致し、自系の装置が故障でないときに自系の制御装置からデータを送信することが開示されている。   Further, in Patent Document 1, in paragraph number 0009, data to be transmitted is transmitted to the other two control devices, and the data to be transmitted is compared with data received from the other two control devices in the own system, When the data of the own system and the date from the other system match, and when the data of the other system and the data of the own system also match in the other system, and the system of the own system is not faulty, the control system of the own system Transmitting data is disclosed.

また、本技術分野の別の背景技術として、特開２００５−１０２０３７号公報（特許文献２）がある。この特許文献２の段落番号００４６から段落番号００５２に、「図５は、本発明によるパケット通信装置１がＴＣＰ／ＩＰ通信パケットをイーサネット（登録商標）パケットでカプセル化し送信／受信するパケットの構成の一例を示す図である。（途中略）カプセル化の際に、ＴＣＰ（ＵＤＰ）およびＩＰでは、パケットが正しいかどうかを判定するために、チェックサム演算を使用する。このチェックサム演算の対象範囲は、図５に示すように、ＴＣＰパケットの場合はＴＣＰヘッダおよびＴＣＰデータからなるＴＣＰパケット全体であり、ＵＤＰおよびＩＰの場合はヘッダのみである。送信元は、カプセル化の際にチェックサムを演算し、チェックサム情報として各ヘッダに付加する。受信側は、チェックサム情報を含めて対象範囲のチェックサムを演算し、その結果が０ならば正常、それ以外ならばエラーと判定する」と記載され、通信装置におけるチェック方法が開示されている。   As another background art in this technical field, there is JP-A-2005-102037 (Patent Document 2). In paragraph No. 0046 to paragraph No. 0052 of Patent Document 2, “FIG. 5 shows a packet configuration in which the packet communication apparatus 1 according to the present invention encapsulates a TCP / IP communication packet with an Ethernet (registered trademark) packet and transmits / receives it. In the case of encapsulation, TCP (UDP) and IP use a checksum operation in order to determine whether a packet is correct. 5, the TCP packet is the entire TCP packet composed of a TCP header and TCP data, and the UDP and IP are only the header, as shown in Fig. 5. The source sends a checksum during encapsulation. It is calculated and added to each header as checksum information. Calculates the Kkusamu, the result is 0 if normal, is described taken otherwise an error is judged "and checking method is disclosed in a communication device.

特開平１０−３４０１０２号公報Japanese Patent Laid-Open No. 10-340102 特開２００５−１０２０３７号公報JP 2005-102037 A

特許文献１には、複数の処理装置の処理結果を照合し、処理結果が正しいことを確認してからデータを送信することで、装置の故障による誤ったデータの送信を防止する制御装置が記載されている。しかし、特許文献１の制御装置では、照合を行ったデータと送信されたデータが異なったものであったとしても、それを検出することができない。   Patent Document 1 describes a control device that prevents erroneous data transmission due to device failure by collating processing results of a plurality of processing devices and transmitting data after confirming that the processing results are correct. Has been. However, in the control device of Patent Document 1, even if the collated data and the transmitted data are different, it cannot be detected.

特許文献２には、送信側でデータにチェックサムを付加し、受信側でチェックサムを確認することにより、送信データの誤りを検出する装置が記載されている。しかし、特許文献２の装置では、送信側でデータにチェックサムを付加する時点で既に送信データが誤ったものであった場合は、誤りを検出することができない。   Patent Document 2 describes an apparatus that detects an error in transmission data by adding a checksum to data on the transmission side and confirming the checksum on the reception side. However, the apparatus of Patent Document 2 cannot detect an error if the transmission data is already incorrect when the checksum is added to the data on the transmission side.

本発明の目的は、複数の処理装置で同一の処理を実行し、処理結果を照合することで誤動作を検知しデータの送信を停止する制御装置において、照合を行ったデータと送信されたデータが異なったものであることを検出することが可能な制御装置を提供することにある。   An object of the present invention is to execute the same processing in a plurality of processing devices, detect a malfunction by comparing processing results, and stop data transmission. It is an object of the present invention to provide a control device capable of detecting different things.

上記課題を解決するため、本発明の制御装置は、第１の処理装置が出力した処理結果と、第２の処理装置の処理結果に基づいて生成されたチェックコードを連結して出力するチェックコード連結回路を有する。   In order to solve the above problems, the control device of the present invention connects a processing result output from the first processing device and a check code generated based on the processing result of the second processing device and outputs the check code. It has a connection circuit.

第１の処理装置が出力した処理結果が照合を行ったデータと異なったものであった場合、第２の処理装置の処理結果に基づいて生成されたチェックコードとの間で整合性が取れなくなる。そこで、送信されたデータを受信した装置で処理結果とチェックコードの整合性を確認することにより、照合を行ったデータと送信されたデータが異なったものであることの検出を可能とできる。また、上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。   If the processing result output by the first processing device is different from the data that has been collated, consistency cannot be obtained with the check code generated based on the processing result of the second processing device. . Therefore, by confirming the consistency between the processing result and the check code in the device that has received the transmitted data, it is possible to detect that the collated data and the transmitted data are different. Problems, configurations, and effects other than those described above will be clarified by the following description of embodiments.

図１は、本発明を適用した実施例１の制御システムの構成図である。FIG. 1 is a configuration diagram of a control system according to a first embodiment to which the present invention is applied. 図２は、図１の制御システムのＲＡＭ１１２のデータ配置と処理装置１０１の処理フローの例である。FIG. 2 is an example of the data arrangement of the RAM 112 and the processing flow of the processing apparatus 101 in the control system of FIG. 図３は、図１の制御システムのチェックコード連結回路１３１の構成の第１の例を示す図である。FIG. 3 is a diagram showing a first example of the configuration of the check code connection circuit 131 of the control system of FIG. 図４は、図３のチェックコード連結回路のチェックコード記憶回路３０１のデータ配置の例である。FIG. 4 is an example of the data arrangement of the check code storage circuit 301 of the check code connection circuit of FIG. 図５は、図３のチェックコード連結回路の動作の第１の例を示す図である。FIG. 5 is a diagram illustrating a first example of the operation of the check code coupling circuit of FIG. 図６は、図３のチェックコード連結回路の動作の第２の例を示す図である。FIG. 6 is a diagram illustrating a second example of the operation of the check code coupling circuit of FIG. 図７は、図３のチェックコード連結回路の動作の第３の例を示す図である。FIG. 7 is a diagram illustrating a third example of the operation of the check code coupling circuit of FIG. 図８は、図１の制御システムのチェックコード連結回路１３１の構成の第２の例を示す図である。FIG. 8 is a diagram showing a second example of the configuration of the check code connection circuit 131 of the control system of FIG. 図９は、図８のチェックコード連結回路のチェックコード記憶回路８０１のデータ配置の例である。FIG. 9 is an example of the data arrangement of the check code storage circuit 801 of the check code connection circuit of FIG. 図１０は、図８のチェックコード連結回路の動作の例を示す図である。FIG. 10 is a diagram illustrating an example of the operation of the check code connection circuit of FIG. 図１１は、本発明を適用した実施例２の制御システムの構成図である。FIG. 11 is a configuration diagram of a control system according to the second embodiment to which the present invention is applied. 図１２は、本発明を適用した実施例３の制御システムの構成図である。FIG. 12 is a configuration diagram of a control system according to the third embodiment to which the present invention is applied. 図１３は、図１２の制御システムのスイッチ制御回路１２４３の動作の例を示す図である。FIG. 13 is a diagram illustrating an example of the operation of the switch control circuit 1243 of the control system of FIG.

以下、実施例を図面を用いて説明する。   Hereinafter, examples will be described with reference to the drawings.

また、「プログラム」を主語として処理を説明する場合がある。そのプログラムは、プロセッサ、例えば、ＭＰ（Micro Processor）やＣＰＵ（Central Processing Unit）によって実行されるもので、定められた処理をするものである。なお、適宜に記憶資源（例えば、メモリ）及び通信インタフェース装置（例えば、通信ポート）を用いながら行うため、処理の主語がプロセッサとされてもよい。プロセッサは、ＣＰＵの他に専用ハードウェアを有していても良い。コンピュータプログラムは、プログラムソースから各コンピュータにインストールされても良い。プログラムソースは、例えば、プログラム配布サーバ又は記憶メディアなどで提供されるものであっても良い。   Further, the process may be described with “program” as the subject. The program is executed by a processor, for example, an MP (Micro Processor) or a CPU (Central Processing Unit), and performs a predetermined process. Note that the processing subject may be a processor because the storage resource (for example, a memory) and a communication interface device (for example, a communication port) are used as appropriate. The processor may have dedicated hardware in addition to the CPU. The computer program may be installed on each computer from a program source. The program source may be provided by, for example, a program distribution server or a storage medium.

また、各要素、例えば、コントローラは番号などで識別可能であるが、識別可能な情報であれば、名前など他種の識別情報が用いられても良い。本発明の図及び説明において同一部分には同一符号を付与しているが、本発明が本実施例に制限されることは無く、本発明の思想に合致するあらゆる応用例が本発明の技術的範囲に含まれる。また、特に限定しない限り、各構成要素は複数でも単数でも構わない。   Each element, for example, the controller can be identified by a number or the like, but other types of identification information such as a name may be used as long as the information can be identified. In the drawings and description of the present invention, the same reference numerals are given to the same parts, but the present invention is not limited to the present embodiment, and any application examples that meet the idea of the present invention are technical. Included in the range. Further, unless specifically limited, each component may be plural or singular.

図１は、本発明を適用した制御システムの構成図の第１の例である。   FIG. 1 is a first example of a configuration diagram of a control system to which the present invention is applied.

本実施例の制御システム１００は、第１の処理装置１０１、第２の処理装置１０２、チェックコード連結回路１３１、送信停止スイッチ１３２、スイッチ制御回路１３５、制御端末１３３、機器１３４を有する。   The control system 100 of this embodiment includes a first processing device 101, a second processing device 102, a check code connection circuit 131, a transmission stop switch 132, a switch control circuit 135, a control terminal 133, and a device 134.

第１の処理装置１０１は、ＣＰＵ１１１、ＲＡＭ（Random Access Memory）１１２、ＲＯＭ（Read Only Memory）１１３、送信回路１１４、受信回路１１５、照合回路１１６を有する。これら構成要素は、内部バス１１７で相互に接続される。   The first processing device 101 includes a CPU 111, a RAM (Random Access Memory) 112, a ROM (Read Only Memory) 113, a transmission circuit 114, a reception circuit 115, and a verification circuit 116. These components are connected to each other via an internal bus 117.

第２の処理装置１０２は、ＣＰＵ１２１、ＲＡＭ１２２、ＲＯＭ１２３、インタフェース回路１２４、受信回路１２５、照合回路１２６を有する。これら構成要素は、内部バス１２７で相互に接続される。   The second processing device 102 includes a CPU 121, a RAM 122, a ROM 123, an interface circuit 124, a receiving circuit 125, and a verification circuit 126. These components are connected to each other via an internal bus 127.

受信回路１１５は、通信路１４５を介して制御端末１３３からデータを受け取り、バス１１７を介してＲＡＭ１１２に書き込む。   The receiving circuit 115 receives data from the control terminal 133 via the communication path 145 and writes it into the RAM 112 via the bus 117.

ＣＰＵ１１１はＲＯＭ１１３に格納されたプログラムに従い、以下の処理を実行する。ＣＰＵ１１１はまず、受信回路１１５がＲＡＭ１１２に書き込んだデータをバス１１７を介して読み出し、予め定められた制御処理を行った後、処理結果をバス１１７を介してＲＡＭ１１２に書き込む。   The CPU 111 executes the following processing according to the program stored in the ROM 113. First, the CPU 111 reads the data written by the receiving circuit 115 to the RAM 112 via the bus 117, performs a predetermined control process, and then writes the processing result to the RAM 112 via the bus 117.

ＣＰＵ１１１は、また、照合回路１１６がＲＡＭ１１２に書き込んだ照合結果を、バス１１７を介して受け取る。照合結果が一致を示している場合は、ＣＰＵ１１１はＲＡＭ１１２に書き込んだ処理結果から、予め定められた形式の送信データを生成し、ＲＡＭ１１２に書き込む。照合結果が不一致を示している場合は、ＣＰＵ１１１は処理を停止する。   The CPU 111 also receives the collation result written by the collation circuit 116 in the RAM 112 via the bus 117. If the collation result indicates coincidence, the CPU 111 generates transmission data in a predetermined format from the processing result written in the RAM 112 and writes it in the RAM 112. When the collation result indicates a mismatch, the CPU 111 stops the process.

照合回路１１６は、ＲＡＭ１１２からＣＰＵ１１１の処理結果を読み出し、伝送路１５０を介して照合回路１２６に送信する。照合回路１１６は、また、伝送路１５０を介して照合回路１２６から第２の処理装置１０２のＣＰＵ１２１の処理結果を受け取り、ＲＡＭ１１２から読み出したＣＰＵ１１１の処理結果と照合する。照合処理が終了すると、照合回路１１６は照合結果を、バス１１７を介してＲＡＭ１１２に書き込むとともに、伝送路１４７を介してスイッチ制御回路１３５に送信する。   The verification circuit 116 reads the processing result of the CPU 111 from the RAM 112 and transmits the result to the verification circuit 126 via the transmission path 150. The verification circuit 116 also receives the processing result of the CPU 121 of the second processing apparatus 102 from the verification circuit 126 via the transmission path 150 and compares it with the processing result of the CPU 111 read from the RAM 112. When the verification processing is completed, the verification circuit 116 writes the verification result to the RAM 112 via the bus 117 and transmits it to the switch control circuit 135 via the transmission path 147.

送信回路１１４は、ＣＰＵ１１１がＲＡＭ１１２に書き込んだ送信データを、バス１１７を介して読み出し、伝送路１４１を介してチェックコード連結回路１３１に送信する。   The transmission circuit 114 reads the transmission data written in the RAM 112 by the CPU 111 via the bus 117 and transmits it to the check code connection circuit 131 via the transmission path 141.

受信回路１２５、照合回路１２６の動作はそれぞれ、受信回路１１５、照合回路１１６の動作と同様である。   The operations of the reception circuit 125 and the verification circuit 126 are the same as the operations of the reception circuit 115 and the verification circuit 116, respectively.

なお、本実施例では照合回路１１６、１２６で照合処理を行う例を示したが、ＲＯＭ１１３、１２３に格納されたプログラムに従いＣＰＵ１１１、１２１が照合処理を行う方法も考えられる。   In this embodiment, an example is shown in which the collation circuits 116 and 126 perform collation processing. However, a method in which the CPUs 111 and 121 perform collation processing according to programs stored in the ROMs 113 and 123 is also conceivable.

ＣＰＵ１２１の動作もＣＰＵ１１１の動作とほぼ同じであるが、ＣＰＵ１２１は送信データをＲＡＭ１２２に書き込む代わりに、ＲＡＭ１２２に書き込んだ処理結果から生成されたチェックコードをＲＡＭ１２２に書き込む。なお、チェックコードとしては、前述のチェックサムの他にパリティコード、ＣＲＣ（Cyclic Redundancy Check, 巡回冗長検査）などの誤り検出符号があり、ＥＣＣ（Error Correcting Code）などの誤り訂正符号を用いてもよい。   Although the operation of the CPU 121 is almost the same as the operation of the CPU 111, the CPU 121 writes a check code generated from the processing result written in the RAM 122 into the RAM 122 instead of writing the transmission data into the RAM 122. The check code includes an error detection code such as a parity code and CRC (Cyclic Redundancy Check) in addition to the checksum described above, and an error correction code such as ECC (Error Correcting Code) may be used. Good.

インタフェース回路１２４は、ＣＰＵ１２１がＲＡＭ１２２に書き込んだチェックコードを、バス１２７を介して読み出し、伝送路１４９を介してチェックコード連結回路１３１に送信する。   The interface circuit 124 reads the check code written by the CPU 121 in the RAM 122 via the bus 127 and transmits the check code to the check code connection circuit 131 via the transmission path 149.

チェックコード連結回路１３１は、伝送路１４１を介して送信回路１１４から受け取った送信データと、伝送路１４９を介してインタフェース回路１２４から受け取ったチェックコードを連結し、伝送路１４２を介して送信停止スイッチ１３２に出力する。   The check code connection circuit 131 connects the transmission data received from the transmission circuit 114 via the transmission line 141 and the check code received from the interface circuit 124 via the transmission line 149, and transmits a transmission stop switch via the transmission line 142. It outputs to 132.

スイッチ制御回路１３５は、伝送路１４７を介して照合回路１１６から受け取った照合結果と、伝送路１４８を介して照合回路１２６から受け取った照合結果に基づき、送信停止スイッチ１３２の制御信号を信号線１５１に出力する。   The switch control circuit 135 sends a control signal for the transmission stop switch 132 to the signal line 151 based on the collation result received from the collation circuit 116 via the transmission path 147 and the collation result received from the collation circuit 126 via the transmission path 148. Output to.

送信停止スイッチ１３２は、照合回路１１６と照合回路１２６の両方の照合結果が一致であった場合のみＯＮに制御され、いずれか一方、または両方が不一致であった場合はＯＦＦに制御される。また、送信停止スイッチ１３２は、信号線１５１から受け取った制御信号に応じて内部スイッチのＯＮ／ＯＦＦを制御する。内部スイッチがＯＮの場合、送信停止スイッチ１３２は、伝送路１４２から受け取った送信データがそのまま伝送路１４３に出力される。内部スイッチがＯＦＦの場合、送信停止スイッチ１３２は、伝送路１４３には何も出力せず、伝送路１４３はアイドル状態となる。   The transmission stop switch 132 is controlled to be ON only when the collation results of both the collation circuit 116 and the collation circuit 126 are coincident, and is controlled to be OFF when either one or both are disagreement. Further, the transmission stop switch 132 controls ON / OFF of the internal switch according to the control signal received from the signal line 151. When the internal switch is ON, the transmission stop switch 132 outputs the transmission data received from the transmission path 142 to the transmission path 143 as it is. When the internal switch is OFF, the transmission stop switch 132 does not output anything to the transmission path 143, and the transmission path 143 enters an idle state.

制御端末１３３は、伝送路１４３から受け取ったデータのデータ本体とチェックコードの整合性をチェックし、受け取ったデータが正しいかどうかを確認する。整合性が取れなかった場合は、制御端末１３３は、機器１３４を安全に停止させるための制御信号を信号線１４４に出力する。整合性が取れた場合は、制御端末１３３は、受け取ったデータに予め定められた処理を行い、機器１３４の制御信号を生成して信号線１４４に出力する。また、制御端末１３３は、信号線１４６を介して機器１３４の状態を示す信号を取り込み、予め定められた処理を行った後、伝送路１４５に送信する。なお、機器１３４の例としては、鉄道車両、自動車、飛行機などの移動車両や建設機械、移動車両の運行を制御する運行システム、石油精製や発電などの各種プラント、通信装置などがあるが、これに限定されるものではない。   The control terminal 133 checks the consistency between the data body of the data received from the transmission path 143 and the check code, and confirms whether the received data is correct. When the consistency is not achieved, the control terminal 133 outputs a control signal for safely stopping the device 134 to the signal line 144. If consistency is achieved, the control terminal 133 performs a predetermined process on the received data, generates a control signal for the device 134, and outputs the control signal to the signal line 144. In addition, the control terminal 133 takes in a signal indicating the state of the device 134 via the signal line 146, performs a predetermined process, and transmits the signal to the transmission path 145. Examples of the device 134 include moving vehicles and construction machines such as railway vehicles, automobiles, and airplanes, operation systems that control the operation of moving vehicles, various plants such as oil refining and power generation, and communication devices. It is not limited to.

また、本実施例では制御端末を１つしか示していないが、複数の制御端末を有することも可能である。その場合、必要に応じて伝送路１４３、１４５に中継回路を設けてもよい。   Moreover, although only one control terminal is shown in the present embodiment, it is possible to have a plurality of control terminals. In that case, relay circuits may be provided in the transmission lines 143 and 145 as necessary.

図２は、図１の制御システムのＲＡＭ１１２のデータ配置と処理装置１０１の処理フローの例である。左側がＲＡＭ１１２のデータ配置を示し、右側が処理装置１０１の処理フローを示す。   FIG. 2 is an example of the data arrangement of the RAM 112 and the processing flow of the processing apparatus 101 in the control system of FIG. The left side shows the data arrangement of the RAM 112, and the right side shows the processing flow of the processing apparatus 101.

（１）の受信は、受信回路１１５が通信路１４５を介して受け取ったデータをＲＡＭ１１２に書き込む処理である。   The reception of (1) is a process of writing the data received by the receiving circuit 115 via the communication path 145 into the RAM 112.

（２）の制御処理は、ＣＰＵ１１１が受信データをＲＡＭ１１２から読み出し、予め定められた制御処理を行った後、処理結果をＲＡＭ１１２に書き込む処理である。   The control process (2) is a process in which the CPU 111 reads received data from the RAM 112, performs a predetermined control process, and then writes the processing result to the RAM 112.

（３）のデータ交換、照合は、照合回路１１６が照合回路１２６と処理結果を交換し、照合を行う処理である。   (3) Data exchange and collation are processes in which the collation circuit 116 exchanges processing results with the collation circuit 126 and performs collation.

（４）のヘッダ、チェックコード付加は、ＣＰＵ１１１が予め定められた形式で送信データを生成し、ＲＡＭ１１２に書き込む処理である。ここでは、送信元、送信先、データサイズの情報を含むヘッダ、及び、ヘッダまたはデータに対するチェックコードを計算して付加する例を示した。なお、ヘッダやチェックコードは、処理結果全体に対して１つ付加する場合もあるが、処理結果のサイズが大きい場合は複数に分割して、分割したそれぞれに対して別々にヘッダやチェックコードを付加してもよい。   The addition of the header and check code in (4) is a process in which the CPU 111 generates transmission data in a predetermined format and writes it in the RAM 112. Here, an example is shown in which a header including information on a transmission source, a transmission destination, and a data size, and a check code for the header or data are calculated and added. In addition, one header or check code may be added to the entire processing result, but if the size of the processing result is large, it is divided into multiple parts, and a header or check code is separately added to each divided part. It may be added.

（５）の送信は、送信回路１１４がＲＡＭ１１２から送信データを読み出し、伝送路１４１に送信する処理である。   The transmission (5) is a process in which the transmission circuit 114 reads the transmission data from the RAM 112 and transmits it to the transmission path 141.

図３は、図１の制御システム１００のチェックコード連結回路１３１の構成の第１の例を示す図である。   FIG. 3 is a diagram illustrating a first example of the configuration of the check code connection circuit 131 of the control system 100 of FIG.

本実施例のチェックコード連結回路１３１は、チェックコード記憶回路３０１、チェックコード連結位置検出回路３０２、選択回路３０３を有する。   The check code connection circuit 131 of this embodiment includes a check code storage circuit 301, a check code connection position detection circuit 302, and a selection circuit 303.

チェックコード記憶回路３０１は、伝送路１４９から処理装置１０２で生成されたチェックコードを受け取り、内部の記憶素子に格納する。チェックコード記憶回路３０１は、また、信号線３１１を介してチェックコード連結位置検出回路３０２から受け取った読み出しアドレスに対応する記憶素子に格納されたチェックコードを、信号線３１２を介して選択回路３０３に出力する。   The check code storage circuit 301 receives the check code generated by the processing device 102 from the transmission path 149 and stores it in an internal storage element. The check code storage circuit 301 also sends the check code stored in the storage element corresponding to the read address received from the check code connection position detection circuit 302 via the signal line 311 to the selection circuit 303 via the signal line 312. Output.

チェックコード連結位置検出回路３０２は、伝送路１４１から送信データを受け取り、送信データの先頭から現在受け取っているデータまでのデータ数を計数する。チェックコード連結位置検出回路３０２は、また、計数したデータ数に従い、選択回路３０３の制御信号を信号線３１３に出力する。   The check code connection position detection circuit 302 receives the transmission data from the transmission path 141, and counts the number of data from the head of the transmission data to the currently received data. The check code connection position detection circuit 302 also outputs a control signal of the selection circuit 303 to the signal line 313 according to the counted number of data.

チェックコード連結位置検出回路３０２は、また、伝送路１４１から受け取った送信データ数（送信パケット数）を計数し、チェックコード記憶回路３０１の読み出しアドレスとして信号線３１１に出力する。この読み出しアドレスにより、受け取っている送信データに対する正しいチェックコードをチェックコード記憶回路３０１から読み出して選択回路３０３に送ることができる。   The check code connection position detection circuit 302 also counts the number of transmission data (the number of transmission packets) received from the transmission path 141 and outputs it to the signal line 311 as a read address of the check code storage circuit 301. With this read address, the correct check code for the received transmission data can be read from the check code storage circuit 301 and sent to the selection circuit 303.

選択回路３０３は、計数したデータ数が予め定められた数値と等しい場合に信号線３１２のチェックコードを選択し、それ以外では伝送路１４１から受け取った送信データを選択する様に制御される。つまり、チェックコードを挿入する位置ないし置換する位置と判断した場合は、伝送路１４２にチェックコード記憶回路８０１からのチェックコードを出力し、それ以外の位置ではヘッダないし処理結果を出力し、送信停止スイッチ１３２に送る。   The selection circuit 303 is controlled to select the check code of the signal line 312 when the counted number of data is equal to a predetermined numerical value, and to select the transmission data received from the transmission line 141 otherwise. In other words, if it is determined that the check code is to be inserted or replaced, the check code from the check code storage circuit 801 is output to the transmission path 142, and the header or processing result is output at other positions, and transmission is stopped. Send to switch 132.

選択回路３０３は、また、信号線３１３を介してチェックコード連結位置検出回路３０２から受け取った制御信号に従い、伝送路１４１から受け取った送信データか信号線３１２から受け取ったチェックコードのいずれかを選択し、伝送路１４２に出力する。   The selection circuit 303 also selects either the transmission data received from the transmission line 141 or the check code received from the signal line 312 according to the control signal received from the check code connection position detection circuit 302 via the signal line 313. And output to the transmission line 142.

図４は、図３のチェックコード連結回路１３１のチェックコード記憶回路３０１のデータ配置の例である。   FIG. 4 is an example of the data arrangement of the check code storage circuit 301 of the check code connection circuit 131 of FIG.

チェックコード記憶回路３０１は、第２の処理装置１０２で生成された複数のチェックコードを格納する記憶素子を有する。図４では、チェックコード２−１からチェックコード２−３とそれ以外のチェックコードを格納する例を示している。   The check code storage circuit 301 includes a storage element that stores a plurality of check codes generated by the second processing device 102. FIG. 4 shows an example in which check codes 2-1 to 2-3 and other check codes are stored.

図５は、図３のチェックコード連結回路１３１の動作の第１の例を示す図である。   FIG. 5 is a diagram illustrating a first example of the operation of the check code connection circuit 131 of FIG.

伝送路１４１から受け取る送信データにはチェックコードは含まれておらず、送信データはヘッダと処理結果で構成されている。そこで、チェックコード連結回路１３１が、ヘッダと処理結果の間にチェックコード記憶回路３０１に格納されたチェックコード（処理装置１０２で生成されたチェックコード）を挿入して出力する。   The transmission data received from the transmission path 141 does not include a check code, and the transmission data is composed of a header and a processing result. Therefore, the check code connection circuit 131 inserts and outputs the check code (check code generated by the processing device 102) stored in the check code storage circuit 301 between the header and the processing result.

具体的には、伝送路１４１からの受信データであるヘッダ１−１と処理結果１−１の間に、チェックコード記憶回路３０１から受信したチェックコード２−１を挿入し、伝送路１４２への送信データを生成する。なお、ヘッダのサイズは全ての送信データで同一であり、チェックコードの挿入位置までの先頭からのデータ数も全ての送信データで同一である。処理結果の手前にチェックコードを挿入することにより、処理結果のサイズに変動がある場合でもチェックコードの挿入位置を一定にすることが可能となる。   Specifically, the check code 2-1 received from the check code storage circuit 301 is inserted between the header 1-1 that is received data from the transmission line 141 and the processing result 1-1. Generate transmission data. Note that the header size is the same for all transmission data, and the number of data from the beginning up to the check code insertion position is the same for all transmission data. By inserting the check code before the processing result, it is possible to make the check code insertion position constant even when the size of the processing result varies.

別の例として、送信データの末尾からチェックコードまでのデータ数を一定とする方法もある。この場合、処理結果の後ろにチェックコードを挿入する方法でも、挿入位置を一定にすることが可能である。以上のように、第１の処理装置が出力した処理結果に、第２の処理装置の処理結果に基づいて生成されたチェックコードを付加し、制御端末などの受信装置側で処理結果とチェックコードの整合性を確認する。これにより、処理装置間で照合を行った処理結果と、処理装置から送信された処理結果が異なったものであることを検出することが可能となる。   As another example, there is a method in which the number of data from the end of transmission data to the check code is made constant. In this case, the insertion position can be made constant even by a method of inserting a check code after the processing result. As described above, a check code generated based on the processing result of the second processing device is added to the processing result output by the first processing device, and the processing result and the check code are received on the receiving device side such as the control terminal. Check the consistency of. As a result, it is possible to detect that the result of processing performed between the processing devices is different from the processing result transmitted from the processing device.

図６は、図３のチェックコード連結回路１３１の動作の第２の例を示す図である。   FIG. 6 is a diagram illustrating a second example of the operation of the check code connection circuit 131 of FIG.

伝送路１４１から受け取る送信データにもチェックコードが含まれており、このチェックコードをチェックコード記憶回路３０１に格納されたチェックコードに置き換えて出力する。具体的には、伝送路１４１から受信データのチェックコード１−１を、チェックコード記憶回路３０１から受信したチェックコード２−１で置き換えて伝送路１４２への送信データを生成する。   The transmission data received from the transmission line 141 also includes a check code. The check code is replaced with the check code stored in the check code storage circuit 301 and output. Specifically, the check code 1-1 of the reception data from the transmission path 141 is replaced with the check code 2-1 received from the check code storage circuit 301, and the transmission data to the transmission path 142 is generated.

チェックコードの位置に関しては図５と同様、処理結果の後に配置し、送信データの末尾からチェックコードまでのデータ数を一定とする方法も考えられる。   Regarding the position of the check code, a method of arranging after the processing result and making the number of data from the end of the transmission data to the check code constant can be considered as in FIG.

図６の例では、図５での利点に加え第１の処理装置１０１が送信するデータにチェックコードを含ませることができるため、ＣＰＵ１１１で実行する送信データ作成プログラムを従来の処理装置から流用できるという利点がある。   In the example of FIG. 6, in addition to the advantages of FIG. 5, the check data can be included in the data transmitted by the first processing device 101, so the transmission data creation program executed by the CPU 111 can be diverted from the conventional processing device. There is an advantage.

図７は、図３のチェックコード連結回路１３１の動作の第３の例を示す図である。   FIG. 7 is a diagram illustrating a third example of the operation of the check code concatenation circuit 131 of FIG.

伝送路１４１から受け取る送信データはチェックコードの位置に不正コード（処理結果から生成されるチェックコードと一致しないコード）が格納されており、この不正コードをチェックコード記憶回路３０１に格納されたチェックコードに置き換えて出力する。具体的には、伝送路１４１からの受信データであるヘッダ１−１と処理結果１−１の間の不正コード−１を、チェックコード記憶回路３０１から受信したチェックコード２−１で置き換えて伝送路１４２への送信データを生成する。   In the transmission data received from the transmission line 141, an illegal code (a code that does not match the check code generated from the processing result) is stored at the check code position. This incorrect code is stored in the check code storage circuit 301. Replace with and output. Specifically, the illegal code-1 between the header 1-1 and the processing result 1-1, which is the received data from the transmission line 141, is replaced with the check code 2-1 received from the check code storage circuit 301 and transmitted. Data to be transmitted to the path 142 is generated.

図７の例では、チェックコード連結回路１３１が誤動作してチェックコードの置き換えが行われなかった場合に、ヘッダや処理結果と不正コードの間で整合性が取れないため、制御端末１３３による整合性チェックにより、チェックコード連結回路１３１が誤動作したことを検出することが可能であるという更なる利点がある。   In the example of FIG. 7, when the check code linking circuit 131 malfunctions and the check code is not replaced, consistency between the header and the processing result and the illegal code cannot be obtained. There is a further advantage that the check can detect that the check code connecting circuit 131 malfunctions.

図８は、図１の制御システム１００のチェックコード連結回路１３１の構成の第２の例を示す図である。   FIG. 8 is a diagram illustrating a second example of the configuration of the check code connection circuit 131 of the control system 100 of FIG.

本実施例のチェックコード連結回路１３１は、チェックコード記憶回路８０１、チェックコード連結位置検出回路８０２、選択回路８０３を有する。   The check code connection circuit 131 of this embodiment includes a check code storage circuit 801, a check code connection position detection circuit 802, and a selection circuit 803.

チェックコード記憶回路８０１は、伝送路１４９からチェックコード、及びチェックコードを連結する場所に関する情報を受け取り、内部の記憶素子に格納する。また、チェックコード記憶回路８０１は、信号線３１１を介してチェックコード連結位置検出回路８０２から受け取った読み出しアドレスに対応する記憶素子に格納されたチェックコードを、信号線３１２を介して選択回路３０３に出力する。そして、チェックコード記憶回路８０１は、チェックコードを連結する場所に関する情報を、信号線８１１を介してチェックコード連結位置検出回路８０２に出力する。   The check code storage circuit 801 receives the check code from the transmission path 149 and information related to the place where the check code is connected, and stores the information in the internal storage element. In addition, the check code storage circuit 801 sends the check code stored in the storage element corresponding to the read address received from the check code connection position detection circuit 802 via the signal line 311 to the selection circuit 303 via the signal line 312. Output. Then, the check code storage circuit 801 outputs information on the location where the check code is connected to the check code connection position detection circuit 802 via the signal line 811.

チェックコード連結位置検出回路８０２は、伝送路１４１から送信データを受け取り、送信データの先頭から現在受け取っているデータまでのデータ数を計数する。また、チェックコード連結位置検出回路８０２は、計数したデータ数と信号線８１１を介してチェックコード記憶回路８０１から受け取ったチェックコードを連結する場所に関する情報に従い、選択回路３０３の制御信号を信号線３１３に出力する。チェックコード連結位置検出回路８０２は、また、チェックコードを連結した回数を計数し、チェックコード記憶回路８０１の読み出しアドレスとして信号線３１１に出力する。   The check code connection position detection circuit 802 receives transmission data from the transmission path 141 and counts the number of data from the beginning of the transmission data to the currently received data. In addition, the check code connection position detection circuit 802 sends the control signal of the selection circuit 303 to the signal line 313 according to the information regarding the number of counted data and the place where the check code received from the check code storage circuit 801 is connected via the signal line 811. Output to. The check code connection position detection circuit 802 also counts the number of times that the check code is connected, and outputs it to the signal line 311 as a read address of the check code storage circuit 801.

選択回路３０３は、計数したデータ数が信号線８１１から受け取った位置と等しい場合に信号線３１２のチェックコードを選択し、それ以外では伝送路１４１から受け取った送信データを選択する様に制御される。   The selection circuit 303 is controlled to select the check code of the signal line 312 when the counted number of data is equal to the position received from the signal line 811, and to select the transmission data received from the transmission line 141 otherwise. .

また、選択回路３０３は、信号線３１３を介してチェックコード連結位置検出回路８０２から受け取った制御信号に従い、伝送路１４１から受け取った送信データか信号線３１２から受け取ったチェックコードのいずれかを選択し、伝送路１４２に出力する。   The selection circuit 303 selects either the transmission data received from the transmission line 141 or the check code received from the signal line 312 according to the control signal received from the check code connection position detection circuit 802 via the signal line 313. And output to the transmission line 142.

図９は、図８のチェックコード連結回路のチェックコード記憶回路８０１のデータ配置の例である。   FIG. 9 is an example of the data arrangement of the check code storage circuit 801 of the check code connection circuit of FIG.

チェックコード記憶回路８０１には、チェックコード（Ｃ２−？）、及び、チェックコードを連結する場所に関する情報（Ｐ−？、Ａ−？）が格納される。Ｐ−？はパケット番号で、何個目の送信データにチェックコード（Ｃ２−？）を連結するかを示す数値であり、Ａ−？は置換アドレスで、送信データの先頭からチェックコードを連結する位置までのデータ数を示す数値である。   The check code storage circuit 801 stores a check code (C2-?) And information (P- ?, A-?) Relating to a place where the check code is connected. P-? Is a packet number, which is a numerical value indicating how many pieces of transmission data are to be linked with the check code (C2-?). Is a replacement address, which is a numerical value indicating the number of data from the beginning of the transmission data to the position where the check code is linked.

図１０は、図８のチェックコード連結回路１３１の動作の例を示す図である。   FIG. 10 is a diagram illustrating an example of the operation of the check code connection circuit 131 of FIG.

最初の送信データはチェックコードを置換する場所が１箇所しかなく、チェックコード記憶回路８０１に格納されたＡ−１で指定された場所にあるデータがチェックコード記憶回路８０１に格納されたＣ２−１に置き換えられる。この図には記載していないが、チェックコード記憶回路８０１のＰ−１には１個目の送信データであることを示す数値が格納されている。   The first transmission data has only one place where the check code is replaced, and the data at the place specified by A-1 stored in the check code storage circuit 801 is C2-1 stored in the check code storage circuit 801. Is replaced by Although not shown in this figure, P-1 of the check code storage circuit 801 stores a numerical value indicating the first transmission data.

２番目の送信データはチェックコードを置換する場所が２箇所あり、チェックコード記憶回路８０１に格納されたＡ−２、Ａ−３で指定された場所にあるデータがチェックコード記憶回路８０１に格納されたＣ２−２、Ｃ２−３に置き換えられる。Ｃ２−２はヘッダに対するチェックコードであり、Ｃ２−３は処理結果に対するチェックコードである。この図には記載していないが、チェックコード記憶回路８０１のＰ−２、Ｐ−３には２番目の送信データであることを示す数値が格納されている。   In the second transmission data, there are two places where the check code is replaced, and the data at the place specified by A-2 and A-3 stored in the check code storage circuit 801 is stored in the check code storage circuit 801. It is replaced with C2-2 and C2-3. C2-2 is a check code for the header, and C2-3 is a check code for the processing result. Although not shown in this figure, P-2 and P-3 of the check code storage circuit 801 store numerical values indicating the second transmission data.

図９及び図１０の例では、送信データ毎に連結するチェックコードの数や連結位置が異なっていても、チェックコードの連結を行うことが可能である、という利点がある。更に、ヘッダと処理結果それぞれにチェックコードを付加することで、エラー発生箇所を直ぐに特定できるという効果もある。   The example of FIGS. 9 and 10 has an advantage that check codes can be connected even if the number of check codes to be connected and the connection position differ for each transmission data. Furthermore, by adding a check code to each of the header and the processing result, there is an effect that an error occurrence location can be immediately identified.

図１１は、本発明を適用した実施例２の制御システムの構成図である。   FIG. 11 is a configuration diagram of a control system according to the second embodiment to which the present invention is applied.

本実施例の制御システム１１００は、第１の処理装置１１０１、第２の処理装置１１０２、チェックコード連結回路１３１、送信停止スイッチ１３２、制御端末１３３、機器１３４を有する。   The control system 1100 of this embodiment includes a first processing device 1101, a second processing device 1102, a check code connection circuit 131, a transmission stop switch 132, a control terminal 133, and a device 134.

第１の処理装置１１０１は、ＣＰＵ１１１、ＲＡＭ１１２、ＲＯＭ１１３、送信回路１１４、受信回路１１５、転送制御回路１１１６を有する。   The first processing device 1101 includes a CPU 111, a RAM 112, a ROM 113, a transmission circuit 114, a reception circuit 115, and a transfer control circuit 1116.

第２の処理装置１１０２は、ＣＰＵ１２１、ＲＡＭ１２２、ＲＯＭ１２３、インタフェース回路１２４、受信回路１２５、照合回路１１２６を有する。   The second processing device 1102 includes a CPU 121, a RAM 122, a ROM 123, an interface circuit 124, a receiving circuit 125, and a verification circuit 1126.

本実施例の図１１の制御システム１１００と図１の制御システム１００の相違は、照合回路を第２の処理装置１１０２にのみ設けた点である。また、図１１で図１と同じ符号を付加した回路の動作は、図１と同じである。   A difference between the control system 1100 of FIG. 11 and the control system 100 of FIG. 1 is that a verification circuit is provided only in the second processing device 1102. Also, the operation of the circuit to which the same reference numerals as in FIG. 1 are added in FIG. 11 is the same as FIG.

転送制御回路１１１６は、ＲＡＭ１１２に格納されたＣＰＵ１１１の処理結果を、伝送路１１５０を介して照合回路１１２６に送信する。転送制御回路１１１６は、また、照合回路１１２６から伝送路１１５０を介して照合結果を受け取り、バス１１７を介してＲＡＭ１１２に書き込む。   The transfer control circuit 1116 transmits the processing result of the CPU 111 stored in the RAM 112 to the verification circuit 1126 via the transmission path 1150. The transfer control circuit 1116 also receives the verification result from the verification circuit 1126 via the transmission path 1150 and writes it to the RAM 112 via the bus 117.

照合回路１１２６は、伝送路１１５０を介して転送制御回路１１１６からＣＰＵ１１１の処理結果を受け取るとともに、ＲＡＭ１２２からＣＰＵ１２１の処理結果を読み出し、両者を照合する。照合回路１１２６は、照合処理が終了すると照合結果を、バス１２７を介してＲＡＭ１２２に書き込むとともに、伝送路１１５０を介して転送制御回路１１１６に送信する。照合回路１１２６は、また、伝送路１１４８を介して送信停止スイッチ１３２の制御信号を出力する。送信停止スイッチ１３２は、照合結果が一致の時にＯＮ、不一致の時にＯＦＦに制御される。   The verification circuit 1126 receives the processing result of the CPU 111 from the transfer control circuit 1116 via the transmission path 1150, reads the processing result of the CPU 121 from the RAM 122, and verifies both. When the verification process is completed, the verification circuit 1126 writes the verification result to the RAM 122 via the bus 127 and transmits it to the transfer control circuit 1116 via the transmission path 1150. The verification circuit 1126 also outputs a control signal for the transmission stop switch 132 via the transmission line 1148. The transmission stop switch 132 is controlled to be ON when the collation result is coincident and OFF when it is not coincident.

実施例２では、実施例１と同様な効果に加え、図１のスイッチ制御回路１３５が不要となるため、図１に比べて制御システムの簡略化が図られるという利点がある。   In the second embodiment, in addition to the same effects as those of the first embodiment, the switch control circuit 135 of FIG. 1 is not necessary, so that there is an advantage that the control system can be simplified compared to FIG.

図１２は、本発明を適用した実施例３の制御システムの構成図である。   FIG. 12 is a configuration diagram of a control system according to the third embodiment to which the present invention is applied.

本実施例の制御システム１２００は、第１の処理装置１２０１、第２の処理装置１２０２、第３の処理装置１２０３、送信停止スイッチ１２４１、１２４２、スイッチ制御回路１２４３、選択回路１２４４、チェックコード連結回路１２４５、制御端末１２４６、機器１２４７を有する。   The control system 1200 of this embodiment includes a first processing device 1201, a second processing device 1202, a third processing device 1203, transmission stop switches 1241 and 1242, a switch control circuit 1243, a selection circuit 1244, and a check code connection circuit. 1245, a control terminal 1246, and a device 1247.

第１の処理装置１２０１は、ＣＰＵ１２１１、ＲＡＭ１２１２、ＲＯＭ１２１３、送信回路１２１４、受信回路１２１５、照合回路１２１６を有する。これら構成要素は、内部バス１２１７で相互に接続される。   The first processing device 1201 includes a CPU 1211, a RAM 1212, a ROM 1213, a transmission circuit 1214, a reception circuit 1215, and a verification circuit 1216. These components are connected to each other via an internal bus 1217.

第２の処理装置１２０２は、ＣＰＵ１２２１、ＲＡＭ１２２２、ＲＯＭ１２２３、インタフェース回路１２２４、送信回路１２２５、受信回路１２２６、照合回路１２２７を有する。これら構成要素は、内部バス１２２８で相互に接続される。   The second processing device 1202 includes a CPU 1221, a RAM 1222, a ROM 1223, an interface circuit 1224, a transmission circuit 1225, a reception circuit 1226, and a collation circuit 1227. These components are connected to each other by an internal bus 1228.

第３の処理装置１２０３は、ＣＰＵ１２３１、ＲＡＭ１２３２、ＲＯＭ１２３３、インタフェース回路１２３４、受信回路１２３５、照合回路１２３６を有する。これら構成要素は、内部バス１２３７で相互に接続される。   The third processing device 1203 includes a CPU 1231, a RAM 1232, a ROM 1233, an interface circuit 1234, a reception circuit 1235, and a verification circuit 1236. These components are connected to each other by an internal bus 1237.

本実施例は、３重多数決の構成となっており、第１の処理装置１２０１、第２の処理装置１２０２、第３の処理装置１２０３のいずれか１つに誤動作が発生し処理結果が不正となった場合でも、残りの２つで正しいデータの送信を継続することが可能である。   In this embodiment, the configuration is a triple majority, and a malfunction occurs in any one of the first processing device 1201, the second processing device 1202, and the third processing device 1203, and the processing result is invalid. Even in such a case, it is possible to continue transmission of correct data with the remaining two.

受信回路１２１５、受信回路１２２６、受信回路１２３５の動作は、図１の受信回路１１５の動作と同様である。   The operations of the reception circuit 1215, the reception circuit 1226, and the reception circuit 1235 are similar to the operation of the reception circuit 115 in FIG.

ＣＰＵ１２１１の動作は、図１のＣＰＵ１１１とほぼ同じであるが、照合結果の判定の際は、ＣＰＵ１２２１、ＣＰＵ１２３１のいずれかの処理結果がＣＰＵ１２１１の処理結果と一致した場合に送信データの生成処理を行い、両方の処理結果がＣＰＵ１２１１との処理結果と不一致の場合は処理を停止する。   The operation of the CPU 1211 is almost the same as that of the CPU 111 in FIG. 1, but when determining the collation result, the transmission data is generated when the processing result of either the CPU 1221 or the CPU 1231 matches the processing result of the CPU 1211. If both the processing results do not match the processing results with the CPU 1211, the processing is stopped.

ＣＰＵ１２２１の動作は、ＣＰＵ１２１１とほぼ同じであるが、それに加えて、チェックコード連結回路１２４５に送信するチェックコードをＲＡＭ１２２２に書き込む。   The operation of the CPU 1221 is almost the same as that of the CPU 1211, but in addition, a check code to be transmitted to the check code connection circuit 1245 is written in the RAM 1222.

ＣＰＵ１２３１の動作は、ＣＰＵ１２２１の動作とほぼ同じであるが、送信データの生成処理は行わない。   The operation of the CPU 1231 is almost the same as the operation of the CPU 1221, but the transmission data generation process is not performed.

照合回路１２１６、照合回路１２２７、照合回路１２３６の動作は、図１の照合回路１１６、照合回路１２６と同様であるが、３者の間で伝送路１２５１、１２５２、１２５３を介してデータの交換を行い、３つの照合結果を生成するところが異なる。   The operations of the verification circuit 1216, the verification circuit 1227, and the verification circuit 1236 are the same as those of the verification circuit 116 and the verification circuit 126 of FIG. 1, but data is exchanged between the three parties via the transmission paths 1251, 1252, and 1253. This is different in that three verification results are generated.

送信回路１２１４、送信回路１２２５の動作は、図１の送信回路１１４と同様である。   The operations of the transmission circuit 1214 and the transmission circuit 1225 are the same as those of the transmission circuit 114 in FIG.

インタフェース回路１２２４、インタフェース回路１２３４の動作は、図１のインタフェース回路１２４と同様である。   The operations of the interface circuit 1224 and the interface circuit 1234 are the same as those of the interface circuit 124 in FIG.

スイッチ制御回路１２４３は、伝送路１２５６、１２５７、１２５８を介して照合回路１２１６、１２２７、１２３６から照合結果を受け取り、信号線１２５９、１２６０、１２６１を介して、送信停止スイッチ１２４１、１２４２、選択回路１２４４の制御信号を出力する。送信停止スイッチ１２４１、１２４２、選択回路１２４４の制御方法に関しては後述する。   The switch control circuit 1243 receives the collation results from the collation circuits 1216, 1227, and 1236 via the transmission lines 1256, 1257, and 1258, and the transmission stop switches 1241 and 1242 and the selection circuit 1244 via the signal lines 1259, 1260, and 1261, respectively. The control signal is output. A method for controlling the transmission stop switches 1241 and 1242 and the selection circuit 1244 will be described later.

送信停止スイッチ１２４１、１２４２の動作は、図１の送信停止スイッチ１３２と同様である。   The operations of the transmission stop switches 1241 and 1242 are the same as those of the transmission stop switch 132 in FIG.

チェックコード連結回路１２４５、制御端末１２４６の動作はそれぞれ、図１のチェックコード連結回路１３１、制御端末１３３と同様である。   The operations of the check code connection circuit 1245 and the control terminal 1246 are the same as those of the check code connection circuit 131 and the control terminal 133 in FIG.

図１３は、図１２の制御システムのスイッチ制御回路１２４３の動作の例を示す図である。   FIG. 13 is a diagram illustrating an example of the operation of the switch control circuit 1243 of the control system of FIG.

ＣＰＵ１２１１とＣＰＵ１２２１の処理結果が一致（“ｙｅｓ”）している場合は、ＣＰＵ１２１１とＣＰＵ１２２１の処理結果が正しいと判断される。そのため、スイッチ制御回路１２４３は、送信停止スイッチ１２４１をＯＮ、送信停止スイッチ１２４２をＯＦＦとして、第１の処理装置１２０１の処理結果を送信データとしてチェックコード連結回路１２４５に出力するよう制御する。また、スイッチ制御回路１２４３は、選択回路１２４４を第２の処理装置１２０２のインタフェース回路１２２４の出力であるチェックコードを選択する様に制御する。   When the processing results of the CPU 1211 and the CPU 1221 match (“yes”), it is determined that the processing results of the CPU 1211 and the CPU 1221 are correct. Therefore, the switch control circuit 1243 controls the transmission stop switch 1241 to be ON and the transmission stop switch 1242 to be OFF so that the processing result of the first processing device 1201 is output to the check code connection circuit 1245 as transmission data. Further, the switch control circuit 1243 controls the selection circuit 1244 to select a check code that is an output of the interface circuit 1224 of the second processing device 1202.

ＣＰＵ１２１１とＣＰＵ１２２１の処理結果が不一致（“ｎｏ”）で、ＣＰＵ１２１１とＣＰＵ１２３１の処理結果が一致（“ｙｅｓ”）している場合は、ＣＰＵ１２２１の処理結果が不正であり、ＣＰＵ１２１１とＣＰＵ１２３１の処理結果が正しいと判断される。そのため、スイッチ制御回路１２４３は、送信停止スイッチ１２４１をＯＮ、送信停止スイッチ１２４２をＯＦＦとして、第１の処理装置１２０１の処理結果を送信データとしてチェックコード連結回路１２４５に出力するよう制御する。また、選択回路１２４４を、第３の処理装置１２０３のインタフェース回路１２３４の出力であるチェックコードを選択する様に制御する。   When the processing results of the CPU 1211 and the CPU 1221 do not match (“no”) and the processing results of the CPU 1211 and the CPU 1231 match (“yes”), the processing result of the CPU 1221 is invalid, and the processing results of the CPU 1211 and the CPU 1231 are incorrect. Judged to be correct. Therefore, the switch control circuit 1243 controls the transmission stop switch 1241 to be ON and the transmission stop switch 1242 to be OFF so that the processing result of the first processing device 1201 is output to the check code connection circuit 1245 as transmission data. Further, the selection circuit 1244 is controlled so as to select a check code that is an output of the interface circuit 1234 of the third processing device 1203.

ＣＰＵ１２１１とＣＰＵ１２２１の処理結果が不一致（“ｎｏ”）、かつ、ＣＰＵ１２１１とＣＰＵ１２３１の処理結果が不一致（“ｎｏ”）で、ＣＰＵ１２２１とＣＰＵ１２３１の処理結果が一致（“ｙｅｓ”）している場合は、ＣＰＵ１２１１の処理結果が不正であり、ＣＰＵ１２２１とＣＰＵ１２３１の処理結果が正しいと判断される。そのため、スイッチ制御回路１２４３は、送信停止スイッチ１２４１をＯＦＦ、送信停止スイッチ１２４２をＯＮをとして、第２の処理装置１２０２の処理結果を送信データとしてチェックコード連結回路１２４５に出力するよう制御する。また、スイッチ制御回路１２４３は、選択回路１２４４を、第３の処理装置１２０３のインタフェース回路１２３４の出力であるチェックコードを選択する様に制御する。   When the processing results of the CPU 1211 and the CPU 1221 do not match (“no”), the processing results of the CPU 1211 and the CPU 1231 do not match (“no”), and the processing results of the CPU 1221 and the CPU 1231 match (“yes”), It is determined that the processing result of the CPU 1211 is invalid and the processing results of the CPU 1221 and the CPU 1231 are correct. Therefore, the switch control circuit 1243 sets the transmission stop switch 1241 to OFF and the transmission stop switch 1242 to ON, and controls to output the processing result of the second processing device 1202 to the check code connection circuit 1245 as transmission data. In addition, the switch control circuit 1243 controls the selection circuit 1244 so as to select the check code that is the output of the interface circuit 1234 of the third processing device 1203.

ＣＰＵ１２１１とＣＰＵ１２２１の処理結果が不一致（“ｎｏ”）、かつ、ＣＰＵ１２１１とＣＰＵ１２３１の処理結果が不一致（“ｎｏ”）、かつ、ＣＰＵ１２２１とＣＰＵ１２３１の処理結果が不一致（“ｎｏ”）の場合は、どのＣＰＵの処理結果が正しいか不明である。そのため、スイッチ制御回路１２４３は、送信停止スイッチ１２４１をＯＦＦ、送信停止スイッチ１２４２をＯＦＦをとして、データの送信を遮断する。この場合、選択回路１２４４の出力は意味を持たないため、選択回路１２４４の制御信号はいずれを出力しても良い。   If the processing results of CPU 1211 and CPU 1221 do not match ("no"), the processing results of CPU 1211 and CPU 1231 do not match ("no"), and the processing results of CPU 1221 and CPU 1231 do not match ("no") Whether the processing result of the CPU is correct is unknown. Therefore, the switch control circuit 1243 sets the transmission stop switch 1241 to OFF and the transmission stop switch 1242 to OFF to block data transmission. In this case, since the output of the selection circuit 1244 has no meaning, any control signal of the selection circuit 1244 may be output.

以上の動作により、第１の処理装置１２０１、第２の処理装置１２０２、第３の処理装置１２０３のうちいずれか１つが誤動作し処理結果が不正となった場合でも、残りの２つのうちの１つの処理装置の処理結果と、別の処理装置のチェックコードを連結して送信することが可能となり、制御端末１２４６で受け取ったデータが正しいかどうかを確認することが可能となる。   Even if one of the first processing device 1201, the second processing device 1202, and the third processing device 1203 malfunctions due to the above operation and the processing result becomes invalid, one of the remaining two The processing result of one processing device and the check code of another processing device can be connected and transmitted, and it is possible to check whether the data received by the control terminal 1246 is correct.

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。
また、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。 In addition, this invention is not limited to an above-described Example, Various modifications are included.
The above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described. Further, a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment. Further, it is possible to add, delete, and replace other configurations for a part of the configuration of each embodiment.

また、上記の各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現してもよい。   Each of the above-described configurations, functions, processing units, processing means, and the like may be realized by hardware by designing a part or all of them with, for example, an integrated circuit. Each of the above-described configurations, functions, and the like may be realized by software by interpreting and executing a program that realizes each function by the processor.

各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の記録装置、または、ＩＣカード、ＳＤカード、ＤＶＤ等の記録媒体に置いてもよい。   Information such as programs, tables, and files for realizing each function may be stored in a recording device such as a memory, a hard disk, or an SSD (Solid State Drive), or a recording medium such as an IC card, an SD card, or a DVD.

また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。   Further, the control lines and information lines indicate what is considered necessary for the explanation, and not all the control lines and information lines on the product are necessarily shown. Actually, it may be considered that almost all the components are connected to each other.

１００ 制御システム
１０１ 第１の処理装置
１０２ 第２の処理装置
１１６、１２６ 照合回路
１３２ 送信停止スイッチ
１３５ スイッチ制御回路
１３１ チェックコード連結回路
１３３ 制御端末
３０１ チェックコード記憶回路
３０２ チェックコード連結位置検出回路
８０１ チェックコード記憶回路
８０２ チェックコード連結位置検出回路
１１００ 制御システム
１１０１ 第１の処理装置
１１０２ 第２の処理装置
１１２６ 照合回路
１２００ 制御システム
１２０１ 第１の処理装置
１２０２ 第２の処理装置
１２０３ 第３の処理装置
１２１６、１２２７、１２３６ 照合回路
１２４１、１２４２ 送信停止スイッチ
１２４３ スイッチ制御回路
１２４５ チェックコード連結回路
１２４６ 制御端末 DESCRIPTION OF SYMBOLS 100 Control system 101 1st processing apparatus 102 2nd processing apparatus 116,126 Verification circuit 132 Transmission stop switch 135 Switch control circuit 131 Check code connection circuit 133 Control terminal 301 Check code storage circuit 302 Check code connection position detection circuit 801 Check Code storage circuit 802 Check code connection position detection circuit 1100 Control system 1101 First processing unit 1102 Second processing unit 1126 Verification circuit 1200 Control system 1201 First processing unit 1202 Second processing unit 1203 Third processing unit 1216 , 1227, 1236 Verification circuit 1241, 1242 Transmission stop switch 1243 Switch control circuit 1245 Check code connection circuit 1246 Control terminal

Claims (5)

同一の処理を実行する第１の処理装置および第２の処理装置と、
前記第１の処理装置による第１の処理結果と前記第２の処理装置による第２の処理結果から生成されたチェックコードとを連結したデータを生成して送信するチェックコード連結回路と
を備え、
前記第１の処理結果と前記第２の処理結果とを照合して不一致の場合には、前記データの送信を停止し、
前記チェックコード連結回路は、１つ以上の前記チェックコードおよび前記第１の処理結果に対して前記チェックコードの連結位置を示す情報を格納するチェックコード記憶回路を有し、当該チェックコード記憶回路に格納された前記チェックコードおよび前記連結位置を示す情報に基づいて前記第１の処理結果と前記チェックコードとを連結する
ことを特徴とする制御装置。 A first processing device and a second processing device that perform the same processing;
The first first by the processing unit of the processing result and the previous SL and the check code concatenation circuit generating and transmitting data obtained by connecting the check code generated from the second processing result of the second processing unit <br /> with a,
In the case where the first processing result and the second processing result are compared and do not match, the transmission of the data is stopped,
The check code connection circuit includes a check code storage circuit that stores information indicating a connection position of the check code with respect to the one or more check codes and the first processing result, and the check code storage circuit includes The control apparatus, wherein the first processing result and the check code are connected based on the stored check code and information indicating the connection position . 同一の処理を実行する第１の処理装置および第２の処理装置と、
前記第１の処理装置による第１の処理結果と前記第２の処理装置による第２の処理結果から生成されたチェックコードとを連結したデータを生成して送信するチェックコード連結回路と
を備え、
前記第１の処理結果と前記第２の処理結果とを照合して不一致の場合には、前記データの送信を停止し、
前記第１の処理結果に対して当該処理結果から生成されたチェックコードとは一致しない誤ったチェックコードが付加され、
前記チェックコード連結回路は、前記誤ったチェックコードを前記第２の処理結果から生成された前記チェックコードに置き換えて前記第１の処理結果と連結する
ことを特徴とする制御装置。 A first processing device and a second processing device that perform the same processing;
A check code concatenation circuit that generates and transmits data obtained by concatenating a first processing result by the first processing device and a check code generated from the second processing result by the second processing device;
With
In the case where the first processing result and the second processing result are compared and do not match, the transmission of the data is stopped,
An erroneous check code that does not match the check code generated from the processing result is added to the first processing result,
The control device, wherein the check code connecting circuit replaces the erroneous check code with the check code generated from the second processing result and connects the check code to the first processing result . 請求項１または２に記載の制御装置であって、
前記第１の処理装置および前記第２の処理装置は、同一の処理を実行する３つの処理装置から選択した２つの処理装置の全ての組み合わせであり、
前記データの送信を停止するのは、前記２つの処理装置の全ての組み合わせで前記不一致を検知した時に限られる
ことを特徴とする制御装置。 The control device according to claim 1 or 2 ,
The first processing device and the second processing device are all combinations of two processing devices selected from three processing devices that perform the same processing,
The control device is characterized in that the transmission of the data is stopped only when the mismatch is detected in all combinations of the two processing devices. 請求項１〜３のいずれか一項に記載の制御装置と当該制御装置に接続された１つ以上の制御端末とを含む制御システムであって、
前記制御端末は、前記制御装置が送信した前記データを受信し、当該データのチェックコードで当該データに含まれる前記第１の処理結果の誤り検出または誤り訂正を実行する
ことを特徴とする制御システム。 A control system including the control device according to any one of claims 1 to 3 and one or more control terminals connected to the control device,
The control terminal receives the data transmitted by the control device, and performs error detection or error correction of the first processing result included in the data with a check code of the data. And control system. 同一の処理を実行して得られた第１の処理結果および第２の処理結果を照合して一致または不一致を検知する第１のステップと、A first step of comparing the first processing result and the second processing result obtained by executing the same processing to detect a match or mismatch;
前記第１の処理結果と前記第２の処理結果から生成されたチェックコードとを当該第１の処理結果に対する当該チェックコードの連結位置を示す情報に基づいて連結したデータを生成する第２のステップと、A second step of generating data obtained by connecting the first processing result and the check code generated from the second processing result based on information indicating a connection position of the check code with respect to the first processing result; When,
前記一致を検知した時に、前記データを送信する第３のステップと、A third step of transmitting the data when the match is detected;
前記不一致を検知した時に、前記データの送信を停止する第４のステップとA fourth step of stopping transmission of the data when the mismatch is detected;
を有するデータ生成方法。A data generation method comprising:
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