JP6011457B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に関するものである。 The present invention relates to a semiconductor device.
従来技術として、パワーＭＯＳＦＥＴなどのスイッチ素子を用いる場合に、スイッチ素子に近接して配置された温度センサによってスイッチ素子付近の温度を検出する技術が提案されている。例えば、特許文献１の技術では、トレンチ型のパワーＭＯＳＦＥＴと、温度センサとなるダイオードとを同一の半導体基板（３０）に形成し、パワーＭＯＳＦＥＴとダイオードとを電気的に絶縁した状態で配置している。 As a conventional technique, when a switch element such as a power MOSFET is used, a technique for detecting the temperature in the vicinity of the switch element by a temperature sensor arranged in the vicinity of the switch element has been proposed. For example, in the technique of Patent Document 1, a trench-type power MOSFET and a diode serving as a temperature sensor are formed on the same semiconductor substrate (30), and the power MOSFET and the diode are disposed in an electrically insulated state. Yes.
しかしながら、特許文献１の技術は、検出対象となるパワーＭＯＳＦＥＴと、温度センサとなるダイオードとを近接させにくい構成であり、特に、熱源となるパワーＭＯＳＦＥＴのチャネル部（３２）から温度センサ（ダイオード）までの距離をある程度大きく確保する必要があった。このため、温度センサ（ダイオード）によって検出される温度と、チャネル部（３２）付近の温度との誤差が大きくなってしまい、検出精度の面で十分とは言えなかった。また、特許文献１の技術は、半導体基板（３０）内においてパワーＭＯＳＦＥＴとは別にダイオードを形成しなければならないため、ダイオード用のスペースを別途確保しなければならず、その分、パワーＭＯＳＦＥＴの素子領域の低減、或いは素子全体のサイズ増大を招いてしまっていた。 However, the technique of Patent Document 1 has a configuration in which it is difficult to bring a power MOSFET to be detected and a diode to be a temperature sensor close to each other, and in particular, a temperature sensor (diode) from a channel portion (32) of the power MOSFET to be a heat source. It was necessary to ensure a certain distance. For this reason, an error between the temperature detected by the temperature sensor (diode) and the temperature in the vicinity of the channel portion (32) becomes large, and it cannot be said that the detection accuracy is sufficient. In the technique of Patent Document 1, since a diode must be formed separately from the power MOSFET in the semiconductor substrate (30), a space for the diode must be secured separately. This has led to a reduction in area or an increase in the size of the entire device.
本発明は、上述した課題を解決するためになされたものであり、半導体素子のチャネル部付近の温度を高精度に検出可能であり、且つ素子サイズの低減を図りつつ駆動能力を高めやすい構成を提供することを目的とする。 The present invention has been made to solve the above-described problems, and can detect the temperature near the channel portion of the semiconductor element with high accuracy and can easily increase the driving capability while reducing the element size. The purpose is to provide.
本発明は、ゲート電極（１１）と、半導体基板（３０）に形成されたチャネル部（３２）とを備え、前記ゲート電極（１１）に駆動信号が入力されたときに、前記チャネル部（３２）の一端側に設けられた第１領域（３１）と前記チャネル部（３２）の他端側に設けられた第２領域（３３）との間に電流が流れる半導体素子（１０）と、
前記ゲート電極（１１）の所定範囲の抵抗値が予め定められた異常状態となったことを検出可能な検出部（４０）と、
前記検出部（４０）によって前記異常状態が検出された場合に前記ゲート電極（１１）に入力される前記駆動信号を抑制する所定の抑制制御を行う抑制部（５０）と、
を備えたことを特徴とする。
The present invention includes a gate electrode (11) and a channel portion (32) formed in a semiconductor substrate (30), and when a drive signal is input to the gate electrode (11), the channel portion (32) is provided. ) A semiconductor element (10) through which a current flows between a first region (31) provided on one end side and a second region (33) provided on the other end side of the channel portion (32);
A detection unit (40) capable of detecting that a predetermined range of resistance value of the gate electrode (11) is in a predetermined abnormal state;
A suppression unit (50) that performs predetermined suppression control to suppress the drive signal input to the gate electrode (11) when the abnormal state is detected by the detection unit (40);
It is provided with.
請求項１の発明は、ゲート電極（１１）の所定範囲の抵抗値が予め定められた異常状態となったことを検出可能な検出部（４０）を備えている。ゲート電極（１１）は、チャネル部（３２）に極めて近い部位であり、チャネル部（３２）の温度状態を高精度に反映する部位である。従って、ゲート電極（１１）の所定範囲の抵抗値が異常状態となったか否かを検出可能な構成とすることで、チャネル部（３２）の温度が異常状態となったか否かを高精度に検出することが可能となる。そして、このようにチャネル部（３２）の温度異常を高精度に検出し、適正な時期に、抑制部（５０）によってゲート電極（１１）に入力される駆動信号を抑制する保護動作を行うことができる。特に本発明では、半導体基板内に大きな温度センサを別途作り込む必要がないため、このように温度センサを別途作り込む構成と比較して素子サイズの低減を図りやすく、且つ半導体素子の駆動能力を高めやすくなる。 The invention of claim 1 is provided with a detecting section (40) capable of detecting that a predetermined range of resistance values of the gate electrode (11) is in a predetermined abnormal state. The gate electrode (11) is a part that is extremely close to the channel part (32) and reflects the temperature state of the channel part (32) with high accuracy. Therefore, it is possible to detect whether or not the temperature of the channel portion (32) is in an abnormal state with high accuracy by detecting whether or not the resistance value in the predetermined range of the gate electrode (11) is in an abnormal state. It becomes possible to detect. And the temperature abnormality of a channel part (32) is detected with high precision in this way, and the protection operation which suppresses the drive signal inputted into a gate electrode (11) by a control part (50) at an appropriate time is performed. Can do. In particular, in the present invention, since it is not necessary to separately make a large temperature sensor in the semiconductor substrate, the element size can be easily reduced as compared with the structure in which the temperature sensor is separately made in this way, and the driving ability of the semiconductor element is increased. It becomes easy to raise.
[第１実施形態]
以下、本発明を具現化した第１実施形態について、図面を参照して説明する。
図１に示す半導体装置１は、主として、ＭＯＳＦＥＴ１０と、温度検出回路４０と、ゲート遮断回路５０とを備えている。この図１の例では、モータ等の負荷１００の一端側に電源Ｖｄｄが接続され、負荷１００の他端側にＭＯＳＦＥＴ１０のドレインが接続されている。また、ＭＯＳＦＥＴ１０のソースはグランドに接続されており、ゲートには、ゲート駆動回路１１０が接続されている。そして、ゲート駆動回路１１０からのゲート駆動信号がゲートに入力されることによりＭＯＳＦＥＴ１０がオン動作し、負荷１００に電流が流れるように構成されている。
[First embodiment]
Hereinafter, a first embodiment embodying the present invention will be described with reference to the drawings.
The semiconductor device 1 shown in FIG. 1 mainly includes a
ＭＯＳＦＥＴ１０は、半導体素子の一例に相当するものであり、例えば図２、図３のようなＮチャネル型のパワーＭＯＳＦＥＴとして構成されている。図２、図３の構成では、ｎ導電型の半導体領域として構成されるソース領域と、ｎ導電型の半導体領域として構成されるドレイン領域とがいずれも所定の縦方向に長手状に延びており、このような長手状のソース領域及びドレイン領域が所定の横方向（ソース領域及びドレイン領域の長手方向と直交する方向であって且つ半導体基板３０の一方面３０ａと平行な方向）に交互に並んで配置されている。
The
なお、本構成では、ソース領域及びドレイン領域が延びる長手方向を縦方向とし、ソース領域とドレイン領域とが交互に並ぶ方向を横方向（幅方向）とし、半導体基板３０の厚さ方向を上下方向とする。また、半導体基板３０においてゲート電極１１側を上方側とし、それとは反対側を下方側とする。
In this configuration, the longitudinal direction in which the source region and the drain region extend is the vertical direction, the direction in which the source region and the drain region are alternately arranged is the horizontal direction (width direction), and the thickness direction of the
図３に示すように、ソース領域として構成されるｎ＋領域３１は、半導体基板３０の一方面（表層面）３０ａ側に所定幅で設けられており、上述の縦方向に延びている。また、ｎ＋領域３１の周囲には、ｐ導電型のｐウェル領域３２が設けられている。そして、ｐウェル領域３２から横方向に離れた位置に、ドレイン領域として構成されるｎ＋領域３３が設けられている。このｎ＋領域３３も、半導体基板３０の一方面（表層面）３０ａ側に所定幅で設けられており、上述の縦方向に延びている。そして、ｐウェル領域３２とｎ＋領域３３の間には、ｎ導電型のドリフト領域（ｎ−領域）３６が設けられている。
As shown in FIG. 3, the n +
図２の例では、長手状に構成される各ｎ＋領域３１の上方に、各ｎ＋領域３１に沿った構成で長手状のメタル層１３ａがそれぞれ設けられている。なお、図２では、メタル層１３ａを一点鎖線にて概念的に示している。そして、各ｎ＋領域３１と各メタル層１３ａの間には、複数のコンタクト２３が間隔をあけて配置されており、これら複数のコンタクト２３は、各ｎ＋領域３１を、それらの上方に配置される各メタル層１３ａのそれぞれと電気的に接続している。また、長手状に構成される各ｎ＋領域３３の上方には、各ｎ＋領域３３に沿った構成で長手状のメタル層１３ｂがそれぞれ設けられている。なお、図２では、メタル層１３ｂを一点鎖線にて概念的に示している。そして、各ｎ＋領域３３と各メタル層１３ｂの間には、複数のコンタクト２５が間隔をあけて配置されており、各ｎ＋領域３３を、それらの上方に配置される各メタル層１３ｂのそれぞれと電気的に接続している。
In the example of FIG. 2, a
また、各メタル層１３ａ及び各メタル層１３ｂの上方側には、メタル層１５ａ及びメタル層１５ｂがそれぞれ設けられている。これらメタル層１５ａ及びメタル層１５ｂは同程度の高さの層として配置され、互いに導通しない構成となっている。メタル層１５ａには、各メタル層１３ａの上方に接続されたヴィア２１を介して各メタル層１３ａが導通しており、且つ第１パッド１８ａが導通している。このような構成で第１パッド１８ａと、各ｎ＋領域３１（ソース領域）が導通している。また、メタル層１５ｂには、各メタル層１３ｂの上方に接続されたヴィア２２を介して各メタル層１３ｂが導通しており、且つ第２パッド１８ｂが導通している。このような構成で第２パッド１８ｂと、各ｎ＋領域３３（ドレイン領域）が導通している。なお、図２では、メタル層１５ａ，１５ｂをそれぞれ二点鎖線にて概念的に示している。
In addition, a
本構成では、ｐウェル領域３２におけるｎ＋領域３１とドリフト領域３６の間の部分（チャネル領域）を覆うように、ゲート電極１１が設けられている。このゲート電極１１と半導体基板３０の一方面３０ａとの間には、図示しない絶縁膜が配されており、ゲート電極１１は、半導体基板３０の一方面３０ａから若干離れた位置において一方面３０ａに沿って配置されている。なお、ゲート電極１１と一方面３０ａの間に配置される絶縁膜としては、例えば、厚さが１０ｎｍ以下の酸化膜などを好適に用いることができる。この構成では、ｐウェル領域３２においてｎ＋領域３１とドリフト領域３６との間の表層部が、半導体基板３０に形成されたチャネル部として機能し、ゲート電極１１に駆動信号が入力されたときに、このチャネル部の一端側に設けられたｎ＋領域３１（第１領域）と他端側に設けられたｎ＋領域３３（第２領域）との間に電流が流れる構造となっている。
In this configuration, the
ゲート電極１１は、例えば、ポリシリコンとして構成されている。なお、ポリシリコン以外の材料で構成されていてもよく、例えば、ＴｉＮ、ＴａＮ、Ａｌなどのシリサイド化されていない非シリサイド材料を好適に用いることができる。
The
また、ゲート電極１１は、半導体基板３０の上方において縦方向に長手状且つ直線状に延びる複数の長手状部１１ｃを備えている。これら複数の長手状部１１ｃは略平行に配置されており、縦方向一端側において互いに電気的に接続され且つ縦方向他端側において互いに電気的に接続されている。本構成では、長手状のｎ＋領域３１（ソース領域）に沿ってｎ＋領域３１の上方に複数のコンタクト２３が縦方向の並んでおり、長手状のｎ＋領域３３（ドレイン領域）に沿ってｎ＋領域３３の上方に複数のコンタクト２５が縦方向に並んでいる。そして、ゲート電極１１の長手状部１１ｃは、縦方向に並ぶ複数のコンタクト２３と、縦方向に並ぶ複数のコンタクト２５との間においてＰウェル領域３２の上方を覆うように縦方向に延びている。複数の長手状部１１ｃの一方側の端部をそれぞれ連結する構成で、横方向に延びる連結部１１ａが設けられている。また、複数の長手状部１１ｃの他方側の端部をそれぞれ連結する構成で、横方向に延びる連結部１１ｂが設けられている。このように、複数の長手状部１１ｃは、連結部１１ａと連結部１１ｂの間に並列に接続されている。なお、図２の例では、両連結部１１ａ、１１ｂ及び長手状部１１ｃが同材質によって構成されているが、両連結部１１ａ、１１ｂと長手状部１１ｃとが異なる材質であってもよい。
In addition, the
そして、横方向に延びる連結部１１ａの上方には連結部１１ａに沿った構成で長手状のメタル層１４が設けられている。なお、図２では、メタル層１４を一点鎖線にて概念的に示している。そして、連結部１１ａとメタル層１４の間には、複数のコンタクト２４が間隔をあけて配置されており、これら複数のコンタクト２４は、ゲート電極１１の連結部１１ａを、その上方に配置される各メタル層１４と電気的に接続している。そして、このメタル層１４には図示しないゲートパッドが接続されており、このゲートパッドには図１に示すゲート駆動回路１１０が接続されている。このような構成により、ゲート駆動回路１１０からゲート電極１１に対して駆動信号が入力されるようになっている。なお、本構成では、ゲート駆動回路１１０からゲート電極１１に対して、ＭＯＳＦＥＴ１０をオン動作させ得る所定電位（Ｖｇｓ）の駆動信号（オン信号）を入力するように構成されており、駆動信号が入力されていない時期には所定のＬレベル（例えば０Ｖ）のオフ信号を入力するようになっている。また、このゲート駆動回路１１０は、ＭＯＳＦＥＴ１０をオン動作させ得るゲート信号（オン信号）とオフ動作させ得る信号（オフ信号）とを切り替え可能なものであればよく、例えばＰＷＭ信号生成回路などの公知の駆動回路を適用することができる。
A
温度検出回路４０は、検出部の一例に相当するものであり、ゲート電極１１の所定範囲の抵抗値が予め定められた異常状態となったことを検出可能に構成されている。本構成では、複数の長手状部１１ｃにおける縦方向両端部間の抵抗値が異常状態となったことを検出する。具体的には、連結部１１ａ、１１ｂの間に並列に接続された複数の長手状部１１ｃの抵抗値を測定するべく、連結部１１ａの所定位置Ｐａと、連結部１１ｂの所定位置Ｐｂとの間の抵抗値の変化を図４のような回路で検出している。即ち、これら位置Ｐａ、Ｐｂが温度検出回路４０による検出位置となっている。
The
図４では、ゲート駆動回路１１０により、ゲートパッドを介してメタル層１４にＶｇｓが印加された状態を概念的に示している。即ち、図４は、ゲート電極１１に駆動信号（オン信号）が入力されたときの等価回路である。なお、ゲート電極１１に駆動信号（オン信号）が入力されていないときの例は省略しているが、この場合、メタル層１４及びゲート電極１１には、ゲート駆動回路１１０からＶｇｓの信号が入力されず、その代わりに、Ｌレベル（例えば０Ｖ）の信号が入力される。
FIG. 4 conceptually shows a state in which Vgs is applied to the
本構成では、図６のように、ゲート駆動回路１１０によりゲート電極１１に駆動電圧Ｖｇｓ（オン信号）が印加されているとき（即ちＭＯＳＦＥＴ１０がオン状態のとき）には、位置Ｐｄとグランドとの電位差Ｖ１がＶｇｓとなる。一方、ゲート駆動回路１１０が図４のような状態ではなく、ゲート駆動回路１１０によりゲート電極１１に駆動電圧Ｖｇｓ（オン信号）が印加されていないとき（即ち、Ｌレベルのオフ信号が入力されているとき）には、位置Ｐｄとグランドとの電位差Ｖ１が０となる。
In this configuration, as shown in FIG. 6, when the drive voltage Vgs (ON signal) is applied to the
また、図４の温度検出回路４０は、制御回路４９により、スイッチＳＷ１の経路をφ１とφ２とに切り替える構成となっている。この構成では、制御回路４９から第１信号が出力されることでスイッチＳＷ１の経路がφ１に切り替えられている期間は、電源部から所定電圧ΔＶｇｓが印加され、ＰｃとＰｄの間の電位差Ｖ２がΔＶｇｓとなる。一方、スイッチＳＷ１から第２信号が出力されることでスイッチＳＷ１の経路がφ２に切り替えられている期間は、電源部から所定電圧ΔＶｇｓが印加されず、ＰｃとＰｄの間の電位差Ｖ２が０となる。
Also, the
そして、位置（接続点）Ｐｃと位置（接続点）Ｐｄの間には、抵抗４１及びゲート電極１１が直列に接続されてなる第１電流経路と、抵抗４３、４４が直列に接続されてなる第２電流経路とが並列に接続されている。第１電流経路は、抵抗４１とゲート電極１１（具体的には、ゲート電極１１における位置Ｐａと位置Ｐｂの間の部分）とが直列に接続されており、抵抗４１とゲート電極１１との間には比較器４６の負側の入力端子が接続されている。また、抵抗４３と抵抗４４との間には、比較器４６の正側の入力端子が接続されている。なお、比較器４６は、例えば公知のコンパレータによって構成されている。この構成では、位置Ｐｅの電位が抵抗４３と抵抗４４との分圧比によって定まり、この位置Ｐｅの電位が基準電位となっている。そして、抵抗４１とゲート電極１１との間の電位（位置Ｐｆの電位）が基準電位（位置Ｐｅ）を超えていれば比較器４６からＬレベル信号（異常信号）が出力される。逆に、抵抗４１とゲート電極１１との間の電位（位置Ｐｆの電位）が基準電位（位置Ｐｅ）を下回れば比較器４６からＨレベル信号（正常信号）が出力される。つまり、ゲート電極１１の温度が相対的に高い状態であり、ゲート電極１１の抵抗値が所定閾値に達していないときには比較器４６からＨレベル信号（異常信号）が出力される。逆に、ゲート電極１１の温度が相対的に低い状態であり、ゲート電極１１の抵抗値が所定閾値を超えているときには比較器４６からＬレベル信号（正常信号）が出力されるようになっている。なお、本構成では、ゲート電極１１は、温度変化の大きいチャネル部の直近に位置するため、チャネル部の動作の影響を大きく受けて温度が大きく変動するようになっている。一方、抵抗４１、４３、４４は、チャネル部から大きく離れた場所に配置されているため、チャネル部の温度変動の影響をあまり受けず、それぞれの温度が例えば常温付近で安定的に保たれ、チャネル部の温度が変動しても抵抗値がそれほど変化しないようになっている。
Between the position (connection point) Pc and the position (connection point) Pd, a first current path in which the
このように構成される温度検出回路４０では、通電制御部に相当する制御回路４９により、温度検出時間が設定されるようになっている。この制御回路４９は、ゲート電極１１に駆動信号が入力されていないとき（ＭＯＳＦＥＴ１０がオフ状態のとき）には、スイッチＳＷ１に対して第２信号を出力し、スイッチＳＷ１の経路を第２経路に切り替える。このようにスイッチＳＷ１の経路がφ２側の第２経路に切り替えられている期間は温度検出時間外となり、電源部から所定電圧ΔＶｇｓが印加されない。
In the
一方、ゲート電極１１に駆動信号（所定電圧Ｖｇｓのオン信号）が入力されているオン期間のときには、スイッチＳＷ１に対して間欠的に第１信号を出力し、スイッチＳＷ１の経路を間欠的に第１経路に切り替える。このように、スイッチＳＷ１の経路がφ１側の第１経路に切り替えられ、電源部から上述の第１電流経路（抵抗４１及びゲート電極１１の経路）及び第２電流経路（抵抗４３、４４の経路）のそれぞれに対して所定電圧ΔＶｇｓが印加されている期間が温度検出時間となっている。そして、図６のように、この温度検出時間は、ゲート電極１１に駆動信号（所定電圧Ｖｇｓのオン信号）が入力されている期間（オン期間）よりも短い期間となっている。そして、この温度検出時間（即ち、スイッチＳＷ１の経路が第１経路に切り替えられて位置Ｐｃ、Ｐｄの間に所定電圧ΔＶｇｓが印加されている期間）の間に、ゲート電極１１の所定範囲の部分（位置Ｐａと位置Ｐｂの間の部分）に電流を流すと共に、このように電流を流した状態で比較器４６により位置Ｐｆの電位と位置Ｐｅの電位とを比較する。なお、比較器４６は、例えば温度検出時間（即ち、スイッチＳＷ１の経路が第１経路に切り替えられて位置Ｐｃ、Ｐｄに所定電圧ΔＶｇｓが印加されている期間）の間のみ動作するようになっており、温度検出時間外は動作しないようになっている。そして、このような所定電圧ΔＶｇｓの印加によりゲート電極１１の所定範囲の部分（位置Ｐａと位置Ｐｂの間の部分）に電流が流れているときに、位置Ｐｅの電位（基準電位）よりも位置Ｐｆの電位のほうが大きければ比較器４６からＬレベル信号（正常信号）が出力される。逆に、位置Ｐｅの電位（基準電位）よりも位置Ｐｆの電位のほうが小さければ比較器４６からＨレベル信号（異常信号）が出力される。
On the other hand, during the ON period when the drive signal (ON signal of the predetermined voltage Vgs) is input to the
なお、温度検出回路４０の電源部による印加電圧ΔＶｇｓは、例えばゲート電極１１による電圧降下が駆動電圧Ｖｇｓ（ゲート駆動回路１１０によるオン電圧）よりも大幅に低い値（例えば５％程度）となるように設定することが望ましい。例えば、ゲート駆動回路１１０によるオン電圧Ｖｇｓが１０Ｖ程度の場合、ΔＶｇｓを０．５Ｖ程度で設定すると良い。
The applied voltage ΔVgs by the power supply unit of the
本構成では比較器４６が出力部の一例に相当し、制御回路４９の制御によってゲート電極１１の所定範囲の部分（位置Ｐａと位置Ｐｂの間の部分）に電流が流されているときの当該所定範囲の部分での電圧降下が予め定められた異常電圧状態となった場合（即ちゲート電極１１での電圧降下が小さくなり、位置Ｐｅの電位（基準電位）よりも位置Ｐｆの電位のほうが小さくなった場合）にＨレベル信号（異常信号）を出力するように機能する。
In this configuration, the
また、通電制御部に相当する制御回路４９は、図６のように、ゲート駆動回路１１０からゲート電極１１に対して駆動信号が出力される単一のオン期間（単一パルス期間）において複数の温度検出時間（ΔＶｇｓが印加される各期間）を設定可能に構成されている。そして、それぞれの温度検出時間においてゲート電極１１の所定範囲の部分（位置Ｐａと位置Ｐｂの間の部分）に電流を流すように、間欠的に通電動作を行う。
Further, as shown in FIG. 6, the
また、制御回路４９は、ゲート電極１１に対して駆動信号が出力される単一のオン期間（単一パルス期間）において、休止時間（ΔＶｇｓを印加せずにゲート電極１１に電流を流さない時間）と温度検出時間（ΔＶｇｓを印加することでゲート電極１１に電流を流す期間）とを交互に繰り返す構成となっている。そして、温度検出時間よりも休止時間のほうが長くなるように検出時間と休止時間とをそれぞれ設定している。なお、図６において、Ｖ３は、図４の温度検出回路４０におけるグランドと位置Ｐｃとの電位差であり、オン期間外のときにはＶ３は０となっている。また、温度検出期間では、Ｖ３は、ゲート駆動電圧Ｖｇｓと温度検出回路４０によって印加される電圧ΔＶｇｓとを加算した値となり、オン期間において、温度検出期間外では、Ｖ３は、ゲート駆動電圧Ｖｇｓとなる。
In addition, the
本構成では、例えばゲート駆動回路１１０から出力される信号を制御回路４９でも把握できるようになっており、図６の例では、ゲート駆動回路１１０からゲート電極１１に出力される駆動信号（オン信号）の立ち上がりのタイミングで、制御回路４９により、スイッチＳＷ１の経路が第２経路から第１経路に切り替えられるようになっている。そして、ゲート電極１１に入力される駆動信号（オン信号）の立ち上がりから所定の短時間（図６の例では１μｓ）の間、温度検出時間に設定されるようになっている。そして、この温度検出時間のときに上述の異常検出動作が行われる。このような駆動信号（オン信号）の立ち上がり直後の温度検出時間が過ぎると、制御回路４９の制御により、スイッチＳＷ１の経路が第１経路から第２経路に切り替えられ、所定時間（図６の例では９μｓ）の間、休止時間となる。そして、この休止時間が過ぎると、制御回路４９の制御により、再びスイッチＳＷ１の経路が第２経路から第１経路に切り替えられ、所定の短時間（図６の例では１μｓ）の間、温度検出時間となる。このように制御回路４９は、間欠的に温度検出時間を設定しており、比較器４６は、いずれかの温度検出時間において所定範囲の部分（位置Ｐａと位置Ｐｂの間の部分）での電圧降下が異常電圧状態となった場合に異常信号を出力するようになっている。
In this configuration, for example, a signal output from the
ゲート遮断回路５０は、抑制部の一例に相当するものであり、例えば図５のように構成され、温度検出回路４０によって異常状態が検出された場合にゲート電極１１に入力される駆動信号を抑制する所定の抑制制御を行う構成となっている。なお、図５の例では、比較器４６以外の温度検出回路４０の具体的構成を省略して示している。
The
具体的には、例えば図５のように構成されており、この構成では、ゲート駆動回路１１０からゲート電極１１にゲート電圧を入力する入力ライン１１２とグラントとの間が、スイッチ素子５１を介して接続されている。なお、図１では図示を省略しているが、図５のようにゲート駆動回路１１０とゲート電極１１の間には、ゲート抵抗Ｒ１が設けられ、ゲート遮断回路５０は、このゲート抵抗Ｒ１とゲート電極１１の間の入力ライン１１２にスイッチ素子５１の一端側が接続され、スイッチ素子５１の他端側がグランドに接続されている。スイッチ素子５１は、例えばＭＯＳＦＥＴなどの半導体スイッチによって構成されており、上述の比較器４６から異常信号（Ｈレベル信号）が出力されているときにオン状態となり、比較器４６から正常信号（Ｌレベル信号）が出力されているときにオフ状態となるように動作する。そして、このゲート遮断回路５０は、スイッチ素子５１がオン状態となった場合に入力ライン１１２とグランドとの間を導通し、ＭＯＳＦＥＴ１０のゲート電位をＬレベル（ゲート抵抗Ｒ１とスイッチ素子５１の抵抗との抵抗比から決まる値）に固定する。このように、ゲート遮断回路５０によってＭＯＳＦＥＴ１０のゲート電位がＬレベルに固定されている間は、ゲート駆動回路１１０から駆動信号（Ｈレベル信号）が出力される場合でもＭＯＳＦＥＴ１０はオフ状態で維持される。つまり、ゲート電極１１の温度が上昇して位置Ｐｆの電位が位置Ｐｅの電位を下回った場合には、その下回っている期間はスイッチ素子５１がオン状態で維持され、ＭＯＳＦＥＴ１０はオフ状態で維持されることになる。なお、本構成では、ゲート電極１１のゲート電位をＬレベル（ＭＯＳＦＥＴ１０をオフ状態で維持するレベル）に固定する制御が「所定の抑制制御」に相当する。
Specifically, for example, as shown in FIG. 5, in this configuration, the gap between the
本構成では、ゲート電極１１の所定範囲の抵抗値（位置Ｐａと位置Ｐｂの間の抵抗値）が予め定められた異常状態となったことを検出可能な検出部（温度検出回路４０）を備えている。ゲート電極１１は、チャネル部に極めて近い部位であり、チャネル部の温度状態を高精度に反映する部位である。従って、ゲート電極１１の所定範囲の抵抗値が異常状態となったか否かを検出可能な構成とすることで、チャネル部の温度が異常状態となったか否かを高精度に検出することが可能となる。そして、このようにチャネル部の温度異常を高精度に検出し、適正な時期に、抑制部（ゲート遮断回路５０）によってゲート電極１１に入力される駆動信号を抑制する保護動作を行うことができる。特に本構成では、半導体基板３０内に大きな温度センサを別途作り込む必要がないため、このように温度センサを別途作り込む構成と比較して素子サイズの低減を図りやすく、且つＭＯＳＦＥＴ１０の駆動能力を高めやすくなる。
In this configuration, a detection unit (temperature detection circuit 40) capable of detecting that a predetermined range of resistance value of the gate electrode 11 (resistance value between the position Pa and the position Pb) is in a predetermined abnormal state is provided. ing. The
また、本構成では、検出部（温度検出回路４０）は、ゲート電極１１に駆動信号が入力されるオン期間において、当該オン期間よりも短い検出時間の間に、ゲート電極１１の所定範囲の部分に電流を流す通電制御部（制御回路４９）と、この通電制御部によって所定範囲の部分に電流が流されているときの所定範囲の部分（位置Ｐａと位置Ｐｂの間の部分）での電圧降下が予め定められた異常電圧状態となった場合に異常信号を出力する出力部（比較器４６）とを有している。このように、オン動作時間よりも短い時間間隔で温度検出を行うことができるため、温度検出に伴う消費電力を抑制することができ、且つゲート電圧降下（Ｒｏｎの増加）を抑えることができる。
Further, in this configuration, the detection unit (temperature detection circuit 40) is a part of a predetermined range of the
また、通電制御部に相当する制御回路４９は、ゲート電極１１に駆動信号が入力されるオン期間において、複数の温度検出時間を設定可能に構成され、それぞれの温度検出時間に間欠的に所定範囲の部分（位置Ｐａと位置Ｐｂの間の部分）に電流を流すようになっている。そして、出力部に相当する比較器４６は、いずれかの温度検出時間において所定範囲の部分（位置Ｐａと位置Ｐｂの間の部分）での電圧降下が異常電圧状態となった場合に異常信号を出力する構成となっている。このように単一のオン期間において複数の温度検出時間を設定することで、温度上昇をより高精度に検出することが可能となり、異常が検出された時点でより迅速に対応することができる。例えば、ゲート電極１１に駆動信号が入力されるオン期間の開始直後の温度検出時間で異常が検出された場合には、より早期に駆動信号を抑制することができる。また、オン期間の開始直後だけでなく、オン期間が開始してからある程度時間が経過した後にもゲート電極１１の温度異常を確認することができるため、時間が経ってから温度異常が生じるようなケースにも対応することができる。
In addition, the
また、通電制御部に相当する制御回路４９は、ゲート電極１１に駆動信号が入力されるオン期間において、所定範囲の部分（位置Ｐａと位置Ｐｂの間の部分）に電流を流さない休止時間と、温度検出時間とを交互に繰り返す構成であり、且つ温度検出時間よりも休止時間のほうが長くなるように温度検出時間と休止時間とをそれぞれ設定する構成となっている。このように休止時間よりも温度検出時間のほうが短くなるように各時間を設定することで、消費電力の一層の低減を図ることができ、ゲート電圧降下（Ｒｏｎの増加）を一層抑えることができる。
In addition, the
また、ゲート電極１１は、半導体基板３０において所定方向に長手状に延びる複数の長手状部１１ｃを備えており、これらの複数の長手状部１１ｃは、所定方向の一端側において互いに電気的に接続され且つ所定方向の他端側においても互いに電気的に接続されている。そして、検出部（温度検出回路４０）は、並列に接続される複数の長手状部１１ｃの両端部間の抵抗値が異常状態となったことを検出する構成となっている。このように構成すると、複数の長手状部１１ｃの全体の抵抗値が反映されることになり、複数の長手状部１１ｃの平均的な温度状態を把握しつつ異常を判定できるようになる。
The
［第２実施形態］
次に、第２実施形態について図７〜図９等を参照して説明する。この第２実施形態は、ゲート電極１１の内部構造のみが第１実施形態と異なり、それ以外は第１実施形態と同一である。なお、図１、図３、図５、図６に示す特徴は第１実施形態と同一であるため、これらの詳細な説明は省略し、適宜これらの図を参照することとする。また、図７に示す平面レイアウトは、ゲート電極１１の内部構造以外は、図２と同一となっており、例えば半導体基板３０内の構造は第１実施形態と同一であり、ゲート電極１１についても、半導体基板３０上での配置形状（外形）は第１実施形態と同一となっている。また、図９に示す回路は、ゲート電極１１の具体的構造（ダイオード構造）のみが第１実施形態と異なり、それ以外は第１実施形態の図４と同一である。なお、図８は、長手状部１１ｃの幅方向中心位置付近を縦方向に切断した切断面を概略的に示すものであり、コンタクト、ヴィア、メタル層などは省略して示している。
[Second Embodiment]
Next, a second embodiment will be described with reference to FIGS. The second embodiment is different from the first embodiment only in the internal structure of the
本構成で用いられるゲート電極１１は、ｎ導電型の半導体領域１２ａとｐ導電型の半導体領域１２ｂとを備え、これら半導体領域１２ａ、１２ｂによってダイオード１２が構成されている。ｎ導電型の半導体領域１２ａは、例えばｎ導電型のポリシリコンによって構成されており、ｐ導電型の半導体領域１２ｂは、例えばｐ導電型のポリシリコンによって構成されている。
The
図７、図８に示す例では、長手状部１１ｃの大部分が、ｎ導電型の半導体領域１２ａとして構成され、少なくともチャネル部上に配置される部分はｎ導電型の半導体領域１２ａとして機能している。また、各長手状部１１ｃの長手方向一方側を連結する連結部１１ａもｎ導電型の半導体領域１２ａとして構成されており、各長手状部１１ｃの大部分を構成するｎ導電型の半導体領域１２ａと連結されている。
In the example shown in FIGS. 7 and 8, most of the
一方、各長手状部１１ｃの長手方向他方側を連結する連結部１１ｂは、ｐ導電型の半導体領域１２ｂとして構成されており、各長手状部１１ｃの長手方向他方側の端部付近（チャネル部から外れた位置）もｐ導電型の半導体領域１２ｂとして構成されている。この構成では、各長手状部１１ｃの長手方向他方側の端部付近（チャネル部から外れた位置）にｐｎ接合の接合面が設けられている。なお、図８のように、ｐ導電型の半導体領域１２ｂの下方にはチャネル部が配置されておらず、絶縁膜３９が配置されている。また、連結部１１ａの下方にもチャネル部が配置されておらず、絶縁膜３８が配置されている。
On the other hand, the connecting
温度検出回路４０は、第１実施形態と同一の構成であり、ゲート電極１１の所定範囲の抵抗値（位置Ｐａと位置Ｐｂの間に構成されるダイオード１２の抵抗値）が予め定められた異常状態となったことを検出可能に構成されている。検出方法は第１実施形態と同一であり、制御回路４９の制御により、ゲート電極１１に駆動信号（駆動電圧Ｖｇｓのオン信号）が入力されるオン期間において、当該オン期間よりも短い検出時間の間に、ゲート電極１１の所定範囲の部分（位置Ｐａと位置Ｐｂの間のダイオード部分）に電流を流す。そして、このように所定範囲の部分に電流が流されているときの所定範囲の部分（位置Ｐａと位置Ｐｂの間のダイオード部分）での電圧降下が予め定められた異常電圧状態となった場合（具体的には、図９に示すダイオード１２での電圧降下が小さくなって位置Ｐｅの電位が位置Ｐｂの電位を上回った場合）に、比較器４６から異常信号を出力するようになっている。
The
この構成でも、制御回路４９は、図６と同様に温度検出時間を設定し、ゲート電極１１に駆動信号が入力されるオン期間において、複数の温度検出時間を設定する。そして、それぞれの温度検出時間に間欠的に所定範囲の部分（位置Ｐａと位置Ｐｂの間のダイオード部分）に電流を流すようになっている。そして、出力部に相当する比較器４６は、いずれかの温度検出時間において所定範囲の部分（位置Ｐａと位置Ｐｂの間のダイオード部分）での電圧降下が異常電圧状態（所定閾値を下回る状態）となった場合に異常信号（Ｈレベル信号）を出力する構成となっている。また、本構成でも、制御回路４９は、図６のように、ゲート電極１１に駆動信号が入力されるオン期間において、所定範囲の部分（位置Ｐａと位置Ｐｂの間のダイオード部分）に電流を流さない休止時間と、温度検出時間とを交互に繰り返す構成となっており、且つ温度検出時間よりも休止時間のほうが長くなるように温度検出時間と休止時間とをそれぞれ設定する構成となっている。
Even in this configuration, the
［第３実施形態］
次に、第３実施形態について図１０等を参照して説明する。この第３実施形態は、ゲート電極１１の構成及びゲート電極１１での抵抗検出範囲のみが第１実施形態と異なり、それ以外は第１実施形態と同一である。なお、図１、図３〜図６に示す特徴は第１実施形態と同一であるため、これらの詳細な説明は省略し、適宜これらの図を参照することとする。また、図１０に示す平面レイアウトは、ゲート電極１１の構造、及び位置Ｐａ、Ｐｂ以外は、図２と同一となっており、ゲート電極１１についても、各長手状部１１ｃの長手方向他方側が連結されていない点以外は第１実施形態と同一となっている。
[Third Embodiment]
Next, a third embodiment will be described with reference to FIG. The third embodiment is different from the first embodiment only in the configuration of the
本構成でも、ゲート電極１１は、半導体基板３０（図３）上において所定方向（上述の縦方向）に長手状に延びる複数の長手状部（直線状部）１１ｃを備えており、これら複数の長手状部１１ｃは、長手方向一端部が連結部１１ａによって連結された構成で互いに電気的に接続されている。なお、この構成でも、長手状部１１ｃ及び連結部１１ａはいずれもポリシリコンによって構成されている。なお、チャネル領域上での長手状部１１ｃの配置及び連結部１１ａの構成は第１実施形態と同一である。一方、各長手状部１１ｃの長手方向他方側には、連結部１１ｂ（図２）が設けられておらず、それぞれが分離されている。
Also in this configuration, the
本構成では、温度検出回路４０による検出位置Ｐａ、Ｐｂが第１実施形態と異なっている。この構成では、複数の長手状部１１ｃの内、それら複数の長手状部１１ｃの並び方向の中心部に最も近い長手状部１１ｃを検出対象１１ｆとし、温度検出回路４０は、この検出対象の所定部分の抵抗値が異常状態になったことを検出する構成となっている。なお、図１０のように、長手状部１１ｃが偶数本並んで配置される場合、横方向（並び方向）の中心部に配置される真ん中付近の２本のいずれか又は両方を検出対象とすればよく、長手状部１１ｃが奇数本並んで配置される場合、横方向（並び方向）の中心部に配置される真ん中の長手状部を検出対象とすればよい。
In this configuration, the detection positions Pa and Pb by the
図１０の例では、偶数本の長手状部１１ｃにおける横方向中心部付近の２つの長手状部１１ｃのうち、片方（図１０において左から４番目）の長手状部１１ｃを検出対象１１ｆとし、この検出対象１１ｆの長手方向一端部付近に一方の検出位置Ｐａが定められ、検出対象１１ｆの長手方向他端部付近に他方の検出位置Ｐｂが定められている。そして、この検出対象１１ｆの抵抗値が異常状態となったか否かを図４と同一の回路で検出するようになっている。なお、この構成では、図４における位置Ｐａと位置Ｐｂの間の抵抗は、図１０に示す位置Ｐａと位置Ｐｂの間の抵抗であり、ほぼ検出対象１１ｆの抵抗となっている。
In the example of FIG. 10, one of the
このように中心部付近の長手状部１１ｃのみを検出対象とし、それ以外の長手状部１１ｃを検出対象としないように構成することで、半導体基板の中心部付近の温度状態を選択的に検出できるようになり、より高温になりやすい部位に限定して異常判定を行うことができるようになる。
As described above, the configuration is such that only the
［第４実施形態］
次に、第４実施形態について図１１等を参照して説明する。この第４実施形態は、ゲート電極１１の構成、ゲート電極１１での抵抗検出範囲、半導体基板上方の構成のみが第１実施形態と異なり、それ以外は第１実施形態と同一である。なお、図１、図４〜図６に示す特徴は第１実施形態と同一であるため、これらの詳細な説明は省略し、適宜これらの図を参照することとする。また、半導体基板内の構成は図３と同一であり、半導体基板内の構成については図３を参照することとする。また、ゲート電極の構成については第２実施形態と同一であり、温度検出範囲（Ｐａ、Ｐｂの位置）のみが第２実施形態と異なっている。また、図１１に示す平面レイアウトは、ゲート電極１１の構造、及び位置Ｐａ、Ｐｂ、メタル層１３ａ、１３ｂとメタル層１５ａ、１５ｂの間の構造以外は、図２と同一となっており、ゲート電極１１については、図１０と同一となっている。
[Fourth Embodiment]
Next, a fourth embodiment will be described with reference to FIG. The fourth embodiment is different from the first embodiment only in the configuration of the
本構成でも、ゲート電極１１は、半導体基板３０（図３）上において所定方向（上述の縦方向）に長手状に延びる複数の長手状部（直線状部）１１ｃを備えており、これら複数の長手状部１１ｃは、長手方向一端部が連結部１１ａによって連結された構成で互いに電気的に接続されている。そして、この構成でも、長手状部１１ｃ及び連結部１１ａはいずれもポリシリコンによって構成されている。なお、チャネル領域上での長手状部１１ｃの配置及び連結部１１ａの構成は第１実施形態と同一である。一方、各長手状部１１ｃの長手方向他方側には、連結部１１ｂ（図２）が設けられておらず、それぞれが分離されている。
Also in this configuration, the
本構成では、温度検出回路４０による検出位置Ｐａ、Ｐｂが第１〜第３実施形態と異なっている。この構成では、複数の長手状部１１ｃの内、それら複数の長手状部１１ｃの並び方向の中心部に最も近い長手状部１１ｃを検出対象１１ｆとし、温度検出回路４０は、この検出対象１１ｆの所定部分の抵抗値が異常状態になったことを検出する構成となっている。なお、図１１のように、長手状部１１ｃが偶数本並んで配置される場合、横方向（並び方向）の中心部に配置される真ん中付近の２本のいずれか又は両方を検出対象とすればよく、長手状部１１ｃが奇数本並んで配置される場合、横方向（並び方向）の中心部に配置される真ん中の長手状部を検出対象とすればよい。
In this configuration, detection positions Pa and Pb by the
図１１の例では、偶数本の長手状部１１ｃにおける横方向中心部付近の２つの長手状部１１ｃのうち、片方（図１１において左から４番目）の長手状部１１ｃを検出対象１１ｆとし、この検出対象１１ｆの長手方向中心部付近に一方の検出位置Ｐａと他方の検出位置Ｐａが定められている。そして、この検出対象１１ｆの所定範囲（位置Ｐａと位置Ｐｂの間の部分）の抵抗値が異常状態となったか否かを図４と同一の回路で検出するようになっている。なお、この構成では、図４における位置Ｐａと位置Ｐｂの間の抵抗は、図１１に示す位置Ｐａと位置Ｐｂの間の抵抗であり、検出対象１１ｆの中心部付近の抵抗となっている。本構成では、位置Ｐａと位置Ｐｂの間の範囲が「所定の中央部」に相当し、検出対象１１ｆの長手状部１１ｃにおける長手方向中心位置を含む範囲となっている。
In the example of FIG. 11, one of the
なお、一方の検出位置Ｐａは、検出対象となる長手状部１１ｃにおいて、長手方向中心位置よりも長手方向一方側（連結部１１ａ側）に寄った位置となっており且つ当該長手状部１１ｃの長手方向一方側（連結部１１ａ側）の端部よりも長手方向中心位置側に寄った位置となっている。また、当該長手状部１１ｃの長手方向一方側（連結部１１ａ側）の端部と位置Ｐａとの間の距離よりも、当該長手状部１１ｃの長手方向中心位置と位置Ｐａとの間の距離のほうが小さくなるように、位置Ｐａは長手状部１１ｃの長手方向中心位置側に寄った位置となっている。
In addition, one detection position Pa is a position closer to one side in the longitudinal direction (on the
また、他方の検出位置Ｐｂは、検出対象となる長手状部１１ｃにおいて、長手方向中心位置よりも長手方向他方側（連結部１１ａとは反対側）に寄った位置となっており且つ当該長手状部１１ｃの長手方向他方側（連結部１１ａとは反対側）の端部よりも長手方向中心位置側に寄った位置となっている。また、当該長手状部１１ｃの長手方向他方側（連結部１１ａとは反対側）の端部と位置Ｐｂとの間の距離よりも、当該長手状部１１ｃの長手方向中心位置と位置Ｐｂとの間の距離のほうが小さくなるように、位置Ｐｂは長手状部１１ｃの長手方向中心位置側に寄った位置となっている。
The other detection position Pb is a position closer to the other side in the longitudinal direction (the opposite side to the connecting
そして、温度検出回路４０は、図４のような回路により、このような位置Ｐａと位置Ｐｂの間の範囲として定められる「所定の中央部」の抵抗値が異常状態になったことを第１実施形態と同一の方法で検出する構成となっている。
Then, the
なお、本構成では、各ｎ＋領域３１に接続されるメタル層１３ａと、その上方に配置されるメタル層１５ａの間の高さに、中間メタル層１４ａが設けられており、メタル層１３ａと中間メタル層１４ａとの間がヴィアで接続され、中間メタル層１４ａとメタル層１５ａの間がヴィアで接続された構成となっている。同様に、各ｎ＋領域３３に接続されるメタル層１３ｂと、その上方に配置されるメタル層１５ｂの間の高さに、中間メタル層１４ｂが設けられており、メタル層１３ｂと中間メタル層１４ｂとの間がヴィアで接続され、中間メタル層１４ｂとメタル層１５ｂの間がヴィアで接続された構成となっている。そして、中間メタル層１４ａ、１４ｂと同程度の高さに、位置Ｐａ、Ｐｂから温度検出回路４０に続く配線が中間メタル層１４ａ、１４ｂとは絶縁された構成でそれぞれ設けられている。
In this configuration, an
本構成のように中心部付近の長手状部１１ｃのみを検出対象１１ｆとし、それ以外の長手状部１１ｃを検出対象としないように構成し、更には、検出対象１１ｆの長手方向中心部のみを検出範囲とすることで、半導体基板３０の縦方向及び横方向の中心部付近の温度状態を選択的に検出できるようになり、より一層高温になりやすい部位に限定して異常判定を行うことができるようになる。
As in the present configuration, only the
［第５実施形態］
次に、第５実施形態について図１２等を参照して説明する。本構成は、ゲート電極１１の一部の材質をゲート電極１１の他の領域の材質と異ならせた点のみが第４実施形態と異なり、それ以外は第４実施形態と同一である。よってゲート電極１１の材質以外は第４実施形態と同一であるとして詳細な説明は省略する。
[Fifth Embodiment]
Next, a fifth embodiment will be described with reference to FIG. This configuration is different from the fourth embodiment only in that the material of a part of the
本構成でも、ゲート電極１１は、半導体基板３０（図３）上において所定方向（上述の縦方向）に長手状に延びる複数の長手状部（直線状部）１１ｃを備えており、これら複数の長手状部１１ｃは、長手方向一端部が連結部１１ａによって連結された構成で互いに電気的に接続されている。なお、チャネル領域上での長手状部１１ｃの形状及び連結部１１ａの形状は第１実施形態と同一である。一方、各長手状部１１ｃの長手方向他方側には、連結部１１ｂ（図２）が設けられておらず、それぞれが分離されている。
Also in this configuration, the
本構成では、温度検出回路４０による検出位置Ｐａ、Ｐｂが第１〜第３実施形態と異なっており、第４実施形態と同一となっている。この構成では、複数の長手状部１１ｃの内、それら複数の長手状部１１ｃの並び方向の中心部に最も近い長手状部１１ｃを検出対象１１ｆとし、温度検出回路４０は、この検出対象１１ｆの所定部分の抵抗値が異常状態になったことを検出する構成となっている。なお、図１２のように、長手状部１１ｃが偶数本並んで配置される場合、横方向（並び方向）の中心部に配置される真ん中付近の２本のいずれか又は両方を検出対象とすればよく、長手状部１１ｃが奇数本並んで配置される場合、横方向（並び方向）の中心部に配置される真ん中の長手状部を検出対象とすればよい。
In this configuration, detection positions Pa and Pb by the
図１２の例では、偶数本の長手状部１１ｃにおける横方向中心部付近の２つの長手状部１１ｃのうち、片方（図１２において左から４番目）の長手状部１１ｃを検出対象１１ｆとし、この検出対象１１ｆの長手方向中心部付近に一方の検出位置Ｐａと他方の検出位置Ｐａが定められている。そして、この検出対象１１ｆの所定範囲（位置Ｐａと位置Ｐｂの間の部分）の抵抗値が異常状態となったか否かを図４と同一の回路で検出するようになっている。なお、この構成では、図４における位置Ｐａと位置Ｐｂの間の抵抗は、図１２に示す位置Ｐａと位置Ｐｂの間の抵抗であり、検出対象１１ｆの中心部付近の抵抗となっている。本構成では、位置Ｐａと位置Ｐｂの間の範囲が「所定の中央部」に相当し、検出対象１１ｆの長手状部１１ｃにおける長手方向中心位置を含む範囲となっている。
In the example of FIG. 12, one (fourth from the left in FIG. 12)
なお、一方の検出位置Ｐａは、検出対象となる長手状部１１ｃにおいて、長手方向中心位置よりも長手方向一方側（連結部１１ａ側）に寄った位置となっており且つ当該長手状部１１ｃの長手方向一方側（連結部１１ａ側）の端部よりも長手方向中心位置側に寄った位置となっている。また、当該長手状部１１ｃの長手方向一方側（連結部１１ａ側）の端部と位置Ｐａとの間の距離よりも、当該長手状部１１ｃの長手方向中心位置と位置Ｐａとの間の距離のほうが小さくなるように、位置Ｐａは長手状部１１ｃの長手方向中心位置側に寄った位置となっている。
In addition, one detection position Pa is a position closer to one side in the longitudinal direction (on the
また、他方の検出位置Ｐｂは、検出対象となる長手状部１１ｃにおいて、長手方向中心位置よりも長手方向他方側（連結部１１ａとは反対側）に寄った位置となっており且つ当該長手状部１１ｃの長手方向他方側（連結部１１ａとは反対側）の端部よりも長手方向中心位置側に寄った位置となっている。また、当該長手状部１１ｃの長手方向他方側（連結部１１ａとは反対側）の端部と位置Ｐｂとの間の距離よりも、当該長手状部１１ｃの長手方向中心位置と位置Ｐｂとの間の距離のほうが小さくなるように、位置Ｐｂは長手状部１１ｃの長手方向中心位置側に寄った位置となっている。
The other detection position Pb is a position closer to the other side in the longitudinal direction (the opposite side to the connecting
更に、本構成で用いられるゲート電極１１は、上述の「所定の中央部」（所定範囲）がシリサイド化されていない非シリサイド材料によって構成され、「所定の中央部」以外の部分（所定範囲以外の部分）は、シリサイド化されたシリサイド材料によって構成されている。具体的には、検出対象１１ｆの検出位置Ｐａと検出位置Ｐｂの間の部分（温度検出回路４０によって抵抗値が検出される部分）が選択的に非シリサイド材料によって構成されている。この部分は、例えば、ポリシリコン、ＴｉＮ、ＴａＮ、Ａｌなどの非シリサイド材料を好適に用いることができる。また、ゲート電極１１において検出位置Ｐａと検出位置Ｐｂの間以外の部分は公知のシリサイド材料によって構成されており、例えばＴｉＳｉ２、ＮｉＳｉ２、ＣｏＳｉ２などで構成されていてもよく、その他のシリサイド材料であってもよい。
Furthermore, the
本構成でも、第４実施形態と同様の効果が得られる。更に、本構成では、温度検出回路４０によって抵抗値を検出する部分を選択的に非シリサイド材料によって構成しているため、この部分については、他の部分よりも温度感度を高めることができ、これにより異常検出の精度を向上することができる。また、温度検出回路４０によって抵抗値を検出する部分以外を選択的にシリサイド材料によって構成しているため、この部分については、ゲート抵抗の低減等を図ることができる。
Even in this configuration, the same effect as in the fourth embodiment can be obtained. Further, in this configuration, the portion where the resistance value is detected by the
［第６実施形態］
次に、第６実施形態について、図１３、図１４等を参照して説明する。なお、本構成は、半導体素子の具体的構成のみが第１実施形態と異なり、それ以外は第１実施形態と同一である。例えば、図１、図４〜図６の特徴は第１実施形態と同一であるため、適宜これらの図を参照することとする。
[Sixth Embodiment]
Next, a sixth embodiment will be described with reference to FIGS. Note that this configuration differs from the first embodiment only in the specific configuration of the semiconductor element, and is otherwise the same as the first embodiment. For example, since the features of FIGS. 1 and 4 to 6 are the same as those of the first embodiment, these drawings will be referred to as appropriate.
本構成のＭＯＳＦＥＴ１０は、公知のメッシュ構造のＭＯＳＦＥＴとして構成されており、半導体基板上においてゲート電極１１が格子状に構成されている。なお、図１３で用いられるゲート電極１１は、直交延出部１１ｄが付加された点以外は図１０等と同一である。この構成で用いられるゲート電極１１は、半導体基板上において所定方向（縦方向）に長手状に延びる複数の長手状部１１ｃと、所定方向と直交する方向（横方向）に長手状に延びる複数の直交延出部１１ｄとを備えており、これら長手状部１１ｃと直交延出部１１ｄとが交差して配置された格子状の構成をなしている。
The
そして、ゲート電極１１の下方に配置される半導体基板において、平面視したときに格子状に構成されるゲート電極１１によって囲まれる各領域がソース領域（ｎ＋領域）又はドレイン領域（ｎ＋領域）として構成されており、ソース領域又はドレイン領域として構成される半導体領域が複数行且つ複数列配置されている。そして、このように複数行且つ複数列で構成される半導体領域（ソース領域又はドレイン領域）の各行では、半導体基板の表層部においてソース領域とドレイン領域が交互に配置されており、各列でも半導体基板の表層部においてソース領域とドレイン領域が交互に配置されている。例えば、図１３の例では、縦方向の最も下の行（連結部１１ａとは反対側の端部）において、左から横方向にソース領域、ドレイン領域、ソース領域、ドレイン領域・・・と交互に並んでおり、その上の行では、左から横方向にドレイン領域、ソース領域、ドレイン領域、ソース領域・・・と交互に並んでいる。そして、横方向に交互に並ぶソース領域とドレイン領域の間にはチャネル領域（ｐウェル領域）が構成されており、そのチャネル領域の上方にゲート電極が配置される構成となっている。なお、この位置の断面構造は、図１３のＡ−Ａ位置の断面構造と同様であり、図１３のＡ−Ａ位置の半導体基板の断面構造は、図３と同様となっている。また、縦方向に交互に並ぶソース領域とドレイン領域の間にもチャネル領域が構成されており、そのチャネル領域の上方にゲート電極が配置される構成となっている。このように構成されるＭＯＳＦＥＴ１０は、ゲート駆動回路１１０によって駆動信号（駆動電圧Ｖｇｓのオン信号）が入力されたオン期間にソース領域とドレイン領域とが導通し、ソース領域とドレイン領域との間に電流が流れるようになっている。なお、各ソース領域は、図示しないコンタクトを介してメタル層１５ａと導通しており、各ドレイン領域は、図示しないコンタクトを介してメタル層１５ｂと導通している。
In the semiconductor substrate disposed below the
そして、本構成では、このように格子状に構成されるゲート電極１１の所定の第１位置Ｐａと第２位置Ｐｂとの間の抵抗値が異常状態になったことを温度検出回路４０によって検出し得る構成となっている。図１３の例では、ゲート電極１１の右上の端部（長手状部１１ｃの長手方向一方側寄りであって、直交延出部１１ｄの長手方向一方側寄りの端部）が検出位置Ｐａとなっており、ゲート電極１１の左下の端部（長手状部１１ｃの長手方向他方側寄りであって、直交延出部１１ｄの長手方向他方側寄りの端部）が検出位置Ｐｂとなっている。そして、このような位置Ｐａと位置Ｐｂの間の範囲として定められる「所定範囲」の抵抗値が異常状態になったことを第１実施形態と同一の方法（図４）で検出する構成となっている。この構成では、図４における位置Ｐａと位置Ｐｂの間の抵抗は、図１３に示す位置Ｐａと位置Ｐｂの間の抵抗であり、ゲート電極１１の全体的な抵抗となっている。なお、格子状のゲート電極の右上の端部と左下の端部の間の抵抗を検出する場合、その抵抗は図１４のような等価回路で表すことができる。なお、図１４の回路は、図１３のゲート電極１１とは行数及び列数が異なる簡略的な例である。
In this configuration, the
［他の実施形態]
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
[Other Embodiments]
The present invention is not limited to the embodiments described with reference to the above description and drawings. For example, the following embodiments are also included in the technical scope of the present invention.
上記実施形態では、半導体素子の一例としてＮチャネル型のＭＯＳＦＥＴを例示したが、いずれの実施形態でも、半導体素子としてＰチャネル型のＭＯＳＦＥＴを用いてもよく、ＭＯＳＦＥＴに限らず、ＩＧＢＴなどであってもよい。また、いずれの場合も、ゲート構造は、プレーナゲート型であってもよく、トレンチゲート型であってもよい。 In the above embodiment, an N-channel type MOSFET is illustrated as an example of a semiconductor element. However, in any of the embodiments, a P-channel type MOSFET may be used as a semiconductor element. Also good. In any case, the gate structure may be a planar gate type or a trench gate type.
第１〜第４、第６実施形態では、ゲート電極１１にシリサイド化されていない材料を用いた例を示したが、これらいずれの実施形態でも、ゲート電極１１にシリサイド化された材料を用いてもよい。シリサイド化された材料としては、例えば、ＴｉＳｉ２、ＮｉＳｉ２、ＣｏＳｉ２などを好適に用いることができる。
In the first to fourth and sixth embodiments, an example in which a material that is not silicided is used for the
上記実施形態では、比較器４６から異常信号（Ｈレベル信号）が出力されている期間中、スイッチ素子５１をオン状態とし、その期間中、ＭＯＳＦＥＴ１０を強制的に遮断する構成を例示したが、このような構成に限られない。例えば、いずれの実施形態でも、比較器４６から異常信号（Ｈレベル信号）が出力されたタイミングから一定時間、スイッチ素子５１にＨレベル信号を与え続け、その一定時間の間はＭＯＳＦＥＴ１０を強制的に遮断するようにしてもよい。
In the above embodiment, the
上記実施形態では、抑制部としてゲート遮断回路５０を例示し、所定の抑制制御として、ゲート電圧をＬレベルに固定する制御を例示したが、このような例に限られない。例えば、ゲート駆動回路１１０を抑制部として機能させると共に、温度検出回路４０からの信号を入力可能とし、温度検出回路４０から異常信号が出力された場合に、ゲート駆動回路１１０からの駆動信号の出力自体を停止させるようにしてもよい。或いは、ゲート駆動回路１１０がＰＷＭ信号を出力する回路として構成される場合、温度検出回路４０から異常信号が出力された場合に、デューティ比を異常信号出力前よりも下げるような制御を行うようにしてもよい。
In the said embodiment, although the gate interruption | blocking
１…半導体装置
１０…ＭＯＳＦＥＴ（半導体素子）
１１…ゲート電極
３０…半導体基板
３１…ｎ＋領域（第１領域）
３２…ｐウェル領域（チャネル部）
３３…ｎ＋領域（第２領域）
４０…温度検出回路（検出部）
５０…ゲート遮断回路（抑制部）
DESCRIPTION OF SYMBOLS 1 ...
DESCRIPTION OF
32... P-well region (channel portion)
33... N + region (second region)
40 ... Temperature detection circuit (detector)
50. Gate cut-off circuit (suppression unit)
Claims (9)
前記ゲート電極（１１）の所定範囲の抵抗値が予め定められた異常状態となったことを検出可能な検出部（４０）と、
前記検出部（４０）によって前記異常状態が検出された場合に前記ゲート電極（１１）に入力される前記駆動信号を抑制する所定の抑制制御を行う抑制部（５０）と、
を備えたことを特徴とする半導体装置（１）。 A gate electrode (11) and a channel portion (32) formed in the semiconductor substrate (30), and one end side of the channel portion (32) when a drive signal is input to the gate electrode (11) A semiconductor element (10) in which a current flows between a first region (31) provided in the second region (33) provided on the other end side of the channel portion (32);
A detection unit (40) capable of detecting that a predetermined range of resistance value of the gate electrode (11) is in a predetermined abnormal state;
A suppression unit (50) that performs predetermined suppression control to suppress the drive signal input to the gate electrode (11) when the abnormal state is detected by the detection unit (40);
A semiconductor device (1) comprising:
前記ゲート電極（１１）に前記駆動信号が入力されているオン期間において、当該オン期間よりも短い検出時間の間に、前記ゲート電極（１１）の前記所定範囲の部分に電流を流す通電制御部（４９）と、
前記通電制御部（４９）によって前記所定範囲の部分に電流が流されているときの前記所定範囲の部分での電圧降下が予め定められた異常電圧状態となった場合に異常信号を出力する出力部（４６）と、
を有することを特徴とする請求項１に記載の半導体装置（１）。 The detection unit (40)
An energization control unit that causes a current to flow in the predetermined range of the gate electrode (11) during a detection time shorter than the on period in the on period in which the drive signal is input to the gate electrode (11). (49),
An output that outputs an abnormal signal when a voltage drop in the predetermined range portion when a current is passed through the predetermined range portion by the energization control unit (49) becomes a predetermined abnormal voltage state. Part (46);
The semiconductor device (1) according to claim 1, comprising:
前記出力部（４６）は、いずれかの前記検出時間において前記所定範囲の部分での電圧降下が前記異常電圧状態となった場合に異常信号を出力することを特徴とする請求項２に記載の半導体装置（１）。 The energization control unit (49) is configured to be able to set a plurality of the detection times in the ON period, and intermittently flows a current through the predetermined range during each detection time,
The said output part (46) outputs an abnormal signal, when the voltage drop in the said predetermined range part becomes the said abnormal voltage state in one of the said detection times, The abnormal signal is output. Semiconductor device (1).
複数の前記長手状部（１１ｃ）は、前記所定方向の一端側において互いに電気的に接続され且つ前記所定方向の他端側において互いに電気的に接続されており、
前記検出部（４０）は、複数の前記長手状部（１１ｃ）における前記所定方向の両端部間の抵抗値が前記異常状態となったことを検出することを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置（１）。 The gate electrode (11) includes a plurality of longitudinal portions (11c) extending longitudinally in a predetermined direction in the semiconductor substrate (30),
The plurality of longitudinal portions (11c) are electrically connected to each other on one end side in the predetermined direction and are electrically connected to each other on the other end side in the predetermined direction,
The said detection part (40) detects that the resistance value between the both ends of the said predetermined direction in the said several longitudinal part (11c) became the said abnormal state. 5. The semiconductor device (1) according to any one of 4 above.
前記検出部（４０）は、複数の前記長手状部（１１ｃ）の内、それら複数の前記長手状部（１１ｃ）の並び方向の中心部に最も近い長手状部（１１ｃ）を検出対象（１１ｆ）とし、当該検出対象（１１ｆ）の所定部分の抵抗値が前記異常状態になったことを検出することを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置（１）。 The gate electrode (11) includes a plurality of longitudinal portions (11c) extending longitudinally in a predetermined direction in the semiconductor substrate (30), and the plurality of longitudinal portions (11c) are electrically connected to each other. And
The detection unit (40) detects a longitudinal part (11c) that is closest to a central part in the arrangement direction of the plurality of longitudinal parts (11c) among the plurality of longitudinal parts (11c). The semiconductor device (1) according to any one of claims 1 to 4, wherein the resistance value of a predetermined portion of the detection target (11f) is detected to be in the abnormal state. ).
前記検出部（４０）は、前記ゲート電極（１１）に構成される前記ダイオード（１）の抵抗値が前記異常状態になったことを検出することを特徴とする請求項１から請求項７のいずれか一項に記載の半導体装置（１）。 The gate electrode (11) includes an n-conducting portion (12a) and a p-conducting portion (12b), and includes the n-conducting portion (12a) and the p-conducting portion (12b). A diode (12) is constructed;
The said detection part (40) detects that the resistance value of the said diode (1) comprised by the said gate electrode (11) was in the said abnormal state. The semiconductor device (1) according to any one of the above.
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