JP6009971B2 - Semiconductor memory device and manufacturing method thereof - Google Patents

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Description

本明細書に記載の実施の形態は、半導体記憶装置及びその製造方法に関する。   Embodiments described in the present specification relate to a semiconductor memory device and a manufacturing method thereof.

近年、半導体記憶装置の高集積化に伴い、これを構成するＬＳＩ素子は益々微細化されている。このＬＳＩ素子の微細化には、単に線幅を細くするだけでなく、回路パターンの寸法精度や位置精度の向上も要請される。   In recent years, with the high integration of semiconductor memory devices, LSI elements constituting the semiconductor memory devices have been increasingly miniaturized. The miniaturization of the LSI element requires not only a reduction in line width but also improvement in circuit pattern dimensional accuracy and position accuracy.

このような課題を克服する技術として、抵抗値を可逆的に変化させる可変抵抗素子をメモリとして利用したＲｅＲＡＭ（Resistive RAM）が提案されている。そして、このＲｅＲＡＭにおいて可変抵抗素子を基板に対して平行に延びるワード線の側壁と基板に対して垂直に延びるビット線の側壁との間に設けるＶＡＬ（Vertical Array Line）構造により、メモリセルアレイの更なる高集積化が可能とされている。   As a technique for overcoming such a problem, ReRAM (Resistive RAM) using a variable resistance element that reversibly changes a resistance value as a memory has been proposed. In this ReRAM, the variable resistance element is further arranged in the memory cell array by a VAL (Vertical Array Line) structure provided between the side wall of the word line extending parallel to the substrate and the side wall of the bit line extending perpendicular to the substrate. High integration is possible.

ＶＡＬ構造においては、メモリセルアレイの更なる集積化のため、積層された複数のワード線の間に形成される層間絶縁膜を薄膜化することが求められている。しかし、層間絶縁膜の薄膜化は、メモリセル間に絶縁耐圧の低下させる虞がある。このように、ＶＡＬ構造では、メモリセルアレイの高集積化を図りつつメモリセル間の絶縁耐圧を向上させることが求められている。   In the VAL structure, it is required to thin an interlayer insulating film formed between a plurality of stacked word lines for further integration of the memory cell array. However, the reduction in the thickness of the interlayer insulating film may cause a reduction in the dielectric strength between memory cells. Thus, in the VAL structure, it is required to improve the withstand voltage between the memory cells while achieving high integration of the memory cell array.

特開２０１０−１０６８８号公報JP 2010-10688 A

以下に説明する実施の形態は、層間絶縁膜を薄膜化することが可能な半導体記憶装置を提供するものである。  Embodiments described below provide a semiconductor memory device capable of thinning an interlayer insulating film.

以下に説明する実施の形態の半導体記憶装置は、互いに交差する複数の第１配線、及び複数の第２配線、並びに、複数の第１配線及び複数の第２配線の各交差部に配置され可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイを備える。メモリセルアレイは、基板に対して水平な第１方向を長手方向として延び、且つ基板と垂直な方向に積層され前記第１配線として機能する複数の第１導電層を備える。層間絶縁層は、複数の第１導電層の間に設けられる。可変抵抗層は、複数の第１導電層及び層間絶縁層の側面に連続的に形成され且つ可変抵抗素子として機能する。柱状導電層は、可変抵抗層を介して第１導電層及び前記層間絶縁層の側面に設けられ、垂直方向を長手方向として延び且つ第２配線として機能する。第１導電層の側面である第１の側面は、層間絶縁層の側面である第２の側面に比べ、前記柱状導電層側から見て後退している。また、可変抵抗層は、第１の側面及び第２の側面に沿って連続的に形成され、第２の側面において凸形状を有している。別の態様においては、第１導電層の第１の側面に比べ、層間絶縁層の第２の側面が柱状導電層側から見て後退している。そして、可変抵抗層は、第１の側面及び第２の側面に沿って連続的に形成され、第１の側面において凸形状を有している。   A semiconductor memory device according to an embodiment described below is arranged and variable at each intersection of a plurality of first wirings, a plurality of second wirings, and a plurality of first wirings and a plurality of second wirings. A memory cell array having a plurality of memory cells including a resistance element is provided. The memory cell array includes a plurality of first conductive layers extending in a first direction horizontal to the substrate as a longitudinal direction and stacked in a direction perpendicular to the substrate and functioning as the first wiring. The interlayer insulating layer is provided between the plurality of first conductive layers. The variable resistance layer is continuously formed on the side surfaces of the plurality of first conductive layers and the interlayer insulating layer and functions as a variable resistance element. The columnar conductive layer is provided on the side surfaces of the first conductive layer and the interlayer insulating layer via the variable resistance layer, extends in the vertical direction as a longitudinal direction, and functions as a second wiring. The first side surface, which is the side surface of the first conductive layer, recedes from the columnar conductive layer side as compared to the second side surface, which is the side surface of the interlayer insulating layer. The variable resistance layer is continuously formed along the first side surface and the second side surface, and has a convex shape on the second side surface. In another aspect, the second side surface of the interlayer insulating layer recedes as viewed from the columnar conductive layer side as compared to the first side surface of the first conductive layer. The variable resistance layer is continuously formed along the first side surface and the second side surface, and has a convex shape on the first side surface.

第１の実施の形態に係る半導体記憶装置のブロック図である。1 is a block diagram of a semiconductor memory device according to a first embodiment. 第１の実施の形態のメモリセルアレイ１１の構造を詳細に説明する等価回路図である。2 is an equivalent circuit diagram for explaining in detail the structure of the memory cell array 11 of the first embodiment; FIG. 第１の実施の形態のメモリセルアレイ１１の構造を詳細に説明する概略斜視図である。1 is a schematic perspective view for explaining in detail the structure of a memory cell array 11 of a first embodiment. 第１の実施の形態のメモリセルアレイ１１の構造を詳細に説明する断面図である。2 is a cross-sectional view illustrating in detail the structure of the memory cell array 11 of the first embodiment. FIG. 第１の実施の形態のメモリセルアレイ１１の構造を詳細に説明する平面図である。2 is a plan view for explaining in detail the structure of the memory cell array 11 of the first embodiment; FIG. 第１の実施の形態の半導体記憶装置の製造工程を示す工程図である。FIG. 6 is a process diagram illustrating a manufacturing process of the semiconductor memory device according to the first embodiment; 第１の実施の形態の半導体記憶装置の製造工程を示す工程図である。FIG. 6 is a process diagram illustrating a manufacturing process of the semiconductor memory device according to the first embodiment; 第１の実施の形態の半導体記憶装置の製造工程を示す工程図である。FIG. 6 is a process diagram illustrating a manufacturing process of the semiconductor memory device according to the first embodiment; 第１の実施の形態の半導体記憶装置の製造工程を示す工程図である。FIG. 6 is a process diagram illustrating a manufacturing process of the semiconductor memory device according to the first embodiment; 第１の実施の形態の半導体記憶装置の製造工程を示す工程図である。FIG. 6 is a process diagram illustrating a manufacturing process of the semiconductor memory device according to the first embodiment; 第１の実施の形態の半導体記憶装置の製造工程を示す工程図である。FIG. 6 is a process diagram illustrating a manufacturing process of the semiconductor memory device according to the first embodiment; 第１の実施の形態の半導体記憶装置の製造工程を示す工程図である。FIG. 6 is a process diagram illustrating a manufacturing process of the semiconductor memory device according to the first embodiment; 第２の実施の形態のメモリセルアレイ１１の構造を詳細に説明する断面図である。It is sectional drawing explaining the structure of the memory cell array 11 of 2nd Embodiment in detail. 第３の実施の形態のメモリセルアレイ１１の構造を詳細に説明する断面図である。It is sectional drawing explaining the structure of the memory cell array 11 of 3rd Embodiment in detail. 第３の実施の形態の半導体記憶装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor memory device of 3rd Embodiment. 第３の実施の形態の半導体記憶装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor memory device of 3rd Embodiment. 第３の実施の形態の半導体記憶装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor memory device of 3rd Embodiment.

次に、添付した図面を参照して本発明の実施の形態を詳細に説明する。   Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

［第１の実施の形態］
図１〜５を参照して、第１の実施の形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る半導体記憶装置のブロック図である。図１に示すように、半導体記憶装置は、メモリセルアレイ１１、行デコーダ１２、列デコーダ１３、上位ブロック１４、及び電源１５を有する。 [First Embodiment]
With reference to FIGS. 1 to 5, the overall configuration of the semiconductor memory device according to the first embodiment will be described. FIG. 1 is a block diagram of the semiconductor memory device according to the first embodiment. As shown in FIG. 1, the semiconductor memory device includes a memory cell array 11, a row decoder 12, a column decoder 13, an upper block 14, and a power supply 15.

メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ、及びビット線ＢＬ、並びに、これらの各交差部に配置されたメモリセルＭＣを有する。メモリセルＭＣは、後述するように、３次元方向にマトリクス状に配列されている。後で詳しく説明するように、複数のビット線ＢＬは基板に垂直な方向（Ｚ方向）に延び、且つ基板に水平な方向（Ｘ方向、Ｙ方向）にマトリクス状に配列される。複数のワード線ＷＬはそれぞれＸ方向を長手方向として延びるように配列され、積層方向に複数のワード線ＷＬが形成されている（図１では、簡略的に１層のワード線ＷＬのみが図示されている）。   The memory cell array 11 includes a plurality of word lines WL and bit lines BL that intersect with each other, and memory cells MC that are arranged at each intersection. As will be described later, the memory cells MC are arranged in a matrix in a three-dimensional direction. As will be described in detail later, the plurality of bit lines BL extend in a direction perpendicular to the substrate (Z direction) and are arranged in a matrix in a direction horizontal to the substrate (X direction, Y direction). A plurality of word lines WL are arranged so as to extend in the X direction as a longitudinal direction, and a plurality of word lines WL are formed in the stacking direction (in FIG. 1, only one word line WL is illustrated in a simplified manner). ing).

行デコーダ１２は、消去動作／書き込み動作／読み出し動作などの各種動作が行われる場合に、与えられた行アドレスに対応するワード線ＷＬを選択する。列デコーダ１３は、各種動作時に、与えられた列アドレスに対応するビット線ＢＬを選択する。   The row decoder 12 selects a word line WL corresponding to a given row address when various operations such as an erase operation / write operation / read operation are performed. The column decoder 13 selects a bit line BL corresponding to a given column address during various operations.

上位ブロック１４は、メモリセルアレイ１１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、消去動作／書き込み動作／読み出動作等の各種動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。   The upper block 14 selects a memory cell MC to be accessed in the memory cell array 11. The upper block 14 gives a row address and a column address to the row decoder 12 and the column decoder 13, respectively. The power supply 15 generates a combination of predetermined voltages corresponding to various operations such as an erase operation / write operation / read operation, and supplies it to the row decoder 12 and the column decoder 13.

次に、図２を参照して、第１の実施の形態に係るメモリセルアレイ１１について詳しく説明する。図２は、メモリセルアレイ１１の回路図である。なお、図２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図２に示す構造は、Ｘ方向に繰り返し設けられている。   Next, the memory cell array 11 according to the first embodiment will be described in detail with reference to FIG. FIG. 2 is a circuit diagram of the memory cell array 11. In FIG. 2, the X direction, the Y direction, and the Z direction are orthogonal to each other, and the X direction is a direction perpendicular to the paper surface. The structure shown in FIG. 2 is repeatedly provided in the X direction.

メモリセルアレイ１１は、図２に示すように、上述したワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ、及び選択ゲート線ＳＧを有する。
ワード線ＷＬ１〜ＷＬ４は、図２に示すように、Ｚ方向に沿って積層され、Ｘ方向を長手方向として延びる。ビット線ＢＬは、Ｚ方向を長手方向として延びると共に、Ｘ方向及びＹ方向にマトリクス状に配列される（図２では、Ｘ方向の１層のビット線ＢＬのみが図示されている）。
メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。 As shown in FIG. 2, the memory cell array 11 includes a selection transistor STr, a global bit line GBL, and a selection gate line SG in addition to the above-described word line WL, bit line BL, and memory cell MC.
As shown in FIG. 2, the word lines WL1 to WL4 are stacked along the Z direction, and extend with the X direction as a longitudinal direction. The bit lines BL extend with the Z direction as the longitudinal direction, and are arranged in a matrix in the X direction and the Y direction (in FIG. 2, only one bit line BL in the X direction is shown).
The memory cell MC is disposed at a location where the word line WL and the bit line BL intersect. Therefore, the memory cells MC are arranged in a three-dimensional matrix in the X, Y, and Z directions.

メモリセルＭＣは、図２に示すように、可変抵抗素子ＶＲを含む。可変抵抗素子ＶＲは電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子ＶＲは、ある一定以上の電圧をその両端に印加するセット動作によって低抵抗状態（セット状態）となり、ある一定以上の電圧をその両端に印加するリセット動作によって高抵抗状態（リセット状態）となる。また、可変抵抗素子ＶＲは、製造直後においては容易に抵抗状態を変化させず、高抵抗状態にある。そこで、可変抵抗素子ＶＲの両端にセット動作及びリセット動作以上の高電圧を印加するフォーミング動作が実行される。このフォーミング動作により、可変抵抗素子ＶＲ内に局所的に電流が流れ易い領域（フィラメントパス）が形成され、可変抵抗素子ＶＲは容易に抵抗状態を変化させることができ、記憶素子として動作可能な状態となる。   As shown in FIG. 2, the memory cell MC includes a variable resistance element VR. The variable resistance element VR is electrically rewritable and stores data in a nonvolatile manner based on the resistance value. The variable resistance element VR is in a low resistance state (set state) by a set operation in which a voltage of a certain level or higher is applied to both ends thereof, and is in a high resistance state (reset state) by a reset operation in which a voltage of a certain level or higher is applied to both ends thereof. It becomes. The variable resistance element VR does not easily change its resistance state immediately after manufacture and is in a high resistance state. Therefore, a forming operation is performed in which a high voltage higher than the set operation and the reset operation is applied to both ends of the variable resistance element VR. By this forming operation, a region (filament path) where a current easily flows locally is formed in the variable resistance element VR, and the resistance state of the variable resistance element VR can be easily changed and can operate as a memory element. It becomes.

選択トランジスタＳＴｒは、図２に示すように、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられる。複数のグローバルビット線ＧＢＬは、Ｙ方向を長手方向として延び、且つＸ方向に所定のピッチをもって配列されている。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。選択ゲート線ＳＧは、Ｘ方向を長手方向として延びるように形成されている。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通接続されている。   As shown in FIG. 2, the select transistor STr is provided between one end of the bit line BL and the global bit line GBL. The plurality of global bit lines GBL extend with the Y direction as a longitudinal direction and are arranged with a predetermined pitch in the X direction. One global bit line GBL is commonly connected to one ends of a plurality of select transistors STr arranged in a line in the Y direction. The selection gate line SG is formed to extend with the X direction as a longitudinal direction. One selection gate line SG is commonly connected to the gates of a plurality of selection transistors STr arranged in a line in the X direction.

次に、図３〜図５を参照して、実施の形態に係るメモリセルアレイ１１の積層構造について説明する。図３は、メモリセルアレイ１１の積層構造を示す斜視図である。図４は図３の断面図であり、図５は図３の上面図である。なお、図３及び図５において、層間絶縁層は省略している。また、図３ではワード線ＷＬを簡略化して図示している。
メモリセルアレイ１１は、図３及び図４に示すように、選択トランジスタ層３０及びメモリ層４０を有する。選択トランジスタ層３０は選択トランジスタＳＴｒとして機能し、メモリ層４０はメモリセルＭＣとして機能する。 Next, a stacked structure of the memory cell array 11 according to the embodiment will be described with reference to FIGS. FIG. 3 is a perspective view showing a stacked structure of the memory cell array 11. 4 is a cross-sectional view of FIG. 3, and FIG. 5 is a top view of FIG. 3 and 5, the interlayer insulating layer is omitted. In FIG. 3, the word lines WL are simplified.
As shown in FIGS. 3 and 4, the memory cell array 11 includes a selection transistor layer 30 and a memory layer 40. The selection transistor layer 30 functions as a selection transistor STr, and the memory layer 40 functions as a memory cell MC.

選択トランジスタ層３０は、図３及び図４に示すように、導電層３１、層間絶縁層３２、導電層３３、層間絶縁層３４を有する。導電層３１はグローバルビット線ＧＢＬとして機能し、導電層３３は選択ゲート線ＳＧ、及び選択トランジスタＳＴｒのゲートとして機能する。
複数の導電層３１は、それぞれ基板２０に対して水平なＹ方向を長手方向として延びるように形成され、且つ基板２０に対して平行なＸ方向に所定ピッチをもって並ぶように配列されている。層間絶縁層３２は、導電層３１の上面を覆うように形成されている。複数の導電層３３は、Ｘ方向を長手方向として延び、且つＹ方向に所定ピッチをもって並ぶように形成されている。 As shown in FIGS. 3 and 4, the select transistor layer 30 includes a conductive layer 31, an interlayer insulating layer 32, a conductive layer 33, and an interlayer insulating layer 34. The conductive layer 31 functions as the global bit line GBL, and the conductive layer 33 functions as the selection gate line SG and the gate of the selection transistor STr.
Each of the plurality of conductive layers 31 is formed so as to extend with the Y direction horizontal to the substrate 20 as a longitudinal direction, and is arranged so as to be arranged with a predetermined pitch in the X direction parallel to the substrate 20. The interlayer insulating layer 32 is formed so as to cover the upper surface of the conductive layer 31. The plurality of conductive layers 33 are formed so as to extend in the X direction as a longitudinal direction and to be arranged with a predetermined pitch in the Y direction.

層間絶縁層３４は、導電層３３の側面及び上面を覆うように形成されている。一例として、導電層３１、及び３３はポリシリコンにより構成される。層間絶縁層３２、３４は酸化シリコン（ＳｉＯ２）により構成される。 The interlayer insulating layer 34 is formed so as to cover the side surface and the upper surface of the conductive layer 33. As an example, the conductive layers 31 and 33 are made of polysilicon. The interlayer insulating layers 32 and 34 are made of silicon oxide (SiO 2 ).

また、選択トランジスタ層３０は、図３及び図４に示すように、柱状半導体層３５、及びゲート絶縁層３６を有する。柱状半導体層３５は選択トランジスタＳＴｒのボディ（チャネル）として機能し、ゲート絶縁層３６は選択トランジスタＳＴｒのゲート絶縁膜として機能する。
柱状半導体層３５は、Ｘ及びＹ方向にマトリクス状に配置され、Ｚ方向に柱状に延びる。また、柱状半導体層３５は、導電層３１の上面に接し、ゲート絶縁層３６を介して導電層３３のＹ方向端部の側面に接する。そして、柱状半導体層３５は、積層されたＮ＋型半導体層３５ａ、Ｐ＋型半導体層３５ｂ、及びＮ＋型半導体層３５ｃを有する。 The select transistor layer 30 includes a columnar semiconductor layer 35 and a gate insulating layer 36 as shown in FIGS. The columnar semiconductor layer 35 functions as a body (channel) of the selection transistor STr, and the gate insulating layer 36 functions as a gate insulating film of the selection transistor STr.
The columnar semiconductor layers 35 are arranged in a matrix in the X and Y directions and extend in a column shape in the Z direction. The columnar semiconductor layer 35 is in contact with the upper surface of the conductive layer 31 and is in contact with the side surface of the end portion in the Y direction of the conductive layer 33 through the gate insulating layer 36. The columnar semiconductor layer 35 includes a stacked N + type semiconductor layer 35a, P + type semiconductor layer 35b, and N + type semiconductor layer 35c.

Ｎ＋型半導体層３５ａは、図３及び図４に示すように、そのＹ方向端部の側面にて層間絶縁層３２に接する。Ｐ＋型半導体層３５ｂは、そのＹ方向端部の側面にて導電層３３の側面に接する。Ｎ＋型半導体層３５ｃは、そのＹ方向端部の側面にて層間絶縁層３４に接する。Ｎ＋型半導体層３５ａ、３５ｃはＮ＋型の不純物を注入されたポリシリコンにより構成され、Ｐ＋型半導体層３５ｂはＰ＋型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層３６は例えば酸化シリコン（ＳｉＯ２）により構成される。 As shown in FIGS. 3 and 4, the N + type semiconductor layer 35 a is in contact with the interlayer insulating layer 32 on the side surface at the end portion in the Y direction. The P + type semiconductor layer 35b is in contact with the side surface of the conductive layer 33 at the side surface of the end portion in the Y direction. The N + type semiconductor layer 35c is in contact with the interlayer insulating layer 34 on the side surface at the end portion in the Y direction. The N + type semiconductor layers 35a and 35c are made of polysilicon implanted with N + type impurities, and the P + type semiconductor layer 35b is made of polysilicon implanted with P + type impurities. The gate insulating layer 36 is made of, for example, silicon oxide (SiO 2 ).

メモリ層４０は、図３及び図４に示すように、Ｚ方向に交互に積層された層間絶縁層４１ａ〜４１ｄ、及び導電層４２ａ〜４２ｄを有する。導電層４２ａ〜４２ｄは、ワード線ＷＬ１〜ＷＬ４として機能する。
導電層４２ａ〜４２ｄは、図５に示すように、それぞれＸ方向に対向する一対の櫛歯形状を有する。層間絶縁層４１ａ〜４１ｄは例えば酸化シリコン（ＳｉＯ２）にて構成され、導電層４２ａ〜４２ｄは例えば窒化チタン（ＴｉＮ）のような金属材料、又はポリシリコンにて構成される。 As illustrated in FIGS. 3 and 4, the memory layer 40 includes interlayer insulating layers 41 a to 41 d and conductive layers 42 a to 42 d that are alternately stacked in the Z direction. Conductive layers 42a-42d function as word lines WL1-WL4.
As shown in FIG. 5, the conductive layers 42 a to 42 d have a pair of comb-tooth shapes that face each other in the X direction. The interlayer insulating layers 41a to 41d are made of, for example, silicon oxide (SiO 2 ), and the conductive layers 42a to 42d are made of, for example, a metal material such as titanium nitride (TiN) or polysilicon.

また、メモリ層４０は、図３及び図４に示すように、柱状導電層４３、及び可変抵抗膜４５を有する。柱状導電層４３は例えばポリシリコンにより構成される。可変抵抗膜４５は、例えばハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、クロム（Ｃｒ）及びニオブ（Ｎｂ）よりなる群より選択された、少なくともいずれか１つの元素を含む酸化物を主成分とする膜とすることができる。具体的には、ＨｆＯ２、Ａｌ２Ｏ３、ＴｉＯ２、ＮｉＯ、ＷＯ３、Ｔａ２Ｏ５の材料の１つからなる薄膜により可変抵抗膜４５を構成することができる。しかし、可変抵抗膜４５の材料はこれらに限定されるものではなく、その他の電圧の印加等により抵抗値が変化し得る膜に変更することは可能である。例えば、炭素（Ｃ）なども可変抵抗膜４５の材料として採用し得る。なお、可変抵抗膜４５の膜厚は、数ｎｍ程度で十分である。 Further, the memory layer 40 includes a columnar conductive layer 43 and a variable resistance film 45 as shown in FIGS. The columnar conductive layer 43 is made of, for example, polysilicon. The variable resistance film 45 includes, for example, hafnium (Hf), zirconium (Zr), nickel (Ni), tantalum (Ta), tungsten (W), cobalt (Co), aluminum (Al), iron (Fe), manganese (Mn ), Chromium (Cr) and niobium (Nb), and a film mainly containing an oxide containing at least one element selected from the group consisting of chromium (Cr) and niobium (Nb). Specifically, the variable resistance film 45 can be configured by a thin film made of one of the materials of HfO 2 , Al 2 O 3 , TiO 2 , NiO, WO 3 , and Ta 2 O 5 . However, the material of the variable resistance film 45 is not limited to these, and can be changed to a film whose resistance value can be changed by application of other voltages. For example, carbon (C) or the like can be used as the material of the variable resistance film 45. It should be noted that a film thickness of the variable resistance film 45 may be about several nm.

柱状導電層４３は、Ｘ及びＹ方向にマトリクス状に配置され、柱状半導体層３５の上面に接すると共にＺ方向を長手方向として延びる。柱状導電層４３は前述のビット線ＢＬとして機能する。
本実施の形態では、図４に示すように、導電層４２ａ〜４２ｄのＹ方向の側面が、層間絶縁膜４１ａ〜４１ｄのＹ方向の側面に比べ、柱状導電層４３から見て後退するように形成されている。このため、柱状半導体層４３も、層間絶縁膜４１ａ〜ｄの部分に比べ、導電層４２ａ〜ｄの部分の方がその幅が小さくされている（換言すれば、導電層４２ａ〜ｄと対向する部分において凸部を有している）。本実施の形態は、この構造を有することにより、メモリセルＭＣ間の絶縁耐圧を向上させることが可能である。なお、導電層４２ａ〜４２ｄのＹ方向の側面と、層間絶縁膜４１ａ〜４１ｄのＹ方向の側面との間の距離Ｄｙは、一例として約５ｎｍ程度とされる。また、距離Ｄｙは、導電層４２ａの厚さＴｚの半分よりも小さいのが好適である。 The columnar conductive layers 43 are arranged in a matrix in the X and Y directions, are in contact with the upper surface of the columnar semiconductor layer 35, and extend with the Z direction as a longitudinal direction. The columnar conductive layer 43 functions as the bit line BL described above.
In the present embodiment, as shown in FIG. 4, the side surfaces in the Y direction of the conductive layers 42 a to 42 d are set to recede as viewed from the columnar conductive layer 43 compared to the side surfaces in the Y direction of the interlayer insulating films 41 a to 41 d. Is formed. Therefore, the width of the columnar semiconductor layer 43 is also smaller in the conductive layers 42a to 42d than the portions of the interlayer insulating films 41a to 41d (in other words, facing the conductive layers 42a to 42d). The part has a convex part). In this embodiment, with this structure, it is possible to improve the withstand voltage between the memory cells MC. Note that the distance Dy between the side surfaces in the Y direction of the conductive layers 42a to 42d and the side surfaces in the Y direction of the interlayer insulating films 41a to 41d is, for example, about 5 nm. The distance Dy is preferably smaller than half the thickness Tz of the conductive layer 42a.

［製造方法］
次に、図６〜図１２を参照して、第１の実施の形態に係る半導体記憶装置の製造方法について説明する。ここでは、選択トランジスタ層３０の製造方法は省略し、メモリ層４０の製造方法の説明を行う。選択トランジスタ層３０は、周知のフォトリソグラフィ、反応性イオンエッチング（ＲＩＥ）、及び化学気相成長法（ＣＶＤ）等の組み合わせにより製造することができることは、その形状から当業者にとって明らかである。
選択トランジスタ層３０が形成された後、その上面に、酸化シリコン（ＳｉＯ２）とポリシリコン（Ｓｉ）を交互に積層させ、Ｘ方向及びＹ方向に板状に広がる層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’を形成する。 [Production method]
A method for manufacturing the semiconductor memory device according to the first embodiment will now be described with reference to FIGS. Here, the manufacturing method of the select transistor layer 30 is omitted, and the manufacturing method of the memory layer 40 will be described. It will be apparent to those skilled in the art from the shape that the select transistor layer 30 can be manufactured by a combination of well-known photolithography, reactive ion etching (RIE), chemical vapor deposition (CVD), and the like.
After the selection transistor layer 30 is formed, silicon oxide (SiO 2 ) and polysilicon (Si) are alternately stacked on the upper surface thereof, and interlayer insulating layers 41 a ′ to 41 d ′ spreading in a plate shape in the X direction and the Y direction. Conductive layers 42a ′ to 42d ′ are formed.

続いて、図７に示すように、導電層４２ｄ’の上に絶縁層５１、５２を積層させる。そして、絶縁層５２の上面にエッチングマスク５３を積層する。エッチングマスク５３は、フォトエッチング工程及び反応性イオンエッチングを用いてＹ方向に所定ピッチをもって並びＸ方向を長手方向として延びるように形成される。   Subsequently, as shown in FIG. 7, insulating layers 51 and 52 are laminated on the conductive layer 42d '. Then, an etching mask 53 is stacked on the upper surface of the insulating layer 52. The etching mask 53 is formed with a predetermined pitch in the Y direction and extending with the X direction as the longitudinal direction using a photoetching process and reactive ion etching.

続いて、図８に示すように、エッチングマスク５３をマスクとして層間絶縁層４１ａ’〜４１ｄ’及び導電層４２ａ’〜４２ｄ’をエッチングし、トレンチＴ１を形成する。このトレンチＴ１は層間絶縁層４１ａ’〜４１ｄ’及び導電層４２ａ’〜４２ｄ’を貫通して選択トランジスタ層３０の上面まで達する。これにより、選択トランジスタ層３０の上面は露出される。トレンチＴ１により、層間絶縁層４１ａ’〜４１ｄ’及び導電層４２ａ’〜４２ｄ’は、Ｙ方向に所定ピッチをもって並びＸ方向に延びる形状に加工された層間絶縁層４１ａ”〜４１ｄ”及び導電層４２ａ”〜４２ｄ”となる。   Subsequently, as shown in FIG. 8, the interlayer insulating layers 41a 'to 41d' and the conductive layers 42a 'to 42d' are etched using the etching mask 53 as a mask to form a trench T1. The trench T1 passes through the interlayer insulating layers 41a ′ to 41d ′ and the conductive layers 42a ′ to 42d ′ and reaches the upper surface of the select transistor layer 30. Thereby, the upper surface of the select transistor layer 30 is exposed. By the trench T1, the interlayer insulating layers 41a ′ to 41d ′ and the conductive layers 42a ′ to 42d ′ are arranged with a predetermined pitch in the Y direction and processed into a shape extending in the X direction, and the conductive layers 42a. “˜42d”.

続いて、図９に示すように、ウエットエッチングを実行して、層間絶縁層４１ａ”〜４１ｄ”及び導電層４２ａ”〜４２ｄ”をエッチングする。層間絶縁層４１ａ”〜４１ｄ”がシリコン酸化膜であり、導電層４２ａ”〜４２ｄ”が窒化チタンである場合、エッチング液としてＥＤＴＡ（Ethlenediamine Tetracetic Acid）、アンモニア水、及び過酸化水素（Ｈ２Ｏ２）の混合液を用いることができる。これにより、図９に示すように、導電層４２ａ”〜４２ｄ”の側面を、層間絶縁層４１ａ”〜４１ｄ”の側面に比べ後退させることができる。なお、後述する第２の実施の形態の構造を形成する場合には、フッ化水素（ＨＦ）をエッチング液として用いることができる。 Subsequently, as shown in FIG. 9, wet etching is performed to etch the interlayer insulating layers 41a ″ to 41d ″ and the conductive layers 42a ″ to 42d ″. When the interlayer insulating layers 41a ″ to 41d ″ are silicon oxide films and the conductive layers 42a ″ to 42d ″ are titanium nitride, EDTA (Ethlenediamine Tetracetic Acid), ammonia water, and hydrogen peroxide (H 2 O) are used as etching solutions. 2 ) can be used. As a result, as shown in FIG. 9, the side surfaces of the conductive layers 42a ″ to 42d ″ can be set back relative to the side surfaces of the interlayer insulating layers 41a ″ to 41d ″. In addition, when forming the structure of 2nd Embodiment mentioned later, hydrogen fluoride (HF) can be used as an etching liquid.

続いて、図１０に示すように、トレンチＴ１に面する層間絶縁層４１ａ”〜４１ｄ”及び導電層４２ａ”〜４２ｄ”の側面に可変抵抗膜４５を連続的に形成する。可変抵抗膜４５は、等方性の良い成膜方法（例えば、アトミックレイヤーデポジション（ＡＬＤ））により形成される。可変抵抗層４５は、層間絶縁層４１ａ”〜４１ｄ”の側面及び導電層４２ａ”〜４２ｄ”の側面に沿って連続的に形成され、層間絶縁層４１ａ”〜４１ｄ”の側面において凸形状を有している。その後、トレンチＴ１を埋め込むようにポリシリコン（Ｓｉ）を堆積させて、導電層４３ａを形成する。   Subsequently, as shown in FIG. 10, the variable resistance film 45 is continuously formed on the side surfaces of the interlayer insulating layers 41a ″ to 41d ″ and the conductive layers 42a ″ to 42d ″ facing the trench T1. The variable resistance film 45 is formed by a highly isotropic film forming method (for example, atomic layer deposition (ALD)). The variable resistance layer 45 is continuously formed along the side surfaces of the interlayer insulating layers 41a ″ to 41d ″ and the side surfaces of the conductive layers 42a ″ to 42d ″, and has a convex shape on the side surfaces of the interlayer insulating layers 41a ″ to 41d ″. doing. Thereafter, polysilicon (Si) is deposited so as to fill the trench T1, and the conductive layer 43a is formed.

続いて、図１１に示すように、酸化シリコン膜５５を可変抵抗膜４５及び導電層４３ａ上に堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing）により、酸化シリコン膜５５及びエッチングマスク５３を平坦化する。   Subsequently, as shown in FIG. 11, a silicon oxide film 55 is deposited on the variable resistance film 45 and the conductive layer 43a. Thereafter, the silicon oxide film 55 and the etching mask 53 are planarized by CMP (Chemical Mechanical Polishing).

次に、図１２に示すように、シリコン酸化膜５５及びエッチングマスク５３上に更にエッチングマスク５６を形成する。エッチングマスク５６は、Ｘ方向に所定ピッチをもって並び、Ｙ方向を長手方向として延びるように形成される。そして、このエッチングマスク５３及び５６をマスクとして、導電層４３ａ及び可変抵抗層４５をエッチングする。これにより、図３〜図５に示す構造が完成する。   Next, as shown in FIG. 12, an etching mask 56 is further formed on the silicon oxide film 55 and the etching mask 53. The etching masks 56 are formed so as to be aligned with a predetermined pitch in the X direction and extend with the Y direction as a longitudinal direction. Then, using the etching masks 53 and 56 as a mask, the conductive layer 43a and the variable resistance layer 45 are etched. Thereby, the structure shown in FIGS. 3 to 5 is completed.

［効果］
この実施の形態によれば、導電層４２ａ〜４２ｄの側面が、層間絶縁層４１ａ〜４１ｄの側面に比べ、柱状導電層４３の側から見て後退している。そして、可変抵抗層４５は、導電層４２ａ〜４２ｄの側面及び層間絶縁層４１ａ〜４１ｄの側面に沿って連続的に形成され、層間絶縁層４１ａ〜４１ｄの側面において凸形状を有している。これにより、積層される複数のメモリセルの間の絶縁耐圧を向上させることができる。又は、同じ絶縁耐圧を有する半導体記憶装置に比べ、層間絶縁膜の厚さを薄くすることができる。 [effect]
According to this embodiment, the side surfaces of the conductive layers 42a to 42d are receded from the columnar conductive layer 43 side as compared to the side surfaces of the interlayer insulating layers 41a to 41d. The variable resistance layer 45 is continuously formed along the side surfaces of the conductive layers 42a to 42d and the side surfaces of the interlayer insulating layers 41a to 41d, and has a convex shape on the side surfaces of the interlayer insulating layers 41a to 41d. Thereby, the withstand voltage between a plurality of stacked memory cells can be improved. Alternatively, the thickness of the interlayer insulating film can be reduced as compared with a semiconductor memory device having the same withstand voltage.

導電層４２ａ〜４２ｄの側面が、層間絶縁層４１ａ〜４１ｄの側面と揃っている場合（比較例）、積層される複数のメモリセルの間の絶縁耐圧は、層間絶縁膜４１ａ〜４１ｄの膜厚だけでなく、可変抵抗層４５の耐圧によっても影響される。これに対し、本実施の形態によれば、可変抵抗層４５は導電層４２ａ〜４２ｄの部分で後退しているので、複数のメモリセルの間の絶縁耐圧は、ほぼ層間絶縁膜４１ａ〜４１ｄの膜厚のみにより影響される。したがって、積層される複数のメモリセルの間の絶縁耐圧を向上させることができる。又は、同じ絶縁耐圧を有する半導体記憶装置に比べ、層間絶縁膜の厚さを薄くすることができる。   When the side surfaces of the conductive layers 42a to 42d are aligned with the side surfaces of the interlayer insulating layers 41a to 41d (comparative example), the withstand voltage between the stacked memory cells is the film thickness of the interlayer insulating films 41a to 41d. Not only that, but also the voltage resistance of the variable resistance layer 45 is affected. On the other hand, according to the present embodiment, since the variable resistance layer 45 recedes at the portions of the conductive layers 42a to 42d, the withstand voltage between the plurality of memory cells is substantially equal to that of the interlayer insulating films 41a to 41d. Only affected by film thickness. Therefore, the withstand voltage between the plurality of stacked memory cells can be improved. Alternatively, the thickness of the interlayer insulating film can be reduced as compared with a semiconductor memory device having the same withstand voltage.

［第２の実施の形態］
次に、図１３を参照して、第２の実施の形態に係る半導体記憶装置の全体構成について説明する。この第２の実施の形態の全体構成、及びメモリセルアレイの概略構造は、第１の実施の形態（図１、図２）と同一である。ただし、この第２の実施の形態では、メモリセルアレイの具体的な構造が第１の実施の形態とは異なっている。 [Second Embodiment]
Next, the overall configuration of the semiconductor memory device according to the second embodiment will be described with reference to FIG. The overall configuration of the second embodiment and the schematic structure of the memory cell array are the same as those of the first embodiment (FIGS. 1 and 2). However, in the second embodiment, the specific structure of the memory cell array is different from that of the first embodiment.

図１３は、第２の実施の形態に係る半導体記憶装置の断面図である。第１の実施の形態（図４）との違いは、第１の実施の形態では導電層４２ａ〜４２ｄの側面が層間絶縁層４１ａ〜４１ｄの側面に比べ後退しているのに対し、第２の実施の形態では、導電層４２ａ〜４２ｄの側面に対し層間絶縁層４１ａ〜４１ｄが後退していることである。この実施の形態によれば、ワード線ＷＬとしての導電層４２ａ〜ｄの端部が突出していることにより、その端部に電界が集中し、また、端部が突出している分、セル面積が増加する。このため、より小さい電圧によりフォーミング動作やセット動作を完了させることができ、消費電力を低減させることができる。なお、導電層４２ａ〜４２ｄのＹ方向の側面と、層間絶縁膜４１ａ〜４１ｄのＹ方向の側面との間の距離Ｄｙは、一例として約５ｎｍ程度とされる。また、距離Ｄｙは、導電層４２ａの厚さＴｚの半分よりも小さいのが好適である。   FIG. 13 is a cross-sectional view of the semiconductor memory device according to the second embodiment. The difference from the first embodiment (FIG. 4) is that, in the first embodiment, the side surfaces of the conductive layers 42a to 42d recede as compared to the side surfaces of the interlayer insulating layers 41a to 41d. In this embodiment, the interlayer insulating layers 41a to 41d are set back from the side surfaces of the conductive layers 42a to 42d. According to this embodiment, since the end portions of the conductive layers 42a to 42d as the word lines WL protrude, the electric field concentrates on the end portions, and the cell area is increased by the amount of the end portions protruding. To increase. For this reason, the forming operation and the setting operation can be completed with a smaller voltage, and the power consumption can be reduced. Note that the distance Dy between the side surfaces in the Y direction of the conductive layers 42a to 42d and the side surfaces in the Y direction of the interlayer insulating films 41a to 41d is, for example, about 5 nm. The distance Dy is preferably smaller than half the thickness Tz of the conductive layer 42a.

［第３の実施の形態］
次に、図１４を参照して、第３の実施の形態に係る半導体記憶装置の全体構成について説明する。この第３の実施の形態の全体構成、及びメモリセルアレイの概略構造は、第１の実施の形態（図１、図２）と同一である。ただし、この第２の実施の形態では、メモリセルアレイの具体的な構造が第１の実施の形態とは異なっている。 [Third Embodiment]
Next, with reference to FIG. 14, the overall configuration of the semiconductor memory device according to the third embodiment will be described. The overall configuration of the third embodiment and the schematic structure of the memory cell array are the same as those of the first embodiment (FIGS. 1 and 2). However, in the second embodiment, the specific structure of the memory cell array is different from that of the first embodiment.

図１４は、第３の実施の形態に係る半導体記憶装置の断面図である。第１の実施の形態（図４）との違いは、第１の実施の形態では導電層４２ａ〜４２ｄの側面が層間絶縁層４１ａ〜４１ｄの側面に比べ後退しているのに対し、第３の実施の形態では、導電層４２ａ〜４２ｄの側面に対し層間絶縁層４１ａ〜４１ｄが後退していることである。加えて、この実施の形態の導電層４２ａ〜４２ｄは、その側面にシリサイド層４４が形成されている点でも第１の実施の形態と異なる。   FIG. 14 is a cross-sectional view of the semiconductor memory device according to the third embodiment. The difference from the first embodiment (FIG. 4) is that, in the first embodiment, the side surfaces of the conductive layers 42a to 42d recede as compared to the side surfaces of the interlayer insulating layers 41a to 41d. In this embodiment, the interlayer insulating layers 41a to 41d are set back from the side surfaces of the conductive layers 42a to 42d. In addition, the conductive layers 42a to 42d of this embodiment are different from the first embodiment in that a silicide layer 44 is formed on the side surfaces thereof.

この実施の形態の製造工程を、図１５〜図１７を参照して説明する。ここでは、導電層４２ａ〜４２ｄがポリシリコンで形成されている場合を例にとって説明する。   The manufacturing process of this embodiment will be described with reference to FIGS. Here, a case where the conductive layers 42a to 42d are formed of polysilicon will be described as an example.

まず、図１５に示すように、図６〜図８に示す工程の実行後、トレンチＴ１の側壁に、例えばタングステン等の金属（Ｍｅ）からなる金属膜４４’を形成する。その後、図１６に示すように、熱工程が実行されることにより、導電層４２ａ〜４２ｄの先端がシリサイド化され、シリサイド層４４が形成される。その後、図１７に示すように、金属膜４４’をウエットエッチングにより除去する。以下、図１０〜図１２と同様の工程を実行することにより、図１４の構造が得られる。   First, as shown in FIG. 15, after execution of the steps shown in FIGS. 6 to 8, a metal film 44 'made of metal (Me) such as tungsten is formed on the sidewall of the trench T1. Thereafter, as shown in FIG. 16, the thermal process is performed, whereby the tips of the conductive layers 42 a to 42 d are silicided, and the silicide layer 44 is formed. Thereafter, as shown in FIG. 17, the metal film 44 'is removed by wet etching. Thereafter, the structure shown in FIG. 14 is obtained by executing the same steps as those shown in FIGS.

なお、導電層４１ａ〜４１ｄの材料として窒化チタン（ＴｉＮ）等の金属膜を用いる場合には、図１５において金属膜４４’を形成する代りに、シリコン膜を形成する。これにより、同様の構造を得ることができる。   When a metal film such as titanium nitride (TiN) is used as the material of the conductive layers 41a to 41d, a silicon film is formed instead of forming the metal film 44 'in FIG. Thereby, a similar structure can be obtained.

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   As mentioned above, although several embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１１・・・メモリセルアレイ、 １２・・・行デコーダ、 １３・・・列デコーダ、 １４・・・上位ブロック、 １５・・・電源、 ＷＬ・・・ワード線、 ＢＬ・・・ビット線、 ＭＣ・・・メモリセル、 ＳＴｒ・・・選択トランジスタ、 ＳＧ・・・選択ゲート線。 DESCRIPTION OF SYMBOLS 11 ... Memory cell array, 12 ... Row decoder, 13 ... Column decoder, 14 ... Upper block, 15 ... Power supply, WL ... Word line, BL ... Bit line, MC * ..Memory cell, STr ... select transistor, SG ... select gate line.

Claims (5)

基板に対して水平な第１方向を長手方向として延び、且つ前記基板と垂直な方向に積層される複数の第１導電層と、
前記複数の第１導電層の間に設けられる層間絶縁層と、
複数の前記第１導電層及び前記層間絶縁層の側面に連続的に形成される可変抵抗層と、
前記可変抵抗層を介して前記第１導電層及び前記層間絶縁層の側面に設けられ、前記垂直方向を長手方向として延びる柱状導電層と
前記柱状導電層の一端に一端を接続される選択トランジスタと、
前記選択トランジスタの他端に接続される第３配線と
を備え、
前記第１導電層の側面である第１の側面は、前記層間絶縁層の側面である第２の側面に比べ、前記柱状導電層側から見て後退しており、
前記可変抵抗層は、前記第１の側面及び前記第２の側面に沿って連続的に形成され、前記第２の側面において凸形状を有し、
前記第１の側面と前記第２の側面との間の距離は、前記第１導電層の厚さの半分よりも小さく、
前記柱状導電層は、前記基板上にマトリクス状に配列され、前記第１導電層は、前記第１方向に対向するように配置される一対の櫛刃形状の配線層を含む
ことを特徴とする半導体記憶装置。 A plurality of first conductive layers extending in a first direction horizontal to the substrate as a longitudinal direction and stacked in a direction perpendicular to the substrate;
An interlayer insulating layer provided between the plurality of first conductive layers;
A variable resistance layer continuously formed on side surfaces of the plurality of first conductive layers and the interlayer insulating layer;
A columnar conductive layer provided on side surfaces of the first conductive layer and the interlayer insulating layer via the variable resistance layer and extending with the vertical direction as a longitudinal direction; and a selection transistor having one end connected to one end of the columnar conductive layer; ,
A third wiring connected to the other end of the selection transistor,
The first side surface that is the side surface of the first conductive layer is receded from the columnar conductive layer side as compared to the second side surface that is the side surface of the interlayer insulating layer,
The variable resistance layer is continuously formed along the first side surface and the second side surface, and has a convex shape on the second side surface,
The distance between the first side surface and the second side surface is less than half of the thickness of the first conductive layer;
The columnar conductive layers are arranged in a matrix on the substrate, and the first conductive layer includes a pair of comb-blade-shaped wiring layers arranged to face each other in the first direction. Semiconductor memory device. 基板に対して水平な第１方向を長手方向として延び、且つ前記基板と垂直な方向に積層される複数の第１導電層と、
前記複数の第１導電層の間に設けられる層間絶縁層と、
複数の前記第１導電層及び前記層間絶縁層の側面に連続的に形成される可変抵抗層と、
前記可変抵抗層を介して前記第１導電層及び前記層間絶縁層の側面に設けられ、前記垂直方向を長手方向として延びる柱状導電層と
を備え、
前記第１導電層の側面である第１の側面は、前記層間絶縁層の側面である第２の側面に比べ、前記柱状導電層側から見て後退しており、
前記可変抵抗層は、前記第１の側面及び前記第２の側面に沿って連続的に形成され、前記第２の側面において凸形状を有し、
前記第１の側面と前記第２の側面との間の距離は、前記第１導電層の厚さの半分よりも小さい
ことを特徴とする半導体記憶装置。 A plurality of first conductive layers extending in a first direction horizontal to the substrate as a longitudinal direction and stacked in a direction perpendicular to the substrate;
An interlayer insulating layer provided between the plurality of first conductive layers;
A variable resistance layer continuously formed on side surfaces of the plurality of first conductive layers and the interlayer insulating layer;
A columnar conductive layer provided on a side surface of the first conductive layer and the interlayer insulating layer via the variable resistance layer, and extending in the vertical direction as a longitudinal direction;
The first side surface that is the side surface of the first conductive layer is receded from the columnar conductive layer side as compared to the second side surface that is the side surface of the interlayer insulating layer,
The variable resistance layer is continuously formed along the first side surface and the second side surface, and has a convex shape on the second side surface,
The distance between the first side surface and the second side surface is smaller than half of the thickness of the first conductive layer. A semiconductor memory device, wherein: 基板に対して水平な第１方向を長手方向として延び、且つ前記基板と垂直な方向に積層される複数の第１導電層と、
前記複数の第１導電層の間に設けられる層間絶縁層と、
複数の前記第１導電層及び前記層間絶縁層の側面に連続的に形成される可変抵抗層と、
前記可変抵抗層を介して前記第１導電層及び前記層間絶縁層の側面に設けられ、前記垂直方向を長手方向として延びる柱状導電層と
を備え、
前記第１導電層の側面である第１の側面に比べ、前記層間絶縁層の側面である第２の側面が前記柱状導電層側から見て後退しており、
前記可変抵抗層は、前記第１の側面及び前記第２の側面に沿って連続的に形成され、前記第１の側面において凸形状を有し、
前記第１の側面と前記第２の側面との間の距離は、前記第１導電層の厚さの半分よりも小さい
ことを特徴とする半導体記憶装置。 A plurality of first conductive layers extending in a first direction horizontal to the substrate as a longitudinal direction and stacked in a direction perpendicular to the substrate;
An interlayer insulating layer provided between the plurality of first conductive layers;
A variable resistance layer continuously formed on side surfaces of the plurality of first conductive layers and the interlayer insulating layer;
A columnar conductive layer provided on a side surface of the first conductive layer and the interlayer insulating layer via the variable resistance layer, and extending in the vertical direction as a longitudinal direction;
Compared to the first side surface that is the side surface of the first conductive layer, the second side surface that is the side surface of the interlayer insulating layer is receded from the columnar conductive layer side,
The variable resistance layer is continuously formed along the first side surface and the second side surface, and has a convex shape on the first side surface,
The distance between the first side surface and the second side surface is smaller than half of the thickness of the first conductive layer. A semiconductor memory device, wherein: 前記柱状導電層の一端に一端を接続される選択トランジスタと、
前記選択トランジスタの他端に接続される第３配線とを更に備えた請求項２又は３記載の半導体記憶装置。 A select transistor having one end connected to one end of the columnar conductive layer;
The semiconductor memory device according to claim 2, further comprising a third wiring connected to the other end of the selection transistor. 複数の第１導電層、及び層間絶縁層を交互に基板上に積層させ、
前記第１導電層及び前記層間絶縁層を貫通し前記基板と水平な第１方向に沿って延びる形状を有するトレンチを形成し、
前記第１導電層の第１の側面と前記層間絶縁層の第２の側面との間の距離が前記第１導電層の厚さの半分よりも小さくなるように、前記第１導電層及び前記層間絶縁層にウエットエッチングを施して前記第１導電層の第１の側面又は前記層間絶縁層の第２の側面のいずれか一方を他方に対し後退させ、
前記第１導電層の第１の側面及び前記層間絶縁層の第２の側面に沿って可変抵抗層を形成し、その後、前記トレンチを柱状導電層で埋める
ことを特徴とする半導体記憶装置の製造方法。
A plurality of first conductive layers and interlayer insulating layers are alternately stacked on the substrate,
Forming a trench having a shape penetrating the first conductive layer and the interlayer insulating layer and extending along a first direction horizontal to the substrate;
The first conductive layer and the first conductive layer and the second conductive layer so that a distance between the first side surface of the first conductive layer and the second side surface of the interlayer insulating layer is smaller than half the thickness of the first conductive layer. Performing wet etching on the interlayer insulating layer to retract either the first side surface of the first conductive layer or the second side surface of the interlayer insulating layer with respect to the other;
Along a second side of the first side surface and the interlayer insulating layer of the first conductive layer to form a variable resistance layer, then the semiconductor memory device characterized by filling said trench with columnar conductive layer Production method.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5450165B2 (en) 2010-02-26 2014-03-26 株式会社東芝 Nonvolatile semiconductor memory device and method of manufacturing nonvolatile semiconductor memory device
JP2013197396A (en) * 2012-03-21 2013-09-30 Toshiba Corp Semiconductor memory device and method of manufacturing the same
US9922709B2 (en) * 2014-05-20 2018-03-20 Sandisk Technologies Llc Memory hole bit line structures
US9666799B2 (en) * 2014-10-31 2017-05-30 Sandisk Technologies Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
US9620712B2 (en) 2014-10-31 2017-04-11 Sandisk Technologies Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
US9543002B2 (en) * 2015-03-11 2017-01-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9825100B2 (en) 2015-08-31 2017-11-21 Toshiba Memory Corporation Nonvolatile semiconductor memory device
US9748312B2 (en) 2015-10-29 2017-08-29 Kabushiki Kaisha Toshiba Semiconductor memory device
US9728585B1 (en) 2016-03-11 2017-08-08 Kabushiki Kaisha Toshiba Semiconductor memory device
JP6524006B2 (en) * 2016-03-18 2019-06-05 東芝メモリ株式会社 Semiconductor memory device
US10211259B2 (en) 2016-06-23 2019-02-19 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
JP2018157020A (en) * 2017-03-16 2018-10-04 東芝メモリ株式会社 Storage device and manufacturing method thereof
JP2019021784A (en) 2017-07-18 2019-02-07 東芝メモリ株式会社 Semiconductor storage device and manufacturing method thereof
CN112635661B (en) 2019-10-09 2023-08-01 联华电子股份有限公司 Multi-bit variable resistance memory cell and method of forming the same
CN114981966B (en) 2019-12-18 2023-09-29 美光科技公司 Vertical 3D memory device and method of manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0813166A (en) 1994-06-27 1996-01-16 Nippondenso Co Ltd Etching liquid for titanium nitride and titanium
JP5091491B2 (en) 2007-01-23 2012-12-05 株式会社東芝 Nonvolatile semiconductor memory device
KR20090055874A (en) * 2007-11-29 2009-06-03 삼성전자주식회사 Non-volatile memory device and method of fabricating the same
KR20100001260A (en) 2008-06-26 2010-01-06 삼성전자주식회사 Non-volatile memory device and method of fabricating the same
KR101424138B1 (en) * 2008-09-19 2014-08-04 삼성전자주식회사 Non-volatile memory device and method of fabricating the same
KR101583717B1 (en) 2009-01-13 2016-01-11 삼성전자주식회사 Methods for fabricating resistive random access memory devices
JP5390918B2 (en) 2009-04-14 2014-01-15 シャープ株式会社 Nonvolatile semiconductor memory device and manufacturing method thereof
KR20110040461A (en) 2009-10-14 2011-04-20 삼성전자주식회사 Nonvolatile memory device and method of manufacturing the same
JP5558090B2 (en) 2009-12-16 2014-07-23 株式会社東芝 Resistance variable memory cell array
JP5450165B2 (en) * 2010-02-26 2014-03-26 株式会社東芝 Nonvolatile semiconductor memory device and method of manufacturing nonvolatile semiconductor memory device
US8411477B2 (en) * 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells

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