JP6003460B2 - Method for manufacturing vertical transistor - Google Patents

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本発明は、有機半導体材料などで構成される半導体薄膜を用いて形成される縦型トランジスタの製造方法に関するもので、有機ＥＬ（エレクトロルミネッセンス）などの駆動用トランジスタに適用すると好適である。   The present invention relates to a method for manufacturing a vertical transistor formed using a semiconductor thin film made of an organic semiconductor material or the like, and is preferably applied to a driving transistor such as an organic EL (electroluminescence).

従来、有機半導体材料などで構成される半導体薄膜を用いた縦型トランジスタとして特許文献１に示されるものがある。この従来の縦型トランジスタは、次のような構造とされている。具体的には、複数の凸部（リブ）が表面に形成された絶縁基板の上に導電層で構成されるゲート電極と絶縁層および半導体層が順に成膜され、半導体層のうち絶縁基板の凹部内に形成された部分が除去されている。この除去された部分に底部電極層が形成されていると共に、絶縁基板の凸部の上面に頂部電極層が形成されている。   Conventionally, there is a transistor disclosed in Patent Document 1 as a vertical transistor using a semiconductor thin film made of an organic semiconductor material or the like. This conventional vertical transistor has the following structure. Specifically, a gate electrode composed of a conductive layer, an insulating layer, and a semiconductor layer are sequentially formed on an insulating substrate having a plurality of protrusions (ribs) formed on the surface. A portion formed in the recess is removed. A bottom electrode layer is formed on the removed portion, and a top electrode layer is formed on the upper surface of the convex portion of the insulating substrate.

このような構造では、頂部電極層と底部電極層のうちの一方をソース電極、他方をドレイン電極として、ゲート電極に対して所定の電圧を印加すると、半導体層のうちソース電極とドレイン電極の間に位置する部分においてチャネル領域が形成される。これにより、チャネル領域を通じてソース−ドレイン間、つまり絶縁基板に形成された凸部の側面において電流を流すことができる。   In such a structure, when one of the top electrode layer and the bottom electrode layer is used as a source electrode and the other is used as a drain electrode and a predetermined voltage is applied to the gate electrode, the semiconductor layer has a gap between the source electrode and the drain electrode. A channel region is formed in a portion located at the position. Thereby, a current can flow through the channel region between the source and the drain, that is, on the side surface of the convex portion formed on the insulating substrate.

国際公開第２００９／１３３８９１号パンフレットInternational Publication No. 2009/133389

上記したような縦型トランジスタは、薄膜を積層することで構成されることから、凸部の高さや薄膜の厚みなどに応じてチャネル長を設定でき、容易に短チャネル構造を構成することが可能である。このため、縦型トランジスタは、横型トランジスタと比較して、大電流密度、高速応答性が得られるというメリットがある。   Since the vertical transistor as described above is configured by laminating thin films, the channel length can be set according to the height of the convex portion, the thickness of the thin film, etc., and a short channel structure can be easily configured. It is. For this reason, the vertical transistor has an advantage that a large current density and high-speed response can be obtained as compared with the horizontal transistor.

しかしながら、上記した特許文献１のような構造の縦型トランジスタの場合、絶縁基板の表面、つまり凸部の側面および上面から凹部の底面に至るまでゲート電極が形成された構造となっている。このため、ゲート電極とソース電極もしくはドレイン電極との間に寄生容量が発生し、その結果、高速応答性が損なわれてしまうという問題が発生する。その解決策として、柱状に加工されたゲート電極を用いる構造が提案されている。しかし、ゲート電極を柱状に加工する場合、線幅が細いと、断線する可能性が高くなると共に配線も困難になり、安定的に素子形成することが困難となるため、線幅を太くする必要がある。特に、チャネル長を確保するにはゲート電極の高さを数μｍ程度の高さにしなければならないため、ゲート電極の線幅を太くする必要があり、コスト的に不利である。   However, in the case of the vertical transistor having the structure as described in Patent Document 1, the gate electrode is formed from the surface of the insulating substrate, that is, the side surface and top surface of the convex portion to the bottom surface of the concave portion. For this reason, a parasitic capacitance is generated between the gate electrode and the source electrode or the drain electrode, resulting in a problem that high-speed response is impaired. As a solution, a structure using a gate electrode processed into a columnar shape has been proposed. However, when the gate electrode is processed into a columnar shape, if the line width is thin, the possibility of disconnection increases and wiring becomes difficult, making it difficult to form a stable element. Therefore, it is necessary to increase the line width. There is. In particular, in order to ensure the channel length, the height of the gate electrode has to be about several μm, so it is necessary to increase the line width of the gate electrode, which is disadvantageous in terms of cost.

本発明は上記点に鑑みて、寄生容量を低下させることで高速応答性の低下を抑制することも可能な縦型トランジスタの製造方法を提供することを目的とする。   The present invention has been made in view of the above points, and an object of the present invention is to provide a method for manufacturing a vertical transistor that can suppress a reduction in high-speed response by reducing parasitic capacitance.

上記目的を達成するため、請求項１ないし７に記載の発明では、少なくとも表層が絶縁体とされた基板（１）の上に、側面および上面を有する絶縁体にて構成されたリブ（２）を形成する工程と、基板の表面のうちリブが形成されていない部分およびリブの上面にのみ、有機溶媒に可溶性を有する材料で構成された可溶膜（１０）を形成する工程と、リブの側面および可溶膜の上に導体層（１２）を形成する工程と、有機溶媒にて可溶膜を除去することで、導体層のうち可溶膜の上に形成されていた部分をリフトオフさせ、リブの側面にのみ導体層を残すことでゲート電極（３）を形成する工程と、ゲート電極の表面にゲート絶縁膜（４）を形成する工程と、ゲート絶縁膜上に半導体層（５）を形成する工程と、基板のうちリブおよびゲート電極が形成された部分を凸部とし、リブおよびゲート電極が形成されていない部分を凹部として、凹部の底面において半導体層と接するように底部電極層（６）を形成すると共に凸部の上面において半導体層と接するように頂部電極層（７）を形成する工程と、を含んでいることを特徴としている。   In order to achieve the above object, in the invention according to any one of claims 1 to 7, a rib (2) formed of an insulator having a side surface and an upper surface on a substrate (1) having at least a surface layer as an insulator. Forming a soluble film (10) made of a material soluble in an organic solvent only on the surface of the substrate where the rib is not formed and on the upper surface of the rib, and The step of forming the conductor layer (12) on the side surface and the soluble film, and removing the soluble film with an organic solvent, lifts off the portion of the conductive layer formed on the soluble film. The step of forming the gate electrode (3) by leaving the conductor layer only on the side surface of the rib, the step of forming the gate insulating film (4) on the surface of the gate electrode, and the semiconductor layer (5) on the gate insulating film Forming ribs and gates of the substrate The bottom electrode layer (6) is formed so as to be in contact with the semiconductor layer on the bottom surface of the concave portion while the portion where the pole is formed is a convex portion and the portion where the rib and the gate electrode are not formed is the concave portion. And a step of forming a top electrode layer (7) in contact with the semiconductor layer.

このような製造方法によれば、リフトオフによりリブの側面にのみゲート電極が形成されるようにできる。このため、ゲート電極と底部電極層および頂部電極層とが対向配置された状態にならない。したがって、従来のように、凸部の側面および上面から凹部の底面に至るまでゲート電極が形成された構造とは異なり、ゲート電極とソース電極もしくはドレイン電極との間に寄生容量が発生しない。これにより、横型トランジスタと比較して、大電流密度が得られるのに加えて、寄生容量を低下させられることで高速応答性の低下を抑制することも可能となる。   According to such a manufacturing method, the gate electrode can be formed only on the side surface of the rib by lift-off. For this reason, the gate electrode, the bottom electrode layer, and the top electrode layer are not placed opposite to each other. Therefore, unlike the conventional structure in which the gate electrode is formed from the side surface and top surface of the convex portion to the bottom surface of the concave portion, no parasitic capacitance is generated between the gate electrode and the source electrode or the drain electrode. Thereby, in addition to obtaining a large current density as compared with the lateral transistor, it is also possible to suppress a reduction in high-speed response by reducing the parasitic capacitance.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows an example of a corresponding relationship with the specific means as described in embodiment mentioned later.

本発明の第１実施形態にかかる縦型トランジスタの断面図である。1 is a cross-sectional view of a vertical transistor according to a first embodiment of the present invention. 図１に示す縦型トランジスタの製造工程を示した断面図である。FIG. 4 is a cross-sectional view showing a manufacturing process of the vertical transistor shown in FIG. 1. 図２に続く縦型トランジスタの製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing a vertical transistor manufacturing process following FIG. 2. リブ２の側面に材料を付着させないようにする場合の基板１およびリブ２と材料源１１との関係を示した図である。It is the figure which showed the relationship between the board | substrate 1 and the rib 2, and the material source 11 when not making material adhere to the side surface of the rib 2. FIG. リブ２の側面に材料を付着させる場合の基板１およびリブ２と材料源１１との関係を示した図である。It is the figure which showed the relationship between the board | substrate 1 in the case of making a material adhere to the side surface of the rib 2, the rib 2, and the material source 11. FIG. 本発明の第２実施形態にかかる縦型トランジスタの断面図である。It is sectional drawing of the vertical transistor concerning 2nd Embodiment of this invention. 図６に示す縦型トランジスタの製造工程を示した断面図である。FIG. 7 is a cross-sectional view showing a manufacturing process of the vertical transistor shown in FIG. 6.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
本発明の第１実施形態にかかる縦型トランジスタの構造について、図を参照して説明する。この縦型トランジスタは、例えば有機ＥＬ素子の駆動回路に備えられるトランジスタなどに適用される。 (First embodiment)
The structure of the vertical transistor according to the first embodiment of the present invention will be described with reference to the drawings. This vertical transistor is applied to, for example, a transistor provided in a drive circuit for an organic EL element.

本実施形態の縦型トランジスタは、図１に示される構造によって構成されている。具体的には、ガラスなどの絶縁性基板によって構成される基板１の上に、ＳｉＯxや感光性レジストなどの絶縁材料で構成されたリブ２が形成されている。リブ２は、断面四角形状を成しており、例えば紙面垂直方向を幅方向として延設されている。リブ２の側面には、導電層として例えばＡｕとＣｒとが順に積層されたゲート電極３が形成されている。これらリブ２およびゲート電極３は、複数個が例えば等間隔に並べられて配置されており、これらの間においては基板１の表面がゲート電極３やリブ２によって覆われておらず露出させられている。このため、リブ２およびゲート電極３が形成された位置は凸部、これらが形成されていない位置は凹部となっている。 The vertical transistor of this embodiment is configured by the structure shown in FIG. Specifically, a rib 2 made of an insulating material such as SiO x or a photosensitive resist is formed on a substrate 1 made of an insulating substrate such as glass. The rib 2 has a quadrangular cross section and extends, for example, with the direction perpendicular to the paper surface as the width direction. On the side surface of the rib 2, a gate electrode 3 in which, for example, Au and Cr are sequentially stacked is formed as a conductive layer. A plurality of the ribs 2 and the gate electrodes 3 are arranged, for example, at equal intervals, and the surface of the substrate 1 is not covered with the gate electrodes 3 and the ribs 2 and is exposed between them. Yes. For this reason, the position where the rib 2 and the gate electrode 3 are formed is a convex part, and the position where these are not formed is a concave part.

基板１の表面やリブ２およびゲート電極３の表面にはＳｉＯ2やアルミナもしくは有機材料などの絶縁材料によって構成されたゲート絶縁膜４が形成されている。また、ゲート絶縁膜４の側面に、有機半導体材料にて構成された有機半導体層５が備えられている。そして、凹部の底面、つまり基板１上においてリブ２およびゲート電極３が形成されていない位置に配置された部分の上に、有機半導体層５と接するようにＡｕなどの電極材料で構成された底部電極層６が形成されている。さらに、凸部の上面、つまり基板１上においてリブ２およびゲート電極３が形成されている位置に配置された部分の上に、有機半導体層５と接するようにＡｕなどの電極材料で構成された頂部電極層７が形成されている。そして、このような構造により、本実施形態にかかる縦型トランジスタが構成されている。 A gate insulating film 4 made of an insulating material such as SiO 2 , alumina, or an organic material is formed on the surface of the substrate 1, the rib 2, and the gate electrode 3. An organic semiconductor layer 5 made of an organic semiconductor material is provided on the side surface of the gate insulating film 4. And the bottom part comprised by electrode materials, such as Au, in contact with the organic-semiconductor layer 5 on the bottom surface of a recessed part, ie, the part arrange | positioned in the position in which the rib 2 and the gate electrode 3 are not formed on the board | substrate 1 An electrode layer 6 is formed. Further, the upper surface of the convex portion, that is, the portion disposed at the position where the rib 2 and the gate electrode 3 are formed on the substrate 1 is made of an electrode material such as Au so as to be in contact with the organic semiconductor layer 5. A top electrode layer 7 is formed. Such a structure constitutes the vertical transistor according to the present embodiment.

このように構成された縦型トランジスタでは、底部電極層６と頂部電極層７のうちの一方がソース電極、他方がドレイン電極を構成する。この縦型トランジスタは、ゲート電極３に対して所定の電圧が印加されると、有機半導体層５のうちソース電極とドレイン電極の間に位置する部分においてチャネル領域を形成する。これにより、チャネル領域を通じてソース−ドレイン間、つまりリブ２の側面において電流を流すという動作を行う。   In the vertical transistor thus configured, one of the bottom electrode layer 6 and the top electrode layer 7 constitutes a source electrode, and the other constitutes a drain electrode. When a predetermined voltage is applied to the gate electrode 3, the vertical transistor forms a channel region in a portion of the organic semiconductor layer 5 located between the source electrode and the drain electrode. As a result, an operation is performed in which a current flows between the source and the drain, that is, on the side surface of the rib 2 through the channel region.

このような縦型トランジスタは、薄膜を積層することで構成されることから、リブ２の高さやゲート絶縁膜４の厚みなどに応じてチャネル長を設定でき、容易に短チャネル構造を構成することが可能である。   Since such a vertical transistor is configured by laminating thin films, the channel length can be set according to the height of the rib 2 and the thickness of the gate insulating film 4, and a short channel structure can be easily configured. Is possible.

続いて、本実施形態にかかる縦型トランジスタの製造方法について、図２および図３に示す各製造工程を示した断面図を用いて説明する。   Next, a method for manufacturing the vertical transistor according to the present embodiment will be described with reference to cross-sectional views showing the respective manufacturing steps shown in FIGS.

〔図２（ａ）に示す工程〕
まず、ガラスなどの絶縁性基板によって構成される基板１を用意し、その上にＳｉＯxなどで構成される絶縁層を配置する。例えば、ＣＶＤ、原子層成長（以下、ＡＬＤという）法などによって絶縁層を形成することができる。そして、フォトエッチングなどにより、絶縁層をパターニングしてリブ２を形成する。このとき、リブ２の側面が基板１の表面に対して垂直もしくはリブ２の側面と底面との成す角度θが鈍角となるような逆テーパ形状となるようなエッチングによりリブ２を形成すると好ましい。また、感光性レジストを用いる場合には、ネガティブレジストを用い、露光・現像を行うことでリブ２を形成する。 [Step shown in FIG. 2 (a)]
First, a substrate 1 made of an insulating substrate such as glass is prepared, and an insulating layer made of SiO x or the like is disposed thereon. For example, the insulating layer can be formed by CVD, atomic layer growth (hereinafter referred to as ALD) method, or the like. Then, the rib 2 is formed by patterning the insulating layer by photoetching or the like. At this time, it is preferable to form the rib 2 by etching such that the side surface of the rib 2 is perpendicular to the surface of the substrate 1 or has an inversely tapered shape such that the angle θ formed between the side surface and the bottom surface of the rib 2 is an obtuse angle. When a photosensitive resist is used, the rib 2 is formed by performing exposure and development using a negative resist.

〔図２（ｂ）に示す工程〕
基板１のうちの露出面およびリブ２の上面に対して、有機溶媒に可溶性を有する材料の膜（以下、可溶膜という）１０を配置する。例えば、有機溶媒として例えばトルエン等を用いることを想定しており、トルエン等に可溶性を有する可溶膜１０の材料として例えばα−ＮＰＤなどを用いている。また、可溶膜１０の成膜方法としては、真空蒸着などを用いることができる。このとき、成膜の方法によりリブ２の側面に可溶膜１０が成膜されないようにすることも可能であるし、リブ２の側面に可溶膜１０が成膜されたとしても、必要に応じてフォトエッチング工程を行って可溶膜１０をパターニングすれば良い。 [Step shown in FIG. 2 (b)]
A film (hereinafter referred to as a soluble film) 10 made of a material that is soluble in an organic solvent is disposed on the exposed surface of the substrate 1 and the upper surface of the rib 2. For example, it is assumed that toluene or the like is used as the organic solvent, and α-NPD or the like is used as the material of the soluble film 10 that is soluble in toluene or the like. Moreover, as a film-forming method of the soluble film | membrane 10, vacuum evaporation etc. can be used. At this time, it is possible to prevent the soluble film 10 from being formed on the side surface of the rib 2 by the film forming method, and even if the soluble film 10 is formed on the side surface of the rib 2, it is necessary. Accordingly, the soluble film 10 may be patterned by performing a photoetching process.

具体的には、可溶膜１０の形成の際に、リブ２の側面に可溶膜１０が形成されないようにする場合、次の条件を満たすようにすれば良い。   Specifically, when the soluble film 10 is not formed on the side surface of the rib 2 when the soluble film 10 is formed, the following condition may be satisfied.

例えば、真空蒸着などにおいて、図４に示すように材料源１１の材料放出面の全域が基板１と対向する位置に入るようにする。そして、材料源１１から基板１の両端に向かう直線と基板１の表面とが成す両角度をそれぞれθ１、θ２、リブ２の側面と基板１の露出表面との成す角度をθ３として、θ１、θ２が共にθ３以上となるようにする（ただし、θ１〜θ３≦９０°）。このようにすれば、リブ２の側面がリブ２の上面の陰になって材料の付着が抑制されるため、リブ２の側面に可溶膜１０が形成されないようにすることが可能となる。   For example, in vacuum deposition or the like, the entire area of the material discharge surface of the material source 11 enters a position facing the substrate 1 as shown in FIG. Then, θ1 and θ2 are defined as θ1 and θ2 respectively formed by a straight line from the material source 11 toward both ends of the substrate 1 and the surface of the substrate 1, and θ3 is defined as an angle formed between the side surface of the rib 2 and the exposed surface of the substrate 1. Are set to be equal to or larger than θ3 (however, θ1 to θ3 ≦ 90 °). By doing so, the side surfaces of the ribs 2 are behind the upper surface of the ribs 2 and the adhesion of the material is suppressed, so that it is possible to prevent the soluble film 10 from being formed on the side surfaces of the ribs 2.

〔図２（ｃ）に示す工程〕
基板１の表面やリブ２の上面に形成された可溶膜１０の表面、および、リブ２の側面に例えばＡｕなどで構成される導体層１２を成膜する。例えば、真空蒸着などによって、導体層１２を形成することができる。 [Step shown in FIG. 2 (c)]
A conductor layer 12 made of, for example, Au is formed on the surface of the substrate 1, the surface of the soluble film 10 formed on the upper surface of the rib 2, and the side surface of the rib 2. For example, the conductor layer 12 can be formed by vacuum deposition or the like.

なお、導体層１２の形成の際に、リブ２の側面にも導体層１２が形成されるようにするには、次の条件を満たすようにすれば良い。   In order to form the conductor layer 12 on the side surface of the rib 2 when the conductor layer 12 is formed, the following condition may be satisfied.

例えば、真空蒸着などにおいて、図５に示すように材料源１１の材料放出面の少なくとも一部が基板１と対向する位置から外れるようにする。そして、材料源１１から基板１の両端に向かう直線と基板１の表面とが成す両角度をそれぞれθ１、θ２、リブ２の側面と基板１の露出表面との成す角度をθ３として、θ１、θ２が共にθ３以下となるようにする（ただし、θ１〜θ３≦９０°）。このようにすれば、リブ２の側面にも材料が付着し、リブ２の側面に導体層１２が形成されるようにすることが可能となる。   For example, in vacuum deposition or the like, as shown in FIG. 5, at least a part of the material discharge surface of the material source 11 is moved away from the position facing the substrate 1. Then, θ1 and θ2 are defined as θ1 and θ2 respectively formed by a straight line from the material source 11 toward both ends of the substrate 1 and the surface of the substrate 1, and θ3 is defined as an angle formed between the side surface of the rib 2 and the exposed surface of the substrate 1. Are set to be equal to or less than θ3 (where θ1 to θ3 ≦ 90 °). In this way, the material can also adhere to the side surface of the rib 2, and the conductor layer 12 can be formed on the side surface of the rib 2.

〔図３（ａ）に示す工程〕
導体層１２を形成したのち、リブ２などが形成された基板１を有機溶媒、例えばトルエン等の中に浸漬させる。これにより、有機溶媒に可溶膜１０が溶け、導体層１２のうち可溶膜１０の上に形成されていた部分が除去（リフトオフ）され、導体層１２のうちリブ２の側面に形成された部分のみ残る。この導体層１２のうちリブ２の側面に残った部分により、ゲート電極３が構成される。また、基板１のうちリブ２が形成されていない部分およびリブ２の上面は、可溶膜１０および導体層１２が除去されることにより露出した状態となる。 [Step shown in FIG. 3 (a)]
After forming the conductor layer 12, the substrate 1 on which the ribs 2 and the like are formed is immersed in an organic solvent such as toluene. As a result, the soluble film 10 was dissolved in the organic solvent, the portion of the conductor layer 12 that was formed on the soluble film 10 was removed (lifted off), and the conductor layer 12 was formed on the side surface of the rib 2. Only the part remains. A portion of the conductor layer 12 remaining on the side surface of the rib 2 constitutes the gate electrode 3. Further, the portion of the substrate 1 where the ribs 2 are not formed and the upper surface of the ribs 2 are exposed by removing the soluble film 10 and the conductor layer 12.

〔図３（ｂ）に示す工程〕
基板１の露出表面やリブ２の上面およびゲート電極３の表面を覆うようにゲート絶縁膜４を形成する。例えば、トリメチルアルミニウムを原料にして、ＡＬＤ法などによって形成されるアルミナによってゲート絶縁膜４を構成することができる。ＡＬＤ法によれば、低温プロセスでゲート絶縁膜４を成膜することができる。このような低温プロセスを適用すると、耐熱性が十分ではないリブ２などを高温に晒す必要がなくなるため、リブ２を高温から保護することが可能となる。また、本実施形態の場合、基板１としてガラス基板を用いているため耐熱性に優れているが、基板１として樹脂基板を用いることもできる。このような樹脂基板を用いる場合には、耐熱性が十分ではないため、低温プロセスでゲート絶縁膜４を成膜することは有効である。 [Step shown in FIG. 3B]
A gate insulating film 4 is formed so as to cover the exposed surface of substrate 1, the upper surface of rib 2, and the surface of gate electrode 3. For example, the gate insulating film 4 can be made of alumina formed by ALD or the like using trimethylaluminum as a raw material. According to the ALD method, the gate insulating film 4 can be formed by a low temperature process. When such a low temperature process is applied, it is not necessary to expose the rib 2 or the like having insufficient heat resistance to a high temperature, so that the rib 2 can be protected from the high temperature. In the case of this embodiment, since a glass substrate is used as the substrate 1, the substrate 1 is excellent in heat resistance, but a resin substrate can also be used as the substrate 1. When such a resin substrate is used, since the heat resistance is not sufficient, it is effective to form the gate insulating film 4 by a low temperature process.

〔図３（ｃ）に示す工程〕
ゲート絶縁膜４の上に例えばＣＶＤ法などによって有機半導体層５を成膜する。そして、底部電極層６および頂部電極層７を構成するための電極材料をスパッタ法やシャドウマスクを用いた真空蒸着法などによって成膜する。このとき、成膜の方法により有機半導体層５のうちチャネルとなる部分に電極材料が成膜されないようにすることも可能であるし、チャネルとなる部分に電極材料が成膜されたとしても必要に応じてフォトエッチング工程を行って可溶膜１０をパターニングすれば良い。このようにして底部電極層６および頂部電極層７を形成し、図１に示した本実施形態にかかる縦型トランジスタが製造される。 [Step shown in FIG. 3 (c)]
An organic semiconductor layer 5 is formed on the gate insulating film 4 by, eg, CVD. Then, an electrode material for constituting the bottom electrode layer 6 and the top electrode layer 7 is formed by sputtering or vacuum deposition using a shadow mask. At this time, it is possible to prevent the electrode material from being deposited on the channel portion of the organic semiconductor layer 5 by the deposition method, and it is necessary even if the electrode material is deposited on the channel portion. Accordingly, the soluble film 10 may be patterned by performing a photoetching process. Thus, the bottom electrode layer 6 and the top electrode layer 7 are formed, and the vertical transistor according to this embodiment shown in FIG. 1 is manufactured.

なお、有機半導体層５の形成の際にも、リブ２の側面に有機半導体層５が形成されるようにするために、図５で示した関係となるように基板１およびリブ２に対して材料源１１を配置して有機半導体層５を成膜すればよい。また、底部電極層６および頂部電極層７を構成するための電極材料の形成の際にも、リブ２の側面に電極材料が形成されないようにする場合、図４で示した関係となるように基板１およびリブ２に対して材料源１１を配置して電極材料を成膜すればよい。   In forming the organic semiconductor layer 5, the organic semiconductor layer 5 is formed on the side surfaces of the rib 2, so that the relationship shown in FIG. The organic semiconductor layer 5 may be formed by disposing the material source 11. Further, when the electrode material for forming the bottom electrode layer 6 and the top electrode layer 7 is formed, if the electrode material is not formed on the side surface of the rib 2, the relationship shown in FIG. The material source 11 may be disposed on the substrate 1 and the rib 2 to form an electrode material.

以上説明したように、本実施形態にかかる縦型トランジスタの製造方法によれば、リフトオフによりリブ２の側面にのみゲート電極３が形成されるようにできる。このため、ゲート電極３と底部電極層６および頂部電極層７とが対向配置された状態にならない。したがって、従来のように、凸部の側面および上面から凹部の底面に至るまでゲート電極が形成された構造とは異なり、ゲート電極３とソース電極もしくはドレイン電極との間に寄生容量が発生しない。これにより、横型トランジスタと比較して、大電流密度が得られるのに加えて、寄生容量を低下させられることで高速応答性の低下を抑制することも可能となる。   As described above, according to the vertical transistor manufacturing method of the present embodiment, the gate electrode 3 can be formed only on the side surface of the rib 2 by lift-off. For this reason, the gate electrode 3, the bottom electrode layer 6, and the top electrode layer 7 are not placed opposite to each other. Therefore, unlike the conventional structure in which the gate electrode is formed from the side surface and top surface of the convex portion to the bottom surface of the concave portion, no parasitic capacitance is generated between the gate electrode 3 and the source electrode or drain electrode. Thereby, in addition to obtaining a large current density as compared with the lateral transistor, it is also possible to suppress a reduction in high-speed response by reducing the parasitic capacitance.

また、リブ２を先に形成しておき、このリブ２の側面にゲート電極３を配置するという方法であるため、予めゲート電極３を柱状に構成する場合のように、ゲート電極３の線幅を太くしておく必要もないし、容易にゲート電極３の高さを確保することもできる。したがって、コスト的にも有利に縦型トランジスタを製造することが可能となる。   In addition, since the rib 2 is formed in advance and the gate electrode 3 is disposed on the side surface of the rib 2, the line width of the gate electrode 3 is set as in the case where the gate electrode 3 is previously formed in a column shape. It is not necessary to make the gate thick, and the height of the gate electrode 3 can be easily secured. Therefore, it is possible to manufacture a vertical transistor advantageously in terms of cost.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の縦型トランジスタは、第１実施形態に対してよりゲート電極３のリブ２への密着性を高められるようにしたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. The vertical transistor according to the present embodiment is configured such that the adhesion to the rib 2 of the gate electrode 3 can be further improved as compared with the first embodiment, and the other aspects are the same as those of the first embodiment. Only parts different from the first embodiment will be described.

図６に示すように、本実施形態にかかる縦型トランジスタでは、リブ２の側面を含め、リブ２の表面および基板１の露出表面全体を覆うように電極密着層８を成膜している。電極密着層８は、リブ２とゲート電極３との密着性を高めるものであり、無機酸化物などで構成される。このように、リブ２とゲート電極３との間に電極密着層８を配置することにより、ゲート電極３のリブ２への密着性が高まり、ゲート電極３のリブ２からの剥がれを抑制することが可能となる。   As shown in FIG. 6, in the vertical transistor according to this embodiment, the electrode adhesion layer 8 is formed so as to cover the surface of the rib 2 and the entire exposed surface of the substrate 1 including the side surface of the rib 2. The electrode adhesion layer 8 enhances the adhesion between the rib 2 and the gate electrode 3 and is composed of an inorganic oxide or the like. Thus, by arranging the electrode adhesion layer 8 between the rib 2 and the gate electrode 3, the adhesion of the gate electrode 3 to the rib 2 is enhanced, and the peeling of the gate electrode 3 from the rib 2 is suppressed. Is possible.

このような構造の縦型トランジスタの製造方法は、基本的には第１実施形態で説明した製造方法と同様であるため、第１実施形態と異なっている部分について主に説明する。   Since the manufacturing method of the vertical transistor having such a structure is basically the same as the manufacturing method described in the first embodiment, the difference from the first embodiment will be mainly described.

まず、図７（ａ）に示す工程では、図２（ａ）と同様の工程を行うことで基板１の表面にリブ２を形成する。そして、図７（ｂ）に示す工程では、リブ２の側面を含め、リブ２の表面および基板１の露出表面全体を覆うように電極密着層８を成膜する。例えば、トリメチルアルミニウムを原料にして、ＡＬＤ法などによって形成されるアルミナによって電極密着層８を構成することができる。その後、図７（ｃ）、（ｄ）に示す工程では、図２（ｂ）、（ｃ）と同様の工程を行う。すなわち、図７（ｃ）に示す工程では、電極密着層８のうちリブ２の上面や基板１の露出表面上に形成された部分の上にのみ残り、リブ２の側面上に形成された部分の上には残らないように可溶膜１０を成膜する。また、図７（ｄ）に示す工程で、可溶膜１０の上や電極密着層８のうちリブ２の側面上に形成された部分の上に導体層１２を成膜する。   First, in the process shown in FIG. 7A, the rib 2 is formed on the surface of the substrate 1 by performing the same process as in FIG. 7B, the electrode adhesion layer 8 is formed so as to cover the surface of the rib 2 and the entire exposed surface of the substrate 1 including the side surfaces of the rib 2. In the step shown in FIG. For example, the electrode adhesion layer 8 can be made of alumina formed by trimethylaluminum as a raw material by an ALD method or the like. Thereafter, in the steps shown in FIGS. 7C and 7D, the same steps as in FIGS. 2B and 2C are performed. That is, in the step shown in FIG. 7C, the portion that remains only on the upper surface of the rib 2 and the exposed surface of the substrate 1 in the electrode adhesion layer 8 and is formed on the side surface of the rib 2. A soluble film 10 is formed so as not to remain on the surface. In the step shown in FIG. 7D, the conductor layer 12 is formed on the soluble film 10 or on the portion of the electrode adhesion layer 8 formed on the side surface of the rib 2.

この後の工程については図示しないが、図３（ａ）と同様の工程を行うことで、導体層１１のうち可溶膜１０の上に形成されていた部分を除去（リフトオフ）し、導体層１２のうちリブ２の側面に形成された部分のみを残るようにする。そして、図３（ｂ）、（ｃ）と同様の工程を行うことで、図６に示した本実施形態の縦型トランジスタが完成する。   Although the subsequent steps are not shown in the figure, by performing the same steps as in FIG. 3A, the portion of the conductor layer 11 formed on the soluble film 10 is removed (lifted off), and the conductor layer Only the part formed on the side surface of the rib 2 of 12 is left. Then, by performing the same steps as in FIGS. 3B and 3C, the vertical transistor of this embodiment shown in FIG. 6 is completed.

以上説明したように、リブ２とゲート電極３との間に電極密着層８を配置することにより、ゲート電極３のリブ２への密着性が高まり、ゲート電極３のリブ２からの剥がれを抑制することが可能となる。   As described above, by arranging the electrode adhesion layer 8 between the rib 2 and the gate electrode 3, the adhesion of the gate electrode 3 to the rib 2 is enhanced, and the peeling of the gate electrode 3 from the rib 2 is suppressed. It becomes possible to do.

（他の実施形態）
上記各実施形態では、縦型トランジスタに備えられるチャネル領域形成用の半導体層として有機半導体層５を用いる場合について説明したが、無機酸化物半導体にて構成することもできる。 (Other embodiments)
In each of the embodiments described above, the case where the organic semiconductor layer 5 is used as the semiconductor layer for forming the channel region provided in the vertical transistor has been described. However, the organic semiconductor layer 5 may be formed of an inorganic oxide semiconductor.

また、絶縁性基板としてガラスなどによって形成された基板１を例に挙げたが、樹脂基板などであっても良く、少なくとも縦型トランジスタが構成される側の表層が絶縁体とされた基板であれば良い。   In addition, the substrate 1 formed of glass or the like as the insulating substrate is taken as an example, but may be a resin substrate or the like, and at least a substrate in which the surface layer on which the vertical transistor is formed is an insulator. It ’s fine.

１ 基板
２ リブ
３ ゲート電極
４ ゲート絶縁膜
５ 有機半導体層
６ 底部電極層
７ 頂部電極層
１０ 突起部
１１ 導電層 DESCRIPTION OF SYMBOLS 1 Substrate 2 Rib 3 Gate electrode 4 Gate insulating film 5 Organic semiconductor layer 6 Bottom electrode layer 7 Top electrode layer 10 Projection 11 Conductive layer

Claims (7)

少なくとも表層が絶縁体とされた基板（１）を用意する工程と、
前記基板の上に、側面および上面を有する絶縁体にて構成されたリブ（２）を形成する工程と、
前記基板の表面のうち前記リブが形成されていない部分および前記リブの上面にのみ、有機溶媒に可溶性を有する材料で構成された可溶膜（１０）を形成する工程と、
前記リブの側面および前記可溶膜の上に導体層（１２）を形成する工程と、
前記有機溶媒にて前記可溶膜を除去することで、前記導体層のうち前記可溶膜の上に形成されていた部分をリフトオフさせ、前記リブの側面にのみ前記導体層を残すことでゲート電極（３）を形成する工程と、
前記ゲート電極の表面にゲート絶縁膜（４）を形成する工程と、
前記ゲート絶縁膜上に半導体層（５）を形成する工程と、
前記基板のうち前記リブおよび前記ゲート電極が形成された部分を凸部とし、前記リブおよび前記ゲート電極が形成されていない部分を凹部として、前記凹部の底面において前記半導体層と接するように底部電極層（６）を形成すると共に前記凸部の上面において前記半導体層と接するように頂部電極層（７）を形成する工程と、を含んでいることを特徴とする縦型トランジスタの製造方法。 Preparing a substrate (1) having at least a surface layer as an insulator;
Forming a rib (2) made of an insulator having a side surface and an upper surface on the substrate;
Forming a soluble film (10) made of a material having solubility in an organic solvent only on a portion of the surface of the substrate where the rib is not formed and on the upper surface of the rib;
Forming a conductor layer (12) on a side surface of the rib and the soluble film;
By removing the soluble film with the organic solvent, the portion of the conductor layer formed on the soluble film is lifted off, leaving the conductor layer only on the side surface of the rib. Forming an electrode (3);
Forming a gate insulating film (4) on the surface of the gate electrode;
Forming a semiconductor layer (5) on the gate insulating film;
A portion of the substrate where the rib and the gate electrode are formed is a convex portion, and a portion where the rib and the gate electrode are not formed is a concave portion, and a bottom electrode is in contact with the semiconductor layer at the bottom surface of the concave portion. Forming a layer (6) and forming a top electrode layer (7) so as to be in contact with the semiconductor layer on the upper surface of the convex portion. 前記リブを形成する工程の後で、前記基板のうち前記リブが形成されていない露出面と前記リブの上面および前記リブの側面に、前記ゲート電極と前記リブとの密着性を高める電極密着層（８）を形成する工程を有し、
前記可溶膜を形成する工程では、前記電極密着層を介して、前記基板の表面のうち前記リブが形成されていない部分および前記リブの上面に前記可溶膜を形成し、
前記導体層を形成する工程では、前記電極密着層を介して、前記リブの側面の上に前記導体層を形成することを特徴とする請求項１に記載の縦型トランジスタの製造方法。 After the step of forming the ribs, an electrode adhesion layer that enhances the adhesion between the gate electrode and the ribs on the exposed surface of the substrate where the ribs are not formed, the upper surface of the ribs, and the side surfaces of the ribs (8) forming a step,
In the step of forming the soluble film, the soluble film is formed on the surface of the substrate where the rib is not formed and the upper surface of the rib through the electrode adhesion layer,
2. The method of manufacturing a vertical transistor according to claim 1, wherein in the step of forming the conductor layer, the conductor layer is formed on a side surface of the rib via the electrode adhesion layer. 前記電極密着層を形成する工程では、トリメチルアルミニウムを原料にして原子層成長法により形成されるアルミナによって前記電極密着層を構成することを特徴とする請求項２に記載の縦型トランジスタの製造方法。 In the step of forming the electrode contact layer, the manufacturing method of the vertical transistor of claim 2, wherein the forming the electrode contact layer of alumina formed by atomic layer deposition and trimethylaluminum as a raw material . 前記可溶膜を形成する工程では、前記有機溶媒に可溶性を有する材料として、有機材料を用いることを特徴とする請求項１ないし３のいずれか１つに記載の縦型トランジスタの製造方法。   4. The method of manufacturing a vertical transistor according to claim 1, wherein in the step of forming the soluble film, an organic material is used as a material that is soluble in the organic solvent. 前記ゲート絶縁膜を形成する工程では、トリメチルアルミニウムを原料にして原子層成長法により形成されるアルミナによって前記ゲート絶縁膜を構成することを特徴とする請求項１ないし４のいずれか１つに記載の縦型トランジスタの製造方法。   5. The gate insulating film according to claim 1, wherein in the step of forming the gate insulating film, the gate insulating film is made of alumina formed by atomic layer growth using trimethylaluminum as a raw material. Manufacturing method of vertical transistor. 前記可溶膜を形成する工程や前記底部電極層および頂部電極層を形成する工程では、材料源（１１）から前記基板の両端に向かう直線と前記基板の表面とが成す両角度をそれぞれθ１、θ２、前記リブの側面と前記基板の露出表面との成す角度をθ３として、θ１、θ２が共にθ３以上となるようにすることにより、前記可溶膜や底部電極層および頂部電極層が前記リブの側面に形成されないようにすることを特徴とする請求項１ないし５のいずれか１つに記載の縦型トランジスタの製造方法。   In the step of forming the soluble film and the step of forming the bottom electrode layer and the top electrode layer, both angles formed by the straight line from the material source (11) toward both ends of the substrate and the surface of the substrate are θ1, θ2 is an angle formed between the side surface of the rib and the exposed surface of the substrate, and θ1 and θ2 are both equal to or larger than θ3, so that the soluble film, the bottom electrode layer, and the top electrode layer are formed on the rib. 6. The method of manufacturing a vertical transistor according to claim 1, wherein the vertical transistor is not formed on a side surface of the vertical transistor. 前記導体層を形成する工程や前記半導体層を形成する工程では、材料源（１１）から前記基板の両端に向かう直線と前記基板の表面とが成す両角度をそれぞれθ１、θ２、前記リブの側面と前記基板の露出表面との成す角度をθ３として、θ１、θ２が共にθ３以下となるようにすることにより、前記導体層や前記半導体層が前記リブの側面にも形成されるようにすることを特徴とする請求項１ないし６のいずれか１つに記載の縦型トランジスタの製造方法。   In the step of forming the conductor layer and the step of forming the semiconductor layer, the angles formed by the straight line from the material source (11) toward both ends of the substrate and the surface of the substrate are θ1, θ2, and the side surfaces of the rib, respectively. The angle between the substrate and the exposed surface of the substrate is θ3, and θ1 and θ2 are both equal to or smaller than θ3, so that the conductor layer and the semiconductor layer are also formed on the side surface of the rib. The method for manufacturing a vertical transistor according to claim 1, wherein:
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