JP5995821B2 - Image processing apparatus, image forming apparatus, and abnormality determination method - Google Patents

Description

本発明は、入力された画素データを順次遅延させて露光走査装置を駆動させる駆動パルスを生成する画像処理装置及び画像形成装置、並びに各装置に適用される異常判定方法に関する。   The present invention relates to an image processing apparatus and an image forming apparatus that generate drive pulses for driving an exposure scanning apparatus by sequentially delaying input pixel data, and an abnormality determination method applied to each apparatus.

電子写真方式の画像形成装置には、感光体にレーザービームを照射して感光体を露光させる露光走査装置が備えられている。この露光走査装置は、画像信号に応じたレーザービームを感光体の軸方向に走査させて感光体を露光する。このような走査は主走査とも称されており、１回の主走査における走査量は走査ラインと称されている。   An electrophotographic image forming apparatus includes an exposure scanning device that exposes a photosensitive member by irradiating the photosensitive member with a laser beam. The exposure scanning device exposes the photosensitive member by scanning a laser beam corresponding to the image signal in the axial direction of the photosensitive member. Such scanning is also called main scanning, and the scanning amount in one main scanning is called a scanning line.

前記露光走査装置によって走査されるレーザービームは、画像形成装置が備えるＰＷＭ回路から出力される駆動パルスに基づいて生成される。具体的には、入力された画像データに含まれる各画素の濃度に応じたパルス幅の駆動パルスがＰＷＭ回路で作られ、それらの駆動パルスのオン・オフが繰り返えされたパルス信号が露光走査装置に出力されて、前記パルス信号に応じたレーザービームが生成される。したがって、前記レーザービームには、前記走査ラインにおける各画素の濃度の情報が含まれている。なお、１画素あたりの前記駆動パルスのパルス幅（又はデューティー比）が１画素あたりのビーム点灯時間であり、このパルス幅が１画素あたりの濃度情報である。   The laser beam scanned by the exposure scanning device is generated based on a drive pulse output from a PWM circuit included in the image forming apparatus. Specifically, a drive pulse having a pulse width corresponding to the density of each pixel included in the input image data is generated by a PWM circuit, and a pulse signal obtained by repeatedly turning these drive pulses on and off is exposed. A laser beam corresponding to the pulse signal is generated by being output to the scanning device. Therefore, the laser beam includes information on the density of each pixel in the scanning line. The pulse width (or duty ratio) of the drive pulse per pixel is the beam lighting time per pixel, and this pulse width is the density information per pixel.

前記ＰＷＭ回路には、複数の遅延素子によって構成される複数段の遅延回路が設けられている。このＰＷＭ回路は、１画素あたりのビーム点灯時間を決定する前記遅延回路における１クロック当たりの遅延段数を検出し、その遅延段数に応じて画素データを前記パルス幅に変換している。一方、前記遅延素子における遅延量（遅延素子ごとの遅延能力）が動作環境によって変化することが知られている。そのため、従来、プリントジョブ間などのように画像処理が行われないタイミングで、前記遅延回路に校正信号を入力させて、主走査前の動作環境における遅延回路の１クロックあたりの遅延量を検出して、前記遅延段数を補正している（特許文献１）。   The PWM circuit is provided with a plurality of stages of delay circuits composed of a plurality of delay elements. This PWM circuit detects the number of delay stages per clock in the delay circuit that determines the beam lighting time per pixel, and converts pixel data into the pulse width in accordance with the number of delay stages. On the other hand, it is known that the delay amount (delay capability for each delay element) in the delay element varies depending on the operating environment. Therefore, conventionally, a calibration signal is input to the delay circuit at a timing when image processing is not performed, such as between print jobs, and the delay amount per clock of the delay circuit in the operating environment before main scanning is detected. Thus, the number of delay stages is corrected (Patent Document 1).

特開２００５−１５３３６６号公報JP 2005-153366 A

ところで、前記遅延回路に含まれる複数の遅延素子の遅延能力は個々にばらつきがある。詳細には、各遅延素子を信号が伝搬する伝搬速度にばらつきがある。この伝搬速度にばらつきがあるとしても、個々の遅延素子のばらつきが許容範囲内であれば問題は生じない。しかしながら、許容範囲を外れる伝搬速度を持つ異常な遅延素子が存在する場合は、次の問題が生じ得る。すなわち、前記異常な遅延素子が存在している場合は、その異常な遅延素子を画素データが伝搬したときに、画素濃度に応じて設定された遅延段数による遅延時間よりも長い遅延又は短い遅延が生じることになり、当該画素データに対応する部分だけ濃い画像又は薄い画像が形成されるという問題が生じる。   Incidentally, the delay capability of the plurality of delay elements included in the delay circuit varies individually. Specifically, there is variation in the propagation speed at which signals propagate through each delay element. Even if the propagation speed varies, there is no problem as long as the variation of individual delay elements is within an allowable range. However, when there is an abnormal delay element having a propagation speed that falls outside the allowable range, the following problem may occur. That is, when the abnormal delay element exists, when pixel data propagates through the abnormal delay element, a delay longer or shorter than the delay time based on the number of delay stages set according to the pixel density is present. As a result, a dark image or a thin image is formed only in a portion corresponding to the pixel data.

本発明の目的は、遅延回路に異常な遅延素子が有るかどうかを判定することが可能な画像処理装置及び画像形成装置、並びに異常判定方法を提供することにある。   An object of the present invention is to provide an image processing apparatus, an image forming apparatus, and an abnormality determination method capable of determining whether or not there is an abnormal delay element in a delay circuit.

本発明の一の局面に係る画像処理装置は、遅延回路と、入力部と、検出部と、判定部と、を具備する。前記遅延回路は、入力された画素データを順次遅延させて露光走査装置を駆動させる駆動パルスに変換させる複数の遅延素子からなる。前記入力部は、前記画素データに含まれる画素の濃度情報に応じて定められた基準遅延段数に基づいて前記画素データを前記第１遅延回路のいずれかの遅延素子に入力する。前記検出部は、非画像処理時に前記第１遅延回路に入力された所定の校正信号が遅延伝搬して出力される間に動作クロックの１周期あたりの遅延量を検出する。前記判定部は、前記検出部によって検出された第１遅延量、及び前記第１遅延量が検出されるよりも前に前記検出部によって検出された第２遅延量に基づいて、予め定められた伝搬速度範囲を外れる異常な遅延素子が前記第１遅延回路に有るか否かを判定する。   An image processing apparatus according to one aspect of the present invention includes a delay circuit, an input unit, a detection unit, and a determination unit. The delay circuit includes a plurality of delay elements that sequentially delay input pixel data and convert the pixel data into drive pulses for driving the exposure scanning apparatus. The input unit inputs the pixel data to any one of the delay elements of the first delay circuit based on a reference delay stage number determined in accordance with pixel density information included in the pixel data. The detection unit detects a delay amount per cycle of the operation clock while a predetermined calibration signal input to the first delay circuit is delayed and propagated during non-image processing. The determination unit is predetermined based on a first delay amount detected by the detection unit and a second delay amount detected by the detection unit before the first delay amount is detected. It is determined whether or not the first delay circuit has an abnormal delay element outside the propagation velocity range.

本発明の他の局面に係る画像形成装置は、前記画像処理装置を備えている。   An image forming apparatus according to another aspect of the present invention includes the image processing apparatus.

本発明の他の局面に係る異常判定方法は、入力された画素データを順次遅延させて露光走査装置を駆動させる駆動パルスに変換させる複数の遅延素子からなる第１遅延回路と前記画素データに含まれる画素の濃度情報に応じて定められた基準遅延段数に基づいて前記画素データを前記第１遅延回路のいずれかの遅延素子に入力する入力部と、を備えた画像処理装置に適用され、前記第１遅延回路における異常な遅延素子の有無を判定する異常判定方法である。この異常判定方法は、第１ステップと第２ステップとを備える。前記第１ステップは、非画像処理時に前記第１遅延回路に入力された所定の校正信号が遅延伝搬して出力される間に動作クロックの１周期あたりの遅延量を検出する。前記第２ステップは、前記第１ステップによって検出された第１遅延量、及び前記第１遅延量が検出されるよりも前に前記検出部によって検出された第２遅延量に基づいて、予め定められた伝搬速度範囲を外れる異常な遅延素子が前記第１遅延回路に有るか否かを判定する。   An abnormality determination method according to another aspect of the present invention includes a first delay circuit including a plurality of delay elements that sequentially delay input pixel data and convert the pixel data into drive pulses for driving an exposure scanning apparatus, and the pixel data. And an input unit that inputs the pixel data to any one of the delay elements of the first delay circuit based on a reference delay stage number determined according to the density information of the pixel to be recorded, and This is an abnormality determination method for determining the presence or absence of an abnormal delay element in the first delay circuit. This abnormality determination method includes a first step and a second step. The first step detects a delay amount per cycle of the operation clock while a predetermined calibration signal input to the first delay circuit during non-image processing is output after being delayed. The second step is predetermined based on the first delay amount detected in the first step and the second delay amount detected by the detection unit before the first delay amount is detected. It is determined whether or not the first delay circuit has an abnormal delay element that is out of the specified propagation velocity range.

本発明によれば、遅延回路に異常な遅延素子が有るかどうかを確実に判定することができる。   According to the present invention, it is possible to reliably determine whether or not there is an abnormal delay element in the delay circuit.

本発明の第１実施形態に係る画像形成装置の構成を示す図である。1 is a diagram illustrating a configuration of an image forming apparatus according to a first embodiment of the present invention. 図１に示す画像形成装置が備えるレーザー露光装置の上面斜視図である。FIG. 2 is a top perspective view of a laser exposure apparatus provided in the image forming apparatus shown in FIG. 1. 図１に示す画像形成装置が備える制御部の構成を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration of a control unit included in the image forming apparatus illustrated in FIG. 1. 図３に示す制御部のディレイチェーン回路を示す論理回路図である。It is a logic circuit diagram which shows the delay chain circuit of the control part shown in FIG. 図３に示す制御部の判定部の構成を示すブロック図である。It is a block diagram which shows the structure of the determination part of the control part shown in FIG. 本発明の第１実施形態のディレイチェーン回路における補正値のばらつきと検出頻度の実験計測値を示すグラフである。It is a graph which shows the experimental measurement value of the dispersion | variation in the correction value and the detection frequency in the delay chain circuit of 1st Embodiment of this invention. 本発明の第２実施形態に係る制御部の構成を示すブロック図である。It is a block diagram which shows the structure of the control part which concerns on 2nd Embodiment of this invention.

以下、添付図面を参照しながら、本発明の実施の形態について説明し、本発明の理解に供する。なお、以下の実施の形態は、本発明を具体化した一例であって、本発明の技術的範囲を限定するものではない。   Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings for understanding of the present invention. The following embodiments are examples embodying the present invention, and do not limit the technical scope of the present invention.

（第１実施形態）
まず、図１を参照して、本発明の第１実施形態に係る画像形成装置１０について説明する。 (First embodiment)
First, an image forming apparatus 10 according to a first embodiment of the present invention will be described with reference to FIG.

図１は、本発明の実施形態に係る画像形成装置１０（本発明の画像形成装置の一例）の構成を示す模式図である。図１に示されるように、画像形成装置１０は、読み取られた原稿の画像データや外部から入力された画像データに基づいて印刷用紙に画像を形成する。画像形成装置１０は、上部にスキャナー１２を備えており、下部に電子写真方式の画像形成部１４を備えている。なお、本発明の実施形態に係る画像形成装置１０の具体例は、入力された画像データに対して画像処理を行う機能を備えており、例えばプリンターや複写機、ファクシミリ、又はこれらの各機能を備えた複合機である。   FIG. 1 is a schematic diagram showing a configuration of an image forming apparatus 10 (an example of the image forming apparatus of the present invention) according to an embodiment of the present invention. As shown in FIG. 1, the image forming apparatus 10 forms an image on a print sheet based on read image data of a document or image data input from the outside. The image forming apparatus 10 includes a scanner 12 at the top and an electrophotographic image forming unit 14 at the bottom. The specific example of the image forming apparatus 10 according to the embodiment of the present invention has a function of performing image processing on input image data. For example, a printer, a copier, a facsimile, or each of these functions is provided. It is a multifunction machine equipped.

画像形成部１４は、スキャナー１２で読み取られた画像データや外部から入力されたプリントデータ（印刷ジョブ）に基づいて印刷用紙に画像を形成する。画像形成部１４は、主として、操作表示部１７と、給紙トレイ１６と、搬送ローラー１９と、レーザー露光装置１１（本発明の露光走査装置の一例）と、転写装置１５と、定着装置１８と、これらの動作を制御する制御部５と、を備えている。これらの構成要素は、画像形成部１４の筐体を構成するケーシング２０の内部に配置されている。給紙トレイ１６に複数枚の印刷用紙が保持される。レーザー露光装置１１は、転写装置１５に含まれる感光体１３にレーザービームを照射して露光する。転写装置１５は、給紙トレイ１６から給送された印刷用紙にトナー像を転写する。定着装置１８は、印刷用紙に転写されたトナー像を印刷用紙に定着させる。ケーシング２０の上部とスキャナー１２との間には、前方が開放された排紙スペース２１が形成されている。その排紙スペース２１の下面に排紙トレイ２３が設けられている。給紙トレイ１６から給送された印刷用紙は、ケーシング２０内に設けられた搬送路２０Ａに沿って、搬送ローラー１９によって搬送され、その搬送過程において転写装置１５によって印刷用紙にトナー像が転写される。印刷用紙に転写されたトナー像は、定着装置１８を通過する際に加熱溶融されることによって印刷用紙に定着される。定着装置１８を通過した印刷用紙は、排紙スペース２１に排出されて、排紙トレイ２３に保持される。   The image forming unit 14 forms an image on a print sheet based on image data read by the scanner 12 or print data (print job) input from the outside. The image forming unit 14 mainly includes an operation display unit 17, a paper feed tray 16, a transport roller 19, a laser exposure device 11 (an example of an exposure scanning device of the present invention), a transfer device 15, and a fixing device 18. And a control unit 5 for controlling these operations. These components are arranged inside a casing 20 that constitutes a housing of the image forming unit 14. A plurality of printing sheets are held in the sheet feeding tray 16. The laser exposure device 11 exposes the photosensitive member 13 included in the transfer device 15 by irradiating a laser beam. The transfer device 15 transfers the toner image onto the printing paper fed from the paper feed tray 16. The fixing device 18 fixes the toner image transferred to the printing paper on the printing paper. Between the upper part of the casing 20 and the scanner 12, a paper discharge space 21 that is open at the front is formed. A paper discharge tray 23 is provided on the lower surface of the paper discharge space 21. The printing paper fed from the paper feed tray 16 is conveyed by the conveyance roller 19 along the conveyance path 20A provided in the casing 20, and the toner image is transferred to the printing paper by the transfer device 15 in the conveyance process. The The toner image transferred to the printing paper is fixed to the printing paper by being heated and melted when passing through the fixing device 18. The printing paper that has passed through the fixing device 18 is discharged to the paper discharge space 21 and held on the paper discharge tray 23.

図２に示されるように、レーザー露光装置１１は、筐体２５と、半導体レーザー光源２６と、ポリゴンミラー２７と、ｆθレンズ２８と、ビームディテクター２９と、コンデンサレンズ３０と、全反射ミラー３１と、スリット（射出口）３２とを備えている。半導体レーザー光源２６は、レーザービームを発光する。ポリゴンミラー２７は、高速回転してそのレーザービームを反射して主走査方向に走査する。ビームディテクター２９は、レーザービームの有無を検出する。コンデンサレンズ３０は、前記ｆθレンズ１５とともにレーザービームを平行光に変換する。全反射ミラー３１は、コンデンサレンズ１７を通過したレーザービームの光路を直角に変更する。スリット３２は、筐体１２に形成されており、全反射ミラー１９からのレーザービームの光路を感光体１３などの被走査媒体の照射面に案内する射出口である。   As shown in FIG. 2, the laser exposure apparatus 11 includes a housing 25, a semiconductor laser light source 26, a polygon mirror 27, an fθ lens 28, a beam detector 29, a condenser lens 30, and a total reflection mirror 31. And a slit (injection port) 32. The semiconductor laser light source 26 emits a laser beam. The polygon mirror 27 rotates at high speed, reflects the laser beam, and scans in the main scanning direction. The beam detector 29 detects the presence or absence of a laser beam. The condenser lens 30 converts the laser beam into parallel light together with the fθ lens 15. The total reflection mirror 31 changes the optical path of the laser beam that has passed through the condenser lens 17 to a right angle. The slit 32 is formed in the housing 12 and is an exit port that guides the optical path of the laser beam from the total reflection mirror 19 to the irradiation surface of the scanned medium such as the photosensitive member 13.

レーザー露光装置１１において、ポリゴンミラー２７は、上面視で時計方向（図２の矢印方向）に高速回転している。そのため、半導体レーザー光源２６から出射されたレーザービームは、回転するポリゴンミラー２７により、ｆθレンズ２８の方向に反射される。ｆθレンズ２８を通過したレーザービームは、その後、全反射ミラー３１の図中右端から左端に移動しながら主走査を１ラインごとに行う。これにより、全反射ミラー３１によって反射されたレーザービームは、感光体１３の軸方向と同方向に走査されて感光体１３上を露光する。   In the laser exposure apparatus 11, the polygon mirror 27 rotates at high speed clockwise (in the direction of the arrow in FIG. 2) when viewed from above. Therefore, the laser beam emitted from the semiconductor laser light source 26 is reflected in the direction of the fθ lens 28 by the rotating polygon mirror 27. The laser beam that has passed through the fθ lens 28 then performs main scanning for each line while moving from the right end to the left end of the total reflection mirror 31 in the drawing. As a result, the laser beam reflected by the total reflection mirror 31 is scanned in the same direction as the axial direction of the photosensitive member 13 to expose the photosensitive member 13.

また、ポリゴンミラー２７の側面は多角形（図２では例として６角形）をなす反射面により構成されている。そのため、レーザービームはポリゴンミラー２７の時計方向の回転に伴い、全反射ミラー３１に照射される走査領域だけでなく、全反射ミラー３１に照射されない走査領域外にも照射される。このとき、感光体１３への主走査がされる前に走査領域外に設けられたビームディテクター２９にレーザービームが照射されると、そのレーザービームがビームディテクター２９によって検出される。ビームディテクター２９は、レーザービームが照射されることによって、１ラインごとの走査開始のタイミングをとるための、ビームディテクト信号（以下、ＢＤ信号或いは主走査同期信号と言う。）を発生する。このＢＤ信号は、レーザー露光装置１１によって実際に感光体１３に対してレーザービームの走査が開始される走査開始タイミングを決定するためのものである。前記ＢＤ信号は、制御部５に送出される。また、前記ＢＤ信号は必要に応じて後述のディレイチェーン回路５９の入力バッファー２０２に入力される。   Further, the side surface of the polygon mirror 27 is constituted by a reflecting surface that forms a polygon (in FIG. 2, a hexagon as an example). Therefore, as the polygon mirror 27 rotates in the clockwise direction, the laser beam is irradiated not only in the scanning area irradiated on the total reflection mirror 31 but also outside the scanning area not irradiated on the total reflection mirror 31. At this time, if the beam detector 29 provided outside the scanning region is irradiated with the laser beam before the main scanning of the photosensitive member 13 is performed, the laser beam is detected by the beam detector 29. The beam detector 29 generates a beam detector signal (hereinafter, referred to as a BD signal or a main scanning synchronization signal) for taking a scanning start timing for each line when the laser beam is irradiated. This BD signal is used to determine the scanning start timing at which the laser exposure device 11 actually starts scanning the photosensitive member 13 with a laser beam. The BD signal is sent to the control unit 5. The BD signal is input to an input buffer 202 of a delay chain circuit 59 described later as necessary.

図１に示される画像形成装置１０は、図示しない情報処理装置に接続されており、その情報処理装置から画像データを含むプリントデータ（印刷ジョブ）が送信されてくる。この場合、制御部５は、後述の画像処理部５２において、画像データを画素ごとの複数の画素データに展開する処理を行う。こうした画素データは、画像処理部５２から後述の濃度調整部５３に入力される。   An image forming apparatus 10 shown in FIG. 1 is connected to an information processing apparatus (not shown), and print data (print job) including image data is transmitted from the information processing apparatus. In this case, the control unit 5 performs a process of expanding the image data into a plurality of pixel data for each pixel in the image processing unit 52 described later. Such pixel data is input from the image processing unit 52 to a density adjusting unit 53 described later.

制御部５は、ＣＰＵ、ＲＯＭ、ＲＡＭ、及びＥＥＰＲＯＭなどの制御機器を有するコンピューターである。前記ＣＰＵは、各種の演算処理を実行するプロセッサーである。前記ＲＯＭは、前記ＣＰＵに各種の処理を実行させるための制御プログラムなどの情報が予め記憶される不揮発性の記憶手段である。前記ＲＡＭは揮発性の記憶手段、前記ＥＥＰＲＯＭは不揮発性の記憶手段である。前記ＲＡＭ及び前記ＥＥＰＲＯＭは、前記ＣＰＵが実行する各種の処理の一時記憶メモリー（作業領域）として使用される。   The control unit 5 is a computer having control devices such as a CPU, a ROM, a RAM, and an EEPROM. The CPU is a processor that executes various arithmetic processes. The ROM is a non-volatile storage unit in which information such as a control program for causing the CPU to execute various processes is stored in advance. The RAM is volatile storage means, and the EEPROM is nonvolatile storage means. The RAM and the EEPROM are used as a temporary storage memory (working area) for various processes executed by the CPU.

そして、制御部５は、前記ＲＯＭに予め記憶された各種の制御プログラムを前記ＣＰＵに実行させることにより画像形成装置１０を統括的に制御する。なお、制御部５は、集積回路（ＡＳＩＣ、ＤＳＰ）などの電子回路で構成されたものであってもよい。また、制御部５とは別に、画像形成部１４などを制御するためのエンジン制御部が別途設けられていてもよい。   The control unit 5 controls the image forming apparatus 10 in an integrated manner by causing the CPU to execute various control programs stored in advance in the ROM. The control unit 5 may be configured by an electronic circuit such as an integrated circuit (ASIC, DSP). In addition to the control unit 5, an engine control unit for controlling the image forming unit 14 and the like may be provided separately.

本実施形態では、制御部５は、入力された画像データを構成する各画素データに含まれる各画素ごとの階調性（濃度情報）に応じた幅の駆動パルスを各画素データごとに生成する。そして、制御部５は、生成された駆動パルスを、図２に示される半導体レーザー光源２６を駆動させるための画像信号として、順次、レーザー露光装置１１に送出する。前記駆動パルスを受けたレーザー露光装置１１は、前記駆動パルスのパルス幅に応じた時間だけ半導体レーザー光源２６を変調（オン）して露光し、これにより、一つの画素（ドット）の静電潜像が感光体１３上に形成される。なお、実際にレーザー露光装置１１に送出される画像信号は、各画素に応じた複数の前記駆動パルスが連続するパルス波信号である。   In the present embodiment, the control unit 5 generates, for each pixel data, a driving pulse having a width corresponding to the gradation (density information) for each pixel included in each pixel data constituting the input image data. . Then, the control unit 5 sequentially sends the generated drive pulse to the laser exposure apparatus 11 as an image signal for driving the semiconductor laser light source 26 shown in FIG. Upon receiving the drive pulse, the laser exposure device 11 modulates (turns on) the semiconductor laser light source 26 for a time corresponding to the pulse width of the drive pulse, thereby exposing the electrostatic latent image of one pixel (dot). An image is formed on the photoreceptor 13. Note that the image signal actually sent to the laser exposure apparatus 11 is a pulse wave signal in which a plurality of the driving pulses corresponding to each pixel are continuous.

前記駆動パルスを生成するために、制御部５は、図３に示されるように、画像処理部５２、濃度調整部５３、エッジ変換部５４（本発明の補正部の一例）、パルス生成部５６（本発明の入力部の一例）、補正値検出部５７（本発明の検出部の一例）、判定部６５（本発明の判定部の一例）などを備えている。本実施形態では、これらが集積回路（ＡＳＩＣ、ＤＳＰ）などの電子回路で構成されたものとして説明する。なお、各部の処理が、前記ＣＰＵによって制御プログラムに基づいて実行されるものであってもよい。以下、制御部５が備える各部について詳述する。   In order to generate the drive pulse, the control unit 5, as shown in FIG. 3, the image processing unit 52, the density adjustment unit 53, the edge conversion unit 54 (an example of the correction unit of the present invention), and the pulse generation unit 56. (An example of the input unit of the present invention), a correction value detection unit 57 (an example of the detection unit of the present invention), a determination unit 65 (an example of the determination unit of the present invention), and the like. In the present embodiment, description will be made assuming that these are configured by an electronic circuit such as an integrated circuit (ASIC, DSP). Note that the processing of each unit may be executed by the CPU based on a control program. Hereinafter, each part with which the control part 5 is provided is explained in full detail.

ここで、本実施形態では、１走査ライン上における１画素の最大露光時間は、所謂ドットクロックの１周期に相当するものとする。また、エッジ変換部５４から補正値検出部５７までの各部を制御するための基本クロックは２５０ＭＨｚとする。また、前記ドットクロックは、前記基本クロックを分周した５０ＭＨｚを使用するものとする。すなわち、計算上、１画素の最大露光時間は２０ｎｓとなる。なお、基本クロック２５０ＭＨｚは、ＰＬＬ回路６０を介して後述のディレイチェーン回路５９（図４参照）に動作クロックとして入力される。   Here, in the present embodiment, it is assumed that the maximum exposure time of one pixel on one scanning line corresponds to one period of a so-called dot clock. The basic clock for controlling each part from the edge converter 54 to the correction value detector 57 is 250 MHz. The dot clock uses 50 MHz obtained by dividing the basic clock. That is, the maximum exposure time for one pixel is 20 ns for calculation. The basic clock 250 MHz is input as an operation clock to a later-described delay chain circuit 59 (see FIG. 4) via the PLL circuit 60.

画像処理部５２は、入力された画像データを画素ごとの複数の画素データに展開する処理を行う。展開された画素データは、次の濃度調整部５３に入力される。   The image processing unit 52 performs a process of expanding the input image data into a plurality of pixel data for each pixel. The developed pixel data is input to the next density adjustment unit 53.

画像処理部５２から出力された各画素データは、濃度調整部５３に供給される。濃度調整部５３は、各画素データが持つ濃度を、画像形成装置１０の特性、特に画像形成時の現像特性に応じた濃度に調整する。濃度調整部５３は、調整前後の濃度に関する対応関係を示すルックアップテーブルを内部メモリーなどに保持しており、このルックアップテーブルに基づいて濃度を調整する。   Each pixel data output from the image processing unit 52 is supplied to the density adjustment unit 53. The density adjustment unit 53 adjusts the density of each pixel data to a density according to the characteristics of the image forming apparatus 10, particularly the development characteristics during image formation. The density adjustment unit 53 holds a look-up table indicating a correspondence relationship regarding density before and after adjustment in an internal memory or the like, and adjusts the density based on the look-up table.

また、濃度調整部５３は、調整後の濃度に応じて、前記駆動パルスの立ち上がりエッジと立ち下がりエッジ位置（パルス幅又はディーティー比）を、後述するディレイチェーン回路５９における１動作クロックあたりのディレイ段数を基に、１ドットクロックあたりのディレイ段数の単位に変換する。濃度調整部５３は、調整後の濃度に応じて、前記駆動パルスの立ち上がりエッジと立ち下がりエッジ位置（パルス幅又はディーティー比）を、後述するディレイチェーン回路５９におけるディレイ段数を基に、１ドットクロックあたりのディレイ段数の単位に変換する。言い換えると、濃度調整部５３は、画素データが持つ濃度（調整後の濃度）を示すパルス幅の駆動パルスがディレイチェーン回路５９で生成されるように、前記濃度に基づいてディレイチェーン回路５９において前記画素データを遅延伝搬させるディレイ段数（遅延素子を通過させる数）を算定する。算定方法としては、濃度調整部５３は、各濃度に対応するディレイ段数が定められたルックアップテーブルを内部メモリーなどに保持しており、調整後の画素データの濃度に対応するディレイ段数を前記ルックアップテーブルから抽出する方法が採用されている。このように算定されるディレイ段数は、本発明の基準遅延段数に相当するものであり、前記画素データが遅延素子を通過する数であり、また、ディレイチェーン回路５９において前記画素データを入力する位置を決定するものである。なお、前記ディレイ段数は、画素データをいずれの遅延素子から入力させるかを決定する要素であり、したがって、濃度調整部５３は、後述するディレイチェーン回路５９における画素データの入力位置を決定する処理を行う部分とも言える。算定された前記ディレイ段数は、画素データとともにエッジ変換部５４へ送出される。   Further, the density adjusting unit 53 determines the rising edge and the falling edge position (pulse width or duty ratio) of the drive pulse according to the adjusted density according to the delay per one operation clock in the delay chain circuit 59 described later. Based on the number of stages, conversion is made into a unit of the number of delay stages per dot clock. The density adjusting unit 53 sets the rising edge and the falling edge position (pulse width or duty ratio) of the drive pulse based on the number of delay stages in the delay chain circuit 59, which will be described later, according to the adjusted density. Convert to units of delay stages per clock. In other words, the density adjustment unit 53 causes the delay chain circuit 59 to generate a driving pulse having a pulse width indicating the density (adjusted density) of the pixel data in the delay chain circuit 59 based on the density. The number of delay stages (the number of passing delay elements) for delay propagation of pixel data is calculated. As a calculation method, the density adjustment unit 53 holds a look-up table in which the number of delay stages corresponding to each density is determined in an internal memory or the like, and the number of delay stages corresponding to the density of the adjusted pixel data is determined by the look-up table. A method of extracting from the up table is adopted. The number of delay stages calculated in this way corresponds to the reference delay stage number of the present invention, is the number of pixel data passing through the delay element, and the position where the pixel data is input in the delay chain circuit 59 Is to determine. The number of delay stages is an element that determines which delay element is used to input pixel data. Therefore, the density adjustment unit 53 performs a process of determining the input position of pixel data in a delay chain circuit 59 described later. It can be said that it is a part to do. The calculated delay stage number is sent to the edge converter 54 together with the pixel data.

なお、濃度調整部５３はドットクロック単位で処理を実行するため、前記ディレイ段数をエッジ変換部５４へ送出する際に、１ドットクロックあたりのディレイ段数を１動作クロック（２５０ＭＨｚ）あたりのディレイ段数に置き換える処理が行われる。例えば、本実施形態では、図４に示されるように、ディレイチェーン回路５９の総ディレイ段数は１２８であり、前記動作クロックの遅延時間は、例えば１段あたり０．１ｎｓのものを使用している。上述したようにドットクロックの周波数は５０ＭＨｚであり、前記動作クロックは２５０ＭＨｚであるため、ドットクロックあたりのディレイ段数が２００であるのに対して、前記動作クロックあたりのディレイ段数は４０になる。なお、１ドットクロックの間にフルに露光されると最大濃度となるため、最大濃度をドットクロックあたりのディレイ段数単位に置き換えると２００である。また、最小濃度は、ディレイ段数単位に置き換えると０である。   Since the density adjustment unit 53 performs processing in units of dot clocks, when sending the number of delay stages to the edge conversion unit 54, the number of delay stages per dot clock is set to the number of delay stages per operation clock (250 MHz). A replacement process is performed. For example, in this embodiment, as shown in FIG. 4, the total number of delay stages of the delay chain circuit 59 is 128, and the delay time of the operation clock is, for example, 0.1 ns per stage. . As described above, since the frequency of the dot clock is 50 MHz and the operation clock is 250 MHz, the number of delay stages per dot clock is 200, whereas the number of delay stages per operation clock is 40. Since the maximum density is obtained when full exposure is performed during one dot clock, the maximum density is 200 when replaced by the number of delay stages per dot clock. Further, the minimum density is 0 when replaced with the delay stage number unit.

エッジ変換部５４は、入力された複数の画素データに基づいて、１走査ライン上で隣り合う画素同士を比較して、本来連続する画素同士が、同じ立ち下がりと立ち上がりエッジ位置を持つ場合、それらの画素が連続して繋がるようにするエッジ変換処理を行う。   The edge conversion unit 54 compares adjacent pixels on one scanning line based on a plurality of input pixel data, and when originally continuous pixels have the same falling edge and rising edge position, Edge conversion processing is performed so that the pixels are continuously connected.

また、図５に示されるように、エッジ変換部５４は、濃度調整部５３で算定された前記ディレイ段数を補正（調整）する補正部５４Ａを備える。補正部５４Ａは、後述の判定部６５から入力された所定の補正値を受け取ると、その補正値に基づいて、濃度調整部５３Ａで算定された前記ディレイ段数を補正する。つまり、前記ディレイ段数によって特定される画素データの入力位置（ディレイチェーン回路５９における入力位置）が補正される。この補正は、前記ＢＤ信号が後述のディレイチェーン回路５９に入力されるタイミングで実行される。前記ＢＤ信号は、上述したように、レーザー露光装置１１から出射されるレーザービームが走査領域外にあるタイミングで発生するものである。つまり、エッジ変換部５４の補正部５４Ａは、レーザー露光装置１１から出射されるレーザービームが走査領域外にあるタイミングで、後述する補正値検出部５７で検出され、更に後述する判定部６５によって判定された補正値に基づいて、前記ディレイ段数を補正する。補正されたディレイ段数は、画素データとともにパルス生成部５６に送出される。   As shown in FIG. 5, the edge conversion unit 54 includes a correction unit 54 </ b> A that corrects (adjusts) the number of delay stages calculated by the density adjustment unit 53. When the correction unit 54A receives a predetermined correction value input from the determination unit 65 described later, the correction unit 54A corrects the number of delay stages calculated by the density adjustment unit 53A based on the correction value. That is, the input position of pixel data (the input position in the delay chain circuit 59) specified by the number of delay stages is corrected. This correction is executed at a timing when the BD signal is input to a delay chain circuit 59 described later. As described above, the BD signal is generated at a timing when the laser beam emitted from the laser exposure apparatus 11 is outside the scanning region. That is, the correction unit 54A of the edge conversion unit 54 is detected by the correction value detection unit 57 described later at a timing when the laser beam emitted from the laser exposure apparatus 11 is outside the scanning region, and further determined by the determination unit 65 described later. Based on the corrected value, the number of delay stages is corrected. The corrected number of delay stages is sent to the pulse generator 56 together with the pixel data.

なお、上述のディレイ段数の算定や補正は、必ずしも濃度調整部５３やエッジ変換部５４で行われなくてもよく、パルス生成部５６のディレイチェーン回路５９に画素データが入力される前の段階で行われればよい。   Note that the above-described calculation and correction of the number of delay stages do not necessarily have to be performed by the density adjustment unit 53 or the edge conversion unit 54, but before the pixel data is input to the delay chain circuit 59 of the pulse generation unit 56. It only has to be done.

パルス生成部５６は、図４に示されるディレイチェーン回路５９（本発明の第１遅延回路の一例）を備える。ディレイチェーン回路５９は、入力された画素データを順次遅延させてレーザー露光装置１１を駆動させる前記駆動パルスに変換させる複数の遅延素子を有している。各遅延素子は、最も下流側の最下流遅延素子（図４における遅延素子２００＿０）から最も上流側の最上流遅延素子（図４における遅延素子２００＿１２７）まで順に配置された遅延回路である。ディレイチェーン回路５９の詳細については後述する。   The pulse generator 56 includes a delay chain circuit 59 (an example of a first delay circuit according to the present invention) shown in FIG. The delay chain circuit 59 includes a plurality of delay elements that sequentially delay input pixel data and convert the pixel data into the drive pulses that drive the laser exposure apparatus 11. Each delay element is a delay circuit arranged in order from the most downstream most downstream delay element (delay element 200_0 in FIG. 4) to the most upstream most delay element (delay element 200_127 in FIG. 4). Details of the delay chain circuit 59 will be described later.

また、パルス生成部５６は、本発明の入力部の一例であって、画素データに含まれる画素の濃度に応じた前記ディレイ段数（エッジ変換部５４から入力されたディレイ段数）に基づいて前記画素データをディレイチェーン回路５９が備えるいずれかの遅延素子２００＿ｎ（ｎ＝０〜１２７）に入力する。   The pulse generator 56 is an example of an input unit according to the present invention, and the pixel is based on the number of delay stages (the number of delay stages input from the edge converter 54) according to the density of the pixels included in the pixel data. Data is input to any delay element 200 — n (n = 0 to 127) included in the delay chain circuit 59.

ディレイチェーン回路５９は、前記の入力によって、画素データの濃度に応じたパルス幅を有する駆動パルス（画像信号）をレーザー駆動電圧生成部１１Ａに出力する。前駆駆動パルスは、レーザー駆動電圧生成部１１Ａで半導体レーザー光源２６を発光させる電圧能力と電流能力を有するパルスに変換されてレーザー露光装置１１（図１及び図２参照）に供給され、画素データに応じた露光が行われる。なお、レーザー駆動電圧生成部１１Ａとレーザー露光装置１１は、制御部５に含まれないため、図３では、破線で図示している。もちろん、制御部５にレーザー駆動電圧生成部１１Ａを含ませることも可能である。   The delay chain circuit 59 outputs a drive pulse (image signal) having a pulse width corresponding to the density of the pixel data to the laser drive voltage generator 11A based on the input. The precursor driving pulse is converted into a pulse having voltage capability and current capability for causing the semiconductor laser light source 26 to emit light by the laser driving voltage generation unit 11A, and is supplied to the laser exposure apparatus 11 (see FIGS. 1 and 2). Corresponding exposure is performed. Note that the laser drive voltage generation unit 11A and the laser exposure apparatus 11 are not included in the control unit 5, and are illustrated by broken lines in FIG. Of course, the controller 5 may include the laser drive voltage generator 11A.

補正値検出部５７は、濃度調整部５３で算定された前記ディレイ段数を補正部５４Ａで補正するための補正値を検出する。補正値検出部５７は、制御部５の前記ＣＰＵからの指令によってディレイチェーン回路５９の入力バッファー２０２に校正信号として前記ＢＤ信号が入力されるたびに前記補正値を検出する。前記ＢＤ信号がディレイチェーン回路５９を遅延伝搬して出力される間に、前記動作クロックの１周期あたりのディレイ段数が前記補正値として補正値検出部５７で検出される。このように補正値として検出される前記ＢＤ信号の動作クロック１周期あたりのディレイ段数が本発明の遅延素子の遅延量に相当する。なお、本実施形態では、制御部５が前記ＢＤ信号を入力バッファー２０２に入力する例について説明するが、ビームディテクター２９（図２参照）で発生した前記ＢＤ信号が直接に入力バッファー２０２に送出されてもよい。   The correction value detection unit 57 detects a correction value for correcting the delay stage number calculated by the density adjustment unit 53 by the correction unit 54A. The correction value detection unit 57 detects the correction value every time the BD signal is input as a calibration signal to the input buffer 202 of the delay chain circuit 59 in accordance with a command from the CPU of the control unit 5. While the BD signal is delayed and propagated through the delay chain circuit 59, the number of delay stages per cycle of the operation clock is detected by the correction value detector 57 as the correction value. The number of delay stages per operation clock cycle of the BD signal detected as a correction value in this way corresponds to the delay amount of the delay element of the present invention. In this embodiment, an example in which the control unit 5 inputs the BD signal to the input buffer 202 will be described. However, the BD signal generated by the beam detector 29 (see FIG. 2) is directly sent to the input buffer 202. May be.

ここで、前記補正値は、前記ＢＤ信号がディレイチェーン回路５９に入力されてから動作クロック１周期が経過するまでに伝搬した遅延素子の数（ディレイ段数）で表される。補正値検出部５７による前記補正値の検出処理は、以下の手順で行われる。まず、前記ＢＤ信号がディレイチェーン回路５９の入力バッファー２０２（図４参照）に入力される。そして、前記ＢＤ信号が入力されてから前記動作クロックがＯＮになったタイミングで前記ＢＤ信号の伝搬位置を示す遅延素子の位置情報が検出される。具体的には、補正値検出部５７は、前記動作クロックがＯＮになったタイミングで後述のフリップフロップ３００＿ｎから得られるＯＮ信号により、前記位置情報を検出する。その後、前記動作クロックがＯＦＦになってから再びＯＮになったタイミングで前記ＢＤ信号の伝搬位置を示す遅延素子の位置情報が検出される。そして、前記動作クロックがＯＮになったときの前記位置情報と前記動作クロックが次にＯＮになったときの前記位置情報とにより、前記ＢＤ信号が通過した遅延素子の数が算出される。そして、動作クロック１周期分の遅延素子の数（遅延量）が前記補正値として判定部６５へ送出される。   Here, the correction value is represented by the number of delay elements (the number of delay stages) propagated from the input of the BD signal to the delay chain circuit 59 until one operation clock cycle elapses. The correction value detection process by the correction value detection unit 57 is performed in the following procedure. First, the BD signal is input to the input buffer 202 (see FIG. 4) of the delay chain circuit 59. Then, the position information of the delay element indicating the propagation position of the BD signal is detected at the timing when the operation clock is turned on after the BD signal is input. Specifically, the correction value detection unit 57 detects the position information based on an ON signal obtained from a later-described flip-flop 300 — n at the timing when the operation clock is turned on. Thereafter, position information of the delay element indicating the propagation position of the BD signal is detected at a timing when the operation clock is turned off and then turned on again. Then, the number of delay elements through which the BD signal has passed is calculated based on the position information when the operation clock is turned on and the position information when the operation clock is turned on next. The number of delay elements (delay amount) for one cycle of the operation clock is sent to the determination unit 65 as the correction value.

判定部６５は、補正値検出部５７から送られてきた補正値に基づいて、ディレイチェーン回路５９に含まれる複数の遅延素子に異常な遅延素子が含まれているかどうかを判定する。ここで、異常な遅延素子とは、予め定められた伝搬速度に関する許容範囲（伝搬速度範囲）を外れる遅延素子のことである。図６には、補正値検出部５７で検出された直近５０個（Ｎ＝５０）の補正値の検出頻度が棒グラフ７１で示されている。図６において、縦軸は補正値の検出頻度を示しており、横軸は動作クロックの１周期あたりの補正値を示している。なお、横軸において０．０％の補正値を基準にして、その補正値に対する増減量が百分率で示されている。ディレイチェーン回路５９において、全ての遅延素子の信号の伝搬速度が一定であることが好ましいが、図６に示されるように、各遅延素子には固有のばらつきがある。このばらつきが前記許容範囲内であればよいが、なかには、信号の伝搬速度が他の遅延素子に比べて極端に速かったり、或いは極端に遅かったりする遅延素子が含まれる場合がある。このような異常な遅延素子が存在すると、この異常な遅延素子を伝搬した前記ＢＤ信号の遅延段数は、本来の遅延段数よりも極端に多くなったり、極端に少なくなくなったりする。この場合に、例えば、図６の破線囲み部で示されるように、許容範囲を大きく外れる補正値が検出されることになり、このような補正値によって前記ディレイ段数が補正されると、生成された駆動パルスによる画像形成が不安定になり画質低下の原因となる。このため、本実施形態では、判定部６５が設けられており、ディレイチェーン回路５９に異常な遅延素子が含まれているかどうかが判定部６５によって判定される。なお、判定部６５による判定処理、及び前記異常な遅延素子が含まれている場合の補正部５４Ａにおける補正処理については後述する。   The determination unit 65 determines whether an abnormal delay element is included in the plurality of delay elements included in the delay chain circuit 59 based on the correction value sent from the correction value detection unit 57. Here, the abnormal delay element is a delay element that deviates from a predetermined allowable range (propagation speed range) regarding the propagation speed. In FIG. 6, the detection frequency of the latest 50 (N = 50) correction values detected by the correction value detection unit 57 is shown by a bar graph 71. In FIG. 6, the vertical axis indicates the detection frequency of the correction value, and the horizontal axis indicates the correction value per cycle of the operation clock. Note that, on the horizontal axis, the amount of increase / decrease with respect to the correction value is shown as a percentage based on the correction value of 0.0%. In the delay chain circuit 59, it is preferable that the signal propagation speed of all the delay elements is constant, but each delay element has inherent variations as shown in FIG. The variation may be within the allowable range, but in some cases, a delay element whose signal propagation speed is extremely fast or extremely slow compared to other delay elements may be included. If such an abnormal delay element exists, the number of delay stages of the BD signal propagated through the abnormal delay element may be extremely greater than or less than the original number of delay stages. In this case, for example, as indicated by a dashed box in FIG. 6, a correction value greatly deviating from the allowable range is detected. When the delay stage number is corrected by such a correction value, the correction value is generated. The image formation by the drive pulse becomes unstable and causes a reduction in image quality. For this reason, in this embodiment, the determination unit 65 is provided, and the determination unit 65 determines whether or not the delay chain circuit 59 includes an abnormal delay element. The determination process by the determination unit 65 and the correction process in the correction unit 54A when the abnormal delay element is included will be described later.

次に、図４を参照して、ディレイチェーン回路５９について説明する。図４は、ディレイチェーン回路５９の論理回路図である。図４の上段には、１２８個のＤ型フリップフロップ（以下フリップフロップ）１００＿０〜１００＿１２７が図示されるように接続されている。特定のフリップフロップを１００＿ｎとする。フリップフロップ１００＿０〜１００＿１２７には、画素データと動作クロックが、それぞれ図示する端子から入力される。前記動作クロックは、水晶振動子を利用した発振回路（クロック生成回路）で発生された基本クロック（２５０ＭＨｚ）をＰＬＬ回路６０に入力して得られるクロック信号であり、フリップフロップ１００＿ｎに入力される。また、フリップフロップ１００＿ｎのクリア端子（不図示）に信号が入力されるとフリップフロップ１００＿ｎはクリアされる。なお、以下において、フリップリップ１００＿１２７側を上流、フリップリップ１００＿０側を下流と称する。   Next, the delay chain circuit 59 will be described with reference to FIG. FIG. 4 is a logic circuit diagram of the delay chain circuit 59. In the upper part of FIG. 4, 128 D-type flip-flops (hereinafter referred to as flip-flops) 100_0 to 100_127 are connected as illustrated. Let a specific flip-flop be 100_n. Pixel data and an operation clock are input to the flip-flops 100_0 to 100_127 from terminals illustrated in the drawing. The operation clock is a clock signal obtained by inputting a basic clock (250 MHz) generated by an oscillation circuit (clock generation circuit) using a crystal resonator to the PLL circuit 60, and is input to the flip-flop 100_n. Further, when a signal is input to a clear terminal (not illustrated) of the flip-flop 100_n, the flip-flop 100_n is cleared. Hereinafter, the flip lip 100_127 side is referred to as upstream, and the flip lip 100_0 side is referred to as downstream.

図４の中段には、遅延素子として１２８個のＥＸ−ＮＯＲ回路２００＿０〜２００＿１２７が図示されるように接続されている。特定のＥＸ−ＮＯＲ回路を２００＿ｎとする。各ＥＸ−ＮＯＲ回路は、本発明の遅延素子の一例である。ＥＸ−ＮＯＲ回路を２００＿ｎの一方の入力端子には、前記フリップフロップ１００＿ｎの出力端子が接続され、他方の入力端子には上流（図４の右隣り）のＥＸ−ＮＯＲ回路２００＿ｎ＋１の出力端子が接続されている。なお、以下において、ＥＸ−ＮＯＲ回路２００＿１２７側を上流、ＥＸ−ＮＯＲ回路２００＿０側を下流と称する。   In the middle stage of FIG. 4, 128 EX-NOR circuits 200_0 to 200_127 as delay elements are connected as illustrated. A specific EX-NOR circuit is set to 200_n. Each EX-NOR circuit is an example of the delay element of the present invention. The EX-NOR circuit 200_n has one input terminal connected to the output terminal of the flip-flop 100_n, and the other input terminal connected to the upstream (right adjacent to FIG. 4) output terminal of the EX-NOR circuit 200_n + 1. Has been. Hereinafter, the EX-NOR circuit 200_127 side is referred to as upstream, and the EX-NOR circuit 200_0 side is referred to as downstream.

図４の下段には、１２８個のＤ型フリップフロップ（以下フリップフロップ）３００＿０〜３００＿１２７が図示されるように接続されている。特定のフリップフロップを３００＿ｎとする。フリップフロップ３００＿０〜３００＿１２７には、データと前記動作クロックが、それぞれ図示する端子から入力される。また、図示しないクリア端子に信号が入力されるとフリップフロップ３００＿０〜３００＿１２７はクリアされる。なお、以下において、フリップリップ３００＿１２７側を上流、フリップリップ３００＿０側を下流と称する。   In the lower part of FIG. 4, 128 D-type flip-flops (hereinafter referred to as flip-flops) 300_0 to 300_127 are connected as illustrated. A specific flip-flop is assumed to be 300_n. Data and the operation clock are input to the flip-flops 300_0 to 300_127 from terminals shown in the drawing, respectively. Further, when a signal is input to a clear terminal (not shown), the flip-flops 300_0 to 300_127 are cleared. Hereinafter, the flip lip 300_127 side is referred to as upstream, and the flip lip 300_0 side is referred to as downstream.

ＥＸ−ＮＯＲ回路の上流側には、入力バッファー２０２が設けられ、その出力端子は、ＥＸ−ＮＯＲ回路２００＿１２７の他方の入力端子に接続されている。入力バッファー２０２には、校正信号として前記ＢＤ信号が入力される。ＥＸ−ＮＯＲ回路の下流側には、出力バッファー２０１が設けられ、その入力端子は、ＥＸ−ＮＯＲ回路２００＿０の出力端子に接続されている。また、出力バッファー２０１の出力端子からは、画素データに基づいてスキャンが行われている場合は、半導体レーザー光源２６を発光させるための駆動パルス（画像信号）が、レーザー駆動電圧生成部１１Ａに出力される。   An input buffer 202 is provided on the upstream side of the EX-NOR circuit, and an output terminal thereof is connected to the other input terminal of the EX-NOR circuit 200_127. The BD signal is input to the input buffer 202 as a calibration signal. An output buffer 201 is provided on the downstream side of the EX-NOR circuit, and its input terminal is connected to the output terminal of the EX-NOR circuit 200_0. Further, from the output terminal of the output buffer 201, when scanning is performed based on pixel data, a driving pulse (image signal) for causing the semiconductor laser light source 26 to emit light is output to the laser driving voltage generator 11A. Is done.

１２８個のフリップフロップ１００＿０〜１００＿１２７は、パルス生成部５６から画素データを受けて、ＥＸ−ＮＯＲ回路２００＿０〜２００＿１２７に渡すことで所定の遅延を発生させて、出力バッファー２０１から前記駆動パルスを出力させる。また、１２８個のフリップフロップ３００＿０〜３００＿１２７は、入力バッファー２０２に入力される前記ＢＤ信号が、ＥＸ−ＮＯＲ回路２００＿０〜２００＿１２７を上流から下流に向かって遅延伝搬していく状態を読み取り、その状態を示す信号（伝搬中の場合に出力されるＯＮ信号）を補正値検出部５７に出力する。その出力結果から補正値検出部５７が前記補正値を求め、その補正値が判定部６５を経てエッジ変換部５４に供給されて、前記ディレイ段数の補正（変更）に使用される。   The 128 flip-flops 100_0 to 100_127 receive the pixel data from the pulse generation unit 56, pass the pixel data to the EX-NOR circuits 200_0 to 200_127, generate a predetermined delay, and output the drive pulse from the output buffer 201. . Also, the 128 flip-flops 300_0 to 300_127 read the state in which the BD signal input to the input buffer 202 is delayed from the upstream to the downstream through the EX-NOR circuits 200_0 to 200_127. A signal (ON signal output when propagating) is output to the correction value detection unit 57. The correction value detection unit 57 obtains the correction value from the output result, and the correction value is supplied to the edge conversion unit 54 via the determination unit 65 and used for correcting (changing) the number of delay stages.

上述したディレイチェーン回路５９において、前記ＢＤ信号が入力バッファー２０２に入力されるタイミングと前記動作クロックのＯＮのタイミングとは同期されていない。つまり、前記ＢＤ信号の入力タイミングは、前記動作クロックのＯＮタイミングに対して常に異なる。したがって、前記動作クロックのＯＮタイミングから次のＯＮタイミングまでの間に前記ＢＤ信号が伝搬する遅延素子の数（補正値）は、前記ＢＤ信号が入力されるたびに異なる。例えば、前記動作クロックの１周期の間に前記ＢＤ信号が伝搬するディレイ段数を１０段とすると、この１０段の検出結果は、あるときは、ＥＸ−ＮＯＲ回路２００＿１１０〜２００＿１０１までを前記ＢＤ信号が伝搬したときの検出結果の場合があり、あるときは、ＥＸ−ＮＯＲ回路２００＿３２〜２００＿２３までを前記ＢＤ信号が伝搬したときの検出結果の場合がある。このように、検出される補正値が不特定位置の遅延素子の数である場合に、仮に、上述した異常な遅延素子が含まれていると、本来は１０段の検出結果が得られるはずが、極端に多い段数（例えば５０段）、或いは、極端に少ない段数（例えば、２段）が前記補正値として検出される場合がある。本実施形態では、このような異常な数値となるディレイ段数が補正値として検出された場合でも、後述するように判定部６５が異常な遅延素子の有無を正確に判定して、その後の補正部５４Ａにおいて不適切な補正値により前記ディレイ段数による補正されることを防止している。   In the delay chain circuit 59 described above, the timing at which the BD signal is input to the input buffer 202 is not synchronized with the ON timing of the operation clock. That is, the input timing of the BD signal is always different from the ON timing of the operation clock. Therefore, the number (correction value) of delay elements through which the BD signal propagates from the ON timing of the operation clock to the next ON timing varies each time the BD signal is input. For example, if the number of delay stages in which the BD signal propagates during one cycle of the operation clock is 10, the detection result of the 10 stages may be obtained when the BD signal passes through the EX-NOR circuits 200_110 to 200_101. In some cases, the detection result may be a detection result when the BD signal propagates through the EX-NOR circuits 200_32 to 200_23. Thus, when the detected correction value is the number of delay elements at unspecified positions, if the above-described abnormal delay elements are included, the detection result of 10 stages should be originally obtained. In some cases, an extremely large number of stages (for example, 50 stages) or an extremely small number of stages (for example, two stages) is detected as the correction value. In the present embodiment, even when the number of delay stages having such an abnormal numerical value is detected as a correction value, the determination unit 65 accurately determines the presence or absence of an abnormal delay element as will be described later, and the subsequent correction unit In 54A, the correction by the number of delay stages is prevented by an inappropriate correction value.

以下、図５及び図６を参照して、判定部６５について説明する。判定部６５は、補正値検出部５７で検出された最新の補正値（本発明の第１遅延量に相当）と、この補正値よりも前に検出された過去の補正値（本発明の第２遅延量に相当）とに基づいて、上述した異常な遅延素子がディレイチェーン回路５９に含まれているかどうかを判定する。図５に示されるように、この判定部６５は、移動平均化部６５Ａと、補正値記憶部６５Ｂと、比較部６５Ｃとを備える。   Hereinafter, the determination unit 65 will be described with reference to FIGS. 5 and 6. The determination unit 65 includes the latest correction value (corresponding to the first delay amount of the present invention) detected by the correction value detection unit 57 and the past correction value (first of the present invention) detected before this correction value. 2), it is determined whether or not the above-described abnormal delay element is included in the delay chain circuit 59. As shown in FIG. 5, the determination unit 65 includes a moving average unit 65A, a correction value storage unit 65B, and a comparison unit 65C.

移動平均化部６５Ａは、補正値検出部５７によって前記補正値が検出されるよりも前に前記補正値検出部５７によって検出された過去の複数の補正値の平均値である平均補正値（本発明の第２遅延量に相当）を算出する。前記平均補正値としては、移動平均による平均値が採用される。具体的には、移動平均化部６５Ａでは、直近に検出されたＮ個（Ｎは予め定められた検出回数）の補正値から前記平均補正値が算出される。本実施形態では、１回の主走査が行われるときに１度だけ前記ＢＤ信号が送出されて、１つの補正値が補正値検出部５７で検出される。そのため、直近のＮ回の主走査が行われたことにより得られるＮ個の補正値から前記平均補正値が算出される。   The moving average unit 65A is configured to obtain an average correction value (this is an average value of a plurality of past correction values detected by the correction value detection unit 57 before the correction value is detected by the correction value detection unit 57). (Corresponding to the second delay amount of the invention). As the average correction value, a moving average value is employed. Specifically, the moving average unit 65A calculates the average correction value from the N correction values (N is a predetermined number of detection times) detected most recently. In the present embodiment, when one main scan is performed, the BD signal is transmitted only once, and one correction value is detected by the correction value detection unit 57. Therefore, the average correction value is calculated from N correction values obtained by performing the latest N main scans.

図６には、補正値検出部５７で検出された直近５０個（Ｎ＝５０）の補正値の検出頻度が棒グラフ７１で示されており、その平均補正値が棒グラフ７２で示されている。このように、ばらつきのある補正値が検出された場合でも、単なる平均値ではなく、移動平均をとることにより、環境温度の変化による補正値のばらつきにも追従した平均補正値を得ることができ、環境温度に対応した適切な補正が可能となる。なお、移動平均を用いずに単なる平均値を用いることも可能である。   In FIG. 6, the detection frequency of the latest 50 (N = 50) correction values detected by the correction value detection unit 57 is shown by a bar graph 71, and the average correction value is shown by a bar graph 72. In this way, even when correction values with variations are detected, average correction values that follow variations in correction values due to changes in environmental temperature can be obtained by taking a moving average instead of a simple average value. Therefore, appropriate correction corresponding to the environmental temperature becomes possible. It is also possible to use a simple average value without using the moving average.

このように算出された平均補正値は補正値記憶部６５Ｂに一時的に保管される。前記平均補正値は、新たに前記補正値が検出されるたびに新たに平均補正値が算出されるため、補正値記憶部６５ＢＢにおける平均補正値は、補正値検出部５７で補正値が検出される度に更新される。   The average correction value calculated in this way is temporarily stored in the correction value storage unit 65B. Since the average correction value is newly calculated every time the correction value is newly detected, the correction value detecting unit 57 detects the correction value of the average correction value in the correction value storage unit 65BB. Updated every time.

そして、複数の補正値から前記平均補正値が算出されると、比較部６５Ｃにおいて、最新の補正値と前記平均補正値とが比較される。   When the average correction value is calculated from a plurality of correction values, the latest correction value and the average correction value are compared in the comparison unit 65C.

比較部６５Ｃでは、最新の補正値と前記平均補正値との差が算出され、その差が予め定められた閾値を越えるかどうかを比較する。本実施形態では、判定部６５は、前記差が前記閾値を越える場合に、異常な遅延素子がディレイチェーン回路５９に含まれていると判定する。上述したように、異常な遅延素子を前記ＢＤ信号が伝搬すると、極端に大きい補正値又は極端に小さい補正値が得られる。そのため、仮に、最新の補正値として極端に大きい補正値が検出された場合は、前記差が前記閾値を越えることになり、この場合に、判定部６５は、異常な遅延素子が含まれると判定する。一方、前記差が前記閾値以下である場合に、異常な遅延素子が存在しないと判定する。比較部６５Ｃでは、異常な遅延素子が存在しない場合に、最新の補正値を補正部５４に出力する。一方、異常な遅延素子が存在する場合は、前記平均値を補正部５４に出力する。   The comparison unit 65C calculates the difference between the latest correction value and the average correction value, and compares whether the difference exceeds a predetermined threshold. In the present embodiment, the determination unit 65 determines that an abnormal delay element is included in the delay chain circuit 59 when the difference exceeds the threshold value. As described above, when the BD signal propagates through an abnormal delay element, an extremely large correction value or an extremely small correction value is obtained. Therefore, if an extremely large correction value is detected as the latest correction value, the difference exceeds the threshold value. In this case, the determination unit 65 determines that an abnormal delay element is included. To do. On the other hand, when the difference is equal to or smaller than the threshold value, it is determined that there is no abnormal delay element. The comparison unit 65C outputs the latest correction value to the correction unit 54 when there is no abnormal delay element. On the other hand, if there is an abnormal delay element, the average value is output to the correction unit 54.

補正部５４Ａでは、比較部６５Ｃから入力された最新の補正値又は前記平均補正値のいずれかを用いて濃度調整部５３から送られてきた前記ディレイ段数を補正する。言い換えると、補正部５４Ａは、判定部６５において異常な遅延素子が存在しないと判定された場合に、比較部６５Ｃから入力された最新の補正値を用いて前記ディレイ段数を補正する。また、補正部５４Ａは、判定部６５において異常な遅延素子が存在しる判定された場合に、比較部６５Ｃから入力された前記平均補正値を用いて前記ディレイ段数を補正する。本実施形態では、補正部５４Ａは、前回に補正したときの補正値を記憶しており、比較部６５Ｃから入力された補正値が前回の補正値も大きい（遅延量が多い）場合に、前記遅延ディレイ段数を増加させる方向に前記入力位置をシフトする補正を行う。一方、補正部５４Ａは、比較部６５Ｃから入力された補正値が前回の補正値よりも小さい（遅延量が少ない）場合に、前記遅延ディレイ段数を減少させる方向に前記入力位置をシフトする補正を行う。   The correction unit 54A corrects the number of delay stages sent from the density adjustment unit 53 using either the latest correction value or the average correction value input from the comparison unit 65C. In other words, when the determination unit 65 determines that there is no abnormal delay element, the correction unit 54A corrects the number of delay stages using the latest correction value input from the comparison unit 65C. Further, when the determination unit 65 determines that an abnormal delay element exists, the correction unit 54A corrects the number of delay stages using the average correction value input from the comparison unit 65C. In the present embodiment, the correction unit 54A stores the correction value when the correction was performed last time. When the correction value input from the comparison unit 65C is also large (the delay amount is large), Correction for shifting the input position in the direction of increasing the number of delay delay stages is performed. On the other hand, when the correction value input from the comparison unit 65C is smaller than the previous correction value (the delay amount is small), the correction unit 54A performs correction to shift the input position in a direction to decrease the number of delay delay stages. Do.

上述した画像形成装置１０においては、制御部５は、以下の方法（異常判定方法）で、ディレイチェーン回路５９における異常な遅延素子の有無を判定する。制御部５は、まず、非画像処理時にディレイチェーン回路５９に入力された校正信号としての前記ＢＤ信号が遅延伝搬して出力される間に前記動作クロックの１周期あたりの遅延量である前記補正値を検出する（第１ステップ）。そして、検出された最新の補正値及び前記最新の補正値が検出されるよりも前に補正値検出部５７によって検出された前記平均補正値に基づいて、予め定められた伝搬速度範囲を外れる異常な遅延素子がディレイチェーン回路５９に有るか否かを判定する（第２ステップ）。   In the image forming apparatus 10 described above, the control unit 5 determines the presence or absence of an abnormal delay element in the delay chain circuit 59 by the following method (abnormality determination method). First, the control unit 5 performs the correction that is the delay amount per cycle of the operation clock while the BD signal as the calibration signal input to the delay chain circuit 59 during non-image processing is output after being delayed. A value is detected (first step). Then, based on the detected latest correction value and the average correction value detected by the correction value detecting unit 57 before the latest correction value is detected, an abnormality that deviates from a predetermined propagation velocity range It is determined whether or not there is a delay element in the delay chain circuit 59 (second step).

以上説明したように、本実施形態の画像形成装置１９においては、判定部６５において異常な遅延素子の存在が確実に判定される。また、異常な遅延素子のディレイ段数を含む補正値が検出された場合でも、補正部５４Ａでは、前記平均補正値によって前記ディレイ段数が補正されるため、異常な遅延素子の影響をほとんど受けることなく前記ディレイ段数を補正することができ、適切なディレイ段数を得ることができる。その結果、画像データに合致した駆動パルスを生成することが可能となる。また、この手法によって前記ディレイ段数が調整（補正）されることにより、動作環境（周辺温度や湿度など）の変化に起因して前記ディレイ段数が変動する場合にも、前記動作環境の変化の影響をほとんど受けることのない前記ディレイ段数を得ることができる。   As described above, in the image forming apparatus 19 of this embodiment, the determination unit 65 reliably determines the presence of an abnormal delay element. Even when a correction value including the number of delay stages of an abnormal delay element is detected, the correction unit 54A corrects the number of delay stages by the average correction value, so that it is hardly affected by the abnormal delay element. The number of delay stages can be corrected, and an appropriate number of delay stages can be obtained. As a result, it is possible to generate a drive pulse that matches the image data. Further, by adjusting (correcting) the number of delay stages by this method, even when the number of delay stages varies due to changes in the operating environment (such as ambient temperature and humidity), the influence of the change in the operating environment is also affected. It is possible to obtain the number of delay stages that hardly receives.

（第２実施形態）
なお、上述の第１実施形態では、補正値検出部５７で検出された最新の補正値と前記平均補正値とを比較する例について説明したが、本発明はこれに限られない。例えば、図７に示されるように、本発明の第２実施形態として、上述の第１実施形態の構成に加えて、ディレイチェーン回路５９と同じ構成のディレイチェーン回路６９（本発明の第２遅延回路の一例）と、補正値検出部５７と同じ構成の補正値検出部６７とを制御部５が備えた構成が考えられる。なお、第１実施形態と同じ構成については同符号を付し示すことによりその説明を省略する。 (Second Embodiment)
In the first embodiment described above, the example in which the latest correction value detected by the correction value detection unit 57 is compared with the average correction value has been described, but the present invention is not limited to this. For example, as shown in FIG. 7, as a second embodiment of the present invention, in addition to the configuration of the first embodiment described above, a delay chain circuit 69 having the same configuration as the delay chain circuit 59 (the second delay of the present invention). A configuration in which the control unit 5 includes an example of a circuit) and a correction value detection unit 67 having the same configuration as the correction value detection unit 57 is conceivable. In addition, about the same structure as 1st Embodiment, the description is abbreviate | omitted by attaching | subjecting a same sign and showing.

第２実施形態においては、ディレイチェーン回路６９の入力バッファー２０２にも前記ＢＤ信号が入力されており、補正値検出部６７は、補正値検出部５７と同様に、ディレイチェーン回路６９に入力された前記ＢＤ信号が遅延伝搬して出力される間に前記動作クロックの１周期あたりのディレイ段数を前記補正値として検出する。そして、補正値検出部５７，６７それぞれで検出された補正値が判定部６５に送出される。本実施形態では、判定部６５は、補正値検出部５７，６７によって検出されたいずれかの補正値のうち、前記平均補正値との差が大きい方のディレイチェーン回路に異常な遅延素子が存在すると判定する。一方、判定部６５は、前記平均補正値との差が小さい方のディレイチェーン回路には異常な遅延素子が存在しないと判定する。この場合に、判定部６５の比較部６５Ｃは、異常な遅延素子が存在しないと判定されたディレイチェーン回路から得られた補正値を補正部５４Ａに送出し、補正部５４Ａにおける補正に使用させる。   In the second embodiment, the BD signal is also input to the input buffer 202 of the delay chain circuit 69, and the correction value detection unit 67 is input to the delay chain circuit 69 in the same manner as the correction value detection unit 57. While the BD signal is delayed and output, the number of delay stages per cycle of the operation clock is detected as the correction value. Then, the correction values detected by the correction value detection units 57 and 67 are sent to the determination unit 65. In the present embodiment, the determination unit 65 includes an abnormal delay element in the delay chain circuit having a larger difference from the average correction value among the correction values detected by the correction value detection units 57 and 67. Judge that. On the other hand, the determination unit 65 determines that there is no abnormal delay element in the delay chain circuit having the smaller difference from the average correction value. In this case, the comparison unit 65C of the determination unit 65 sends the correction value obtained from the delay chain circuit determined that there is no abnormal delay element to the correction unit 54A to be used for correction in the correction unit 54A.

このような構成であっても、判定部６５において異常な遅延素子の存在が確実に判定され、また、異常な遅延素子の影響をほとんど受けることなく前記ディレイ段数が補正される。   Even with such a configuration, the determination unit 65 reliably determines the presence of an abnormal delay element, and corrects the number of delay stages with almost no influence of the abnormal delay element.

なお、上述の実施形態では、本発明の画像形成装置として、制御部５を備えた画像形成装置１０を例示したが、本発明はこれに限られない。例えば、制御部５を備え、入力された画像データに対して画像処理を行う画像処理装置として本発明を捉えることもできる。   In the above-described embodiment, the image forming apparatus 10 including the control unit 5 is illustrated as the image forming apparatus of the present invention, but the present invention is not limited to this. For example, the present invention can be understood as an image processing apparatus that includes the control unit 5 and performs image processing on input image data.

また、本発明は、前記画像形成装置又は前記画像処理装置に適用される異常な遅延素子の有無を判定する異常判定方法として捉えることもできる。つまり、本発明は、 遅延回路であるディレイチェーン回路５９と入力部であるパルス生成部５６とを備えた画像処理装置に適用される異常判定方法であって、前記第１ステップ及び前記第２ステップを備えた異常判定方法として捉えることもできる。   The present invention can also be understood as an abnormality determination method for determining the presence or absence of an abnormal delay element applied to the image forming apparatus or the image processing apparatus. In other words, the present invention is an abnormality determination method applied to an image processing apparatus including a delay chain circuit 59 that is a delay circuit and a pulse generation unit 56 that is an input unit, and includes the first step and the second step. It can also be understood as an abnormality determination method provided with.

この異常判定方法において、前記ＢＤ信号に代替される校正信号をディレイチェーン回路５９の入力バッファー２０２に予め定められた設定回数入力させ、前記設定回数に応じた複数の補正値を補正値検出部５７に検出させるようにしてもよい。この場合、判定部６５によって、前記校正信号が入力されるたびに補正値検出部５７で検出される最新の補正値及び前記平均補正値に基づいて前記設定回数の判定が行われる。前記設定回数は、例えば、全ての遅延素子に校正信号を伝搬させることが可能な回数に設定される。この設定値は、前記動作クロックの１周期あたりのディレイ段数や遅延素子の総数などによって決定される。もちろん、前記設定回数にかかわらず、補正値検出部５７において全てのフリップフロップ３００＿ｎから前記ＯＮ信号が検出されるまで前記校正信号を入力バッファー２０２に入力するようにしてもよい。このような異常判定方法を用いることにより、画像形成装置や画像処理装置においてディレイチェーン回路５９に異常な遅延素子があるかどうかを事前にチェックすることができる。   In this abnormality determination method, a calibration signal to be substituted for the BD signal is input to the input buffer 202 of the delay chain circuit 59 for a predetermined set number of times, and a plurality of correction values corresponding to the set number of times are corrected. You may make it detect. In this case, the determination unit 65 determines the set number of times based on the latest correction value and the average correction value detected by the correction value detection unit 57 each time the calibration signal is input. The set number of times is set, for example, to the number of times that the calibration signal can be propagated to all the delay elements. This set value is determined by the number of delay stages per cycle of the operation clock, the total number of delay elements, and the like. Of course, the calibration signal may be input to the input buffer 202 until the ON value is detected from all the flip-flops 300 — n in the correction value detection unit 57 regardless of the set number of times. By using such an abnormality determination method, it is possible to check in advance whether there is an abnormal delay element in the delay chain circuit 59 in the image forming apparatus or the image processing apparatus.

５：制御部
１０：画像形成装置
１１：レーザー露光装置
２９：ビームディテクター
５２：画像処理部
５３：濃度調整部
６５：判定部
６５Ａ：移動平均化部
６５Ｂ：補正値記憶部
６５Ｃ：比較部
５６：パルス生成部
５７，６７：補正値検出部
５９，６９：ディレイチェーン回路
６０：ＰＬＬ回路 5: Control unit 10: Image forming device 11: Laser exposure device 29: Beam detector 52: Image processing unit 53: Density adjustment unit 65: Determination unit 65A: Moving average unit 65B: Correction value storage unit 65C: Comparison unit 56: Pulse generators 57 and 67: Correction value detectors 59 and 69: Delay chain circuit 60: PLL circuit

Claims (11)

入力された画素データを順次遅延させて露光走査装置を駆動させる駆動パルスに変換させる複数の遅延素子からなる第１遅延回路と、
前記画素データに含まれる画素の濃度情報に応じて定められた基準遅延段数に基づいて前記画素データを前記第１遅延回路のいずれかの遅延素子に入力する入力部と、
非画像処理時に前記第１遅延回路に入力された所定の校正信号が遅延伝搬して出力される間に動作クロックの１周期あたりの遅延量を検出する検出部と、
前記検出部によって検出された第１遅延量、及び前記第１遅延量が検出されるよりも前に前記検出部によって検出された第２遅延量に基づいて、予め定められた伝搬速度範囲を外れる異常な遅延素子が前記第１遅延回路に有るか否かを判定する判定部と、を備える画像処理装置。 A first delay circuit comprising a plurality of delay elements that sequentially delay input pixel data and convert the pixel data into drive pulses for driving the exposure scanning device;
An input unit for inputting the pixel data to any one of the delay elements of the first delay circuit based on a reference delay stage number determined according to the density information of the pixels included in the pixel data;
A detection unit that detects a delay amount per cycle of an operation clock while a predetermined calibration signal input to the first delay circuit during non-image processing is output after being delayed and propagated;
Based on the first delay amount detected by the detection unit and the second delay amount detected by the detection unit before the first delay amount is detected, a predetermined propagation velocity range is deviated. An image processing apparatus comprising: a determination unit that determines whether or not an abnormal delay element is included in the first delay circuit. 前記判定部は、前記第１遅延量と前記第２遅延量との差が所定の閾値を超える場合に、前記異常な遅延素子が前記第１遅延回路に有ると判定する請求項１に記載の画像処理装置。   2. The determination unit according to claim 1, wherein the determination unit determines that the abnormal delay element is included in the first delay circuit when a difference between the first delay amount and the second delay amount exceeds a predetermined threshold. Image processing device. 前記第１遅延回路と同じ構成からなる第２遅延回路を更に備え、
前記検出部は、非画像処理時に前記第２遅延回路に入力された前記校正信号が遅延伝搬して出力される間に前記動作クロックの１周期あたりの遅延量を検出し、
前記判定部は、前記検出部によって検出された前記第１遅延回路及び前記第２遅延回路それぞれの前記第１遅延量と前記第２遅延量との差が大きいほうの遅延回路に前記異常な遅延素子が有ると判定する請求項１に記載の画像処理装置。 A second delay circuit having the same configuration as the first delay circuit;
The detection unit detects a delay amount per cycle of the operation clock while the calibration signal input to the second delay circuit during non-image processing is output after being delayed.
The determination unit includes the abnormal delay in a delay circuit having a larger difference between the first delay amount and the second delay amount of each of the first delay circuit and the second delay circuit detected by the detection unit. The image processing apparatus according to claim 1, wherein the image processing apparatus determines that an element is present. 前記露光走査装置から出射されるビーム光が走査領域外にあるときに前記基準遅延段数を補正する補正部を更に備え、
前記補正部は、前記判定部によって前記異常な遅延素子が無いと判定された場合に前記第１遅延量を用いて前記基準遅延段数を補正し、前記判定部によって前記異常な遅延素子が有ると判定された場合に前記第２遅延量を用いて前記基準遅延段数を補正する請求項１又は２に記載の画像処理装置。 A correction unit that corrects the reference delay stage number when the light beam emitted from the exposure scanning device is outside the scanning region;
The correction unit corrects the reference delay stage number using the first delay amount when the determination unit determines that the abnormal delay element is not present, and the determination unit includes the abnormal delay element. 3. The image processing apparatus according to claim 1, wherein when the determination is made, the reference delay stage number is corrected using the second delay amount. 4. 前記露光走査装置から出射されるビーム光が走査領域外にあるときに前記基準遅延段数を補正する補正部を更に備え、
前記補正部は、前記第１遅延回路及び前記第２遅延回路のうち、前記判定部によって前記異常な遅延素子が無いと判定された遅延回路から得られた前記第１遅延量を用いて前記基準遅延段数を補正する請求項３に記載の画像処理装置。 A correction unit that corrects the reference delay stage number when the light beam emitted from the exposure scanning device is outside the scanning region;
The correction unit uses the first delay amount obtained from the delay circuit determined by the determination unit that there is no abnormal delay element among the first delay circuit and the second delay circuit. The image processing apparatus according to claim 3, wherein the number of delay stages is corrected. 前記第２遅延量は、前記第１遅延量が検出されるよりも前に前記検出部によって検出された複数の遅延量の平均値である請求項１から５のいずれかに記載の画像処理装置。   The image processing device according to claim 1, wherein the second delay amount is an average value of a plurality of delay amounts detected by the detection unit before the first delay amount is detected. . 前記第２遅延量は、前記第１遅延量が検出されるよりも前に前記検出部によって検出された複数の遅延量の移動平均値である請求項６に記載の画像処理装置。   The image processing apparatus according to claim 6, wherein the second delay amount is a moving average value of a plurality of delay amounts detected by the detection unit before the first delay amount is detected. 前記校正信号は、前記露光走査装置による走査開始タイミングを決定するための走査同期信号である請求項１から７のいずれかに記載の画像処理装置。   The image processing apparatus according to claim 1, wherein the calibration signal is a scanning synchronization signal for determining a scanning start timing by the exposure scanning apparatus. 請求項１から８のいずれかに記載の画像処理装置を備える画像形成装置。   An image forming apparatus comprising the image processing apparatus according to claim 1. 入力された画素データを順次遅延させて露光走査装置を駆動させる駆動パルスに変換させる複数の遅延素子からなる第１遅延回路と前記画素データに含まれる画素の濃度情報に応じて定められた基準遅延段数に基づいて前記画素データを前記第１遅延回路のいずれかの遅延素子に入力する入力部と、を備えた画像処理装置に適用され、前記第１遅延回路における異常な遅延素子の有無を判定する異常判定方法であって、
非画像処理時に前記第１遅延回路に入力された所定の校正信号が遅延伝搬して出力される間に動作クロックの１周期あたりの遅延量を検出する第１ステップと、
前記第１ステップによって検出された第１遅延量、及び前記第１遅延量が検出されるよりも前に前記検出部によって検出された第２遅延量に基づいて、予め定められた伝搬速度範囲を外れる異常な遅延素子が前記第１遅延回路に有るか否かを判定する第２ステップと、を備える異常判定方法。 A first delay circuit composed of a plurality of delay elements that sequentially convert input pixel data into drive pulses for driving the exposure scanning apparatus, and a reference delay determined according to pixel density information included in the pixel data And an input unit that inputs the pixel data to one of the delay elements of the first delay circuit based on the number of stages, and determines whether there is an abnormal delay element in the first delay circuit An abnormality determination method for
A first step of detecting a delay amount per cycle of an operation clock while a predetermined calibration signal input to the first delay circuit during non-image processing is delayed and propagated;
Based on the first delay amount detected by the first step and the second delay amount detected by the detection unit before the first delay amount is detected, a predetermined propagation velocity range is determined. A second step of determining whether or not there is an abnormal delay element to be removed in the first delay circuit. 前記第１ステップは、前記校正信号を前記第１遅延回路に予め定められた設定回数入力して前記設定回数に応じた複数の前記遅延量を検出し、
前記第２ステップは、前記校正信号が入力されるたびに前記検出部で検出される前記第１遅延量及び前記第２遅延量に基づいて前記設定回数の判定を行う請求項１０に記載の異常判定方法。




In the first step, the calibration signal is inputted to the first delay circuit a predetermined number of times, and a plurality of delay amounts corresponding to the set number of times are detected,
The abnormality according to claim 10, wherein the second step determines the set number of times based on the first delay amount and the second delay amount detected by the detection unit each time the calibration signal is input. Judgment method.

Images