JP5981020B2 - 効率的な消費電力管理のための動的インタラプト再コンフィグレーション - Google Patents
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Description
Claims (21)
- 複数のプロセッサコアを有するマルチコアプロセッサを使用しているコンピュータシステムにおいてインタラプトをコンフィグレーションするための方法であって:
前記複数のプロセッサコアに対してインタラプトベクトルをマップするステップと、
第1のプロセッサコアのインタラプトワークロードが、閾値以下に低下したことを検出するステップと、
前記の検出に応じて、
前記第1のプロセッサコアに対してマップされていた前記インタラプトベクトルのそれぞれを、前記第1のプロセッサコア以外のプロセッサコアに対して再マップするように、再コンフィグレーションするステップと、
を含み、
前記インタラプトワークロードの閾値は、インタラプト頻度のレベルに基づいており、
前記インタラプト頻度の計算には、前記再コンフィグレーションの頻繁な実行を避けるように、ヒステリシスが取り込まれている、
方法。 - 前記インタラプトベクトルの再コンフィグレーションは、少なくとも部分的に、オペレーティングシステムの使用を通じて行われる、
請求項1に記載の方法。 - 前記オペレーティングシステムは、リナックス(Linux)オペレーティングシステムである、
請求項2に記載の方法。 - 前記オペレーティングシステムは、前記マルチコアプロセッサ上のインタラプトコントローラとインタラクションするデバイスドライバの使用を通じて、インタラプトベクトルの再コンフィグレーションを行う、
請求項2に記載の方法。 - 前記方法は、さらに、
前記複数のプロセッサコアに対する、ロードバランシングのインタラプトベクトル割り当て、を含む、
請求項1乃至4いずれか一項に記載の方法。 - 前記方法は、さらに、
第2のプロセッサコアのインタラプトワークロードが閾値以下に低下したことを検出するステップと、
前記の検出に応じて、
前記第2のプロセッサコアに対してマップされていた前記インタラプトベクトルのそれぞれを、前記第1のプロセッサコアおよび前記第2のプロセッサコア以外のプロセッサコアに対して再マップされるように、再コンフィグレーションするステップと、
を含む、
請求項1乃至5いずれか一項に記載の方法。 - 前記第2のプロセッサコアは、前記第2のプロセッサコアの前記インタラプトワークロードが前記閾値以下に低下する以前に、第1のオペレーション状態において動作しており、
前記方法は、さらに、
前記第2のプロセッサコアに対してマップされた前記インタラプトベクトルが再コンフィグレーションされた後で、前記第2のプロセッサコアを、前記第1のオペレーション状態より深いアイドル状態の中に置くステップと、を含む、
請求項6に記載の方法。 - 前記第1のプロセッサコアは、前記第1のプロセッサコアの前記インタラプトワークロードが前記閾値以下に低下する以前に、第1のアイドル状態において動作しており、
前記方法は、さらに、
前記第1のプロセッサコアに対してマップされた前記インタラプトベクトルが再コンフィグレーションされた後で、前記第1のプロセッサコアを、より深いアイドル状態の中に置くステップと、を含む、
請求項1乃至7いずれか一項に記載の方法。 - 前記方法は、さらに、
前記第1のプロセッサコアが、前記第1のアイドル状態に戻ったことを検出するステップと、
第3のプロセッサコア上のインタラプトワークロードが、閾値を越えたことを検出するステップと、を含み、
前記の検出に応じて、
少なくとも一つのインタラプトベクトルを、前記第3のプロセッサコアから前記第1のプロセッサコアへ再マッピングする、
請求項8に記載の方法。 - 前記方法は、さらに、
インタラプトベクトルのロードバランシングを行うように、インタラプトベクトルの一部を他のプロセッサコアに対して選択的に再マッピングすることによってインタラプトベクトルを再コンフィグレーションするステップと、を含む、
請求項9に記載の方法。 - 前記方法は、さらに、
少なくとも一つのインタラプトワークロードの閾値を動的に調整するステップと、を含む、
請求項9記載の方法。 - 前記インタラプトワークロードの閾値は、インタラプト頻度に基づいている、
請求項9に記載の方法。 - 前記インタラプトベクトルは、メッセージシグナルインタラプト(MSI)ベクトルを含む、
請求項1乃至12いずれか一項に記載の方法。 - 前記インタラプトベクトルは、IOデバイスによって生成される入力/出力(IO)インタラプトベクトルを含む、
請求項1乃至13いずれか一項に記載の方法。 - マルチコアプロセッサを有し、かつ、請求項1乃至14いずれか一項に記載の方法を実行するように構成されている、
コンピュータシステム。 - 前記マルチコアプロセッサは、入ってくるインタラプトベクトルを対応するプロセッサコアに向けるために使用されるインタラプトベクトルのマッピングデータを保管するように構成されているアドバンストプログラマブルインタラプトコントローラ(APIC)、を含む、
請求項15に記載のコンピュータシステム。 - 前記マルチコアプロセッサは、さらに、
前記複数のプロセッサコアそれぞれのオペレーション状態の変更を有効化するために使用される電力制御ユニット(PCU)、を含む、
請求項15に記載のコンピュータシステム。 - 前記コンピュータシステムは、さらに、入ってくるネットワーク通信に応じて、インタラプトベクトルを生成するように構成されたネットワークインターフェイスコントローラ(NIC)、を含む、
請求項15に記載のコンピュータシステム。 - 前記NICは、PCIeデバイスを含む、
請求項18に記載のコンピュータシステム。 - コンピュータデバイス上で実行されると、前記コンピュータデバイスに請求項1乃至14いずれか一項に記載の方法を実施させる、複数のインストラクションを含む、少なくとも一つのマシンで読み出し可能な媒体。
- 請求項1乃至14いずれか一項に記載の方法をコンピュータデバイスに実施させるように構成された複数のインストラクションを含むコンピュータプログラム。
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