JP5977973B2 - Led用基板とその製造方法および半導体装置 - Google Patents
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Description
一方、銅基板と銀めっき層との間にバリア層としてニッケルめっき層を介在させることにより、銀めっき層への銅の拡散を抑制することができるが、ニッケルめっき層と銀めっき層との密着性は非常に弱く、この密着性を向上させるために、銅ストライクめっき層や銀ストライクめっき層を介在させる必要があった。しかし、銅ストライクめっき層を介在させた場合、この銅ストライクめっき層から銀めっき層への銅の拡散が生じるという問題があった。また、銀ストライクめっき層を介在させた場合、耐熱性が劣り、例えば、パッケージ組み立てにおける熱工程の制約が発生したり、LED素子の駆動による熱履歴により、ニッケルめっき層と銀ストライクめっき層との層間で剥離が生じ、半導体装置の信頼性が低下するという問題があった。
本発明は、上記のような実情に鑑みてなされたものであり、良好な反射率を有する反射層を備えたLED用基板とその製造方法、および、LED素子からの発光に対して高い反射率を安定して維持する反射層を備えた半導体装置を提供することを目的とする。
本発明の他の態様として、前記反射層は、厚さ方向の所定の断面において、当該反射層の厚さの二乗以上の断面積を有する銀または銀合金の結晶粒子が少なくとも1個存在するような構成とした。
本発明の他の態様として、前記基材は、多面付けで画定された複数の前記LED素子実装領域を有するような構成とした。
本発明の他の態様として、前記LED素子実装領域の所望部位を取り囲む外枠樹脂部材を備えるような構成とした。
本発明の他の態様として、前記加熱処理工程では、加熱後の前記反射層の厚さ方向の所定の断面の全面積の70%以上が、断面積1μm2以上の銀または銀合金の結晶粒子で占められるように加熱するような構成とした。
本発明の他の態様として、前記加熱処理工程では、加熱後の前記反射層の厚さ方向の所定の断面において、当該反射層の厚さの二乗以上の断面積を有する銀または銀合金の結晶粒子が少なくとも1個存在するように加熱するような構成とした。
本発明の他の態様として、前記加熱処理工程における加熱温度は200〜500℃の範囲、加熱時間は1〜10分間の範囲であるような構成とした。
本発明の他の態様として、前記中間層を形成する工程において、金めっきによる金または金合金を含む薄膜の形成、および/または、パラジウムめっきによるパラジウムまたはパラジウム合金を含む薄膜の形成を行うような構成とした。
本発明の他の態様として、前記中間層として、金銅合金を含む薄膜、および/または、パラジウム銀合金を含む薄膜を形成するような構成とした。
本発明の他の態様として、前記中間層を厚みが0.02〜0.2μmの範囲となるように形成するような構成とした。
また、本発明のLED用基板の製造方法では、銀または銀合金を含む反射層を形成する前に特定の中間層を形成するので、製造直後の反射率が良好であるとともに、良好な反射率を安定して維持できる反射層を備えたLED用基板の製造が可能である。
また、本発明の半導体装置は、LED素子の駆動による熱履歴や経時変化による性能劣化が抑制された半導体装置である。
[LED用基板]
図1は、本発明のLED用基板の一実施形態を示す部分上面図であり、図2は部分底面図であり、図3は図1に示されるLED用基板のI−I線における部分拡大断面図である。
図1乃至図3に示される本発明のLED用基板1は、多面付けの実施形態であり、図1に1Aで示される一つの領域(図1および図2において鎖線で囲まれた領域)が複数面付けされている。尚、面付けの領域数は特に限定されず、適宜設定することができる。
尚、このような多面付けのLED用基板1は、貫通溝部15によって各LED素子実装領域12の領域12Aと領域12Bと共に2つの領域に分割されている反射層21を接続する配線を、電気的に独立した状態で基材11上に備えるものであってもよい。
また、中間層22は、金または金銅合金等の金合金からなる層と、パラジウムまたはパラジウム銀合金等のパラジウム合金からなる層との積層構造であってもよい。このような積層構造の中間層22の場合、積層順序は何れであってもよく、例えば、基材11側からパラジウムまたはパラジウム銀合金等のパラジウム合金からなる層、金または金銅合金等の金合金からなる層の順に積層されたものとすることができる。
尚、上記の反射層21、中間層22の厚みは、蛍光X線測定装置や収束イオンビーム(FIB)により測定することができる。
また、本発明では、反射層21が、その厚さ方向における所定の断面において、反射層21の厚さの二乗以上の断面積を有する銀または銀合金の結晶粒子が少なくとも1個存在することが好ましい。このような反射層21では、基材11の構成成分、例えば、銅分子の拡散経路となる銀または銀合金の結晶粒界が低減されており、パイルアップの防止効果が更に高いものとなる。
尚、上記の反射層21の厚さ方向における所定の断面とは、基材11のLED素子実装領域12中から任意に選択された部位における反射層21の厚さ方向の切断面のうち、SEMを用いて観察可能な領域であって、例えば、反射層21の厚さ方向及び面方向における長さが10μm×20μmの断面である。
さらに、銀または銀合金の結晶粒子の断面積とは、反射層21の厚さ方向における所定の断面(SEMにより観察可能な領域)に現れる銀または銀合金の結晶粒子の切断面の面積を意味し、この断面積は、例えばSEMを用いて切断面を観察し、EBSP検出器を用いて結晶方位を判別し、結晶粒像を撮影し、粒径分布を算出する方法により測定することができる。
また、連結部によって各LED素子実装領域を相互に連結するとともに、枠部とLED素子実装領域とを連結しており、この連結部において半導体装置に個片化する際のダイシングが行うことにより、ダイシングにおける基材の切削量を減少させダイシングブレードにかかる負荷を低減することができる。
また、基材11の表裏全面に中間層22と反射層21を備えるものではなく、例えば、基材11の表面11aのLED素子実装領域12のみに中間層22と反射層21を備えるものであってもよい。
次に、本発明のLED用基板の製造方法について説明する。
図6は、図1乃至図3に示されるLED用基板1を例とした本発明のLED用基板の製造方法の一実施形態を説明するための工程図である。
尚、図4に示されるような凹部16を備えた基材11を作製する場合、この凹部16を形成する部位が露出するようにエッチングレジスト膜を形成する。
次いで、中間層22を給電層として、電気めっきにより、中間層22上に反射層21を形成する(図6(C))。反射層21は、銀めっき層、あるいは、スズ、パラジウム、銅、金、インジウム、ロジウム、亜鉛等の他の金属を含有する銀合金からなる銀めっき層であり、銀合金をなす他の金属の含有量は、銀合金の溶融温度、反射率等を考慮して設定することができ、例えば、50重量%以下の範囲で設定することができる。また、反射層21の厚みは、例えば、0.01〜10μm、好ましくは0.1〜5μmの範囲で設定することができる。これにより、LED用基板1が得られる。
上述のLED用基板の製造方法の実施形態は例示であり、本発明はこれに限定されるものではない。例えば、反射層21と中間層22との合計厚みを、LED用基板の基材11の表面11a側よりも、裏面11b側および薄肉部11b′側において薄くしてもよい。このようなめっき厚みの制御は、例えば、中間層22を形成するめっき工程、および、反射層21を形成するめっき工程において、表裏の電流を変えることにより可能である。
次に、本発明の半導体装置について説明する。
図7は、本発明の半導体装置の一実施形態の平面図であり、図8は図7に示される半導体装置のII−II線断面図である。図7および図8において、半導体装置31は、基材41と、基材41上に位置する反射層51と、基材41と反射層51との間に介在する中間層52と、反射層51上に実装されているLED素子61と、このLED素子61と反射層51とを電気的に接続する導電部62と、LED素子61および導電部62を封止する電気絶縁性の封止樹脂63と、を備えている。尚、図7は、封止樹脂63を介して半導体装置31の内部構造が見えるものとして記載している。
また、間隙部45によって分割され基材41の裏面41bは、電気的に独立した外部電極となっている。間隙部45の幅は、例えば、50〜600μmの範囲で適宜設定することができる。また、間隙部45の位置は、反射層51上に実装されたLED素子61が、基材41の中央部、または、中央部に近い位置となるように設定することが好ましい。
LED素子61は、間隙部45を介して2つに分割された基材41の一方の基材上の反射層51上に実装され、この実装面に位置するLED素子61の端子部(図示せず)は導電部(図示せず)を介して当該反射層51に接続され、この反射層51を介して一方の外部電極(一方の基材41の裏面41b)に接続されている。また、LED素子61の表面に位置する他の端子部61aは導電部(ボンディングワイヤ)62により他方の反射層51に接続され、この反射層51を介して他方の外部電極(他方の基材41の裏面41b)に接続されている。
このような本発明の半導体装置は、銀または銀合金を含む反射層と基材との間に中間層を有し、この中間層が金または金銅合金等の金合金、あるいは、パラジウムまたはパラジウム銀合金等のパラジウム合金からなる層を備えているため、反射層が良好な反射率を具備するとともに、基材が銅または銅合金であっても、反射層への銅の拡散が中間層によって阻害され、これによりLED素子の駆動による熱履歴や経時変化による性能劣化が抑制される。
また、上述の実施形態のように、基材41が間隙部45により分割され、かつ、間隙部45に封止樹脂63が充填されている構造の場合、封止樹脂63の熱収縮と金属基材41の熱収縮の挙動の差による歪みが、間隙部45の部位で吸収され、信頼性の高い半導体装置となる。
さらに、本発明の半導体装置は、基材41の表面41a側のみ、例えば、外枠樹脂部材48で囲まれた領域のみに中間層52と反射層51を備えるものであってもよい。
まず、各面付け1AのLED素子実装領域12を囲むように、LED用基板1の基材11の表面11a側の所定の部位に外枠樹脂部材48を形成するとともに、枠部13と各LED素子実装領域12との間、各LED素子実装領域12相互間、貫通溝部15内に充填樹脂部材49を充填する(図12(A))。このような外枠樹脂部材48、充填樹脂部材49は、例えば、LED用基板1を金型内に載置し、熱可塑性樹脂を射出成形、あるいは、熱硬化性樹脂をトランスファ成形することにより形成することができる。
次に、貫通溝部15を介して離間するLED素子実装領域12の領域12Aの反射層21上にLED素子61を実装し、この実装面に位置する端子部(図示せず)を当該反射層21に接続する。また、LED素子61の表面に位置する他の端子部61aを導電部(ボンディングワイヤ)62により、LED素子実装領域12の領域12B上の反射層21に接続する(図12(B))。
[実施例1]
基材として、厚み0.2mm、横300mm×縦300mmの銅板を準備し、図1および図2に示す形状の基材11をエッチングにより形成した。このエッチングでは、図2および図3に示される薄肉部11b′をハーフエッチングにより形成した。尚、多面付けのLED素子実装領域12のピッチを横=3mm、縦=2mmとし、基材上に13行×13列のマトリックス状にLED素子実装領域を配列し、さらに、このLED素子実装領域の配列からなるブロックを4個設けるように、エッチングを行った。
このような多面付けの基材の全面に、金めっきにより金薄膜(厚み0.2μm)を形成して中間層とした。次いで、この中間層上に、電気めっきにより銀めっき層(厚み3μm)を形成して反射層とした。これにより、多面付けのLED用基板を作製した。
その結果、銀めっき層の厚さ方向の切断面の全面積に占める、断面積1μm2以上の銀の結晶粒子の面積割合(3箇所の切断面における面積割合の算術平均値)は、42%であった。また、これらの切断面に現れる銀の結晶粒子の最大断面積(3箇所の切断面のそれぞれにおける銀の結晶粒子の最大断面積の算術平均値)は、5.3μm2であり、反射層の厚さ(3μm)の二乗(9μm2)未満であった。
金薄膜の代わりに、パラジウムめっきによりパラジウム薄膜(厚み0.1μm)を形成して中間層とした他は、実施例1と同様にして、多面付けのLED用基板を作製した。
このLED用基板について、実施例1と同様にして測定した断面積1μm2以上の銀の結晶粒子の面積割合は65%であり、切断面に現れる銀の結晶粒子の最大断面積は8.0μm2で、反射層の厚さ(3μm)の二乗(9μm2)未満であった。
った。
中間層であるパラジウム薄膜の厚みを0.02μmとし、銀めっき層の厚みを1μmとした他は、実施例2−1と同様にして、多面付けのLED用基板を作製した。
[実施例2−3]
中間層であるパラジウム薄膜の厚みを0.02μmとし、銀めっき層の厚みを0.5μmとした他は、実施例2−1と同様にして、多面付けのLED用基板を作製した。
中間層であるパラジウム薄膜の厚みを0.2μmとし、銀めっき層の厚みを1μmとした他は、実施例2−1と同様にして、多面付けのLED用基板を作製した。
[実施例2−5]
中間層であるパラジウム薄膜の厚みを0.005μmとし、銀めっき層の厚みを1μmとした他は、実施例2−1と同様にして、多面付けのLED用基板を作製した。
[実施例2−6]
中間層であるパラジウム薄膜の厚みを0.5μmとし、銀めっき層の厚みを1μmとした他は、実施例2−1と同様にして、多面付けのLED用基板を作製した。
金薄膜の形成前に、ニッケルストライクめっきによりニッケル薄膜(厚み0.1μm)を形成して、ニッケル薄膜/金薄膜の積層構造の中間層を形成し、この中間層上に、電気めっきにより銀めっき層(厚み1μm)を形成して反射層とした他は、実施例1と同様にして、多面付けのLED用基板を作製した。
このLED用基板について、実施例1と同様にして測定した断面積1μm2以上の銀の結晶粒子の面積割合は60%であり、切断面に現れる銀の結晶粒子の最大断面積は0.7μm2で、反射層の厚さ(1μm)の二乗(1μm2)未満であった。
った。
パラジウム薄膜の形成前に、ニッケルストライクめっきによりニッケル薄膜(厚み0.1μm)を形成して、ニッケル薄膜/パラジウム薄膜の積層構造の中間層を形成し、この中間層上に、電気めっきにより銀めっき層(厚み1μm)を形成して反射層とした他は、実施例2−1と同様にして、多面付けのLED用基板を作製した。
このLED用基板について、実施例1と同様にして測定した断面積1μm2以上の銀の結晶粒子の面積割合は60%であり、切断面に現れる銀の結晶粒子の最大断面積は0.9μm2で、反射層の厚さ(1μm)の二乗(1μm2)未満であった。
った。
実施例1と同様にして、中間層(金薄膜)、銀めっき層(厚み3μm)を形成して反射層とする工程までを実施した。
次に、中間層(金薄膜)および反射層を形成した基材を400℃で2分間、リフロー炉(製品名:RN−CS,パナソニック社製)を用いて加熱した。これにより、多面付けのLED用基板を作製した。
このLED用基板について、実施例1と同様にして測定した断面積1μm2以上の銀の結晶粒子の面積割合は96%であり、切断面に現れる銀の結晶粒子の最大断面積は35μm2で、反射層の厚さ(3μm)の二乗(9μm2)以上であった。
反射層として、厚み1μmの銀めっき層を形成した他は、実施例5と同様にして、多面付けのLED用基板を作製した。
このLED用基板について、実施例1と同様にして測定した断面積1μm2以上の銀の結晶粒子の面積割合は88%であり、切断面に現れる銀の結晶粒子の最大断面積は2.3μm2で、反射層の厚さ(1μm)の二乗(1μm2)以上であった。
った。
実施例2−1と同様にして、中間層(パラジウム薄膜)、銀めっき層(厚み3μm)を形成して反射層とする工程までを実施した。
次に、中間層(パラジウム薄膜)および反射層を形成した基材を400℃で2分間、リフロー炉(製品名:RN−CS,パナソニック社製)を用いて加熱した。これにより、多面付けのLED用基板を作製した。
このLED用基板について、実施例1と同様にして測定した断面積1μm2以上の銀の結晶粒子の面積割合は92%であり、切断面に現れる銀の結晶粒子の最大断面積は28μm2で、反射層の厚さ(3μm)の二乗(9μm2)以上であった。
反射層として、厚み1μmの銀めっき層を形成した他は、実施例7と同様にして、多面付けのLED用基板を作製した。
このLED用基板について、実施例1と同様にして測定した断面積1μm2以上の銀の結晶粒子の面積割合は86%であり、切断面に現れる銀の結晶粒子の最大断面積は1.8μm2で、反射層の厚さ(1μm)の二乗(1μm2)以上であった。
った。
金薄膜の形成前に、ニッケルストライクめっきによりニッケル薄膜(厚み1.0μm)を形成して、ニッケル薄膜/金薄膜の積層構造の中間層を形成した他は、実施例6と同様にして、多面付けのLED用基板を作製した。
このLED用基板について、実施例1と同様にして測定した断面積1μm2以上の銀の結晶粒子の面積割合は85%であり、切断面に現れる銀の結晶粒子の最大断面積は1.8μm2で、反射層の厚さ(1μm)の二乗(1μm2)以上であった。
った。
パラジウム薄膜の形成前に、ニッケルストライクめっきによりニッケル薄膜(厚み0.1μm)を形成して、ニッケル薄膜/パラジウム薄膜の積層構造の中間層を形成した他は、実施例8と同様にして、多面付けのLED用基板を作製した。
このLED用基板について、実施例1と同様にして測定した断面積1μm2以上の銀の結晶粒子の面積割合は75%であり、切断面に現れる銀の結晶粒子の最大断面積は1.2μm2で、反射層の厚さ(1μm)の二乗(1μm2)以上であった。
った。
パラジウム薄膜の形成前に、ニッケルストライクめっきによりニッケル薄膜(厚み0.1μm)を形成して、このニッケル薄膜上にパラジウムめっきによりパラジウム薄膜(厚み0.2μm)、金めっきにより金薄膜(厚み0.002μm)を形成して、ニッケル薄膜/パラジウム薄膜/金薄膜の積層構造の中間層を形成し、この中間層上に、電気めっきにより銀めっき層(厚み1μm)を形成して反射層とした他は、実施例2−1と同様にして、多面付けのLED用基板を作製した。
このLED用基板について、実施例1と同様にして測定した断面積1μm2以上の銀の結晶粒子の面積割合は60%であり、切断面に現れる銀の結晶粒子の最大断面積は0.7μm2で、反射層の厚さ(1μm)の二乗(1μm2)未満であった。
った。
金薄膜の代わりに、銅ストライクめっきにより銅薄膜(厚み0.2μm)を形成し、ニッケル薄膜/銅薄膜の積層構造の中間層を形成した他は、実施例3と同様にして、多面付けのLED用基板を作製した。
このLED用基板について、実施例1と同様にして測定した断面積1μm2以上の銀の結晶粒子の面積割合は58%であり、切断面に現れる銀の結晶粒子の最大断面積は0.6μm2で、反射層の厚さ(1μm)の二乗(1μm2)未満であった。
反射層として、厚み3μmの銀めっき層を形成した他は、比較例1と同様にして、多面付けのLED用基板を作製した。
このLED用基板について、実施例1と同様にして測定した断面積1μm2以上の銀の結晶粒子の面積割合は38%であり、切断面に現れる銀の結晶粒子の最大断面積は0.8μm2で、反射層の厚さ(3μm)の二乗(9μm2)未満であった。
った。
金薄膜の代わりに、銅ストライクめっきにより銅薄膜(厚み0.8μm)を形成して中間層を形成した他は、実施例1と同様にして、多面付けのLED用基板を作製した。
このLED用基板について、実施例1と同様にして測定した断面積1μm2以上の銀の結晶粒子の面積割合は52%であり、切断面に現れる銀の結晶粒子の最大断面積は1.2μm2で、反射層の厚さ(3μm)の二乗(9μm2)未満であった。
上述のようにして作製したLED用基板(実施例1〜11、比較例1〜3)について、分光光度計(島津製作所社製,UV−2550,MPC−2200)を用いて、波長460nmの光を照射したときにおける反射率(%)を測定(初期)し、下記の表1に示した。
また、上記LED用リードフレーム(実施例1〜11、比較例1〜3)を、150℃で260時間、リフロー炉(製品名:RN−CS,パナソニック社製)を用いて長時間加熱を施した後、同様にして波長460nmの光を照射したときにおける反射率(%)を測定(長時間加熱)し、下記の表1に示した。
これに対して、実施例1〜11のLED用基板は、長時間加熱後においても反射率の低下が極めて少なく、中間層によるパイルアップ防止効果が奏されていることが確認された。
また、実施例1、実施例2−1と実施例5、実施例7との対比から、加熱処理(400℃、2分間)を施して、反射層の厚さ方向の所定の断面の全面積の70%以上が、断面積1μm2以上の銀または銀合金の結晶粒子で占められ、反射層の厚さ方向の所定の断面において、反射層の厚さの二乗以上の断面積を有する銀または銀合金の結晶粒子が少なくとも1個存在することにより、銅のパイルアップ防止の効果が更に向上することが確認された。
さらに、実施例1、実施例2−1と実施例3、実施例4との対比、実施例6、実施例8と実施例9、実施例10との対比から、中間層として、ニッケル薄膜/金薄膜の積層構造、ニッケル薄膜/パラジウム薄膜の積層構造を採用することにより、銅のパイルアップ防止の効果が更に向上することが確認された。
11…基材
12…LED素子実装領域
18…外枠樹脂部材
21…反射層
22…中間層
31…半導体装置
41…基材
48…外枠樹脂部材
51…反射層
52…中間層
61…LED素子
62…導電部
65…封止樹脂
Claims (15)
- 基材と、該基材の少なくともLED素子実装領域に位置する反射層と、該反射層と前記基材との間に介在する中間層とを有し、前記反射層は銀または銀合金を含み、前記中間層は金およびパラジウムの少なくとも1種を含み、前記基材の表裏全面に前記反射層および前記中間層を有し、前記基材の裏面に位置する前記反射層と前記中間層は、前記LED素子実装領域を有する前記基材の表面に位置する前記反射層と前記中間層よりも薄いことを特徴とするLED用基板。
- 前記反射層は、厚さ方向の所定の断面の全面積の70%以上が、断面積1μm2以上の銀または銀合金の結晶粒子で占められていることを特徴とする請求項1に記載のLED用基板。
- 前記反射層は、厚さ方向の所定の断面において、当該反射層の厚さの二乗以上の断面積を有する銀または銀合金の結晶粒子が少なくとも1個存在することを特徴とする請求項1または請求項2に記載のLED用基板。
- 前記基材は、多面付けで画定された複数の前記LED素子実装領域を有することを特徴とする請求項1乃至請求項3のいずれかに記載のLED用基板。
- 前記LED素子実装領域の所望部位を取り囲む外枠樹脂部材を備えることを特徴とする請求項1乃至請求項4のいずれかに記載のLED用基板。
- 基材の表裏全面あるいは所望の領域に、めっきにより金を含む薄膜、および、パラジウムを含む薄膜の少なくとも1種の薄膜を形成して中間層とする工程と、
該中間層上に銀めっきにより銀または銀合金を含む反射層を形成する工程と、を有し、
前記基材の表裏全面に前記反射層および面前記中間層を形成し、前記基材の裏面に形成する前記反射層と前記中間層の合計厚みを、前記基材の表面に形成する前記反射層と面前記中間層の合計厚みよりも薄くすることを特徴とするLED用基板の製造方法。 - 前記反射層を形成する工程の後に、加熱処理工程を有することを特徴とする請求項6に記載のLED用基板の製造方法。
- 前記加熱処理工程では、加熱後の前記反射層の厚さ方向の所定の断面の全面積の70%以上が、断面積1μm2以上の銀または銀合金の結晶粒子で占められるように加熱することを特徴とする請求項7に記載のLED用基板の製造方法。
- 前記加熱処理工程では、加熱後の前記反射層の厚さ方向の所定の断面において、当該反射層の厚さの二乗以上の断面積を有する銀または銀合金の結晶粒子が少なくとも1個存在するように加熱することを特徴とする請求項7または請求項8に記載のLED用基板の製造方法。
- 前記加熱処理工程における加熱温度は200〜500℃の範囲、加熱時間は1〜10分間の範囲であることを特徴とする請求項7乃至請求項9のいずれかに記載のLED用基板の製造方法。
- 前記中間層を形成する工程において、基材の表裏全面あるいは所望の領域にニッケルめっきによりニッケル薄膜を形成し、その後、該ニッケル薄膜を被覆するようにめっきにより金を含む薄膜、および、パラジウムを含む薄膜の少なくとも1種の薄膜を形成することを特徴とする請求項6乃至請求項10のいずれかに記載のLED用基板の製造方法。
- 前記中間層を形成する工程において、金めっきによる金または金合金を含む薄膜の形成、および/または、パラジウムめっきによるパラジウムまたはパラジウム合金を含む薄膜の形成を行うことを特徴とする請求項6乃至請求項11のいずれかに記載のLED用基板の製造方法。
- 前記中間層として、金銅合金を含む薄膜、および/または、パラジウム銀合金を含む薄膜を形成することを特徴とする請求項12に記載のLED用基板の製造方法。
- 前記中間層を厚みが0.02〜0.2μmの範囲となるように形成することを特徴とする請求項6乃至請求項13のいずれかに記載のLED用基板の製造方法。
- 請求項1乃至請求項5のいずれかに記載のLED用基板と、前記LED素子実装領域上に実装されたLED素子と、前記LED素子と前記反射層とを電気的に接続する導電部と、前記LED素子と前記導電部を封止する封止樹脂と、を備えることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012065397A JP5977973B2 (ja) | 2012-03-22 | 2012-03-22 | Led用基板とその製造方法および半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012065397A JP5977973B2 (ja) | 2012-03-22 | 2012-03-22 | Led用基板とその製造方法および半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016144026A Division JP6250749B2 (ja) | 2016-07-22 | 2016-07-22 | Led用基板とその製造方法および半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013197471A JP2013197471A (ja) | 2013-09-30 |
JP5977973B2 true JP5977973B2 (ja) | 2016-08-24 |
Family
ID=49396014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012065397A Expired - Fee Related JP5977973B2 (ja) | 2012-03-22 | 2012-03-22 | Led用基板とその製造方法および半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5977973B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6539956B2 (ja) * | 2014-08-08 | 2019-07-10 | 株式会社カネカ | リードフレーム、樹脂成型体、表面実装型電子部品、表面実装型発光装置、及びリードフレーム製造方法 |
JP6551210B2 (ja) * | 2014-12-22 | 2019-07-31 | 日亜化学工業株式会社 | 発光装置 |
US9590158B2 (en) | 2014-12-22 | 2017-03-07 | Nichia Corporation | Light emitting device |
JP6701711B2 (ja) * | 2014-12-22 | 2020-05-27 | 日亜化学工業株式会社 | 発光装置 |
US9837390B1 (en) * | 2016-11-07 | 2017-12-05 | Corning Incorporated | Systems and methods for creating fluidic assembly structures on a substrate |
JP6888292B2 (ja) * | 2016-12-21 | 2021-06-16 | 日亜化学工業株式会社 | パッケージ、発光装置、発光装置の製造方法 |
JP7148792B2 (ja) * | 2018-09-27 | 2022-10-06 | 日亜化学工業株式会社 | 光半導体装置用金属材料、及びその製造方法、及びそれを用いた光半導体装置 |
JP6736643B2 (ja) * | 2018-11-28 | 2020-08-05 | 日亜化学工業株式会社 | 多列型リードフレーム、多列型led用リードフレーム及びそれらの製造方法並びにledパッケージの製造方法 |
CN113061948A (zh) * | 2021-03-17 | 2021-07-02 | 厦门乐钢材料科技有限公司 | 一种金属铜基底电化学镀银的方法及其复合结构 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3940124B2 (ja) * | 2003-01-16 | 2007-07-04 | 松下電器産業株式会社 | 装置 |
JP4367457B2 (ja) * | 2006-07-06 | 2009-11-18 | パナソニック電工株式会社 | 銀膜、銀膜の製造方法、led実装用基板、及びled実装用基板の製造方法 |
JP2008091818A (ja) * | 2006-10-05 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 光半導体装置用リードフレームおよびこれを用いた光半導体装置、並びにこれらの製造方法 |
JP4951090B2 (ja) * | 2010-01-29 | 2012-06-13 | 株式会社東芝 | Ledパッケージ |
-
2012
- 2012-03-22 JP JP2012065397A patent/JP5977973B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013197471A (ja) | 2013-09-30 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
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|
A131 | Notification of reasons for refusal |
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|
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
S111 | Request for change of ownership or part of ownership |
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|
R250 | Receipt of annual fees |
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R350 | Written notification of registration of transfer |
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