JP5966947B2 - Semiconductor device - Google Patents

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Description

本発明は、複数の半導体スイッチング素子によって形成されたハーフブリッジ回路と、これらの半導体スイッチング素子の各々に向けて駆動信号を出力するように設けられた制御回路と、を備えた、半導体装置に関する。   The present invention relates to a semiconductor device including a half bridge circuit formed by a plurality of semiconductor switching elements and a control circuit provided to output a drive signal toward each of the semiconductor switching elements.

この種の装置において、スイッチング時のサージ電圧を抑制するための様々な試みがなされている。例えば、特開２００８−７９４７５号公報に開示された構成においては、上アーム側のＩＧＢＴ１に対して、ダイオードＤ１及びＭＯＳＦＥＴ１が並列に設けられている。また、下アーム側のＩＧＢＴ２に対しても、ダイオードＤ２及びＭＯＳＦＥＴ２が並列に設けられている。そして、ＩＧＢＴ１及び２がオフで下アーム（ダイオードＤ２）側にてフリーホイール状態であるところからＩＧＢＴ１をオンする際のサージ電圧（ターンオンサージ電圧）を抑制するために、ＩＧＢＴ１のオン時間内にＭＯＳＦＥＴ２が一時的に導通される。   In this type of apparatus, various attempts have been made to suppress the surge voltage during switching. For example, in the configuration disclosed in Japanese Patent Application Laid-Open No. 2008-79475, the diode D1 and the MOSFET 1 are provided in parallel with the IGBT 1 on the upper arm side. Also, the diode D2 and the MOSFET 2 are provided in parallel with the IGBT 2 on the lower arm side. In order to suppress a surge voltage (turn-on surge voltage) when the IGBT 1 and 2 are off and the IGBT 1 is turned on from the free wheel state on the lower arm (diode D2) side, the MOSFET 2 is within the on-time of the IGBT 1. Is temporarily turned on.

特開２００８−７９４７５号公報JP 2008-79475 A

上述した従来技術においては、短時間ではあるものの、上アーム側のＩＧＢＴ１と下アーム側のＭＯＳＦＥＴ２とが同時に導通される。このため、上述した従来技術においては、上下アーム短絡が生じる可能性がある。   In the above-described prior art, although it is a short time, the upper arm side IGBT 1 and the lower arm side MOSFET 2 are simultaneously conducted. For this reason, in the above-described prior art, there is a possibility that the upper and lower arms are short-circuited.

本発明は、上記に例示した事情等に鑑みてなされたものである。すなわち、本発明は、従来よりもターンオンサージ電圧をよりいっそう良好に抑制することができる構成を提供するものである。   The present invention has been made in view of the circumstances exemplified above. That is, this invention provides the structure which can suppress a turn-on surge voltage much more than before.

本発明の半導体装置は、ハーフブリッジ回路と制御回路とを備えている。前記ハーフブリッジ回路は、直流電源における一対の端子間に設けられている。このハーフブリッジ回路は、複数の半導体スイッチング素子によって形成されている。複数の前記半導体スイッチング素子の各々は、これに付随する、還流ダイオード成分及び容量成分を有している（かかる還流ダイオード成分及び容量成分は、当該半導体スイッチング素子の寄生成分であってもよいし、当該半導体スイッチング素子に対して外部的に並列接続されたものであってもよい。）。前記制御回路は、前記ハーフブリッジ回路に設けられた複数の前記半導体スイッチング素子の各々に向けて、駆動信号を出力するように設けられている。   The semiconductor device of the present invention includes a half bridge circuit and a control circuit. The half bridge circuit is provided between a pair of terminals in a DC power supply. This half-bridge circuit is formed by a plurality of semiconductor switching elements. Each of the plurality of semiconductor switching elements has a freewheeling diode component and a capacitance component associated therewith (the freewheeling diode component and the capacitance component may be parasitic components of the semiconductor switching device, It may be externally connected in parallel to the semiconductor switching element). The control circuit is provided to output a drive signal toward each of the plurality of semiconductor switching elements provided in the half-bridge circuit.

本発明においては、前記ハーフブリッジ回路における一つのアーム（上アーム及び下アームのうちの少なくともいずれか一方）には、第一の半導体スイッチング素子と第二の半導体スイッチング素子とが並列に設けられている。本発明の特徴は、前記制御回路が、前記第一の半導体スイッチング素子及び前記第二の半導体スイッチング素子がともにオフである状態から、前記第二の半導体スイッチング素子をオフに保持しつつ前記第一の半導体スイッチング素子をオンさせ、所定時間経過後に、前記第一の半導体スイッチング素子をオンに保持しつつ前記第二の半導体スイッチング素子をオンさせるような、前記駆動信号を出力するようになっていることにある。ここで、上述の「所定時間」とは、具体的には、前記第一の半導体スイッチング素子をオンさせてから、前記第二の半導体スイッチング素子における前記容量成分からの放電が開始するまでの間の所要時間よりも長い時間である。   In the present invention, a first semiconductor switching element and a second semiconductor switching element are provided in parallel on one arm (at least one of the upper arm and the lower arm) in the half-bridge circuit. Yes. A feature of the present invention is that the control circuit holds the second semiconductor switching element off from a state where both the first semiconductor switching element and the second semiconductor switching element are off. The semiconductor switching element is turned on, and after a lapse of a predetermined time, the drive signal is output so as to turn on the second semiconductor switching element while keeping the first semiconductor switching element on. There is. Here, the above-mentioned “predetermined time” specifically refers to a period from when the first semiconductor switching element is turned on to when discharge from the capacitive component in the second semiconductor switching element starts. This is longer than the required time.

かかる構成を有する、本発明の半導体装置においては、前記一つのアームにおける前記第一の半導体スイッチング素子をオンさせてから、前記第二の半導体スイッチング素子をオンさせるまでの間に、前記第二の半導体スイッチング素子における前記容量成分からの放電電流が、前記第一の半導体スイッチング素子の両端における配線インダクタンスに通流する。これにより、前記一つのアームとは異なる他のアームの前記還流ダイオード成分におけるリカバリ電流の変化率が緩和される。したがって、前記一つのアームにおけるターンオン時の、前記他のアーム側におけるサージ電圧（ターンオンサージ電圧）が、良好に抑制される。   In the semiconductor device of the present invention having such a configuration, the second semiconductor switching element is turned on after the first semiconductor switching element in the one arm is turned on. A discharge current from the capacitive component in the semiconductor switching element flows through the wiring inductance at both ends of the first semiconductor switching element. As a result, the rate of change of the recovery current in the free-wheeling diode component of another arm different from the one arm is reduced. Therefore, the surge voltage (turn-on surge voltage) on the other arm side when the one arm is turned on is well suppressed.

本発明の一実施形態が適用された車載電動機システムの概略構成を示す図。The figure which shows schematic structure of the vehicle-mounted motor system to which one Embodiment of this invention was applied. 図１に示されている制御回路の概略構成を示す図。The figure which shows schematic structure of the control circuit shown by FIG. 図１に示されているインバータ回路の動作の様子を示すタイムチャート。The time chart which shows the mode of operation | movement of the inverter circuit shown by FIG. 図１に示されているインバータ回路の動作の様子を示す図。The figure which shows the mode of operation | movement of the inverter circuit shown by FIG. 図１に示されているインバータ回路の動作の様子を示す図。The figure which shows the mode of operation | movement of the inverter circuit shown by FIG. 図１に示されているインバータ回路の動作の様子を示す図。The figure which shows the mode of operation | movement of the inverter circuit shown by FIG. 図１に示されているインバータ回路の動作の様子を示す図。The figure which shows the mode of operation | movement of the inverter circuit shown by FIG. 図１に示されているインバータ回路の動作の様子を示す図。The figure which shows the mode of operation | movement of the inverter circuit shown by FIG. 図１に示されているインバータ回路の動作の様子を示す図。The figure which shows the mode of operation | movement of the inverter circuit shown by FIG. 図１に示されているインバータ回路の動作の様子を示す図。The figure which shows the mode of operation | movement of the inverter circuit shown by FIG. 図１及び図２に示されている回路構成による効果を示すグラフ。The graph which shows the effect by the circuit structure shown by FIG.1 and FIG.2. 図２に示されている制御回路の一変形例の概略構成を示す図。The figure which shows schematic structure of the modification of the control circuit shown by FIG. 図１２に示されているオンタイミング切替回路の具体的な回路構成の一例を示す図。FIG. 13 is a diagram showing an example of a specific circuit configuration of the on-timing switching circuit shown in FIG. 12. 図２に示されている制御回路の他の変形例の概略構成を示す図。The figure which shows schematic structure of the other modification of the control circuit shown by FIG. 図１４に示されているオンタイミング制御回路の具体的な回路構成の一例を示す図。FIG. 15 is a diagram showing an example of a specific circuit configuration of the on-timing control circuit shown in FIG. 14. 図１に示されているハーフブリッジ回路の一変形例の概略構成を示す図。The figure which shows schematic structure of the modification of the half-bridge circuit shown by FIG. 図１６に示されているハーフブリッジ回路の実装状態を示す図。The figure which shows the mounting state of the half-bridge circuit shown by FIG. 図１６に示されているハーフブリッジ回路の構成による効果を示すグラフ。The graph which shows the effect by the structure of the half-bridge circuit shown by FIG.

以下、本発明を具体化した一実施形態を、図面を参照しつつ説明する。なお、変形例は、当該実施形態の説明中に挿入されると首尾一貫した一実施形態の説明の理解が妨げられるので、末尾にまとめて記載されている。   DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, an embodiment of the invention will be described with reference to the drawings. In addition, since a modification will prevent understanding of description of one consistent embodiment, if it is inserted during the description of the said embodiment, it is described collectively at the end.

＜構成＞
図１を参照すると、本発明の一実施形態が適用された車載電動機システムＳは、いわゆるハイブリッド自動車あるいは電気自動車に搭載されている。車載電動機システムＳは、電動機及び発電機として動作可能な三相交流式のモータジェネレータである負荷１０と、充放電可能な二次電池である直流電源２０と、負荷１０と直流電源２０との間に設けられたインバータ回路３０と、を備えている。なお、図１は、図示及び説明の簡略化のため、三相のうちの一相分のみを抜き出して示したものである。このため、図１においては、負荷１０について、一相分の誘導性負荷Ｌ１のみが示されている。また、直流電源２０は、一対の端子間に設けられたキャパシタＣ１で示される電源容量を有している。 <Configuration>
Referring to FIG. 1, an in-vehicle electric motor system S to which an embodiment of the present invention is applied is mounted on a so-called hybrid vehicle or electric vehicle. The in-vehicle motor system S includes a load 10 that is a three-phase AC motor generator operable as an electric motor and a generator, a DC power source 20 that is a chargeable / dischargeable secondary battery, and a load 10 and a DC power source 20. And an inverter circuit 30 provided in the circuit. FIG. 1 shows only one of the three phases extracted for simplification of illustration and explanation. For this reason, in FIG. 1, only the inductive load L <b> 1 for one phase is shown for the load 10. The DC power supply 20 has a power supply capacity indicated by a capacitor C1 provided between a pair of terminals.

以下、本発明の「半導体装置」に相当するインバータ回路３０の具体的構成について説明する。インバータ回路３０は、ハーフブリッジ回路３１を備えている。ハーフブリッジ回路３１は、上述のキャパシタＣ１と並列接続となるように、直流電源２０における一対の端子間に設けられている。なお、インバータ回路３０にて直流電源２０とハーフブリッジ回路３１との間の配線に生じるインダクタンス（配線インダクタンス）は、図中「Ｌｓ０」として示されている。   Hereinafter, a specific configuration of the inverter circuit 30 corresponding to the “semiconductor device” of the present invention will be described. The inverter circuit 30 includes a half bridge circuit 31. The half bridge circuit 31 is provided between a pair of terminals in the DC power supply 20 so as to be connected in parallel with the capacitor C1 described above. The inductance (wiring inductance) generated in the wiring between the DC power supply 20 and the half bridge circuit 31 in the inverter circuit 30 is indicated as “Ls0” in the drawing.

ハーフブリッジ回路３１は、複数の半導体スイッチング素子３２によって形成されている。本実施形態においては、半導体スイッチング素子３２は、いわゆる「パワーＭＯＳＦＥＴ」であって、その内部に寄生ダイオードとしてのフリーホイールダイオード３３及び寄生コンデンサ３４を有している。すなわち、半導体スイッチング素子３２は、トランジスタ成分と、これに付随する、還流ダイオード成分であるフリーホイールダイオード３３及び容量成分である寄生コンデンサ３４とが、並列に設けられた構造を有している。   The half bridge circuit 31 is formed by a plurality of semiconductor switching elements 32. In the present embodiment, the semiconductor switching element 32 is a so-called “power MOSFET”, and includes a free wheel diode 33 and a parasitic capacitor 34 as parasitic diodes therein. That is, the semiconductor switching element 32 has a structure in which a transistor component, a free wheel diode 33 that is a freewheeling diode component, and a parasitic capacitor 34 that is a capacitance component are provided in parallel.

また、インバータ回路３０は、制御回路３５を備えている。制御回路３５は、ハーフブリッジ回路３１に設けられた複数の半導体スイッチング素子３２の各々に向けて、駆動信号であるゲート信号を出力するように設けられている。この制御回路３５は、インバータ回路３０における種々の遅れ時間を加味して、所定タイミングにて実際に半導体スイッチング素子３２の各々におけるオン動作を開始させるべく、ゲート信号を生成し出力するようになっている。かかる制御回路３５の詳細については後述する。   Further, the inverter circuit 30 includes a control circuit 35. The control circuit 35 is provided so as to output a gate signal as a drive signal toward each of the plurality of semiconductor switching elements 32 provided in the half bridge circuit 31. The control circuit 35 generates and outputs a gate signal so as to actually start the ON operation in each of the semiconductor switching elements 32 at a predetermined timing in consideration of various delay times in the inverter circuit 30. Yes. Details of the control circuit 35 will be described later.

本実施形態のハーフブリッジ回路３１においては、上アーム３１１にて、２個の半導体スイッチング素子３２（上側第一素子３２１ａ及び上側第二素子３２１ｂ）が並列に接続されている。同様に、下アーム３１２にて、２個の半導体スイッチング素子３２（下側第一素子３２２ａ及び下側第二素子３２２ｂ）が並列に接続されている。すなわち、本実施形態においては、上側第一素子３２１ａと上側第二素子３２１ｂとの並列接続体と、下側第一素子３２２ａと下側第二素子３２２ｂとの並列接続体とが、直流電源２０における一対の端子間にて直列接続されている。そして、かかる直接接続のノードと、直流電源２０の正極側における上アーム３１１の入力端との間に、上述の誘導性負荷Ｌ１が設けられている。   In the half bridge circuit 31 of the present embodiment, two semiconductor switching elements 32 (an upper first element 321a and an upper second element 321b) are connected in parallel by an upper arm 311. Similarly, two semiconductor switching elements 32 (a lower first element 322a and a lower second element 322b) are connected in parallel by the lower arm 312. That is, in this embodiment, the parallel connection body of the upper first element 321a and the upper second element 321b and the parallel connection body of the lower first element 322a and the lower second element 322b are the DC power supply 20. Are connected in series between a pair of terminals. The inductive load L <b> 1 is provided between the directly connected node and the input end of the upper arm 311 on the positive electrode side of the DC power supply 20.

なお、上側第一素子３２１ａの両端に生じる配線インダクタンスは、図中「Ｌｓａ１」として示されている。同様に、上側第二素子３２１ｂの両端に生じる配線インダクタンスは、図中「Ｌｓｂ１」として示されている。また、下側第一素子３２２ａの両端に生じる配線インダクタンスは、図中「Ｌｓａ２」として示されている。また、下側第二素子３２２ｂの両端に生じる配線インダクタンスは、図中「Ｌｓｂ２」として示されている。   The wiring inductance generated at both ends of the upper first element 321a is indicated as “Lsa1” in the drawing. Similarly, the wiring inductance generated at both ends of the upper second element 321b is indicated as “Lsb1” in the drawing. In addition, the wiring inductance generated at both ends of the lower first element 322a is indicated as “Lsa2” in the drawing. Further, the wiring inductance generated at both ends of the lower second element 322b is indicated as “Lsb2” in the drawing.

本実施形態においては、制御回路３５は、下側第一素子３２２ａ及び下側第二素子３２２ｂがともにオフである状態にて上側第一素子３２１ａと上側第二素子３２１ｂとをともにオンさせるにあたって、上側第一素子３２１ａと上側第二素子３２１ｂとのうちの一方を他方よりも所定時間経過後にオンさせるように構成されている。同様に、制御回路３５は、上側第一素子３２１ａ及び上側第二素子３２１ｂがともにオフである状態にて下側第一素子３２２ａと下側第二素子３２２ｂとをともにオンさせるにあたって、下側第一素子３２２ａと下側第二素子３２２ｂとのうちの一方を他方よりも所定時間経過後にオンさせるように構成されている。さらに、制御回路３５は、上側第一素子３２１ａと上側第二素子３２１ｂとのオン順序の先後、及び下側第一素子３２２ａと下側第二素子３２２ｂとのオン順序の先後を、適宜（具体的には交互に）切替えるように構成されている。   In the present embodiment, the control circuit 35 turns on both the upper first element 321a and the upper second element 321b in a state where both the lower first element 322a and the lower second element 322b are off. One of the upper first element 321a and the upper second element 321b is configured to be turned on after a predetermined time has elapsed from the other. Similarly, when the upper first element 321a and the upper second element 321b are both turned off, the control circuit 35 turns on the lower first element 322a and the lower second element 322b. One of the one element 322a and the lower second element 322b is configured to be turned on after a predetermined time has elapsed from the other. Furthermore, the control circuit 35 appropriately determines the order of the on order of the upper first element 321a and the upper second element 321b and the order of the on order of the lower first element 322a and the lower second element 322b (specifically, (Alternatively, alternately).

具体的には、本実施形態においては、図２に示されているように、制御回路３５は、駆動回路３５１及び３５２と、これらの動作を制御するための駆動回路制御部３５３と、を備えている。駆動回路３５１、３５２、及び駆動回路制御部３５３は、アーム毎に（すなわち上アーム３１１と下アーム３１２とにそれぞれ）１つずつ設けられている。すなわち、駆動回路３５１は、上側第一素子３２１ａ（下側第一素子３２２ａ）にゲート信号を出力するように、そのゲート端子に接続されている。同様に、駆動回路３５２は、上側第二素子３２１ｂ（下側第二素子３２２ｂ）にゲート信号を出力するように、そのゲート端子に接続されている。   Specifically, in the present embodiment, as shown in FIG. 2, the control circuit 35 includes drive circuits 351 and 352, and a drive circuit control unit 353 for controlling these operations. ing. The drive circuits 351 and 352 and the drive circuit control unit 353 are provided for each arm (that is, for each of the upper arm 311 and the lower arm 312). That is, the drive circuit 351 is connected to the gate terminal so as to output a gate signal to the upper first element 321a (lower first element 322a). Similarly, the drive circuit 352 is connected to the gate terminal so as to output a gate signal to the upper second element 321b (lower second element 322b).

本発明の「駆動順序切替部」としての駆動回路制御部３５３は、いわゆるマイクロコンピュータを主体として構成されている。この駆動回路制御部３５３は、上側第一素子３２１ａ（下側第一素子３２２ａ）のオンタイミングを規定する駆動制御信号Ｖｃ１を駆動回路３５１に出力するとともに、上側第二素子３２１ｂ（下側第二素子３２２ｂ）のオンタイミングを規定する駆動制御信号Ｖｃ２を駆動回路３５２に出力するようになっている。   The drive circuit control unit 353 as the “drive order switching unit” of the present invention is configured mainly with a so-called microcomputer. The drive circuit controller 353 outputs a drive control signal Vc1 that defines the on-timing of the upper first element 321a (lower first element 322a) to the drive circuit 351, and the upper second element 321b (lower second element 322a). A drive control signal Vc2 that defines the ON timing of the element 322b) is output to the drive circuit 352.

＜動作＞
以下、本実施形態の構成における動作及び作用・効果について、図３〜図１０を用いて説明する。なお、以下の説明及び図３〜図１０においては、図１に示したように、「Ｖ１」は電源電圧、「ＶＨ」は上アーム電圧、「ＶＬ」は下アーム電圧、「Ｉ１」は誘導性負荷Ｌ１を通流する負荷電流、「Ｉａ２」は下側第一素子３２２ａの両端に生じる配線インダクタンスＬｓａ２を通流する電流、「Ｉｂ２」は下側第二素子３２２ｂの両端に生じる配線インダクタンスＬｓｂ２通流する電流、をそれぞれ示す。また、図３のタイムチャートにおいて、横軸は時刻（時間経過）を示し、実線は上アーム３１１がオフである状態にて下アーム３１２をオンさせるにあたって下側第一素子３２２ａをオンしてから所定時間Ｔｄ経過後に下側第二素子３２２ｂをオンした場合（本動作例）を示し、破線は両者を同時にオンした場合（比較例）を示す。さらに、図４〜図１０において、回路中を通流する電流を一点鎖線で示し、電流が減少する様子を破線で示し、配線インダクタンスに生じる起電力を太線の短い矢印で示す。 <Operation>
Hereinafter, the operation, action, and effect in the configuration of the present embodiment will be described with reference to FIGS. In the following description and FIGS. 3 to 10, as shown in FIG. 1, “V1” is the power supply voltage, “VH” is the upper arm voltage, “VL” is the lower arm voltage, and “I1” is induction. Load current flowing through the capacitive load L1, “Ia2” is a current flowing through the wiring inductance Lsa2 generated at both ends of the lower first element 322a, and “Ib2” is a wiring inductance Lsb2 generated at both ends of the lower second element 322b. The current that flows is shown respectively. In the time chart of FIG. 3, the horizontal axis indicates the time (elapsed time), and the solid line indicates that the lower first element 322a is turned on when the lower arm 312 is turned on while the upper arm 311 is turned off. A case where the lower second element 322b is turned on after the elapse of the predetermined time Td (this operation example) is shown, and a broken line shows a case where both are simultaneously turned on (comparative example). Further, in FIGS. 4 to 10, the current flowing through the circuit is indicated by a one-dot chain line, the state in which the current decreases is indicated by a broken line, and the electromotive force generated in the wiring inductance is indicated by a short bold arrow.

図３に示されているように、下側第一素子３２２ａをオンしてから所定時間Ｔｄ経過後に下側第二素子３２２ｂをオンした場合は、両者を同時にオンした場合に比して、上アーム電圧ＶＨにおけるサージ電圧（ターンオンサージ電圧）が良好に抑制されている。以下、そのメカニズムについて詳細に説明する。   As shown in FIG. 3, when the lower second element 322b is turned on after a lapse of a predetermined time Td after the lower first element 322a is turned on, it is higher than when both are turned on simultaneously. The surge voltage (turn-on surge voltage) at the arm voltage VH is well suppressed. Hereinafter, the mechanism will be described in detail.

図３における時刻ｔ０以前において、下アーム３１２（下側第一素子３２２ａ及び下側第二素子３２２ｂ）がオフである状態にて上アーム３１１（上側第一素子３２１ａ及び上側第二素子３２１ｂ）をオンさせる動作が行われた後、上アーム３１１がオフされたものとする。このため、時刻ｔ０においては、すべての半導体スイッチング素子３２がオフ状態となっている。このとき、図４に示されているように、上アーム３１１と誘導性負荷Ｌ１とによって形成される閉回路にて、上側第一素子３２１ａ及び上側第二素子３２１ｂにおけるフリーホイールダイオード３３と誘導性負荷Ｌ１との間で循環する電流が通流している（いわゆる「フリーホイール状態」）。   Prior to time t0 in FIG. 3, the upper arm 311 (the upper first element 321a and the upper second element 321b) is moved with the lower arm 312 (the lower first element 322a and the lower second element 322b) turned off. It is assumed that the upper arm 311 is turned off after the turning-on operation is performed. For this reason, at the time t0, all the semiconductor switching elements 32 are in an OFF state. At this time, as shown in FIG. 4, in the closed circuit formed by the upper arm 311 and the inductive load L1, the free wheel diode 33 and the inductive in the upper first element 321a and the upper second element 321b. A current that circulates between the load L1 flows (a so-called “freewheel state”).

すべての半導体スイッチング素子３２がオフである状態から、時刻ｔ１にて、下アーム３１２における下側第一素子３２２ａのみがオンされる。すると、図５に示されているように、下側第一素子３２２ａにて電流Ｉａ２が通流し始める。このとき、上側第一素子３２１ａ及び上側第二素子３２１ｂにおけるフリーホイールダイオード３３に対する逆バイアスの印加が開始するため、当該フリーホイールダイオード３３を通流する順方向の電流が減少する。そして、時刻ｔ２にて、図６に示されているように、上側第一素子３２１ａ及び上側第二素子３２１ｂにおけるフリーホイールダイオード３３におけるリカバリ電流が生じ始める。   From the state where all the semiconductor switching elements 32 are off, only the lower first element 322a in the lower arm 312 is turned on at time t1. Then, as shown in FIG. 5, the current Ia2 starts to flow through the lower first element 322a. At this time, application of a reverse bias to the free wheel diode 33 in the upper first element 321a and the upper second element 321b starts, and thus the forward current flowing through the free wheel diode 33 decreases. At time t2, as shown in FIG. 6, a recovery current in the free wheel diode 33 in the upper first element 321a and the upper second element 321b starts to be generated.

その後、時刻ｔ３にて、下アーム電圧ＶＬが本格的に低下し始める。このとき、下側第二素子３２２ｂにおける寄生コンデンサ３４の放電が開始する（なお、かかる寄生コンデンサ３４の充電は、上述のように時刻ｔ０以前にて実行された、上アーム３１１のオン動作中においてなされている。）。この寄生コンデンサ３４からの放電電流は、図７に示されているように、下アーム３１２における、オンされた下側第一素子３２２ａと、オフ状態に保持された下側第二素子３２２ｂの寄生コンデンサ３４と、によって形成されたループ状回路（閉回路）を通流する。かかる放電電流は、時刻ｔ４にて最大となる。   Thereafter, at time t3, the lower arm voltage VL starts to decrease in earnest. At this time, discharging of the parasitic capacitor 34 in the lower second element 322b starts (note that charging of the parasitic capacitor 34 is performed during the ON operation of the upper arm 311 performed before time t0 as described above. Has been made.) As shown in FIG. 7, the discharge current from the parasitic capacitor 34 is parasitic between the lower first element 322a turned on and the lower second element 322b held off in the lower arm 312. A loop circuit (closed circuit) formed by the capacitor 34 is passed through. Such a discharge current becomes maximum at time t4.

ここで、本実施形態の構成においては、上述の放電電流が下側第一素子３２２ａ（すなわち配線インダクタンスＬｓａ２）を通流することで、かかる配線インダクタンスＬｓａ２にて、上述のリカバリ電流の流れを妨げる方向の逆起電力が生じる（図８参照）。この逆起電力により、電流Ｉａ２の立下り変化率ｄ（Ｉａ２）／ｄｔを緩和して、上アーム電圧ＶＨにおけるサージ電圧を良好に抑制することが可能になる。   Here, in the configuration of the present embodiment, the above-described discharge current flows through the lower first element 322a (that is, the wiring inductance Lsa2), so that the above-described recovery current flow is hindered by the wiring inductance Lsa2. A direction counter electromotive force is generated (see FIG. 8). By this counter electromotive force, the falling change rate d (Ia2) / dt of the current Ia2 can be relaxed, and the surge voltage at the upper arm voltage VH can be satisfactorily suppressed.

そこで、本実施形態においては、下側第一素子３２２ａがオンされた時刻ｔ１から、上述のようにして下側第二素子３２２ｂにおける寄生コンデンサ３４の放電によるサージ電圧の抑制効果が実現可能となるまでの間、下側第二素子３２２ｂのオン動作が待機される。すなわち、下側第二素子３２２ｂのオン動作は、時刻ｔ３（本発明の時刻「ｔｄ」に相当する：これは計算機シミュレーションにより容易に算出可能である）よりも後の時刻となるように、時刻ｔ１から所定時間Ｔｄ経過後に行われる。   Therefore, in the present embodiment, from time t1 when the lower first element 322a is turned on, the surge voltage suppression effect due to the discharge of the parasitic capacitor 34 in the lower second element 322b can be realized as described above. Until the lower second element 322b is turned on. In other words, the ON operation of the lower second element 322b is performed at a time later than the time t3 (corresponding to the time “td” of the present invention; this can be easily calculated by computer simulation). This is performed after a predetermined time Td has elapsed from t1.

具体的には、本実施形態においては、所定時間Ｔｄは、以下の式で求められた値となる。下記の式において、Ｃは寄生容量（本動作例では下側第二素子３２２ｂにおける寄生コンデンサ３４の容量）、Ｒｄ及びＬｄはこの寄生容量からの放電時の放電電流の通流経路（本動作例では下アーム３１２における上述のループ状回路）の抵抗値及びインダクタンス値である。なお、このとき、下側第二素子３２２ｂのオン動作の時刻は、図３におけるｔ４となる。
α＝Ｒｄ／（２・Ｌｄ）
β＝｛４・（Ｌｄ／Ｃ）−Ｒｄ２｝１／２
Ｔｄ＝ｔ３−ｔ１＋｛ａｒｃｔａｎ（β／α）｝／β Specifically, in the present embodiment, the predetermined time Td is a value obtained by the following equation. In the following equation, C is a parasitic capacitance (capacitance of the parasitic capacitor 34 in the lower second element 322b in this operation example), Rd and Ld are discharge current flow paths during discharge from this parasitic capacitance (this operation example) Are the resistance value and inductance value of the above-mentioned loop-like circuit in the lower arm 312. At this time, the time of the ON operation of the lower second element 322b is t4 in FIG.
α = Rd / (2 · Ld)
β = {4 · (Ld / C) −Rd 2 } 1/2
Td = t3-t1 + {arctan (β / α)} / β

その後、時刻ｔ５（図９参照）にてサージ電圧のピークが生じ、下側第二素子３２２ｂがオンされたことによる電流Ｉｂ２が時刻ｔ６にて本格的に通流し始める（図１０参照）。このとき、引き続いて行われる上アーム３１１のオン動作時の、下アーム電圧ＶＬにおけるサージ電圧抑制のための、上側第一素子３２１ａ又は上側第二素子３２１ｂにおける寄生コンデンサ３４の充電が行われる。   Thereafter, a surge voltage peak occurs at time t5 (see FIG. 9), and the current Ib2 due to the lower second element 322b being turned on starts to flow in earnest at time t6 (see FIG. 10). At this time, the parasitic capacitor 34 is charged in the upper first element 321a or the upper second element 321b for suppressing the surge voltage in the lower arm voltage VL during the subsequent ON operation of the upper arm 311.

本実施形態においては、上述のようにして、下アーム３１２のオン動作時（全ての半導体スイッチング素子３２がオフである状態から上アーム３１１をオフに保持しつつ下アーム３１２をオンさせる際）に、下側第二素子３２２ｂがオフに保持されつつ下側第一素子３２２ａが先にオンされてから所定時間Ｔｄ後に、下側第一素子３２２ａがオンに保持されつつ下側第二素子３２２ｂがオンされる。これにより、上アーム電圧ＶＨにおけるサージ電圧が、下側第二素子３２２ｂにおける寄生コンデンサ３４の作用で良好に抑制される。このとき、スイッチング動作に伴って半導体スイッチング素子３２を通流する電流（上述の動作例における所定期間Ｔｄ内の電流Ｉａ２）の変化速度は緩和されていない。したがって、サージ電圧の抑制に際して、スイッチング損失の増加が良好に抑制される。   In the present embodiment, as described above, when the lower arm 312 is turned on (when the lower arm 312 is turned on while holding the upper arm 311 off from the state where all the semiconductor switching elements 32 are turned off). The lower first element 322b is held off while the lower first element 322a is held on while the lower first element 322a is held on after a predetermined time Td. Turned on. Thereby, the surge voltage in the upper arm voltage VH is satisfactorily suppressed by the action of the parasitic capacitor 34 in the lower second element 322b. At this time, the rate of change of the current (current Ia2 within the predetermined period Td in the above-described operation example) flowing through the semiconductor switching element 32 accompanying the switching operation is not relaxed. Therefore, when the surge voltage is suppressed, an increase in switching loss is satisfactorily suppressed.

具体的には、計算機シミュレーションを用いれば、以下のように、本実施形態による顕著な効果が確認できる。まず、シミュレーション条件は、以下の通りである。
＜Ｖ１＝６５０Ｖ、Ｃ１＝１６００μＦ、Ｉ１＝５０Ａ、Ｌ１＝３００μＨ、Ｌｓ０＝５０ｎＨ、半導体スイッチング素子３２：ＣＭＦ２０１２０Ｄ・両端の配線インダクタンス７ｎＨ＞
この結果、Ｔｄ＝８０ｎｓとすることで、サージ電圧を１３０Ｖ程度低減することができることが確認された（図３におけるΔＶＨ参照）。 Specifically, if a computer simulation is used, the remarkable effect by this embodiment can be confirmed as follows. First, the simulation conditions are as follows.
<V1 = 650 V, C1 = 1600 μF, I1 = 50 A, L1 = 300 μH, Ls0 = 50 nH, semiconductor switching element 32: CMF20120D, wiring inductance 7 nH at both ends>
As a result, it was confirmed that the surge voltage can be reduced by about 130 V by setting Td = 80 ns (see ΔVH in FIG. 3).

次に行われる上アーム３１１のオン動作時には、同様に、上側第一素子３２１ａがオンされてから所定時間Ｔｄ後に上側第二素子３２１ｂがオンされる。これにより、下アーム電圧ＶＬにおけるサージ電圧が、スイッチング損失の増加を抑制しつつ、上側第二素子３２１ｂにおける寄生コンデンサ３４の作用で良好に抑制される。   Similarly, when the upper arm 311 is turned on next time, similarly, the upper second element 321b is turned on a predetermined time Td after the upper first element 321a is turned on. Thereby, the surge voltage in the lower arm voltage VL is satisfactorily suppressed by the action of the parasitic capacitor 34 in the upper second element 321b while suppressing an increase in switching loss.

また、本実施形態においては、続いて行われる下アーム３１２のオン動作時には、上述とは逆に、下側第二素子３２２ｂがオンされてから所定時間Ｔｄ後に下側第一素子３２２ａがオンされる。これにより、上アーム電圧ＶＨにおけるサージ電圧が、下側第一素子３２２ａにおける寄生コンデンサ３４の作用で良好に抑制される。同様に、さらに続いて行われる上アーム３１１のオン動作時には、上側第二素子３２１ｂがオンされてから所定時間Ｔｄ後に上側第一素子３２１ａがオンされる。これにより、下アーム電圧ＶＬにおけるサージ電圧が、上側第一素子３２１ａにおける寄生コンデンサ３４の作用で良好に抑制される。   In the present embodiment, when the lower arm 312 is subsequently turned on, the lower first element 322a is turned on a predetermined time Td after the lower second element 322b is turned on, contrary to the above. The Thereby, the surge voltage in the upper arm voltage VH is satisfactorily suppressed by the action of the parasitic capacitor 34 in the lower first element 322a. Similarly, when the upper arm 311 is subsequently turned on, the upper first element 321a is turned on a predetermined time Td after the upper second element 321b is turned on. Thereby, the surge voltage in the lower arm voltage VL is satisfactorily suppressed by the action of the parasitic capacitor 34 in the upper first element 321a.

このように、本実施形態においては、上アーム３１１における上側第一素子３２１ａと上側第二素子３２１ｂとのオン順序、及び下アーム３１２における下側第一素子３２２ａと下側第二素子３２２ｂとのオン順序の先後が、駆動回路制御部３５３によって交互に切替えられる。すなわち、駆動回路制御部３５３は、上側第一素子３２１ａ（下側第一素子３２２ａ）を先にオンしてから所定時間経過後に上側第二素子３２１ｂ（下側第二素子３２２ｂ）をオンする第一の手順と、上側第二素子３２１ｂ（下側第二素子３２２ｂ）を先にオンしてから上側第一素子３２１ａ（下側第一素子３２２ａ）をオンする第二の手順とを、交互に実行する。   Thus, in the present embodiment, the turn-on order of the upper first element 321a and the upper second element 321b in the upper arm 311 and the lower first element 322a and the lower second element 322b in the lower arm 312 The order of the turn-on sequence is alternately switched by the drive circuit control unit 353. That is, the drive circuit control unit 353 turns on the upper second element 321b (lower second element 322b) after a predetermined time has elapsed since the upper first element 321a (lower first element 322a) was turned on first. The first procedure and the second procedure of turning on the upper first element 321a (lower first element 322a) after turning on the upper second element 321b (lower second element 322b) first are alternately performed. Run.

図１１は、各半導体スイッチング素子３２における発熱状態の概要を示すグラフである。図中、縦軸は、半導体スイッチング素子３２の１個当たりの発熱量を示し、「ＦＥＴ１」は上側第一素子３２１ａ又は下側第一素子３２２ａを示し、「ＦＥＴ２」は上側第二素子３２１ｂ又は下側第二素子３２２ｂを示すものとする。   FIG. 11 is a graph showing an outline of the heat generation state in each semiconductor switching element 32. In the figure, the vertical axis indicates the amount of heat generated per semiconductor switching element 32, “FET1” indicates the upper first element 321a or lower first element 322a, and “FET2” indicates the upper second element 321b or The lower second element 322b is shown.

図１１における左側の「オンタイミング切替あり」のグラフは、上述の実施形態の動作例のように、上述の第一の手順と第二の手順とを交互に切替えた場合を示す。一方、右側の「オンタイミング切替なし」のグラフは、上述の動作例とは異なり、上述の第一の手順のみを行った場合を示す。図１１に示されているように、オン順序の切替を行った上述の実施形態によれば、サージ電圧が良好に抑制されるとともに、複数の半導体スイッチング素子３２における発熱状態が良好に均一化される。これにより、インバータ回路３０の冷却系の構成を良好に簡略化（小型化）することができる。   The graph of “with on-timing switching” on the left side in FIG. 11 shows a case where the first procedure and the second procedure are alternately switched as in the operation example of the above-described embodiment. On the other hand, the graph of “no on-timing switching” on the right side shows a case where only the first procedure described above is performed unlike the above-described operation example. As shown in FIG. 11, according to the above-described embodiment in which the turn-on sequence is switched, the surge voltage is suppressed well, and the heat generation state in the plurality of semiconductor switching elements 32 is uniformly made uniform. The Thereby, the structure of the cooling system of the inverter circuit 30 can be easily simplified (miniaturized).

＜変形例＞
以下、代表的な変形例について、幾つか例示する。以下の変形例の説明において、上述の実施形態にて説明されているものと同様の構成及び機能を有する部分に対しては、上述の実施形態と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施形態における説明が適宜援用され得るものとする。もっとも、言うまでもなく、変形例とて、以下に列挙されたものに限定されるものではない。また、上述の実施形態の一部、及び、複数の変形例の全部又は一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。 <Modification>
Hereinafter, some typical modifications will be exemplified. In the following description of the modified examples, the same reference numerals as those in the above embodiment can be used for portions having the same configurations and functions as those described in the above embodiment. And about description of this part, the description in the above-mentioned embodiment shall be used suitably in the range which is not technically consistent. Needless to say, the modifications are not limited to those listed below. In addition, a part of the above-described embodiment and all or a part of the plurality of modified examples can be combined appropriately as long as they are technically consistent.

半導体スイッチング素子３２は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であってもよい。この場合、フリーホイールダイオード３３は、半導体スイッチング素子３２の内部に形成された寄生ダイオード成分ではなく、外付けのダイオードである。すなわち、本発明にいう「付随する還流ダイオード成分」は、寄生ダイオード成分に限定されない。同様に、寄生コンデンサ３４に加えて、あるいはこれに代えて、外付けのコンデンサ（容量成分）を、半導体スイッチング素子３２に並列に接続してもよい。すなわち、本発明にいう「付随する容量成分」は、寄生容量成分に限定されない。   The semiconductor switching element 32 may be an insulated gate bipolar transistor (IGBT). In this case, the free wheel diode 33 is not a parasitic diode component formed inside the semiconductor switching element 32 but an external diode. That is, the “accompanying freewheeling diode component” referred to in the present invention is not limited to the parasitic diode component. Similarly, an external capacitor (capacitance component) may be connected in parallel to the semiconductor switching element 32 in addition to or instead of the parasitic capacitor 34. That is, the “accompanying capacitance component” referred to in the present invention is not limited to the parasitic capacitance component.

上述の第一の手順と第二の手順とは、常に交互に行われなくてもよい。すなわち、例えば、上アーム３１１において、第一の手順が連続で所定回（例えば２回）行われた後に、第二の手順が連続で所定回行われてもよい（下アーム３１２においても同様である）。また、上アーム３１１と下アーム３１２とで、第一の手順と第二の手順との実行順が逆になっていてもよい。すなわち、例えば、上アーム３１１オン（第一の手順）、下アーム３１２オン（第二の手順）、上アーム３１１オン（第二の手順）、下アーム３１２オン（第一の手順）…のようにインバータ回路３０の動作が制御されていてもよい。あるいは、上アーム３１１オン（第一の手順）、下アーム３１２オン（第一の手順）、上アーム３１１オン（第二の手順）、下アーム３１２オン（第二の手順）…のようにインバータ回路３０の動作が制御されていてもよい。要するに、上アーム３１１及び下アーム３１２のそれぞれにて、オン動作順序を固定せず可変とすることで、発熱量の均一化が良好に図られる。   The first procedure and the second procedure described above may not always be performed alternately. That is, for example, after the first procedure is continuously performed a predetermined number of times (for example, twice) in the upper arm 311, the second procedure may be continuously performed a predetermined number of times (the same applies to the lower arm 312). is there). Further, the execution order of the first procedure and the second procedure may be reversed between the upper arm 311 and the lower arm 312. That is, for example, upper arm 311 on (first procedure), lower arm 312 on (second procedure), upper arm 311 on (second procedure), lower arm 312 on (first procedure), etc. In addition, the operation of the inverter circuit 30 may be controlled. Alternatively, an inverter such as an upper arm 311 on (first procedure), a lower arm 312 on (first procedure), an upper arm 311 on (second procedure), a lower arm 312 on (second procedure), etc. The operation of the circuit 30 may be controlled. In short, by making the ON operation order variable in each of the upper arm 311 and the lower arm 312 without being fixed, the amount of heat generated can be made uniform.

図２に示されている制御回路３５においては、上側第一素子３２１ａ（下側第一素子３２２ａ）に対応する駆動回路３５１と、上側第二素子３２１ｂ（下側第二素子３２２ｂ）に対応する駆動回路３５２と、が設けられていた。しかしながら、本発明は、かかる構成に限定されない。   In the control circuit 35 shown in FIG. 2, the drive circuit 351 corresponding to the upper first element 321a (lower first element 322a) and the upper second element 321b (lower second element 322b) are corresponded. And a drive circuit 352. However, the present invention is not limited to such a configuration.

例えば、図１２に示されている構成においては、上側第一素子３２１ａ（下側第一素子３２２ａ）におけるゲート端子と駆動回路３５１との間には、オンタイミング切替回路３５４が設けられている。また、図２における駆動回路３５２に代えて、オンタイミング切替回路３５５が、上側第二素子３２１ｂ（下側第二素子３２２ｂ）におけるゲート端子に接続されている。   For example, in the configuration shown in FIG. 12, an on-timing switching circuit 354 is provided between the gate terminal of the upper first element 321a (lower first element 322a) and the drive circuit 351. Further, an on-timing switching circuit 355 is connected to the gate terminal of the upper second element 321b (lower second element 322b) instead of the drive circuit 352 in FIG.

駆動回路３５１は、駆動回路制御部３５３から出力された後述する駆動制御信号Ｖｃ１に基づいて、所定波形のゲート信号を、オンタイミング切替回路３５４及びオンタイミング切替回路３５５に出力するようになっている。駆動回路制御部３５３は、先行してオンされる半導体スイッチング素子３２に対応する駆動制御信号Ｖｃ１を駆動回路３５１に出力するとともに、オンタイミング切替のためのパターン信号Ｖｐをオンタイミング切替回路３５４及びオンタイミング切替回路３５５に出力するようになっている。オンタイミング切替回路３５５における、パターン信号Ｖｐの入力段には、反転素子が設けられている。すなわち、オンタイミング切替回路３５５は、オンタイミング切替回路３５４に入力されるパターン信号Ｖｐを反転した信号が入力されるようになっている。   The drive circuit 351 outputs a gate signal having a predetermined waveform to the on-timing switching circuit 354 and the on-timing switching circuit 355 based on a later-described driving control signal Vc1 output from the driving circuit control unit 353. . The drive circuit control unit 353 outputs a drive control signal Vc1 corresponding to the semiconductor switching element 32 that is turned on in advance to the drive circuit 351, and outputs a pattern signal Vp for switching on timing to the on timing switching circuit 354 and the on timing switching circuit 354. The signal is output to the timing switching circuit 355. An inverting element is provided at the input stage of the pattern signal Vp in the on-timing switching circuit 355. In other words, the on timing switching circuit 355 receives a signal obtained by inverting the pattern signal Vp input to the on timing switching circuit 354.

パターン信号Ｖｐは、具体的には、例えば、「Ｈｉｇｈ」の場合に上側第一素子３２１ａや下側第一素子３２２ａを先にオン（上側第二素子３２１ｂや下側第二素子３２２ｂを後にオン）する一方で、「Ｌｏｗ」の場合に上側第二素子３２１ｂや下側第二素子３２２ｂを先にオン（上側第一素子３２１ａや下側第一素子３２２ａを後にオン）するように生成される。また、このパターン信号Ｖｐは、各半導体スイッチング素子３２における発熱量が均一となるように生成される。）   Specifically, for example, when the pattern signal Vp is “High”, the upper first element 321a and the lower first element 322a are turned on first (the upper second element 321b and the lower second element 322b are turned on later). On the other hand, in the case of “Low”, the upper second element 321b and the lower second element 322b are turned on first (the upper first element 321a and the lower first element 322a are turned on later). . The pattern signal Vp is generated so that the amount of heat generated in each semiconductor switching element 32 is uniform. )

本変形例において、駆動回路制御部３５３とともに本発明の「駆動順序切替部」を構成する、オンタイミング切替回路３５４及び３５５は、所定の回路時定数でゲート電圧の立ち上がりタイミングを制御するための回路素子（抵抗、インダクタンス、及びコンデンサ）と、かかる回路時定数をパターン信号Ｖｐに基づいて切替えるスイッチング素子（トランジスタ）と、を備えている。なお、本変形例においては、オンタイミング切替回路３５４及び３５５は、同一の回路構成を有しているものとする。   In this modification, the on-timing switching circuits 354 and 355 constituting the “driving order switching unit” of the present invention together with the driving circuit control unit 353 are circuits for controlling the rising timing of the gate voltage with a predetermined circuit time constant. An element (resistance, inductance, and capacitor) and a switching element (transistor) that switches the circuit time constant based on the pattern signal Vp are provided. In this modification, it is assumed that the on-timing switching circuits 354 and 355 have the same circuit configuration.

かかる変形例の構成においては、上述の実施形態（図２参照）の構成に比して、駆動回路制御部３５３における処理負荷が良好に軽減される。なお、このようなオンタイミング切替回路３５４及び３５５の具体的回路構成は、当業者であれば、技術常識に基づいて容易に実現可能であるが、念のためにその一例を図１３に示す（なお、図１３（ｂ）においては、上述の例とは逆に、パターン信号Ｖｐが「Ｈｉｇｈ」の場合に上側第二素子３２１ｂや下側第二素子３２２ｂを先にオンするようになっている。）。   In the configuration of such a modified example, the processing load in the drive circuit control unit 353 is favorably reduced as compared with the configuration of the above-described embodiment (see FIG. 2). A specific circuit configuration of such on-timing switching circuits 354 and 355 can be easily realized by those skilled in the art based on common general technical knowledge, but an example thereof is shown in FIG. In FIG. 13B, contrary to the above example, when the pattern signal Vp is “High”, the upper second element 321b and the lower second element 322b are turned on first. .)

なお、上アーム３１１及び下アーム３１２のそれぞれにてオン動作順序を固定した場合であっても、インバータ回路３０の冷却系を適宜構成することで、複数の半導体スイッチング素子３２における発熱量の均一化を問題とすることなくサージ電圧が良好に抑制される。この場合の回路構成は、図２と同一のものでもよいし、図２とは異なるものであってもよい。図１４は、上側第一素子３２１ａと上側第二素子３２１ｂとのオン順序、及び下アーム３１２における下側第一素子３２２ａと下側第二素子３２２ｂとのオン順序を、上述の第一の手順で固定した場合の、制御回路３５の構成例（図２の回路構成に対する変形例）を示す。   Even when the on-operation order is fixed in each of the upper arm 311 and the lower arm 312, the heat generation amount in the plurality of semiconductor switching elements 32 can be made uniform by appropriately configuring the cooling system of the inverter circuit 30. The surge voltage is satisfactorily suppressed without causing a problem. The circuit configuration in this case may be the same as that in FIG. 2 or may be different from that in FIG. FIG. 14 shows the order of turning on the upper first element 321a and the upper second element 321b, and the order of turning on the lower first element 322a and the lower second element 322b in the lower arm 312. 2 shows a configuration example of the control circuit 35 (modified example of the circuit configuration of FIG. 2) when fixed by.

かかる構成においては、図２における駆動回路３５２に代えて、オンタイミング制御回路３５６が設けられている。オンタイミング制御回路３５６は、駆動回路３５１からの出力信号が入力されるとともに、上側第二素子３２１ｂ（下側第二素子３２２ｂ）に対するゲート信号を出力するようになっている。具体的には、このオンタイミング制御回路３５６は、駆動回路３５１から入力される、上側第一素子３２１ａ（下側第一素子３２２ａ）に対するゲート信号を、所定の回路時定数で遅延させるための回路素子（抵抗、インダクタンス、コンデンサ、等。）を備えている。   In such a configuration, an on timing control circuit 356 is provided instead of the drive circuit 352 in FIG. The on-timing control circuit 356 receives an output signal from the drive circuit 351 and outputs a gate signal for the upper second element 321b (lower second element 322b). Specifically, the on-timing control circuit 356 is a circuit for delaying the gate signal input from the drive circuit 351 for the upper first element 321a (lower first element 322a) with a predetermined circuit time constant. Elements (resistance, inductance, capacitor, etc.) are provided.

図１４に示された構成においては、図２に示された構成に比して、駆動回路制御部３５３における処理負荷が良好に軽減される。なお、このようなオンタイミング制御回路３５６の具体的回路構成は、当業者であれば、技術常識に基づいて容易に実現可能であるが、念のためにその一例を図１５に示す。   In the configuration illustrated in FIG. 14, the processing load in the drive circuit control unit 353 is reduced more favorably than in the configuration illustrated in FIG. 2. Such a specific circuit configuration of the on-timing control circuit 356 can be easily realized by those skilled in the art based on common general technical knowledge, but an example is shown in FIG. 15 just in case.

上アーム３１１や下アーム３１２にて、複数の半導体スイッチング素子３２が並列に接続される場合の、半導体スイッチング素子３２の並列個数は、上述の実施形態のような２個に限定されない。すなわち、ハーフブリッジ回路３１における上アーム３１１や下アーム３１２においては、３個以上の半導体スイッチング素子３２が並列に接続され得る。この場合、サージ電圧の抑制という観点からは、後からオンされる半導体スイッチング素子３２の個数は、先にオンされる半導体スイッチング素子３２の個数以上であることが好ましい。   When the plurality of semiconductor switching elements 32 are connected in parallel by the upper arm 311 and the lower arm 312, the number of parallel semiconductor switching elements 32 is not limited to two as in the above-described embodiment. That is, in the upper arm 311 and the lower arm 312 in the half bridge circuit 31, three or more semiconductor switching elements 32 can be connected in parallel. In this case, from the viewpoint of suppressing the surge voltage, the number of semiconductor switching elements 32 that are turned on later is preferably equal to or greater than the number of semiconductor switching elements 32 that are turned on first.

図１６は、上アーム３１１及び下アーム３１２のそれぞれにおいて、半導体スイッチング素子３２が６個並列に接続された例を示す（なお、図示の簡略化のため、図１に示されている寄生コンデンサ３４は、図１６においては図示が省略されているが、図１６における半導体スイッチング素子３２のそれぞれが寄生コンデンサ３４を備えることはいうまでもない。）。この場合、先にオンされる第一群の半導体スイッチング素子３２（上側第一素子３２１ａ及び下側第一素子３２２ａ）は、少なくとも１個設けられる。同様に、後からオンされる第二群の半導体スイッチング素子３２（上側第二素子３２１ｂ及び下側第二素子３２２ｂ）も、少なくとも１個設けられる。なお、図１６においては、６つ並列されているもののうちの中央寄りの４個については、第一群に属するのか第二群に属するのか不確定な状態で示されている。   FIG. 16 shows an example in which six semiconductor switching elements 32 are connected in parallel in each of the upper arm 311 and the lower arm 312 (for the sake of simplicity, the parasitic capacitor 34 shown in FIG. 16 is omitted in FIG. 16, but it goes without saying that each of the semiconductor switching elements 32 in FIG. 16 includes a parasitic capacitor 34). In this case, at least one semiconductor switching element 32 (the upper first element 321a and the lower first element 322a) that is turned on first is provided. Similarly, at least one second group of semiconductor switching elements 32 (an upper second element 321b and a lower second element 322b) that are turned on later are also provided. In FIG. 16, four of the six arranged in parallel are shown in an uncertain state as to whether they belong to the first group or the second group.

図１７は、図１６に示されている構成において、第一群が２個であり第二群が４個である場合の実装状態を示している（但しオン順序は上述の第一の手順に固定）。図１７に示されているように、基板４００上には、上側素子ランド４０１と、下側素子ランド４０２と、が形成されている。上側素子ランド４０１には、上アーム３１１を構成する半導体スイッチング素子３２が搭載されている。下側素子ランド４０２には、下アーム３１２を構成する半導体スイッチング素子３２が搭載されている。また、上側素子ランド４０１及び下側素子ランド４０２においては、第一群を構成する半導体スイッチング素子３２と第二群を構成する半導体スイッチング素子３２とが、可能な範囲で隣り合わせとなるとともに、互いの距離が可能な範囲で最小となるように、６つの半導体スイッチング素子３２の各々が配置されている。   FIG. 17 shows the mounting state when the first group has two pieces and the second group has four pieces in the configuration shown in FIG. 16 (however, the turn-on order is the same as the above first procedure). Fixed). As shown in FIG. 17, an upper element land 401 and a lower element land 402 are formed on the substrate 400. On the upper element land 401, the semiconductor switching element 32 constituting the upper arm 311 is mounted. On the lower element land 402, the semiconductor switching element 32 constituting the lower arm 312 is mounted. In the upper element land 401 and the lower element land 402, the semiconductor switching elements 32 constituting the first group and the semiconductor switching elements 32 constituting the second group are adjacent to each other as much as possible, and Each of the six semiconductor switching elements 32 is arranged so as to minimize the distance within a possible range.

図１８は、図１６に示されている構成において、第一群すなわち上側第一素子３２１ａ及び下側第一素子３２２ａのそれぞれの個数を変化させた場合の、サージ電圧（但しシミュレーション結果）の変化を示すグラフである（但しオン順序は上述の第一の手順に固定）。なお、図１８におけるシミュレーション条件は、上述と同様である。また、図中の「第一群個数」が「６」の場合は、上アーム３１１（下アーム３１２）における６個の半導体スイッチング素子３２がすべて上側第一素子３２１ａ（下側第一素子３２２ａ）の場合であって、これは比較例に対応する。   FIG. 18 shows a change in surge voltage (however, a simulation result) when the number of each of the first group, that is, the upper first element 321a and the lower first element 322a is changed in the configuration shown in FIG. (However, the ON order is fixed to the above-mentioned first procedure). The simulation conditions in FIG. 18 are the same as described above. When the “first group number” in the figure is “6”, all of the six semiconductor switching elements 32 in the upper arm 311 (lower arm 312) are the upper first elements 321a (lower first elements 322a). This corresponds to the comparative example.

図１８に示されている結果から明らかなように、第一群と第二群との個数比ｒ＝（第一群の個数）／（第二群の個数）の値は、小さい方が好ましい。これは、第二群に属する半導体スイッチング素子３２の比率が大きくなることで、当該半導体スイッチング素子３２に付随する寄生コンデンサ３４が多数並列接続されて、上述のようなメカニズムでサージ電圧を抑制するための容量が大きくなるためである。   As is clear from the results shown in FIG. 18, the value of the number ratio r = (number of first group) / (number of second group) between the first group and the second group is preferably smaller. . This is because the ratio of the semiconductor switching elements 32 belonging to the second group is increased, and a large number of parasitic capacitors 34 associated with the semiconductor switching elements 32 are connected in parallel to suppress the surge voltage by the mechanism described above. This is because the capacity increases.

なお、上述の実施形態のように、オン順序を固定とせず切替可能とする場合、上述の個数比ｒは１に近い値であることが好ましい（より好ましくは１である）。これにより、サージ電圧の抑制と、発熱状態の均一化とが図られる。   Note that when the on-order is not fixed and switching is possible as in the above-described embodiment, the number ratio r is preferably a value close to 1 (more preferably 1). Thereby, suppression of a surge voltage and equalization of a heat generation state are achieved.

上アーム３１１と下アーム３１２とで、半導体スイッチング素子３２の並列個数が異なっていてもよい。この場合、上アーム３１１における第一群と第二群との個数比率と、下アーム３１２における個数比率とは、可及的に近い値（より好ましくは同じ値）となるように設定されることが好ましい。   The upper arm 311 and the lower arm 312 may have different numbers of parallel semiconductor switching elements 32. In this case, the number ratio between the first group and the second group in the upper arm 311 and the number ratio in the lower arm 312 are set to be as close as possible (more preferably the same value). Is preferred.

上アーム３１１を構成する複数の半導体スイッチング素子３２（上述の実施形態における上側第一素子３２１ａ及び上側第二素子３２１ｂ）は、同じものであってもよいし、異なるものであってもよい。下アーム３１２についても同様である。また、複数の半導体スイッチング素子３２が並列に接続されているのは、上アーム３１１と下アーム３１２とのうちのいずれか一方のみであってもよい。   The plurality of semiconductor switching elements 32 (the upper first element 321a and the upper second element 321b in the above-described embodiment) constituting the upper arm 311 may be the same or different. The same applies to the lower arm 312. Further, the plurality of semiconductor switching elements 32 may be connected in parallel to only one of the upper arm 311 and the lower arm 312.

本発明の適用対象は、厳密な「ハーフブリッジ回路」に限定されない。すなわち、例えば、いわゆる「フルブリッジ回路」は、並列する２つのハーフブリッジ回路からなるものと解釈することができる。よって、本発明は、このような、半導体スイッチング素子３２からなるフルブリッジ回路における、少なくとも一方のハーフブリッジ部分に対して、好適に適用可能であることは、いうまでもない。   The application target of the present invention is not limited to a strict “half-bridge circuit”. That is, for example, a so-called “full bridge circuit” can be interpreted as comprising two half bridge circuits in parallel. Therefore, it goes without saying that the present invention can be suitably applied to at least one half bridge portion in such a full bridge circuit including the semiconductor switching elements 32.

Ｓ…車載電動機システム、１０…負荷、２０…直流電源、３０…インバータ回路、３１…ハーフブリッジ回路、３１１…上アーム、３１２…下アーム、３２…半導体スイッチング素子、３３…フリーホイールダイオード、３４…寄生コンデンサ、３５…制御回路、３５３…駆動回路制御部。   S: In-vehicle motor system, 10: Load, 20: DC power supply, 30 ... Inverter circuit, 31 ... Half bridge circuit, 311 ... Upper arm, 312 ... Lower arm, 32 ... Semiconductor switching element, 33 ... Free wheel diode, 34 ... Parasitic capacitor, 35... Control circuit, 353.

Claims (5)

付随する還流ダイオード成分及び容量成分を有する複数の半導体スイッチング素子（３２）によって形成され、直流電源（２０）における一対の端子間に設けられた、ハーフブリッジ回路（３１）と、
前記ハーフブリッジ回路に設けられた複数の前記半導体スイッチング素子の各々に向けて駆動信号を出力するように設けられた、制御回路（３５）と、
を備えた、半導体装置（３０）であって、
前記ハーフブリッジ回路における一つのアーム（３１２）には、第一の半導体スイッチング素子（３２２ａ）と第二の半導体スイッチング素子（３２２ｂ）とが並列に設けられ、
前記制御回路は、前記第一の半導体スイッチング素子及び前記第二の半導体スイッチング素子がともにオフである状態から、前記第二の半導体スイッチング素子をオフに保持しつつ前記第一の半導体スイッチング素子をオンさせ、所定時間経過後に、前記第一の半導体スイッチング素子をオンに保持しつつ前記第二の半導体スイッチング素子をオンさせるように、前記駆動信号を出力し、
前記所定時間は、
前記所定時間をＴｄ、
前記第一の半導体スイッチング素子をオンさせた時刻をｔ１、
かかる時刻ｔ１の後であって、前記第二の半導体スイッチング素子における前記容量成分からの放電が開始する時刻をｔｄ、とすると、
Ｔｄ>ｔｄ−ｔ１
であることを特徴とする、半導体装置。 A half-bridge circuit (31) formed by a plurality of semiconductor switching elements (32) having accompanying free-wheeling diode components and capacitive components and provided between a pair of terminals in the DC power supply (20);
A control circuit (35) provided to output a drive signal toward each of the plurality of semiconductor switching elements provided in the half-bridge circuit;
A semiconductor device (30) comprising:
One arm (312) in the half-bridge circuit is provided with a first semiconductor switching element (322a) and a second semiconductor switching element (322b) in parallel,
The control circuit turns on the first semiconductor switching element while keeping the second semiconductor switching element off from a state where both the first semiconductor switching element and the second semiconductor switching element are off. And after a predetermined time has passed, the drive signal is output so as to turn on the second semiconductor switching element while holding the first semiconductor switching element on ,
The predetermined time is
The predetermined time is Td,
The time when the first semiconductor switching element is turned on is t1,
If the time after the time t1 and when the discharge from the capacitive component in the second semiconductor switching element starts is td,
Td> td-t1
A semiconductor device characterized by the above. 請求項１に記載の半導体装置であって、
前記所定時間Ｔｄは、
前記容量成分における容量をＣ、
前記容量成分からの放電時の放電電流が、前記第一の半導体スイッチング素子と前記第二の半導体スイッチング素子との間で形成されるループ状回路を通流する際の、当該ループ状回路における抵抗値をＲｄ，インダクタンス値をＬｄとし、
α＝Ｒｄ／（２・Ｌｄ）、β＝｛４・（Ｌｄ／Ｃ）−Ｒｄ２｝１／２
とすると、
Ｔｄ＝ｔｄ−ｔ１＋｛ａｒｃｔａｎ（β／α）｝／β
であることを特徴とする、半導体装置。 The semiconductor device according to claim 1 ,
The predetermined time Td is:
The capacity in the capacity component is C,
A resistance in the loop circuit when a discharge current from the capacitive component flows through the loop circuit formed between the first semiconductor switching element and the second semiconductor switching element. The value is Rd, the inductance value is Ld,
α = Rd / (2 · Ld), β = {4 · (Ld / C) −Rd2} 1/2
Then,
Td = td−t1 + {arctan (β / α)} / β
A semiconductor device characterized by the above. 請求項１又は２のいずれかに記載の半導体装置であって、
前記第二の半導体スイッチング素子の個数は、前記第一の半導体スイッチング素子の個数以上であることを特徴とする、半導体装置。 The semiconductor device according to claim 1 , wherein
The number of said 2nd semiconductor switching elements is more than the number of said 1st semiconductor switching elements, The semiconductor device characterized by the above-mentioned. 請求項１〜３のうちのいずれか１項に記載の半導体装置であって、
前記制御回路は、
前記第一の半導体スイッチング素子及び前記第二の半導体スイッチング素子がともにオフである状態から、前記第二の半導体スイッチング素子をオフに保持しつつ前記第一の半導体スイッチング素子をオンさせ、前記所定時間経過後に、前記第一の半導体スイッチング素子をオンに保持しつつ前記第二の半導体スイッチング素子をオンさせる、第一の手順の後に、
前記第一の半導体スイッチング素子及び前記第二の半導体スイッチング素子がともにオフである状態から、前記第一の半導体スイッチング素子をオフに保持しつつ前記第二の半導体スイッチング素子をオンさせ、前記所定時間経過後に、前記第二の半導体スイッチング素子をオンに保持しつつ前記第一の半導体スイッチング素子をオンさせる、第二の手順を実行可能に構成されたことを特徴とする、半導体装置。 The semiconductor device according to any one of claims 1 to 3 ,
The control circuit includes:
From a state where both the first semiconductor switching element and the second semiconductor switching element are off, the first semiconductor switching element is turned on while holding the second semiconductor switching element off, and the predetermined time After the first procedure, after turning on the second semiconductor switching element while holding the first semiconductor switching element on,
From the state in which both the first semiconductor switching element and the second semiconductor switching element are off, the second semiconductor switching element is turned on while holding the first semiconductor switching element off, and the predetermined time A semiconductor device configured to execute a second procedure of turning on the first semiconductor switching element while the second semiconductor switching element is kept on after the elapse of time. 請求項４に記載の半導体装置であって、
前記制御回路は、
前記第一の半導体スイッチング素子と前記第二の半導体スイッチング素子とのオン順序の先後を切替える、駆動順序切替部（３５３）を備えたことを特徴とする、半導体装置。 The semiconductor device according to claim 4 ,
The control circuit includes:
A semiconductor device comprising: a drive order switching unit (353) for switching the on / off order of the first semiconductor switching element and the second semiconductor switching element.
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