JP5965497B2 - Variable capacity array - Google Patents
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Description
本発明は、同一基板上に複数の可変容量素子を備えた可変容量アレイに関するものである。 The present invention relates to a variable capacitance array including a plurality of variable capacitance elements on the same substrate.
従来、シグナル線と容量電極との対向面積が相違する4つのデジタル可変容量素子で16通りの静電容量を実現したMEMS(Micro Electro Mechanical Systems)可変容量が知られている。このMEMS可変容量では、4つのデジタル可変容量素子間で、容量電極に対して大小異なる開口部を1または複数形成することで、シグナル線との対向面積を相違させている(非特許文献1参照)。 2. Description of the Related Art Conventionally, a MEMS (Micro Electro Mechanical Systems) variable capacitor has been known in which 16 types of capacitance are realized by four digital variable capacitors having different facing areas between a signal line and a capacitor electrode. In this MEMS variable capacitor, one or a plurality of openings different in size with respect to the capacitor electrode are formed between the four digital variable capacitor elements, thereby making the opposed area to the signal line different (see Non-Patent Document 1). ).
しかしながら、従来のMEMS可変容量(可変容量アレイ)では、4つのデジタル可変容量素子間で、容量電極に形成する開口部が大小異なることから、エッチング剤のまわり方等に違いが生じ、開口部を狙い通りに(マスクパターン通りに)形成することが困難であった。このような製造プロセス上のばらつきから、特にデジタル可変容量素子の数が多い場合に、デジタル可変容量素子間における対向面積の比(例えば1:2:4:8・・・)が不揃いとなる。したがって、MEMS可変容量が静電容量のリニアリティに劣るものとなっていた。
これに対し、同一構造の可変容量素子を、それぞれ例えば1個、2個、4個、8個備えた4組の可変容量部を設け、各可変容量部内で可変容量素子を同一動作させることで、従来のMEMS可変容量と同様に、16通りの静電容量を実現することが考えられる。しかしながら、この場合には、MEMS可変容量における静電容量のリニアリティは確保できるが、チップ面積が大きくなってしまう。However, in the conventional MEMS variable capacitor (variable capacitor array), the openings formed in the capacitor electrodes are different in size between the four digital variable capacitor elements. It was difficult to form as intended (according to the mask pattern). Due to such variations in the manufacturing process, particularly when the number of digital variable capacitance elements is large, the ratio of facing areas (for example, 1: 2: 4: 8...) Between the digital variable capacitance elements becomes uneven. Therefore, the MEMS variable capacitor is inferior to the linearity of the capacitance.
On the other hand, by providing four sets of variable capacitance units each having, for example, one, two, four, and eight variable capacitance elements having the same structure, the variable capacitance elements are operated in the same manner in each variable capacitance unit. As with the conventional MEMS variable capacitor, it is conceivable to realize 16 kinds of capacitance. However, in this case, the linearity of the capacitance in the MEMS variable capacitor can be ensured, but the chip area becomes large.
本発明は、チップ面積が大きくなることなく、静電容量のリニアリティに優れた可変容量アレイを提供することを目的とする。 An object of the present invention is to provide a variable capacitance array having excellent capacitance linearity without increasing the chip area.
本発明の可変容量アレイは、同一基板上に設けられたn個の可変容量素子を、備え、各可変容量素子は、第1電極と、第1電極と対向する第2電極と、第1電極に対し、第2電極を離接させる駆動部と、を有し、第1電極および第2電極のうち一方の電極は、他方の電極と対向する対向面に、1個以上の突出部が突出形成され、n個の可変容量素子間で、各突出部が同一の形状および大きさに形成されていると共に、突出部の個数が相違することを特徴とする。ただし、nは2以上の整数である。 The variable capacitance array of the present invention includes n variable capacitance elements provided on the same substrate, and each variable capacitance element includes a first electrode, a second electrode facing the first electrode, and a first electrode. In contrast, the first electrode and the second electrode have one or more projecting portions projecting on a facing surface facing the other electrode. The protrusions are formed in the same shape and size among the n variable capacitance elements, and the number of protrusions is different. However, n is an integer of 2 or more.
この構成によれば、一方の電極に突出部が形成されているため、各可変容量素子における第1電極と第2電極との近接時(ON時)の静電容量は、一方の電極に形成された突出部と他方の電極との対向面積で決まる。また、各突出部が、n個の可変容量素子間で同一の形状および大きさ(面積)に形成されているため、n個の可変容量素子間における対向面積の比は、突出部の個数の比と等しくなる。したがって、n個の可変容量素子間における第1電極と第2電極との近接時(ON時)の静電容量の比は、突出部の個数の比と等しくなる。さらに、各突出部は、n個の可変容量素子間で同一の形状および大きさであるため、エッチング剤のまわり方の違い等、製造プロセス上のばらつきの影響を受けることなく、各突出部を均等に形成することができる。これゆえ、n個の可変容量素子間における第1電極と第2電極との近接時(ON時)の静電容量の比が、突出部の個数の比と正確に等しくなる。したがって、チップ面積が大きくなることなく、可変容量アレイにおける静電容量のリニアリティを高めることができる。 According to this configuration, since the protruding portion is formed on one of the electrodes, the capacitance when the first electrode and the second electrode in each variable capacitance element are close to each other (when ON) is formed on the one electrode. It is determined by the facing area between the projected portion and the other electrode. In addition, since each protrusion is formed in the same shape and size (area) among the n variable capacitance elements, the ratio of the facing area between the n variable capacitance elements is the number of the protrusions. Equal to the ratio. Therefore, the ratio of the capacitance when the first electrode and the second electrode are close (on) between the n variable capacitance elements is equal to the ratio of the number of protrusions. Furthermore, since each protrusion has the same shape and size among the n variable capacitance elements, each protrusion is not affected by variations in the manufacturing process, such as differences in the way the etching agent is wrapped. It can be formed evenly. For this reason, the capacitance ratio when the first electrode and the second electrode are close to each other among the n variable capacitance elements (when ON) is exactly equal to the ratio of the number of protrusions. Therefore, the linearity of capacitance in the variable capacitance array can be increased without increasing the chip area.
以下、添付の図面を参照して、本発明の一実施形態に係る可変容量アレイについて説明する。この可変容量アレイは、MEMSデバイスであり、半導体集積回路作製技術を用いて、シリコン基板などの半導体基板上に、電子回路および機械構造を作り込むことで構成されている。 Hereinafter, a variable capacitance array according to an embodiment of the present invention will be described with reference to the accompanying drawings. This variable capacitance array is a MEMS device, and is configured by forming an electronic circuit and a mechanical structure on a semiconductor substrate such as a silicon substrate using a semiconductor integrated circuit manufacturing technique.
図1に示すように、可変容量アレイ1は、6個の可変容量素子10で構成されている。6個の可変容量素子10は、同一のシリコン基板2において、Y方向(図1の上下方向)に沿って並設されている。シリコン基板2の表面には、絶縁層3が成膜されており、この絶縁層3上に、6個の可変容量素子10が形成されている。
As shown in FIG. 1, the
6個の可変容量素子10は、後述する固定側突出部14の個数が異なる点を除き、互いに同じ構成を有している。6個の可変容量素子10は、詳細は後述するが、それぞれ、2mC[pF](mは0〜5のいずれかの整数)とCmin[pF](実質的に0[pF])とで2値的に静電容量を可変する。これにより、可変容量アレイ1は、全体として、26通り(6ビット)の静電容量を等間隔(C[pF]間隔)で可変できるようになっている。
なお、可変容量素子10の個数は、2個以上であれば特に限定されるものではないが、可変容量素子10の個数が多い(6個以上)ほど、従来の構成では製造プロセス上のばらつきの影響を受けやすいため、本発明が有用である。The six
The number of
図1および図2に示すように、各可変容量素子10は、絶縁層3上でY方向に延在する固定容量電極11と、固定容量電極11と対向する可動容量電極12と、可動容量電極12のX方向(図1の左右方向)の両外側に設けられた一対の静電アクチュエーター13とを備えている。可動容量電極12と静電アクチュエーター13とは、絶縁体で構成された接続部15を介して接続されている。固定容量電極11は、単一のものが、6個の可変容量素子10に共通して用いられる。また、詳細は後述するが、固定容量電極11は、その上面(可動容量電極12と対向する対可動対向面11a)に、固定側突出部14が突出形成されている。
As shown in FIGS. 1 and 2, each
ここでは、固定容量電極11は、RF(Radio Frequency)信号が流れる電極であり、可動容量電極12は、グランド接続される電極である。各可変容量素子10における固定容量電極11と可動容量電極12との距離が変動して、可変容量アレイ1における静電容量が変動すると、RF信号が流れる固定容量電極11の電位が変化し、それに応じたRF電圧が、固定容量電極11および可動容量電極12から出力される。
Here, the
静電アクチュエーター13は、固定容量電極11に対して可動容量電極12を離接させる。静電アクチュエーター13により、可動容量電極12が固定容量電極11に向かって駆動すると、可動容量電極12の下面(固定容量電極11と対向する対固定対向面12a)を覆う容量側絶縁膜16が、固定容量電極11と接触する(図2(b)参照)。すなわち、容量側絶縁膜16は、固定容量電極11と可動容量電極12との接触による短絡を防止している。容量側絶縁膜16の厚さ(Tc)は、数十nm程度である。なお、本実施形態では、可動容量電極12は、一対の静電アクチュエーター13により、両持ち構造(ブリッジ構造)となっているが、これを片持ち構造(カンチレバー構造)としてもよい。The
各静電アクチュエーター13は、絶縁層3上に形成された固定駆動電極21と、固定駆動電極21に対向する可動駆動電極22とを備えている。可動駆動電極22のX方向内側の端部は、接続部15を介して可動容量電極12に接続されている。一方、可動駆動電極22のX方向外側には、バネ構造部23が一体に形成されている。バネ構造部23の端部は、絶縁層3上に突設されたアンカー24に接続されている。
Each
そして、静電アクチュエーター13は、固定駆動電極21と可動駆動電極22との間に駆動電圧が印加されると、両電極間に静電気力が生じ、可動駆動電極22が固定駆動電極21に引き寄せられ、固定駆動電極21の表面を覆う駆動側絶縁膜25と接触する。これにより、可動駆動電極22と接続された可動容量電極12が固定容量電極11に近づき、固定容量電極11と可動容量電極12との距離が短くなる(図2(b)参照)。つまり、静電容量がCon(後述する)[pF]へと変化する。When the drive voltage is applied between the
一方、固定駆動電極21と可動駆動電極22との間の駆動電圧の印加が解除されると、両電極間の静電気力がなくなり、バネ構造部23のバネ力により、可動駆動電極22が固定駆動電極21から離れる。これにより、可動駆動電極22と接続された可動容量電極12が固定容量電極11から離れ、固定容量電極11と可動容量電極12との距離が長くなる(図2(a)参照)。つまり、静電容量がCoff(後述する)[pF]へと変化する。On the other hand, when the application of the drive voltage between the
このようにして、静電アクチュエーター13は、可動容量電極12を固定容量電極11に対して離接させ、これにより、各可変容量素子10における静電容量が2値的に変化する。なお、本実施形態では、可動容量電極12を駆動するアクチュエーター(駆動部)として、静電型のものを用いたが、これに限定されるものではなく、例えば、圧電型、電磁型、熱型のものを用いてもよい。
Thus, the
続いて、図3を参照して、固定容量電極11に形成された固定側突出部14について説明する。固定側突出部14は、6個の可変容量素子10において、それぞれ2m個形成されている(mは、0から5のいずれかの整数であって、可変容量素子10ごとに異なる数である)。すなわち、図1に示したように、6個の可変容量素子10は、図示上側の可変容量素子10から順に、1個、2個、4個、8個、16個、32個の固定側突出部14を有している。各固定側突出部14は、可動容量電極12と対向する対可動対向面11aに突出形成されている。さらに、各固定側突出部14は、6個の可変容量素子10間で、同一の形状および大きさに形成されている。各固定側突出部14の高さ(T1)は、例えば数百nm程度である。Next, with reference to FIG. 3, the fixed-
なお、6個の可変容量素子10における固定側突出部14の個数のパターンは、これに限定されるものではなく任意であるが、2m×p個(例えば、3個、6個、12個、24個、48個、96個)であれば、6個の可変容量素子10によって26通りの静電容量を等間隔で得ることができる。また、本実施形態では、各固定側突出部14は、四角柱状に形成されているが、これに限定されるものではなく、例えば円柱状であってもよい。Note that the pattern of the number of the fixed-
ここで、各可変容量素子10において、可動容量電極12が固定容量電極11から離れたOFF時の静電容量(Coff)、および可動容量電極12が固定容量電極11に近づいたON時の静電容量(Con)は、それぞれ数式(1)、数式(2)で与えられる。
数式(2)において、Tc/εrc<<T1であるから、各可変容量素子10におけるON時の静電容量(Con)は、(S2)にはよらず、固定側突出部14と可動容量電極12との対向面積(S1)によって実質的に決定され、数式(3)で表される。
以上の構成を有する可変容量アレイ1は、MEMS技術を用いて適宜設計可能であるが、図4を参照して、シリコン基板2上に固定容量電極11および固定側突出部14を形成する製造プロセスの一例について説明する。まず、絶縁層3を形成したシリコン基板2上に、第1導電層31および第2導電層32を順に成膜する(図4(a)参照)。続いて、第2導電層32上に、固定側突出部14に対応した第2レジストパターン34を形成する(図4(b)参照)。続いて、第2レジストパターン34をマスクにして、第2導電層32をエッチングする。エッチングされた第2導電層32が、固定側突出部14となる(図4(c)参照)。このとき、各固定側突出部14(これに対応するマスクパターン)は、6個の可変容量素子10間で同一の形状および大きさであるため、エッチング剤のまわり方の違い等による影響を受けることなく、各固定側突出部14が均等に形成される。
The
エッチング後、第2レジストパターン34を除去すると共に、第1導電層31および第2導電層32(固定側突出部14)上に、固定容量電極11に対応した第1レジストパターン33を形成する(図4(d)参照)。続いて、第1レジストパターン33をマスクにして、第1導電層31をエッチングする。エッチングされた第1導電層31が、固定容量電極11となる(図4(e)参照)。エッチング後、第1レジストパターン33を除去し、シリコン基板2上に形成された固定容量電極11および固定側突出部14を得る(図4(f)参照)。
After the etching, the second resist
さらに、図5を参照して、シリコン基板2上に固定容量電極11および固定側突出部14を形成する製造プロセスの他の例について説明する。まず、絶縁層3を形成したシリコン基板2上に、第1導電層31を成膜する(図5(a)参照)。続いて、第1導電層31上に、固定容量電極11に対応した第1レジストパターン33を形成する(図5(b)参照)。続いて、第1レジストパターン33をマスクにして、第1導電層31をエッチングする。エッチングされた第1導電層31が、固定容量電極11となる(図5(c)参照)。
Further, another example of the manufacturing process for forming the fixed
エッチング後、第1レジストパターン33を除去すると共に、絶縁層3および第1導電層31(固定容量電極11)上に、第2導電層32を成膜する(図5(d)参照)。続いて、第2導電層32上に、固定側突出部14に対応した第2レジストパターン34を形成する(図5(e)参照)。続いて、第2レジストパターン34をマスクにして、第2導電層32をエッチングする。エッチングされた第2導電層32が、固定側突出部14となる(図5(f)参照)。ここでも、各固定側突出部14(これに対応するマスクパターン)は、6個の可変容量素子10間で同一の形状および大きさであるため、エッチング剤のまわり方の違い等による影響を受けることなく、各固定側突出部14が均等に形成される。そして、エッチング後、第2レジストパターン34を除去し、シリコン基板2上に形成された固定容量電極11および固定側突出部14を得る(図5(g)参照)。
なお、この変形例においては、第2導電層32のエッチングにおいて、第1導電層31(固定容量電極11)の周辺部に形成された第2導電層32が、断面略扇形状の残部32aとなって残るため、形状が不安定となる。また、この残部32aが製造プロセス中に取れてトラブルを起こすおそれもある。このため、図4に示した製造プロセスのほうが、より好ましい。After the etching, the first resist
In this modification, in the etching of the second
以上のように、本実施形態の可変容量アレイ1によれば、固定容量電極11に固定側突出部14が形成されているため、各可変容量素子10における固定容量電極11と可動容量電極12との近接時(ON時)の静電容量は、固定側突出部14と可動容量電極12との対向面積で決まる。また、各固定側突出部14が、6個の可変容量素子10間で、同一の形状および大きさ(面積)に形成されているため、6個の可変容量素子10間における対向面積の比は、固定側突出部14の個数の比と等しくなる。したがって、6個の可変容量素子10間におけるON時の静電容量の比は、固定側突出部14の個数の比と等しくなる。さらに、各固定側突出部14は、6個の可変容量素子10間で同一の形状および大きさであるため、エッチング剤のまわり方の違い等、製造プロセス上のばらつきの影響を受けることなく、各固定側突出部14を均等に形成することができる。このため、6個の可変容量素子10間におけるON時の静電容量の比が、固定側突出部14の個数の比と正確に等しくなる。したがって、チップ面積が大きくなることなく、可変容量アレイ1における静電容量のリニアリティを高めることができる。
As described above, according to the
次に、図6ないし図8を参照して、可変容量素子10の変形例について説明する。上記の実施形態では、固定容量電極11の対可動対向面11aに固定側突出部14を形成したが、これに代えて、可動容量電極12の対固定対向面12aに可動側突出部17を形成するようにしてもよい(図6参照)。この場合、固定側突出部14と同様に、可動側突出部17を、6個の可変容量素子10において、それぞれ2m個(mは、0から5のいずれかの整数であって、可変容量素子10ごとに異なる数である)形成すると共に、6個の可変容量素子10間で、同一の形状および大きさに形成する。なお、固定容量電極11の対可動対向面11aには、容量側絶縁膜16が形成される。Next, a modified example of the
さらに、上記の実施形態では、容量側絶縁膜16を、可動容量電極12の対固定対向面12aに形成したが、容量側絶縁膜16の位置はこれに限定されるものではない。例えば、容量側絶縁膜16を、対固定対向面12aに代え、各固定側突出部14の先端面に形成してもよく(図7(a1)(a2)参照)、対固定対向面12aに形成すると共に各固定側突出部14の先端面に形成してもよい(図7(b1)(b2)参照)。なお、各固定側突出部14の先端面に形成される容量側絶縁膜16は、図7(a1)および図7(b1)に示したように、複数の固定側突出部14に亘って連続していてもよく、或いは、図7(a2)および図7(b2)に示したように、各固定側突出部14ごとに形成してもよい。
Furthermore, in the above-described embodiment, the capacitor-
また、容量側絶縁膜16を、各固定側突出部14の基端部に形成してもよく(図7(c1)(c2)参照)、これに加え、各固定側突出部14の先端面に形成してもよい(図7(d1)(d2)参照)。各固定側突出部14の基端部に形成される容量側絶縁膜16は、図7(c1)および図7(d1)に示したように、複数の固定側突出部14に亘って連続していてもよく、或いは、図7(c2)および図7(d2)に示したように、各固定側突出部14ごとに形成してもよい。また、図7(d1)(d2)に示したように、容量側絶縁膜16を、各固定側突出部14の先端面と基端部の双方に形成してもよい。さらに、容量側絶縁膜16を、各固定側突出部14の基端部と先端部との間に形成してもよい(図7(e1)(e2)参照)。この場合、容量側絶縁膜16を間に挟んだ各固定側突出部14の先端部と基端部とで、可動容量電極12に対向する面積が等しくてもよく(図7(e1)参照)、異なってもよい(図7(e2)参照)。また、容量側絶縁膜16を、各固定側突出部14の基端部と先端部との間に加え、各固定側突出部14の先端面および基端部の少なくとも一方に形成してもよい。なお、容量側絶縁膜16に代えて、可動容量電極12が固定容量電極11(固定側突出部14)に近接した際に、空隙(エアーギャップ)を形成する構成であってもよい。これらの変形例は、可動容量電極12に可動側突出部17を形成した場合にも、同様に適用可能である。
Further, the capacitor-
さらに、本実施形態では、各可変容量素子10において、固定容量電極11を単一のもので構成したが、図8に示すように、X方向に並設した2つの電極に分けてこれを構成してもよい。この場合、例えば、一方の固定容量電極11を、RF信号が流れる電極とし、他方の固定容量電極11を、グランド接続される電極とする。また、2つの固定容量電極11には、それぞれ固定側突出部14が形成される。各可変容量素子10における静電容量は、一方の固定容量電極11と可動容量電極12との間の静電容量と、可動容量電極12と他方の固定容量電極11との間の静電容量とが直列接続されて構成される。6個の可変容量素子10間において、この直接続された静電容量の比が、例えば、1:2:4:8:16:32となるようにする。この場合、固定側突出部14の個数を、例えば、各可変容量素子10における2つの固定容量電極11間で同数ずつとし、且つ6個の可変容量素子10間で、1:2:4:8:16:32の比となるように形成すればよい。
Further, in this embodiment, each
また、図1、図2、図6、図7および図8では、固定容量電極11および可動容量電極12の一方のみに、突出部(固定側突出部14または可動側突出部17)のある構造をしめしたが、図9のように、固定容量電極11および可動容量電極12の双方に突出部(固定側突出部14および可動側突出部17)があってもよい。この場合、各可変容量素子10において、可動容量電極12が固定容量電極11から離れたOFF時の静電容量(Coff)、および可動容量電極12が固定容量電極11に近づいたON時の静電容量(Con)は、それぞれ数式(4)、数式(5)で与えられる。
数式(5)において、Tc/εrc<<T1、且つTc/εrc<<T2であるから、各可変容量素子10におけるON時の静電容量(Con)は、(S2)、(S3)および(S4)にはよらず、固定側突出部14と可動側突出部17との対向面積(S1)によって実質的に決定され、数式(6)で表される。
1:可変容量アレイ、10:可変容量素子、11:固定容量電極、11a:対可動対向面、12:可動容量電極、12a:対固定対向面、13:静電アクチュエーター、14:固定側突出部、16:容量側絶縁膜、17:可動側突出部 DESCRIPTION OF SYMBOLS 1: Variable capacity | capacitance array, 10: Variable capacity | capacitance element, 11: Fixed capacity | capacitance electrode, 11a: A movable opposing surface, 12: A movable capacitive electrode, 12a: A fixed opposing surface, 13: Electrostatic actuator, 14: Fixed side protrusion part 16: Capacitance side insulating film, 17: Movable side protrusion
Claims (8)
前記各可変容量素子は、
第1電極と、
前記第1電極と対向する第2電極と、
前記第1電極に対し、前記第2電極を離接させる駆動部と、を有し、
前記第1電極および前記第2電極のうち一方の電極は、他方の電極と対向する対向面に、1個以上の突出部が突出形成され、
前記n個の可変容量素子間で、前記各突出部が同一の形状および大きさに形成されていると共に、前記突出部の個数が相違することを特徴とする可変容量アレイ。
ただし、nは2以上の整数である。N variable capacitance elements provided on the same substrate,
Each of the variable capacitance elements is
A first electrode;
A second electrode facing the first electrode;
A drive unit for separating and contacting the second electrode with respect to the first electrode;
One of the first electrode and the second electrode has one or more protruding portions formed on the opposing surface facing the other electrode,
The variable capacitor array, wherein the protrusions are formed in the same shape and size between the n variable capacitor elements, and the number of the protrusions is different.
However, n is an integer of 2 or more.
前記n個の可変容量素子間で、前記各凸部が同一の形状および大きさに形成されていると共に、前記凸部の個数が相違することを特徴とする請求項1ないし5のいずれかに記載の可変容量アレイ。The other electrode has one or more protrusions corresponding to the protrusions protruding on the facing surface facing the one electrode on which the protrusions are formed,
6. The n number of variable capacitors, wherein each of the convex portions is formed in the same shape and size, and the number of the convex portions is different. The variable capacitance array described.
ただし、mは、0から(n−1)のいずれかの整数であって、前記可変容量素子ごとに異なる数である。pは、1以上の整数であって、前記n個の可変容量素子に共通の数である。The variable capacitance array according to claim 1, wherein each of the variable capacitance elements has 2 m × p protrusions.
Here, m is an integer from 0 to (n−1), and is a different number for each variable capacitance element. p is an integer of 1 or more, and is a number common to the n variable capacitance elements.
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