JP5963316B2 - 生成装置、生成方法、及び、プログラム - Google Patents
生成装置、生成方法、及び、プログラム Download PDFInfo
- Publication number
- JP5963316B2 JP5963316B2 JP2014030275A JP2014030275A JP5963316B2 JP 5963316 B2 JP5963316 B2 JP 5963316B2 JP 2014030275 A JP2014030275 A JP 2014030275A JP 2014030275 A JP2014030275 A JP 2014030275A JP 5963316 B2 JP5963316 B2 JP 5963316B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- sequence
- error
- vectors
- partial sequences
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 46
- 238000012360 testing method Methods 0.000 claims description 308
- 239000013598 vector Substances 0.000 claims description 175
- 238000000605 extraction Methods 0.000 claims description 64
- 239000000284 extract Substances 0.000 claims description 16
- 125000004122 cyclic group Chemical group 0.000 claims description 8
- 230000008569 process Effects 0.000 description 25
- 230000006854 communication Effects 0.000 description 16
- 238000012545 processing Methods 0.000 description 14
- 238000004891 communication Methods 0.000 description 13
- 238000012546 transfer Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000010365 information processing Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000012217 deletion Methods 0.000 description 2
- 230000037430 deletion Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 238000010977 unit operation Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
- G01R31/31835—Analysis of test coverage or failure detectability
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318371—Methodologies therefor, e.g. algorithms, procedures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Debugging And Monitoring (AREA)
Description
[特許文献1]特開2012−185642号公報
[特許文献2]特開2011−065576号公報
[特許文献3]特開2010−191899号公報
[非特許文献1]"Software fault interactions and implications for software testing." Software Engineering, IEEE Transactions on 30.6 (2004): 418-421.
[非特許文献2]"MUSTC-Testing: Multi-Stage-Combinational Test scheduling at the Register-Transfer Level." VLSI Design, 1995., Proceedings of the 8th International Conference on. IEEE, 1995.
ステートマシンとなるテスト対象をSk,l={Q,Σ,Δ}で定義する。ここで、Qは有限個の状態の集合で|Q|=kとする。Σはテスト対象が受理するl種類の操作の剰余類でΣ〜={Ol}(準同型)を満たす。Δ⊆Q×Σ×Σによって遷移が定義されるものとする。
Tk(k≧l)(テストベクタの集合)のときに、TkはSk,lの全ての状態を網羅する。これをTk↑Sk,lと定義する。
kについての帰納法により証明する。
・T1↑S1,lの時には自明。
・−Tk↑Sk,lで成立するとき、Tk+1↑Sk+1,lが成立することを示せばよい。
Claims (10)
- テスト対象に供給すべきテストシーケンスを生成する生成装置であって、
テストベクタに含まれるべき複数のパラメータのそれぞれについて、各パラメータが取りうる値の中から一の値を選択していくことにより、互いに前記複数のパラメータが取る値の組み合わせが異なる複数のテストベクタを生成するテストベクタ生成部と、
前記テストベクタ生成部が出力する前記複数のテストベクタを含む系列の複数の部分を、それぞれが1以上のテストベクタを含む複数の部分シーケンスとして抽出する抽出部と、
抽出した前記複数の部分シーケンスに基づいて、テストシーケンスを生成するテストシーケンス生成部と、
2以上のテストベクタについて、テストベクタの順序が入れ換え可能となる前記複数のパラメータの値の条件を示す可換性情報を受け取る第2受取部と、
を備え、
前記抽出部は、前記可換性情報に基づいて、前記複数のテストベクタを含む系列から、互いに順序を入れ換え可能な前記複数の部分シーケンスを抽出する、
生成装置。 - 前記テストベクタ生成部は、前記複数のパラメータのうち予め定められた数のパラメータについて、値の組み合わせが取りうる全てのパターンを網羅する前記複数のテストベクタを生成する請求項1に記載の生成装置。
- 前記テストベクタ生成部は、前記複数のテストベクタを含むリストを出力し、
前記抽出部は、前記複数のテストベクタを、前記リストの記載順に応じて並べた系列から前記複数の部分シーケンスを抽出する
請求項1または2に記載の生成装置。 - 前記複数のパラメータについて、使用が禁止される値の組み合わせを定義する禁則情報を受け取る第1受取部を更に備え、
前記テストベクタ生成部は、前記禁則情報に基づいて、使用が許可される値の組み合わせをとる前記複数のテストベクタを生成する
請求項1から3のいずれか一項に記載の生成装置。 - 前記テスト対象のテストを継続できないエラーを生じさせる、1以上のテストベクタを含む系列の条件を示すエラー条件情報を受け取る第3受取部を更に備え、
前記抽出部は、前記エラー条件情報に基づいて、前記複数の部分シーケンスから、エラーを生じさせない複数の部分シーケンスを抽出し、
前記テストシーケンス生成部は、前記エラーを生じさせない複数の部分シーケンスに基づいて、テストシーケンスを生成する、
請求項1から4のいずれか一項に記載の生成装置。 - 前記抽出部は、前記エラー条件情報に基づいて、前記複数の部分シーケンスからエラーを生じさせる部分を除外して、エラーを生じさせない複数の部分シーケンスを抽出し、
前記抽出部は、前記複数のテストベクタを含む系列から除外されたエラーを生じさせる部分に基づき、エラーを発生させるテストに用いるエラーシーケンスを更に生成する
請求項5に記載の生成装置。 - 前記テストシーケンス生成部は、抽出した前記複数の部分シーケンスの巡回群を含む前記テストシーケンスを生成する請求項1から6のいずれか一項に記載の生成装置。
- 前記テストシーケンス生成部は、抽出した前記複数の部分シーケンスに基づいて、予め指定された指定シーケンス長以上の長さを有する前記テストシーケンスを生成する請求項1から7のいずれか一項に記載の生成装置。
- コンピュータによりテスト対象に供給すべきテストシーケンスを生成する生成方法であって、
テストベクタに含まれるべき複数のパラメータのそれぞれについて、各パラメータが取りうる値の中から一の値を選択していくことにより、互いに前記複数のパラメータが取る値の組み合わせが異なる複数のテストベクタを生成するテストベクタ生成段階と、
2以上のテストベクタについて、テストベクタの順序が入れ換え可能となる前記複数のパラメータの値の条件を示す可換性情報を受け取る受取段階と、
前記可換性情報に基づいて、前記テストベクタ生成段階において出力する前記複数のテストベクタを含む系列の複数の部分を、それぞれが1以上のテストベクタを含む互いに順序を入れ換え可能な複数の部分シーケンスとして抽出する抽出段階と、
抽出した前記複数の部分シーケンスに基づいて、テストシーケンスを生成するテストシーケンス生成段階と、
を備える生成方法。 - コンピュータを、テスト対象に供給すべきテストシーケンスを生成する生成装置として機能させるプログラムであって、
実行されるとコンピュータを、
テストベクタに含まれるべき複数のパラメータのそれぞれについて、各パラメータが取りうる値の中から一の値を選択していくことにより、互いに前記複数のパラメータが取る値の組み合わせが異なる複数のテストベクタを生成するテストベクタ生成部と、
2以上のテストベクタについて、テストベクタの順序が入れ換え可能となる前記複数のパラメータの値の条件を示す可換性情報を受け取る第2受取部と、
前記可換性情報に基づいて、前記テストベクタ生成部が出力する前記複数のテストベクタを含む系列の複数の部分を、それぞれが1以上のテストベクタを含む互いに順序を入れ換え可能な複数の部分シーケンスとして抽出する抽出部と、
抽出した前記複数の部分シーケンスに基づいて、テストシーケンスを生成するテストシーケンス生成部と、
して機能させるプログラム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014030275A JP5963316B2 (ja) | 2014-02-20 | 2014-02-20 | 生成装置、生成方法、及び、プログラム |
US14/627,409 US20150234007A1 (en) | 2014-02-20 | 2015-02-20 | Generation device, generation method, and program |
US15/415,331 US10394676B2 (en) | 2014-02-20 | 2017-01-25 | Generation device, generation method, and program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014030275A JP5963316B2 (ja) | 2014-02-20 | 2014-02-20 | 生成装置、生成方法、及び、プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015156076A JP2015156076A (ja) | 2015-08-27 |
JP5963316B2 true JP5963316B2 (ja) | 2016-08-03 |
Family
ID=53797942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014030275A Expired - Fee Related JP5963316B2 (ja) | 2014-02-20 | 2014-02-20 | 生成装置、生成方法、及び、プログラム |
Country Status (2)
Country | Link |
---|---|
US (2) | US20150234007A1 (ja) |
JP (1) | JP5963316B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5963316B2 (ja) | 2014-02-20 | 2016-08-03 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | 生成装置、生成方法、及び、プログラム |
WO2017037914A1 (ja) * | 2015-09-03 | 2017-03-09 | 三菱電機株式会社 | 情報処理装置及び情報処理方法 |
CN109643818A (zh) | 2016-09-02 | 2019-04-16 | 昭和电工株式会社 | 氧化还原流动二次电池及其电极 |
US10481202B2 (en) * | 2017-02-13 | 2019-11-19 | Qualcomm Incorporated | In-field self-test controller for safety critical automotive use cases |
JP6959513B2 (ja) * | 2017-09-29 | 2021-11-02 | 富士通株式会社 | 解析装置および解析方法 |
US11182282B2 (en) * | 2020-02-28 | 2021-11-23 | International Business Machines Corporation | Executing tests in deterministic order |
JP6916327B1 (ja) * | 2020-02-28 | 2021-08-11 | 三菱電機インフォメーションシステムズ株式会社 | 派生テスト装置、派生テスト方法、および、派生テストプログラム |
JP7106597B2 (ja) * | 2020-04-27 | 2022-07-26 | アンリツ株式会社 | 移動端末試験装置及び移動端末試験方法 |
CN113466675B (zh) * | 2021-05-26 | 2022-06-21 | 中国电子科技集团公司第五十四研究所 | 一种测试向量生成方法 |
JPWO2022264486A1 (ja) * | 2021-06-16 | 2022-12-22 |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5050091A (en) * | 1985-02-28 | 1991-09-17 | Electric Editor, Inc. | Integrated electric design system with automatic constraint satisfaction |
US5598344A (en) * | 1990-04-06 | 1997-01-28 | Lsi Logic Corporation | Method and system for creating, validating, and scaling structural description of electronic device |
JP2786780B2 (ja) * | 1992-06-26 | 1998-08-13 | 松下電器産業株式会社 | テスト仕様生成装置および方法 |
DE69326004T2 (de) * | 1993-09-20 | 1999-11-25 | Hewlett-Packard Gmbh | Testapparat mit grosser Kapazität |
US6292765B1 (en) * | 1997-10-20 | 2001-09-18 | O-In Design Automation | Method for automatically searching for functional defects in a description of a circuit |
CA2321346A1 (en) * | 2000-09-28 | 2002-03-28 | Stephen K. Sunter | Method, system and program product for testing and/or diagnosing circuits using embedded test controller access data |
US8001439B2 (en) * | 2001-09-28 | 2011-08-16 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
US6980943B2 (en) * | 2001-12-13 | 2005-12-27 | Agilent Technologies, Inc. | Flow for vector capture |
US6725435B2 (en) * | 2002-01-25 | 2004-04-20 | Logicvision, Inc. | Method and program product for completing a circuit design having embedded test structures |
US7017095B2 (en) * | 2002-07-10 | 2006-03-21 | International Business Machines Corporation | Functional pattern logic diagnostic method |
CA2586046A1 (en) * | 2004-11-29 | 2006-06-01 | Hydrogenics Corporation | Systems and methods for detecting and indicating fault conditions in electrochemical cells |
JP2007041683A (ja) * | 2005-08-01 | 2007-02-15 | Toshiba Corp | 系列パターン抽出装置、系列パターン抽出方法、および系列パターン抽出プログラム |
US20080072112A1 (en) * | 2006-09-14 | 2008-03-20 | Texas Instruments Incorporated | Sequential Scan Technique Providing Reliable Testing of an Integrated Circuit |
JP4705060B2 (ja) * | 2007-02-27 | 2011-06-22 | 三菱電機株式会社 | 試験仕様生成装置及び試験システム及び試験仕様生成方法及びプログラム |
US8122423B2 (en) * | 2007-04-12 | 2012-02-21 | Nxp B.V. | Analog circuit testing and test pattern generation |
US8190953B2 (en) * | 2008-10-03 | 2012-05-29 | Chakravarthy Sameer H | Method and system for selecting test vectors in statistical volume diagnosis using failed test data |
JP5120565B2 (ja) | 2009-02-20 | 2013-01-16 | 三菱自動車工業株式会社 | ソフトウェア試験方法 |
JP2011034274A (ja) * | 2009-07-31 | 2011-02-17 | Hitachi Solutions Ltd | テスト自動実行システム |
US20110046938A1 (en) * | 2009-08-19 | 2011-02-24 | Fujitsu Limited | Verification apparatus and design verification program |
JP5244750B2 (ja) | 2009-09-18 | 2013-07-24 | 株式会社東芝 | テストケース生成装置およびその方法 |
US8438442B2 (en) * | 2010-03-26 | 2013-05-07 | Freescale Semiconductor, Inc. | Method and apparatus for testing a data processing system |
JP5669630B2 (ja) | 2011-03-04 | 2015-02-12 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | テスト・ケース生成方法、プログラム及びシステム |
US8661305B2 (en) * | 2011-07-10 | 2014-02-25 | Ravishankar Rajarao | Method and system for test vector generation |
JP5944258B2 (ja) * | 2012-07-26 | 2016-07-05 | 株式会社東芝 | テストケース生成支援装置 |
CN104078082B (zh) * | 2013-03-29 | 2017-11-14 | 芯成半导体(上海)有限公司 | 用于测试存储器件的电路和方法 |
US10230369B2 (en) * | 2013-08-28 | 2019-03-12 | Stc.Unm | Systems and methods for leveraging path delay variations in a circuit and generating error-tolerant bitstrings |
JP5963316B2 (ja) | 2014-02-20 | 2016-08-03 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | 生成装置、生成方法、及び、プログラム |
-
2014
- 2014-02-20 JP JP2014030275A patent/JP5963316B2/ja not_active Expired - Fee Related
-
2015
- 2015-02-20 US US14/627,409 patent/US20150234007A1/en not_active Abandoned
-
2017
- 2017-01-25 US US15/415,331 patent/US10394676B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20150234007A1 (en) | 2015-08-20 |
US10394676B2 (en) | 2019-08-27 |
JP2015156076A (ja) | 2015-08-27 |
US20170132103A1 (en) | 2017-05-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5963316B2 (ja) | 生成装置、生成方法、及び、プログラム | |
Shao et al. | An exact algorithm to compute the double-cut-and-join distance for genomes with duplicate genes | |
JP4028107B2 (ja) | 分解及び分割によるハードウェアの検証並びに表現方法 | |
CN107247749A (zh) | 一种数据库状态确定方法、一致性验证方法及装置 | |
US10592672B2 (en) | Testing insecure computing environments using random data sets generated from characterizations of real data sets | |
TWI512499B (zh) | 使用快速評估技術之以有效窮盡路徑為基礎的靜態時序分析 | |
US20200234140A1 (en) | Learning method, and learning apparatus, and recording medium | |
US11138515B2 (en) | Data analysis device, data analysis method, and recording medium | |
JP6331756B2 (ja) | テストケース生成プログラム、テストケース生成方法、及びテストケース生成装置 | |
US10067183B2 (en) | Portion isolation architecture for chip isolation test | |
JP4194785B2 (ja) | テストベクトルの圧縮方法 | |
Huang et al. | Fast path-based timing analysis for CPPR | |
US8813036B2 (en) | Visual representation of a difference between Cartesian product models | |
CN109564613A (zh) | 签名创建设备、签名创建方法、记录签名创建程序的记录介质、以及软件确定*** | |
US8719651B1 (en) | Scan chain diagnostic using scan stitching | |
JP2015191373A (ja) | 情報処理装置、情報処理方法、及び、プログラム | |
Kalofolias et al. | SUSAN: the structural similarity random walk kernel | |
US10650109B1 (en) | Boolean satisfiability (SAT) solver | |
JP2010175459A (ja) | 診断装置、診断方法および試験装置 | |
EP4145327A1 (en) | System for estimating characteristic value of material | |
Hsieh et al. | On application of data mining in functional debug | |
Pehl et al. | Efficient evaluation of physical unclonable functions using entropy measures | |
US10649888B2 (en) | Parallelizable data-driven testing | |
US20130246988A1 (en) | System, method, and computer program product for hierarchical formal hardware verification of floating-point division and/or square root algorithmic designs using automatic sequential equivalence checking | |
WO2013150408A1 (en) | Method and apparatus for reusing parts of existing tests technical field |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20151127 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20160115 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20160121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160308 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160325 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160531 |
|
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20160602 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160624 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5963316 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |