JP5953464B2 - Temperature sensor, temperature measurement method, and electro-optical device - Google Patents

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Description

本発明は、物体表面の温度を計測する温度センサーと、それを用いた温度計測方法と、電気光学装置と、に関する。   The present invention relates to a temperature sensor that measures the temperature of an object surface, a temperature measurement method using the temperature sensor, and an electro-optical device.

従来の温度センサーは、特許文献１や特許文献２に記載されている。特許文献１に記載されている温度センサーでは、計測セルが行列状に配置され、各計測セル内では薄膜トランジスターと抵抗体とが直列接続されていた。抵抗体の電気抵抗は温度依存性を持つので、これを利用して温度が計測されていた。具体的には、計測の際に、薄膜トランジスターをオン状態とした上で、抵抗体に電流を通し、その電流値（抵抗体の電気抵抗）の変化を計測して、各計測セルの温度を計測していた。又、特許文献２に記載されている温度センサーでは、計測セルが行列状に配置され、各計測セル内では薄膜トランジスターと容量素子とが接続されていた。薄膜トランジスターのオフ抵抗は温度依存性を持つので、これを利用して温度が計測されていた。具体的には、リセット期間に容量素子を充電し、これに続くホールド期間に薄膜トランジスターをオフ状態とした上で、容量素子の電荷を漏洩させ、その変化（容量素子の電荷量変化）を計測して、各計測セルの温度を計測していた。又、従来の電気光学装置は、上述の従来の温度センサーを備えるか、或いは電気光学装置の外部に別途温度計が配置されていた。   Conventional temperature sensors are described in Patent Document 1 and Patent Document 2. In the temperature sensor described in Patent Document 1, measurement cells are arranged in a matrix, and a thin film transistor and a resistor are connected in series in each measurement cell. Since the electrical resistance of the resistor has temperature dependence, the temperature was measured using this. Specifically, at the time of measurement, the thin film transistor is turned on, a current is passed through the resistor, a change in the current value (electric resistance of the resistor) is measured, and the temperature of each measurement cell is determined. I was measuring. In the temperature sensor described in Patent Document 2, measurement cells are arranged in a matrix, and a thin film transistor and a capacitive element are connected in each measurement cell. Since the off-resistance of the thin film transistor has temperature dependence, the temperature was measured using this. Specifically, the capacitor element is charged during the reset period, the thin film transistor is turned off during the subsequent hold period, the capacitor element charge is leaked, and the change (change in the charge amount of the capacitor element) is measured. Then, the temperature of each measurement cell was measured. Further, the conventional electro-optical device includes the above-described conventional temperature sensor, or a thermometer is separately provided outside the electro-optical device.

特開２００６−１７０６４２号公報JP 2006-170642 A 特開２０１１−９５０８７号公報JP 2011-95087 A

しかしながら、特許文献１に記載の温度センサーは、計測それ自体が温度変動を招き、計測結果の信頼性が低いという課題があった。即ち、電気抵抗を測定する抵抗体と薄膜トランジスターとが直接結ばれており、しかも薄膜トランジスターをオン状態として計測する為に、薄膜トランジスターの自己発熱が抵抗体の温度を上げ、正確な温度計測の妨げとなっていた。加えて、電気抵抗の温度依存性が弱い為に、特許文献１に記載の面状温度センサーは小さな温度変化の計測を行いがたいという課題があった。
又、特許文献２に記載の温度センサーは、薄膜トランジスター性能の僅かな変動（特に閾値電圧の変動）によって、計測値が大きく異なり、信頼性が低いという課題があった。
この様に、従来の温度センサーは、計測結果の信頼性が低く、計測分解能も低いという課題があった。換言すれば、高性能で実用的な温度センサーが存在しない、という課題があった。又、従来の電気光学装置では、電気光学装置その物の温度が正確に計測されず、それ故に電気光学装置の表示性能が正しく制御されないという課題があった。 However, the temperature sensor described in Patent Document 1 has a problem that the measurement itself causes a temperature variation and the reliability of the measurement result is low. That is, the resistor for measuring the electrical resistance is directly connected to the thin film transistor, and the thin film transistor self-heating raises the temperature of the resistor so that the thin film transistor is turned on. It was a hindrance. In addition, since the temperature dependence of the electrical resistance is weak, the planar temperature sensor described in Patent Document 1 has a problem that it is difficult to measure a small temperature change.
Further, the temperature sensor described in Patent Document 2 has a problem in that the measured value is greatly different due to a slight change in the thin film transistor performance (particularly, a change in the threshold voltage) and the reliability is low.
Thus, the conventional temperature sensor has a problem that the reliability of the measurement result is low and the measurement resolution is low. In other words, there is a problem that there is no high-performance and practical temperature sensor. Further, the conventional electro-optical device has a problem that the temperature of the electro-optical device itself is not accurately measured, and therefore the display performance of the electro-optical device is not correctly controlled.

本発明は、上記課題の少なくとも一部を解決する為になされたものであり、以下の形態又は適用例として実現する事が可能である。   SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms or application examples.

（適用例１） 本適用例に係わる温度センサーは、温度を計測する計測セルを含む温度センサーであって、計測セルは、薄膜トランジスターと容量素子とを少なくとも備え、薄膜トランジスターは半導体層を有し、半導体層にはチャンネル形成領域とソース領域とドレイン領域とライトリードープトドレイン領域とが形成され、ライトリードープトドレイン領域はチャンネル形成領域とドレイン領域との間に位置し、ドレイン領域とライトリードープトドレイン領域とは第一導電型不純物を含み、ライトリードープトドレイン領域における第一導電型不純物の濃度はドレイン領域における第一導電型不純物の濃度よりも低く、容量素子はドレイン領域に接続される事を特徴とする。
この構成によれば、薄膜トランジスターのオフ電流のゲート電圧依存性が非常に弱くなるので、薄膜トランジスターの特性（閾値電圧）が或る程度変動しても、計測値は正しい値から殆どずれず、計測結果への信頼性を著しく向上させる事ができる。更に、オフ電流の温度依存性が強くなるので、計測温度分解能を向上させる事ができる。 Application Example 1 A temperature sensor according to this application example is a temperature sensor including a measurement cell that measures temperature, and the measurement cell includes at least a thin film transistor and a capacitor, and the thin film transistor includes a semiconductor layer. In the semiconductor layer, a channel formation region, a source region, a drain region, and a lightly doped drain region are formed. The lightly doped drain region is located between the channel formation region and the drain region. The lightly doped drain region includes a first conductivity type impurity, the concentration of the first conductivity type impurity in the lightly doped drain region is lower than the concentration of the first conductivity type impurity in the drain region, and the capacitor element is in the drain region. It is characterized by being connected.
According to this configuration, the gate voltage dependency of the off current of the thin film transistor becomes very weak. Therefore, even if the characteristics (threshold voltage) of the thin film transistor fluctuate to some extent, the measured value hardly deviates from the correct value. The reliability of measurement results can be significantly improved. Furthermore, since the temperature dependence of the off-current is increased, the measurement temperature resolution can be improved.

（適用例２） 本適用例に係わる温度センサーは、温度を計測する計測セルを含む温度センサーであって、計測セルは、薄膜トランジスターと容量素子とを少なくとも備え、薄膜トランジスターは半導体層を有し、半導体層にはチャンネル形成領域とソース領域とドレイン領域とオフセット領域とが形成され、オフセット領域はチャンネル形成領域とドレイン領域との間に位置し、ドレイン領域は第一導電型不純物を含み、オフセット領域における半導体純度は、チャンネル形成領域における半導体純度と同程度で、容量素子はドレイン領域に接続される事を特徴とする。
この構成によれば、薄膜トランジスターのオフ電流のゲート電圧依存性が非常に弱くなるので、薄膜トランジスターの特性（閾値電圧）が或る程度変動しても、計測値は正しい値から殆どずれず、計測結果への信頼性を著しく向上させる事ができる。更に、オフ電流の温度依存性が強くなるので、計測温度分解能を向上させる事ができる。又、オフセット領域はチャンネル形成領域と同じ工程で作成されるので、余分な製造工程が増えずに容易に温度センサーを製造する事ができる。 Application Example 2 A temperature sensor according to this application example is a temperature sensor including a measurement cell that measures temperature, and the measurement cell includes at least a thin film transistor and a capacitor, and the thin film transistor includes a semiconductor layer. In the semiconductor layer, a channel formation region, a source region, a drain region, and an offset region are formed. The offset region is located between the channel formation region and the drain region, and the drain region includes a first conductivity type impurity and is offset. The semiconductor purity in the region is approximately the same as that in the channel formation region, and the capacitor is connected to the drain region.
According to this configuration, the gate voltage dependency of the off current of the thin film transistor becomes very weak. Therefore, even if the characteristics (threshold voltage) of the thin film transistor fluctuate to some extent, the measured value hardly deviates from the correct value. The reliability of measurement results can be significantly improved. Furthermore, since the temperature dependence of the off-current is increased, the measurement temperature resolution can be improved. In addition, since the offset region is created in the same process as the channel formation region, the temperature sensor can be easily manufactured without adding extra manufacturing steps.

（適用例３） 上記適用例２に係わる温度センサーにおいて、チャンネル形成領域における半導体純度はほぼ１００％である事が好ましい。
この構成によれば、適用例２に記載の効果に加え、真性半導体層を形成するだけで、チャンネル形成領域とオフセット領域とが作成されるので、余分な製造工程が増えずに容易に温度センサーを製造する事ができる。 Application Example 3 In the temperature sensor according to Application Example 2, it is preferable that the semiconductor purity in the channel formation region is approximately 100%.
According to this configuration, in addition to the effects described in Application Example 2, since the channel formation region and the offset region are created only by forming the intrinsic semiconductor layer, the temperature sensor can be easily obtained without increasing an extra manufacturing process. Can be manufactured.

（適用例４） 本適用例に係わる温度計測方法は、上記適用例１乃至３のいずれか一項に記載の温度センサーを用いた温度計測方法であって、準備期間と計測期間とを含み、準備期間には、チャンネル形成領域の少なくとも一部は第一導電型とされ、計測期間には、チャンネル形成領域の少なくとも一部は第二導電型とされる事を特徴とする。
ドレイン領域は第一導電型不純物を含んでいるので、この構成によれば、準備期間に薄膜トランジスターはオン状態となり、計測期間にはオフ状態となる。オフ状態のドレイン電流はゲート電圧に殆ど依存しないので、薄膜トランジスターの特性（閾値電圧）が或る程度変動しても、計測値は正しい値から殆どずれず、計測結果への信頼性を著しく向上させる事ができる。 (Application Example 4) A temperature measurement method according to this application example is a temperature measurement method using the temperature sensor according to any one of Application Examples 1 to 3, and includes a preparation period and a measurement period. In the preparation period, at least a part of the channel formation region is a first conductivity type, and in the measurement period, at least a part of the channel formation region is a second conductivity type.
Since the drain region contains the first conductivity type impurity, according to this configuration, the thin film transistor is turned on during the preparation period and turned off during the measurement period. Since the drain current in the off state hardly depends on the gate voltage, even if the characteristics of the thin film transistor (threshold voltage) fluctuate to some extent, the measured value hardly deviates from the correct value, and the reliability of the measured result is remarkably improved. You can make it.

（適用例５） 本適用例に係わる温度センサーは、温度を計測する計測セルを含む温度センサーであって、計測セルは、第一計測用薄膜トランジスターと第一容量素子と、第二計測用薄膜トランジスターと第二容量素子と、を少なくとも備え、第一計測用薄膜トランジスターと第二計測用薄膜トランジスターとは半導体層を有し、半導体層にはチャンネル形成領域とソース領域とドレイン領域とライトリードープトドレイン領域とが形成され、ライトリードープトドレイン領域はチャンネル形成領域とドレイン領域との間に位置し、ドレイン領域とライトリードープトドレイン領域とは第一導電型不純物を含み、ライトリードープトドレイン領域における第一導電型不純物の濃度は、ドレイン領域における第一導電型不純物の濃度よりも低く、第一容量素子は第一計測用薄膜トランジスターのドレイン領域に接続され、第二容量素子は第二計測用薄膜トランジスターのドレイン領域に接続され、第一計測用薄膜トランジスターの幅と第二計測用薄膜トランジスターの幅とが異なるか、又は、第一容量素子の容量と第二容量素子の容量とが異なる事を特徴とする。
計測セルは数マイクロメーターと小さくし得るので、この構成によれば、空間分解能が数マイクロメーターと極めて高い温度センサーを実現できる。加えて、温度の計測期間に薄膜トランジスターは自己発熱しないので、正確な温度計測を実現できる。更に、第一計測用薄膜トランジスターと第二計測用薄膜トランジスターとが異なった温度範囲を対象として温度を計測するか、或いは第一容量素子と第二容量素子とが異なった温度範囲を対象として温度を計測するので、広い温度範囲に渡って正確な温度計測を実現できる。更に、薄膜トランジスターのオフ電流のゲート電圧依存性が非常に弱くなるので、薄膜トランジスターの特性（閾値電圧）が或る程度変動しても、計測値は正しい値から殆どずれず、計測結果への信頼性を著しく向上させる事ができる。換言すれば、信頼性が高く、精密測定が可能で、広い温度範囲を計測する、実用的な面状温度センサーを実現できる。 Application Example 5 The temperature sensor according to this application example is a temperature sensor including a measurement cell that measures temperature, and the measurement cell includes a first measurement thin film transistor, a first capacitance element, and a second measurement thin film. The first measurement thin film transistor and the second measurement thin film transistor each include a semiconductor layer, and the semiconductor layer includes a channel formation region, a source region, a drain region, and lightly doped. And the lightly doped drain region is located between the channel forming region and the drain region, and the drain region and the lightly doped drain region include the first conductivity type impurity, and the lightly doped The concentration of the first conductivity type impurity in the drain region is lower than the concentration of the first conductivity type impurity in the drain region, The first capacitive element is connected to the drain region of the first measurement thin film transistor, the second capacitive element is connected to the drain region of the second measurement thin film transistor, the width of the first measurement thin film transistor and the second measurement thin film The width of the transistor is different, or the capacity of the first capacitor and the capacity of the second capacitor are different.
Since the measurement cell can be made as small as several micrometers, according to this configuration, a temperature sensor having a very high spatial resolution of several micrometers can be realized. In addition, since the thin film transistor does not self-heat during the temperature measurement period, accurate temperature measurement can be realized. Further, the first measurement thin film transistor and the second measurement thin film transistor measure the temperature for different temperature ranges, or the first capacitance element and the second capacitance element differ in temperature range. Therefore, accurate temperature measurement can be realized over a wide temperature range. Furthermore, since the gate voltage dependence of the off current of the thin film transistor becomes very weak, even if the characteristics (threshold voltage) of the thin film transistor fluctuate to some extent, the measured value hardly deviates from the correct value, Reliability can be significantly improved. In other words, it is possible to realize a practical surface temperature sensor that is highly reliable, capable of precise measurement, and measures a wide temperature range.

（適用例６）本適用例に係わる温度センサーは、温度を計測する計測セルを含む温度センサーであって、計測セルは、第一計測用薄膜トランジスターと第一容量素子と、第二計測用薄膜トランジスターと第二容量素子と、を少なくとも備え、第一計測用薄膜トランジスターと第二計測用薄膜トランジスターとは半導体層を有し、半導体層にはチャンネル形成領域とソース領域とドレイン領域とオフセット領域とが形成され、オフセット領域はチャンネル形成領域とドレイン領域との間に位置し、ドレイン領域は第一導電型不純物を含み、オフセット領域における半導体純度は、チャンネル形成領域における半導体純度と同程度で、第一容量素子は第一計測用薄膜トランジスターのドレイン領域に接続され、第二容量素子は第二計測用薄膜トランジスターのドレイン領域に接続され、第一計測用薄膜トランジスターの幅と第二計測用薄膜トランジスターの幅とが異なるか、又は、第一容量素子の容量と第二容量素子の容量とが異なる事を特徴とする。
この構成によれば、空間分解能が数マイクロメーターと極めて高い温度センサーを実現できる。加えて、温度の計測期間に薄膜トランジスターは自己発熱しないので、正確な温度計測を実現できる。更に、第一計測用薄膜トランジスターと第二計測用薄膜トランジスターとが異なった温度範囲を対象として温度を計測するか、或いは第一容量素子と第二容量素子とが異なった温度範囲を対象として温度を計測するので、広い温度範囲に渡って正確な温度計測を実現できる。更に、薄膜トランジスターのオフ電流のゲート電圧依存性が非常に弱くなるので、薄膜トランジスターの特性（閾値電圧）が或る程度変動しても、計測値は正しい値から殆どずれず、計測結果への信頼性を著しく向上させる事ができる。又、オフセット領域はチャンネル形成領域と同じ工程で作成されるので、余分な製造工程が増えずに容易に温度センサーを製造する事ができる。換言すれば、信頼性が高く、精密測定が可能で、広い温度範囲を計測する、実用的な面状温度センサーを容易に実現できる。 Application Example 6 A temperature sensor according to this application example is a temperature sensor including a measurement cell that measures temperature, and the measurement cell includes a first measurement thin film transistor, a first capacitance element, and a second measurement thin film. The first measurement thin film transistor and the second measurement thin film transistor each include a semiconductor layer, and the semiconductor layer includes a channel formation region, a source region, a drain region, and an offset region. The offset region is located between the channel formation region and the drain region, the drain region contains a first conductivity type impurity, and the semiconductor purity in the offset region is about the same as the semiconductor purity in the channel formation region. One capacitive element is connected to the drain region of the first measurement thin film transistor, and the second capacitive element is the second measurement thin film transistor. The width of the first measurement thin film transistor is different from the width of the second measurement thin film transistor, or the capacitance of the first capacitance element is different from the capacitance of the second capacitance element. Features.
According to this configuration, a temperature sensor having a very high spatial resolution of several micrometers can be realized. In addition, since the thin film transistor does not self-heat during the temperature measurement period, accurate temperature measurement can be realized. Further, the first measurement thin film transistor and the second measurement thin film transistor measure the temperature for different temperature ranges, or the first capacitance element and the second capacitance element differ in temperature range. Therefore, accurate temperature measurement can be realized over a wide temperature range. Furthermore, since the gate voltage dependence of the off current of the thin film transistor becomes very weak, even if the characteristics (threshold voltage) of the thin film transistor fluctuate to some extent, the measured value hardly deviates from the correct value, Reliability can be significantly improved. In addition, since the offset region is created in the same process as the channel formation region, the temperature sensor can be easily manufactured without adding extra manufacturing steps. In other words, a practical surface temperature sensor that is highly reliable, capable of precise measurement, and that measures a wide temperature range can be easily realized.

（適用例７） 上記適用例６に係わる温度センサーにおいて、チャンネル形成領域における半導体純度はほぼ１００％である事が好ましい。
この構成によれば、適用例６に記載の効果に加え、真性半導体層を形成するだけで、チャンネル形成領域とオフセット領域とが作成されるので、余分な製造工程が増えずに容易に温度センサーを製造する事ができる。 Application Example 7 In the temperature sensor according to Application Example 6, it is preferable that the semiconductor purity in the channel formation region is approximately 100%.
According to this configuration, in addition to the effects described in Application Example 6, the channel formation region and the offset region can be created simply by forming the intrinsic semiconductor layer. Therefore, the temperature sensor can be easily manufactured without increasing an extra manufacturing process. Can be manufactured.

（適用例８） 上記適用例に係わる温度センサーにおいて、第一計測用薄膜トランジスターの幅をＷ01とし、第一容量素子の容量をＣ1とし、第二計測用薄膜トランジスターの幅をＷ02とし、第二容量素子の容量をＣ2とした際に、Ｃ1／Ｗ01の値がＣ2／Ｗ02の値の８倍から５０倍の範囲にある事が好ましい。
この構成によれば、第一計測用薄膜トランジスターと第一容量素子とで比較的高い温度範囲を対象として温度計測をし、第二計測用薄膜トランジスターと第二容量素子とで比較的低い温度範囲を対象として温度計測をするので、広い温度範囲に渡って正確な温度計測を行う事ができる。 Application Example 8 In the temperature sensor according to the above application example, the width of the first measurement thin film transistor is W 01 , the capacity of the first capacitance element is C 1, and the width of the second measurement thin film transistor is W 02. When the capacitance of the second capacitor element is C 2 , the value of C 1 / W 01 is preferably in the range of 8 to 50 times the value of C 2 / W 02 .
According to this configuration, the first measurement thin film transistor and the first capacitor element measure the temperature in a relatively high temperature range, and the second measurement thin film transistor and the second capacitor element have a relatively low temperature range. Since the temperature is measured for the target, accurate temperature measurement can be performed over a wide temperature range.

（適用例９） 本適用例に係わる温度計測方法は、上記適用例５乃至８のいずれか一項に記載の温度センサーを用いた温度計測方法であって、準備期間と計測期間とを含み、準備期間には、第一計測用薄膜トランジスターのチャンネル形成領域の少なくとも一部と、第二計測用薄膜トランジスターのチャンネル形成領域の少なくとも一部とは、第一導電型とされ、計測期間には、第一計測用薄膜トランジスターのチャンネル形成領域の少なくとも一部と、第二計測用薄膜トランジスターのチャンネル形成領域の少なくとも一部とは、第二導電型とされる事を特徴とする。
第一計測用薄膜トランジスターも第二計測用薄膜トランジスターも、ドレイン領域は第一導電型不純物を含んでいるので、この構成によれば、準備期間にこれらの薄膜トランジスターはオン状態となり、計測期間にはオフ状態となる。オフ状態のドレイン電流はゲート電圧に殆ど依存しないので、薄膜トランジスターの特性（閾値電圧）が或る程度変動しても、計測値は正しい値から殆どずれず、計測結果への信頼性を著しく向上させる事ができる。 (Application Example 9) A temperature measurement method according to this application example is a temperature measurement method using the temperature sensor according to any one of Application Examples 5 to 8, and includes a preparation period and a measurement period. In the preparation period, at least part of the channel formation region of the first measurement thin film transistor and at least part of the channel formation region of the second measurement thin film transistor are of the first conductivity type, and in the measurement period, At least part of the channel formation region of the first measurement thin film transistor and at least part of the channel formation region of the second measurement thin film transistor are of the second conductivity type.
In both the first measurement thin film transistor and the second measurement thin film transistor, since the drain region contains the first conductivity type impurity, according to this configuration, these thin film transistors are turned on during the preparation period, and during the measurement period, Is turned off. Since the drain current in the off state hardly depends on the gate voltage, even if the characteristics of the thin film transistor (threshold voltage) fluctuate to some extent, the measured value hardly deviates from the correct value, and the reliability of the measured result is remarkably improved. You can make it.

（適用例１０） 本適用例に係わる電気光学装置は、上記適用例１乃至３のいずれか一項、又は適用例５乃至８のいずれか一項、に記載の温度センサーを備える事を特徴とする。
電気光学装置の性能は多くの場合温度依存性を有するので、この構成によれば、電気光学装置の使用時に温度を計測し、その温度に適する様に電気光学装置を駆動する事ができる。従って、様々な温度状態において、電気光学装置の性能を可能な範囲で最大に発揮させる事ができる。又、電気光学装置が薄膜トランジスターを構成要件としている場合は、電気光学装置の製造時に温度センサーを一緒に製造できるので、電気光学装置その物の温度計測が可能になり、而も新たな製造工程を付加する必要もなくなる。 Application Example 10 An electro-optical device according to this application example includes the temperature sensor according to any one of the application examples 1 to 3 or any one of the application examples 5 to 8. To do.
Since the performance of the electro-optical device often has temperature dependency, according to this configuration, the temperature can be measured when the electro-optical device is used, and the electro-optical device can be driven to suit the temperature. Therefore, the performance of the electro-optical device can be maximized as much as possible in various temperature states. In addition, when the electro-optical device has a thin film transistor as a constituent element, the temperature sensor can be manufactured together with the electro-optical device, so that the temperature of the electro-optical device itself can be measured. There is no need to add.

温度センサーを模式的に示す斜視外観図。The perspective external view which shows a temperature sensor typically. 温度センサーの計測原理を説明する図。The figure explaining the measurement principle of a temperature sensor. 温度センサーの回路を説明する図。The figure explaining the circuit of a temperature sensor. 温度センサーの回路を駆動させるタイミングチャートを説明する図。The figure explaining the timing chart which drives the circuit of a temperature sensor. 温度センサーにて温度を計測する際の等価回路図。The equivalent circuit diagram at the time of measuring temperature with a temperature sensor. 温度センサーで使用される各種回路の平面レイアウトを説明する図。The figure explaining the planar layout of the various circuits used with a temperature sensor. 温度センサーで使用される薄膜トランジスターの断面構造を説明する図。4A and 4B illustrate a cross-sectional structure of a thin film transistor used in a temperature sensor. 比較例の薄膜トランジスターの伝達特性が示す図。The figure which shows the transfer characteristic of the thin-film transistor of a comparative example. 変形例１に係わる温度センサーの回路を説明する図。The figure explaining the circuit of the temperature sensor concerning the modification 1. 変形例３に係わる薄膜トランジスターの断面構造を説明する図。9A and 9B illustrate a cross-sectional structure of a thin film transistor according to Modification Example 3.

以下、本発明の実施形態を、図面を用いて説明する。尚、以下の図面においては、各層や各部材を図面上で認識可能な程度の大きさとする為、各層や各部材毎に縮尺を異ならしめてある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, the scales are different for each layer and each member so that each layer and each member can be recognized on the drawing.

（実施形態１）
「温度センサーの概要」
図１は、本実施形態に係わる温度センサーを模式的に示す斜視外観図である。以下、図１を用いて、まず温度センサーの概要を説明する。 (Embodiment 1)
"Temperature sensor overview"
FIG. 1 is a perspective external view schematically showing a temperature sensor according to the present embodiment. Hereinafter, the outline of the temperature sensor will be described with reference to FIG.

本実施形態に係わる温度センサー１は、柔軟なプラスチックフィルムなどの可撓性を有する基板２に形成される。基板２には計測セル（ｉ，ｊ）が行列状に複数個配置され、計測回路３をなしている。各計測セルには、薄膜トランジスターＴ０と容量素子Ｃｐとが少なくとも１個ずつ備えられている。本実施形態では、薄膜トランジスターＴ０として、第一計測用薄膜トランジスターＴ０１（以降単にＴ０１と略称する）と、第二計測用薄膜トランジスターＴ０２（以降単にＴ０２と略称する）と、が備えられ、容量素子Ｃｐとして、第一容量素子Ｃｐ１（以降単にＣｐ１と略称する）と、第二容量素子Ｃｐ２（以降単にＣｐ２と略称する）と、が備えられている（図３参照）。Ｃｐ１はＴ０１のソース領域又はドレイン領域の一方に接続され、Ｃｐ２はＴ０２のソース領域又はドレイン領域の一方に接続されている。トランジスターのソース領域とドレイン領域とは電位に応じて入れ替わるが、以降は説明の便宜上、Ｃｐ１やＣｐ２が接続している電極を、各トランジスターのドレイン領域とする。又、Ｔ０１とＴ０２とを特に区別する必要がない場合、単に薄膜トランジスターＴ０と略称し、Ｃｐ１とＣｐ２とを特に区別する必要がない場合、単に容量素子Ｃｐと略称する。容量素子Ｃｐは一対の電極とこれら電極に挟まれた誘電体膜とからなる。容量素子Ｃｐの一方の電極は薄膜トランジスターＴ０のドレイン領域に接続されている。又、容量素子Ｃｐの他方の電極の電位は固定されている。本実施形態では、容量素子Ｃｐの他方の電極は電源に接続されている。薄膜トランジスターの構造に関しては後に詳述するが、薄膜トランジスターＴ０はライトリードープトドレイン（以降単にＬＤＤと略称する）構造をなしている。   The temperature sensor 1 according to this embodiment is formed on a flexible substrate 2 such as a soft plastic film. A plurality of measurement cells (i, j) are arranged in a matrix on the substrate 2 to form a measurement circuit 3. Each measurement cell is provided with at least one thin film transistor T0 and one capacitive element Cp. In this embodiment, as the thin film transistor T0, a first measurement thin film transistor T01 (hereinafter simply referred to as T01) and a second measurement thin film transistor T02 (hereinafter simply referred to as T02) are provided. As Cp, a first capacitor element Cp1 (hereinafter simply referred to as Cp1) and a second capacitor element Cp2 (hereinafter simply referred to as Cp2) are provided (see FIG. 3). Cp1 is connected to one of the source region or drain region of T01, and Cp2 is connected to one of the source region or drain region of T02. The source region and the drain region of the transistor are switched according to the potential. Hereinafter, for convenience of explanation, an electrode to which Cp1 and Cp2 are connected is used as the drain region of each transistor. Further, when it is not necessary to distinguish T01 and T02 from each other, they are simply referred to as a thin film transistor T0. When it is not necessary to distinguish between Cp1 and Cp2, they are simply referred to as a capacitance element Cp. The capacitive element Cp includes a pair of electrodes and a dielectric film sandwiched between these electrodes. One electrode of the capacitive element Cp is connected to the drain region of the thin film transistor T0. Further, the potential of the other electrode of the capacitive element Cp is fixed. In the present embodiment, the other electrode of the capacitive element Cp is connected to a power source. Although the structure of the thin film transistor will be described in detail later, the thin film transistor T0 has a lightly doped drain (hereinafter simply referred to as LDD) structure.

Ｔ０１のチャンネル形成領域の幅をＷ01とし（以降この幅を単に幅Ｗ01と略称する）、Ｃｐ１の容量をＣ1とし（以降この容量を単に容量Ｃ1と略称する）、Ｔ０２のチャンネル形成領域の幅をＷ02とし（以降この幅を単に幅Ｗ02と略称する）、Ｃｐ２の容量をＣ2とした場合（以降この容量を単に容量Ｃ2と略称する）、幅Ｗ01に対する容量Ｃ1の比（Ｃ1／Ｗ01）と幅Ｗ02に対する容量Ｃ2の比（Ｃ2／Ｗ02）とが異なった値となっている。具体的にこれを実現するには、幅Ｗ01と幅Ｗ02とを異ならしても良いし、容量Ｃ1と容量Ｃ2とを異ならしても良いし、或いは幅（幅Ｗ01と幅Ｗ02）と容量（容量Ｃ1と容量Ｃ2）との双方を異ならしても良い。本実施形態では、幅Ｗ01と幅Ｗ02とが異なると共に、容量Ｃ1と容量Ｃ2とが異なっている。 The width of the channel formation region of T01 is W 01 (hereinafter, this width is simply referred to as width W 01 ), the capacitance of Cp1 is C 1 (hereinafter, this capacitance is simply referred to as capacitance C 1 ), and the channel formation of T02 is performed. When the width of the region is W 02 (hereinafter this width is simply abbreviated as width W 02 ) and the capacitance of Cp2 is C 2 (hereinafter this capacitance is simply abbreviated as capacitance C 2 ), the capacitance C with respect to the width W 01 The ratio of 1 (C 1 / W 01 ) and the ratio of the capacity C 2 to the width W 02 (C 2 / W 02 ) are different values. Specifically, in order to realize this, the width W 01 and the width W 02 may be different, the capacitance C 1 and the capacitance C 2 may be different, or the width (width W 01 and width W W 02 ) and capacity (capacitance C 1 and capacity C 2 ) may be different. In the present embodiment, the width W 01 and the width W 02 are different, and the capacitance C 1 and the capacitance C 2 are different.

温度は、最初の準備期間に容量素子Ｃｐ（Ｃｐ１やＣｐ２）に充電した電荷が、計測期間中に薄膜トランジスターＴ０（Ｔ０１やＴ０２）のオフ電流により増減する現象を利用して、計測される。計測期間中に薄膜トランジスターＴ０は比較的強いオフ状態に維持される。尚、温度の計測に際し、主には容量素子Ｃｐに充電した電荷がオフ電流で減少する現象を利用するが、これとは反対に、空の容量素子Ｃｐにオフ電流で電荷を充電する現象を利用して温度計測を行っても良い。   The temperature is measured using a phenomenon in which the charge charged in the capacitor Cp (Cp1 or Cp2) in the first preparation period increases or decreases during the measurement period due to the off-state current of the thin film transistor T0 (T01 or T02). During the measurement period, the thin film transistor T0 is maintained in a relatively strong off state. In measuring the temperature, the phenomenon that the charge charged in the capacitive element Cp is mainly reduced by the off-current is used. On the contrary, the phenomenon that the empty capacitive element Cp is charged by the off-current is used. You may measure temperature using it.

基板２には、計測回路３の他に、出力回路４と、第一選択回路５１と、第一処理回路５２と、第二選択回路６１と、第二処理回路６２と、が設けられている。計測回路３に配置された複数の計測セルは、計測回路３の外周部に配置された第一選択回路５１と第二選択回路６１とにより、順次選択される。基板２の一辺を第一の方向（ｘ軸に平行な方向で、行方向とする）とし、第一の方向と交差する（ほぼ直交する）別の方向を第二の方向（ｙ軸に平行な方向で、列方向とする）とすると、第一選択回路５１と第一処理回路５２とは、計測回路３の外側で第一の方向に沿って形成され、第二選択回路６１と第二処理回路６２とは、計測回路３の外側で第二の方向に沿って形成される。計測セルは第一の方向に沿って複数個形成されると共に、第一選択回路５１によって、第一の方向で選択される。同様に、計測セルは第二の方向に沿って複数個形成されると共に、第二選択回路６１によって、第二の方向で選択される。選択された計測セルは出力回路４と接続され、温度計測がなされる。こうして行列状に配置された計測セルにて順次温度が測定され、温度に関する面分布が得られる。尚、計測セル（ｉ，ｊ）は行列状に複数個配置されるが、計測セルは１個だけでも良く、この場合は、第一選択回路５１や第二選択回路６１などを省略する事もできる。   In addition to the measurement circuit 3, the substrate 2 is provided with an output circuit 4, a first selection circuit 51, a first processing circuit 52, a second selection circuit 61, and a second processing circuit 62. . The plurality of measurement cells arranged in the measurement circuit 3 are sequentially selected by the first selection circuit 51 and the second selection circuit 61 arranged on the outer periphery of the measurement circuit 3. One side of the substrate 2 is defined as a first direction (a direction parallel to the x axis and a row direction), and another direction intersecting (substantially orthogonal to) the first direction is a second direction (parallel to the y axis). The first selection circuit 51 and the first processing circuit 52 are formed along the first direction outside the measurement circuit 3, and the second selection circuit 61 and the second processing circuit 52. The processing circuit 62 is formed along the second direction outside the measurement circuit 3. A plurality of measurement cells are formed along the first direction, and are selected in the first direction by the first selection circuit 51. Similarly, a plurality of measurement cells are formed along the second direction and selected by the second selection circuit 61 in the second direction. The selected measurement cell is connected to the output circuit 4 and temperature measurement is performed. In this way, the temperature is sequentially measured in the measurement cells arranged in a matrix, and a surface distribution related to the temperature is obtained. Although a plurality of measurement cells (i, j) are arranged in a matrix, only one measurement cell may be provided. In this case, the first selection circuit 51, the second selection circuit 61, etc. may be omitted. it can.

「計測原理」
図２は、本実施形態に係わる温度センサーの計測原理を説明する図である。以下、図２を参照して、温度を計測する原理を説明する。 "Measurement Principle"
FIG. 2 is a diagram for explaining the measurement principle of the temperature sensor according to this embodiment. Hereinafter, the principle of measuring the temperature will be described with reference to FIG.

図２は、ＬＤＤ構造のＮ型薄膜トランジスターの伝達特性が温度依存性を有する様子を示している。ソースドレイン電圧は、Ｖｄｓ＝５Ｖである。トランジスターの伝達特性は、一般にオン領域（図２の場合、ゲート電圧が閾値電圧の０．５Ｖ程度以上）とオフ領域（図２の場合、ゲート電圧が−１．５Ｖ程度以下）と閾値下領域（図２の場合、ゲート電圧が−１．５Ｖ程度から０．５Ｖ程度の間）とに分類される。それぞれの領域はいずれも温度依存性を有するが、オフ領域に於ける温度依存性が一番強い。これはオフ電流値がフェルミ関数の広がりに対して最も敏感に変化する為である。オフ電流は、電子−正孔対の熱生成や、プールフレンケル効果を伴うフォノンアシステッドトネリング、バンド間トネリングなどの機構に起因する。フェルミ関数は、僅かな温度変化でも指数関数的に変化して、これらの機構（取り分け、電子−正孔対の熱生成やプールフレンケル効果を伴うフォノンアシステッドトネリング）に強く影響する。その為にオフ電流値の温度依存性は極めて強くなる。実際に図２から、１００℃のオフ電流は６０℃のオフ電流の１０倍以上になっている事が判る。例えば１００℃におけるＶｇｓ＝−４Ｖのドレイン電流は、Ｉｄｓ＝４３ｐＡで、６０℃におけるＶｇｓ＝−４Ｖのドレイン電流は、Ｉｄｓ＝３．６ｐＡなので、１００℃のオフ電流は６０℃のオフ電流の１２倍となっている。これに対して、同じ温度変化の際にオン電流の変化は２倍以下でしかない。例えば１００℃におけるＶｇｓ＝１０Ｖのドレイン電流は、Ｉｄｓ＝０．３４２ｍＡで、６０℃におけるＶｇｓ＝１０Ｖのドレイン電流は、Ｉｄｓ＝０．２６４ｍＡなので、１００℃のオフ電流は６０℃のオン電流の１．３倍でしかない。即ち、オフ電流は温度に対してオン電流よりもほぼ１０倍敏感で有る事になる。大雑把に云って、温度が４０℃上昇する毎にオフ電流は１０倍になる。言い換えれば、温度が４℃上昇しただけでも、オフ電流は２６％も増加する事になる。要するにほんの僅かの温度変化であっても、オフ電流値は計測可能な大きな変化を示すので、高精度な温度計測が実現する事になる。換言すると、ＬＤＤ構造の薄膜トランジスターＴ０のオフ電流を利用して、温度計測を行うと、温度分解能が向上する事になる。この様に、計測用薄膜トランジスターのオフ電流は温度に応じて激しく変化するので、容量（容量Ｃ1や容量Ｃ2）に蓄積された電荷量も温度に応じて変化する。この電荷量の変化（又は容量電位の変化）を計量する事で温度が計測される。 FIG. 2 shows a state in which the transfer characteristic of an N-type thin film transistor having an LDD structure has temperature dependence. The source / drain voltage is Vds = 5V. The transfer characteristics of a transistor are generally as follows: an ON region (in the case of FIG. 2, the gate voltage is about 0.5 V or more of the threshold voltage), an OFF region (in the case of FIG. (In the case of FIG. 2, the gate voltage is between about -1.5V and about 0.5V). Each region has a temperature dependency, but the temperature dependency in the off region is the strongest. This is because the off-current value changes most sensitively to the spread of the Fermi function. The off-current is caused by a mechanism such as heat generation of electron-hole pairs, phonon assisted tunneling accompanied by Pool Frenkel effect, or band-to-band tunneling. The Fermi function changes exponentially even with a slight change in temperature, and strongly influences these mechanisms (particularly, heat generation of electron-hole pairs and phonon assisted tunneling accompanied by the Pool Frenkel effect). Therefore, the temperature dependence of the off-current value becomes extremely strong. In fact, it can be seen from FIG. 2 that the off current at 100 ° C. is more than 10 times the off current at 60 ° C. For example, the drain current of Vgs = −4 V at 100 ° C. is Ids = 43 pA, and the drain current of Vgs = −4 V at 60 ° C. is Ids = 3.6 pA, so the off current at 100 ° C. is 12 of the off current at 60 ° C. It has doubled. On the other hand, the change in on-current is less than twice when the temperature changes the same. For example, the drain current of Vgs = 10 V at 100 ° C. is Ids = 0.342 mA, and the drain current of Vgs = 10 V at 60 ° C. is Ids = 0.264 mA, so the off current at 100 ° C. is 1 of the on current at 60 ° C. Only 3 times. That is, the off-current is almost 10 times more sensitive to temperature than the on-current. Roughly speaking, each time the temperature rises by 40 ° C., the off-state current increases 10 times. In other words, even if the temperature rises by 4 ° C., the off current increases by 26%. In short, even with only a slight temperature change, the off-current value shows a large change that can be measured, so that highly accurate temperature measurement can be realized. In other words, if temperature measurement is performed using the off-state current of the thin film transistor T0 having an LDD structure, the temperature resolution is improved. As described above, the off-state current of the measurement thin film transistor changes drastically according to the temperature, so that the amount of charge accumulated in the capacitors (capacitance C 1 and capacitance C 2 ) also changes according to the temperature. The temperature is measured by measuring this change in charge amount (or change in capacitance potential).

薄膜トランジスターＴ０はＬＤＤ構造をなしているので、オフ電流のゲート電圧Ｖｇｓ依存性は非常に弱い。実際に４０℃から１００℃の温度範囲では、ゲート電圧Ｖｇｓが−２Ｖ以下では、ドレイン電流Ｉｄｓは殆ど一定で、ゲート電圧に依存しなくなる。又、図２には示してないが、０℃から４０℃の温度範囲でも、ゲート電圧Ｖｇｓが−６Ｖ以下では、ドレイン電流Ｉｄｓは殆ど一定で、ゲート電圧に依存しなくなる。即ち、ゲート電圧Ｖｇｓが−６Ｖ以下では、０℃から１００℃の広い温度範囲でドレイン電流は一定となる。計測セルが複数個あり、複数個の薄膜トランジスターＴ０が温度計測に使用される場合、薄膜トランジスターＴ０間でのトランジスター特性の変動（特に閾値電圧の変動）は必ずしもゼロではない。そこで、計測期間でのゲート電圧Ｖｇｓを−２Ｖ以下（好ましくは−６Ｖ以下）との強いオフ状態とする。すると、オフ電流は各温度でゲート電圧Ｖｇｓに対して一定となるので、閾値電圧が多少変動しても（図２で伝達特性が全体として左右に平行移動しても）、オフ電流は変わらなくなる。こうして閾値電圧が変動しても、計測結果は変動せず、常に正しい計測が実現する事になる。   Since the thin film transistor T0 has an LDD structure, the dependence of the off-current on the gate voltage Vgs is very weak. Actually, in the temperature range from 40 ° C. to 100 ° C., when the gate voltage Vgs is −2 V or less, the drain current Ids is almost constant and does not depend on the gate voltage. Although not shown in FIG. 2, even in the temperature range from 0 ° C. to 40 ° C., when the gate voltage Vgs is −6 V or less, the drain current Ids is almost constant and does not depend on the gate voltage. That is, when the gate voltage Vgs is −6 V or less, the drain current is constant over a wide temperature range from 0 ° C. to 100 ° C. When there are a plurality of measurement cells and a plurality of thin film transistors T0 are used for temperature measurement, variations in transistor characteristics (particularly variations in threshold voltage) between the thin film transistors T0 are not necessarily zero. Therefore, the gate voltage Vgs in the measurement period is set to a strong off state of −2 V or less (preferably −6 V or less). Then, since the off-current is constant with respect to the gate voltage Vgs at each temperature, the off-current does not change even if the threshold voltage fluctuates slightly (even if the transfer characteristic as a whole translates horizontally in FIG. 2). . Even if the threshold voltage fluctuates in this way, the measurement result does not fluctuate and correct measurement is always realized.

「回路」
図３は、本実施形態に係わる温度センサーの回路を説明する図である。以下、図３を参照して、温度センサーの回路を説明する。尚、Ｎ型薄膜トランジスターのソース領域ドレイン領域は、両者を比較して電位の高い方がドレイン領域になり、電位の低い方がソース領域となる。参考の為に、図３には各薄膜トランジスターのソース領域ドレイン領域をそれぞれｓとｄとで記載してある。 "circuit"
FIG. 3 is a diagram for explaining a circuit of the temperature sensor according to the present embodiment. Hereinafter, the circuit of the temperature sensor will be described with reference to FIG. Note that, in the source region and drain region of the N-type thin film transistor, the higher potential becomes the drain region, and the lower potential becomes the source region. For reference, FIG. 3 shows the source region and drain region of each thin film transistor as s and d, respectively.

まず図１に戻って説明する。
温度センサー１は計測回路３と出力回路４、第一選択回路５１、第一処理回路５２、第二選択回路６１、第二処理回路６２とを有する。計測回路３には計測セル（ｉ，ｊ）がＭ行Ｎ列の行列状に配置されている。ＭとＮは１以上の整数である（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）。第一選択回路５１は第一の方向に関してＭ行の行線Ｒ（ｉ）から特定の一本の行線を選択する。従って、第一選択回路５１は行選択回路でもある。第一選択回路５１にはシフトレジスターやデコーダーが使用される。第一処理回路５２は第一選択回路５１からの選択信号を計測に適する様に加工する。具体的には選択電位を変換するレベルシフターや、高速で安定的に行線を選択する様にバッファーを備える。第二選択回路６１は第二の方向に関してＮ列の列線ＣＬ（ｊ）から特定の一本の列線を選択する。従って、第二選択回路６１は列選択回路でもある。第二選択回路６１にはシフトレジスターやデコーダーが使用される。第二処理回路６２は第二選択回路６１からの選択信号を計測に適する様に加工する。具体的には選択電位を変換するレベルシフターや、高速で安定的に列線を選択する様にバッファーを備える。 First, referring back to FIG.
The temperature sensor 1 includes a measurement circuit 3, an output circuit 4, a first selection circuit 51, a first processing circuit 52, a second selection circuit 61, and a second processing circuit 62. In the measurement circuit 3, measurement cells (i, j) are arranged in a matrix of M rows and N columns. M and N are integers of 1 or more (1 ≦ i ≦ M, 1 ≦ j ≦ N). The first selection circuit 51 selects one specific row line from the M row lines R (i) in the first direction. Therefore, the first selection circuit 51 is also a row selection circuit. For the first selection circuit 51, a shift register or a decoder is used. The first processing circuit 52 processes the selection signal from the first selection circuit 51 so as to be suitable for measurement. Specifically, a level shifter for converting the selection potential and a buffer for selecting a row line stably at high speed are provided. The second selection circuit 61 selects one specific column line from the N column lines CL (j) in the second direction. Therefore, the second selection circuit 61 is also a column selection circuit. For the second selection circuit 61, a shift register or a decoder is used. The second processing circuit 62 processes the selection signal from the second selection circuit 61 so as to be suitable for measurement. Specifically, a level shifter for converting the selection potential and a buffer for selecting the column line stably at high speed are provided.

図３に戻って説明を続ける。
第二処理回路６２は、上述の回路の他に、列選択トランジスターＴ３ＣとＴ４Ｃとを含む。列選択トランジスターＴ３ＣとＴ４Ｃとは、列毎にペアとなって設けられる。出力回路４はＬＤＯＵＴ及びＸＬＤＯＵＴとして計測結果を出力する。これらの回路の内で、計測回路３と出力回路４、第二処理回路６２の内の列選択トランジスターＴ３ＣとＴ４Ｃとが薄膜トランジスターで形成される。本実施形態では、これらの他に第一選択回路５１と第一処理回路５２、第二選択回路６１、もＣＭＯＳ構成の（Ｎ型及びＰ型の）薄膜トランジスターで形成されていたが、第一選択回路５１と第一処理回路５２、第二選択回路６１、第二処理回路６２の内の列選択トランジスターＴ３ＣとＴ４Ｃ以外の回路は、外付けのシリコンＩＣチップにて形成されても良い。 Returning to FIG. 3, the description will be continued.
The second processing circuit 62 includes column selection transistors T3C and T4C in addition to the circuit described above. Column selection transistors T3C and T4C are provided in pairs for each column. The output circuit 4 outputs measurement results as LDOUT and XLDOUT. Among these circuits, the measurement circuit 3, the output circuit 4, and the column selection transistors T3C and T4C in the second processing circuit 62 are formed of thin film transistors. In the present embodiment, in addition to these, the first selection circuit 51, the first processing circuit 52, and the second selection circuit 61 are also formed of thin film transistors (N-type and P-type) having a CMOS configuration. Circuits other than the column selection transistors T3C and T4C in the selection circuit 51, the first processing circuit 52, the second selection circuit 61, and the second processing circuit 62 may be formed by an external silicon IC chip.

計測セル（ｉ，ｊ）はｉ行ｊ列に位置し、その内部にＴ０１と、Ｃｐ１と、Ｔ０２と、Ｃｐ２と、を有している。Ｃｐ１やＣｐ２は誘電体膜を第一電極と第二電極とで挟持している。Ｔ０１のドレイン領域はＣｐ１の第一電極に接続し、ソース領域は充電用列線ＣＣに接続し、ゲート電極は充電用行線ＲＣに接続している。Ｃｐ１の第二電極は第二電源（この場合、負電源Ｖss）に接続している。同様に、Ｔ０２のドレイン領域はＣｐ２の第一電極に接続し、ソース領域は充電用列線ＣＣに接続し、ゲート電極は充電用行線ＲＣに接続している。Ｃｐ２の第二電極は第二電源に接続している。Ｔ０１とＴ０２とではチャンネル形成領域幅が異なっており、幅Ｗ01は１μｍで、幅Ｗ02は１０μｍである。又、Ｃｐ１とＣｐ２とでは容量が異なっている。Ｃｐ１は、第一電極と第二電極のサイズが２００μｍ×２００μｍで、誘電体膜（好適例としてＳｉＯ2）の厚みが６９ｎｍで有るので、容量Ｃ1は２０ｐＦである。一方、Ｃｐ２は、第一電極と第二電極のサイズが２００μｍ×１００μｍで、誘電体膜の厚みは同じく６９ｎｍで有るので、容量Ｃ2は１０ｐＦである。この結果、Ｃ1／Ｗ01の値は２０ｐＦ／μｍとなり、Ｃ2／Ｗ02の値は１ｐＦ／μｍとなるので、Ｃ1／Ｗ01の値はＣ2／Ｗ02の値の２０倍となっている。 The measurement cell (i, j) is located in i row and j column, and has T01, Cp1, T02, and Cp2 therein. Cp1 and Cp2 sandwich the dielectric film between the first electrode and the second electrode. The drain region of T01 is connected to the first electrode of Cp1, the source region is connected to the charging column line CC, and the gate electrode is connected to the charging row line RC. The second electrode of Cp1 is connected to a second power source (in this case, a negative power source V ss ). Similarly, the drain region of T02 is connected to the first electrode of Cp2, the source region is connected to the charging column line CC, and the gate electrode is connected to the charging row line RC. The second electrode of Cp2 is connected to the second power source. T01 and T02 have different channel formation region widths. The width W 01 is 1 μm and the width W 02 is 10 μm. Also, the capacitances of Cp1 and Cp2 are different. In Cp1, since the size of the first electrode and the second electrode is 200 μm × 200 μm and the thickness of the dielectric film (SiO 2 as a preferred example) is 69 nm, the capacitance C 1 is 20 pF. On the other hand, in Cp2, since the size of the first electrode and the second electrode is 200 μm × 100 μm and the thickness of the dielectric film is also 69 nm, the capacitance C 2 is 10 pF. As a result, the value of C 1 / W 01 is 20 pF / [mu] m becomes, the value of C 2 / W 02 becomes 1 pF / [mu] m, the value of C 1 / W 01 is a 20 times the value of C 2 / W 02 It has become.

温度は、Ｔ０１やＴ０２と云った計測用薄膜トランジスターのドレイン領域電位（即ちＣｐ１やＣｐ２と云った容量素子の第一電極電位）に関する情報を出力する事で、計測される。温度計測を正確に行うべく、計測用薄膜トランジスターＴ０は差動増幅回路の一部分を備えている。差動増幅回路の一部とは差動トランジスター対と行選択トランジスター対である。差動トランジスター対は、第一薄膜トランジスターＴ１と第二薄膜トランジスターＴ２とからなる。行選択トランジスター対は行選択トランジスターＴ３ＲとＴ４Ｒとである。   The temperature is measured by outputting information on the drain region potential of the measurement thin film transistor such as T01 or T02 (that is, the first electrode potential of the capacitive element such as Cp1 or Cp2). In order to accurately measure the temperature, the measurement thin film transistor T0 includes a part of a differential amplifier circuit. A part of the differential amplifier circuit is a differential transistor pair and a row selection transistor pair. The differential transistor pair includes a first thin film transistor T1 and a second thin film transistor T2. The row selection transistor pair is a row selection transistor T3R and T4R.

第一薄膜トランジスターＴ１のゲートは、計測用薄膜トランジスターＴ０のドレイン領域に接続されている。従って、第一薄膜トランジスターＴ１のゲート電位は温度に応じて変化する。一方、第二薄膜トランジスターＴ２のゲートには基準信号Ｖrefが供給され、第二薄膜トランジスターＴ２は基準トランジスターとして動作する。こうして第一薄膜トランジスターＴ１の電気特性と第二薄膜トランジスターＴ２の電気特性とが比較され、計測セルに於ける温度が計測される。言い換えると、第一薄膜トランジスターＴ１のゲート電位と第二薄膜トランジスターのゲート電位との相違が差動増幅され、計測セルに於ける温度が電圧値又は電流値として出力される。 The gate of the first thin film transistor T1 is connected to the drain region of the measurement thin film transistor T0. Therefore, the gate potential of the first thin film transistor T1 changes according to the temperature. On the other hand, the reference signal V ref is supplied to the gate of the second thin film transistor T2, and the second thin film transistor T2 operates as a reference transistor. Thus, the electrical characteristics of the first thin film transistor T1 and the electrical characteristics of the second thin film transistor T2 are compared, and the temperature in the measurement cell is measured. In other words, the difference between the gate potential of the first thin film transistor T1 and the gate potential of the second thin film transistor is differentially amplified, and the temperature in the measurement cell is output as a voltage value or a current value.

第一薄膜トランジスターＴ１と第二薄膜トランジスターＴ２とは差動トランジスター対を為しているので、互いに対称に配置されている。即ち、両トランジスターのドレイン領域が第一電源に接続され、電源に対して両トランジスターは並列に配置されている。第一電源は正電源Ｖddである。尚、計測誤差を小さくする為に、第一薄膜トランジスターＴ１のゲート容量は、容量素子Ｃｐの容量よりも著しく小さくされている。著しく小さいとは、具体的には１０分の１以下である。実際に、第一薄膜トランジスターＴ１のゲート容量は、０．００５ｐＦ（例えば、ゲート面積１０μｍ2、ゲート絶縁膜ＳｉＯ2、ゲート絶縁膜厚６９ｎｍ）程度から０．０５ｐＦ（例えば、ゲート面積１００μｍ2、ゲート絶縁膜ＳｉＯ2、ゲート絶縁膜厚６９ｎｍ）程度の範囲にあるが、容量素子Ｃｐの容量は１ｐＦ以上なので、第一薄膜トランジスターＴ１のゲート容量は、容量素子Ｃｐの容量の２０分の１以下となっている。 Since the first thin film transistor T1 and the second thin film transistor T2 form a differential transistor pair, they are arranged symmetrically with each other. That is, the drain regions of both transistors are connected to the first power source, and both transistors are arranged in parallel with the power source. The first power supply is a positive power supply Vdd . In order to reduce the measurement error, the gate capacitance of the first thin film transistor T1 is significantly smaller than the capacitance of the capacitive element Cp. The remarkably small is specifically 1/10 or less. Actually, the gate capacitance of the first thin film transistor T1 is about 0.005 pF (for example, gate area 10 μm 2 , gate insulating film SiO 2 , gate insulating film thickness 69 nm) to 0.05 pF (for example, gate area 100 μm 2 , gate). insulating film SiO 2, although the range of the gate insulating film thickness 69 nm) approximately, since the capacitance of the capacitor Cp a or 1 pF, the gate capacitance of the first TFT T1 is less than 1 and 20 min of capacitance of the capacitor Cp It has become.

行選択トランジスターＴ３Ｒのドレイン領域は第一薄膜トランジスターＴ１のソース領域に接続し、ソース領域はｊ列目の奇数列線ＣＯ（ｊ）を介してｊ列目の列選択トランジスターＴ３Ｃのドレイン領域に接続している。同様に、行選択トランジスターＴ４Ｒのドレイン領域は第二薄膜トランジスターＴ２のソース領域に接続し、ソース領域はｊ列目の偶数列線ＣＥ（ｊ）を介してｊ列目の列選択トランジスターＴ４Ｃのドレイン領域に接続している。Ｔ０１に付属する行選択トランジスターＴ３ＲとＴ４Ｒとのゲートは２ｉ−１行目の行線Ｒ（２ｉ−１）に接続する。又、Ｔ０２に付属する行選択トランジスターＴ３ＲとＴ４Ｒとのゲートは２ｉ行目の行線Ｒ（２ｉ）に接続する。こうして、列選択トランジスターＴ３Ｃと行選択トランジスターＴ３Ｒとで第三薄膜トランジスターＴ３をなし、列選択トランジスターＴ４Ｃと行選択トランジスターＴ４Ｒとで第四薄膜トランジスターＴ４をなす。   The drain region of the row selection transistor T3R is connected to the source region of the first thin film transistor T1, and the source region is connected to the drain region of the jth column selection transistor T3C via the odd column line CO (j) of the jth column. doing. Similarly, the drain region of the row selection transistor T4R is connected to the source region of the second thin film transistor T2, and the source region is the drain of the column selection transistor T4C in the j-th column via the j-th even column line CE (j). Connected to the area. The gates of the row selection transistors T3R and T4R attached to T01 are connected to the row line R (2i-1) of the 2i-1th row. The gates of the row selection transistors T3R and T4R attached to T02 are connected to the 2i-th row line R (2i). Thus, the column selection transistor T3C and the row selection transistor T3R form a third thin film transistor T3, and the column selection transistor T4C and the row selection transistor T4R form a fourth thin film transistor T4.

温度センサー１は、更に第五薄膜トランジスターＴ５と第六薄膜トランジスターＴ６とを出力回路４に備え、第五薄膜トランジスターＴ５と第六薄膜トランジスターＴ６とはカレントミラー対をなしている。カレントミラー対とは、両トランジスターのソース領域が共通に接続され、ゲートに同電位を印加する事で、飽和動作時（Ｖds＞Ｖgs−Ｖth＞０）に、両トランジスターのドレイン領域電位が多少異なっていても、同じ電流を通すトランジスター対である。ここでは両薄膜トランジスターのゲートは第五薄膜トランジスターのドレイン領域に接続している。更に、第五薄膜トランジスターＴ５のドレイン領域は列選択トランジスターＴ３Ｃのソース領域に接続し、第六薄膜トランジスターＴ６のドレイン領域は列選択トランジスターＴ４Ｃのソース領域に接続する。 The temperature sensor 1 further includes a fifth thin film transistor T5 and a sixth thin film transistor T6 in the output circuit 4, and the fifth thin film transistor T5 and the sixth thin film transistor T6 form a current mirror pair. In the current mirror pair, the source regions of both transistors are connected in common, and the same potential is applied to the gates, so that the drain region potentials of both transistors during saturation operation (V ds > V gs −V th > 0). Even if they are slightly different, they are transistor pairs that pass the same current. Here, the gates of both thin film transistors are connected to the drain region of the fifth thin film transistor. Further, the drain region of the fifth thin film transistor T5 is connected to the source region of the column selection transistor T3C, and the drain region of the sixth thin film transistor T6 is connected to the source region of the column selection transistor T4C.

温度センサー１は、更に第七薄膜トランジスターＴ７を出力回路４に備える。第七薄膜トランジスターＴ７は電流源トランジスターである。電流源トランジスターとは、飽和動作し、ドレイン領域電位が多少変動しても常に一定電流を供給するトランジスターである。第五薄膜トランジスターＴ５のソース領域と第六薄膜トランジスターＴ６のソース領域とは、第七薄膜トランジスターＴ７のドレイン領域に接続し、第七薄膜トランジスターＴ７のソース領域は第二電源に接続する。第二電源は負電源Ｖssである。第七薄膜トランジスターＴ７のゲートには第一制御信号Ｃｎｔ１が供給される。第五薄膜トランジスターＴ５と第六薄膜トランジスターＴ６とが常に等しい電流を通し、第七薄膜トランジスターＴ７が一定電流を供給するので、第五薄膜トランジスターＴ５も第六薄膜トランジスターＴ６も常に同一電流（第七薄膜トランジスターＴ７を通る電流の半分）を通す。 The temperature sensor 1 further includes a seventh thin film transistor T7 in the output circuit 4. The seventh thin film transistor T7 is a current source transistor. A current source transistor is a transistor that performs a saturation operation and always supplies a constant current even if the drain region potential slightly varies. The source region of the fifth thin film transistor T5 and the source region of the sixth thin film transistor T6 are connected to the drain region of the seventh thin film transistor T7, and the source region of the seventh thin film transistor T7 is connected to the second power source. The second power source is a negative power source V ss . The first control signal Cnt1 is supplied to the gate of the seventh thin film transistor T7. Since the fifth thin film transistor T5 and the sixth thin film transistor T6 always pass the same current and the seventh thin film transistor T7 supplies a constant current, the fifth thin film transistor T5 and the sixth thin film transistor T6 always have the same current (the seventh Half of the current through the thin film transistor T7).

第三薄膜トランジスターＴ３は、列選択や行選択がなされる毎に列選択トランジスターや行選択トランジスターを変えながらも、常に第一薄膜トランジスターＴ１と第五薄膜トランジスターＴ５との間に配置され、第一薄膜トランジスターＴ１と第五薄膜トランジスターＴ５とを電気的に接続可能としている。同様に、第四薄膜トランジスターＴ４は、列選択や行選択がなされる毎に列選択トランジスターや行選択トランジスターを変えながらも、常に第二薄膜トランジスターＴ２と第六薄膜トランジスターＴ６との間に配置され、第二薄膜トランジスターＴ２と第六薄膜トランジスターＴ６とを電気的に接続可能としている。即ち、２ｉ−１行目の行線Ｒ（２ｉ−１）に選択信号（高電位信号）が供給されると、２ｉ−１行目の計測セルに配置された第一薄膜トランジスターＴ１は奇数列線ＣＯに電気的に接続され、第二薄膜トランジスターＴ２は偶数列線ＣＥに電気的に接続される。反対に行線Ｒ（２ｉ−１）に非選択信号（低電位信号）が入ると、第一薄膜トランジスターＴ１と奇数列線ＣＯとは電気的に絶縁され、第二薄膜トランジスターＴ２と偶数列線ＣＥとは電気的に絶縁される。   The third thin film transistor T3 is always disposed between the first thin film transistor T1 and the fifth thin film transistor T5 while changing the column selection transistor and the row selection transistor every time column selection or row selection is performed. The thin film transistor T1 and the fifth thin film transistor T5 can be electrically connected. Similarly, the fourth thin film transistor T4 is always disposed between the second thin film transistor T2 and the sixth thin film transistor T6 while changing the column selection transistor and the row selection transistor every time the column selection or the row selection is performed. The second thin film transistor T2 and the sixth thin film transistor T6 can be electrically connected. That is, when a selection signal (high potential signal) is supplied to the row line R (2i-1) of the 2i-1 row, the first thin film transistor T1 arranged in the measurement cell of the 2i-1 row is an odd column. The second thin film transistor T2 is electrically connected to the even column line CE. On the other hand, when a non-selection signal (low potential signal) is input to the row line R (2i-1), the first thin film transistor T1 and the odd column line CO are electrically insulated, and the second thin film transistor T2 and the even column line. It is electrically insulated from CE.

行線Ｒ（２ｉ−１）に選択信号が供給されている状態で、ｊ列目の列線ＣＬ（ｊ）に選択信号（高電位信号）が入ると、ｊ列目の列選択トランジスターＴ３Ｃがオン状態となるので、ｊ列目の奇数列線ＣＯと第五薄膜トランジスターＴ５とが接続される。その結果、ｉ行ｊ列の計測セル（ｉ，ｊ）に位置しＴ０１に付属する第一薄膜トランジスターＴ１と第五薄膜トランジスターＴ５とは電気的に接続される。同様に、ｊ列目の列線ＣＬ（ｊ）に選択信号（高電位信号）が入ると、ｊ列目の列選択トランジスターＴ４Ｃがオン状態となるので、ｊ列目の偶数列線ＣＥと第六薄膜トランジスターＴ６とが接続される。その結果、ｉ行ｊ列の計測セル（ｉ，ｊ）に位置しＴ０１に付属する第二薄膜トランジスターＴ２と第六薄膜トランジスターＴ６とは電気的に接続される。反対に、ｊ列目の列線ＣＬ（ｊ）に非選択信号（低電位信号）が入ると、ｊ列目の列選択トランジスターＴ３ＣとＴ４Ｃとがオフ状態となるので、出力回路４とｊ列目の奇数列線ＣＯ及びｊ列目の偶数列線ＣＥとは電気的に絶縁される。この様に複数の計測セルの内で、行線と列線とで選択された計測セル内の差動トランジスター対が出力回路４と接続する。出力回路４からの計測結果は、第六薄膜トランジスターＴ６のドレイン領域電位Ｖ6がＬＤＯＵＴとして出力され、第五薄膜トランジスターＴ５のドレイン領域電位Ｖ5がＸＬＤＯＵＴとして出力される。 When a selection signal (high potential signal) is input to the column line CL (j) of the jth column while the selection signal is supplied to the row line R (2i-1), the column selection transistor T3C of the jth column is turned on. Since the ON state is established, the odd-numbered column line CO in the j-th column and the fifth thin film transistor T5 are connected. As a result, the first thin film transistor T1 and the fifth thin film transistor T5 which are located in the measurement cell (i, j) in i row and j column and attached to T01 are electrically connected. Similarly, when a selection signal (high potential signal) is input to the j-th column line CL (j), the j-th column selection transistor T4C is turned on. Six thin film transistors T6 are connected. As a result, the second thin film transistor T2 and the sixth thin film transistor T6 which are located in the measurement cell (i, j) of i row and j column and attached to T01 are electrically connected. Conversely, when a non-selection signal (low potential signal) is input to the column line CL (j) of the jth column, the column selection transistors T3C and T4C of the jth column are turned off, so that the output circuit 4 and the jth column It is electrically insulated from the odd-numbered column line CO of the eye and the even-numbered column line CE of the j-th column. In this manner, the differential transistor pair in the measurement cell selected by the row line and the column line among the plurality of measurement cells is connected to the output circuit 4. Measurement result from the output circuit 4, the drain region electric potential V 6 of the sixth thin film transistor T6 is output as LDOUT, drain region potential V 5 of the fifth TFT T5 is output as XLDOUT.

列線ＣＬに供給される選択信号乃至は非選択信号は、第二選択回路６１からの出力を必要に応じてレベルシフトし、レベルシフターからの出力は、出力変動が生ぜぬようにバッファーで増強されている。即ち、列選択トランジスターＴ３ＣとＴ４Ｃとは第二選択回路６１にて制御される。又、行線Ｒに供給される選択信号乃至は非選択信号は、第一選択回路５１からの出力を必要に応じてレベルシフトし、レベルシフターからの出力はバッファーで補強されている。即ち、行選択トランジスターＴ３ＲとＴ４Ｒとは第一選択回路５１にて制御される。尚、ここでは行選択がなされた状態で列選択を行ったが、列選択がなされた状態で行選択を行っても良い。又、ここでの奇数列線とは単なる名称で、奇数番号のトランジスター列（Ｔ１やＴ３）に設けられた列線を意味し、偶数列線も同様に単なる名称で、偶数番号のトランジスター列（Ｔ２やＴ４）に設けられた列線を意味する。   The selection signal or non-selection signal supplied to the column line CL shifts the output from the second selection circuit 61 as necessary, and the output from the level shifter is enhanced by a buffer so that output fluctuation does not occur. Has been. That is, the column selection transistors T3C and T4C are controlled by the second selection circuit 61. The selection signal or the non-selection signal supplied to the row line R shifts the output from the first selection circuit 51 as necessary, and the output from the level shifter is reinforced by a buffer. That is, the row selection transistors T3R and T4R are controlled by the first selection circuit 51. Here, the column selection is performed with the row selected, but the row selection may be performed with the column selected. The odd-numbered column line here is simply a name, which means a column line provided in an odd-numbered transistor row (T1 or T3), and an even-numbered column line is also simply a name and has an even-numbered transistor row ( It means a column line provided at T2 or T4).

尚、本実施形態では計測セル内に２個の計測用薄膜トランジスター（Ｔ０１とＴ０２）と２個の容量素子（Ｃｐ１とＣｐ２）とが設けられているが、本実施形態はこの例に限られない。ｋを２以上の整数として、一つの計測セル内にｋ個の計測用薄膜トランジスター（Ｔ０１とＴ０２・・・Ｔ０ｋ）とｋ個の容量素子（Ｃｐ１とＣｐ２・・・Ｃｐｋ）とを設けても良い。この場合、ｑを１以上でｋ以下の整数として、第ｑ計測用薄膜トランジスターＴ０ｑと第ｑ容量素子Ｃｐｑとが接続され、ｋ個のＣq／Ｗ0qの値は皆異なっている。更に、一つの計測セルに対して、ｋ本の行線が配備される。具体的には、Ｔ０１に付属する行選択トランジスターＴ３ＲとＴ４Ｒとのゲートはｋｉ−（ｋ−１）行目の行線Ｒ（ｋｉ−ｋ＋１）に接続し、Ｔ０ｑに付属する行選択トランジスターＴ３ＲとＴ４Ｒとのゲートはｋｉ−（ｋ−ｑ）行目の行線Ｒ（ｋｉ−ｋ＋ｑ）に接続する。更に、計測対象となる温度範囲が予め狭いと判っている場合などは、ｋ＝１として、１個の計測セル内に１個の計測用薄膜トランジスター（Ｔ０）と１個の容量素子（Ｃｐ１）とを設けるだけでも良い。 In this embodiment, two measurement thin film transistors (T01 and T02) and two capacitance elements (Cp1 and Cp2) are provided in the measurement cell. However, this embodiment is limited to this example. Absent. Even if k is an integer of 2 or more and k measurement thin film transistors (T01 and T02... T0k) and k capacitance elements (Cp1 and Cp2... Cpk) are provided in one measurement cell. good. In this case, the q-th measurement thin film transistor T0q and the q-th capacitance element Cpq are connected with q being an integer between 1 and k, and the values of k C q / W 0q are all different. Further, k row lines are provided for one measurement cell. Specifically, the gates of the row selection transistors T3R and T4R attached to T01 are connected to the row line R (ki-k + 1) of the ki- (k-1) th row, and the row selection transistors T3R attached to T0q The gate of T4R is connected to the row line R (ki-k + q) of the ki- (k-q) row. Further, when it is known that the temperature range to be measured is narrow in advance, k = 1 and one measurement thin film transistor (T0) and one capacitance element (Cp1) in one measurement cell. You can just provide

次に、幅Ｗ0qと容量Ｃqとの関係を説明する。以降、チャンネル形成領域幅Ｗに対する容量Ｃの比を幅容量比と称す。計測用薄膜トランジスターのオフ電流値はチャンネル形成領域幅Ｗに比例する。その為に、幅容量比は、容量に充電された電荷の放電のしにくさを定量的に表現している事になる。例えばＣｐｑを時刻０に正電源電位Ｖddに充電し、時間ｔだけＴ０ｑのオフ電流で電荷を漏らした場合、時刻ｔに於けるＣｐｑの第一電極電位Ｖq（ｔ）は、Ｖq（ｔ）＝Ｖddｅｘｐ（−ｔ／τq）と記載される。ここでτqは時定数であり、比例係数Ａを用いて、τq＝ＡＣq／Ｗ0qと表現される。又、比例係数ＡはｓｍＦ-1の単位次元を持ち、Ａ＝Ａ0ｅｘｐ（ε／ｋBＴ）にて表現される。ここでＴは絶対温度で表現した温度であり、ｋBはボルツマン定数でｋB＝８．６１×１０-5ｅＶ／Ｋである。本実施形態では、プレイクスポネンシャルファクターはＡ0＝１．５９５×１０-8ｍｓ・μｍ／ｐＦで、活性化エネルギーはε＝０．５１７ｅＶであった。オフ電流の発生機構の主体がプールフレンケル効果を伴うフォノンアシステッドトネリングである為に、価電子帯からシリコンバンドギャップの中心付近への電子励起エネルギーが活性化エネルギーに相当している。但し、これらの値（取り分けプレイクスポネンシャルファクターＡ0）は薄膜トランジスター固有の値で、薄膜トランジスターの構造や製造方法に応じて異なって来る。 Next, the relationship between the width W 0q and the capacitance C q will be described. Hereinafter, the ratio of the capacitance C to the channel formation region width W is referred to as a width capacitance ratio. The off-current value of the measurement thin film transistor is proportional to the channel formation region width W. For this reason, the width-capacity ratio quantitatively represents the difficulty of discharging the charge charged in the capacitor. For example, when Cpq is charged to the positive power supply potential V dd at time 0 and charge is leaked with an off-current of T0q for time t, the first electrode potential V q (t) of Cpq at time t is V q ( t) = V dd exp (−t / τ q ). Here, τ q is a time constant and is expressed as τ q = AC q / W 0q using the proportional coefficient A. The proportional coefficient A has a unit dimension of smF −1 and is expressed by A = A 0 exp (ε / k B T). Here, T is a temperature expressed in absolute temperature, and k B is a Boltzmann constant and k B = 8.61 × 10 −5 eV / K. In the present embodiment, the Pleisponsial factor was A 0 = 1.595 × 10 −8 ms · μm / pF, and the activation energy was ε = 0.517 eV. Since the main mechanism of off-current generation is phonon assisted tunneling with Pool Frenkel effect, the electron excitation energy from the valence band to the vicinity of the center of the silicon band gap corresponds to the activation energy. However, these values (particularly, the plain exponential factor A 0 ) are values unique to the thin film transistor, and differ depending on the structure and manufacturing method of the thin film transistor.

第一電極電位の変化（Ｖq／Ｖdd）が精密に計測され得るのは、概ね、その値が５％から９５％の範囲に入る時である。即ち、０．０５≦Ｖq／Ｖdd≦０．９５の際に、正確な温度計測が可能になる。この事は、後に図４を用いて説明する計測期間ＭＰがｔMPの場合、０．３３３８≦（ＡＣq）／（ｔMPＷ0q）≦１９．５０を意味する。従って、この式を満たす様に計測期間ＭＰの長さｔMPと幅容量比とを定める。前述の如く、ｑ個目の幅容量比Ｃq／Ｗ0qは、Ｔ０ｑのオフ電流に依るＣｐｑの第一電極電位降下の時定数に比例する。この為、ｋ個の幅容量比が皆異なっていれば、単一の計測期間で異なった温度範囲にて温度を計測できる事になる。即ち、幅広い温度範囲にて温度を計測できる。ｋ個の幅容量比Ｃq／Ｗ0qを大きい順にＣ1／Ｗ01＞Ｃ2／Ｗ02＞・・・＞Ｃk／Ｗ0kと並べた時に、或る幅容量比がそれよりも一つ小さい値の幅容量比のほぼ２０倍となっているのが理想的である。図２に示される様に、オフ電流値の対数が温度に概ね比例するので、ほぼ２０倍（２×１０倍）とは１０のベキで考えられねばならず、その値は大凡２×１０0.6（８倍）から２×１０1.4（５０倍）となる。即ち、８×Ｃq+1／Ｗ0q+1≦Ｃq／Ｗ0q≦５０×Ｃq+1／Ｗ0q+1を満たす様に各幅容量比を定める。但しここでのｑは１以上のｋ−１以下の整数である。 The change in the first electrode potential (V q / V dd ) can be accurately measured when the value falls within the range of 5% to 95%. That is, accurate temperature measurement is possible when 0.05 ≦ V q / V dd ≦ 0.95. This means that 0.3338 ≦ (AC q ) / (t MP W 0q ) ≦ 19.50 when the measurement period MP described later with reference to FIG. 4 is t MP . Accordingly, the length t MP and the width capacity ratio of the measurement period MP are determined so as to satisfy this equation. As described above, the q-th width-capacitance ratio C q / W 0q is proportional to the time constant of the first electrode potential drop of Cpq depending on the OFF current of T0q. For this reason, if the k width capacity ratios are all different, the temperature can be measured in different temperature ranges in a single measurement period. That is, the temperature can be measured in a wide temperature range. When k width / capacitance ratios C q / W 0q are arranged in descending order of C 1 / W 01 > C 2 / W 02 >...> C k / W 0k , a certain width-capacity ratio is smaller than that. Ideally, it is approximately 20 times the width-capacity ratio of the smallest value. As shown in FIG. 2, since the logarithm of the off-current value is approximately proportional to the temperature, approximately 20 times (2 × 10 times) must be considered as a power of 10, and the value is approximately 2 × 10 0.6. (8 times) to 2 × 10 1.4 (50 times). That is, each width-capacity ratio is determined so as to satisfy 8 × C q + 1 / W 0q + 1 ≦ C q / W 0q ≦ 50 × C q + 1 / W 0q + 1 . However, q here is an integer greater than or equal to 1 and less than or equal to k-1.

ｑ個目の幅容量比Ｃq／Ｗ0qをｑ＋１個目の幅容量比Ｃq+1／Ｗ0q+1の２０倍とすると、Ｃｐｑの第一電極での電位降下の時定数は、Ｃｐｑ＋１の第一電極での電位降下の時定数の２０倍となる。その結果、Ｔ０１とＣｐ１とで高い温度範囲を計測し、Ｔ０２とＣｐ２とでそれよりも低い温度範囲を計測できる事になる。同時にそれぞれの計測温度範囲が僅かに重なり、両者の間で計測されない温度範囲は無くなる。即ち、Ｔ０１とＣｐ１とで計測する温度範囲の下限がＴ０２とＣｐ２とで計測する温度範囲の上限よりも低くなり、広い温度範囲を漏れなく温度計測できる事になる。計測方法は後に詳述するが、例えば計測期間ＭＰを２．５ミリ秒とし、３個の幅容量比を用いた場合の計測範囲を表１に示す。 When the q-th width capacitance ratio C q / W 0q is 20 times the q + 1-th width capacitance ratio C q + 1 / W 0q + 1 , the time constant of the potential drop at the first electrode of Cpq is Cpq + 1 This is 20 times the time constant of the potential drop at the first electrode. As a result, a high temperature range can be measured with T01 and Cp1, and a lower temperature range can be measured with T02 and Cp2. At the same time, the measured temperature ranges slightly overlap, and there is no temperature range that is not measured between them. That is, the lower limit of the temperature range measured by T01 and Cp1 is lower than the upper limit of the temperature range measured by T02 and Cp2, and the temperature can be measured over a wide temperature range without omission. The measurement method will be described in detail later. For example, Table 1 shows a measurement range when the measurement period MP is 2.5 milliseconds and three width-capacity ratios are used.

Figure 0005953464
Figure 0005953464

表１で白抜きのセルが計測に適する温度範囲（Ｖq／Ｖddの値が５％から９５％の範囲に入る場合）で、網掛けのセルがこの温度範囲を外れる場合である。表１の第３列から第５列は時定数τqを表し、第６列から第８列は時定数τqを計測期間ＭＰの長さｔMPにて割った値を示す。表１の第３列と第６列から分かる様に、Ｔ０１とＣｐ１とでは（ｑ＝１）、５０℃から１３０℃の範囲で温度を精密に計測できる。一方、第４列と第７列からは、Ｔ０２とＣｐ２とでは（ｑ＝２）、１０℃から６０℃の範囲で温度を精密に計測できる事が分かる。又、第５列と第８列からは、Ｔ０３とＣｐ３とでは（ｑ＝３）、−３０℃から１０℃の範囲で温度を精密に計測できる事が分かる。こうして、一つの計測セルに計測用薄膜トランジスターＴ０とそれに接続する容量素子Ｃｐとの組を３組設ける事で、−３０℃から１３０℃迄の広い温度範囲を、短時間で正確に計測できる事となる。 In Table 1, the white cells are in a temperature range suitable for measurement (when the value of V q / V dd falls within the range of 5% to 95%), and the shaded cells are outside this temperature range. The third to fifth columns of Table 1 represent the time constant τ q , and the sixth to eighth columns represent values obtained by dividing the time constant τ q by the length t MP of the measurement period MP. As can be seen from the third and sixth columns of Table 1, with T01 and Cp1 (q = 1), the temperature can be accurately measured in the range of 50 ° C. to 130 ° C. On the other hand, it can be seen from the fourth and seventh columns that T02 and Cp2 (q = 2) can accurately measure the temperature in the range of 10 ° C. to 60 ° C. From the fifth and eighth columns, it can be seen that T03 and Cp3 (q = 3) can accurately measure the temperature in the range of -30 ° C to 10 ° C. Thus, by providing three sets of the measurement thin film transistor T0 and the capacitive element Cp connected thereto in one measurement cell, a wide temperature range from −30 ° C. to 130 ° C. can be accurately measured in a short time. It becomes.

「計測方法」
図４は、本実施形態に係わる温度センサーにて温度を計測する際に、回路を駆動させるタイミングチャートを説明する図である。以下、図４を参照して、温度センサーを用いた計測方法を説明する。 "Measurement method"
FIG. 4 is a diagram for explaining a timing chart for driving the circuit when the temperature is measured by the temperature sensor according to the present embodiment. Hereinafter, a measurement method using a temperature sensor will be described with reference to FIG.

温度計測方法には準備期間ＰＰと計測期間ＭＰと出力期間ＯＰとが含まれている。準備期間ＰＰには計測用薄膜トランジスターＴ０をオン状態として、容量素子Ｃｐを所定の電位に充電する。計測期間ＭＰには計測用薄膜トランジスターＴ０を強いオフ状態として、第一薄膜トランジスターＴ１と容量素子Ｃｐから先に充電された電荷を漏らす。漏れ電荷量は温度依存性を示すので、温度に応じて第一薄膜トランジスターＴ１のゲート電位は低下する。出力期間ＯＰには低下したゲート電位に応じた出力を各計測セルから取り出す。これが温度計測の基本サイクルである。   The temperature measurement method includes a preparation period PP, a measurement period MP, and an output period OP. During the preparation period PP, the measurement thin film transistor T0 is turned on, and the capacitive element Cp is charged to a predetermined potential. In the measurement period MP, the measurement thin film transistor T0 is turned off, and the charge previously charged from the first thin film transistor T1 and the capacitive element Cp is leaked. Since the leakage charge amount is temperature-dependent, the gate potential of the first thin film transistor T1 decreases according to the temperature. In the output period OP, an output corresponding to the lowered gate potential is taken out from each measurement cell. This is the basic cycle of temperature measurement.

実際の温度計測の際には、まず、温度計測に先立ち、計測時に供給する基準信号Ｖrefの電位値を定める。上述の如く、温度センサー１では、基準トランジスターである第二薄膜トランジスターＴ２の電気特性と、温度に応じてゲート電位が変化する第一薄膜トランジスターＴ１の電気特性とが比較される。一方で、薄膜トランジスターはトランジスター毎に電気特性が僅かに異なるのが一般である。これを補正する為に、計測セル毎に基準温度に対応する基準信号Ｖrefの値を定める。以下に基準信号Ｖrefの値を定める具体的な手法を記す。 In actual temperature measurement, first, prior to temperature measurement, the potential value of the reference signal V ref supplied during measurement is determined. As described above, in the temperature sensor 1, the electrical characteristics of the second thin film transistor T2 that is the reference transistor are compared with the electrical characteristics of the first thin film transistor T1 whose gate potential changes according to the temperature. On the other hand, a thin film transistor generally has slightly different electrical characteristics for each transistor. In order to correct this, the value of the reference signal V ref corresponding to the reference temperature is determined for each measurement cell. A specific method for determining the value of the reference signal V ref will be described below.

（１）温度センサー１を基準温度のヒートリザーヴォアーに設置し、総ての計測セルが基準温度となる様にする。基準温度は測定対象温度範囲内で適宜設定される。基準温度は大凡その範囲の下限値とするのが望ましい。例えば測定対象温度範囲が寒冷地の冬の温度で、−２０℃から３０℃の範囲にあると予想される場合、基準温度は−２０℃程度に設定する。   (1) The temperature sensor 1 is installed in a heat reservoir at a reference temperature so that all measurement cells are at the reference temperature. The reference temperature is appropriately set within the measurement target temperature range. It is desirable that the reference temperature is approximately the lower limit of the range. For example, when the temperature range to be measured is a winter temperature in a cold region and is expected to be in the range of −20 ° C. to 30 ° C., the reference temperature is set to about −20 ° C.

（２）総ての第二薄膜トランジスターＴ２に対して、基準信号Ｖrefの選択電位として、数式１で表される仮の基準高電位Ｈrを設定する。 (2) For all the second thin film transistors T2, the provisional reference high potential H r expressed by Equation 1 is set as the selection potential of the reference signal V ref .

Figure 0005953464
ここでＶddは正電源電位、Ｖthは薄膜トランジスターの閾値電圧の平均値、δは０．０５Ｖから０．３Ｖ程度の小さい電圧値である。仮の基準高電位は、例えばＨr＝４．０５Ｖである。
Figure 0005953464
 Here, V dd is a positive power supply potential, V th is an average value of threshold voltages of thin film transistors, and δ is a small voltage value of about 0.05V to 0.3V. The temporary reference high potential is, for example, H r = 4.05V.

（３）後述する方法で温度を計測し、総ての差動トランジスター対からの出力結果（Ｖ5−Ｖ6）の平均値がほぼゼロになる様に計測期間ＭＰの時間を定める。即ち、数式２となる様に計測期間ＭＰの長さを定める。ほぼゼロとは、出力結果の平均値が概ね−０．４Ｖから＋０．４Ｖの範囲に入る事を意味する。 (3) The temperature is measured by the method described later, and the time of the measurement period MP is determined so that the average value of the output results (V 5 -V 6 ) from all the differential transistor pairs becomes substantially zero. In other words, the length of the measurement period MP is determined so as to satisfy Formula 2. Nearly zero means that the average value of the output result falls within the range of about −0.4V to + 0.4V.

Figure 0005953464
Figure 0005953464

（４）こうして定められた計測期間ＭＰの時間を用いて、再度ヒートリザーヴォアーの温度計測を行う。その際に、ＬＤＯＵＴ出力とＸＬＤＯＵＴ出力とが等しくなる様に（Ｖ5＝Ｖ6となる様に）差動トランジスター対毎に提供するＶrefの基準高電位値を定め、これを外部コントローラーに設けられている記憶装置に記憶させる。その後に温度センサー１を計測対象に配置し、計測を開始する。 (4) The temperature of the heat reservoir is again measured using the time of the measurement period MP thus determined. At that time, the reference high potential value of V ref to be provided for each differential transistor pair is determined so that the LDOUT output and the XLDOUT output are equal (V 5 = V 6 ), and this is provided in the external controller. Stored in a storage device. Thereafter, the temperature sensor 1 is placed on the measurement target, and measurement is started.

次に温度の計測方法を説明する。温度計測に際しては、外部コントローラーが第一選択回路５１や第一処理回路５２、第二選択回路６１、第二処理回路６２などに適当な信号や電源を供給し、その結果、各行線や列線、出力回路４等には図４に示す、以下の様な信号が供給される。   Next, a temperature measurement method will be described. When measuring the temperature, the external controller supplies appropriate signals and power to the first selection circuit 51, the first processing circuit 52, the second selection circuit 61, the second processing circuit 62, etc. As a result, each row line or column line is supplied. The following signals shown in FIG. 4 are supplied to the output circuit 4 and the like.

準備期間ＰＰには、薄膜トランジスターＴ０をオン状態とする。後述する様に、薄膜トランジスターＴ０はソース領域とドレイン領域とに第一導電型不純物を含んでいる第一導電型のトランジスターであるので、チャンネル形成領域の少なくとも一部を第一導電型とする。具体的には、第一導電型がＮ型の場合、まず充電用列線ＣＣを正電源電位Ｖddとする。次いで充電用行線ＲＣを第二高電位Ｈ2とし、チャンネル形成領域にＮ型のチャンネル層を形成し、薄膜トランジスターＴ０をオン状態とする。次いで充電用行線ＲＣを負電源電位Ｖssに戻す。次に充電用列線ＣＣの電位を負電源電位Ｖssに戻す。これに依り総ての計測セルで、総ての容量素子Ｃｐの第一電極が正電源電位Ｖddへと充電される。尚、負電源電位Ｖssとは正電源電位Ｖddよりも低い電位で、例えばＶss＝０Ｖ（接地電位）である。又、正電源電位は、例えばＶdd＝４．８Ｖで、第二高電位は、例えばＨ2＝７．３Ｖである。 During the preparation period PP, the thin film transistor T0 is turned on. As will be described later, since the thin film transistor T0 is a first conductivity type transistor containing a first conductivity type impurity in the source region and the drain region, at least a part of the channel formation region is the first conductivity type. Specifically, when the first conductivity type is N-type, first, the charging column line CC is set to the positive power supply potential Vdd . Then the charging row line RC and the second high potential H 2, the N-type channel layer formed in the channel formation region, a thin film transistor T0 in the ON state. Next, the charging row line RC is returned to the negative power supply potential V ss . Next, the potential of the charging column line CC is returned to the negative power supply potential V ss . As a result, in all the measurement cells, the first electrodes of all the capacitive elements Cp are charged to the positive power supply potential V dd . Note that the negative power supply potential V ss is a potential lower than the positive power supply potential V dd , for example, V ss = 0 V (ground potential). The positive power supply potential is, for example, V dd = 4.8 V, and the second high potential is, for example, H 2 = 7.3 V.

計測期間ＭＰには、薄膜トランジスターＴ０を強いオフ状態とする。即ち、薄膜トランジスターＴ０は第一導電型のトランジスターであるので、チャンネル形成領域の少なくとも一部を第二導電型とする。具体的には、充電用列線ＣＣを負電源電位Ｖssとし、充電用行線ＲＣを低電位Ｌとする。低電位Ｌとは負電源電位Ｖssよりも更に低い電位で、薄膜トランジスターＴ０のチャンネル形成領域の一部には第二導電型チャンネル（本実施形態の場合、Ｐ型チャンネル）が形成される電位である。好適例としては、Ｌ＝−４Ｖで、より好ましくはＬ＝−６Ｖである。この結果、計測用薄膜トランジスターＴ０は強いオフ状態となり、温度に応じたオフ電流を充電用列線ＣＣに漏らす。こうして計測期間ＭＰの終了時には第一薄膜トランジスターＴ１のゲート電位Ｖｇｓは第一高電位Ｈ1となる。尚、強いオフ状態とは、チャンネル形成領域の少なくとも一部がソースドレイン領域と逆の導電型となっている状態である。具体的には、オフ領域と閾値下領域との境界となるゲート電圧Ｖｇｓ（Ｖｇｓ＝Ｖ0、伝達特性が急激に立ち上がり始めるゲート電圧Ｖｇｓ）よりも１Ｖ以上オフ領域側となるゲート電圧Ｖｇｓの領域で、Ｎ型トランジスターではＶ0−１Ｖ以下のゲート電圧Ｖｇｓの範囲で、Ｐ型トランジスターではＶ0＋１Ｖ以上のゲート電圧Ｖｇｓの範囲である。図２の伝達特性の場合、Ｖ0＝−２Ｖ程度なので、強いオフ状態はゲート電圧Ｖｇｓが凡そ−３Ｖ以下の範囲となる。 In the measurement period MP, the thin film transistor T0 is strongly turned off. That is, since the thin film transistor T0 is a first conductivity type transistor, at least a part of the channel formation region is a second conductivity type. Specifically, the charging column line CC is set to the negative power supply potential V ss , and the charging row line RC is set to the low potential L. The low potential L is a potential lower than the negative power supply potential V ss, and is a potential at which a second conductivity type channel (P-type channel in this embodiment) is formed in a part of the channel formation region of the thin film transistor T0. It is. As a suitable example, L = −4V, more preferably L = −6V. As a result, the measurement thin film transistor T0 is in a strong off state, and an off current corresponding to the temperature is leaked to the charging column line CC. Thus, at the end of the measurement period MP, the gate potential Vgs of the first thin film transistor T1 becomes the first high potential H 1 . The strong off state is a state in which at least a part of the channel formation region has a conductivity type opposite to that of the source / drain region. Specifically, the region of the gate voltage Vgs that is 1 V or more on the off region side from the gate voltage Vgs (Vgs = V 0 , the gate voltage Vgs at which the transfer characteristic starts to rise suddenly) that becomes the boundary between the off region and the lower threshold region Thus, the N-type transistor has a gate voltage Vgs in the range of V 0 −1V or lower, and the P-type transistor has a gate voltage Vgs in the range of V 0 + 1V or higher. In the case of the transfer characteristic of FIG. 2, V 0 = −2V, so that the strong off state has a gate voltage Vgs of approximately −3V or less.

計測期間ＭＰが終了した後に出力期間ＯＰに移る。出力期間ＯＰに入ると、第一制御信号Ｃｎｔ１に第三高電位Ｈ3を供給する。この値は、例えばＨ3＝１．６Ｖである。出力期間ＯＰでは、まず、行線Ｒ（１）からＲ（ｋＭ）が一本ずつ交替に選択される。通常は１行目の行線Ｒ（１）から最終行のｋＭ行目の行線Ｒ（ｋＭ）へと順番に選択されて行く。行線には、選択持に選択信号電位（第二高電位Ｈ2）供給され、非選択時には非選択信号電位（負電源電位Ｖss）が供給される。 After the measurement period MP ends, the process proceeds to the output period OP. In the output period OP, the third high potential H 3 is supplied to the first control signal Cnt1. This value is, for example, H 3 = 1.6V. In the output period OP, first, row lines R (1) to R (kM) are alternately selected one by one. Normally, the first row line R (1) is selected in order from the last row kM row line R (kM). A selection signal potential (second high potential H 2 ) is selectively supplied to the row line, and a non-selection signal potential (negative power supply potential V ss ) is supplied when not selected.

一本の行線が選択されている期間に、列線（ＣＬ（１）からＣＬ（Ｎ））が一本ずつ交替に選択される。通常は１列目の列線ＣＬ（１）から最終列のＮ列目の列線ＣＬ（Ｎ）へと順番に選択されて行く。列線には、選択持に選択信号電位（第二高電位Ｈ2）が供給され、非選択時には非選択信号電位（負電源電位Ｖss）が供給される。 In a period in which one row line is selected, column lines (CL (1) to CL (N)) are alternately selected one by one. Normally, selection is made in order from the first column line CL (1) to the Nth column line CL (N) of the last column. A selection signal potential (second high potential H 2 ) is selectively supplied to the column line, and a non-selection signal potential (negative power supply potential V ss ) is supplied when not selected.

この様にしてｋ×Ｍ×Ｎ個の計測用薄膜トランジスターＴ０と容量素子Ｃｐとの組から特定の一組が選択される。この選択された組に対応する基準高電位を外部コントローラーの記憶装置より読み出して、Ｖrefとする。第二薄膜トランジスターＴ２のゲートに供給される基準高電位は、その組の計測用薄膜トランジスターＴ０が基準温度に等しければ、出力電圧がＶ5＝Ｖ6となる様に設定されているので、Ｖ5乃至はＶ6の値を読むと、選択された組の温度が分かる。例えば、選択された組が基準温度よりも低温であると、漏れ電流は少ないので、第一高電位（第一薄膜トランジスターＴ１のゲート電位）は基準高電位（第二薄膜トランジスターＴ２のゲート電位）よりも高くなる。その結果、ＬＤＯＵＴ（Ｖ6）の電位は低くなり、ＸＬＤＯＵＴ（Ｖ5）の電位は高くなるので、Ｖ5−Ｖ6の値は正になる。反対に、選択された組が基準温度よりも高温であると、ＬＤＯＵＴ（Ｖ6）の電位は高くなり、ＸＬＤＯＵＴ（Ｖ5）の電位は低くなるので、Ｖ5−Ｖ6の値は負になる。この計測方法では、出力期間ＯＰを通じて、容量素子Ｃｐに残留する電荷が維持される。即ち非破壊にて（測定が測定対象物に影響することなく、即ち、電荷量を変動させることなく）温度計測が行われる。それ故に温度センサーが大面積になったり、或いは高精細になったりして、出力期間ＯＰが長時間となっても、正確な計測が行われる事になる。 In this way, a specific set is selected from the set of k × M × N measurement thin film transistors T0 and capacitive elements Cp. The reference high potential corresponding to the selected set is read from the storage device of the external controller and is set as V ref . Since the reference high potential supplied to the gate of the second thin film transistor T2 is set so that the output voltage is V 5 = V 6 if the measurement thin film transistor T0 of the set is equal to the reference temperature, V V Reading the values of 5 or V 6 gives the selected set of temperatures. For example, since the leakage current is small when the selected set is lower than the reference temperature, the first high potential (the gate potential of the first thin film transistor T1) is the reference high potential (the gate potential of the second thin film transistor T2). Higher than. As a result, the potential of LDOUT (V 6 ) decreases and the potential of XLDOUT (V 5 ) increases, so the value of V 5 -V 6 becomes positive. On the other hand, if the selected set is higher than the reference temperature, the potential of LDOUT (V 6 ) becomes high and the potential of XLDOUT (V 5 ) becomes low, so the value of V 5 -V 6 becomes negative. Become. In this measurement method, the charge remaining in the capacitive element Cp is maintained throughout the output period OP. That is, temperature measurement is performed nondestructively (without measurement affecting the measurement object, that is, without changing the amount of charge). Therefore, even if the temperature sensor has a large area or becomes high definition and the output period OP is long, accurate measurement is performed.

「使用方法」
温度センサーを使用する際には、低頻度測定モードと高頻度測定モードとを設けても良い。低頻度測定モードとは高頻度測定モードに備えて低頻度で計測を繰り返している期間で有る。高頻度測定モードでは、温度センサーは高頻度で計測を繰り返している。例えば、温度センサーを水道の凍結防止帯に内蔵させて使用する場合、暖かな日中は低頻度測定モードとし、気温が低下し始めて凍結しそうな期間を高頻度測定モードとする。或いは、温度の時間変化が緩やかな場合に低頻度測定モードとし、温度の時間変化が急激な場合には高頻度測定モードとする。 "how to use"
When using a temperature sensor, a low frequency measurement mode and a high frequency measurement mode may be provided. The low frequency measurement mode is a period in which measurement is repeated at low frequency in preparation for the high frequency measurement mode. In the high frequency measurement mode, the temperature sensor repeats measurement at high frequency. For example, when a temperature sensor is used in a freezing prevention zone of a water supply, the low frequency measurement mode is set during a warm day, and the high frequency measurement mode is set during a period when the temperature starts to decrease and is likely to freeze. Alternatively, the low frequency measurement mode is selected when the temperature change over time is gradual, and the high frequency measurement mode is set when the temperature change over time is rapid.

低頻度測定モードにおいても高頻度測定モードにおいても、上述の「計測方法」の章に記載した方法で温度センサーは計測動作を行っているが、その計測頻度が異なる。低頻度測定モードでは単位時間内に行われる計測回数が少なく、高頻度測定モードではこれが多い。Ｍ行Ｎ列に配置された計測セルの総てを選択して計測する期間をフレーム期間とし、一つのフレーム期間から次のフレーム期間までの時間をスタンバイ期間とすると、計測頻度はフレーム期間とスタンバイ期間との和の逆数（１／（フレーム期間＋スタンバイ期間））となる。即ち、高頻度測定モードに於ける計測頻度を、低頻度測定モードに於ける計測頻度よりも大きくする。一例としては、高頻度測定モードではスタンバイ期間をゼロとし、フレーム周波数（フレーム期間の逆数）と計測頻度とを一致させる。一方で、低頻度測定モードに於けるスタンバイ期間は数ミリ秒以上の比較的長時間とし（例えば１秒）、低頻度測定モードに於ける計測頻度をスタンバイ期間の逆数にほぼ一致させる。   In both the low-frequency measurement mode and the high-frequency measurement mode, the temperature sensor performs the measurement operation by the method described in the above-mentioned “Measurement Method” section, but the measurement frequency is different. In the low frequency measurement mode, the number of measurements performed within a unit time is small, and in the high frequency measurement mode, this is high. When a period for selecting and measuring all the measurement cells arranged in M rows and N columns is a frame period, and a time from one frame period to the next frame period is a standby period, the measurement frequency is the frame period and the standby period. The reciprocal of the sum of the period (1 / (frame period + standby period)). That is, the measurement frequency in the high frequency measurement mode is set larger than the measurement frequency in the low frequency measurement mode. As an example, in the high-frequency measurement mode, the standby period is set to zero, and the frame frequency (the reciprocal of the frame period) and the measurement frequency are matched. On the other hand, the standby period in the low frequency measurement mode is set to a relatively long time of several milliseconds or more (for example, 1 second), and the measurement frequency in the low frequency measurement mode is made to substantially coincide with the reciprocal of the standby period.

この様な低頻度測定モードと高頻度測定モードとを設ける事に依り、低頻度測定モードに於いては消費電力を低減でき、高頻度測定モードに於いては時間分解能を最大にする事ができる。尚、ここでは低頻度測定モードでも高頻度測定モードでもフレーム期間を同一とし、スタンバイ期間を変えたが、これに限らず、フレーム期間を低頻度測定モードと高頻度測定モードとで変えても構わない。即ち、高頻度測定モードに於けるクロック周波数の方を低頻度測定モードのクロック周波数よりも高くして、高頻度測定モードに於ける計測頻度を高くしても良い。   By providing such a low frequency measurement mode and a high frequency measurement mode, power consumption can be reduced in the low frequency measurement mode, and time resolution can be maximized in the high frequency measurement mode. . Here, the frame period is the same in both the low frequency measurement mode and the high frequency measurement mode, and the standby period is changed. However, the present invention is not limited to this, and the frame period may be changed between the low frequency measurement mode and the high frequency measurement mode. Absent. That is, the clock frequency in the high frequency measurement mode may be set higher than the clock frequency in the low frequency measurement mode to increase the measurement frequency in the high frequency measurement mode.

「トランジスターサイズ及び駆動条件」
図５は、本実施形態に係わる温度センサーにて温度を計測する際の等価回路図である。次に、図５を参照して、高感度で高性能な計測を実現する為の条件を示す。以下、第一薄膜トランジスターＴ１をＴ１と略称する。第二薄膜トランジスターＴ２から第七薄膜トランジスターＴ７も同様に略す。尚、Ｔ３のドレイン領域電位をＶ3で表し、Ｔ４のドレイン領域電位をＶ4、Ｔ７のドレイン領域電位をＶ7、で表す。 "Transistor size and driving conditions"
FIG. 5 is an equivalent circuit diagram when the temperature is measured by the temperature sensor according to the present embodiment. Next, with reference to FIG. 5, conditions for realizing high-sensitivity and high-performance measurement will be described. Hereinafter, the first thin film transistor T1 is abbreviated as T1. Similarly, the second thin film transistor T2 to the seventh thin film transistor T7 are also abbreviated. Note that represents the drain region potential of T3 in V 3, represents the drain region potential of T4 drain region potential of V 4, T7 V 7 at.

Ｔ１とＴ２とは差動入力対であるので、飽和動作などの非線型動作が望ましい。Ｔ３とＴ４は選択トランジスターで、出力電位範囲を広くする視点から、線型動作が望ましい。従って、Ｔ３とＴ４とに関しては、ソースドレイン電圧Ｖdsはできる限り小さく、Ｖ3？Ｖ5やＶ4＝Ｖ6となるのが望ましい。Ｔ５とＴ６とはカレントミラー対で飽和動作でなければならない。又、Ｔ７は電流源トランジスターなので、矢張り飽和動作でなければならない。 Since T1 and T2 are differential input pairs, nonlinear operation such as saturation operation is desirable. T3 and T4 are selection transistors, and linear operation is desirable from the viewpoint of widening the output potential range. Thus, for the T3 and T4, the source-drain voltage V ds is as small as possible, V 3? V 5 and V 4 = V 6 become desirably. T5 and T6 must be in saturation with the current mirror pair. Also, since T7 is a current source transistor, it must be in an arrow-saturated operation.

まず、トランジスターの電流式を表現するのに数式３の記号を用いる。   First, the symbol of Equation 3 is used to express the current equation of the transistor.

Figure 0005953464
ここでＷはトランジスターチャンネル形成領域の幅、Ｌはトランジスターチャンネル形成領域の長さ、Ｃoxは単位面積当たりのゲート絶縁膜容量、μは移動度である。すると、飽和特性の近似式は数式４で表される。
Figure 0005953464
 Here, W is the width of the transistor channel formation region, L is the length of the transistor channel formation region, C ox is the gate insulating film capacitance per unit area, and μ is the mobility. Then, the approximate expression of the saturation characteristic is expressed by Expression 4.

Figure 0005953464
又、線型特性の近似式は数式５で表される。
Figure 0005953464
 Further, the approximate expression of the linear characteristic is expressed by Expression 5.

Figure 0005953464
本実施形態では薄膜トランジスターの閾値電圧をＶthで表し、薄膜トランジスター間のＶth変動は僅かであると近似する。即ち、Ｔ１からＴ７のＶthは総て等しいと近似する。又、Ｖthは正であるとし、全体の電流（Ｔ７の電流）を２Ｉとする。まず、Ｔ１からＴ７のＺをＺ1からＺ7で表し、これらを数式６の関係とする。
Figure 0005953464
 In this embodiment, the threshold voltage of the thin film transistor is represented by V th , and it is approximated that the V th variation between the thin film transistors is slight. That is, it is approximated that V th of T1 to T7 are all equal. Further, it is assumed that V th is positive, and the entire current (current of T7) is 2I. First, represent the Z of T7 from T1 to Z 1 in Z 7, these are the relationship in Equation 6.

Figure 0005953464
数式６が満たされていると、Ｔ１のゲート電位Ｈ1とＴ２のゲート電位Ｈrとの差は線型増幅されて出力される。以下、各トランジスターに求められる駆動条件を検討する。
Figure 0005953464
 If Equation 6 is satisfied, the difference between the gate potential H r of the gate potential H 1 and T2 T1 is output is linearly amplified. Hereinafter, driving conditions required for each transistor will be examined.

（１）Ｔ１は飽和動作が望ましい。従って、数式７と数式８で表される飽和条件が満たされるのが望ましい。   (1) The saturation operation of T1 is desirable. Therefore, it is desirable that the saturation conditions represented by Expression 7 and Expression 8 are satisfied.

Figure 0005953464
Figure 0005953464

Figure 0005953464
その結果、Ｔ１のドレイン領域電流は次式となる。
Figure 0005953464
 As a result, the drain region current of T1 is given by

Figure 0005953464
Figure 0005953464

（２）Ｔ２は飽和動作が望ましい。従って、数式１０と数式１１とで表される飽和条件が満たされるのが望ましい。   (2) Saturation operation is desirable for T2. Therefore, it is desirable that the saturation condition represented by Expression 10 and Expression 11 is satisfied.

Figure 0005953464
Figure 0005953464

Figure 0005953464
その結果、Ｔ２のドレイン領域電流は次式となる。
Figure 0005953464
 As a result, the drain region current of T2 is as follows.

Figure 0005953464
Figure 0005953464

（３）Ｔ３は線型動作が好ましい。従って、数式１３で表される線型条件が満たされるのが望ましい。   (3) T3 is preferably linear. Therefore, it is desirable that the linear condition expressed by Equation 13 is satisfied.

Figure 0005953464
その結果、Ｔ３のドレイン領域電流は次式となる。
Figure 0005953464
 As a result, the drain region current of T3 is as follows.

Figure 0005953464
Figure 0005953464

（４）Ｔ４は線型動作が好ましい。従って、数式１５で表される線型条件が満たされるのが望ましい。   (4) T4 is preferably linear. Therefore, it is desirable that the linear condition expressed by Equation 15 is satisfied.

Figure 0005953464
その結果、Ｔ４のドレイン領域電流は次式となる。
Figure 0005953464
 As a result, the drain region current of T4 is given by

Figure 0005953464
Figure 0005953464

（５）Ｔ５は飽和動作するのが望ましい。従って、数式１７で表される飽和条件が満たされるのが望ましい。   (5) It is desirable that T5 operates in saturation. Therefore, it is desirable that the saturation condition expressed by Equation 17 is satisfied.

Figure 0005953464
その結果、Ｔ５のドレイン領域電流は次式となる。
Figure 0005953464
 As a result, the drain region current of T5 is given by

Figure 0005953464
Figure 0005953464

（６）Ｔ６は飽和動作するのが望ましい。従って、数式１９と数式２０とで表される飽和条件が満たされるのが望ましい。   (6) It is desirable that T6 operates in saturation. Therefore, it is desirable that the saturation condition expressed by Equation 19 and Equation 20 is satisfied.

Figure 0005953464
Figure 0005953464

Figure 0005953464
その結果、Ｔ６のドレイン領域電流は次式となる。
Figure 0005953464
 As a result, the drain region current of T6 is as follows.

Figure 0005953464
Figure 0005953464

（７）Ｔ７は飽和動作するのが望ましい従って、数式２２で表される飽和条件が満たされるのが望ましい。   (7) It is desirable for T7 to perform a saturation operation. Therefore, it is desirable that the saturation condition expressed by Equation 22 is satisfied.

Figure 0005953464
その結果、Ｔ７のドレイン領域電流は次式となる。
Figure 0005953464
 As a result, the drain region current of T7 is as follows.

Figure 0005953464
ここで、数式２２を満たす為に、数式２４とする。
Figure 0005953464
 Here, in order to satisfy Expression 22, Expression 24 is used.

Figure 0005953464
δは例えば０．１Ｖ程度で、容易に飽和条件を満たすには０．３Ｖ程度未満の正の値が理想である。
Figure 0005953464
 For example, δ is about 0.1V, and a positive value less than about 0.3V is ideal for easily satisfying the saturation condition.

次に数式１３と数式１５を満たす為に、数式２５とする。   Next, in order to satisfy Expressions 13 and 15, Expression 25 is used.

Figure 0005953464
これにより、少なくとも数式２６と数式２７とが満たされる様になる。
Figure 0005953464
 As a result, at least Expressions 26 and 27 are satisfied.

Figure 0005953464
Figure 0005953464

Figure 0005953464
Figure 0005953464

Ｔ７に関する数式２３と、Ｔ４に関する数式１６とから、次式が得られる。   From Equation 23 regarding T7 and Equation 16 regarding T4, the following equation is obtained.

Figure 0005953464
この数式２８に数式２４と数式２５とを適応すると、次の様になる。
Figure 0005953464
 Applying Equation 24 and Equation 25 to Equation 28 yields the following.

Figure 0005953464
数式２９の右辺に関しては、数式３０を考慮する。
Figure 0005953464
 For the right side of Equation 29, Equation 30 is considered.

Figure 0005953464
ここで数式３１とする。
Figure 0005953464
 Here, Equation 31 is used.

Figure 0005953464
こうすれば、数式３２が得られる。
Figure 0005953464
 In this way, Expression 32 is obtained.

Figure 0005953464
即ち、Ｔ４はゲート電圧がＶth＋１Ｖ以上ならば、線型動作する。更に、Ｔ４での電位降下を確実に０．１Ｖ未満と小さくし、Ｔ４を線型動作させる為には、概ね次式が満たされれば良い。
Figure 0005953464
 That is, T4 operates linearly when the gate voltage is V th + 1V or more. Furthermore, in order to reliably reduce the potential drop at T4 to less than 0.1 V and to make T4 perform a linear operation, the following equation should generally be satisfied.

Figure 0005953464
数式３３は数式３４と変形される。
Figure 0005953464
 Equation 33 is transformed to Equation 34.

Figure 0005953464
この場合、数式３５の関係が得られる。
Figure 0005953464
 In this case, the relationship of Formula 35 is obtained.

Figure 0005953464
即ち、明らかに線型条件（数式１５）は満たされる。
Figure 0005953464
 That is, the linear condition (Formula 15) is clearly satisfied.

次に、総ての望ましい条件を満たす様に構成を定める。Ｔ７に関する数式２３とＴ６に関する数式２１に対して、数式３６とする。   Next, the configuration is determined to satisfy all desirable conditions. Formula 36 is given for Formula 23 related to T7 and Formula 21 related to T6.

Figure 0005953464
こうすると、数式２１と数式２３とから数式３７が得られる。
Figure 0005953464
 In this way, Expression 37 is obtained from Expression 21 and Expression 23.

Figure 0005953464
Figure 0005953464

次にＴ１に関する数式９とＴ５に関する数式１８とに対して、数式３８とする。   Next, Equation 38 is given for Equation 9 relating to T1 and Equation 18 relating to T5.

Figure 0005953464
こうすると、数式３９が得られる。
Figure 0005953464
 In this way, Equation 39 is obtained.

Figure 0005953464
Ｔ７とＴ４の議論（数式２８から数式３５までの議論）により、数式４０と数式４１で表される関係になっている。
Figure 0005953464
 Based on the discussion of T7 and T4 (discussion from Equation 28 to Equation 35), the relationship is expressed by Equation 40 and Equation 41.

Figure 0005953464
Figure 0005953464

Figure 0005953464
数式３９に数式４１を代入し、数式３７と連立させると、数式４２と数式４３の解が得られる。
Figure 0005953464
 By substituting Equation 41 into Equation 39 and simultaneously with Equation 37, the solutions of Equation 42 and Equation 43 are obtained.

Figure 0005953464
Figure 0005953464

Figure 0005953464
Figure 0005953464

Ｔ２に関する数式１２とＴ６に関する数式２１とからは、数式４４が得られる。   From Expression 12 regarding T2 and Expression 21 regarding T6, Expression 44 is obtained.

Figure 0005953464
数式４４に数式３７と数式４０とを代入すると、数式４５が得られる。
Figure 0005953464
 Substituting Equation 37 and Equation 40 into Equation 44 yields Equation 45.

Figure 0005953464
Figure 0005953464

以下、高感度で高性能な測定を実現する為に、満たされる事が望ましい各条件を如何に満たすかを示す。   The following shows how to satisfy each of the conditions that should be satisfied in order to realize high-sensitivity and high-performance measurement.

好適条件としての数式７： 数式４１と数式４２とから数式７は数式４６となる。   Formula 7 as a preferred condition: Formula 7 is expressed by Formula 46 from Formula 41 and Formula 42.

Figure 0005953464
Figure 0005953464

好適条件としての数式１０： 数式４０と数式４４とから数式１０は数式４６となる。   Formula 10 as a suitable condition: Formula 10 is expressed by Formula 46 from Formula 40 and Formula 44.

好適条件としての数式８： 数式８は、Ｖthが正なので、数式４７が成り立てば、確実に満たされる。 Formula 8 as a preferred condition: Formula V is positively satisfied if Formula 47 holds because V th is positive.

Figure 0005953464
Figure 0005953464

好適条件としての数式１１： 数式１１は、Ｖthが正なので、数式４８が成り立てば、確実に満たされる。 Formula 11 as a preferred condition: Formula 11 is positively satisfied if Formula 48 holds because V th is positive.

Figure 0005953464
Figure 0005953464

好適条件としての数式１３と数式１５： 数式１３と数式１５とは、数式２４と数式３４とで満たされる。   Formula 13 and Formula 15 as preferred conditions: Formula 13 and Formula 15 are satisfied by Formula 24 and Formula 34.

好適条件としての数式１７： 数式１７は、数式４２と数式４３とから、数式４６となる。   Formula 17 as a preferred condition: Formula 17 is expressed by Formula 46 from Formula 42 and Formula 43.

好適条件としての数式１９： 数式１９は、数式４２と数式４５とから、数式４９となる。   Formula 19 as a preferred condition: Formula 19 is expressed by Formula 49 from Formula 42 and Formula 45.

Figure 0005953464
従って、計測温度が基準温度よりも高温の時の方が低温の時よりも高精度に温度計測がなされる。その意味では、基準温度は測定対象温度範囲の下限値に設定するのが好ましい。
Figure 0005953464
 Therefore, temperature measurement is performed with higher accuracy when the measured temperature is higher than the reference temperature than when the measured temperature is lower. In that sense, the reference temperature is preferably set to the lower limit value of the measurement target temperature range.

好適条件としての数式２２： 数式２４から数式２２は、数式５０となる。   Formula 22 as a preferred condition: Formula 24 to Formula 22 become Formula 50.

Figure 0005953464
これに数式４３を適応すると、数式２２は、数式５１となる。
Figure 0005953464
 Applying equation 43 to this, equation 22 becomes equation 51.

Figure 0005953464
数式２４により、これは、数式５２を意味する。
Figure 0005953464
 According to Equation 24, this means Equation 52.

Figure 0005953464
Figure 0005953464

数式４７と数式５２とから、Ｈ1に対する好適条件は数式５３となる。 From Equation 47 and Equation 52, the preferred condition for H 1 is Equation 53.

Figure 0005953464
Figure 0005953464

数式５３の右辺を満たすべく、Ｔ１のゲート電位は準備期間ＰＰにＶddへと充電され、計測期間ＭＰに放電させる。第一高電位Ｈ1と基準高電位Ｈrとが等しい時に、出力（Ｖ5−Ｖ6）がゼロになるので、第一高電位Ｈ1の左辺を満たし易くする為に、仮の基準高電位を数式５３の右辺と左辺との中間を取り、数式１の様に設定する。 In order to satisfy the right side of Equation 53, the gate potential of T1 is charged to V dd during the preparation period PP and discharged during the measurement period MP. When the first high potential H 1 is equal to the reference high potential H r , the output (V 5 -V 6 ) becomes zero. Therefore, in order to easily satisfy the left side of the first high potential H 1 , a temporary reference high The potential is set as shown in Formula 1 by taking the middle of the right side and the left side of Formula 53.

正電源電圧Ｖddを、数式５４が示す様に、第三高電位Ｈ3の三倍以上に設定する事ができる。尚、数式５４では数式２４を配慮している。 The positive power supply voltage V dd can be set to three times or more of the third high potential H 3 as shown in the equation 54. Note that Formula 54 takes into account Formula 24.

Figure 0005953464
Figure 0005953464

第一高電位Ｈ1は正電源電圧付近の値にあるので、こうすると、Ｖddが最も小さいＨ3の３倍の時でも、数式４３と数式４２とから、数式５５が得られる。 Since the first high potential H 1 is in the vicinity of the positive power supply voltage, Formula 55 is obtained from Formula 43 and Formula 42 even when V dd is three times the smallest H 3 .

Figure 0005953464
即ち、Ｔ１とＴ５、Ｔ７にはほぼ均等なドレイン領域電圧が印加され、これらのトランジスターは飽和動作する。同様にＴ２、Ｔ６、Ｔ７にもほぼ均等なドレイン領域電圧が掛かり、飽和動作する。Ｖddが３倍よりも大きくなると、Ｔ１やＴ５、Ｔ７に掛かるソース領域ドレイン領域電圧は更に高くなるので、差動増幅範囲は更に広がる。
Figure 0005953464
 That is, substantially equal drain region voltages are applied to T1, T5, and T7, and these transistors operate in saturation. Similarly, almost equal drain region voltages are applied to T2, T6, and T7, and a saturation operation is performed. When V dd is larger than three times, the source region drain region voltage applied to T1, T5, and T7 is further increased, so that the differential amplification range is further expanded.

纏めると、電位関係としては、Ｖddに関する数式５４と、Ｈ3に関する数式２４、Ｈ2に関する数式２５、Ｈrに関する数式１とを満たす様にする。一例としては、Ｖth＝１．５Ｖとして、δ＝０．１Ｖ、γ＝１Ｖとし、正電源電位Ｖdd＝４．８Ｖ、第三高電位Ｈ3＝１．６Ｖ、第二高電位Ｈ2＝７．３Ｖ、仮の基準高電位Ｈr＝４．０５Ｖとする。 In summary, the potential relationship is such that the formula 54 related to V dd , the formula 24 related to H 3 , the formula 25 related to H 2 , and the formula 1 related to H r are satisfied. As an example, V th = 1.5 V, δ = 0.1 V, γ = 1 V, positive power supply potential V dd = 4.8 V, third high potential H 3 = 1.6 V, second high potential H 2 = 7.3V, provisional reference high potential H r = 4.05V.

トランジスターサイズに関しては、数式６と数式３４、数式３６、数式３８から数式５６とする。   With respect to the transistor size, Formula 6 and Formula 34, Formula 36, and Formula 38 to Formula 56 are used.

Figure 0005953464
この様な電位関係とトランジスターサイズとを採用する事で、高感度で正確な計測が実現する。但し、Ｔ３とＴ４とは、実際には列選択トランジスターと行選択トランジスターとの直列接続なので、列選択トランジスターや行選択トランジスターのＺはＺ3やＺ4の二倍とする。即ち、Ｔ３ＣやＴ３Ｒ、Ｔ４Ｃ、Ｔ４ＲのＺをそれぞれＺ3C、Ｚ3R、Ｚ4C、Ｚ4Rにて表現した時に数式５７とする。
Figure 0005953464
 By adopting such a potential relationship and transistor size, highly sensitive and accurate measurement is realized. However, the T3 and T4, in fact because the series connection of the column selection transistor and a row select transistor, Z of the column selection transistor and row select transistors is twice the Z 3 and Z 4. That is, when Z of T3C, T3R, T4C, and T4R is expressed by Z 3C , Z 3R , Z 4C , and Z 4R , Expression 57 is obtained.

Figure 0005953464
Figure 0005953464

「平面レイアウト」
図６は、本実施形態に係わる温度センサーで使用される各種回路の平面レイアウトを説明する図で、（ａ）は出力回路、（ｂ）は列選択トランジスター、（ｃ）は計測セル（ｉ，ｊ）である。以下、図６を参照して、これらの回路の平面レイアウトを説明する。 "Planar layout"
FIG. 6 is a diagram for explaining the planar layout of various circuits used in the temperature sensor according to the present embodiment, where (a) is an output circuit, (b) is a column selection transistor, and (c) is a measurement cell (i, j). Hereinafter, the planar layout of these circuits will be described with reference to FIG.

薄膜トランジスターの製造方法は後に詳述するが、薄膜トランジスターは半導体層ＳＬの他に、ゲート電極を構成するゲート配線金属層ＧＭと、ソース領域ドレイン領域に主として接続するソース領域配線金属層ＳＭとを有する。これら三層の間には絶縁膜が設けられて、コンタクトホールで接続されぬ限り、電気的に分離されている。図６（ａ）に示す様に、カレントミラー対Ｔ５とＴ６とは平面的に隣接して形成される。即ち、Ｔ５の半導体層ＳＬとＴ６の半導体層ＳＬとは隣り合わせに配置される。両半導体層は、それらの間に別の半導体層が位置することはなく、デザインルールが許す限り、できる限り近くに配置される。ゲート電極は無論共通で、Ｔ５のゲート電極とＴ６のゲート電極が直線になる様に、最短距離で配置される。また、両トランジスターのソース領域はゲート配線金属層ＧＭにて接続され、Ｔ７のドレイン領域に接続される。Ｔ５とＴ６との配置が近く、ゲート電極が最短距離で形成され、ソース領域コンタクトがゲート配線金属層ＧＭにて接続される為、両トランジスターの温度はほぼ等しくなり、カレントミラー対は正確に動作する事になる。   The method of manufacturing the thin film transistor will be described in detail later. In addition to the semiconductor layer SL, the thin film transistor includes a gate wiring metal layer GM constituting a gate electrode and a source region wiring metal layer SM mainly connected to the source region drain region. Have. An insulating film is provided between these three layers and is electrically separated unless connected by a contact hole. As shown in FIG. 6A, the current mirror pair T5 and T6 are formed adjacent to each other in plan view. That is, the semiconductor layer SL of T5 and the semiconductor layer SL of T6 are arranged adjacent to each other. The two semiconductor layers are arranged as close as possible to each other as long as the design rule allows, without another semiconductor layer being located between them. Of course, the gate electrodes are common and are arranged at the shortest distance so that the gate electrode of T5 and the gate electrode of T6 are straight. Further, the source regions of both transistors are connected by the gate wiring metal layer GM and connected to the drain region of T7. Since the arrangement of T5 and T6 is close, the gate electrode is formed at the shortest distance, and the source region contact is connected by the gate wiring metal layer GM, the temperatures of both transistors are substantially equal, and the current mirror pair operates accurately. Will do.

同様に、図６（ｂ）に示す様に、列選択トランジスター対Ｔ３ＣとＴ４Ｃも両トランジスターの半導体層ＳＬを隣接させ、ゲート電極が直線になる様に配置される。これにより、両トランジスターの温度がほぼ等しくなり、列選択トランジスター対に起因する増幅誤差を最小とできる。   Similarly, as shown in FIG. 6B, the column selection transistor pairs T3C and T4C are also arranged so that the semiconductor layers SL of both transistors are adjacent to each other and the gate electrodes are straight. As a result, the temperatures of the two transistors become substantially equal, and the amplification error caused by the column selection transistor pair can be minimized.

計測セルでは、図６（ｃ）に示す様に、差動トランジスター対Ｔ１とＴ２とが隣接して配置され、両トランジスターのドレイン領域がゲート配線金属層ＧＭにてＶddに接続される。これにより、両トランジスターの温度がほぼ等しくなり、正確な差動増幅がなされる。又、行選択トランジスター対Ｔ３ＲとＴ４Ｒも両トランジスターの半導体層ＳＬを隣接させ、ゲート電極が直線になる様に配置される。これにより、両トランジスターの温度がほぼ等しくなり、行選択トランジスター対に起因する増幅誤差を最小とできる。尚、本実施形態では、上述の如く、各計測セルに差動増幅回路の一部を内蔵させたが、これは必須ではない。各計測セルに差動増幅回路の一部を内蔵させると、計測セルの数が増えたり、計測セルへの配線が伸びたりしても、寄生容量に悪影響される事なく、常に正確な温度計測が実現する。その反対に、計測セルが１個や数百個程度の少ない場合など、配線容量などが問題にならなければ、計測セルは差動増幅回路の一部を内蔵させていなくても良い。即ち、計測セルは薄膜トランジスターＴ０とこのドレインに接続する容量素子Ｃｐとからなっていても良い。 In the measurement cell, as shown in FIG. 6C, the differential transistor pair T1 and T2 are arranged adjacent to each other, and the drain regions of both transistors are connected to Vdd by the gate wiring metal layer GM. Thereby, the temperature of both transistors becomes substantially equal, and accurate differential amplification is performed. The row selection transistor pairs T3R and T4R are also arranged so that the semiconductor layers SL of both transistors are adjacent to each other and the gate electrodes are straight. As a result, the temperatures of both transistors are substantially equal, and the amplification error caused by the row selection transistor pair can be minimized. In the present embodiment, as described above, a part of the differential amplifier circuit is built in each measurement cell, but this is not essential. When a part of the differential amplifier circuit is built in each measurement cell, even if the number of measurement cells increases or the wiring to the measurement cells increases, the temperature is always accurately measured without being adversely affected by the parasitic capacitance. Is realized. On the other hand, if the wiring capacity or the like is not a problem when the number of measurement cells is as small as one or several hundred, the measurement cell may not include a part of the differential amplifier circuit. That is, the measurement cell may be composed of the thin film transistor T0 and the capacitive element Cp connected to the drain.

「断面構造」
図７は、本実施形態に係わる温度センサーで使用される薄膜トランジスターＴ０の断面構造を説明する図である。以下、図７を参照して、薄膜トランジスターＴ０の断面構造を説明する。 "Cross-section structure"
FIG. 7 is a diagram illustrating a cross-sectional structure of the thin film transistor T0 used in the temperature sensor according to the present embodiment. Hereinafter, the cross-sectional structure of the thin film transistor T0 will be described with reference to FIG.

薄膜トランジスターＴ０は下地絶縁膜ＵＬＩ上に形成された半導体層ＳＬを含んでいる。半導体層ＳＬにはソース領域Ｓとチャンネル形成領域Ｃとドレイン領域ＤとＬＤＤ領域Ｌとが形成されている。ＬＤＤ領域Ｌはチャンネル形成領域Ｃとドレイン領域Ｄとの間に位置する。トランジスターのソースとドレインとは電位に応じて入れ替わり得るので、チャンネル形成領域Ｃとソース領域Ｓとの間にもＬＤＤ領域Ｌを形成しても良い。ソース領域Ｓとドレイン領域ＤとＬＤＤ領域Ｌとは第一導電型不純物を含む。第一導電型不純物とは半導体中でＮ型のドナー又はＰ型のアクセプターとなる原子である。尚、第二導電型不純物とは、第一導電型不純物と逆極性で、第一導電型不純物がドナーの場合、半導体中でアクセプターとなる原子である。反対に、第一導電型不純物がアクセプターの場合、第二導電型不純物はドナーとなる原子である。又、ソース領域Ｓとドレイン領域Ｄとが第一導電型不純物を主として含む場合、そのトランジスターは第一導電型で、ソース領域Ｓとドレイン領域Ｄが主として第二導電型不純物を含む場合、そのトランジスターは第二導電型である。本実施形態では、第一導電型不純物はドナーとなる燐であり、第一導電型の薄膜トランジスターＴ０はＮ型である。ＬＤＤ領域Ｌにおける第一導電型不純物の濃度はドレイン領域Ｄにおける第一導電型不純物の濃度よりも低い。具体的には、半導体中における燐濃度は、ドレイン領域Ｄで１×１０19ｃｍ―3以上であり、ＬＤＤ領域Ｌで１×１０17ｃｍ―3以上１×１０19ｃｍ―3以下である。 The thin film transistor T0 includes a semiconductor layer SL formed on the base insulating film ULI. A source region S, a channel formation region C, a drain region D, and an LDD region L are formed in the semiconductor layer SL. The LDD region L is located between the channel formation region C and the drain region D. Since the source and drain of the transistor can be switched according to the potential, the LDD region L may be formed between the channel formation region C and the source region S. The source region S, the drain region D, and the LDD region L contain a first conductivity type impurity. The first conductivity type impurity is an atom that becomes an N-type donor or a P-type acceptor in a semiconductor. The second conductivity type impurity is an atom that has an opposite polarity to the first conductivity type impurity and serves as an acceptor in the semiconductor when the first conductivity type impurity is a donor. On the other hand, when the first conductivity type impurity is an acceptor, the second conductivity type impurity is an atom serving as a donor. When the source region S and the drain region D mainly contain the first conductivity type impurity, the transistor is the first conductivity type, and when the source region S and the drain region D mainly contains the second conductivity type impurity, the transistor Is the second conductivity type. In the present embodiment, the first conductivity type impurity is phosphorus serving as a donor, and the first conductivity type thin film transistor T0 is an N type. The concentration of the first conductivity type impurity in the LDD region L is lower than the concentration of the first conductivity type impurity in the drain region D. Specifically, the phosphorus concentration in the semiconductor is 1 × 10 19 cm -3 or higher in the drain region D, is 1 × 10 17 cm -3 or more 1 × 10 19 cm -3 or less in the LDD region L.

半導体層ＳＬはゲート絶縁膜ＧＩで覆われ、ゲート絶縁膜ＧＩ上にゲート電極Ｇが形成される。半導体層ＳＬで、ゲート電極Ｇと半導体層ＳＬとが平面視にて重なる領域がチャンネル形成領域Ｃで、ゲート電圧Ｖｇｓに応じてＮ型又はＰ型の半導体となる。半導体層ＳＬで、ゲート電極Ｇの外側領域がＬＤＤ領域Ｌであり、その外側にソース領域Ｓとドレイン領域Ｄとが形成される。ソース領域Ｓとドレイン領域Ｄとには、ソース配線層ＳＭが配線される。   The semiconductor layer SL is covered with the gate insulating film GI, and the gate electrode G is formed on the gate insulating film GI. In the semiconductor layer SL, a region where the gate electrode G and the semiconductor layer SL overlap in plan view is a channel formation region C, which becomes an N-type or P-type semiconductor depending on the gate voltage Vgs. In the semiconductor layer SL, an outer region of the gate electrode G is an LDD region L, and a source region S and a drain region D are formed outside thereof. A source wiring layer SM is wired between the source region S and the drain region D.

「温度センサーの製造方法」
温度センサー１では、柔軟性を有するプラスチックフィルムの基板２に薄膜回路を形成してあるが、ここでは温度センサー１の製造方法を述べる。具体的には、最初にガラス基板に形成された薄膜回路を剥離して、プラスチックフィルムに転写する方法で温度センサー１を製造する。 "Manufacturing method of temperature sensor"
In the temperature sensor 1, a thin film circuit is formed on a flexible plastic film substrate 2. Here, a method for manufacturing the temperature sensor 1 will be described. Specifically, the temperature sensor 1 is manufactured by peeling the thin film circuit first formed on the glass substrate and transferring it to a plastic film.

第一工程として、製造元基板となるガラス基板上に剥離層を設ける。剥離層は厚みが５０ｎｍ程の水素化非晶質シリコン膜である。この剥離層上に下地絶縁膜ＵＬＩとなる酸化硅素膜を成膜した後に、薄膜トランジスターなどからなる薄膜回路を製造する。薄膜回路は、公知の低温工程多結晶シリコン薄膜トランジスターの製造方法を適応する。具体的には、下地絶縁膜ＵＬＩ上にレーザー結晶化された多結晶シリコン半導体層を設け、その後に、酸化硅素膜を用いたゲート絶縁膜ＧＩと、アルミニウム又はアルミニウムに添加物を加えた金属を用いたゲート電極（ゲート配線金属層ＧＭ）とを作成する。更に、酸化硅素膜を用いた層間絶縁層ＩＬＤ、アルミニウム又はアルミニウムに添加物を加えた金属を用いたソース領域コンタクト及びドレイン領域コンタクト（ソース領域配線金属層ＳＭ）を作成する。   As a 1st process, a peeling layer is provided on the glass substrate used as a manufacturer board | substrate. The release layer is a hydrogenated amorphous silicon film having a thickness of about 50 nm. After forming a silicon oxide film to be the base insulating film ULI on the release layer, a thin film circuit made of a thin film transistor or the like is manufactured. For the thin film circuit, a known low temperature process polycrystalline silicon thin film transistor manufacturing method is applied. Specifically, a polycrystalline silicon semiconductor layer laser-crystallized is provided on the base insulating film ULI, and then a gate insulating film GI using a silicon oxide film and aluminum or a metal added with an additive are added. The used gate electrode (gate wiring metal layer GM) is formed. Further, an interlayer insulating layer ILD using a silicon oxide film, a source region contact and a drain region contact (source region wiring metal layer SM) using aluminum or a metal obtained by adding an additive to aluminum are formed.

次に第二工程として、仮接着剤を薄膜回路表面に塗布し、製造元基板を仮転写基板に貼り付ける。仮接着剤としては、アクリル系の樹脂に水溶性を与えるべくポリビニルピロリドン樹脂を混合したものを用いる。仮転写基板は平滑なガラス基板である。   Next, as a second step, a temporary adhesive is applied to the surface of the thin film circuit, and the manufacturer substrate is attached to the temporary transfer substrate. As a temporary adhesive, what mixed polyvinyl pyrrolidone resin in order to give water solubility to acrylic resin is used. The temporary transfer substrate is a smooth glass substrate.

次に第三工程として、製造元基板を取り外し、薄膜回路を仮転写基板に移す。製造元基板を取り外す方法としては、製造元基板裏面からレーザー光を照射して剥離層の内部又は界面に於ける密着力を弱め、次いで製造元基板と仮転写基板とを引き剥がす。こうする事で薄膜回路は仮転写基板に移される。   Next, as a third step, the manufacturer substrate is removed and the thin film circuit is transferred to a temporary transfer substrate. As a method for removing the manufacturer's substrate, laser light is irradiated from the back of the manufacturer's substrate to weaken the adhesive force inside or at the interface of the release layer, and then the manufacturer's substrate and the temporary transfer substrate are peeled off. By doing so, the thin film circuit is transferred to the temporary transfer substrate.

次に第四工程として、薄膜回路裏面に残る剥離層を除去し、例えばイオナイザーを用いて薄膜回路裏面に存在する電荷を除去する。此により剥離帯電や乾燥時の空気との摩擦帯電を或る程度除去できる。   Next, as a fourth step, the peeling layer remaining on the back surface of the thin film circuit is removed, and charges existing on the back surface of the thin film circuit are removed using, for example, an ionizer. In this way, it is possible to remove a certain amount of peeling electrification and frictional electrification with air during drying.

次に第五工程として、例えばアクリル系の樹脂からなる永久接着剤を用いてプラスチックフィルムの第一面側に薄膜回路裏面を貼り付ける。プラスチックフィルムとしては、ポリイミドなどの耐熱性の高いフィルムを用いることができる。   Next, as a fifth step, the back surface of the thin film circuit is attached to the first surface side of the plastic film using a permanent adhesive made of, for example, an acrylic resin. As the plastic film, a film having high heat resistance such as polyimide can be used.

プラスチックフィルムを貼り付けた後、第六工程として、プラスチックフィルム第二面側（第一面側と反対の面）に一時接着剤を用いて支持基板を接着する。この一時接着剤は熱や紫外光などの刺激で容易に接着性を喪失する材料で、且つ先の仮接着剤を溶解する溶媒には溶けない材質である。   After affixing the plastic film, as a sixth step, the supporting substrate is bonded to the second side of the plastic film (the side opposite to the first side) using a temporary adhesive. This temporary adhesive is a material that easily loses its adhesiveness upon stimulation with heat, ultraviolet light, or the like, and is insoluble in a solvent that dissolves the temporary adhesive.

次に第七工程として、仮接着剤を溶解する溶媒（この場合には水）を用いて仮転写基板を外す。その後、仮接着剤を洗浄して除去する。   Next, as a seventh step, the temporary transfer substrate is removed using a solvent (in this case, water) that dissolves the temporary adhesive. Thereafter, the temporary adhesive is washed away.

次に第八工程として、実装作業を行う。まず、実装端子にテープ配線を実装する。この際には異方性導電ペーストや異方性導電フィルムを実装端子とテープ配線との間に配置して両者を接着する。その後、熱や紫外光などの刺激を一時接着剤に加えて、支持基板を取り外す。最後にテープ配線を温度センサー１の外に設けられた外部コントローラーに接続する。こうして、温度センサー１が完成する。   Next, as an eighth step, a mounting operation is performed. First, tape wiring is mounted on the mounting terminals. In this case, an anisotropic conductive paste or anisotropic conductive film is disposed between the mounting terminal and the tape wiring, and both are adhered. Thereafter, a stimulus such as heat or ultraviolet light is applied to the temporary adhesive to remove the support substrate. Finally, the tape wiring is connected to an external controller provided outside the temperature sensor 1. Thus, the temperature sensor 1 is completed.

尚、基板２は上述のプラスチックフィルムの他に、厚みが５０マイクロメーターから５００マイクロメーター程度の薄い金属箔や、厚みが１０マイクロメーターから２００マイクロメーター程度の薄いガラスであっても良い。これらの基板は可撓性を有するので、ロボットの皮膚と云った様なあらゆる形状に適応できるが、平面形状の用途に温度センサー１を使用する場合には、厚みが０．４ｍｍから２ｍｍ程度のガラスを基板として使用しても良い。又、製造方法も厚いガラスに薄膜回路を形成した後にガラスを薄く削る方法や、プラスチックフィルムや金属箔に直接薄膜回路を形成する方法であっても良い。直接形成する場合には非晶質シリコン薄膜トランジスターや、亜鉛又は錫を含む酸化物を半導体層に利用した酸化物薄膜トランジスター等を利用することができる。   In addition to the plastic film described above, the substrate 2 may be a thin metal foil having a thickness of about 50 to 500 micrometers, or a thin glass having a thickness of about 10 to 200 micrometers. Since these substrates have flexibility, they can be applied to any shape such as the skin of a robot. However, when the temperature sensor 1 is used for planar applications, the thickness is about 0.4 mm to 2 mm. Glass may be used as the substrate. The manufacturing method may also be a method in which a thin film circuit is formed on a thick glass and then the glass is thinned, or a thin film circuit is directly formed on a plastic film or metal foil. In the case of direct formation, an amorphous silicon thin film transistor, an oxide thin film transistor using an oxide containing zinc or tin as a semiconductor layer, or the like can be used.

「比較例」
図８は、比較例であるセルフアライン構造のＮ型薄膜トランジスターの伝達特性が温度依存性を有する様子を示している。以下、図８の比較例を参照して、本実施形態（図２）の効果を説明する。 "Comparative example"
FIG. 8 shows how the transfer characteristics of a self-aligned N-type thin film transistor as a comparative example have temperature dependence. Hereinafter, the effect of this embodiment (FIG. 2) will be described with reference to the comparative example of FIG.

図８は、セルフアライン構造のＮ型薄膜トランジスターの伝達特性である。セルフアライン構造とはチャンネル形成領域とドレイン領域とが接する構造で、ＬＤＤ領域が設けられていないトランジスターである。図８でもソースドレイン電圧は、Ｖｄｓ＝５Ｖである。伝達特性は低い順に０℃から１００℃まで２０℃刻みで描かれている。比較例では、オフ電流のゲート電圧依存性が強い為に、閾値電圧が僅かに変動しただけでもオフ電流値は大きく異なり、正確な温度計測が困難である事が判る。例えば、計測期間ＭＰにおけるゲート電圧（図４のＲＣ）を−４Ｖとした場合、４０℃では閾値電圧が０．５Ｖずれるとオフ電流値は４．９３×１０-10Ａから７．９７×１０-10Ａへとずれ、これは６０℃のオフ電流に相当する。従って、比較例では閾値電圧が０．５Ｖずれると、計測温度は２０℃もずれてしまっていた。これに対して、図２のＬＤＤ構造の薄膜トランジスターＴ０ならば、こうした誤検出は非常に小さくなる。例えば、ＬＤＤ構造の薄膜トランジスターＴ０で計測期間ＭＰにおけるゲート電圧（図４のＲＣ）を−４Ｖとした場合、４０℃で閾値電圧が０．５Ｖずれるとオフ電流値は９．２８×１０-13Ａから９．４１×１０-13Ａへとずれるに過ぎず、これは４０℃に対して４０．２℃と検出する事を意味する。即ち、閾値電圧が０．５Ｖずれた際に、ＬＤＤ構造の薄膜トランジスターＴ０で、正しい温度から検出された温度へのずれは０．２℃で、これは比較例のずれの１／１００である。この様に本実施形態の温度センサー１では、トランジスター特性が変動しても正確な温度を計測する事が判る。 FIG. 8 shows transfer characteristics of an N-type thin film transistor having a self-aligned structure. The self-aligned structure is a transistor in which a channel formation region and a drain region are in contact with each other, and an LDD region is not provided. Also in FIG. 8, the source / drain voltage is Vds = 5V. The transfer characteristics are drawn in increments of 20 ° C. from 0 ° C. to 100 ° C. in ascending order. In the comparative example, since the off-current is strongly dependent on the gate voltage, even if the threshold voltage slightly varies, the off-current value varies greatly, and it can be seen that accurate temperature measurement is difficult. For example, when the gate voltage (RC in FIG. 4) in the measurement period MP is −4 V, the off-current value is changed from 4.93 × 10 −10 A to 7.97 × 10 when the threshold voltage is shifted by 0.5 V at 40 ° C. Deviated to -10 A, which corresponds to an off-current of 60 ° C. Therefore, in the comparative example, when the threshold voltage is shifted by 0.5 V, the measured temperature is shifted by 20 ° C. On the other hand, in the case of the thin film transistor T0 having the LDD structure shown in FIG. For example, when the gate voltage (RC in FIG. 4) in the measurement period MP is −4V in the thin film transistor T0 having the LDD structure, the off-state current value is 9.28 × 10 −13 when the threshold voltage is shifted by 0.5V at 40 ° C. Only A shifts from A to 9.41 × 10 −13 A, which means that 40.2 ° C. is detected with respect to 40 ° C. That is, when the threshold voltage is shifted by 0.5 V, the shift from the correct temperature to the detected temperature is 0.2 ° C. in the thin film transistor T0 having the LDD structure, which is 1/100 of the shift of the comparative example. . Thus, it can be seen that the temperature sensor 1 of the present embodiment measures an accurate temperature even if the transistor characteristics fluctuate.

更に、図８のセルフアライン構造のＮ型薄膜トランジスターに比べて、図２のＬＤＤ構造のＮ型薄膜トランジスターの方が、温度に対するオフ電流の依存性が強い事が判る。例えば、計測期間ＭＰにＬ＝Ｖｇｓ＝−２Ｖとすると、図８の比較例では０℃から１００℃への温度変化の間にオフ電流は１０倍程度増えるに過ぎない。これに対して、図２の本実施形態では、０℃から１００℃への温度変化の間にオフ電流は１０００倍以上に増える。言い換えると、ＬＤＤ構造の薄膜トランジスターＴ０を利用した本実施形態は比較例よりも１００倍以上温度に対する感度が高い事になる。オフ電流の温度に対する感度が高くなるので、計測温度分解能が向上するのである。   Further, it can be seen that the N-type thin film transistor having the LDD structure shown in FIG. 2 is more dependent on the off-current than the self-aligned N-type thin film transistor shown in FIG. For example, if L = Vgs = −2 V in the measurement period MP, the off-current increases only about 10 times during the temperature change from 0 ° C. to 100 ° C. in the comparative example of FIG. On the other hand, in the present embodiment of FIG. 2, the off-current increases 1000 times or more during the temperature change from 0 ° C. to 100 ° C. In other words, the present embodiment using the LDD-structured thin film transistor T0 is 100 times more sensitive to temperature than the comparative example. Since the sensitivity to the temperature of the off-current increases, the measurement temperature resolution is improved.

上述した通り、本実施形態に係わる温度センサー１によれば、以下の効果を得る事ができる。
薄膜トランジスターはマイクロメーター単位で形成できるため、空間分解能が数マイクロメーターと極めて高い温度センサーを実現できる。又、トランジスターの自己発熱の影響を受ける事なく、正確な温度計測が可能になる。更に、ＬＤＤ構造の薄膜トランジスターでは、オフ電流のゲート電圧依存性が非常に弱くなるので、薄膜トランジスターの特性（閾値電圧）が或る程度変動しても、計測値は正しい値から殆どずれず、計測結果への信頼性を著しく向上させる事ができる。又、オフ電流の温度依存性が強いので、計測温度分解能を向上させる事ができる。更に、第一計測用薄膜トランジスターと第二計測用薄膜トランジスターとが異なった温度範囲を対象として温度を計測するので、広い温度範囲に渡って正確な温度計測を実現できる。 As described above, according to the temperature sensor 1 according to the present embodiment, the following effects can be obtained.
Since a thin film transistor can be formed in units of micrometers, a temperature sensor with a very high spatial resolution of several micrometers can be realized. In addition, accurate temperature measurement is possible without being affected by the self-heating of the transistor. Furthermore, since the gate voltage dependence of off-state current is very weak in a thin film transistor with an LDD structure, even if the characteristics (threshold voltage) of the thin film transistor fluctuate to some extent, the measured value hardly deviates from the correct value. The reliability of measurement results can be significantly improved. Moreover, since the temperature dependence of the off-current is strong, the measurement temperature resolution can be improved. Furthermore, since the first measurement thin film transistor and the second measurement thin film transistor measure the temperature in a different temperature range, accurate temperature measurement can be realized over a wide temperature range.

又、第一容量素子の容量と第二容量素子の容量とを変える事で、広い温度範囲に渡って正確な温度計測を実現できる。   In addition, by changing the capacitance of the first capacitive element and the capacitance of the second capacitive element, accurate temperature measurement can be realized over a wide temperature range.

又、Ｃ1／Ｗ01の値をＣ2／Ｗ02の値の８倍から５０倍の範囲とする事で、第一計測用薄膜トランジスターと第一容量素子とで比較的高い温度範囲を対象として温度計測をし、第二計測用薄膜トランジスターと第二容量素子とで比較的低い温度範囲を対象として温度計測をするので、広い温度範囲に渡って正確な温度計測を行う事ができる。 Also, by setting the value of C 1 / W 01 to be in the range of 8 to 50 times the value of C 2 / W 02 , the target temperature range is relatively high for the first measurement thin film transistor and the first capacitor element. As the temperature measurement is performed and the temperature measurement is performed for a relatively low temperature range with the second measurement thin film transistor and the second capacitor element, accurate temperature measurement can be performed over a wide temperature range.

又、更に、計測セルが第三計測用薄膜トランジスターと第三容量素子とを備えると、第一計測用薄膜トランジスターと第二計測用薄膜トランジスターと第三計測用薄膜トランジスターとが、それぞれ異なった温度範囲を対象として温度を計測するので、極めて広い温度範囲に渡って正確な温度計測を実現できる。   Furthermore, when the measurement cell includes a third measurement thin film transistor and a third capacitance element, the first measurement thin film transistor, the second measurement thin film transistor, and the third measurement thin film transistor have different temperatures. Since temperature is measured for a range, accurate temperature measurement can be realized over an extremely wide temperature range.

又、更に、第一容量素子の容量と、第二容量素子の容量と、第三容量素子の容量と、がそれぞれ異なっているので、それぞれが異なった温度範囲を対象として温度を計測する事が可能になり、極めて広い温度範囲に渡って正確な温度計測を実現できる。   Furthermore, since the capacitance of the first capacitive element, the capacitance of the second capacitive element, and the capacitance of the third capacitive element are different from each other, it is possible to measure the temperature for different temperature ranges. This makes it possible to achieve accurate temperature measurement over an extremely wide temperature range.

又、Ｃ1／Ｗ01の値をＣ2／Ｗ02の値の８倍から５０倍の範囲とし、Ｃ2／Ｗ02の値をＣ3／Ｗ03の値のほぼ８倍から５０倍の範囲できるので、第一計測用薄膜トランジスターと第一容量素子とで比較的高い温度範囲を対象として温度計測をし、第三計測用薄膜トランジスターと第三容量素子とで比較的低い温度範囲を対象として温度計測をし、第二計測用薄膜トランジスターと第二容量素子とで中間の温度範囲を対象として温度計測を行い、著しく広い温度範囲に渡って正確な温度計測を行う事ができる。 Also, the value of C 1 / W 01 is in the range of 8 to 50 times the value of C 2 / W 02 , and the value of C 2 / W 02 is approximately 8 to 50 times the value of C 3 / W 03 Since the temperature can be measured, the first measurement thin film transistor and the first capacitor element measure the temperature in a relatively high temperature range, and the third measurement thin film transistor and the third capacitor element target a relatively low temperature range. The temperature measurement is performed, and the temperature measurement is performed for the intermediate temperature range between the second measurement thin film transistor and the second capacitance element, and the accurate temperature measurement can be performed over a remarkably wide temperature range.

又、計測セルを第一の方向に複数個配置して、個別に選択するので、第一の方向に関する温度の空間分布を計測できる。従って、温度が第一の方向に沿って異なっていても、正確に温度を計測できる。   Further, since a plurality of measurement cells are arranged in the first direction and are individually selected, the temperature spatial distribution in the first direction can be measured. Therefore, even if the temperature differs along the first direction, the temperature can be accurately measured.

又、計測セルを第二の方向に複数個配置して、個別に選択するので、第二の方向に関する温度の空間分布を計測できる。従って、温度が第二の方向に沿って異なっていても、正確に温度を計測できる。   In addition, since a plurality of measurement cells are arranged in the second direction and are individually selected, the spatial distribution of the temperature in the second direction can be measured. Therefore, even if the temperature varies along the second direction, the temperature can be accurately measured.

又、各計測セルに差動トランジスター対が設けられているので、面状の温度センサーが大面積となっても、高精細になっても、高精度に温度を計測する事ができる。又、温度の計測期間と計測結果の出力期間とを分ける事ができるので、計測時に薄膜トランジスターが自己発熱することなく、正確な温度測定が実現する。   In addition, since the differential transistor pair is provided in each measurement cell, the temperature can be measured with high accuracy even if the planar temperature sensor has a large area or becomes high definition. Further, since the temperature measurement period and the measurement result output period can be separated, the thin film transistor does not self-heat at the time of measurement, and accurate temperature measurement is realized.

尚、本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良などを加える事が可能である。変形例を以下に述べる。   The present invention is not limited to the above-described embodiment, and various changes and improvements can be added to the above-described embodiment. A modification will be described below.

（変形例１）
「回路がＰＭＯＳにて形成されている形態」
図９は、変形例１に係わる温度センサーの回路を説明する図である。以下、本変形例に係わる温度センサーについて説明する。尚、実施形態１と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
本変形例（図９）は実施形態１（図３）と比べて、温度センサー１の回路を構成する薄膜トランジスターの伝導型が異なっている。それ以外の構成は、実施形態１とほぼ同様である。 (Modification 1)
"The circuit is formed by PMOS"
FIG. 9 is a diagram for explaining a circuit of a temperature sensor according to the first modification. Hereinafter, the temperature sensor according to this modification will be described. In addition, about the component same as Embodiment 1, the same number is attached | subjected and the overlapping description is abbreviate | omitted.
This modified example (FIG. 9) differs from the first embodiment (FIG. 3) in the conductivity type of the thin film transistor that constitutes the circuit of the temperature sensor 1. Other configurations are almost the same as those of the first embodiment.

実施形態１ではＮ型の薄膜トランジスターを用いて温度センサー１の回路（計測回路３と出力回路４、及び第二処理回路６２の列選択トランジスター）を構成していたが、本変形例ではＰ型の薄膜トランジスターＴ１からＴ７を用いてこれらの回路を構成する。この場合、第一電源が負電源Ｖssとなり、第二電源が正電源Ｖddとなる。又、Ｐ型薄膜トランジスターのソース領域ドレイン領域は電位の高い方がソース領域となり、電位の低い方がドレイン領域になる。図９には参考の為にソース領域とドレイン領域とをｓとｄとで示してある。Ｐ型薄膜トランジスターとしては、半導体層にポリ（９，９−ジオクチルフルオレン−コージチオフェン）（Ｆ８Ｔ２）や、ポリ（３−ヘキシルチオフェン）（Ｐ３ＨＴ）、ポリ［５，５’−ビス（３−ドデシル−２チニル）−２，２’−ビチオフェン］（ＰＱＴ−１２）、ＰＢＴＴＴ、ペンタセン等の有機物を使用した有機物薄膜トランジスターを使用することができる。 In the first embodiment, the circuit of the temperature sensor 1 (the column selection transistor of the measurement circuit 3, the output circuit 4, and the second processing circuit 62) is configured using an N-type thin film transistor. These circuits are formed using the thin film transistors T1 to T7. In this case, the first power source is the negative power source V ss and the second power source is the positive power source V dd . In the source region and drain region of the P-type thin film transistor, the higher potential becomes the source region, and the lower potential becomes the drain region. In FIG. 9, the source region and the drain region are indicated by s and d for reference. As a P-type thin film transistor, poly (9,9-dioctylfluorene-cordithiophene) (F8T2), poly (3-hexylthiophene) (P3HT), poly [5,5′-bis (3-dodecyl) is used as a semiconductor layer. -Tinyl) -2,2′-bithiophene] (PQT-12), PBTTT, organic thin film transistors using organic materials such as pentacene can be used.

トランジスターサイズに関しては、実施形態１と同じである。駆動方法は実施形態１の図４と同じだが、非選択期間の電位をＶddとし、選択期間の各種高電位Ｈ2やＨ3、ＨrをＶddに対して負の絶対値が大きくなる様に変える。又、低電位Ｌは正電源電位Ｖddよりも高い電位で、薄膜トランジスターＴ０のチャンネル形成領域の一部にはＮ型チャンネルが形成される電位である。尚、Ｐ型薄膜トランジスターの閾値電圧ＶthPは負である。具体的には、Ｖddに関する数式５４は数式５８へと変えられる。 The transistor size is the same as in the first embodiment. Although the driving method is the same as that in FIG. 4 of the first embodiment, the potential in the non-selection period is set to V dd, and various high potentials H 2 , H 3 , and H r in the selection period have a negative absolute value greater than V dd . Change the way. The low potential L is higher than the positive power supply potential Vdd , and is a potential at which an N-type channel is formed in a part of the channel formation region of the thin film transistor T0. Note that the threshold voltage V thP of the P-type thin film transistor is negative. Specifically, the formula 54 relating to V dd is changed to the formula 58.

Figure 0005953464
又、Ｈ3に関する数式２４は数式５９へと変えられる。
Figure 0005953464
 Also, the equation 24 related to H 3 is changed to the equation 59.

Figure 0005953464
又、Ｈ2に関する数式２５は数式６０へと変えられる。
Figure 0005953464
 In addition, Formula 25 relating to H 2 is changed to Formula 60.

Figure 0005953464
又、Ｈrに関する数式１は数式６１へと変えられる。
Figure 0005953464
 Also, Equation 1 relating to H r is changed to Equation 61.

Figure 0005953464
Figure 0005953464

従って、例えば、ＶthP＝−１．５Ｖとして、δP＝−０．１Ｖ、γP＝−１Ｖ、Ｖss＝０Ｖとし、Ｖdd＝４．８Ｖ、Ｈ3＝３．２Ｖ、Ｈ2＝−２．５Ｖ、Ｈr＝０．７５Ｖ、Ｌ＝１０．８Ｖとする。ここでのＨ2様に、負電圧を準備するのが困難な場合、総ての電位が正になる様にＶddとＶssを一定量ずらしても良い。例えば、Ｖddに関する数式５８を数式６２へと変える。 Thus, for example, V thP = −1.5 V, δ P = −0.1 V, γ P = −1 V, V ss = 0 V, V dd = 4.8 V, H 3 = 3.2 V, H 2 = -2.5V, H r = 0.75V, and L = 10.8V. If it is difficult to prepare a negative voltage like H 2 here, V dd and V ss may be shifted by a certain amount so that all potentials become positive. For example, Formula 58 relating to V dd is changed to Formula 62.

Figure 0005953464
これに応じて、Ｖssを数式６３へと変える。
Figure 0005953464
 In response to this, V ss is changed to Equation 63.

Figure 0005953464
上記例では全体が２．５Ｖずれて、Ｖdd＝７．３Ｖ、Ｖss＝２．５Ｖ、Ｈ3＝５．７Ｖ、Ｈ2＝０Ｖ、Ｈr＝３．２５Ｖ、Ｌ＝１３．３Ｖとなる。
Figure 0005953464
 In the above example, the whole is shifted by 2.5 V, V dd = 7.3 V, V ss = 2.5 V, H 3 = 5.7 V, H 2 = 0 V, H r = 3.25 V, L = 13.3 V Become.

上述した通り、本変形例に係わる温度センサー１によれば、Ｎ型の薄膜トランジスターを使用せずに、Ｐ型の薄膜トランジスターで温度センサー１を実現できる。   As described above, according to the temperature sensor 1 according to this modification, the temperature sensor 1 can be realized with a P-type thin film transistor without using an N-type thin film transistor.

尚、上記の例では計測回路３と出力回路４、及び第二処理回路６２の列選択トランジスターを総てＰ型の薄膜トランジスターで形成したが、これ以外にもこれらの回路の一部をＰ型とし、他の部分をＮ型としても良い。例えば出力回路４をＰ型薄膜トランジスターで形成し、計測回路３をＮ型薄膜トランジスターで形成しても良い。更には、差動トランジスター対（Ｔ１とＴ２との対）や、行選択トランジスター対（Ｔ３ＲとＴ４Ｒとの対）、列選択トランジスター対（Ｔ３ＣとＴ４Ｃとの対）、カレントミラー対（Ｔ５とＴ６との対）と云った各対の内部で対をなす薄膜トランジスターが同一伝導型で有れば、対間では薄膜トランジスターの伝導型が異なっていても構わない。   In the above example, the column selection transistors of the measurement circuit 3, the output circuit 4, and the second processing circuit 62 are all formed of P-type thin film transistors. However, in addition to this, some of these circuits are P-type. Other parts may be N-type. For example, the output circuit 4 may be formed of a P-type thin film transistor, and the measurement circuit 3 may be formed of an N-type thin film transistor. Further, a differential transistor pair (T1 and T2 pair), a row selection transistor pair (T3R and T4R pair), a column selection transistor pair (T3C and T4C pair), a current mirror pair (T5 and T6). As long as the thin film transistors forming a pair within each pair have the same conductivity type, the conductivity types of the thin film transistors may be different between the pairs.

（変形例２）
「Ｔ０がオフセット構造の形態」
図７を用いて説明する。尚、実施形態１と同一の構成部位については、同一の番号を附し、重複する説明は省略する。実施形態１では、薄膜トランジスターＴ０として、ＬＤＤ構造が採用されていたが、これ以外に本変形例が示す様に、オフセット構造としても良い。即ち、薄膜トランジスターＴ０は半導体層ＳＬを有し、半導体層ＳＬにはチャンネル形成領域Ｃとソース領域Ｓとドレイン領域Ｄとオフセット領域ＯＳとが形成され、オフセット領域ＯＳはチャンネル形成領域Ｃとドレイン領域Ｄとの間に位置する。オフセット領域ＯＳは更にチャンネル形成領域Ｃとソース領域Ｓとの間にも設けても良い。要するに図７にてＬＤＤ領域Ｌとした領域をオフセット領域ＯＳとしても良い。この場合、ドレイン領域Ｄは第一導電型不純物を含み、オフセット領域ＯＳにおける半導体純度は、チャンネル形成領域Ｃにおける半導体純度にほぼ等しい。半導体純度とは、半導体原子数と第一導電型不純物原子数と第二導電型不純物原子数との和に対する半導体原子数の比である。従って、チャンネル形成領域Ｃが真性の場合には、オフセット領域ＯＳも真性である。又、チャンネル形成領域Ｃが第一導電型不純物や第二導電型不純物を含んでいる場合には、オフセット領域ＯＳも第一導電型不純物や第二導電型不純物を含んでおり、これらの不純物濃度はチャンネル形成領域Ｃとオフセット領域ＯＳとでほぼ等しい。容量素子Ｃｐの一つの電極はドレイン領域Ｄに接続される。チャンネル形成領域Ｃとオフセット領域ＯＳとを真性半導体として、第一導電型不純物の濃度も第二導電型不純物の濃度もほぼゼロ（即ち、半導体純度をほぼ１００％）としても良い。尚、第一導電型不純物や第二導電型不純物の濃度がほぼゼロとは、第一導電型不純物や第二導電型不純物の原子密度（単位体積当たりの原子数）が１×１０18ｃｍ-3程度以下になっている事を意味する。シリコンの原子密度が５．０×１０22ｃｍ-3で、ゲルマニウムの原子密度が４．４×１０22ｃｍ-3で、ガリウム砒素の原子密度が４．４×１０22ｃｍ-3であるので、第一導電型不純物や第二導電型不純物の濃度がほぼゼロとは、厳密には第一導電型不純物や第二導電型不純物の濃度が２３×１０-6（２３ｐｐｍ）以下の状態を意味する。従って、同様に、半導体純度がほぼ１００％とは、厳密には、半導体純度が９９．９９７７％程度以上の状態を意味する。 (Modification 2)
“T0 is an offset structure”
This will be described with reference to FIG. In addition, about the component same as Embodiment 1, the same number is attached | subjected and the overlapping description is abbreviate | omitted. In the first embodiment, the LDD structure is employed as the thin film transistor T0. However, as shown in the present modification, an offset structure may be used. That is, the thin film transistor T0 includes the semiconductor layer SL, and the channel formation region C, the source region S, the drain region D, and the offset region OS are formed in the semiconductor layer SL, and the offset region OS is the channel formation region C and the drain region. It is located between D. The offset region OS may be further provided between the channel formation region C and the source region S. In short, the region that is the LDD region L in FIG. 7 may be the offset region OS. In this case, the drain region D contains the first conductivity type impurity, and the semiconductor purity in the offset region OS is substantially equal to the semiconductor purity in the channel formation region C. The semiconductor purity is the ratio of the number of semiconductor atoms to the sum of the number of semiconductor atoms, the number of first conductivity type impurity atoms, and the number of second conductivity type impurity atoms. Therefore, when the channel formation region C is intrinsic, the offset region OS is also intrinsic. Further, when the channel formation region C contains the first conductivity type impurity or the second conductivity type impurity, the offset region OS also contains the first conductivity type impurity or the second conductivity type impurity, and the impurity concentration thereof Is substantially equal between the channel forming region C and the offset region OS. One electrode of the capacitive element Cp is connected to the drain region D. The channel formation region C and the offset region OS may be intrinsic semiconductors, and the concentration of the first conductivity type impurity and the concentration of the second conductivity type impurity may be approximately zero (that is, the semiconductor purity is approximately 100%). Note that the concentration of the first conductivity type impurity or the second conductivity type impurity is almost zero means that the atomic density (number of atoms per unit volume) of the first conductivity type impurity or the second conductivity type impurity is 1 × 10 18 cm −. It means that it is about 3 or less. Since the atomic density of silicon is 5.0 × 10 22 cm −3 , the atomic density of germanium is 4.4 × 10 22 cm −3 , and the atomic density of gallium arsenide is 4.4 × 10 22 cm −3 . The concentration of the first conductivity type impurity or the second conductivity type impurity is substantially zero means strictly the state where the concentration of the first conductivity type impurity or the second conductivity type impurity is 23 × 10 −6 (23 ppm) or less. To do. Therefore, similarly, the semiconductor purity of almost 100% means a state where the semiconductor purity is about 99.9977% or more.

本変形例によると、上述の実施形態の効果に加え、オフセット領域ＯＳはチャンネル形成領域Ｃと同じ工程で作成されるので、余分な製造工程が増えずに容易に温度センサーを製造する事ができる。   According to this modification, in addition to the effects of the above-described embodiment, the offset region OS is created in the same process as the channel formation region C, so that the temperature sensor can be easily manufactured without adding an extra manufacturing process. .

（変形例３）
「Ｔ０が下ゲート構造の形態」
図１０は、変形例３に係わる薄膜トランジスターＴ０の断面構造を説明する図である。以下、本変形例に係わる温度センサー１にて使用されている薄膜トランジスターＴ０の断面構造について説明する。尚、実施形態１と同一の構成部位については、同一の番号を附し、重複する説明は省略する。
本変形例（図１０）は実施形態１（図７）と比べて、温度センサー１にて使用されている薄膜トランジスターＴ０の断面構造が異なっている。それ以外の構成は、実施形態１とほぼ同様である。 (Modification 3)
“T0 is the form of the lower gate structure”
FIG. 10 is a diagram for explaining a cross-sectional structure of the thin film transistor T0 according to the third modification. Hereinafter, a cross-sectional structure of the thin film transistor T0 used in the temperature sensor 1 according to this modification will be described. In addition, about the component same as Embodiment 1, the same number is attached | subjected and the overlapping description is abbreviate | omitted.
This modification (FIG. 10) differs from the first embodiment (FIG. 7) in the cross-sectional structure of the thin film transistor T0 used in the temperature sensor 1. Other configurations are almost the same as those of the first embodiment.

実施形態１（図７）では上ゲート型の薄膜トランジスターＴ０を用いて温度センサー１が構成されていたが、本変形例（図９）では下ゲート型の薄膜トランジスターＴ０を用いて温度センサー１が構成される。薄膜トランジスターＴ０では、下地絶縁膜ＵＬＩ上にゲート電極Ｇが形成され、ゲート電極Ｇをゲート絶縁膜ＧＩが覆っている。ゲート絶縁膜ＧＩの上には真性半導体層ＳＬが形成されている。半導体層ＳＬには、ソース領域Ｓとチャンネル形成領域Ｃとドレイン領域Ｄとオフセット領域ＯＳとが形成されている。オフセット領域ＯＳはチャンネル形成領域Ｃとドレイン領域Ｄとの間に位置する。トランジスターのソースとドレインとは電位に応じて入れ替わり得るので、チャンネル形成領域Ｃとソース領域Ｓとの間にもオフセット領域ＯＳを形成しても良い。ソース領域Ｓとドレイン領域Ｄとは第一導電型不純物を含む。本変形例では、第一導電型不純物は半導体中でドナーとなる燐であり、第一導電型の薄膜トランジスターＴ０はＮ型である。又、チャンネル形成領域Ｃに含まれる第一導電型不純物や第二導電型不純物の濃度は、オフセット領域ＯＳに含まれる第一導電型不純物や第二導電型不純物の濃度に等しい。本変形例ではチャンネル形成領域Ｃもオフセット領域ＯＳも真性で、第一導電型不純物の濃度も第二導電型不純物の濃度もほぼゼロである。   In the first embodiment (FIG. 7), the temperature sensor 1 is configured using the upper gate type thin film transistor T0. However, in the present modification (FIG. 9), the temperature sensor 1 is configured using the lower gate type thin film transistor T0. Composed. In the thin film transistor T0, the gate electrode G is formed on the base insulating film ULI, and the gate electrode G covers the gate insulating film GI. An intrinsic semiconductor layer SL is formed on the gate insulating film GI. In the semiconductor layer SL, a source region S, a channel formation region C, a drain region D, and an offset region OS are formed. The offset region OS is located between the channel formation region C and the drain region D. Since the source and drain of the transistor can be switched according to the potential, the offset region OS may be formed between the channel formation region C and the source region S. The source region S and the drain region D contain a first conductivity type impurity. In this modification, the first conductivity type impurity is phosphorus which becomes a donor in the semiconductor, and the first conductivity type thin film transistor T0 is N type. The concentration of the first conductivity type impurity and the second conductivity type impurity contained in the channel formation region C is equal to the concentration of the first conductivity type impurity and the second conductivity type impurity contained in the offset region OS. In this modification, both the channel formation region C and the offset region OS are intrinsic, and the concentration of the first conductivity type impurity and the concentration of the second conductivity type impurity are almost zero.

実施形態１と同様に、半導体層ＳＬで、ゲート電極Ｇと半導体層ＳＬとが平面視にて重なる領域がチャンネル形成領域Ｃで、チャンネル形成領域Ｃはゲート電圧Ｖｇｓに応じてＮ型又はＰ型の半導体となる。半導体層ＳＬで、ゲート電極Ｇの外側領域がオフセット領域ＯＳであり、その外側にソース領域Ｓとドレイン領域Ｄとが形成される。ソース領域Ｓとドレイン領域Ｄとには、ソース配線層ＳＭが配線される。   As in the first embodiment, in the semiconductor layer SL, a region where the gate electrode G and the semiconductor layer SL overlap in plan view is a channel formation region C, and the channel formation region C is N-type or P-type depending on the gate voltage Vgs. It becomes a semiconductor. In the semiconductor layer SL, an outer region of the gate electrode G is an offset region OS, and a source region S and a drain region D are formed outside the offset region OS. A source wiring layer SM is wired between the source region S and the drain region D.

温度センサーの製造方法は、実施形態１と同様に最初にガラス基板に形成された薄膜回路を剥離して、プラスチックフィルムに転写する方法で温度センサー１を製造しても良いし、直接プラスチックフィルムに薄膜回路を形成しても良い。本変形例では、転写法を用い、第一工程のみが実施形態１と変わる事になる。   As in the first embodiment, the temperature sensor 1 may be manufactured by peeling the thin film circuit first formed on the glass substrate and transferring it to a plastic film, or directly on the plastic film. A thin film circuit may be formed. In this modification, a transfer method is used, and only the first step is different from that of the first embodiment.

第一工程として、製造元基板となるガラス基板上に剥離層を設ける。剥離層は厚みが５０ｎｍ程の水素化非晶質シリコン膜である。この剥離層上に下地絶縁膜ＵＬＩとなる酸化硅素膜を成膜した後に、薄膜トランジスターなどからなる薄膜回路を製造する。薄膜回路は、公知の非晶質シリコン薄膜トランジスターの製造方法を適応する。具体的には、下地絶縁膜ＵＬＩ上にタンタルやタングステンなどの金属を用いてゲート電極Ｇ（ゲート配線金属層ＧＭ）を作成する。次いで、窒化硅素膜を用いたゲート絶縁膜ＧＩと、真性の非晶質シリコン膜（半導体層ＳＬ）と、エッチングストッパーＥＳとなる窒化硅素膜とをプラズマ化学気相堆積法を用いて、連続成膜する。その後、エッチングストッパーＥＳをゲート電極Ｇよりも幅を広くして加工する。半導体層ＳＬでエッチングストッパーＥＳと平面視で重なり、ゲート電極Ｇと重ならない部位がオフセット領域ＯＳとなる。次いで、燐を高濃度に添加された半導体膜を堆積して、ソース領域Ｓとドレイン領域Ｄとを形成する。この際に半導体層ＳＬも一緒に所定の形状に加工される。最後にアルミニウム又はアルミニウムに添加物を加えた金属を用いたソース領域コンタクト及びドレイン領域コンタクト（ソース領域配線金属層ＳＭ）を作成する。これ以降の工程は実施形態１と同様である。尚、本変形例でもオフセット領域ＯＳの代わりにＬＤＤ領域を採用しても良い。   As a 1st process, a peeling layer is provided on the glass substrate used as a manufacturer board | substrate. The release layer is a hydrogenated amorphous silicon film having a thickness of about 50 nm. After forming a silicon oxide film to be the base insulating film ULI on the release layer, a thin film circuit made of a thin film transistor or the like is manufactured. For the thin film circuit, a known method for manufacturing an amorphous silicon thin film transistor is applied. Specifically, the gate electrode G (gate wiring metal layer GM) is formed on the base insulating film ULI using a metal such as tantalum or tungsten. Next, a gate insulating film GI using a silicon nitride film, an intrinsic amorphous silicon film (semiconductor layer SL), and a silicon nitride film serving as an etching stopper ES are continuously formed by plasma chemical vapor deposition. Film. Thereafter, the etching stopper ES is processed to be wider than the gate electrode G. A portion of the semiconductor layer SL that overlaps with the etching stopper ES in plan view and does not overlap with the gate electrode G is an offset region OS. Next, a semiconductor film to which phosphorus is added at a high concentration is deposited to form a source region S and a drain region D. At this time, the semiconductor layer SL is also processed into a predetermined shape together. Finally, a source region contact and a drain region contact (source region wiring metal layer SM) using aluminum or a metal obtained by adding an additive to aluminum are formed. The subsequent steps are the same as those in the first embodiment. In this modification, an LDD region may be employed instead of the offset region OS.

本変形例によると、上述の実施形態の効果に加え、非晶質シリコン薄膜トランジスターを用いて温度センサー１が作成されるので、安価で容易に温度センサーを製造する事ができる。   According to this modification, in addition to the effects of the above-described embodiment, the temperature sensor 1 is created using an amorphous silicon thin film transistor, and therefore the temperature sensor can be easily manufactured at low cost.

（電気光学装置）
「温度センサーを電気光学装置に備えた形態」
電気光学装置は、上述の実施形態或いは変形例に記載の温度センサー１を備えている。電気光学装置とは電気信号に応じて表示を変え得る電子機器であり、具体的には液晶表示装置や有機ＥＬ表示装置、電気泳動表示装置などである。これらの電気光学装置は薄膜トランジスターを用いた回路基板を有し、電気光学装置の性能は、多くの場合、温度依存性を示す。まず、薄膜トランジスターその物が、上述の如く温度依存性を示すので、回路基板の動作も温度依存性を示す事になる。更に、液晶表示装置では液晶の粘度が温度依存性を示し、有機ＥＬ表示装置では発光層におけるエキシトンの寿命が温度依存性を示し、電気泳動表示装置では電気泳動材料の泳動性が温度依存性を示す。即ち、電気光学装置で使用される液晶材料や有機ＥＬ材料、電気泳動材料などの電気光学材料が温度依存性を示し、これらを制御する回路基板も温度依存性を示している。こうした事から、電気光学装置の性能は、温度依存性を示す事になる。 (Electro-optical device)
"Equipped with temperature sensor in electro-optical device"
The electro-optical device includes the temperature sensor 1 described in the above-described embodiment or modification. An electro-optical device is an electronic device that can change display according to an electric signal, and specifically, a liquid crystal display device, an organic EL display device, an electrophoretic display device, or the like. These electro-optical devices have circuit boards using thin film transistors, and the performance of the electro-optical devices often shows temperature dependence. First, since the thin film transistor itself exhibits temperature dependence as described above, the operation of the circuit board also exhibits temperature dependence. Further, in the liquid crystal display device, the viscosity of the liquid crystal is temperature dependent, in the organic EL display device, the exciton lifetime in the light emitting layer is temperature dependent, and in the electrophoretic display device, the electrophoretic property of the electrophoretic material is temperature dependent. Show. In other words, electro-optical materials such as liquid crystal materials, organic EL materials, and electrophoretic materials used in electro-optical devices exhibit temperature dependence, and circuit boards that control these also exhibit temperature dependence. For these reasons, the performance of the electro-optical device shows temperature dependence.

その一方で、電気光学装置の温度は大きく変わり得る。例えば、液晶プロジェクターに使用される液晶表示装置では、光源から強い光が液晶表示装置に照射されるので、液晶プロジェクターを使用し始めた直後と暫く使用してからとでは、液晶表示装置の温度は大きく異なる。同様に、有機ＥＬ表示装置では、電流駆動である為に発熱は避けられず、矢張り、有機ＥＬ表示装置を使用し始めた直後と暫く使用してからとでは、有機ＥＬ表示装置の温度は異なって来る。又、電気泳動表示装置は携帯用電子書籍として使用される場合が多いので、使用環境は−２０℃の低温から、夏に車中で放置された際の８０℃へと大きく変化する。   On the other hand, the temperature of the electro-optical device can vary greatly. For example, in a liquid crystal display device used for a liquid crystal projector, since the liquid crystal display device is irradiated with strong light from a light source, the temperature of the liquid crystal display device will not be increased immediately after starting to use the liquid crystal projector for a while. to differ greatly. Similarly, in an organic EL display device, heat generation is unavoidable because it is current-driven, and the temperature of the organic EL display device is not long after using the organic EL display device for a while. Come different. In addition, since the electrophoretic display device is often used as a portable electronic book, the usage environment greatly changes from a low temperature of −20 ° C. to 80 ° C. when left in a car in summer.

この様に温度依存性を示す電気光学装置の温度は、使用状況に応じて大きく異なるので、電気光学装置の使用時に温度を計測し、その温度に適する様に電気光学装置を駆動する事が好ましい。こうする事で、いかなる温度状態であっても、電気光学装置の性能を可能な範囲で最大に発揮させる事ができるからである。又、これらの電気光学装置は薄膜トランジスターを構成要件とする回路基板を有している。従って、電気光学装置の回路基板を製造する際に温度センサー１も一緒にその回路基板に作り込む。具体的には、複数の画素からなる表示領域の外側に、計測セルを少なくとも一つ配置する。例えば、表示領域の外周に設けられるダミー画素の一部を計測セルで置き換える。こうすると電気光学装置の外部に温度計を別途設置する場合に比べて、電気光学装置その物を直接温度計測できる事になり、電気光学装置の温度を極めて正確に計測できる。又、表示領域をなす画素と計測セルとを同じ工程で製造できるので、新たな製造工程を付加する必要もなくなる。   Since the temperature of the electro-optical device that exhibits temperature dependence in this way varies greatly depending on the use situation, it is preferable to measure the temperature when the electro-optical device is used and to drive the electro-optical device so as to suit the temperature. . This is because the performance of the electro-optical device can be maximized within a possible range at any temperature state. In addition, these electro-optical devices have a circuit board having a thin film transistor as a constituent element. Therefore, when the circuit board of the electro-optical device is manufactured, the temperature sensor 1 is also formed on the circuit board. Specifically, at least one measurement cell is arranged outside the display area composed of a plurality of pixels. For example, a part of dummy pixels provided on the outer periphery of the display area is replaced with a measurement cell. This makes it possible to directly measure the temperature of the electro-optical device itself as compared with the case where a thermometer is separately installed outside the electro-optical device, and the temperature of the electro-optical device can be measured extremely accurately. In addition, since the pixels forming the display area and the measurement cell can be manufactured in the same process, it is not necessary to add a new manufacturing process.

この様な電気光学装置によると、電気光学装置を使用しながらその温度を直接計測できるので、温度に応じた制御ができ、その結果、電気光学装置は優れた表示性能を示す事になる。又、その為に、新たな製造工程を付加する必要もなく、電気光学装置の外部に別途温度計を設置する必要もなくなり、経済合理的であると共に外観上や取り扱い上の自由度が増すとの効果が得られる。   According to such an electro-optical device, since the temperature can be directly measured while using the electro-optical device, control according to the temperature can be performed, and as a result, the electro-optical device exhibits excellent display performance. For this reason, there is no need to add a new manufacturing process, and there is no need to install a separate thermometer outside the electro-optical device, which is economically rational and increases the degree of freedom in appearance and handling. The effect is obtained.

１…温度センサー、２…基板、３…計測回路、４…出力回路、５１…第一選択回路、５２…第一処理回路、６１…第二選択回路、６２…第二処理回路。   DESCRIPTION OF SYMBOLS 1 ... Temperature sensor, 2 ... Board | substrate, 3 ... Measuring circuit, 4 ... Output circuit, 51 ... 1st selection circuit, 52 ... 1st processing circuit, 61 ... 2nd selection circuit, 62 ... 2nd processing circuit.

Claims (8)

温度を計測する計測セルを含む温度センサーであって、
前記計測セルは、薄膜トランジスターと容量素子とを少なくとも備え、
前記薄膜トランジスターは半導体層を有し、前記半導体層にはチャンネル形成領域とソース領域とドレイン領域とオフセット領域とが形成され、
前記オフセット領域は前記チャンネル形成領域と前記ドレイン領域との間に位置し、
前記ドレイン領域は第一導電型不純物を含み、
前記チャンネル形成領域における半導体純度はほぼ１００％であり、
前記オフセット領域における半導体純度は、前記チャンネル形成領域における半導体純度と同程度で、
前記容量素子は前記ドレイン領域に接続される事を特徴とする温度センサー。 A temperature sensor including a measurement cell for measuring temperature,
The measurement cell includes at least a thin film transistor and a capacitive element,
The thin film transistor includes a semiconductor layer, and a channel formation region, a source region, a drain region, and an offset region are formed in the semiconductor layer.
The offset region is located between the channel formation region and the drain region;
The drain region includes a first conductivity type impurity;
The semiconductor purity in the channel formation region is almost 100%,
The semiconductor purity in the offset region is approximately the same as the semiconductor purity in the channel formation region,
The temperature sensor, wherein the capacitive element is connected to the drain region. 請求項１に記載の温度センサーを用いた温度計測方法であって、
準備期間と計測期間とを含み、
前記準備期間には、前記チャンネル形成領域の少なくとも一部は第一導電型とされ、
前記計測期間には、前記チャンネル形成領域の少なくとも一部は第二導電型とされる事を特徴とする温度計測方法。 A temperature measurement method using the temperature sensor according to claim 1 ,
Including preparation period and measurement period,
In the preparation period, at least a part of the channel formation region is a first conductivity type,
The temperature measuring method according to claim 1, wherein at least a part of the channel formation region is of a second conductivity type during the measurement period. 温度を計測する計測セルを含む温度センサーであって、
前記計測セルは、第一計測用薄膜トランジスターと第一容量素子と、第二計測用薄膜トランジスターと第二容量素子と、を少なくとも備え、
前記第一計測用薄膜トランジスターと前記第二計測用薄膜トランジスターとは半導体層を有し、前記半導体層にはチャンネル形成領域とソース領域とドレイン領域とライトリードープトドレイン領域とが形成され、
前記ライトリードープトドレイン領域は前記チャンネル形成領域と前記ドレイン領域との間に位置し、
前記ドレイン領域と前記ライトリードープトドレイン領域とは第一導電型不純物を含み、
前記ライトリードープトドレイン領域における前記第一導電型不純物の濃度は、前記ドレイン領域における前記第一導電型不純物の濃度よりも低く、
前記第一容量素子は前記第一計測用薄膜トランジスターの前記ドレイン領域に接続され、
前記第二容量素子は前記第二計測用薄膜トランジスターの前記ドレイン領域に接続され、
前記第一計測用薄膜トランジスターの幅と前記第二計測用薄膜トランジスターの幅とが異なるか、又は、前記第一容量素子の容量と前記第二容量素子の容量とが異なる事を特徴とする温度センサー。 A temperature sensor including a measurement cell for measuring temperature,
The measurement cell includes at least a first measurement thin film transistor and a first capacitance element, a second measurement thin film transistor and a second capacitance element,
The first measurement thin film transistor and the second measurement thin film transistor have a semiconductor layer, and a channel formation region, a source region, a drain region, and a lightly doped drain region are formed in the semiconductor layer,
The lightly doped drain region is located between the channel forming region and the drain region;
The drain region and the lightly doped drain region include a first conductivity type impurity,
The concentration of the first conductivity type impurity in the lightly doped drain region is lower than the concentration of the first conductivity type impurity in the drain region,
The first capacitive element is connected to the drain region of the first measurement thin film transistor,
The second capacitive element is connected to the drain region of the second measurement thin film transistor,
The temperature is characterized in that the width of the first measurement thin film transistor is different from the width of the second measurement thin film transistor, or the capacitance of the first capacitance element and the capacitance of the second capacitance element are different. sensor. 温度を計測する計測セルを含む温度センサーであって、
前記計測セルは、第一計測用薄膜トランジスターと第一容量素子と、第二計測用薄膜トランジスターと第二容量素子と、を少なくとも備え、
前記第一計測用薄膜トランジスターと前記第二計測用薄膜トランジスターとは半導体層を有し、前記半導体層にはチャンネル形成領域とソース領域とドレイン領域とオフセット領域とが形成され、
前記オフセット領域は前記チャンネル形成領域と前記ドレイン領域との間に位置し、
前記ドレイン領域は第一導電型不純物を含み、
前記オフセット領域における半導体純度は、前記チャンネル形成領域における半導体純度と同程度で、
前記第一容量素子は前記第一計測用薄膜トランジスターの前記ドレイン領域に接続され、
前記第二容量素子は前記第二計測用薄膜トランジスターの前記ドレイン領域に接続され、
前記第一計測用薄膜トランジスターの幅と前記第二計測用薄膜トランジスターの幅とが異なるか、又は、前記第一容量素子の容量と前記第二容量素子の容量とが異なる事を特徴とする温度センサー。 A temperature sensor including a measurement cell for measuring temperature,
The measurement cell includes at least a first measurement thin film transistor and a first capacitance element, a second measurement thin film transistor and a second capacitance element,
The first measurement thin film transistor and the second measurement thin film transistor have a semiconductor layer, and a channel formation region, a source region, a drain region, and an offset region are formed in the semiconductor layer,
The offset region is located between the channel formation region and the drain region;
The drain region includes a first conductivity type impurity;
The semiconductor purity in the offset region is approximately the same as the semiconductor purity in the channel formation region,
The first capacitive element is connected to the drain region of the first measurement thin film transistor,
The second capacitive element is connected to the drain region of the second measurement thin film transistor,
The temperature is characterized in that the width of the first measurement thin film transistor is different from the width of the second measurement thin film transistor, or the capacitance of the first capacitance element and the capacitance of the second capacitance element are different. sensor. 前記チャンネル形成領域における半導体純度はほぼ１００％である事を特徴とする請求項４に記載の温度センサー。 5. The temperature sensor according to claim 4 , wherein the semiconductor purity in the channel formation region is approximately 100%. 前記第一計測用薄膜トランジスターの幅をＷ01とし、前記第一容量素子の容量をＣ1とし、前記第二計測用薄膜トランジスターの幅をＷ02とし、前記第二容量素子の容量をＣ2とした際に、Ｃ1／Ｗ01の値がＣ2／Ｗ02の値の８倍から５０倍の範囲にある事を特徴とする請求項３乃至５のいずれか一項に記載の温度センサー。 The width of the first measurement thin film transistor is W 01 , the capacitance of the first capacitance element is C 1 , the width of the second measurement thin film transistor is W 02, and the capacitance of the second capacitance element is C 2. The temperature sensor according to any one of claims 3 to 5 , wherein the value of C 1 / W 01 is in the range of 8 to 50 times the value of C 2 / W 02. . 請求項３乃至６のいずれか一項に記載の温度センサーを用いた温度計測方法であって、
準備期間と計測期間とを含み、
前記準備期間には、前記第一計測用薄膜トランジスターのチャンネル形成領域の少なくとも一部と、前記第二計測用薄膜トランジスターのチャンネル形成領域の少なくとも一部とは、第一導電型とされ、
前記計測期間には、前記第一計測用薄膜トランジスターのチャンネル形成領域の少なくとも一部と、前記第二計測用薄膜トランジスターのチャンネル形成領域の少なくとも一部とは、第二導電型とされる事を特徴とする温度計測方法。 A temperature measurement method using the temperature sensor according to any one of claims 3 to 6 ,
Including preparation period and measurement period,
In the preparation period, at least part of the channel formation region of the first measurement thin film transistor and at least part of the channel formation region of the second measurement thin film transistor are of the first conductivity type,
In the measurement period, at least a part of the channel formation region of the first measurement thin film transistor and at least a part of the channel formation region of the second measurement thin film transistor are of the second conductivity type. A characteristic temperature measurement method. 請求項１、又は請求項３乃至６のいずれか一項、に記載の温度センサーを備えた事を特徴とする電気光学装置。 Claim 1, or any one of claims 3 to 6, the electro-optical device, characterized in that with a temperature sensor according to.
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