JP5935978B2 - パルス生成回路 - Google Patents
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Description
これらの短パルス生成回路は、要求される性能として低消費電力動作、高いオン/オフ比がある。また、低消費電力動作は、如何なる機器に搭載する際にも重要な性能となる。このため、高いオン/オフ比は、短パルス信号を用いた通信において通信品質を向上させるために重要な性能である。
これらの問題を解決するために、例えば、特許文献1に記載のものは、逓倍回路を間欠的に動作させる間欠逓倍回路を用い、低消費電力で動作し、非常に高いオン/オフ比を実現する短パルス生成回路を提案したものである。
また、請求項3に記載の発明は、請求項1又は2に記載の発明において、前記バラン回路が、LC同調を用いて高周波の抑制を行う可変容量回路をさらに備えていることを特徴とする。
また、請求項5に記載の発明は、請求項1乃至4のいずれかに記載の発明において、前記パルス信号処理回路が、第1の入力信号を微分する微分器と、該微分器からの信号の振幅を調整する減衰器と、前記第1の入力信号を積分する積分器と、前記第1の入力信号と逆位相の第2の入力信号の位相の変動量を調整する位相シフト回路と、前記減衰器からの信号と前記積分器からの信号と前記位相シフト回路からの信号とを加算して前記パルス信号を出力する加減算器とを備えている特徴とする。(実施例1)
また、請求項7に記載の発明は、請求項5又は6に記載の発明において、前記積分器が、可変位相積分器であることを特徴とする。(実施例2)
また、請求項8に記載の発明は、請求項1乃至7のいずれかに記載の発明において、前記加減算器が、方向性結合器又はハイブリッドリングの構成であることを特徴とする。(実施例1,2)
また、請求項10に記載の発明は、請求項1乃至4のいずれかに記載の発明において、前記パルス信号処理回路が、第1の入力信号を微分する微分器と、前記第1の入力信号と逆位相の第2の入力信号を積分する積分器と、前記微分器からの信号と前記積分器からの信号とを加算して前記パルス信号を出力する加減算器とを備えていることを特徴とする。(実施例3)
また、請求項12に記載の発明は、請求項10又は11に記載の発明において、前記積分器が、可変位相積分器であることを特徴とする。(実施例3)
また、請求項13に記載の発明は、請求項10,11又は12に記載の発明において、前記加減算器が、方向性結合器又はハイブリッドリングの構成であることを特徴とする。(実施例3)
また、請求項14に記載の発明は、請求項1乃至13のいずれかに記載の発明において、前記微分器と前記積分器の少なくとも1つは受動素子からなることを特徴とする。(実施例3)
また、請求項17に記載の発明は、請求項1乃至4のいずれかに記載の発明において、前記パルス信号処理回路が、第1の入力信号を微分してパルスの立ち上がりを捉える微分器と、該微分器に入力される前記第1の入力信号と逆位相の第2の入力信号を積分する積分器と、該積分器からの信号を基準信号レベルによって帯域制限するハイパスフィルタと、前記微分器からの信号と前記ハイパスフィルタからの信号とを加減算してパルス信号を出力する加減算器とを備えていることを特徴とする。(実施例6)
また、請求項18に記載の発明は、請求項17に記載の発明において、前記微分器が可変位相微分器で、前記積分器が可変位相積分器で、前記ハイパスフィルタがプログラマブル積分器であることを特徴とする。(実施例7)
また、請求項20に記載の発明は、請求項19に記載の発明において、前記コモンモード抽出回路は、第1及び第2のソース接地増幅器を含む構成であることを特徴とする。(実施例6,7)
図3は、本発明に係るパルス発生回路の実施形態を説明するためのブロック構成図である。図中符号1はパルス信号処理回路、2はバラン回路、3はミキサ回路を示している。本発明のパルス発生回路は、制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路である。
また、本発明で使用しているバラン回路2は、センタータップ付バラン回路であって、パルス信号処理回路1からの短パルス信号を入力して任意のDCレベルの差動信号を生成するもので、短パルス信号が入力される1次側コイルと、1次側コイルに隣接され、差動信号を出力する2次側コイルと、DCレベルを設定するセンタータップとを備えており、LC同調を用いて高周波の抑制を行う可変容量回路をさらに備えている。また、1次側コイルに対する2次側コイルのインピーダンス比が2以上であることが望ましい。このバラン(Balun)回路は、同軸ケーブルと2線フィーダーなど、平衡と不平衡の状態にある電気信号を変換するための回路である。Balunとは、平衡(balance)と不平衡(unbalance)の頭文字を合成した用語で、一般的には、平衡−不平衡変換器と呼ばれている。
以下、図面を参照して本発明の各実施例について説明する。
つまり、微分器11は、第1の入力信号101aを微分してパルスの立ち上がりを捉えるものである。また、減衰器14は、微分器11からの信号102の振幅に利得調整信号112によって減衰量ATTを掛け合わせて調整するものである。
また、位相シフト回路13は、抵抗素子と容量素子を含む積分器の構成である。また、位相シフト回路13は、抵抗素子と容量素子を含むオールパスフィルタの構成である。また、加減算器15は、方向性結合器又はハイブリッドリングの構成である。また、微分器11と積分器12と位相シフト回路13と減衰器14の少なくとも1つは受動素子からなる。
また、図5(c)に示した積分器12からの信号103は、t=0で振幅が0、t=t2で+Aに漸近する。また、図5(d)に示した位相シフト回路13からの信号104は、t=t1における振幅は−Aである。また、図5(e)に示した減算器14からの信号105は、微分器11からの信号102に利得調整信号112の情報に従った減衰量ATTを掛け合わせた出力信号である。この減衰量ATT≦1である。
すなわち、tが大きくなっていくにつれて積分器の出力の特徴である上に凸の波形が観測されるようになる。この種の波形は矩形波で見られる直線+90°角の組み合わせよりも正弦波に近く、したがって、高周波成分も少ない。
また、図5(g)に示したセンタータップ付バラン回路16からの信号107a,107bは、ダブルバランスドミキサ回路17を駆動するため、シングルから差動変換しつつ適切な動作点を設定するためにセンタータップ付バラン回路16を通過して得られる出力である。DCの動作点はセンタータップに加えられ、基準信号レベルで決定される。
図6は、図4に示した微分器の具体的な回路構成図である。図中符号Vi(t)は入力電圧、i(t)は入力電流、Vc(t)はコンデンサ端子電圧、VR(t)は抵抗端子電圧、q(t)はコンデンサの電荷を示している。
図7(a),(b)は、図6に示した微分器のステップ応答を示す図で、図7(a)は微分器のステップ入力信号、図7(b)はそのステップ入力信号に対応する応答信号を示している。この図7(a),(b)によると、ステップ応答は、入力の微係数に比例して立ち上がり、時定数R1C1を持ったエクスポネンシャル関数にしたがって減衰して0に漸近することがわかる。
図9(a),(b)は、図8に示した積分器のステップ応答を示す図で、図9(a)はステップ入力、図9(b)はステップ応答を示している。積分器の過渡状態における時定数は、微分器の時定数と同じく、RとCとの積で表わすことが確認できた。
H(s)=V2/V1=1/(1+SC2R2)
で表される。
図12(a),(b)は、図4に示した位相シフト回路の他の例を示す具体的な回路構成図で、図12(a)は位相変動量調整信号がない状態の回路構成図で、図12(b)は位相変動量調整信号がある場合の回路構成図を示している。この位相シフト回路は、抵抗素子と容量素子を含むオールパスフィルタの構成である。
この例では位相変動量調整信号110によって、Cに直列なScのオン/オフを切り替えることで位相変動量を可変としている。この回路でも、図12(b)のようにRを切り替えたり、Cを可変容量制御回路(バラクタ)に変更するなどしても同様の効果を奏する。
オールパスフィルタとは、図13(a),(b)に示すように、利得−周波数特性がフラットで位相のみの変化するものの総称である。図12(a),(b)に示した位相シフト回路にとどまらず多数の回路が存在する。
位相シフト量θは、θ=−2tan-1(ω/2πα0)で表される。
ω=0の時に、θ=0
ω=2πα0の時に、θ=−90°
ω=∞の時に、θ=−180°
となる。
また、伝達関数は、
H(s)=(S−α0)/(S+α0) α0=1/R0C0
θ=−2tan-1(ω/2πα0)
で表される。
この減衰器14の減衰量を遅延パルスの立ち上がりタイミングでの加減算器の入力の振幅が同じとなるように調整することで立ち下がりの鋭いパルスが得られる。このことは図5(f)に示されている。
この場合の伝達関数は、
H(s)=V2/V1=1(Sa;閉時)=(Rc+Rb)/(Ra+Rb+Rc)(Sb;閉時)
で表される。
このコモンモード抽出回路の伝達関数は、Vcom=(V1+V2)/2で表わされる。この伝達関数と利得が加算回路の半分になってしまうという欠点を有するものの、広帯域である点や小型化が可能である点、高精度が得られるという多くの利点を有している。
図20(a),(b)は、加減算器として用いられるラットレースハイブリッドリングの構成図で、加減算器のポートCが入力の時の各ポートの状態を示す図で、図20(a)はポートCとAとが絶縁されている図で、図20(b)はポートBとDにはポートC入力の−3dBされた信号が出力されている図である。
ポートAを入力1、ポートCを入力2、ポートBを加算ポート、ポートDを減算ポートとして実現したものを加減算器として示している。ポートA,Cから同距離のポートBを位相の基準とすると、ポートCからの信号はポートBとDとで同位相となり、ポートAからの信号はポートBとDとで逆位相となっていることから、ポートBは加算、ポートDは減算であることがわかる。
Vt=kT/q (kはボルツマン定数、Tは温度、qは電子の電荷)
がほぼ26mV(300K時)である。特に、図25(b)においては、バイポーラトランジスタ(BJT)を流れる電流をオン/オフさせるためには、4×Vt≒100mVが必要であることがわかった。
本実施例2のパルス生成回路においては、図3に示した実施例1における微分器11及び積分器12にそれぞれ位相可変機能を持たせて微分器形可変位相回路(可変位相微分器)21及び積分器形可変位相回路(可変位相積分器)22とするとともに、微分器形可変位相回路21の出力202に減衰器24による利得調整機能をもたせ、さらに位相シフト回路23を用いて、3入力加減算器25に、微分器形可変位相回路21の出力205と積分器形可変位相回路22の出力203と位相シフト回路23の出力204とを入力させるように構成したものである。
このように、実施例2におけるパルス生成回路は、上述した実施例1よりも更に高周波成分の抑制を達成するためのもので、微分器と積分器の位相を変化させる機能を付加したものである。これにより、自由度の増加で短パルス波形の非エッジ(中間部分)の波形を正弦波に近付け、高周波を減少させることができる。
また、図27(f)に示した3入力加減算器25からの信号206は、減衰器24からの信号205と積分器型可変位相回路22からの信号203と位相シフト回路23からの信号204とを加算して短パルス信号で、t=0の近傍では微分器型可変位相回路21の信号202が支配的である。0<t<t1の範囲では支配要因が微分器から積分器へと遷移する。
また、図27(h)に示した差動クロック信号209a,209bは、ダブルバランスドミキサ回路27への差動入力信号である。また、図27(i)に示したダブルバランスドミキサ回路27からの信号208a,208bは、センタータップ付バラン回路26からの信号207a,207bの包絡線(短パルス波形)の中で、差動クロック信号209a,209bが動作する。所望の出力が得られている。
図28は、図26に示した微分器形可変位相回路の具体的な回路構成図である。この微分器形可変位相回路(可変位相微分器)の時定数を位相変化量制御信号Cnt1Aにしたがって、直列容量の値を切り替えることで位相変化量を変化させている。例えば、S1Aがオンし、微分器の容量がC1+C1Aになった時に、微分器の減衰は容量がC1のみの時よりなだらかになる。ここでは“位相”を基準に時刻から一定時間経過した点にあける振幅及び振幅の集合体とする。これにより、時定数の大きい系は、位相が遅れることが理解できる。
図29は、図26に示した積分器型可変位相回路の具体的な回路構成図である。この積分器型可変位相回路(可変位相積分器)の時定数を位相変化量制御信号Cnt2Aにしたがって並列容量の値を切り替えることで位相変化量を変化させている。Cを切り替える代わりにRを切り替えることでも等価な回路状態の変化が得られる。表3に可変位相積分器の動作真理値及び並列容量を示している。
減衰器24の減衰量を遅延パルスの立ち上がりタイミングでの加減算器の入力の振幅が同じとなるように調整することで立ち下がりの鋭いパルスが得られる。このことは図27(f)に示されている。
つまり、図30に示したパルス生成回路は、パルス信号処理回路30とセンタータップ付バラン回路34とダブルバランスドミキサ回路35とで構成され、パルス信号処理回路30は、微分器形可変位相回路31と積分器形可変位相回路32と加減算器33とで構成されている。
本実施例3のパルス生成回路は、上述した実施例1及び2と同様に、制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路である。微分器形可変位相回路31は、第1の位相変化量制御信号308によって位相可変され、第1の入力信号301aを微分してパルスの立ち上がりを捉えるものである。また、積分器形可変位相回路32は、第2の位相変化量制御信号309によって位相可変され、第1の入力信号301bを積分して高周波成分を抑制するものである。
また、ダブルバランスドミキサ回路35は、センタータップ付バラン回路34から生成された差動信号にキャリアを重畳して差動パルス信号を生成するもので、ハイインピーダンス入力である。
また、図31(e)に示したセンタータップ付バラン回路34からの信号305a,305bは、ダブルバランスドミキサ回路35を駆動するため、シングルから差動変換しつつ適切な動作点を設定するためにセンタータップ付バラン回路34を通過して得られる出力である。入力部に配置されたLC同調器の影響で積分器の出力の低周波成分は除去される。トランスがDC成分を除去する効果を有するためHPFを必要としない。このトランスのDCカットとセンタータップによって出力信号のDCレベルを、次段のダブルバランスドミキサ回路が動作しやすい点に設定する。LC同調回路の周波数は、同調周波数制御信号によって制御され、DCレベルは基準信号レベルによって定められる。
以下に、本発明に係るパルス生成回路の各種のパルス信号処理回路について説明する。
本実施例4におけるパルス信号処理回路40は、位相シフト回路41と減衰器42と第1の微分器43aと第2の微分器43bと加減算器44とから構成されている。
また、第2の微分器43bの出力信号405は、加減算器44に入力される。第1の微分器43aと第2の微分器43bとは同一の構造を有しているので、減衰器42と第2の微分器43bとの順番を入れ替えても動作に影響を与えない。また、第1の微分器43aからの信号404及びは第2の微分器43bからの信号405の傾きは、容量素子C1と抵抗素子R1からなる微分器の時定数τが等しい時に、τ=R1C1によって決まる。
本発明に係るパルス生成回路の各部のノード電圧について以下に説明すると、入力信号501の振幅はAである。位相シフト回路51からの信号502は、位相シフト回路51の位相変動によりより短いパルスを生成することができ、入力信号501が位相シフト回路51を通過することでt1だけ遅延したことを示している。この信号502が減衰器52の入力信号になる。
また、減衰器52からの信号503は、第2の可変位相微分器53bの入力がA×ATTとなるように調整される。
また、第1の可変位相微分器53aの信号504と第2の可変位相微分器53bの信号505との加減算を終えた出力信号506は、第1の可変位相微分器53aの時定数が、第2の可変位相微分器53bの時定数よりも大きいため、t>t1の領域で+の低周波信号が存在している。他方、パルスの形は矩形に近づいており、目的通りの動作をしていることがわかる。
本実施例6におけるパルス信号処理回路60は、微分器61と積分器62と第1のハイパスフィルタ(HPF)63と加減算器64とから構成されている。
また、微分器61は、RC微分器又はLC微分器であってもよい。また、積分器62は、抵抗素子と容量素子を含む積分器の構成である。また、第1のハイパスフィルタ63は、プログラマブル積分器であってもよく、抵抗素子と容量素子を含む構成である。
つまり、パルス信号処理回路60は、第1の入力信号601を微分してパルスの立ち上がりを捉える微分器61と、微分器61に入力される第1の入力信号601と逆位相の第2の入力信号602を積分する積分器62と、積分器62からの信号を基準信号レベル608によって帯域制限するハイパスフィルタ63と、微分器61からの信号603とハイパスフィルタ63からの信号605とを加減算して短パルス信号607を出力する加減算器64とを備えている。
微分器形可変位相回路71は、位相変化量制御信号709によって位相可変され、第1の入力信号701を微分してパルスの立ち上がりを捉えるものである。また、積分器形可変位相回路72は、位相変化量制御信号709によって位相可変され、微分器形可変位相回路71に入力される第1の入力信号701と逆位相の第2の入力信号702を積分するものである。また、減衰器73は、積分器形可変位相回路72からの信号704の振幅を利得調整信号710によって調整するもので、複数の抵抗素子と複数のスイッチを含む抵抗タップの構成である。
また、微分器形可変位相回路71からの信号703の最大値は+Aで、その時定数で0に漸近する。また、t=t1での振幅はA/2とする。また、積分器形可変位相回路72からの信号704は、t=0で0、その時定数で−Aに漸近する。微分器形可変位相回路71の振幅がA/2の時刻と積分器形可変位相回路72の振幅が最大になる時刻とが同じになるように積分器形可変位相回路72の位相を位相変化量制御信号709で調整する。つまり、t=t1において信号704の振幅がおおよそ−Aとなるように位相変化量制御信号709を用いて積分器形可変位相回路72の時定数を調整する。
2 バラン回路
3 ミキサ回路
11,61 微分器
12,62 積分器
13,23,41,51 位相シフト回路
14,24,42,52,73 減衰器
15,25 3入力加減算器
15a,15b 2入力加減算器
16,26,34 センタータップ付バラン回路
17,27,35 ダブルバランスドミキサ回路
20,30,40,50,60,70 パルス信号処理回路
21,31,71 微分器型可変位相回路(可変位相微分器)
22,32,72 積分器型可変位相回路(可変位相積分器)
33,44,54,64 加減算器
43a 第1の微分器
43b 第2の微分器
53a 第1の可変位相微分器
53b 第2の可変位相微分器
63 第1のハイパスフィルタ(HPF)
74 プログラマブルハイパスフィルタ(HPF)
75 コモンモ−ド抽出回路
101 発振回路
102 制御信号発生回路
103 間欠逓倍回路
104 フィルタ
105 出力端子
201〜204 信号波形
Claims (20)
- パルス生成回路において、
入力信号を微分してパルスの立ち上がりを捉える少なくとも1つの微分器と、少なくとも前記微分器からの信号を加減算してパルス信号を出力する加減算器とを備えたパルス信号処理回路と、
該パルス信号処理回路からのパルス信号を入力して任意のDCレベルの差動信号を生成するバラン回路と、
該バラン回路から生成された前記差動信号にキャリアを重畳して差動パルス信号を生成するダブルバランスドミキサ回路と
を備えていることを特徴とするパルス生成回路。 - 前記バラン回路が、
前記パルス信号が入力される1次側コイルと、
前記1次側コイルに隣接され、前記差動信号を出力する2次側コイルと、
前記DCレベルを設定するセンタータップと
を備えていることを特徴とする請求項1に記載のパルス生成回路。 - 前記バラン回路が、LC同調を用いて高周波の抑制を行う可変容量回路をさらに備えていることを特徴とする請求項1又は2に記載のパルス生成回路。
- 前記1次側コイルに対する前記2次側コイルのインピーダンス比が2以上であることを特徴とする請求項2又は3に記載のパルス生成回路。
- 前記パルス信号処理回路が、
第1の入力信号を微分する微分器と、該微分器からの信号の振幅を調整する減衰器と、前記第1の入力信号を積分する積分器と、前記第1の入力信号と逆位相の第2の入力信号の位相の変動量を調整する位相シフト回路と、前記減衰器からの信号と前記積分器からの信号と前記位相シフト回路からの信号とを加算して前記パルス信号を出力する加減算器とを備えている特徴とする請求項1乃至4のいずれかに記載のパルス生成回路。 - 前記微分器が、可変位相微分器であることを特徴とする請求項5に記載のパルス生成回路。
- 前記積分器が、可変位相積分器であることを特徴とする請求項5又は6に記載のパルス生成回路。
- 前記加減算器が、方向性結合器又はハイブリッドリングの構成であることを特徴とする請求項1乃至7のいずれかに記載のパルス生成回路。
- 前記微分器と前記積分器と前記位相シフト回路と前記減衰器の少なくとも1つは受動素子からなることを特徴とする請求項1乃至8のいずれかに記載のパルス生成回路。
- 前記パルス信号処理回路が、
第1の入力信号を微分する微分器と、前記第1の入力信号と逆位相の第2の入力信号を積分する積分器と、前記微分器からの信号と前記積分器からの信号とを加算して前記パルス信号を出力する加減算器とを備えていることを特徴とする請求項1乃至4のいずれかに記載のパルス生成回路。 - 前記微分器が、可変位相微分器であることを特徴とする請求項10に記載のパルス生成回路。
- 前記積分器が、可変位相積分器であることを特徴とする請求項10又は11に記載のパルス生成回路。
- 前記加減算器が、方向性結合器又はハイブリッドリングの構成であることを特徴とする請求項10,11又は12に記載のパルス生成回路。
- 前記微分器と前記積分器の少なくとも1つは受動素子からなることを特徴とする請求項11乃至13のいずれかに記載のパルス生成回路。
- 前記パルス信号処理回路が、
入力信号を直接的に微分してパルスの立ち上がりを捉える第1の微分器と、前記入力信号の位相の変動量を位相変動量調整信号によって調整してパルス幅を決定する位相シフト回路と、前記位相シフト回路からの信号の振幅を利得調整信号によって調整する減衰器と、該減衰器からの信号を微分して前記パルスの立ち下がりを捉える第2の微分器と、前記第1の微分器からの信号と前記第2の微分器からの信号とを加減算してパルス信号を出力する加減算器とを備えていることを特徴とする請求項1乃至4のいずれかに記載のパルス生成回路。 - 前記第1及び第2の微分器は、可変位相微分器であることを特徴とする請求項15に記載のパルス生成回路。
- 前記パルス信号処理回路が、
第1の入力信号を微分してパルスの立ち上がりを捉える微分器と、該微分器に入力される前記第1の入力信号と逆位相の第2の入力信号を積分する積分器と、該積分器からの信号を基準信号レベルによって帯域制限するハイパスフィルタと、前記微分器からの信号と前記ハイパスフィルタからの信号とを加減算してパルス信号を出力する加減算器とを備えていることを特徴とする請求項1乃至4のいずれかに記載のパルス生成回路。 - 前記微分器が可変位相微分器で、前記積分器が可変位相積分器で、前記ハイパスフィルタがプログラマブル積分器であることを特徴とする請求項17に記載のパルス生成回路。
- 前記加減算器は、コモンモード抽出回路の構成であることを特徴とする請求項17又は18に記載のパルス生成回路。
- 前記コモンモード抽出回路は、第1及び第2のソース接地増幅器を含む構成であることを特徴とする請求項19に記載のパルス生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012056323A JP5935978B2 (ja) | 2012-03-13 | 2012-03-13 | パルス生成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012056323A JP5935978B2 (ja) | 2012-03-13 | 2012-03-13 | パルス生成回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013192006A JP2013192006A (ja) | 2013-09-26 |
JP5935978B2 true JP5935978B2 (ja) | 2016-06-15 |
Family
ID=49391863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012056323A Active JP5935978B2 (ja) | 2012-03-13 | 2012-03-13 | パルス生成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5935978B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI680598B (zh) | 2015-05-22 | 2019-12-21 | 國立研究開發法人科學技術振興機構 | 脈衝產生裝置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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2012
- 2012-03-13 JP JP2012056323A patent/JP5935978B2/ja active Active
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Publication number | Publication date |
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JP2013192006A (ja) | 2013-09-26 |
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|
A131 | Notification of reasons for refusal |
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|
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|
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