JP5935293B2 - 撮像装置および撮像表示システム - Google Patents

Description

本開示は、光電変換素子を有する撮像装置、およびそのような撮像装置を備えた撮像表示システムに関する。

従来、各画素（撮像画素）に光電変換素子を内蔵する撮像装置として、種々のものが提案されている。例えば特許文献１には、そのような光電変換素子を有する撮像装置の一例として、いわゆる光学式のタッチパネルや、放射線撮像装置などが挙げられている。

特開２０１１−１３５５６１号公報

ところで、上記したような撮像装置では、複数の画素を駆動（撮像駆動）することによって撮像画像が得られる。このようにして得られた撮像画像について、従来より高画質化のための様々な手法が提案されているが、更なる高画質化を実現可能な撮像装置の提案が望まれる。

本開示はかかる問題点に鑑みてなされたもので、その目的は、撮像画像の高画質化を実現することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。

本開示の撮像装置は、各々が光電変換素子を含む複数の画素を有する撮像部と、光電変換素子により得られた電荷を画素から信号として読み出す読み出し動作と、画素内の電荷をリセットするための予備リセット動作および本リセット動作とがこの順序で行われるように各画素を駆動する駆動部と、読み出し動作により得られた撮像信号に基づいて出力信号を生成する信号処理部とを備えたものである。この駆動部は、予備リセット動作時と本リセット動作時とで、互いに異なる電圧を光電変換素子に印加すると共に、予備リセット動作時に、光電変換素子の両端間に順バイアス電圧を印加する。上記信号処理部は、順バイアス電圧を用いた予備リセット動作後の次の読み出し動作により得られた撮像信号に対して、各画素に共通の均一強度信号を差し引く減算処理を行うことにより、出力信号を生成する。

本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。

本開示の撮像装置および撮像表示システムでは、上記読み出し動作、上記予備リセット動作および上記本リセット動作がそれぞれ、この順序で行われるように各画素が駆動される。このとき、予備リセット動作時と本リセット動作時とで、互いに異なる電圧が光電変換素子に印加される。これにより、読み出し動作後における画素内の残留電荷（信号電荷の残存量）が低減する。

本開示の撮像装置および撮像表示システムによれば、上記読み出し動作、上記予備リセット動作および上記本リセット動作がそれぞれこの順序で行われるように各画素を駆動すると共に、予備リセット動作時と本リセット動作時とで互いに異なる電圧を光電変換素子に印加するようにしたので、読み出し動作後における画素内の残留電荷を低減することができる。よって、そのような残留電荷に起因した残像を抑えることができ、撮像画像の高画質化を実現することが可能となる。

本開示の一実施の形態に係る撮像装置の全体構成例を表すブロック図である。 図１に示した撮像部の概略構成例を表す模式図である。 図１に示した画素等の詳細構成例を表す回路図である。 図１に示した列選択部の詳細構成例を表すブロック図である。 露光期間および読み出し期間における動作状態の一例を表す回路図である。 残留電荷発生のメカニズムを説明するための模式図である。 撮像信号および残留電荷信号における露光強度と電荷量との関係の一例を模式的に表す特性図である。 実施の形態に係る予備リセット動作および本リセット動作等の一例を表すタイミング波形図である。 予備リセット期間および本リセット期間における動作状態の一例を表す回路図である。 図８に示した予備リセット動作の際の作用について説明するための模式図である。 実施の形態に係る予備リセット動作および本リセット動作等の他の例を表すタイミング波形図である。 図１１に示した予備リセット動作の際の作用について説明するための模式図である。 実施の形態に係る線順次撮像動作の一例を表すタイミング図である。 変形例１に係る列選択部の構成例を表す回路図である。 変形例１に係るリセット用電圧の供給部の構成例を表す回路図である。 変形例１に係るリセット用電圧の供給部の他の構成例を表す回路図である。 変形例２に係る画素等の構成を表す回路図である。 変形例３に係る画素等の構成を表す回路図である。 変形例４に係る画素等の構成を表す回路図である。 変形例５に係る画素等の構成を表す回路図である。 変形例６に係る撮像駆動の一例を表すタイミング図である。 変形例６に係る撮像駆動の他の例を表すタイミング図である。 変形例７に係る列選択部の概略構成を表す回路図である。 変形例８，９に係る撮像部の概略構成を表す模式図である。 適用例に係る撮像表示システムの概略構成を表す模式図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態（読み出し用のアンプを用いてリセット用電圧を供給する例）
２．変形例
変形例１（切換用のスイッチおよび信号線を介してリセット用電圧を供給する例）
変形例２（光電変換素子の読み出しとは反対側にリセット用電圧を供給する例）
変形例３（パッシブ型の画素回路の他の構成例）
変形例４，５（アクティブ型の画素回路の例）
変形例６（撮像駆動の他の例）
変形例７（列選択部の他の構成例）
変形例８，９（放射線に基づいて撮像を行う撮像部の例）
３．適用例（撮像表示システムへの適用例）
４．その他の変形例

＜実施の形態＞
［撮像装置１の全体構成］
図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の全体のブロック構成を表すものである。撮像装置１は、撮像光に基づいて被写体の情報を読み取る（被写体を撮像する）ものである。この撮像装置１は、撮像部１１、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５、システム制御部１６、フレームメモリ１８および信号処理部１９を備えている。これらのうち、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６が、本開示における「駆動部」の一具体例に対応する。

（撮像部１１）
撮像部１１は、入射した撮像光に応じて電気信号を発生させるもの（撮像領域）である。この撮像部１１では、入射した撮像光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部（後述する光電変換素子２１）を有する画素（撮像画素，単位画素）２０が、行列状（マトリクス状）に２次元配置されている。なお、図１中に示したように、以下、撮像部１１内における水平方向（行方向）を「Ｈ」方向とし、垂直方向（列方向）を「Ｖ」方向として説明する。

図２は、この撮像部１１の概略構成例を表したものである。撮像部１１には、上記した複数の画素２０が配置された光電変換層１１１が設けられている。この光電変換層１１１では、図中に示したように、入射した撮像光Ｌinに基づく光電変換（撮像光Ｌinから信号電荷への変換）がなされるようになっている。

図３は、画素２０の回路構成例（いわゆるパッシブ型の回路構成例）を、Ａ／Ｄ変換部１４内の後述する列選択部１７の回路構成例とともに表したものである。このパッシブ型の画素２０には、１つの光電変換素子２１と、１つのトランジスタ２２とが設けられている。この画素２０にはまた、Ｈ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

光電変換素子２１は、例えばＰＩＮ（Positive Intrinsic Negative）型のフォトダイオードからなり、前述したように、入射光（撮像光Ｌin）の光量に応じた電荷量の信号電荷を発生させるようになっている。光電変換素子２１のカソードは蓄積ノードＮに接続されて、アノードはここではグランド（接地）に接続されている。なお、以下では、この光電変換素子２１のアノード・カソード間（両端間）の電位差（電圧）を、「両端間電圧Ｖpd」と称する。具体的には、信号の読み出し側（蓄積ノードＮ側）とは反対側（ここではアノード側）を基準とした、信号の読み出し側（ここではカソード側）の電位のことである。

トランジスタ２２は、読み出し制御線Ｌreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子２１により得られた信号電荷（入力電圧Ｖin）を信号線Ｌsigへ出力するトランジスタ（読み出し用トランジスタ）である。このトランジスタ２２は、ここではＮチャネル型（Ｎ型）の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）により構成されている。ただし、トランジスタ２２がＰチャネル型（Ｐ型）のＦＥＴ等により構成されていてもよい。このトランジスタ２２はまた、例えば、微結晶シリコン（Ｓｉ）または多結晶シリコン（ポリシリコン）等のシリコン系半導体を用いて構成されている。あるいは、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）または酸化亜鉛（ＺｎＯ）等の酸化物半導体を用いて構成してもよい。微結晶シリコン、多結晶シリコンおよび酸化物半導体は、非晶質シリコン（アモルファスシリコン）と比べて移動度μが高いため、例えばトランジスタ２２による信号電荷の高速読み出しが可能となる。

この画素２０では、トランジスタ２２のゲートが読み出し制御線Ｌreadに接続され、ソースが信号線Ｌsigに接続され、ドレインが、光電変換素子２１のカソード（蓄積ノードＮ）に接続されている。

（行走査部１３）
図１に示した行走査部１３は、例えば図示しないシフトレジスタ回路やアドレスデコーダ、論理回路等を含んで構成されており、撮像部１１内の複数の画素２０に対して行単位（水平ライン単位）での駆動（線順次走査）を行う画素駆動部（行走査回路）である。具体的には、後述する線順次読み出し駆動や線順次リセット駆動等の線順次撮像駆動の際に、そのような線順次走査を行う。なお、この線順次走査は、読み出し制御線Ｌreadを介して前述した行走査信号を各画素２０へ供給することによって行われるようになっている。

（Ａ／Ｄ変換部１４）
Ａ／Ｄ変換部１４は、図１に示したように、複数（ここでは４つ）の信号線Ｌsigごとに１つ設けられた複数の列選択部１７を有しており、信号線Ｌsigを介して入力した信号電圧（信号電荷）に基づいてＡ／Ｄ変換（アナログ／デジタル変換）を行うものである。これにより、デジタル信号からなる出力データ（撮像信号Ｄ１）が生成され、後述するフレームメモリ１８および信号処理部１９へ出力されるようになっている。

各列選択部１７は、例えば図３および図４に示したように、チャージアンプ１７２（アンプ）、容量素子（コンデンサ，フィードバック容量素子）Ｃ１、スイッチＳＷ１、サンプルホールド（Ｓ／Ｈ）回路１７３、４つのスイッチＳＷ２を含むマルチプレクサ回路（選択回路）１７４、およびＡ／Ｄコンバータ１７５を有している。これらのうち、チャージアンプ１７２、容量素子Ｃ１、スイッチＳＷ１、Ｓ／Ｈ回路１７３およびスイッチＳＷ２はそれぞれ、図４に示したように、信号線Ｌsigごとに１つずつ設けられている。一方、マルチプレクサ回路１７４およびＡ／Ｄコンバータ１７５は、列選択部１７全体として１つ設けられている。

チャージアンプ１７２は、信号線Ｌsigから読み出された信号電荷を電圧に変換（Ｑ−Ｖ変換）するためのアンプ（増幅器）である。このチャージアンプ１７２では、負側（−側）の入力端子に信号線Ｌsigの一端が接続され、正側（＋側）の入力端子には所定のリセット用電圧Ｖrstが入力されるようになっている。また、チャージアンプ１７２の出力端子と負側の入力端子との間は、容量素子Ｃ１とスイッチＳＷ１との並列接続回路を介して帰還接続（フィードバック接続）されている。すなわち、容量素子Ｃ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。同様に、スイッチＳＷ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。なお、このスイッチＳＷ１のオン・オフ状態は、システム制御部１６からアンプリセット制御線Ｌcarstを介して供給される制御信号（アンプリセット制御信号）によって制御されるようになっている。また、詳細は後述するが、上記したリセット用電圧Ｖrstの値も、システム制御部１６によって制御されるようになっている。このようにして、チャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１によって、上記したＱ−Ｖ変換を行うチャージアンプ回路が形成されている。

Ｓ／Ｈ回路１７３は、チャージアンプ１７２とマルチプレクサ回路１７４（スイッチＳＷ２）との間に配置されており、チャージアンプ１７２からの出力電圧Ｖcaを一時的に保持するための回路である。

マルチプレクサ回路１７４は、列走査部１５による走査駆動に従って４つのスイッチＳＷ２のうちの１つが順次オン状態となることにより、各Ｓ／Ｈ回路１７３とＡ／Ｄコンバータ１７５との間を選択的に接続または遮断する回路である。

Ａ／Ｄコンバータ１７５は、スイッチＳＷ２を介して入力されたＳ／Ｈ回路１７３からの出力電圧に対してＡ／Ｄ変換を行うことにより、上記した出力データ（撮像信号Ｄ１）を生成して出力する回路である。

（列走査部１５・システム制御部１６）
列走査部１５は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部１７内の各スイッチＳＷ２を走査しつつ順番に駆動するものである。このような列走査部１５による選択走査によって、信号線Ｌsigの各々を介して読み出された各画素２０の信号（撮像信号Ｄ１）が、フレームメモリ１８および信号処理部１９へ順番に出力されるようになっている。

システム制御部１６は、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の動作を制御するものである。具体的には、このシステム制御部１６は、前述した各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の駆動制御を行う。このようにして、システム制御部１６の制御に基づいて、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５がそれぞれ撮像部１１内の複数の画素２０に対する撮像駆動（線順次撮像駆動）を行うことにより、撮像部１１から出力データ（撮像信号Ｄ１）が取得されるようになっている。

（フレームメモリ１８・信号処理部１９）
フレームメモリ１８は、Ａ／Ｄ変換部１４からの出力データ（撮像信号Ｄ１）を一時的に保持しておくための記憶部であり、例えばＳＲＡＭ（Static Random Access Memory）等の種々のメモリを用いて構成されている。

信号処理部１９は、Ａ／Ｄ変換部１４から出力されてフレームメモリ１８に一時的に保持されているデータ（撮像信号Ｄ１）に基づいて所定の信号処理を行うことにより、出力データＤout（出力信号）を生成するものである。なお、この信号処理部１９における信号処理の詳細については、後述する。

［撮像装置１の作用・効果］
（１．基本動作）
この撮像装置１では、図２に示したように、後述する露光期間Ｔexにおいて撮像光Ｌinが撮像部１１へ入射すると、光電変換層１１１（図３に示した各画素２０内の光電変換素子２１）では、この撮像光Ｌinが信号電荷に変換（光電変換）される。この光電変換によって発生した信号電荷により、蓄積ノードＮでは蓄積ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をＣｓ、発生した信号電荷をｑとすると、蓄積ノードＮでは（ｑ／Ｃｓ）の分だけ電圧が低下する。このような電圧変化に応じて、トランジスタ２２のドレインには入力電圧Ｖin（信号電荷に対応した電圧）が印加される。このトランジスタ２２へ供給される入力電圧Ｖinは、読み出し制御線Ｌreadから供給される行走査信号に応じてトランジスタ２２がオン状態になると、その電荷が画素２０から信号線Ｌsigへ読み出される（読み出し期間Ｔread）。

このようにして読み出された信号電荷は、信号線Ｌsigを介して複数（ここでは４つ）の画素列ごとに、Ａ／Ｄ変換部１４内の列選択部１７へ入力される。列選択部１７では、まず、各信号線Ｌsigから入力される信号電荷ごとに、チャージアンプ１７２等からなるチャージアンプ回路においてＱ−Ｖ変換（信号電荷から信号電圧への変換）を行う。次いで、変換された信号電圧（チャージアンプ回路１７２からの出力電圧Ｖca）ごとに、Ｓ／Ｈ回路１７３およびマルチプレクサ回路１７４を介してＡ／Ｄコンバータ１７５においてＡ／Ｄ変換を行い、デジタル信号からなる出力データ（撮像信号Ｄ１）を生成する。このようにして、各列選択部１７から撮像信号Ｄ１が順番に出力され、フレームメモリ１８および信号処理部１９へ供給される。そして、信号処理部１９では、この撮像信号Ｄ１を用いて所定の信号処理を行うことによって最終的な出力データＤoutを生成し、外部へ出力する。

（２．露光期間Ｔex・読み出し期間Ｔreadにおける動作）
ここで、図５（Ａ），（Ｂ）を参照して、上記した露光期間Ｔexおよび読み出し期間Ｔreadにおける画素２０および列選択部１７内のチャージアンプ回路の動作について、詳細に説明する。なお、以下では説明の便宜上、トランジスタ２２のオン・オフ状態を、スイッチを用いて図示している。

まず、図５（Ａ）に示したように、画素２０内の光電変換素子２１へ撮像光Ｌinが入射する露光期間Ｔexでは、蓄積ノードＮに蓄積された信号電荷が露光期間Ｔex中には信号線Ｌsig側へ出力されない（読み出されない）よう、トランジスタ２２はオフ状態となっている。なお、このときチャージアンプ回路では、所定のアンプリセット動作（チャージアンプ回路のリセット動作）がなされた後の状態であるため、スイッチＳＷ１がオン状態となっており、結果としてボルテージフォロワ回路が形成されている。また、この露光期間Ｔexでは、図５（Ａ）中に示したように、リセット用電圧Ｖrst＝０Ｖ（接地電位）となっている。ただし、このときのリセット電圧Ｖrstは０Ｖには限られず、他の電位となっていてもよく、以下同様である。

一方、読み出し期間Ｔreadでは、図５（Ｂ）に示したように、トランジスタ２２がオン状態となることにより、画素２０内の蓄積ノードＮから信号線Ｌsig側へ信号電荷が読み出される（図中の矢印Ｐ１１参照）。このようにして読み出された信号電荷は、チャージアンプ回路へ入力される。ここで、この読み出し期間Ｔreadでは、チャージアンプ回路におけるスイッチＳＷ１がオフ状態となっており、チャージアンプ回路が読み出し動作状態となっている。したがって、このチャージアンプ回路へ入力された信号電荷は容量素子Ｃ１に蓄積され、その蓄積電荷に応じた信号電圧（出力電圧Ｖca）がチャージアンプ１７２から出力される。このようにしてチャージアンプ回路において、信号電荷から信号電圧への変換（Ｑ−Ｖ変換）がなされる。なお、このようにして容量素子Ｃ１に蓄積された電荷は、上記したアンプリセット動作の際にスイッチＳＷ１がオン状態となることにより、リセットされる（アンプリセット動作がなされる）。

このような読み出し期間Ｔreadでも、図５（Ｂ）中に示したように、リセット用電圧Ｖrst＝０Ｖに設定されている。また、図５（Ｂ）中の矢印Ｐ１２で示したように、チャージアンプ回路（チャージアンプ１７２）における仮想短絡（イマジナリー・ショート）現象によって、チャージアンプ１７２における負側の入力端子側（信号線Ｌsig側）の電圧が、正側の入力端子に印加されているリセット用電圧Ｖrstに略等しくなっている。これらのことから、トランジスタ２２を介して、画素２０内の蓄積ノードＮもこのリセット用電圧Ｖrst（＝０Ｖ）となる。その結果、図５（Ｂ）中に示したように、この読み出し期間Ｔreadでは、光電変換素子２１の両端間電圧Ｖpd＝０Ｖとなっている。なお、このときも、リセット電圧Ｖrstおよび光電変換素子２１の両端間電圧Ｖpdはそれぞれ０Ｖには限られず、他の電位となっていてもよく、以下同様である。

（３．読み出し動作後における画素２０内での信号電荷の残存について）
ところで、このような読み出し動作後においても、画素２０内（蓄積ノードＮ）に蓄積された信号電荷の一部が残存してしまう場合がある。このように信号電荷の一部が画素２０内に残ってしまうと、次の読み出し動作時（次のフレーム期間での撮像時）においてその残留電荷に起因した残像が発生し、撮像画質が低下してしまう（残留電荷に相当する信号が加算されてしまう）という問題がある。以下、このような信号電荷の残存（残留電荷）の発生メカニズムについて説明する。つまり、以下説明するＤｅｃａｙ電流が光電変換素子２１から生ずることによって残留電荷が発生することについて説明する。

図６（Ａ），（Ｂ）はそれぞれ、光電変換素子２１がＰＩＮ型のフォトダイオード（薄膜フォトダイオード）である場合における、エネルギーバンド構造（各層の位置とエネルギー準位との関係）を模式的に表したものである。具体的には、ここでは光電変換素子２１は、アノード側（接地側）に配置されたｐ型半導体層２１Ｐと、カソード側（蓄積ノードＮ側）に配置されたｎ型半導体層２１Ｎと、これらｐ型半導体層２１Ｐとｎ型半導体層２１Ｎとの間に形成された真性半導体層（ｉ層）２１Ｉとを有している。

これらの図から分かるように、真性半導体層２１Ｉには多数の欠陥準位Ｅｄが存在している。そして、図６（Ａ）に示したように、読み出し期間Ｔreadの終了直後においては、これらの欠陥準位Ｅｄに電荷ｅが捕獲（トラップ）された状態となっている。ところが、例えば図６（Ｂ）に示したように、読み出し期間Ｔreadからある程度の時間が経過すると、欠陥順位Ｅｄにトラップされている電荷ｅが、真性半導体層２１Ｉから光電変換素子２１の外部（蓄積ノードＮ側）へ放出される（図中の矢印参照）。このようにして、上記したＤｅｃａｙ電流Ｉdecayが光電変換素子２１から発生し、その結果、画素２０内に信号電荷の一部が残存してしまう（残留電荷が発生してしまう）のである。

なお、例えば図７に示したように、撮像の際の撮像部１１への露光強度（撮像光Ｌinの強度）と、各電荷量（信号電荷量および残留電荷量）に対応する各信号（撮像信号および残留電荷信号）の信号強度とは、互いに比例関係（線形関係）にある。換言すると、露光強度が増加するのに応じて、撮像信号および残留電荷信号がそれぞれ、線形的に増加するようになっている。

（４．予備リセット動作等を利用した残留電荷の低減作用）
そこで本実施の形態では、例えば図８〜図１３に示したように、読み出し期間Ｔreadの後に所定のリセット動作（以下説明する予備リセット動作および本リセット動作）を行うことにより、上記した残留電荷を低減し、この残留電荷に起因した残像を抑えるようにしている。以下、このような予備リセット動作等を利用した残留電荷の低減作用について、詳細に説明する。

なお、この予備リセット動作（プリリセット動作）は、逆バイアス電圧（光電変換素子２１の両端間電圧Ｖpd＞０）を用いた予備リセット動作（第１の手法）と、順バイアス電圧（両端間電圧Ｖpd＜０）を用いた予備リセット動作（第２の手法）との２つの手法に大別される。したがって、以下では、これら２つの手法について順番に説明する。

（第１の手法：逆バイアス電圧を用いた予備リセット動作等について）
図８（Ａ）〜（Ｄ）はそれぞれ、上記した第１の手法による予備リセット動作等の際のタイミング波形例を表したものである。具体的には、読み出し制御線Ｌreadの電位Ｖreadおよび光電変換素子２１の両端間電圧Ｖpd（リセット用電圧Ｖrst）の各タイミング波形を、露光期間Ｔex，読み出し期間Ｔread，予備リセット期間Ｔｒ０，本リセット期間Ｔｒ１のタイミング順（時間軸）に沿って示している。なお、この図８（Ａ）〜（Ｄ）では、露光期間Ｔexにおける両端間電圧Ｖpd＝Ｖrstの場合を一例として図示しているが、図７を用いて前述したように、このときの信号強度（両端間電圧Ｖpd）は露光強度に応じて変化する（図８（Ａ）〜（Ｄ）中の破線の矢印参照）。この点については、後述する図１１（Ａ）〜（Ｄ）においても同様である。

まず、この第１の手法では、図８（Ａ）〜（Ｄ）に示したように、露光期間Ｔexおよび読み出し期間Ｔreadの後に、画素２０内の電荷をリセットするための予備リセット期間Ｔｒ０および本リセット期間Ｔｒ１がそれぞれ、この順序で行われるように設定されている。そして、予備リセット期間Ｔｒ０と本リセット期間Ｔｒ１とで、互いに異なるリセット電圧（両端間電圧Ｖpd）が光電変換素子２１に印加される。具体的には、図中に示したように、予備リセット期間Ｔｒ０ではＶpd＝Ｖpd０に設定され、本リセット期間Ｔｒ１ではＶpd＝Ｖpd１に設定される。なお、露光期間Ｔexおよび読み出し期間Ｔreadではそれぞれ、前述したように、ここでは一例としてＶpd＝Ｖrstに設定されている。

ここで、リセット動作（予備リセット動作および本リセット動作）とは、光電変換素子２１の両端間電圧Ｖpdを所望の値に制御することを意味している。そして、特に本実施の形態では、光電変換素子２１における読み出し側（蓄積ノードＮ側）の端子（ここではカソード）に対して、予備リセット期間Ｔｒ０と本リセット期間Ｔｒ１とで互いに異なるリセット用電圧Ｖrstが供給されることで、両端間電圧Ｖpdが上記のように制御される。また、本実施の形態では、前述したチャージアンプ１７２（チャージアンプ回路）における仮想短絡現象によって、このリセット用電圧Ｖrstが光電変換素子２１の上記読み出し側の端子に供給されるようになっている（例えば、図９中に示した符号Ｐ２参照）。

ここで、この第１の手法では特に、予備リセット期間Ｔｒ０において、光電変換素子２１の両端間に逆バイアス電圧（アノード側よりもカソード側の方が電位が高く設定された電圧）が印加される。すなわち、ここでは、予備リセット期間Ｔｒ０における両端間電圧Ｖpd＝Ｖpd０＞０となる。

これにより、例えば図１０に模式的に示したように、読み出し期間Ｔreadにおいて光電変換素子２１内の真性半導体層２１Ｉにおける欠陥準位Ｅｄにトラップされた電荷ｅが、光電変換素子２１の外部（ここでは蓄積ノードＮ側）に放出される（図中の矢印Ｐ３１参照）。つまり、残留電荷が外部へ引き抜かれて減少することになり、その結果、前述した残留電荷に起因した残像の発生（次のフレームにおける撮像画質の低下）が抑えられる。

なお、このような読み出し期間Ｔread，予備リセット期間Ｔｒ０，本リセット期間Ｔｒ１は、例えば上記した図８（Ａ）〜（Ｄ）のように、連続した期間で設定されていてもよく、あるいは、所定の間隔を空けて設定されていてもよい。また、例えば図８（Ａ）〜（Ｄ）中の破線の波形で示したように、本リセット期間Ｔｒ１における両端間電圧Ｖpd（Ｖpd１）が、読み出し期間Ｔreadにおける両端間電圧Ｖpd（Ｖrst）と等しくなっているようにしてもよい。

（第２の手法：順バイアス電圧を用いた予備リセット動作等について）
図１１（Ａ）〜（Ｄ）はそれぞれ、上記した第２の手法による予備リセット動作等の際のタイミング波形例を表したものである。具体的には、読み出し制御線Ｌreadの電位Ｖreadおよび光電変換素子２１の両端間電圧Ｖpd（リセット用電圧Ｖrst）の各タイミング波形を、露光期間Ｔex，読み出し期間Ｔread，予備リセット期間Ｔｒ０，本リセット期間Ｔｒ１のタイミング順（時間軸）に沿って示している。

この第２の手法においても、上記した第１の手法と同様に、図１１（Ａ）〜（Ｄ）に示したように、露光期間Ｔexおよび読み出し期間Ｔreadの後に、予備リセット期間Ｔｒ０および本リセット期間Ｔｒ１がそれぞれ、この順序で行われるように設定されている。そして、予備リセット期間Ｔｒ０と本リセット期間Ｔｒ１とで、互いに異なるリセット電圧（両端間電圧Ｖpd）が光電変換素子２１に印加される。具体的には、図中に示したように、予備リセット期間Ｔｒ０ではＶpd＝Ｖpd０に設定され、本リセット期間Ｔｒ１ではＶpd＝Ｖpd１に設定される。なお、ここでも、露光期間Ｔexおよび読み出し期間Ｔreadではそれぞれ、一例としてＶpd＝Ｖrstに設定される。

また、これも第１の手法と同様に、光電変換素子２１における読み出し側（蓄積ノードＮ側）の端子に対して、予備リセット期間Ｔｒ０と本リセット期間Ｔｒ１とで互いに異なるリセット用電圧Ｖrstが供給されることで、両端間電圧Ｖpdが上記のように制御される。具体的には、ここでは、チャージアンプ１７２（チャージアンプ回路）における仮想短絡現象によって、このリセット用電圧Ｖrstが光電変換素子２１の上記読み出し側の端子に供給される（例えば、前述した図９中の符号Ｐ２参照）。

ただし、この第２の手法では第１の手法とは異なり、予備リセット期間Ｔｒ０において、光電変換素子２１の両端間に順バイアス電圧（アノード側よりもカソード側の方が電位が低く設定された電圧）が印加される。すなわち、ここでは、予備リセット期間Ｔｒ０における両端間電圧Ｖpd＝Ｖpd０＜０となる。

これにより、例えば図１２（Ａ）に模式的に示したように、光電変換素子２１内の真性半導体層２１Ｉにおいて、電荷ｅがトラップされていない欠陥準位Ｅｄに対しても、外部（ここでは蓄積ノードＮ側）から電荷ｅが注入され、トラップされる（図中の矢印Ｐ３２参照）。つまり、上記第１の手法とは逆に、各欠陥順位Ｅｄに対して電荷ｅを注入させることで、光電変換素子２１間（画素２０間）における撮像光Ｌinの強度に応じた残留電荷のばらつきが抑えられ（望ましくは、ばらつきがなくなり）、撮像画像全体で均一の残像が加えられることになる。換言すると、残留電荷信号の面内ばらつきが抑えられる（面内分布の均一化が図られる）。

そこで、この第２の手法では、上記した予備リセット期間Ｔｒ０での順バイアス電圧の印加動作とともに、例えば図１２（Ｂ）に示したように、信号処理部１９において以下の処理（アナログ的な処理，ソフトウェアによる処理等）を行う。すなわち、順バイアス電圧を用いた予備リセット動作後の次の読み出し動作により得られた撮像信号Ｄ１に対して、各画素２０に共通の減算処理（残留電荷信号の差し引き演算処理）を行う。具体的には、順バイアス電圧を用いた予備リセット動作によって、次のフレームでの撮像信号Ｄ１では各画素２０で信号強度が均一となるような残留電荷信号が加算されることから（図中の矢印Ｐ３３参照）、この残留電荷信号を差し引くため、各画素２０に共通の減算処理を行う。これにより、この第２の手法でも上記第１の手法と同様に、例えば図中の矢印Ｐ３４に示したように、残留電荷に起因した残像の発生（次のフレームにおける撮像画質の低下）が抑えられる。

なお、この第２の手法でも第１の手法と同様に、読み出し期間Ｔread，予備リセット期間Ｔｒ０，本リセット期間Ｔｒ１は、例えば上記した図１１（Ａ）〜（Ｄ）のように、連続した期間で設定されていてもよく、あるいは、所定の間隔を空けて設定されていてもよい。また、例えば図１１（Ａ）〜（Ｄ）中の破線の波形で示したように、本リセット期間Ｔｒ１における両端間電圧Ｖpd（Ｖpd１）が、読み出し期間Ｔreadにおける両端間電圧Ｖpd（Ｖrst）と等しくなっているようにしてもよい。

このようにして本実施の形態では、露光期間Ｔexおよび読み出し期間Ｔreadの後に、予備リセット期間Ｔｒ０および本リセット期間Ｔｒ１がそれぞれ、この順序で行われる。そして、予備リセット期間Ｔｒ０と本リセット期間Ｔｒ１とで、互いに異なるリセット電圧（両端間電圧Ｖpd）が光電変換素子２１に印加される。これにより、読み出し期間Ｔread後における画素２０内の残留電荷（信号電荷の残存量）が低減する。

なお、図８および図１１に示したような予備リセット期間Ｔｒ０および本リセット期間Ｔｒ１は、例えば１垂直期間（１フレーム期間）内で設定してもよく、あるいは、１水平期間内で設定してもよい。

また、例えば図１３（Ａ），（Ｂ）に示したように、予備リセット期間Ｔｒ０および本リセット期間Ｔｒ１はそれぞれ、各画素２０に対して線順次動作で設定されるようにしてもよく、あるいは、各画素２０に対して一括した（同時の）タイミングで設定されるようにしてもよい。

以上のように本実施の形態では、読み出し動作、予備リセット動作および本リセット動作がそれぞれこの順序で行われるように各画素２０を駆動すると共に、予備リセット動作時と本リセット動作時とで互いに異なるリセット電圧（両端間電圧Ｖpd）を光電変換素子２１に印加するようにしたので、読み出し動作後における画素２０内の残留電荷を低減することができる。よって、そのような残留電荷に起因した残像を抑えることができ、撮像画像の高画質化を実現することが可能となる。

また、光電変換素子２１の飽和状態を解消する（光電変換素子２１の応答速度が速い状態を維持する）ことも可能となると共に、高速な動画撮像を行うことも可能となる。

＜変形例＞
続いて、上記実施の形態の変形例（変形例１〜９）について説明する。なお、実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。

［変形例１］
（列選択部の構成）
図１４（Ａ），（Ｂ）はそれぞれ、変形例１に係る列選択部（列選択部１７Ａ，１７Ｂ）の回路構成を表したものである。これらの列選択部１７Ａ，１７Ｂはそれぞれ、上記実施の形態の列選択部１７において、スイッチＳＷ３を更に備えた構成となっている。

具体的には、図１４（Ａ）に示した列選択部１７Ａでは、信号線Ｌsig上（信号線Ｌsigとチャージアンプ１７２における負側の入力端子との間）に、スイッチＳＷ３が設けられている。また、図１４（Ｂ）に示した列選択部１７Ｂでは、チャージアンプ１７２における負側の入力端子と容量素子Ｃ１との間に、スイッチＳＷ３が設けられている。

このようなスイッチＳＷ３は、以下説明する信号線Ｌsigへのリセット用電圧（両端間電圧Ｖpd０，Ｖpd１）の供給を考慮して設けられたものである。具体的には、このスイッチＳＷ３によって信号線Ｌsigとチャージアンプ１７２との接続を切り離せるようにしておくことにより、前述した仮想短絡現象によって信号線Ｌsigの電圧がチャージアンプ１７２における正側の端子の電圧に引っ張られてしまうのを回避している。

（リセット用電圧の供給部の構成・作用）
図１５は、本変形例に係るリセット用電圧（両端間電圧Ｖpd０，Ｖpd１）の供給部の構成例を回路図で表わしたものである。本変形例では、このようなリセット用電圧の供給部として、撮像部１１および行走査部１３の周辺領域に、２つのバッファ回路Ｂｕｆ１，Ｂｕｆ２と、各信号線Ｌsig上に配設されたスイッチＳＷ４１とを有している。

バッファ回路Ｂｕｆ１は、各スイッチＳＷ４１のオン・オフ状態を制御するためのスイッチ制御線Ｌsw上に配設されており、このスイッチ制御線Ｌsw上を伝送する信号の論理反転を行いつつバッファとして機能するものである。バッファ回路Ｂｕｆ２もまた、スイッチ制御線Ｌsw上に配設されており、このスイッチ制御線Ｌsw上を伝送する信号の論理反転を行わずにバッファとして機能するものである。

スイッチＳＷ４１は、ｐ型のトランジスタｔｒｐとｎ型のトランジスタｔｒｎとの対により構成されたアナログスイッチであり、リセット用電圧（両端間電圧Ｖpd０，Ｖpd１）の供給ラインと各信号線Ｌsigとの間の接続状態を切り換えるためのものである。換言すると、各信号線Ｌsigに対してリセット用電圧の供給の有無を切り換えるためのスイッチである。各スイッチＳＷ４１では、ｐ型のトランジスタｔｒｐのゲートに対してバッファ回路Ｂｕｆ２を介してスイッチ制御線Ｌswが接続され、ｎ型のトランジスタｔｒｎのゲートに対してバッファ回路Ｂｕｆ１を介してスイッチ制御線Ｌswが接続されている。また、これらのトランジスタｔｒｐ，ｔｒｎにおけるソース・ドレインのうちの一方がリセット用電圧の供給ラインに接続され、ソース・ドレインのうちの他方が信号線Ｌsigに接続されている。

このような構成により本変形例では、上記実施の形態と同様に、各画素２０内の光電変換素子２１における読み出し側（蓄積ノードＮ側）の端子に対して、予備リセット期間Ｔｒ０と本リセット期間Ｔｒ１とで互いに異なるリセット用電圧（両端間電圧Ｖpd０，Ｖpd１）が供給される。ただし、本変形例では実施の形態とは異なり、上記したスイッチＳＷ４１および信号線Ｌsigを介して、このようなリセット用電圧（逆バイアス電圧または順バイアス電圧）が、各画素２０内の光電変換素子２１における読み出し側の端子へ供給されるようになっている。

なお、例えば図１６（Ａ），（Ｂ）にそれぞれ示したように、リセット用電圧（両端間電圧Ｖpd０，Ｖpd１）の電圧範囲が狭く設定されている（正電圧または負電圧に設定されている）場合などには、上記したＳＷ４１のようにｐ型およびｎ型の双方のトランジスタを設ける必要はない。

具体的には、図１６（Ａ）に示した例では、リセット用電圧（両端間電圧Ｖpd０，Ｖpd１）が正電圧（＞０）に設定されているため、上記したスイッチＳＷ４１の代わりに、ｐ型のトランジスタｔｒｐのみからなるスイッチＳＷ４２が設けられている。また、スイッチ制御線Ｌsw上にはバッファ回路Ｂｕｆ１のみが配設されており、このバッファ回路Ｂｕｆ１のみを介してスイッチ制御線Ｌswがトランジスタｔｒｐのゲートに接続されている。

一方、図１６（Ｂ）に示した例では、リセット用電圧（両端間電圧Ｖpd０，Ｖpd１）が負電圧（＜０）に設定されているため、上記したスイッチＳＷ４１の代わりに、ｎ型のトランジスタｔｒｎのみからなるスイッチＳＷ４３が設けられている。また、スイッチ制御線Ｌsw上にはバッファ回路Ｂｕｆ２のみが配設されており、このバッファ回路Ｂｕｆ２のみを介してスイッチ制御線Ｌswがトランジスタｔｒｎのゲートに接続されている。

このような構成の本変形例においても、予備リセット期間Ｔｒ０と本リセット期間Ｔｒ１とで互いに異なるリセット電圧（両端間電圧Ｖpd）が光電変換素子２１に印加されるようにすることにより、上記実施の形態と同様の効果を得ることが可能である。すなわち、残留電荷に起因した残像を抑えることができ、撮像画像の高画質化を実現することが可能となる。なお、上記した各スイッチＳＷ４１，ＳＷ４２，ＳＷ４３は、場合によっては設けないようにしてもよい。

［変形例２］
図１７は、変形例２に係る画素（画素２０Ａ）の回路構成を、上記実施の形態で説明した列選択部１７の回路構成例とともに表したものである。本変形例の画素２０Ａは、実施の形態の画素２０と同様にいわゆるパッシブ型の回路構成となっており、１つの光電変換素子２１と１つのトランジスタ２２とを有している。また、この画素２０Ａには画素２０と同様に、Ｈ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

ただし、画素２０Ａでは、光電変換素子２１における読み出しとは反対側の端子（ここではアノード側）、すなわち光電変換素子２１と接地との間に、リセット用電圧Ｖａの電源が設けられている。また、このリセット用電圧Ｖａの値は、上記実施の形態のリセット用電圧Ｖrstと同様に、システム制御部１６によって制御されるようになっている。これにより本変形例では、光電変換素子２１における読み出しとは反対側の端子に対して、予備リセット期間Ｔｒ０と本リセット期間Ｔｒ１とで互いに異なるリセット用電圧Ｖａ（逆バイアス電圧または順バイアス電圧）が供給されるようになっている。

このような構成の本変形例においても、予備リセット期間Ｔｒ０と本リセット期間Ｔｒ１とで互いに異なるリセット電圧（両端間電圧Ｖpd）が光電変換素子２１に印加されるようにすることにより、上記実施の形態と同様の効果を得ることが可能である。すなわち、残留電荷に起因した残像を抑えることができ、撮像画像の高画質化を実現することが可能となる。

［変形例３］
図１８は、変形例３に係る画素（画素２０Ｂ）の回路構成を、列選択部１７の回路構成例とともに表したものである。本変形例の画素２０Ｂは、画素２０と同様にいわゆるパッシブ型の回路構成となっており、１つの光電変換素子２１と１つのトランジスタ２２とを有している。また、この画素２０Ｂには画素２０と同様に、Ｈ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

ただし、画素２０Ｂでは、光電変換素子２１の配置方向（向き）が、画素２０とは逆になっている。すなわち、この画素２０Ｂでは、光電変換素子２１のアノードが蓄積ノードＮに接続され、カソードがグランド（接地）に接続されている。ただし、この光電変換素子２１のカソードが、グランド以外の他の電源電位に接続されているようにしてもよい。

このような構成の画素２０Ｂを有する撮像装置においても、上記実施の形態または変形例１，２と同様の手法でリセット動作等を行うことにより、同様の効果を得ることが可能である。

［変形例４，５］
図１９は、変形例４に係る画素（画素２０Ｃ）の回路構成を、以下説明する列選択部１７Ｃの回路構成例とともに表したものである。また、図２０は、変形例５に係る画素（画素２０Ｄ）の回路構成を、列選択部１７Ｃの回路構成例とともに表したものである。これらの変形例４，５に係る画素２０Ｃ，２０Ｄはそれぞれ、これまで説明した画素２０，２０Ａ，２０Ｂとは異なり、いわゆるアクティブ型の回路構成となっている。

具体的には、このアクティブ型の画素２０Ｃ，２０Ｄには、１つの光電変換素子２１と、３つのトランジスタ２２，２３，２４とが設けられている。これらの画素２０Ｃ，２０Ｄにはまた、Ｈ方向に沿って延在する読み出し制御線Ｌreadおよびリセット制御線Ｌrstと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

画素２０Ｃ，２０Ｄではそれぞれ、トランジスタ２２のゲートが読み出し制御線Ｌreadに接続され、ソースが信号線Ｌsigに接続され、ドレインが、ソースフォロワ回路を構成するトランジスタ２３のドレインに接続されている。トランジスタ２３のソースは電源ＶＤＤに接続され、ゲートは、光電変換素子２１のカソード（図１９に示した画素２０Ｃ）またはアノード（図２０に示した画素２０Ｄ）（蓄積ノードＮ）と、リセット用トランジスタとして機能するトランジスタ２４のドレインとに接続されている。このトランジスタ２４のゲートはリセット制御線Ｌrstに接続され、ソースにはリセット用電圧Ｖrstが印加されるようになっている。光電変換素子２１のアノード（画素２０Ｃ）またはカソード（画素２０Ｄ）は、グランド（接地）に接続されている。ただし、画素２０Ｄの場合、光電変換素子２１のカソードが、グランド以外の他の電源電位に接続されているようにしてもよい。

また、図１９および図２０に示した変形例４，５に係る列選択部１７Ｃは、前述した列選択部１７において、チャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１に代わりに、定電流源１７１およびアンプ１７６を設けたものとなっている。アンプ１７６では、正側の入力端子には信号線Ｌsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。なお、信号線Ｌsigの一端側には定電流源１７１の一方の端子が接続され、この定電流源１７１の他方の端子には電源ＶＳＳが接続されている。

このように、アクティブ型の回路構成からなる画素２０Ｃ，２０Ｄを有する撮像装置においても、これまで説明したパッシブ型の回路構成の場合と同様のことが言える。すなわち、上記実施の形態または変形例１，２と同様の手法でリセット動作等を行うことにより、同様の効果を得ることが可能である。

［変形例６］
図２１（Ａ）〜（Ｃ）および図２２（Ａ）〜（Ｃ）はそれぞれ、変形例６に係る撮像駆動例をタイミング図で表わしたものである。

まず、図２１（Ａ），（Ｂ）に示した例では、読み出し期間Ｔreadの線順次動作を行うための線順次読み出し駆動と、本リセット期間Ｔｒ１の線順次動作を行うための線順次リセット駆動とが、互いに独立して個別に行われている。具体的には、図２１（Ａ）の例では、これらの線順次読み出し駆動と線順次リセット駆動との間でオーバーラップ期間が設けられていない一方、図２１（Ｂ）の例では、線順次読み出し駆動と線順次リセット駆動との間でオーバーラップ期間が設けられている。

また、図２１（Ｃ）に示した例では、読み出し動作と本リセット動作とを同時に（並行して）行う期間（読み出し期間Ｔread／本リセット期間Ｔｒ１）の線順次動作を行うための線順次駆動のみが行われている。

更に、図２２（Ａ）〜（Ｃ）に示した例では、全ての水平ライン上の読み出し制御線Ｌreadに対して一括して（同時に）リセット動作を行う手法が用いられている。具体的には、図２２（Ａ）の例では、読み出し期間Ｔreadの線順次動作を行うための線順次読み出し駆動と、２回目の本リセット期間Ｔｒ２の線順次動作を行うための線順次リセット駆動との間に、一括した本リセット期間（１回目の本リセット期間Ｔｒ１）が設けられている。一方、図２２（Ｂ）の例では、読み出し期間Ｔreadの線順次動作を行うための線順次読み出し駆動の直後に、一括した本リセット期間（１回目の本リセット期間Ｔｒ１）が設けられている。他方、図２２（Ｃ）の例では、読み出し期間Ｔreadの線順次動作を行うための線順次読み出し駆動の直後に、一括した２回の本リセット期間（１回目の本リセット期間Ｔｒ１および２回目の本リセット期間Ｔｒ２）が、この順に設けられている。

このように、他の様々な撮像駆動を行う場合においても、例えば図２１，図２２中に図示したようにして予備リセット期間Ｔｒ０を設ける（上記実施の形態または変形例１，２と同様の手法でリセット動作等を行う）ことにより、同様の効果を得ることが可能である。

また、特に例えば図２１（Ｃ），図２２（Ａ），図２２（Ｃ）のように、本リセット動作（および予備リセット動作）が所定の単位期間（例えば、１フレーム期間）内で間欠的に複数回行われるようにした場合には、画素内の残留電荷を更に低減することができる。よって、そのような残留電荷に起因した残像をより効果的に抑えることができ、撮像画像の更なる高画質化を図ることが可能となる。

［変形例７］
図２３は、変形例７に係る列選択部（列選択部１７Ｄ）の概略構成を回路図で表わしたものである。本変形例の列選択部１７Ｄは、上記実施の形態の列選択部１７において、チャージアンプ回路の構成が以下の点で異なっている。

すなわち、チャージアンプ１７２における正側の入力端子と負側の入力端子との間に、スイッチＳＷ５が更に設けられている。また、チャージアンプ１７２の出力端子と接地（グランド）との間に、スイッチＳＷ４および電源Ｖ０（アンプリセット動作の際に用いられる電源）が、この順に直列接続して配置されている。

このように、他の様々なチャージアンプ回路を設けた場合においても、上記実施の形態または変形例１，２と同様の手法でリセット動作等を行うことにより、同様の効果を得ることが可能である。

［変形例８，９］
図２４（Ａ），（Ｂ）はそれぞれ、変形例８，９に係る撮像部（撮像部１１Ａ，１１Ｂ）の概略構成を模式的に表したものである。

まず、図２４（Ａ）に示した変形例８に係る撮像部１１Ａは、上記実施の形態で説明した光電変換層１１１に加え、波長変換層１１２を更に有している。具体的には、光電変換層１１１上（撮像部１１Ａの受光面（撮像面）側）に、波長変換層１１２が設けられている。

波長変換層１１２は、放射線Ｒrad（α線，β線，γ線，Ｘ線等）を、光電変換層１１１の感度域に波長変換するものであり、これにより光電変換層１１１では、この放射線Ｒradに基づく情報を読み取ることが可能となっている。この波長変換層１１２は、例えばＸ線などの放射線を可視光に変換する蛍光体（例えば、シンチレータ）からなる。このような波長変換層１１２は、例えば光電変換層１１１の上部に、有機平坦化膜、スピンオングラス材料等からなる平坦化膜を形成し、その上部に蛍光体膜をＣｓＩ、ＮａＩ、ＣａＦ₂等によって形成することにより得られる。

一方、図２４（Ｂ）に示した変形例９に係る撮像部１１Ｂは、上記実施の形態で説明した光電変換層１１１の代わりに、光電変換層１１１Ｂを有している。この光電変換層１１１Ｂは、入射した放射線Ｒradに応じて電気信号を直接発生させるものである。つまり、図２４（Ａ）に示した変形例８の撮像部１１Ａは、いわゆる間接型の放射線撮像装置に適用されるものであるのに対し、変形例９の撮像部１１Ｂは、いわゆる直接型の放射線撮像装置に適用されるものとなっている。なお、このような直接型に適用される光電変換層１１１Ｂは、例えば、アモルファスセレン（ａ−Ｓｅ）半導体や、カドミニウムテルル（ＣｄＴｅ）半導体などにより構成されている。

このような構成の撮像部１１Ａ，１１Ｂを有する変形例８，９に係る撮像装置では、撮像部１１Ａ，１１Ｂが、入射した放射線Ｒradに応じて電気信号を発生するものとなっており、放射線撮像装置として構成されている。このような放射線撮像装置は、例えば医療機器（Digital Radiography等のＸ線撮像装置）や、空港等で用いられる携帯物検査用Ｘ線撮影装置、工業用Ｘ線撮像装置（例えば、コンテナ内の危険物等の検査や、鞄等の中身の検査を行う装置）などに適用することが可能である。

＜適用例＞
続いて、上記実施の形態および各変形例（変形例１〜９）に係る撮像装置の撮像表示システムへの適用例について説明する。

図２５は、適用例に係る撮像表示システム（撮像表示システム５）の概略構成例を模式的に表したものである。この撮像表示システム５は、上記実施の形態等に係る撮像部１１（１１Ａ，１１Ｂ）等を有する撮像装置１と、画像処理部５２と、表示装置４とを備えており、この例では放射線を用いた撮像表示システム（放射線撮像表示システム）として構成されている。

画像処理部５２は、撮像装置１から出力される出力データＤout（撮像信号）に対して所定の画像処理を施すことにより、画像データＤ２を生成するものである。表示装置４は、画像処理部５２において生成された画像データＤ２に基づく画像表示を、所定のモニタ画面４０上で行うものである。

このような構成からなる撮像表示システム５では、撮像装置１（ここでは放射線撮像装置）が、光源（ここではＸ線源等の放射線源）５１から被写体５０に向けて照射された照射光（ここでは放射線）に基づき、被写体５０の画像データＤoutを取得し、画像処理部５２へ出力する。画像処理部５２は、入力された画像データＤoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ（表示データ）Ｄ２を表示装置４へ出力する。表示装置４は、入力された画像データＤ２に基づいて、モニタ画面４０上に画像情報（撮像画像）を表示する。

このように、本適用例の撮像表示システム５では、撮像装置１において被写体５０の画像を電気信号として取得可能であるため、取得した電気信号を表示装置４へ伝送することによって画像表示を行うことができる。すなわち、従来のような放射線写真フィルムを用いることなく、被写体５０の画像を観察することが可能となり、また、動画撮影および動画表示にも対応することが可能となる。

なお、本適用例では、撮像装置１が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。

＜その他の変形例＞
以上、実施の形態、変形例および適用例を挙げて本開示の技術を説明したが、本技術はこれらの実施の形態等に限定されず、種々の変形が可能である。

例えば、撮像部における画素の回路構成は、上記実施の形態等で説明したもの（画素２０，２０Ａ〜２０Ｄの回路構成）には限られず、他の回路構成であってもよい。同様に、列選択部等の回路構成等についても、上記実施の形態等で説明したもの（列選択部１７，１７Ａ〜１７Ｄの回路構成）には限られず、他の回路構成であってもよい。

また、上記実施の形態等では、所定の単位期間（例えば１フレーム期間）内において、１回または２回の本リセット動作（および予備リセット動作）を行う場合を例に挙げて説明したが、これには限られない。すなわち、例えば、所定の単位期間（例えば１フレーム期間）内で、３回以上の本リセット動作（および予備リセット動作）を行うようにしてもよい。

更に、上記実施の形態等（実施の形態および変形例１，２等）で説明した予備リセット動作等の手法を、互いに任意の組み合わせで併用して用いるようにしてもよい。

加えて、上記実施の形態等で説明した撮像部、行走査部、Ａ／Ｄ変換部（列選択部）および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化（３辺フリーの額縁構造）や配線接続の際の信頼性向上を実現することができる。

なお、本技術は以下のような構成を取ることも可能である。
（１）
各々が光電変換素子を含む複数の画素を有する撮像部と、
前記光電変換素子により得られた電荷を前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための予備リセット動作および本リセット動作とが、この順序で行われるように各画素を駆動する駆動部と
を備え、
前記駆動部は、前記予備リセット動作時と前記本リセット動作時とで、互いに異なる電圧を前記光電変換素子に印加する
撮像装置。
（２）
前記駆動部は、前記予備リセット動作時に、前記光電変換素子の両端間に逆バイアス電圧を印加する
上記（１）に記載の撮像装置。
（３）
前記駆動部は、前記予備リセット動作時に、前記光電変換素子の両端間に順バイアス電圧を印加する
上記（１）に記載の撮像装置。
（４）
前記読み出し動作により得られた撮像信号に基づいて出力信号を生成する信号処理部を備え、
前記信号処理部は、前記順バイアス電圧を用いた予備リセット動作後の次の読み出し動作により得られた撮像信号に対して、各画素に共通の減算処理を行うことにより、前記出力信号を生成する
上記（３）に記載の撮像装置。
（５）
前記駆動部は、前記光電変換素子における読み出し側の端子に対して、前記予備リセット動作時と前記本リセット動作時とで互いに異なるリセット用電圧を供給する
上記（１）ないし（４）のいずれかに記載の撮像装置。
（６）
前記駆動部は、前記読み出し動作を行う際に用いられる信号線が一方の入力端子に接続されると共に前記リセット用電圧が他方の入力端子に入力されるアンプを有し、
前記アンプにおける仮想短絡現象により、前記リセット用電圧が前記読み出し側の端子に供給される
上記（５）に記載の撮像装置。
（７）
前記駆動部は、前記読み出し動作を行う際に用いられる信号線に対して前記リセット用電圧の供給の有無を切り換えるためのスイッチを有し、
前記スイッチおよび前記信号線を介して、前記リセット用電圧が前記読み出し側の端子に供給される
上記（５）に記載の撮像装置。
（８）
前記駆動部は、前記光電変換素子における読み出しとは反対側の端子に対して、前記予備リセット動作時と前記本リセット動作時とで互いに異なるリセット用電圧を供給する
上記（１）ないし（７）のいずれかに記載の撮像装置。
（９）
前記駆動部は、前記本リセット動作が所定の単位期間内で間欠的に複数回行われるように、各画素を駆動する
上記（１）ないし（８）のいずれかに記載の撮像装置。
（１０）
前記光電変換素子が、ＰＩＮ型のフォトダイオードからなる
上記（１）ないし（９）のいずれかに記載の撮像装置。
（１１）
前記撮像部が、入射した放射線に応じて電気信号を発生させるものであり、放射線撮像装置として構成されている
上記（１）ないし（１０）のいずれかに記載の撮像装置。
（１２）
前記撮像部は、
前記光電変換素子を構成する光電変換層と、
前記放射線を前記光電変換層の感度域に波長変換する波長変換層と
を有する上記（１１）に記載の撮像装置。
（１３）
前記撮像部は、前記光電変換素子を構成すると共に前記放射線に応じて前記電気信号を直接発生させる光電変換層を有する
上記（１１）に記載の撮像装置。
（１４）
前記放射線がＸ線である
上記（１１）ないし（１３）のいずれかに記載の撮像装置。
（１５）
撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
前記撮像装置は、
各々が光電変換素子を含む複数の画素を有する撮像部と、
前記光電変換素子により得られた電荷を前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための予備リセット動作および本リセット動作とが、この順序で行われるように各画素を駆動する駆動部と
を備え、
前記駆動部は、前記予備リセット動作時と前記本リセット動作時とで、互いに異なる電圧を前記光電変換素子に印加する
撮像表示システム。

１…撮像装置、１１，１１Ａ，１１Ｂ…撮像部、１１１，１１１Ｂ…光電変換層、１１２…波長変換層、１３…行走査部、１４…Ａ／Ｄ変換部、１５…列走査部、１６…システム制御部、１７，１７Ａ〜１７Ｄ…列選択部、１７１…定電流源、１７２…チャージアンプ、１７３…Ｓ／Ｈ回路、１７４…マルチプレクサ回路、１７５…Ａ／Ｄコンバータ、１７６…アンプ、１８…フレームメモリ、１９…信号処理部、２０，２０Ａ〜２０Ｄ…画素（撮像画素）、２１…光電変換素子、２１Ｐ…ｐ型半導体層、２１Ｎ…ｎ型半導体層、２１Ｉ…真性半導体層（ｉ領域）、２２，２３，２４…トランジスタ、４…表示装置、４０…モニタ画面、５…撮像表示システム、５０…被写体、５１…光源（放射線源）、５２…画像処理部、Ｌsig…信号線、Ｌread…読み出し制御線、Ｌrst…リセット制御線、Ｌcarst…アンプリセット制御線、Ｄ１…撮像信号、Ｄ２…画像データ、Ｄout…出力データ、Ｖpd…両端間電圧、Ｖrst，Ｖａ…リセット用電圧、Ｎ…蓄積ノード、ＳＷ１〜ＳＷ３，ＳＷ４１〜ＳＷ４３，ＳＷ５…スイッチ、Ｃ１…容量素子、ΔＴｖ…１垂直期間（１フレーム期間）、Ｔex…露光期間、Ｔread…読み出し期間、Ｔｒ０…予備リセット期間、Ｔｒ１，Ｔｒ２…本リセット期間、Ｌin…撮像光、Ｒrad…放射線。

Claims (13)

1. 各々が光電変換素子を含む複数の画素を有する撮像部と、
   前記光電変換素子により得られた電荷を前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための予備リセット動作および本リセット動作とが、この順序で行われるように各画素を駆動する駆動部と、
   前記読み出し動作により得られた撮像信号に基づいて出力信号を生成する信号処理部と
   を備え、
   前記駆動部は、
   前記予備リセット動作時と前記本リセット動作時とで、互いに異なる電圧を前記光電変換素子に印加すると共に、
   前記予備リセット動作時に、前記光電変換素子の両端間に順バイアス電圧を印加し、
   前記信号処理部は、前記順バイアス電圧を用いた前記予備リセット動作後の次の読み出し動作により得られた撮像信号に対して、各画素に共通の均一強度信号を差し引く減算処理を行うことにより、前記出力信号を生成する
   撮像装置。
2. 前記順バイアス電圧を用いた前記予備リセット動作によって、前記光電変換素子内において電荷がトラップされていない欠陥準位に対し、外部から電荷が注入される
   請求項１に記載の撮像装置。
3. 前記駆動部は、前記光電変換素子における読み出し側の端子に対して、前記予備リセット動作時と前記本リセット動作時とで互いに異なるリセット用電圧を供給する
   請求項１または請求項２に記載の撮像装置。
4. 前記駆動部は、前記読み出し動作を行う際に用いられる信号線が一方の入力端子に接続されると共に前記リセット用電圧が他方の入力端子に入力されるアンプを有し、
   前記アンプにおける仮想短絡現象により、前記リセット用電圧が前記読み出し側の端子に供給される
   請求項３に記載の撮像装置。
5. 前記駆動部は、前記読み出し動作を行う際に用いられる信号線に対して前記リセット用電圧の供給の有無を切り換えるためのスイッチを有し、
   前記スイッチおよび前記信号線を介して、前記リセット用電圧が前記読み出し側の端子に供給される
   請求項３に記載の撮像装置。
6. 前記駆動部は、前記光電変換素子における読み出しとは反対側の端子に対して、前記予備リセット動作時と前記本リセット動作時とで互いに異なるリセット用電圧を供給する
   請求項１または請求項２に記載の撮像装置。
7. 前記駆動部は、前記本リセット動作が所定の単位期間内で間欠的に複数回行われるように、各画素を駆動する
   請求項１ないし請求項６のいずれか１項に記載の撮像装置。
8. 前記光電変換素子が、ＰＩＮ型のフォトダイオードからなる
   請求項１ないし請求項７のいずれか１項に記載の撮像装置。
9. 前記撮像部が、入射した放射線に応じて電気信号を発生させるものであり、放射線撮像装置として構成されている
   請求項１ないし請求項８のいずれか１項に記載の撮像装置。
10. 前記撮像部は、
    前記光電変換素子を構成する光電変換層と、
    前記放射線を前記光電変換層の感度域に波長変換する波長変換層と
    を有する請求項９に記載の撮像装置。
11. 前記撮像部は、前記光電変換素子を構成すると共に前記放射線に応じて前記電気信号を直接発生させる光電変換層を有する
    請求項９に記載の撮像装置。
12. 前記放射線がＸ線である
    請求項９ないし請求項１１のいずれか１項に記載の撮像装置。
13. 撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
    前記撮像装置は、
    各々が光電変換素子を含む複数の画素を有する撮像部と、
    前記光電変換素子により得られた電荷を前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための予備リセット動作および本リセット動作とが、この順序で行われるように各画素を駆動する駆動部と、
    前記読み出し動作により得られた撮像信号に基づいて出力信号を生成する信号処理部と
    を備え、
    前記駆動部は、
    前記予備リセット動作時と前記本リセット動作時とで、互いに異なる電圧を前記光電変換素子に印加すると共に、
    前記予備リセット動作時に、前記光電変換素子の両端間に順バイアス電圧を印加し、
    前記信号処理部は、前記順バイアス電圧を用いた前記予備リセット動作後の次の読み出し動作により得られた撮像信号に対して、各画素に共通の均一強度信号を差し引く減算処理を行うことにより、前記出力信号を生成する
    撮像表示システム。

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