JP5932257B2 - メモリ回路 - Google Patents
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Description
まず、メモリ回路の構成について説明する。図1は、メモリ回路を示す図である。図2は、不揮発性メモリ素子を示す断面図である。
ここで、書き込み前では、Pチャネル型不揮発性メモリ素子15は、エンハンスメント型PMOSトランジスタであるとし、閾値電圧|Vtp(e)|を有する。ここで縦の棒に挟まれた値は絶対値を取ることを意味している。書き込み後では、Pチャネル型不揮発性メモリ素子15は、ディプレッション型PMOSトランジスタであるとし、閾値電圧|Vtp(d)|を有する。
この時、端子T1の電圧V1はローレベルに制御され、PMOSトランジスタ11がオンする。端子T3の電圧V3はハイレベルに制御され、NMOSトランジスタ13がオンする。端子T2の電圧V2はハイレベルに制御され、PMOSトランジスタ12がオフする。端子T4の電圧V4はローレベルに制御され、NMOSトランジスタ14がオフする。端子T5の電圧V5はPチャネル型不揮発性メモリ素子15の閾値電圧|Vtp(e)|よりもやや高い電圧|Vtp(e)+α|に制御され、Pチャネル型不揮発性メモリ素子15にドレイン電流が流れやすくなっている。
その後、書き込みに必要な時間が経過すると、端子T1の電圧V1はハイレベルに制御され、PMOSトランジスタ11がオフする。端子T3の電圧V3はローレベルに制御され、NMOSトランジスタ13がオフする。
ここで、電源が投入されると、読み出しが実施される。
この時、端子T1の電圧V1はハイレベルに制御され、PMOSトランジスタ11がオフする。端子T3の電圧V3はローレベルに制御され、NMOSトランジスタ13がオフする。端子T2の電圧V2はローレベルに制御され、PMOSトランジスタ12がオンする。端子T4の電圧V4はハイレベルに制御され、NMOSトランジスタ14がオンする。端子T5の電圧V5は接地電圧に制御される。
その後、読み出しに必要な時間が経過し、ハイレベルのドレイン電圧(Nチャネル型不揮発性メモリ素子16の読み出し結果)がラッチ17によって確実に保持されると、端子T2の電圧V2はハイレベルに制御され、PMOSトランジスタ12がオフする。端子T4の電圧V4はローレベルに制御され、NMOSトランジスタ14がオフする。
即ち、本実施形態においては、電源投入時の誤書き込みを抑制することが可能性である。
この時、端子T1の電圧V1はハイレベルに制御され、PMOSトランジスタ11がオフする。端子T3の電圧V3はローレベルに制御され、NMOSトランジスタ13がオフする。端子T2の電圧V2はハイレベルに制御され、PMOSトランジスタ12がオフする。端子T4の電圧V4はローレベルに制御され、NMOSトランジスタ14がオフする。
図2と図4とを比較する。コントロールゲートは、図2では、半導体基板21に設けられたN型拡散層25であるが、図4に示すように、ポリシリコン膜25aであっても良い。この時、コントロールゲートとなるポリシリコン膜25aは、フローティングゲートとなるポリシリコン膜24の上に絶縁膜28を介して設けられる。
図2と図5とを比較する。図5に示すように、低濃度(N−)のN型拡散層26aを追加しても良い。この時、N型拡散層26aは、ドレインとなるN型拡散層26に接してチャネルの手前に設けられる。N型拡散層26aは、基板21の表面近傍に設けられている。これにより、ドレイン領域近傍の電界が緩和されるので、読み出し時での誤書き込みが、より発生しにくくなる。なお、N型拡散層26aの濃度は、低濃度(N−)よりもさらに低い低濃度(N−−)でも良い。
図5と図6とを比較する。図6に示すように、N型拡散層26bがチャネルに向かって延在しても良い。すると、読み出し時での誤書き込みが、変形例2同様に発生しにくくなる。
図2と図7とを比較する。図7に示すように、ポリシリコン膜24aとドレインとなるN型拡散層26との間の付近の絶縁膜27aが厚くなっていても良い。このようにしても、読み出し時での誤書き込みが、より発生しにくくなる。
図2と図8とを比較する。図8に示すように、Nチャネル型不揮発性メモリ素子16の領域のポリシリコン膜24bの下の絶縁膜27b(Nチャネル型不揮発性メモリ素子16のゲート絶縁膜)が、Pチャネル型不揮発性メモリ素子15の領域のポリシリコン膜24bの下の絶縁膜27(Pチャネル型不揮発性メモリ素子15のゲート絶縁膜)よりも厚くなっていても良い。このようにすると、読み出し時での誤書き込みが、より発生しにくくなる。
11〜12 PMOSトランジスタ
13〜14 NMOSトランジスタ
15 Pチャネル型不揮発性メモリ素子
16 Nチャネル型不揮発性メモリ素子
17 ラッチ
T1〜T5 端子
V1〜V5 印加される電圧
Claims (8)
- 不揮発性メモリ素子を用いてデータの書き込み及び読み出しを行うメモリ回路であって、
第1のフローティングゲートと、P型のソースおよびドレインを有し、書き込みの時にのみ前記P型のソースおよびドレイン間に電圧を印加されて書き込まれる、書き込み用のPチャネル型不揮発性メモリ素子と、
前記第1のフローティングゲートから延在された第2のフローティングゲートと、N型のソース及びドレインを有し、読み出しの時にのみ前記N型のソースおよびドレイン間に電圧を印加されて読み出される、読み出し用のNチャネル型不揮発性メモリ素子と、
前記第1あるいは前記第2のフローティングゲートから延在された第3のフローティングゲートと、
前記第3のフローティングゲートの下にゲート絶縁膜を介して半導体基板表面に設けられたN型拡散層とからなるコントロールゲートと、
を備え、
前記第1乃至第3のフローティングゲートは一体であり、
前記コントロールゲートの電位により前記第1乃至第3のフローティングゲートの電位を制御することができるメモリ回路。 - 電源端子と前記Pチャネル型不揮発性メモリ素子のソースとの間に設けられ、前記書き込みの時にのみオンする第一のスイッチと、
前記電源端子と前記Nチャネル型不揮発性メモリ素子のドレインとの間に設けられ、前記読み出しの時にのみオンする第二のスイッチと、
をさらに備える請求項1記載のメモリ回路。 - 前記読み出しの完了後に前記Nチャネル型不揮発性メモリ素子の読み出し結果を保持するラッチ、
をさらに備える請求項1または2記載のメモリ回路。 - 前記第一のスイッチは、前記書き込みの時にオンし、前記読み出しの時及び前記読み出しの完了後にオフし、
前記第二のスイッチは、前記書き込みの時及び前記読み出しの完了後にオフし、前記読み出し時にオンする請求項2記載のメモリ回路。 - 前記コントロールゲートは、前記Pチャネル型不揮発性メモリ素子と前記Nチャネル型不揮発性メモリ素子とが形成される半導体基板の内部に配置されている請求項1記載のメモリ回路。
- 不揮発性メモリ素子を用いてデータの書き込み及び読み出しを行うメモリ回路であって、
第1のフローティングゲートと、P型のソースおよびドレインを有し、書き込みの時にのみ前記P型のソースおよびドレイン間に電圧を印加されて書き込まれる、書き込み用のPチャネル型不揮発性メモリ素子と、
前記第1のフローティングゲートから延在された第2のフローティングゲートと、N型のソース及びドレインを有し、読み出しの時にのみ前記N型のソースおよびドレイン間に電圧を印加されて読み出される、読み出し用のNチャネル型不揮発性メモリ素子と、
前記第1のフローティングゲートと前記第2のフローティングゲートの上に絶縁膜を介して設けられたポリシリコン膜からなるコントロールゲートと、
を備え、
前記第1乃至第2のフローティングゲートは一体であり、
前記コントロールゲートの電位により前記第1乃至第2のフローティングゲートの電位を制御することができるメモリ回路。 - 前記Nチャネル型不揮発性メモリ素子の前記ドレインの近傍でゲート絶縁膜が厚くなっている請求項1記載のメモリ回路。
- 前記Nチャネル型不揮発性メモリ素子のゲート絶縁膜の厚さが前記Pチャネル型不揮発性メモリ素子のゲート絶縁膜の厚さよりも厚くなっている請求項1記載のメモリ回路。
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