JP5925549B2 - Memory system and bank interleaving method - Google Patents

Description

本発明の実施形態は、メモリシステムおよびバンクインターリーブ方法に関する。   Embodiments described herein relate generally to a memory system and a bank interleaving method.

コンピュータシステムに用いられるメモリシステムとして、ＮＡＮＤ型の記憶セルを備えるメモリチップを搭載したＳＳＤ（Solid State Drive）が注目されている。ＳＳＤは、磁気ディスク装置に比べ、高速、軽量などの利点を有している。   As a memory system used in a computer system, an SSD (Solid State Drive) equipped with a memory chip having NAND-type storage cells has attracted attention. The SSD has advantages such as high speed and light weight compared with the magnetic disk device.

近年、ＳＳＤは、複数のメモリチップを並列駆動することで転送効率を向上させている。並列動作の一つの方法として、同一チャネルに接続されている複数のメモリチップをバンク単位でインターリーブさせる技術（バンクインターリーブ）がある。バンクインターリーブによれば、データ転送装置とメモリチップとの間のデータ（コマンド、アドレス、リードデータ、ライトデータを含む）の転送にかかる時間がメモリチップ内部の処理にかかる時間によって隠蔽される結果、メモリシステムの転送効率が向上する。   In recent years, SSDs have improved transfer efficiency by driving a plurality of memory chips in parallel. One method of parallel operation is a technique (bank interleaving) in which a plurality of memory chips connected to the same channel are interleaved in units of banks. According to bank interleaving, the time taken to transfer data (including command, address, read data, write data) between the data transfer device and the memory chip is concealed by the time taken for processing inside the memory chip, The transfer efficiency of the memory system is improved.

特開２０１１−１８２２２号公報JP 2011-18222 A

本発明の一つの実施形態は、できるだけ転送効率がよいメモリシステムを提供することを目的とする。   An object of one embodiment of the present invention is to provide a memory system with as high a transfer efficiency as possible.

本発明の一つの実施形態によれば、メモリシステムは、メモリチップと、命令生成部と、メモリ制御部とを備える。メモリチップは、不揮発性のメモリセルアレイを備え、複数のバンクを構成する。命令生成部は、ホスト装置からの要求に基づいてバンク毎に複数のメモリアクセス命令を生成する。メモリ制御部は、前記複数のメモリアクセス命令の夫々に対応するバンクにメモリアクセスをメモリアクセス命令毎に実行する。前記複数のバンクの夫々に対するメモリアクセスは、実行完了の直後にメモリアクセス対象のバンクにバンク内処理を実行せしめる第１コマンドシーケンスと、前記バンク内処理の実行完了後に実行せしめられる第２コマンドシーケンスと、を備える。第１コマンドシーケンスおよび第２コマンドシーケンスは、ともに単一のバンクに対して排他的に実行されるコマンドシーケンスである。ここで、前記メモリ制御部は、前記複数のバンクのうちの第１のバンクに対してｉ番目のメモリアクセス命令にかかる第２コマンドシーケンスとｉ＋１番目のメモリアクセス命令にかかる第１コマンドシーケンスとを連続して実行した後で、かつ、前記第１のバンクがバンク内処理を実行している最中に、第２のバンクに対するメモリアクセスの実行を開始する。前記ｉ＋１番目のメモリアクセス命令は、連続した実行を許可するか非許可するかを示すフラグ情報を備える。前記フラグ情報が許可を示す場合には、前記メモリ制御部は、前記第１のバンクに対して前記ｉ番目のメモリアクセス命令にかかる第２コマンドシーケンスと前記ｉ＋１番目のメモリアクセス命令にかかる第１コマンドシーケンスとを連続して実行した後で、かつ、前記第１のバンクがバンク内処理を実行している最中に、前記第２のバンクに対する第１コマンドシーケンスの実行を開始する。前記フラグ情報が非許可を示す場合には、前記メモリ制御部は、前記第１のバンクに対してｉ番目のメモリアクセス命令にかかる第２コマンドシーケンスを実行した後に、前記ｉ＋１番目のメモリアクセス命令にかかる第１コマンドシーケンスの実行を開始せずに、前記第２のバンクに対する第１コマンドシーケンスまたは第２コマンドシーケンスの実行を開始する。 According to one embodiment of the present invention, a memory system includes a memory chip, an instruction generation unit, and a memory control unit. The memory chip includes a nonvolatile memory cell array and constitutes a plurality of banks. The instruction generation unit generates a plurality of memory access instructions for each bank based on a request from the host device. The memory control unit executes a memory access for each memory access instruction in a bank corresponding to each of the plurality of memory access instructions. Memory access to each of the plurality of banks includes a first command sequence for causing the bank to be accessed to execute in-bank processing immediately after completion of execution, and a second command sequence to be executed after completion of execution of the in-bank processing. . Both the first command sequence and the second command sequence are command sequences executed exclusively on a single bank. Here, the memory control unit performs a second command sequence related to the i-th memory access instruction and a first command sequence related to the i + 1-th memory access instruction with respect to the first bank of the plurality of banks. The memory access to the second bank is started after the continuous execution and while the first bank is executing the in-bank processing. The (i + 1) th memory access instruction includes flag information indicating whether continuous execution is permitted or not. When the flag information indicates permission, the memory control unit performs the second command sequence relating to the i-th memory access instruction and the first instruction relating to the i + 1-th memory access instruction with respect to the first bank. The execution of the first command sequence for the second bank is started after the command sequence is continuously executed and while the first bank is executing the in-bank processing. When the flag information indicates non-permission, the memory control unit executes the second command sequence related to the i-th memory access instruction for the first bank, and then executes the i + 1-th memory access instruction. The execution of the first command sequence or the second command sequence for the second bank is started without starting the execution of the first command sequence.

図１は、本発明の第１の実施形態のメモリシステムが適用されたＳＳＤの構成を説明する図である。FIG. 1 is a diagram for explaining the configuration of an SSD to which the memory system according to the first embodiment of the present invention is applied. 図２は、ＮＡＮＤコントローラとＮＡＮＤメモリとの間の接続関係をさらに詳しく説明する図である。FIG. 2 is a diagram for explaining the connection relationship between the NAND controller and the NAND memory in more detail. 図３は、メモリチップの構成を説明する図である。FIG. 3 is a diagram illustrating the configuration of the memory chip. 図４は、Ｉ／ＯおよびＲｙ／Ｂｙの状態遷移を説明する概念図である。FIG. 4 is a conceptual diagram illustrating state transitions of I / O and Ry / By. 図５−１は、コマンドシーケンスの一例を説明する図である。FIG. 5A is a diagram illustrating an example of a command sequence. 図５−２は、コマンドシーケンスの一例を説明する図である。FIG. 5B is a diagram illustrating an example of a command sequence. 図５−３は、コマンドシーケンスの一例を説明する図である。FIG. 5C is a diagram illustrating an example of a command sequence. 図６は、比較例および第１の実施形態を適用した場合の夫々において、連続してリードが実行される場合の各バンクの動作時間を説明するタイミングチャートである。FIG. 6 is a timing chart for explaining the operation time of each bank when the read is continuously executed in each of the cases where the comparative example and the first embodiment are applied. 図７は、ＮＡＮＤコントローラが備えるチャネル毎のコントローラの構成を説明する図である。FIG. 7 is a diagram illustrating the configuration of the controller for each channel provided in the NAND controller. 図８は、ＭＰＵの動作を説明するフローチャートである。FIG. 8 is a flowchart for explaining the operation of the MPU. 図９は、ＮＡＮＤコントローラが備えるチャネル毎のコントローラの動作を説明するフローチャートである。FIG. 9 is a flowchart for explaining the operation of the controller for each channel included in the NAND controller. 図１０は、比較例および第１の実施形態を適用した場合の夫々において、連続してライトが実行される場合の各バンクの動作時間を説明するタイミングチャートである。FIG. 10 is a timing chart for explaining the operation time of each bank when the write is successively executed in each of the cases where the comparative example and the first embodiment are applied. 図１１は、比較例および第１の実施形態を適用した場合の夫々において、連続してイレースが実行される場合の各バンクの動作時間を説明するタイミングチャートである。FIG. 11 is a timing chart for explaining the operation time of each bank in the case where the erase is continuously executed in each of the cases where the comparative example and the first embodiment are applied. 図１２−１は、比較例および第１の実施形態を適用した場合の夫々において、バンク毎のメモリアクセスのアクセスモードがランダムに構成されたときの各バンクの動作時間を説明するタイミングチャートである。FIG. 12A is a timing chart for explaining the operation time of each bank when the memory access access mode for each bank is randomly configured in each of the cases of applying the comparative example and the first embodiment. . 図１２−２は、比較例および第１の実施形態を適用した場合の夫々において、バンク毎のメモリアクセスのアクセスモードがランダムに構成されたときの各バンクの動作時間を説明するタイミングチャートである。FIG. 12-2 is a timing chart for explaining the operation time of each bank when the memory access access mode for each bank is randomly configured in each of the cases of applying the comparative example and the first embodiment. . 図１２−３は、比較例および第１の実施形態を適用した場合の夫々において、バンク毎のメモリアクセスのアクセスモードがランダムに構成されたときの各バンクの動作時間を説明するタイミングチャートである。FIG. 12C is a timing chart for explaining the operation time of each bank when the access mode of the memory access for each bank is randomly configured in each of the cases where the comparative example and the first embodiment are applied. . 図１３は、第１の実施形態のＳＳＤを搭載したパーソナルコンピュータの一例を示す斜視図である。FIG. 13 is a perspective view illustrating an example of a personal computer equipped with the SSD according to the first embodiment. 図１４は、ＳＳＤを搭載したパーソナルコンピュータのシステム構成例を示している。FIG. 14 shows a system configuration example of a personal computer equipped with an SSD.

以下に添付図面を参照して、実施形態にかかるメモリシステムおよびバンクインターリーブ方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。   Hereinafter, a memory system and a bank interleaving method according to embodiments will be described in detail with reference to the accompanying drawings. Note that the present invention is not limited to these embodiments.

（第１の実施形態）
図１は、本発明の第１の実施形態のメモリシステムが適用されたＳＳＤの構成を説明する図である。 (First embodiment)
FIG. 1 is a diagram for explaining the configuration of an SSD to which the memory system according to the first embodiment of the present invention is applied.

ＳＳＤ１００は、パーソナルコンピュータなどのホスト装置２００とシリアルインターフェースであるＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）規格に準拠した通信インタフェースで接続され、ホスト装置２００の外部記憶装置として機能する。なお、ＳＳＤ１００とホスト装置２００との間の通信インタフェースの規格として、ＳＡＴＡ以外の規格を採用することができる。例えば、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）規格やＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔｓ Ｉｎｔｅｒｃｏｎｎｅｃｔ） Ｅｘｐｒｅｓｓ規格を採用することができる。   The SSD 100 is connected to a host device 200 such as a personal computer via a communication interface that conforms to a SATA (Serial Advanced Technology Attachment) standard that is a serial interface, and functions as an external storage device of the host device 200. Note that a standard other than SATA can be adopted as a standard for a communication interface between the SSD 100 and the host device 200. For example, a SAS (Serial Attached SCSI) standard or a PCI (Peripheral Components Interconnect) Express standard can be adopted.

ＳＳＤ１００は、ホスト装置２００からリード／ライトされるデータを記憶する不揮発性メモリであるＮＡＮＤメモリ１と、ＳＳＤ１００のデータ転送制御を実行するデータ転送装置２と、該データ転送装置２がデータ転送のための転送データを一時格納するためのメモリであるＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３と、を備えている。ＲＡＭ３は、ＮＡＮＤメモリ１のデータキャッシュメモリとして機能し、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを採用することができる。   The SSD 100 includes a NAND memory 1 that is a nonvolatile memory that stores data read / written from the host device 200, a data transfer device 2 that executes data transfer control of the SSD 100, and the data transfer device 2 for data transfer. A RAM (Random Access Memory) 3 which is a memory for temporarily storing the transfer data. The RAM 3 functions as a data cache memory of the NAND memory 1, and for example, DRAM (Dynamic Random Access Memory), FeRAM (Ferroelectric Random Access Memory), MRAM (Magnetic Resistive Random Access) can be adopted.

データ転送装置２は、さらに、ＭＰＵ（命令生成部）４と、ＳＡＴＡコントローラ５と、ＲＡＭコントローラ６と、ＮＡＮＤコントローラ７と、を備えている。ＭＰＵ４、ＳＡＴＡコントローラ５、ＲＡＭコントローラ６およびＮＡＮＤコントローラ７は、夫々バスに接続されている。   The data transfer device 2 further includes an MPU (instruction generation unit) 4, a SATA controller 5, a RAM controller 6, and a NAND controller 7. The MPU 4, the SATA controller 5, the RAM controller 6, and the NAND controller 7 are each connected to a bus.

ＭＰＵ４は、ファームウェアを実行することによって、データ転送装置２全体の制御を実行する。ＳＡＴＡコントローラ５は、ホスト装置２００とＲＡＭ３との間のデータ転送の制御を実行する。ＲＡＭコントローラ６は、ＲＡＭ３に対するデータのリード／ライトを制御する。ＮＡＮＤコントローラ７は、ＮＡＮＤメモリ１のリード／ライト制御およびＮＡＮＤメモリ１とＲＡＭ３との間のデータ転送の制御を実行する。   The MPU 4 executes control of the entire data transfer apparatus 2 by executing the firmware. The SATA controller 5 executes control of data transfer between the host device 200 and the RAM 3. The RAM controller 6 controls reading / writing of data with respect to the RAM 3. The NAND controller 7 executes read / write control of the NAND memory 1 and control of data transfer between the NAND memory 1 and the RAM 3.

ＮＡＮＤメモリ１は、複数個（ここでは２個）の並列動作要素１ａ、１ｂによって構成されている。並列動作要素１ａ、１ｂは、夫々個別にＮＡＮＤコントローラ７に接続されている。具体的には、並列動作要素１ａは、チャネル（ｃｈ）０の配線で、並列動作要素１ｂはｃｈ１の配線で、夫々ＮＡＮＤインタフェース７に接続されている。各並列動作要素１ａ、１ｂは、バンクインターリーブが可能な複数のバンク（図１では２バンク、バンク０およびバンク１）によって構成されている。チャネル並列動作要素１ａ、１ｂ内の各々のバンクは、夫々１つのメモリチップによって構成されている。即ち、メモリチップ１０はバンク０、メモリチップ１１はバンク１を構成している。なお、夫々のバンクは、複数個のメモリチップにより構成される場合もある。   The NAND memory 1 includes a plurality (two in this case) of parallel operation elements 1a and 1b. The parallel operation elements 1 a and 1 b are individually connected to the NAND controller 7. Specifically, the parallel operation element 1a is connected to the NAND interface 7 through the channel (ch) 0 wiring, and the parallel operation element 1b is connected through the ch1 wiring. Each parallel operation element 1a, 1b is constituted by a plurality of banks (two banks, bank 0 and bank 1 in FIG. 1) capable of bank interleaving. Each bank in the channel parallel operation elements 1a and 1b is constituted by one memory chip. That is, the memory chip 10 constitutes bank 0 and the memory chip 11 constitutes bank 1. Each bank may be composed of a plurality of memory chips.

図２は、ＮＡＮＤコントローラ７とＮＡＮＤメモリ１との間の接続関係をさらに詳しく説明する図である。ＮＡＮＤコントローラ７は、並列動作要素１ａを制御するｃｈ０コントローラ（メモリ制御部）７０と、並列動作要素１ｂを制御するｃｈ１コントローラ（メモリ制御部）７１とを備えている。ｃｈ０コントローラ７０は、１つのＩ／Ｏ信号線（Ｉ／Ｏ）を備えている。このＩ／Ｏには、並列動作要素１ａが備えるメモリチップ１０、１１が共通接続されている。また、ｃｈ０コントローラ７０は、メモリチップ１０、１１の夫々と、チップイネーブル信号（ＣＥ）およびレディービジー信号（Ｒｙ／Ｂｙ）で個別に接続されている。これにより、ｃｈ０コントローラ７０は、ＣＥを個別に操作することによってアクセス先のバンクを指定することができる。また、Ｒｙ／Ｂｙの状態を確認することによって、バンクの動作中／非動作中を認識することができる。なお、ｃｈ１コントローラ７１と並列動作要素１ｂが備えるメモリチップ１０、１１との間の接続関係は、ｃｈ０コントローラ７０と並列動作要素１ａが備えるメモリチップ１０、１１との間の接続関係と同様であるので、重複する説明を省略する。   FIG. 2 is a diagram for explaining the connection relationship between the NAND controller 7 and the NAND memory 1 in more detail. The NAND controller 7 includes a ch0 controller (memory control unit) 70 that controls the parallel operation element 1a and a ch1 controller (memory control unit) 71 that controls the parallel operation element 1b. The ch0 controller 70 includes one I / O signal line (I / O). Memory chips 10 and 11 included in the parallel operation element 1a are commonly connected to this I / O. The ch0 controller 70 is individually connected to each of the memory chips 10 and 11 by a chip enable signal (CE) and a ready / busy signal (Ry / By). As a result, the ch0 controller 70 can designate the bank to be accessed by individually operating the CE. Further, by confirming the state of Ry / By, it is possible to recognize whether the bank is operating / not operating. The connection relationship between the ch1 controller 71 and the memory chips 10 and 11 included in the parallel operation element 1b is the same as the connection relationship between the ch0 controller 70 and the memory chips 10 and 11 included in the parallel operation element 1a. Therefore, the overlapping description is omitted.

図３は、メモリチップ１０、１１の構成を説明する図である。なお、メモリチップ１０およびメモリチップ１１は同じ構成を備えているので、ここでは代表としてメモリチップ１０について説明する。   FIG. 3 is a diagram illustrating the configuration of the memory chips 10 and 11. Since the memory chip 10 and the memory chip 11 have the same configuration, the memory chip 10 will be described as a representative here.

メモリチップ１０は、メモリセルアレイ１１５及びその周辺回路を備える。メモリセルアレイ１１５は、複数のブロックBLOCK1-BLOCKnを備えて構成されている。各ブロックの構成は、複数のメモリセルトランジスタＭＣ、ワード線ＷＬ、ビット線ＢＬ等を含むものである。各ブロック中のメモリセルトランジスタＭＣ中のデータは、一括して消去される。メモリセルトランジスタ単位及びページ単位でのデータ消去はできない。すなわち、個々のブロックが最小の消去単位となる。   The memory chip 10 includes a memory cell array 115 and its peripheral circuits. The memory cell array 115 includes a plurality of blocks BLOCK1-BLOCKn. Each block includes a plurality of memory cell transistors MC, a word line WL, a bit line BL, and the like. Data in the memory cell transistors MC in each block is erased collectively. Data erasure cannot be performed in memory cell transistor units or page units. That is, each block is the minimum erase unit.

周辺回路は、センスアンプ１１４、入出力制御回路１０４、ロジックコントロール回路１０５等を備える。   The peripheral circuit includes a sense amplifier 114, an input / output control circuit 104, a logic control circuit 105, and the like.

センスアンプ１１４は、ビット線ＢＬを介してメモリセルアレイ１１５内のメモリセル（メモリセルトランジスタＭＣ）のデータを読み出し、ビット線ＢＬを介してメモリセルアレイ１１５内のメモリセルの状態を検出する。   The sense amplifier 114 reads the data of the memory cell (memory cell transistor MC) in the memory cell array 115 via the bit line BL, and detects the state of the memory cell in the memory cell array 115 via the bit line BL.

データキャッシュ１１３は、センスアンプ１１４から読み出されたデータまたはセンスアンプ１１４に供給されるデータを一時的に保持する。   The data cache 113 temporarily holds data read from the sense amplifier 114 or data supplied to the sense amplifier 114.

カラムデコーダ１１２は、メモリチップ１０の外部からＩ／Ｏを介して供給されたアドレス信号に基づいて、特定のビット線ＢＬ、センスアンプ等を選択する。   The column decoder 112 selects a specific bit line BL, sense amplifier, and the like based on an address signal supplied from the outside of the memory chip 10 via the I / O.

カラムアドレスバッファ１１１は、アドレス信号を一時的に保持し、カラムデコーダ１１２に供給する。   The column address buffer 111 temporarily holds an address signal and supplies it to the column decoder 112.

ロウアドレスデコーダ１１６は、データ読み出し、書き込み、あるいは消去に必要な種々の電圧を電圧生成回路１０６から受け取り、そのような電圧をアドレス信号に基づいて特定のワード線ＷＬに印加する。   The row address decoder 116 receives various voltages necessary for data reading, writing, or erasing from the voltage generation circuit 106 and applies such voltages to a specific word line WL based on an address signal.

ロウアドレスバッファデコーダ１１７は、アドレス信号を一時的に保持し、ロウアドレスデコーダ１１６に供給する。   The row address buffer decoder 117 temporarily holds an address signal and supplies it to the row address decoder 116.

電圧生成回路１０６は、基準電源電圧ＶＳＳ、ＶＣＣ、電圧ＶＳＳＱ、ＶＣＣＱ等を受け取り、これらからデータ書き込み、読み出し、消去等に必要な電圧を生成する。   The voltage generation circuit 106 receives reference power supply voltages VSS, VCC, voltages VSSQ, VCCQ, and the like, and generates voltages necessary for data writing, reading, erasing, and the like from these.

入出力制御回路１０４は、ＩＯ端子を介して、メモリチップ１０の動作を制御する種々のコマンド、アドレス信号、書き込みデータを受け取り、また読み出しデータを出力する。入出力制御回路１０４から出力されたアドレス信号は、アドレスレジスタ１０２によってラッチされる。ラッチされたアドレス信号は、カラムアドレスバッファ１１１及びロウアドレスバッファデコーダ１１７に供給される。入出力制御回路１０４から出力されたコマンドは、コマンドレジスタ１０３によってラッチされる。ステータスレジスタ１０１は、入出力制御回路１０４のための種々のステータスについての値を保持する。   The input / output control circuit 104 receives various commands, address signals, and write data for controlling the operation of the memory chip 10 via the IO terminal, and outputs read data. The address signal output from the input / output control circuit 104 is latched by the address register 102. The latched address signal is supplied to the column address buffer 111 and the row address buffer decoder 117. The command output from the input / output control circuit 104 is latched by the command register 103. The status register 101 holds values for various statuses for the input / output control circuit 104.

メモリチップ１０は、外部インターフェイス（ＮＡＮＤ Ｉ／Ｆ）として、コマンド、アドレス、データ入出力用のＩＯ端子、動作を制御するための種々の制御信号を外部から受け取る。制御信号には、例えばＣＥ、コマンドラッチイネーブル（ＣＬＥ）、アドレスラッチイネーブル（ＡＬＥ）、リードイネーブル（ＲＥ及び／ＲＥ）、ライトイネーブル（ＷＥ及び／ＷＥ）、ライトプロテクト（ＷＰ）、クロック（ＤＱＳ、／ＤＱＳ）が含まれる。なお、ＣＬＥ、ＡＬＥ、ＲＥ、／ＲＥ、ＷＥ、／ＷＥ、ＷＰ、ＤＱＳ、および／ＤＱＳは、ＣＥやＲｙ／Ｂｙと同様に、ｃｈ０コントローラ７０と一対一で接続されている。   As an external interface (NAND I / F), the memory chip 10 receives commands, addresses, IO terminals for data input / output, and various control signals for controlling operations from the outside. For example, CE, command latch enable (CLE), address latch enable (ALE), read enable (RE and / RE), write enable (WE and / WE), write protect (WP), clock (DQS, / DQS). Note that CLE, ALE, RE, / RE, WE, / WE, WP, DQS, and / DQS are connected to the ch0 controller 70 on a one-to-one basis, similar to CE and Ry / By.

これらの制御信号は、対応する端子において受け取られ、ロジックコントロール回路１０５に供給される。ロジックコントロール回路１０５は、制御信号に基づいて、入出力制御回路１０４を制御して、端子ＩＯ上の信号をコマンド、アドレス、またはデータとして入出力制御回路１０４を介してアドレスレジスタ１０２、コマンドレジスタ１０３、データキャッシュ１１３等に到達することを許可したり禁止したりする。また、ロジックコントロール回路１０５は、コマンドレジスタ１０３から、ラッチされたコマンドを受け取る。   These control signals are received at corresponding terminals and supplied to the logic control circuit 105. The logic control circuit 105 controls the input / output control circuit 104 based on the control signal, and the address register 102 and the command register 103 via the input / output control circuit 104 using the signal on the terminal IO as a command, address, or data. The access to the data cache 113 or the like is permitted or prohibited. The logic control circuit 105 receives the latched command from the command register 103.

制御信号のうち、ＷＥ端子はデータ入力用クロックを供給し、ＲＥ端子はデータ出力用クロックを供給し、ＤＱＳ端子はデータ入出力用クロックを伝送し、ＣＬＥ端子はデータ入力をコマンドとして入力するイネーブル用であり、ＡＬＥ端子はデータ入力をアドレスとして入力するイネーブル用であり、ＣＥ端子はデータ入出力等全般の機能を有効化するためである。   Among the control signals, the WE terminal supplies a data input clock, the RE terminal supplies a data output clock, the DQS terminal transmits a data input / output clock, and the CLE terminal enables data input as a command. The ALE terminal is used for enabling data input as an address, and the CE terminal is used for enabling general functions such as data input / output.

また、Ｒｙ／Ｂｙ端子はメモリチップ１０の内部動作状態を示し、ＷＰ端子は誤書き込み防止用の書き込み防止信号を伝送し、Ｖｃｃ／Ｖｓｓ／Ｖｃｃｑ／Ｖｓｓｑ端子等は電力供給用である。また、本実施形態では、高速インタフェースにてデータ伝送を実現する際に利用される端子（Toggle）として、ＲＥ端子、ＷＥ端子、ＤＱＳ端子には、各々相補信号を伝送する／ＲＥ端子、／ＷＥ端子、／ＤＱＳ端子が存在する。   The Ry / By terminal indicates an internal operation state of the memory chip 10, the WP terminal transmits a write prevention signal for preventing erroneous writing, and the Vcc / Vss / Vccq / Vssq terminals and the like are for supplying power. Further, in this embodiment, as terminals (Toggle) used when data transmission is realized by a high-speed interface, the RE terminal, the WE terminal, and the DQS terminal respectively transmit complementary signals to the / RE terminal and / WE. Terminal, / DQS terminal exists.

なお、ロジックコントロール回路１０５は、レディ／ビジー信号（Ｒｙ／Ｂｙ）の出力を司る。具体的には、ロジックコントロール回路１０５は、メモリチップ１０がビジー状態の間、ビジー信号を出力する。   The logic control circuit 105 controls the output of a ready / busy signal (Ry / By). Specifically, the logic control circuit 105 outputs a busy signal while the memory chip 10 is busy.

レディ／ビジー回路（ＲＹ／ＢＹ）１０７は、ロジックコントロール回路１０５の制御を受けて、スイッチトランジスタを介して、Ｒｙ／Ｂｙ信号をメモリチップ１０の外部に通知する。   The ready / busy circuit (RY / BY) 107 receives the control of the logic control circuit 105 and notifies the Ry / By signal to the outside of the memory chip 10 via the switch transistor.

図４は、並列動作要素１ａに属するメモリチップ１０に対するメモリアクセスが実行される際のｃｈ０コントローラ７０とメモリチップ１０とを接続するＩ／ＯおよびＲｙ／Ｂｙ０の状態遷移を説明する概念図である。本図の上段は、Ｉ／Ｏの状態遷移、下段はＲｙ／Ｂｙ０の状態遷移を示している。なお、ＨｉのＲｙ／Ｂｙ０はＲｙ状態を示し、ＬｏｗのＲｙ／ＢｙはＢｙ状態を示すものとする。図示するように、メモリチップ１０に対するメモリアクセスは、第１コマンドシーケンス２１と第２コマンドシーケンス２２とを含んで構成される。第１コマンドシーケンス２１が実行完了すると、メモリチップ１０は、内部で、第１コマンドシーケンス２１に対応する内部処理（バンク内処理）２３を実行する。メモリチップ１０は、内部処理を実行している最中には、Ｒｙ／ＢｙをＬｏｗに遷移せしめる。第１コマンドシーケンス２１および第２コマンドシーケンス２２が夫々どのようなコマンドによって構成されるかは、アクセスモード（リード、ライト、イレース）毎に予め定められている。   FIG. 4 is a conceptual diagram illustrating state transitions of I / O and Ry / By0 that connect the ch0 controller 70 and the memory chip 10 when a memory access to the memory chip 10 belonging to the parallel operation element 1a is executed. . The upper part of the figure shows the I / O state transition, and the lower part shows the Ry / By0 state transition. Note that Hi Ry / By0 indicates the Ry state, and Low Ry / By indicates the By state. As shown in the figure, memory access to the memory chip 10 includes a first command sequence 21 and a second command sequence 22. When the execution of the first command sequence 21 is completed, the memory chip 10 internally executes an internal process (in-bank process) 23 corresponding to the first command sequence 21. The memory chip 10 changes Ry / By to Low during execution of internal processing. It is predetermined for each access mode (read, write, erase) what kind of commands each of the first command sequence 21 and the second command sequence 22 is configured.

図５−１〜図５−３は、コマンドシーケンスの一例を説明する図である。図５−１はリードを実行するためのコマンドシーケンスを示している。リードモードにおいては、ｃｈ０コントローラ７０は、メモリチップ１０に対し、アクセスモードがリードであることを示すリードコマンドＣ０と、リードアドレス（ａｄｒ）と、リードデータ準備コマンドＣ１とを順次発行する。リードコマンドＣ０、リードアドレス、およびリードデータ準備コマンドＣ１は、リードを実行するための第１コマンドシーケンス２１を構成する。メモリチップ１０は、リードデータ準備コマンドＣ１を受信すると、メモリセルアレイ１１５におけるリードアドレスにより指定された位置からリードデータを読み出して、読み出したリードデータをデータキャッシュ１１３に格納する。なお、このメモリチップ１０による内部処理をリードデータ準備処理ということとする。メモリチップ１０は、リードデータ準備処理を実行中の期間（ｔＲ）だけ、Ｒｙ／Ｂｙ０をＢｙに遷移せしめる。   5A to 5C are diagrams for explaining an example of the command sequence. FIG. 5A shows a command sequence for executing a read. In the read mode, the ch0 controller 70 sequentially issues to the memory chip 10 a read command C0 indicating that the access mode is read, a read address (adr), and a read data preparation command C1. The read command C0, the read address, and the read data preparation command C1 constitute a first command sequence 21 for executing a read. When the memory chip 10 receives the read data preparation command C 1, the memory chip 10 reads the read data from the position specified by the read address in the memory cell array 115 and stores the read data in the data cache 113. The internal processing by the memory chip 10 is referred to as read data preparation processing. The memory chip 10 changes Ry / By0 to By only during the period (tR) during which the read data preparation process is being executed.

リードデータ準備処理が完了したことによってメモリチップ１０がＲｙ／Ｂｙ０をＲｙに遷移せしめると、ｃｈ０コントローラ７０は、メモリチップ１０にデータ転送コマンドＣ２を入力し、データ転送コマンドＣ２を受信したメモリチップ１０は、データキャッシュ１１３上のリードデータ（ｄａｔａ）をＩ／Ｏに確保されたデータ転送用の帯域幅毎に区切ってメモリチップ１０に逐次送信する。なお、データの送信は、具体的には、ｃｈ０コントローラ７０がＲＥをトグルし、メモリチップ１０は、ＲＥに同期して入出力制御回路１０４が有するバッファをデータ転送用の帯域幅毎のリードデータで更新することによって実現される。ｃｈ０コントローラ７０は、ＤＱＳをラッチ信号として用いてリードデータをラッチする。データ転送コマンドＣ２およびＲＥのトグル処理は、リードを実行するための第２コマンドシーケンス２２を構成する。   When the memory chip 10 shifts Ry / By0 to Ry due to the completion of the read data preparation process, the ch0 controller 70 inputs the data transfer command C2 to the memory chip 10 and receives the data transfer command C2. Divides the read data (data) on the data cache 113 for each data transfer bandwidth secured in the I / O, and sequentially transmits it to the memory chip 10. Specifically, for the data transmission, the ch0 controller 70 toggles the RE, and the memory chip 10 reads the buffer of the input / output control circuit 104 in synchronization with the RE for each bandwidth for data transfer. It is realized by updating with. The ch0 controller 70 latches the read data using DQS as a latch signal. The toggle processing of the data transfer commands C2 and RE constitutes a second command sequence 22 for executing a read.

図５−２は、ライトを実行するためのコマンドシーケンスを示している。ライトモードにおいては、ｃｈ０コントローラ７０は、アクセスモードがライトモードであることを示すライトコマンドＣ３と、ライトアドレス（ａｄｒ）と、ライトデータ（ｄａｔａ）と、プログラム処理開始コマンドＣ４と、をメモリチップ１０に送信する。メモリチップ１０は、送られてきたライトデータをデータキャッシュ１１３に格納する。そして、メモリチップ１０は、プログラム処理開始コマンドＣ４を受信すると、データキャッシュ１１３に格納されたライトデータをメモリセルアレイ１１５におけるライトアドレスにより指定されたページにプログラムし、プログラムされたリードデータをベリファイする。なお、このメモリチップ１０による内部処理をプログラム処理ということとする。メモリチップ１０は、プログラム処理を実行中の期間（ｔＰｒｏｇ）だけ、Ｒｙ／Ｂｙ０をＢｙに遷移せしめる。   FIG. 5B shows a command sequence for executing the write. In the write mode, the ch0 controller 70 sends the write command C3 indicating that the access mode is the write mode, the write address (adr), the write data (data), and the program processing start command C4 to the memory chip 10. Send to. The memory chip 10 stores the sent write data in the data cache 113. When the memory chip 10 receives the program processing start command C4, the memory chip 10 programs the write data stored in the data cache 113 into the page specified by the write address in the memory cell array 115, and verifies the programmed read data. The internal processing by the memory chip 10 is referred to as program processing. The memory chip 10 changes Ry / By0 to By only during a period (tProg) during which program processing is being executed.

プログラム処理が完了したことによってメモリチップ１０がＲｙ／Ｂｙ０をＲｙに遷移せしめると、ｃｈ０コントローラ７０は、メモリチップ１０にステータスリードコマンドＣ５を送信するとともに、ＲＥをトグルする。メモリチップ１０は、ＲＥを使用して、プログラム処理が成功したか否かを示すステータス情報（ｓｔａｔｕｓ）を入出力制御回路１０４のバッファに格納する。ｃｈ０コントローラ７０は、バッファに格納されたステータス情報を読み、プログラム処理の完了／非完了を認識する。ステータスリードコマンドＣ５およびステータス情報をバッファに用意せしめるためのＲＥのトグル処理は、ライトを実行するための第２コマンドシーケンス２２を構成する。   When the memory chip 10 transitions Ry / By0 to Ry due to the completion of the program processing, the ch0 controller 70 transmits a status read command C5 to the memory chip 10 and toggles RE. The memory chip 10 uses the RE to store status information (status) indicating whether the program processing has been successful in the buffer of the input / output control circuit 104. The ch0 controller 70 reads the status information stored in the buffer and recognizes the completion / non-completion of the program processing. The RE toggle process for preparing the status read command C5 and the status information in the buffer constitutes the second command sequence 22 for executing the write.

図５−３は、イレースを実行するためのコマンドシーケンスを示している。イレースモードにおいては、ｃｈ０コントローラ７０は、アクセスモードがイレースモードであることを示すイレースコマンドＣ６と、イレースアドレス（ａｄｒ）と、イレース処理開始コマンドＣ７とをメモリチップ１０に送信する。イレースコマンドＣ５、イレースアドレス、イレース処理開始コマンドＣ７は、イレースを実行するための第１コマンドシーケンス２１を構成する。メモリチップ１０は、イレース処理開始コマンドＣ７を受信すると、イレースアドレスにより指定されたブロックをイレースするイレース処理を実行する。メモリチップ１０は、プログラム処理を実行中の期間（ｔＥｒａｓｅ）だけ、Ｒｙ／Ｂｙ０をＢｙに遷移せしめる。   FIG. 5C shows a command sequence for executing erase. In the erase mode, the ch0 controller 70 transmits an erase command C6 indicating that the access mode is the erase mode, an erase address (adr), and an erase process start command C7 to the memory chip 10. The erase command C5, the erase address, and the erase process start command C7 constitute a first command sequence 21 for executing erase. When receiving the erase process start command C7, the memory chip 10 executes an erase process for erasing the block specified by the erase address. The memory chip 10 causes Ry / By0 to transition to By only during a period during which program processing is being executed (tErase).

イレース処理が完了したことによってメモリチップ１０がＲｙ／Ｂｙ０をＲｙに遷移せしめると、ｃｈ０コントローラ７０は、ライトモード時と同じように、ステータスリードコマンドＣ５をメモリチップ１０に送信し、メモリチップ１０は、ステータス情報（ｓｔａｔｕｓ）をｃｈ０コントローラ７０に送信する。ステータスリードコマンドＣ５およびステータス情報をバッファに用意せしめるためのＲＥのトグル処理は、イレースを実行するための第２コマンドシーケンス２２を構成する。   When the memory chip 10 changes Ry / By0 to Ry due to the completion of the erase process, the ch0 controller 70 transmits a status read command C5 to the memory chip 10 as in the write mode, and the memory chip 10 The status information (status) is transmitted to the ch0 controller 70. The RE toggle process for preparing the status read command C5 and the status information in the buffer constitutes a second command sequence 22 for executing the erase.

ここで、本発明の実施形態と比較される技術（以降、比較例）によれば、ｃｈ０コントローラ７０は、第２コマンドシーケンス２２の実行が完了したタイミングをバンク切り替えのタイミングとしてバンクインターリーブを実行する。これに対して、本発明の実施形態では、ｃｈ０コントローラ７０は、あるバンクに対する第２コマンドシーケンス２２を実行した後、同一のバンクに対する次のメモリアクセスにかかる第１コマンドシーケンス２１を連続して実行し、第１コマンドシーケンス２１が完了したタイミングをバンク切り替えのタイミングとする。例えば、メモリチップ１０に対する第１コマンドシーケンス２１が完了した後、メモリチップ１０において第１コマンドシーケンス２１に対応する内部処理２３が開始されるが、ｃｈ０コントローラ７０は、この内部処理が実行されている最中に、メモリチップ１１に対して第１コマンドシーケンス２１の実行を開始することができる。   Here, according to the technique compared to the embodiment of the present invention (hereinafter referred to as a comparative example), the ch0 controller 70 executes bank interleaving using the timing at which the execution of the second command sequence 22 is completed as the bank switching timing. . On the other hand, in the embodiment of the present invention, the ch0 controller 70 continuously executes the first command sequence 21 related to the next memory access to the same bank after executing the second command sequence 22 for a certain bank. The timing at which the first command sequence 21 is completed is set as the bank switching timing. For example, after the first command sequence 21 for the memory chip 10 is completed, the internal processing 23 corresponding to the first command sequence 21 is started in the memory chip 10, and the ch0 controller 70 is executing this internal processing. In the middle, execution of the first command sequence 21 on the memory chip 11 can be started.

図６は、比較例にかかるバンクインターリーブ方法を実行した場合と第１の実施形態にかかるバンクインターリーブ方法を実行した場合の夫々において、連続してリードが実行される場合の各バンクの動作時間を説明するタイミングチャートである。この図の例においては、バンク０、１の夫々に対し、２回のリードが実行されている。リードモードにおいては、第２コマンドシーケンス２２は、リードデータの転送を含んでいるため、第１コマンドシーケンス２１よりも長い時間を必要とする。比較例にかかるバンクインターリーブ方法は、一方のバンクにかかる第１コマンドシーケンス２１の実行時間を他方のバンクにかかるリードデータ準備処理の実行時間（ｔＲ）とを重ねることで転送効率の向上を図っている。これに対して、第１の実施形態のバンクインターリーブ方法は、一方のバンクにかかる第２コマンドシーケンス２２の実行時間と他方のバンクにかかるリードデータ準備処理の実行時間（ｔＲ）とを重ねることができる。その結果、バンク０、１の実行時間が、ともに、比較例に比べて短縮されている。即ち、第１の実施形態のバンクインターリーブ方法を実行することによって、比較例に比べて、バンク０およびバンク１の転送効率を共に向上せしめることができる。   FIG. 6 shows the operation time of each bank when the read is executed continuously in each of the case where the bank interleaving method according to the comparative example is executed and the case where the bank interleaving method according to the first embodiment is executed. It is a timing chart to explain. In the example of this figure, two reads are executed for each of the banks 0 and 1. In the read mode, the second command sequence 22 includes transfer of read data, and therefore requires a longer time than the first command sequence 21. In the bank interleaving method according to the comparative example, the execution time of the first command sequence 21 applied to one bank is overlapped with the execution time (tR) of the read data preparation process applied to the other bank to improve transfer efficiency. Yes. In contrast, in the bank interleaving method of the first embodiment, the execution time of the second command sequence 22 applied to one bank and the execution time (tR) of the read data preparation process applied to the other bank can be overlapped. it can. As a result, the execution times of the banks 0 and 1 are both shortened compared to the comparative example. That is, by executing the bank interleaving method of the first embodiment, both the transfer efficiency of the bank 0 and the bank 1 can be improved as compared with the comparative example.

図７は、ｃｈ０コントローラ７０およびｃｈ１コントローラ７１の構成を説明する図である。なお、ｃｈ０コントローラ７０およびｃｈ１コントローラ７１は共に同じ構成を備えているので、ここではｃｈ０コントローラ７０について説明し、重複する説明を省略する。   FIG. 7 is a diagram illustrating the configuration of the ch0 controller 70 and the ch1 controller 71. Since both the ch0 controller 70 and the ch1 controller 71 have the same configuration, only the ch0 controller 70 will be described here, and a duplicate description will be omitted.

図示するように、ｃｈ０コントローラ７０は、バンク０用キュー９０、バンク１用キュー９１、バンク制御部９２、およびＮＡＮＤインタフェース（Ｉ／Ｆ）制御部９３を備えている。   As illustrated, the ch0 controller 70 includes a bank 0 queue 90, a bank 1 queue 91, a bank control unit 92, and a NAND interface (I / F) control unit 93.

バンク０用キュー９０は、並列動作要素１ａのバンク０に対する命令９００が、バンク１用キュー９１は、並列動作要素１ａのバンク１に対する命令９１０が、夫々エンキューされる。キュー９０、９１にエンキューされる個々の命令９００、９１０は、アクセスモードの指定およびアクセス先のアドレスの他に、第１の実施形態のバンクインターリーブを実行するか否かを指定する連続投入フラグ１０００を備えている。なお、命令９００、９１０は、ＭＰＵ４によってホスト装置２００からの要求に基づいて生成される。ＭＰＵは、生成した命令９００、９１０をキュー９０またはキュー９１に振り分けて投入する。   In the bank 0 queue 90, the instruction 900 for the bank 0 of the parallel operation element 1a is enqueued, and in the bank 1 queue 91, the instruction 910 for the bank 1 of the parallel operation element 1a is enqueued. The individual instructions 900 and 910 enqueued in the queues 90 and 91 include a continuous input flag 1000 that specifies whether or not to execute the bank interleave of the first embodiment, in addition to the designation of the access mode and the address of the access destination. It has. The instructions 900 and 910 are generated by the MPU 4 based on a request from the host device 200. The MPU distributes the generated instructions 900 and 910 to the queue 90 or the queue 91 and inputs them.

バンク制御部９２は、キュー切り替え部９４および進捗管理部９５を備えている。また、ＮＡＮＤ Ｉ／Ｆ制御部９３は、ＮＡＮＤコマンド生成部９６およびコマンドシーケンス管理部９７を備えている。   The bank control unit 92 includes a queue switching unit 94 and a progress management unit 95. The NAND I / F control unit 93 includes a NAND command generation unit 96 and a command sequence management unit 97.

キュー切り替え部９４は、例えばデマルチプレクサによって構成される。キュー切り替え部９４は、進捗管理部９５からの選択信号に基づいて、進捗管理部９５の接続先のキューをバンク０用のキュー９０とバンク１用のキュー９１との間で切り替える。   The queue switching unit 94 is configured by a demultiplexer, for example. The queue switching unit 94 switches the connection destination queue of the progress management unit 95 between the queue 90 for the bank 0 and the queue 91 for the bank 1 based on the selection signal from the progress management unit 95.

進捗管理部９５は、キュー９０、９１に格納されている命令９００、９１０の読み出し、消去、命令の有無の確認を行う。進捗管理部９５は、アクセス先のキューを変更する際には、キュー切り替え部９４に供給する選択信号を切り替える。進捗管理部９５は、キュー９０、９１から読み出した命令９００、９１０に基づいて、第１コマンドシーケンス２１を示す第１識別子と第２コマンドシーケンス２２を示す第２識別子とを生成し、生成した第１識別子および第２識別子を、順次、ＮＡＮＤコマンド生成部９６に入力する。進捗管理部９５は、バンク毎のＲｙ／Ｂｙ信号と、コマンドシーケンス管理部９７からのコマンドシーケンス完了信号と、キュー９０、９１に命令９００、９１０が格納されているか否かの判断と、実行中の命令９００、９１０に後続する命令９００、９１０の連続投入フラグ１０００とに基づいて、コマンドシーケンス毎の入力タイミングを調整する。   The progress management unit 95 reads and erases the instructions 900 and 910 stored in the queues 90 and 91, and checks the presence / absence of the instruction. The progress management unit 95 switches the selection signal supplied to the queue switching unit 94 when changing the access destination queue. The progress management unit 95 generates a first identifier indicating the first command sequence 21 and a second identifier indicating the second command sequence 22 based on the instructions 900 and 910 read from the queues 90 and 91, and generates the generated first identifier. The first identifier and the second identifier are sequentially input to the NAND command generation unit 96. The progress management unit 95 determines the Ry / By signal for each bank, the command sequence completion signal from the command sequence management unit 97, whether or not the instructions 900 and 910 are stored in the queues 90 and 91, and executing. The input timing for each command sequence is adjusted on the basis of the continuous input flag 1000 of the instructions 900 and 910 following the instructions 900 and 910.

ＮＡＮＤコマンド生成部９６は、進捗管理部９５から識別子が入力されたとき、入力された識別子に対応するコマンドシーケンスを生成し、生成したコマンドシーケンスをコマンドシーケンス管理部９７に入力する。   When an identifier is input from the progress management unit 95, the NAND command generation unit 96 generates a command sequence corresponding to the input identifier, and inputs the generated command sequence to the command sequence management unit 97.

コマンドシーケンス管理部９７は、入力されたコマンドシーケンスをメモリチップ１０、１に送信する。コマンドシーケンスがリードデータの受信を伴う場合には、リードデータの受信も実行する。コマンドシーケンス管理部９７は、入力されたコマンドシーケンスを実行完了すると、コマンドシーケンス完了信号を進捗管理部９５に入力する。   The command sequence management unit 97 transmits the input command sequence to the memory chips 10 and 1. If the command sequence involves reception of read data, reception of read data is also executed. When the command sequence management unit 97 completes execution of the input command sequence, the command sequence management unit 97 inputs a command sequence completion signal to the progress management unit 95.

図８は、ＭＰＵ４の動作を説明するフローチャートである。ＭＰＵ４は、ＳＡＴＡコントローラ５がホスト装置２００から要求（リード要求、ライト要求、イレース要求）を受信したか否かを判定する（ステップＳ１）。ＳＡＴＡコントローラ５が要求を受信していない場合には（ステップＳ１、Ｎｏ）、ＭＰＵ４は、ステップＳ１の処理を再び実行する。ＳＡＴＡコントローラ５が要求を受信した場合（ステップＳ１、Ｙｅｓ）、ＭＰＵ４は、ＳＡＴＡコントローラ５が受信した要求に応じた命令を生成し（ステップＳ２）、生成した命令をバンク０用キュー９０およびバンク１用キュー９１に振り分けて格納する（ステップＳ３）。そして、ＭＰＵ４は、ステップＳ１の処理を再び実行する。   FIG. 8 is a flowchart for explaining the operation of the MPU 4. The MPU 4 determines whether or not the SATA controller 5 has received a request (read request, write request, erase request) from the host device 200 (step S1). When the SATA controller 5 has not received the request (No at Step S1), the MPU 4 executes the process at Step S1 again. When the SATA controller 5 receives the request (step S1, Yes), the MPU 4 generates an instruction corresponding to the request received by the SATA controller 5 (step S2), and the generated instruction is stored in the bank 0 queue 90 and the bank 1 The data is sorted and stored in the queue 91 (step S3). And MPU4 performs the process of step S1 again.

図９は、ＮＡＮＤコントローラ７が備えるチャネル毎のコントローラ７０、７１の動作を説明するフローチャートである。ｃｈ０コントローラ７０およびｃｈ１コントローラ７１は共に同じ構成を備えているので、ここではｃｈ０コントローラ７０について説明し、重複する説明を省略する。   FIG. 9 is a flowchart for explaining the operation of the controllers 70 and 71 for each channel provided in the NAND controller 7. Since both the ch0 controller 70 and the ch1 controller 71 have the same configuration, only the ch0 controller 70 will be described here, and a duplicate description will be omitted.

まず、進捗管理部９５は、キュー切り替え部９４に入力する選択信号を操作して、バンク０用キュー９０を選択する（ステップＳ１１）。そして、進捗管理部９５は、バンク０用キュー９０に命令９００があるか否かを判定する（ステップＳ１２）。バンク０用キュー９０に命令９００がある場合（ステップＳ１２、Ｙｅｓ）、その命令９００が読み出し済みでない場合には、進捗管理部９５は、その命令９００を読み出して命令９００に対応する第１識別子および第２識別子を生成しておく。   First, the progress management unit 95 operates the selection signal input to the queue switching unit 94 to select the bank 0 queue 90 (step S11). Then, the progress management unit 95 determines whether or not the instruction 900 is in the bank 0 queue 90 (step S12). When there is an instruction 900 in the bank 0 queue 90 (step S12, Yes), if the instruction 900 has not been read, the progress management unit 95 reads the instruction 900 and reads the first identifier corresponding to the instruction 900 and A second identifier is generated.

続いて、進捗管理部９５は、Ｒｙ／Ｂｙ０がＢｙを示しているか否かを判定する（ステップＳ１３）。Ｒｙ／Ｂｙ０がＢｙではなくＲｙを示している場合（ステップＳ１３、Ｎｏ）、進捗管理部９５は、メモリチップ１０が第１コマンドシーケンス２１を実行済みであるか否かを判定する（ステップＳ１４）。メモリチップ１０が第１コマンドシーケンス２１を実行していない場合（ステップＳ１４、Ｎｏ）、進捗管理部９５は、メモリチップ１０に第１コマンドシーケンス２１を実行せしめる（ステップＳ１５）。具体的には、進捗管理部９５は、生成した第１識別子をＮＡＮＤコマンド生成部９６に入力し、ＮＡＮＤコマンド生成部９６は入力された第１識別子に基づいて第１コマンドシーケンス２１を生成する。コマンドシーケンス管理部９７は、メモリチップ１０に対し、ＮＡＮＤコマンド生成部９６が生成した第１コマンドシーケンス２１を実行し、第１コマンドシーケンス２１の実行を完了すると、シーケンス実行完了信号を進捗管理部９５に送信する。進捗管理部９５は、第１識別子を送信した後にシーケンス実行完了信号を受信したか否かを判定することによって、第１コマンドシーケンス２１が実行済みであるか否かを判定することができる。   Subsequently, the progress management unit 95 determines whether Ry / By0 indicates By (step S13). When Ry / By0 indicates Ry instead of By (step S13, No), the progress management unit 95 determines whether or not the memory chip 10 has executed the first command sequence 21 (step S14). . When the memory chip 10 does not execute the first command sequence 21 (step S14, No), the progress management unit 95 causes the memory chip 10 to execute the first command sequence 21 (step S15). Specifically, the progress management unit 95 inputs the generated first identifier to the NAND command generation unit 96, and the NAND command generation unit 96 generates the first command sequence 21 based on the input first identifier. The command sequence management unit 97 executes the first command sequence 21 generated by the NAND command generation unit 96 for the memory chip 10 and completes the execution of the first command sequence 21, and sends a sequence execution completion signal to the progress management unit 95. Send to. The progress management unit 95 can determine whether or not the first command sequence 21 has been executed by determining whether or not the sequence execution completion signal has been received after transmitting the first identifier.

メモリチップ１０が第１コマンドシーケンス２１を実行済みである場合（ステップＳ１４、Ｙｅｓ）、進捗管理部９５は、メモリチップ１０に第２コマンドシーケンス２２を実行せしめる（ステップＳ１６）。具体的には、進捗管理部９５は、生成した第２識別子をＮＡＮＤコマンド生成部９６に入力し、ＮＡＮＤコマンド生成部９６は入力された第２識別子に基づいて第２コマンドシーケンス２２を生成する。コマンドシーケンス管理部９７は、メモリチップ１０に対し、ＮＡＮＤコマンド生成部９６が生成した第２コマンドシーケンス２１を実行し、第２コマンドシーケンス２１の実行を完了すると、シーケンス実行完了信号を進捗管理部９５に送信する。進捗管理部９５は、第２識別子を送信した後にシーケンス実行完了信号を受信したか否かを判定することによって、第１コマンドシーケンス２１が実行済みであるか否かを判定することができる。   When the memory chip 10 has already executed the first command sequence 21 (step S14, Yes), the progress management unit 95 causes the memory chip 10 to execute the second command sequence 22 (step S16). Specifically, the progress management unit 95 inputs the generated second identifier to the NAND command generation unit 96, and the NAND command generation unit 96 generates the second command sequence 22 based on the input second identifier. The command sequence management unit 97 executes the second command sequence 21 generated by the NAND command generation unit 96 for the memory chip 10, and when the execution of the second command sequence 21 is completed, sends a sequence execution completion signal to the progress management unit 95. Send to. The progress management unit 95 can determine whether or not the first command sequence 21 has been executed by determining whether or not the sequence execution completion signal has been received after transmitting the second identifier.

進捗管理部９５は、第２コマンドシーケンス２２の実行が完了した後、バンク０用キュー９０から、ステップＳ１６の処理により実行済みとなった命令９００を削除し（ステップＳ１７）、別のキュー、即ちバンク１用キュー９１に、命令９１０が存在するか否かを判定する（ステップＳ１８）。ステップＳ１８を実行する際には、進捗管理部９５は、一時的にキュー切り替え部９４にキューを切り替えさせる。バンク１用キュー９１に命令９１０が存在する場合（ステップＳ１８、Ｙｅｓ）、進捗管理部９５は、バンク０用キュー９０に次の命令９００が存在するか否かを判定する（ステップＳ１９）。   After the execution of the second command sequence 22 is completed, the progress management unit 95 deletes the instruction 900 that has been executed by the process of step S16 from the bank 0 queue 90 (step S17), and another queue, that is, It is determined whether or not the instruction 910 exists in the bank 1 queue 91 (step S18). When executing step S18, the progress management unit 95 causes the queue switching unit 94 to temporarily switch the queue. When the instruction 910 exists in the bank 1 queue 91 (step S18, Yes), the progress management unit 95 determines whether or not the next instruction 900 exists in the bank 0 queue 90 (step S19).

バンク０用キュー９０に次の命令９００が存在する場合（ステップＳ１９、Ｙｅｓ）、進捗管理部９５は、当該次の命令９００の連続投入が許可されているか否かを判定する（ステップＳ２０）。進捗管理部９５は、前記次の命令９００に付随している連続投入フラグ１０００を確認することによって、命令９００の連続投入が許可されているか否かを判定することができる。   When the next instruction 900 exists in the bank 0 queue 90 (step S19, Yes), the progress management unit 95 determines whether or not the next instruction 900 is continuously input (step S20). The progress management unit 95 can determine whether or not continuous input of the instruction 900 is permitted by checking a continuous input flag 1000 attached to the next instruction 900.

前記次の命令９００の連続投入が許可されている場合（ステップＳ２０、Ｙｅｓ）、進捗管理部９５は、当該次の命令９００を読み出して、この命令９００に対応する第１識別子および第２識別子を生成しておく。そして、ステップＳ１５の処理により、進捗管理部９５は、前記次の命令９００に対応する第１コマンドシーケンス２１をメモリチップ１０に実行せしめる。   When continuous input of the next instruction 900 is permitted (step S20, Yes), the progress management unit 95 reads the next instruction 900, and uses the first identifier and the second identifier corresponding to the instruction 900. Generate it. Then, through the process of step S15, the progress management unit 95 causes the memory chip 10 to execute the first command sequence 21 corresponding to the next instruction 900.

Ｒｙ／Ｂｙ０がＢｙを示している場合（ステップＳ１３、Ｙｅｓ）、バンク０用キュー９０に命令９００が存在しない場合（ステップＳ１２、Ｎｏ）、バンク１用キュー９１に命令９１０が存在しない場合（ステップＳ１８、Ｎｏ）、バンク０用キュー９０に命令９００が存在しない場合（ステップＳ１９、Ｎｏ）、前記次の命令９００の連続投入が許可されていない場合（ステップＳ２０、Ｎｏ）、またはステップＳ１５の処理を完了した後、進捗管理部９５は、バンク切り替え部９４に供給している選択信号を切り替えて、バンク１用キュー９１を選択する（ステップＳ２１）。   When Ry / By0 indicates By (step S13, Yes), when the instruction 900 does not exist in the bank 0 queue 90 (step S12, No), when the instruction 910 does not exist in the bank 1 queue 91 (step S12) S18, No), when the instruction 900 does not exist in the bank 0 queue 90 (No at Step S19), when the next instruction 900 is not continuously input (No at Step S20), or the processing of Step S15 After completing the above, the progress management unit 95 switches the selection signal supplied to the bank switching unit 94 and selects the bank 1 queue 91 (step S21).

ステップＳ２１の処理の後、進捗管理部９５は、バンク１用キュー９１に命令９１０があるか否かを判定する（ステップＳ２２）。バンク１用キュー９１に命令９１０がある場合（ステップＳ２２、Ｙｅｓ）、その命令９１０が読み出し済みでない場合には、進捗管理部９５は、その命令９１０を読み出して命令９１０に対応する第１識別子および第２識別子を生成しておく。   After the process of step S21, the progress management unit 95 determines whether or not there is an instruction 910 in the bank 1 queue 91 (step S22). If there is an instruction 910 in the bank 1 queue 91 (step S22, Yes), if the instruction 910 has not been read, the progress management unit 95 reads the instruction 910, and the first identifier corresponding to the instruction 910 and A second identifier is generated.

続いて、進捗管理部９５は、Ｒｙ／Ｂｙ１がＢｙを示しているか否かを判定する（ステップＳ２３）。Ｒｙ／Ｂｙ１がＢｙではなくＲｙを示している場合（ステップＳ２３、Ｎｏ）、進捗管理部９５は、メモリチップ１１が第１コマンドシーケンス２１を実行済みであるか否かを判定する（ステップＳ２４）。メモリチップ１０が第１コマンドシーケンス２１を実行していない場合（ステップＳ２４、Ｎｏ）、進捗管理部９５は、メモリチップ１に第１コマンドシーケンス２１を実行せしめる（ステップＳ２５）。具体的には、進捗管理部９５は、生成した第１識別子をＮＡＮＤコマンド生成部９６に入力し、ＮＡＮＤコマンド生成部９６は入力された第１識別子に基づいて第１コマンドシーケンス２１を生成する。コマンドシーケンス管理部９７は、メモリチップ１１に対し、ＮＡＮＤコマンド生成部９６が生成した第１コマンドシーケンス２１を実行し、第１コマンドシーケンス２１の実行を完了すると、シーケンス実行完了信号を進捗管理部９５に送信する。進捗管理部９５は、第１識別子を送信した後にシーケンス実行完了信号を受信したか否かを判定することによって、第１コマンドシーケンス２１が実行済みであるか否かを判定することができる。   Subsequently, the progress management unit 95 determines whether Ry / By1 indicates By (step S23). When Ry / By1 indicates Ry instead of By (step S23, No), the progress management unit 95 determines whether or not the memory chip 11 has executed the first command sequence 21 (step S24). . When the memory chip 10 is not executing the first command sequence 21 (step S24, No), the progress management unit 95 causes the memory chip 1 to execute the first command sequence 21 (step S25). Specifically, the progress management unit 95 inputs the generated first identifier to the NAND command generation unit 96, and the NAND command generation unit 96 generates the first command sequence 21 based on the input first identifier. The command sequence management unit 97 executes the first command sequence 21 generated by the NAND command generation unit 96 on the memory chip 11, and when the execution of the first command sequence 21 is completed, a sequence execution completion signal is sent to the progress management unit 95. Send to. The progress management unit 95 can determine whether or not the first command sequence 21 has been executed by determining whether or not the sequence execution completion signal has been received after transmitting the first identifier.

メモリチップ１１が第１コマンドシーケンス２１を実行済みである場合（ステップＳ２４、Ｙｅｓ）、進捗管理部９５は、メモリチップ１１に第２コマンドシーケンス２２を実行せしめる（ステップＳ２６）。具体的には、進捗管理部９５は、生成した第２識別子をＮＡＮＤコマンド生成部９６に入力し、ＮＡＮＤコマンド生成部９６は入力された第２識別子に基づいて第２コマンドシーケンス２２を生成する。コマンドシーケンス管理部９７は、メモリチップ１１に対し、ＮＡＮＤコマンド生成部９６が生成した第２コマンドシーケンス２１を実行し、第２コマンドシーケンス２１の実行を完了すると、シーケンス実行完了信号を進捗管理部９５に送信する。進捗管理部９５は、第２識別子を送信した後にシーケンス実行完了信号を受信したか否かを判定することによって、第１コマンドシーケンス２１が実行済みであるか否かを判定することができる。   When the memory chip 11 has already executed the first command sequence 21 (step S24, Yes), the progress management unit 95 causes the memory chip 11 to execute the second command sequence 22 (step S26). Specifically, the progress management unit 95 inputs the generated second identifier to the NAND command generation unit 96, and the NAND command generation unit 96 generates the second command sequence 22 based on the input second identifier. The command sequence management unit 97 executes the second command sequence 21 generated by the NAND command generation unit 96 for the memory chip 11 and completes the execution of the second command sequence 21, and sends a sequence execution completion signal to the progress management unit 95. Send to. The progress management unit 95 can determine whether or not the first command sequence 21 has been executed by determining whether or not the sequence execution completion signal has been received after transmitting the second identifier.

進捗管理部９５は、第２コマンドシーケンス２２の実行が完了した後、バンク１用キュー９１から、ステップＳ２６の処理により実行済みとなった命令９１０を削除し（ステップＳ２７）、別のキュー、即ちバンク０用キュー９０に、命令９００が存在するか否かを判定する（ステップＳ２８）。ステップＳ２８を実行する際には、進捗管理部９５は、一時的にキュー切り替え部９４にキューを切り替えさせる。バンク０用キュー９０に命令９００が存在する場合（ステップＳ２８、Ｙｅｓ）、進捗管理部９５は、バンク１用キュー９１に次の命令９１０が存在するか否かを判定する（ステップＳ２９）。   After the execution of the second command sequence 22 is completed, the progress management unit 95 deletes the instruction 910 that has been executed by the process of step S26 from the bank 1 queue 91 (step S27), and another queue, that is, It is determined whether or not the instruction 900 exists in the bank 0 queue 90 (step S28). When executing step S28, the progress management unit 95 causes the queue switching unit 94 to temporarily switch the queue. When the instruction 900 exists in the bank 0 queue 90 (step S28, Yes), the progress management unit 95 determines whether or not the next instruction 910 exists in the bank 1 queue 91 (step S29).

バンク１用キュー９１に次の命令９１０が存在する場合（ステップＳ２９、Ｙｅｓ）、進捗管理部９５は、当該次の命令９１０の連続投入が許可されているか否かを判定する（ステップＳ３０）。進捗管理部９５は、前記次の命令９００に付随している連続投入フラグ１０００を確認することによって、命令９００の連続投入が許可されているか否かを判定することができる。   When the next instruction 910 exists in the bank 1 queue 91 (step S29, Yes), the progress management unit 95 determines whether continuous input of the next instruction 910 is permitted (step S30). The progress management unit 95 can determine whether or not continuous input of the instruction 900 is permitted by checking a continuous input flag 1000 attached to the next instruction 900.

前記次の命令９１０の連続投入が許可されている場合（ステップＳ３０、Ｙｅｓ）、進捗管理部９５は、当該次の命令９１０を読み出して、この命令９１０に対応する第１識別子および第２識別子を生成しておく。そして、ステップＳ２５の処理により、進捗管理部９５は、前記次の命令９１０に対応する第１コマンドシーケンス２１をメモリチップ１１に実行せしめる。   When continuous input of the next command 910 is permitted (step S30, Yes), the progress management unit 95 reads the next command 910 and sets the first identifier and the second identifier corresponding to the command 910. Generate it. Then, by the processing in step S25, the progress management unit 95 causes the memory chip 11 to execute the first command sequence 21 corresponding to the next instruction 910.

Ｒｙ／Ｂｙ０がＢｙを示している場合（ステップＳ２３、Ｙｅｓ）、バンク１用キュー９１に命令９１０が存在しない場合（ステップＳ２２、Ｎｏ）、バンク０用キュー９０に命令９００が存在しない場合（ステップＳ２８、Ｎｏ）、バンク１用キュー９１に命令９１０が存在しない場合（ステップＳ２９、Ｎｏ）、前記次の命令９１０の連続投入が許可されていない場合（ステップＳ３０、Ｎｏ）、またはステップＳ２５の処理を完了した後、進捗管理部９５は、キュー９０、９１の何れかに命令９００、９１０があるか否かを判定する（ステップＳ３１）。キュー９０、９１の何れかに命令９００、９１０がある場合（ステップＳ３１、Ｙｅｓ）、ステップＳ１１の処理が実行され、キュー９０、９１の何れにも命令９００、９１０がない場合（ステップＳ３１、Ｎｏ）、ＮＡＮＤコントローラ７の動作が終了となる。   When Ry / By0 indicates By (step S23, Yes), when the instruction 910 does not exist in the bank 1 queue 91 (step S22, No), or when the instruction 900 does not exist in the bank 0 queue 90 (step S22) S28, No), when the instruction 910 does not exist in the bank 1 queue 91 (No at Step S29), when continuous input of the next instruction 910 is not permitted (No at Step S30), or processing at Step S25 After completing the above, the progress management unit 95 determines whether or not the instructions 900 and 910 are in any of the queues 90 and 91 (step S31). If there is an instruction 900, 910 in either of the queues 90, 91 (step S31, Yes), the process of step S11 is executed, and if there is no instruction 900, 910 in either of the queues 90, 91 (step S31, No) ), The operation of the NAND controller 7 ends.

このように、ｃｈ０コントローラ７０は、バンク０（メモリチップ１０）に対してｉ番目の命令９００にかかる第２コマンドシーケンス２２とｉ＋１番目の命令９００にかかる第１コマンドシーケンス２１とを連続して実行した後で、かつ、メモリチップ１０が内部処理２３を実行している最中に、バンク１（メモリチップ１１）に対するメモリアクセスの実行を開始する。   As described above, the ch0 controller 70 continuously executes the second command sequence 22 related to the i-th instruction 900 and the first command sequence 21 related to the i + 1-th instruction 900 with respect to the bank 0 (memory chip 10). After that, and while the memory chip 10 is executing the internal processing 23, execution of memory access to the bank 1 (memory chip 11) is started.

図１０は、比較例にかかるバンクインターリーブ方法を実行した場合と第１の実施形態にかかるバンクインターリーブ方法を実行した場合の夫々において、連続してライトが実行される場合の各バンクの動作時間を説明するタイミングチャートである。ライトモードにおいては、第１コマンドシーケンス２１は、ライトデータの転送を含んでいるため、第２コマンドシーケンス２２よりも長い時間を必要とする。第１の実施形態のバンクインターリーブ方法は、コマンドシーケンスのうちの実行時間が長くかかる第１コマンドシーケンス２１の実行時間を比較例に比べて効率的に隠蔽できるので、ライトモードにおいても、バンク０およびバンク１の転送効率を共に向上せしめることができることがわかる。   FIG. 10 shows the operation time of each bank when writing is performed continuously in each of the case where the bank interleaving method according to the comparative example is executed and the case where the bank interleaving method according to the first embodiment is executed. It is a timing chart to explain. In the write mode, the first command sequence 21 includes the transfer of write data, and therefore requires a longer time than the second command sequence 22. In the bank interleaving method of the first embodiment, the execution time of the first command sequence 21 that takes a long execution time of the command sequence can be effectively hidden as compared with the comparative example. It can be seen that the transfer efficiency of bank 1 can be improved together.

図１１は、比較例にかかるバンクインターリーブ方法を実行した場合と第１の実施形態にかかるバンクインターリーブ方法を実行した場合の夫々において、連続してイレースが実行される場合の各バンクの動作時間を説明するタイミングチャートである。イレースモードにおいては、第１コマンドシーケンス２１および第２コマンドシーケンス２２は、ともに、同程度の実行時間を必要とする。この場合には、図示するように、第１の実施形態によれば、バンク０の転送効率を向上せしめることができる。   FIG. 11 shows the operation time of each bank when erasing is executed continuously in each of the case where the bank interleaving method according to the comparative example is executed and the case where the bank interleaving method according to the first embodiment is executed. It is a timing chart to explain. In the erase mode, both the first command sequence 21 and the second command sequence 22 require the same execution time. In this case, as shown in the figure, according to the first embodiment, the transfer efficiency of the bank 0 can be improved.

図１２−１〜図１２−３は、比較例にかかるバンクインターリーブ方法を実行した場合と第１の実施形態にかかるバンクインターリーブ方法を実行した場合の夫々において、バンク毎のメモリアクセスのアクセスモードがランダムに構成されたときの各バンクの動作時間を説明するタイミングチャートである。   12A to 12C illustrate the memory access mode for each bank when the bank interleaving method according to the comparative example is executed and when the bank interleaving method according to the first embodiment is executed. It is a timing chart explaining the operation time of each bank when comprised at random.

図１２−１は、バンク０に、２回のイレースアクセスが、バンク１に２回のリードアクセスがなされる場合を示している。この図の例のように、バンク０の１回目のメモリアクセスがバンク１の１回目のメモリアクセスの内部処理の終了タイミングよりも以前に終了する場合には、バンク０の２回目のメモリアクセスにかかる第１コマンドシーケンス２１の実行時間を隠蔽することができない。したがって、第１の実施形態によれば、比較例に比べ、バンク０の転送効率を向上させることができる。   FIG. 12A shows a case in which two erase accesses are made to bank 0 and two read accesses are made to bank 1. If the first memory access of bank 0 is completed before the end timing of the internal processing of the first memory access of bank 1 as in the example of this figure, the second memory access of bank 0 is The execution time of the first command sequence 21 cannot be hidden. Therefore, according to the first embodiment, the transfer efficiency of bank 0 can be improved as compared with the comparative example.

図１２−２は、バンク０に、イレースアクセスとライトアクセスとが、バンク１に２回のリードアクセスがなされる場合を示している。この図の例のように、バンク１の１回目のメモリアクセスの内部処理の終了タイミングが、バンク０の１回目のメモリアクセスの終了タイミングよりも以降で、かつ、バンク０の２回目のメモリアクセスにかかる第１コマンドシーケンス２１の終了タイミングよりも以前である場合、バンク０の２回目のメモリアクセスにかかる第１コマンドシーケンス２１の実行時間のうちの一部を隠蔽することができる。したがって、第１の実施形態によれば、比較例に比べ、バンク０およびバンク１の転送効率をともに向上させることができる。   FIG. 12B illustrates a case where the bank 0 is subjected to erase access and write access, and the bank 1 is subjected to read access twice. As shown in the example of this figure, the end timing of internal processing of the first memory access in bank 1 is after the end timing of the first memory access in bank 0 and the second memory access in bank 0 If it is earlier than the end timing of the first command sequence 21 related to, part of the execution time of the first command sequence 21 related to the second memory access of the bank 0 can be concealed. Therefore, according to the first embodiment, both the transfer efficiency of the bank 0 and the bank 1 can be improved as compared with the comparative example.

図１２−３は、バンク０に、イレースアクセスとリードアクセスとが、バンク１にライトアクセスとリードアクセスとがなされる場合を示している。この図の例のように、バンク１の１回目のメモリアクセスの内部処理の終了タイミングが、バンク０の２回目のメモリアクセスにかかる第１コマンドシーケンス２１の終了タイミングよりも以降である場合、バンク０の２回目のメモリアクセスにかかる第１コマンドシーケンス２１の実行時間を完全に隠蔽することができる。したがって、第１の実施形態によれば、比較例に比べ、バンク０およびバンク１の転送効率をともに向上させることができる。   FIG. 12C illustrates a case where the bank 0 is subjected to erase access and read access, and the bank 1 is subjected to write access and read access. As in the example of this figure, when the end timing of the internal processing of the first memory access of the bank 1 is after the end timing of the first command sequence 21 related to the second memory access of the bank 0, The execution time of the first command sequence 21 for the second memory access of 0 can be completely hidden. Therefore, according to the first embodiment, both the transfer efficiency of the bank 0 and the bank 1 can be improved as compared with the comparative example.

なお、以上の説明においては、ＭＰＵ４は、命令毎に、連続投入フラグ１０００をどのように設定するかについては特に言及しなかったが、ＭＰＵ４は、連続投入フラグ１０００を任意に設定することができる。例えば、ＭＰＵ４は、図６に示した例のように連続してリードアクセスを実行する際にはリードアクセス毎の命令の連続投入フラグ１０００に、連続投入を許可する値を設定することができる。また、図１２−２および図１２−３に示したように、バンク１の１回目のメモリアクセスの内部処理の終了タイミングがバンク０の１回目のメモリアクセスの終了タイミングよりも以降となる場合には、バンク０およびバンク１の転送効率をともに向上させることができる。ＭＰＵ４は、バンク０およびバンク１の転送効率をともに向上させることができる場合、即ちバンク１の１回目のメモリアクセスの内部処理の終了タイミングがバンク０の１回目のメモリアクセスの終了タイミングよりも以降となる場合に、バンク０の２回目のメモリアクセスにかかる命令の連続投入フラグ１０００に、連続投入を許可する値を設定することができる。   In the above description, the MPU 4 did not particularly mention how to set the continuous input flag 1000 for each instruction. However, the MPU 4 can arbitrarily set the continuous input flag 1000. . For example, the MPU 4 can set a value that permits continuous input in the continuous input flag 1000 of the instruction for each read access when executing continuous read access as in the example shown in FIG. Also, as shown in FIGS. 12-2 and 12-3, when the end timing of the first memory access in the bank 1 is later than the end timing of the first memory access in the bank 0. Can improve both the transfer efficiency of bank 0 and bank 1. The MPU 4 can improve both the transfer efficiency of the bank 0 and the bank 1, that is, the end timing of the internal processing of the first memory access of the bank 1 is later than the end timing of the first memory access of the bank 0. In such a case, a value for permitting continuous input can be set in the continuous input flag 1000 of the instruction relating to the second memory access of the bank 0.

また、以上の説明においては、並列動作要素１ａ、１ｂは、夫々２つのバンク０、１を備えているものとして説明したが、並列動作要素１ａ、１ｂは、夫々３以上のバンクを備えるように構成してもよい。その場合には、ＮＡＮＤコントローラ７が備えるチャネル毎のコントローラ７０、７１は、ステップＳ１〜ステップＳ２０の処理をバンク毎にシリアルに実行することができる。   In the above description, the parallel operation elements 1a and 1b have been described as including two banks 0 and 1, respectively. However, the parallel operation elements 1a and 1b include three or more banks, respectively. It may be configured. In that case, the controllers 70 and 71 for each channel included in the NAND controller 7 can serially execute the processing of step S1 to step S20 for each bank.

このように、本発明の第１の実施形態によれば、ｃｈ０コントローラ７０は、バンク０（メモリチップ１０）に対してｉ番目の命令９００にかかる第２コマンドシーケンス２２とｉ＋１番目の命令９００にかかる第１コマンドシーケンス２１とを連続して実行した後で、かつ、メモリチップ１０が内部処理２３を実行している最中に、バンク１（メモリチップ１１）に対するメモリアクセスの実行を開始するようにしたので、ＳＳＤ１００の転送効率を向上させることができる。   As described above, according to the first embodiment of the present invention, the ch0 controller 70 applies the second command sequence 22 and the (i + 1) th instruction 900 related to the i-th instruction 900 to the bank 0 (memory chip 10). After continuously executing the first command sequence 21 and while the memory chip 10 is executing the internal processing 23, execution of memory access to the bank 1 (memory chip 11) is started. As a result, the transfer efficiency of the SSD 100 can be improved.

また、ｃｈ０コントローラ７０は、ｉ＋１番目の命令９００に付随する連続投入フラグ１０００に基づいて、ｉ＋１番目の命令９００にかかる第１コマンドシーケンス２１をｉ番目の命令９００にかかる第２コマンドシーケンス２２の直後に連続して実行するか否かを判定する、ようにしたので、ｉ＋１番目の命令９００にかかる第１コマンドシーケンス２１をｉ番目の命令９００にかかる第２コマンドシーケンス２２の直後に連続して実行する制御を実行するか否かを切り替えることが可能になる。   Also, the ch0 controller 70 changes the first command sequence 21 related to the i + 1th instruction 900 immediately after the second command sequence 22 related to the ith instruction 900 based on the continuous input flag 1000 attached to the i + 1th instruction 900. The first command sequence 21 related to the (i + 1) th instruction 900 is continuously executed immediately after the second command sequence 22 related to the ith instruction 900. It is possible to switch whether or not to execute control.

（第２の実施形態）
図１３は、第１の実施形態のＳＳＤ１００を搭載したパーソナルコンピュータ１２００の一例を示す斜視図である。パーソナルコンピュータ１２００は、本体１２０１、及び表示ユニット１２０２を備えている。表示ユニット１２０２は、ディスプレイハウジング１２０３と、このディスプレイハウジング１２０３に収容された表示装置１２０４とを備えている。 (Second Embodiment)
FIG. 13 is a perspective view showing an example of a personal computer 1200 equipped with the SSD 100 of the first embodiment. The personal computer 1200 includes a main body 1201 and a display unit 1202. The display unit 1202 includes a display housing 1203 and a display device 1204 accommodated in the display housing 1203.

本体１２０１は、筐体１２０５と、キーボード１２０６と、ポインティングデバイスであるタッチパッド１２０７とを備えている。筐体１２０５内部には、メイン回路基板、ＯＤＤ（Optical Disk Device）ユニット、カードスロット、及びＳＳＤ１００等が収容されている。   The main body 1201 includes a housing 1205, a keyboard 1206, and a touch pad 1207 that is a pointing device. Inside the housing 1205, a main circuit board, an ODD (Optical Disk Device) unit, a card slot, an SSD 100, and the like are accommodated.

カードスロットは、筐体１２０５の周壁に隣接して設けられている。周壁には、カードスロットに対向する開口部１２０８が設けられている。ユーザは、この開口部１２０８を通じて筐体１２０５の外部から追加デバイスをカードスロットに挿抜することが可能である。   The card slot is provided adjacent to the peripheral wall of the housing 1205. An opening 1208 facing the card slot is provided on the peripheral wall. The user can insert / remove an additional device into / from the card slot from the outside of the housing 1205 through the opening 1208.

ＳＳＤ１００は、従来のＨＤＤの置き換えとして、パーソナルコンピュータ１２００内部に実装された状態として使用してもよいし、パーソナルコンピュータ１２００が備えるカードスロットに挿入した状態で、追加デバイスとして使用してもよい。   The SSD 100 may be used as a state of being mounted inside the personal computer 1200 as a replacement for a conventional HDD, or may be used as an additional device while being inserted into a card slot provided in the personal computer 1200.

図１４は、ＳＳＤを搭載したパーソナルコンピュータのシステム構成例を示している。パーソナルコンピュータ１２００は、ＣＰＵ１３０１、ノースブリッジ１３０２、主メモリ１３０３、ビデオコントローラ１３０４、オーディオコントローラ１３０５、サウスブリッジ１３０９、ＢＩＯＳ−ＲＯＭ１３１０、ＳＳＤ１００、ＯＤＤユニット１３１１、エンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１３１２、及びネットワークコントローラ１３１３等を備えている。   FIG. 14 shows a system configuration example of a personal computer equipped with an SSD. The personal computer 1200 includes a CPU 1301, a north bridge 1302, a main memory 1303, a video controller 1304, an audio controller 1305, a south bridge 1309, a BIOS-ROM 1310, an SSD 100, an ODD unit 1311, an embedded controller / keyboard controller IC (EC / KBC) 1312, And a network controller 1313 and the like.

ＣＰＵ１３０１は、パーソナルコンピュータ１２００の動作を制御するために設けられたプロセッサであり、ＳＳＤ１００から主メモリ１３０３にロードされるオペレーティングシステム（ＯＳ）を実行する。更に、ＯＤＤユニット１３１１が、装填された光ディスクに対して読出し処理及び書込み処理の少なくとも１つの処理の実行を可能にした場合に、ＣＰＵ１３０１は、それらの処理の実行をする。   The CPU 1301 is a processor provided to control the operation of the personal computer 1200 and executes an operating system (OS) loaded from the SSD 100 to the main memory 1303. Further, when the ODD unit 1311 enables execution of at least one of read processing and write processing on the loaded optical disk, the CPU 1301 executes those processing.

また、ＣＰＵ１３０１は、ＢＩＯＳ−ＲＯＭ１３１０に格納されたシステムＢＩＯＳ（Basic Input Output System）も実行する。尚、システムＢＩＯＳは、パーソナルコンピュータ１２００内のハードウェア制御のためのプログラムである。   The CPU 1301 also executes a system BIOS (Basic Input Output System) stored in the BIOS-ROM 1310. The system BIOS is a program for hardware control in the personal computer 1200.

ノースブリッジ１３０２は、ＣＰＵ１３０１のローカルバスとサウスブリッジ１３０９との間を接続するブリッジデバイスである。ノースブリッジ１３０２には、主メモリ１３０３をアクセス制御するメモリコントローラも内蔵されている。   The north bridge 1302 is a bridge device that connects the local bus of the CPU 1301 and the south bridge 1309. The north bridge 1302 also includes a memory controller that controls access to the main memory 1303.

また、ノースブリッジ１３０２は、ＡＧＰ（Accelerated Graphics Port）バス等を介してビデオコントローラ１３０４との通信、及びオーディオコントローラ１３０５との通信を実行する機能も有している。   The north bridge 1302 also has a function of executing communication with the video controller 1304 and communication with the audio controller 1305 via an AGP (Accelerated Graphics Port) bus or the like.

主メモリ１３０３は、プログラムやデータを一時的に記憶し、ＣＰＵ１３０１のワークエリアとして機能する。主メモリ１３０３は、例えばＲＡＭから構成される。   The main memory 1303 temporarily stores programs and data and functions as a work area for the CPU 1301. The main memory 1303 is constituted by a RAM, for example.

ビデオコントローラ１３０４は、パーソナルコンピュータ１２００のディスプレイモニタとして使用される表示ユニット１２０２を制御するビデオ再生コントローラである。   A video controller 1304 is a video playback controller that controls a display unit 1202 used as a display monitor of the personal computer 1200.

オーディオコントローラ１３０５は、パーソナルコンピュータ１２００のスピーカ１３０６を制御するオーディオ再生コントローラである。   The audio controller 1305 is an audio playback controller that controls the speaker 1306 of the personal computer 1200.

サウスブリッジ１３０９は、ＬＰＣ（Low Pin Count）バス１３１４上の各デバイス、及びＰＣＩ（Peripheral Component Interconnect）バス１３１５上の各デバイスを制御する。また、サウスブリッジ１３０９は、各種ソフトウェア及びデータを格納する記憶装置であるＳＳＤ１００を、ＳＡＴＡインタフェースを介して制御する。   The south bridge 1309 controls each device on an LPC (Low Pin Count) bus 1314 and each device on a PCI (Peripheral Component Interconnect) bus 1315. The south bridge 1309 controls the SSD 100, which is a storage device that stores various software and data, via the SATA interface.

パーソナルコンピュータ１２００は、セクタ単位でＳＳＤ１００へのアクセスを行う。ＳＡＴＡインタフェースを介して、書き込みコマンド、読出しコマンド、キャッシュフラッシュコマンド等がＳＳＤ１００に入力される。   The personal computer 1200 accesses the SSD 100 in units of sectors. A write command, a read command, a cache flush command, and the like are input to the SSD 100 via the SATA interface.

また、サウスブリッジ１３０９は、ＢＩＯＳ−ＲＯＭ１３１０、及びＯＤＤユニット１３１１をアクセス制御するための機能も有している。   The south bridge 1309 also has a function for controlling access to the BIOS-ROM 1310 and the ODD unit 1311.

ＥＣ／ＫＢＣ１３１２は、電力管理のためのエンベデッドコントローラと、キーボード（ＫＢ）１２０６及びタッチパッド１２０７を制御するためのキーボードコントローラとが集積された１チップマイクロコンピュータである。   The EC / KBC 1312 is a one-chip microcomputer in which an embedded controller for power management and a keyboard controller for controlling the keyboard (KB) 1206 and the touch pad 1207 are integrated.

このＥＣ／ＫＢＣ１３１２は、ユーザによるパワーボタンの操作に応じてパーソナルコンピュータ１２００の電源をＯＮ／ＯＦＦする機能を有している。ネットワークコントローラ１３１３は、例えばインターネット等の外部ネットワークとの通信を実行する通信装置である。   The EC / KBC 1312 has a function of turning on / off the power of the personal computer 1200 according to the operation of the power button by the user. The network controller 1313 is a communication device that executes communication with an external network such as the Internet.

パーソナルコンピュータ１２００が搭載するＳＳＤ１００は、上述した通り、ＮＡＮＤメモリ１とデータ転送装置２との間の転送効率を可及的に向上させることができる構成であるので、転送効率の向上に応じてＳＳＤ１００に対するアクセス速度が向上する。   As described above, the SSD 100 mounted on the personal computer 1200 has a configuration capable of improving the transfer efficiency between the NAND memory 1 and the data transfer device 2 as much as possible. The access speed for is improved.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１ ＮＡＮＤメモリ、２ データ転送装置、４ ＭＰＵ、１０〜１３ メモリチップ、２１ 第１コマンドシーケンス、２２ 第２コマンドシーケンス、２３ 内部処理、７０ ｃｈ０コントローラ、７１ ｃｈ１コントローラ、９０ バンク０用キュー、９１ バンク１用キュー、９４ キュー切り替え部、９５ 進捗管理部、９６ ＮＡＮＤコマンド生成部、９７ コマンドシーケンス管理部、２００ ホスト装置、９００、９１０ 命令、１０００ 連続投入フラグ、１２００ パーソナルコンピュータ。   1 NAND memory, 2 data transfer device, 4 MPU, 10 to 13 memory chip, 21 first command sequence, 22 second command sequence, 23 internal processing, 70 ch0 controller, 71 ch1 controller, 90 bank 0 queue, 91 bank 1 queue, 94 queue switching unit, 95 progress management unit, 96 NAND command generation unit, 97 command sequence management unit, 200 host device, 900, 910 command, 1000 continuous input flag, 1200 personal computer.

Claims (5)

不揮発性のメモリセルアレイを備え、複数のバンクを構成するメモリチップと、
ホスト装置からの要求に基づいてバンク毎に複数のメモリアクセス命令を生成する命令生成部と、
前記複数のメモリアクセス命令の夫々に対応するバンクにメモリアクセスをメモリアクセス命令毎に実行するメモリ制御部と、
を備え、
前記複数のバンクの夫々に対するメモリアクセスは、ともに単一のバンクに対して排他的に実行されるコマンドシーケンスであって、実行完了の直後にメモリアクセス対象のバンクにバンク内処理を実行せしめる第１コマンドシーケンスと、前記バンク内処理の実行完了後に実行せしめられる第２コマンドシーケンスと、を備え、
前記メモリ制御部は、前記複数のバンクのうちの第１のバンクに対してｉ番目のメモリアクセス命令にかかる第２コマンドシーケンスとｉ＋１番目のメモリアクセス命令にかかる第１コマンドシーケンスとを連続して実行した後で、かつ、前記第１のバンクがバンク内処理を実行している最中に、第２のバンクに対するメモリアクセスの実行を開始し、
前記ｉ＋１番目のメモリアクセス命令は、連続した実行を許可するか非許可するかを示すフラグ情報を備え、
前記メモリ制御部は、
前記フラグ情報が許可を示す場合には、前記第１のバンクに対して前記ｉ番目のメモリアクセス命令にかかる第２コマンドシーケンスと前記ｉ＋１番目のメモリアクセス命令にかかる第１コマンドシーケンスとを連続して実行した後で、かつ、前記第１のバンクがバンク内処理を実行している最中に、前記第２のバンクに対する第１コマンドシーケンスの実行を開始し、
前記フラグ情報が非許可を示す場合には、前記第１のバンクに対してｉ番目のメモリアクセス命令にかかる第２コマンドシーケンスを実行した後に、前記ｉ＋１番目のメモリアクセス命令にかかる第１コマンドシーケンスの実行を開始せずに、前記第２のバンクに対する第１コマンドシーケンスまたは第２コマンドシーケンスの実行を開始する、
ことを特徴とするメモリシステム。 A memory chip comprising a non-volatile memory cell array and constituting a plurality of banks;
An instruction generator for generating a plurality of memory access instructions for each bank based on a request from the host device;
A memory control unit for executing memory access for each memory access instruction to a bank corresponding to each of the plurality of memory access instructions;
With
The memory access to each of the plurality of banks is a command sequence that is executed exclusively for a single bank, and first causes the bank to be accessed to execute in-bank processing immediately after execution is completed. A command sequence, and a second command sequence executed after completion of the in-bank processing,
The memory control unit continuously performs a second command sequence related to an i-th memory access instruction and a first command sequence related to an i + 1-th memory access instruction with respect to a first bank of the plurality of banks. after executing, and, while the first bank is performing the bank processing, it starts the execution of the memory access to the second bank,
The i + 1-th memory access instruction includes flag information indicating whether continuous execution is permitted or not,
The memory control unit
When the flag information indicates permission, a second command sequence related to the i-th memory access instruction and a first command sequence related to the i + 1-th memory access instruction are continuously performed on the first bank. Execution of the first command sequence for the second bank, and while the first bank is executing in-bank processing,
If the flag information indicates non-permission, a first command sequence related to the i + 1th memory access instruction is executed after executing a second command sequence related to the ith memory access instruction to the first bank. Starting execution of the first command sequence or the second command sequence for the second bank without starting execution of
A memory system characterized by that. 前記複数のメモリアクセス命令は、リードアクセス命令を含み、
前記リードアクセス命令にかかる第１コマンドシーケンスは、リードアドレスの送信を含み、
前記リードアクセス命令にかかるバンク内処理は、前記メモリアクセス対象のバンクを構成するメモリチップが、前記メモリセルアレイにおける前記リードアドレスにより指定された番地からリードデータを読み出して、読み出したリードデータを自メモリチップが備えるデータキャッシュに格納する処理であって、
前記リードアクセス命令にかかる第２コマンドシーケンスは、前記データキャッシュに格納されたリードデータの取得を含む、
ことを特徴とする請求項１に記載のメモリシステム。 The plurality of memory access instructions include a read access instruction,
The first command sequence according to the read access command includes transmission of a read address,
The in-bank processing related to the read access instruction is such that the memory chip that constitutes the memory access target bank reads the read data from the address specified by the read address in the memory cell array and stores the read data in its own memory. A process of storing in a data cache provided in the chip,
The second command sequence according to the read access instruction includes acquisition of read data stored in the data cache,
The memory system according to claim 1 . 前記複数のメモリアクセス命令は、ライトアクセス命令を含み、
前記ライトアクセス命令にかかる第１コマンドシーケンスは、ライトアドレスおよびライトデータの送信を含み、
前記ライトアクセス命令にかかるバンク内処理は、前記メモリアクセス対象のバンクを構成するメモリチップが、前記送信されてきたライトデータをメモリセルアレイにおける前記ライトアドレスにより指定された番地にプログラムする処理であって、
前記ライトアクセス命令にかかる第２コマンドシーケンスは、前記バンク内処理の成否情報の取得を含む、
ことを特徴とする請求項１に記載のメモリシステム。 The plurality of memory access instructions include a write access instruction,
The first command sequence according to the write access command includes transmission of a write address and write data,
The in-bank processing relating to the write access instruction is a process in which the memory chip constituting the memory access target bank programs the transmitted write data to the address specified by the write address in the memory cell array. ,
The second command sequence according to the write access instruction includes acquisition of success / failure information of the in-bank processing,
The memory system according to claim 1 . 前記複数のメモリアクセス命令は、イレースアクセス命令を含み、
前記イレースアクセス命令にかかる第１コマンドシーケンスは、イレースアドレスの送信を含み、
前記イレースアクセス命令にかかるバンク内処理は、前記メモリアクセス対象のバンクを構成するメモリチップが、メモリセルアレイにおける前記イレースアドレスにより指定された番地に格納されているデータを消去する処理であって、
前記イレースアクセス命令にかかる第２コマンドシーケンスは、前記バンク内処理の成否情報の取得を含む、
ことを特徴とする請求項１に記載のメモリシステム。 The plurality of memory access instructions include an erase access instruction,
The first command sequence according to the erase access command includes transmission of an erase address;
The in-bank processing related to the erase access instruction is a process in which a memory chip that constitutes the memory access target bank erases data stored at an address specified by the erase address in a memory cell array,
The second command sequence according to the erase access instruction includes acquisition of success / failure information of the in-bank processing,
The memory system according to claim 1 . 不揮発性のメモリセルアレイを備え、複数のバンクを構成するメモリチップに対するバンク毎のメモリアクセスをインターリーブするバンクインターリーブ方法であって、
ホスト装置からの要求に基づいてバンク毎に複数のメモリアクセス命令を生成する命令生成ステップと、
前記複数のメモリアクセス命令の夫々に基づいて、実行完了の直後にメモリアクセス対象のバンクにバンク内処理を実行せしめる第１コマンドシーケンスと、前記バンク内処理の実行完了後に実行せしめられる第２コマンドシーケンスと、をメモリアクセス命令毎に生成するコマンドシーケンス生成ステップと、
前記生成された第１コマンドシーケンスおよび第２コマンドシーケンスをバンク毎に排他的に実行するコマンドシーケンス実行ステップと、
前記複数のバンクのうちの第１のバンクに対してｉ番目のメモリアクセス命令にかかる第２コマンドシーケンスとｉ＋１番目のメモリアクセス命令にかかる第１コマンドシーケンスとを連続して実行した後で、かつ、前記第１のバンクがバンク内処理を実行している最中に、メモリアクセスの実行対象を第２のバンクに切り替える、第１のバンク切り替えステップと、
を備え、
前記ｉ＋１番目のメモリアクセス命令は、前記第１のバンク切り替えステップの実行を許可するか非許可するかを示すフラグ情報を備え、
前記ｉ＋１番目のメモリアクセス命令が備えるフラグ情報が許可を示すか非許可を示すかを判定するフラグ確認ステップと、
前記フラグ情報が非許可を示す場合には、前記第１のバンクに対してｉ番目のメモリアクセス命令にかかる第２コマンドシーケンスを実行した後に、前記ｉ＋１番目のメモリアクセス命令にかかる第１コマンドシーケンスの実行を開始せずに、前記第２のバンクに対する第１コマンドシーケンスまたは第２コマンドシーケンスの実行を開始する、第２のバンク切り替えステップと、
をさらに備えることを特徴とするバンクインターリーブ方法。 A bank interleaving method comprising a non-volatile memory cell array and interleaving memory access for each bank with respect to memory chips constituting a plurality of banks,
An instruction generation step for generating a plurality of memory access instructions for each bank based on a request from the host device;
Based on each of the plurality of memory access instructions, a first command sequence for causing the bank to be accessed to execute in-bank processing immediately after completion of execution, and a second command sequence to be executed after completion of execution of the in-bank processing. And a command sequence generation step for generating for each memory access instruction;
A command sequence execution step for exclusively executing the generated first command sequence and second command sequence for each bank;
After continuously executing the second command sequence relating to the i-th memory access instruction and the first command sequence relating to the i + 1-th memory access instruction to the first bank of the plurality of banks; and A first bank switching step of switching a memory access execution target to a second bank while the first bank is executing in-bank processing;
Equipped with a,
The (i + 1) th memory access instruction includes flag information indicating whether the execution of the first bank switching step is permitted or not permitted.
A flag confirmation step of determining whether flag information included in the (i + 1) th memory access instruction indicates permission or non-permission;
If the flag information indicates non-permission, a first command sequence related to the i + 1th memory access instruction is executed after executing a second command sequence related to the ith memory access instruction to the first bank. A second bank switching step for starting the execution of the first command sequence or the second command sequence for the second bank without starting the execution of
Further comprising bank interleaving method comprising Rukoto a.

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