JP5905281B2

JP5905281B2 - Negative polarity level shifter circuit, load driving device, liquid crystal display device, television

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Publication number: JP5905281B2
Application number: JP2012022255A
Authority: JP
Inventors: 宏司矢熊; 祐徳伊東
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2012-02-03
Filing date: 2012-02-03
Publication date: 2016-04-20
Anticipated expiration: 2032-02-03
Also published as: JP2013162311A

Description

本発明は、レベルシフタ回路、並びに、これを用いた負荷駆動装置（例えば液晶駆動装置）、液晶表示装置、及びテレビに関するものである。 The present invention relates to a level shifter circuit, a load driving device (for example, a liquid crystal driving device) using the level shifter circuit, a liquid crystal display device, and a television.

図４は、レベルシフタ回路の一従来例を示す回路図である。図４に示したように、従来のレベルシフタ回路は、インバータＩＮＶａ、ＩＮＶｂと、Ｐチャネル型ＭＯＳ電界効果Ｐａ〜Ｐｄと、Ｎチャネル型ＭＯＳ電界効果トランジスタＮａ〜Ｎｄと、を有して成る構成とされていた。なお、上記構成から成るレベルシフタ回路において、インバータＩＮＶａ、ＩＮＶｂは、それぞれ、正電位ＶＤＤＩ（例えば１．６Ｖ）の印加端と接地電位ＶＳＳ（０Ｖ）の印加端との間に接続されており、トランジスタＰａ、Ｐｂ、Ｎａ、Ｎｂは、それぞれ、正電位ＶＤＤＩの印加端と負電位ＭＶＤＤ（例えば−６．０Ｖ）の印加端との間に接続されており、トランジスタＰｃ、Ｐｄ、Ｎｃ、Ｎｄは、それぞれ、接地電位ＶＳＳの印加端と負電位ＭＶＤＤの印加端との間に接続されていた。 FIG. 4 is a circuit diagram showing a conventional example of a level shifter circuit. As shown in FIG. 4, the conventional level shifter circuit includes inverters INVa and INVb, P-channel MOS field effects Pa to Pd, and N-channel MOS field effect transistors Na to Nd. It had been. In the level shifter circuit configured as described above, the inverters INVa and INVb are connected between the application terminal of the positive potential VDDI (for example, 1.6 V) and the application terminal of the ground potential VSS (0 V), respectively. Pa, Pb, Na, and Nb are respectively connected between the application terminal of the positive potential VDDI and the application terminal of the negative potential MVDD (for example, −6.0 V), and the transistors Pc, Pd, Nc, and Nd are Each was connected between the application terminal of the ground potential VSS and the application terminal of the negative potential MVDD.

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。 As an example of the related art related to the above, Patent Document 1 can be cited.

特開２０００−１９５２８４号公報JP 2000-195284 A

確かに、上記従来のレベルシフタ回路であれば、接地電位ＶＳＳと正電位ＶＤＤＩとの間でパルス駆動される入力信号ＩＮを、接地電位ＶＳＳと負電位ＭＶＤＤとの間でパルス駆動される出力信号ＯＵＴに変換して出力することが可能である。 Certainly, in the case of the conventional level shifter circuit, an input signal IN pulse-driven between the ground potential VSS and the positive potential VDDI is used as an output signal OUT pulse-driven between the ground potential VSS and the negative potential MVDD. Can be output after being converted to.

しかしながら、上記従来のレベルシフタ回路は、接地電位ＶＳＳと正電位ＶＤＤＩとの間でパルス駆動される入力信号ＩＮをＰチャネル型ＭＯＳ電界効果トランジスタＰａ、Ｐｂのゲートで受け取る構成とされていたので、トランジスタＰａ、Ｐｂを確実にオン／オフさせるためには、トランジスタＰａ、Ｐｂのソースに対して接地電位ＶＳＳではなく、正電位ＶＤＤＩを印加しておく必要があった。 However, the conventional level shifter circuit is configured to receive the input signal IN pulse-driven between the ground potential VSS and the positive potential VDDI at the gates of the P-channel MOS field effect transistors Pa and Pb. In order to reliably turn on and off Pa and Pb, it is necessary to apply the positive potential VDDI instead of the ground potential VSS to the sources of the transistors Pa and Pb.

このように、トランジスタＰａ、Ｐｂのソースに正電位ＶＤＤＩが印加されている上記従来のレベルシフタ回路では、トランジスタＰａ〜Ｐｃ及びトランジスタＮａ〜Ｎｃのゲート・ソース間、ゲート・ドレイン間、若しくは、ソース・ドレイン間に対して、最大で正電位ＶＤＤＩと負電位ＭＶＤＤとの電位差（例えば７．６Ｖ）が印加されるため、これらのトランジスタＰａ〜Ｐｃ及びトランジスタＮａ〜Ｎｃについては、上記の電位差にも耐え得る高耐圧素子（例えば２８Ｖ耐圧）を用いなければならなかった。 As described above, in the conventional level shifter circuit in which the positive potential VDDI is applied to the sources of the transistors Pa and Pb, the gates and sources of the transistors Pa to Pc and the transistors Na to Nc, the gates and drains, Since a maximum potential difference (for example, 7.6 V) between the positive potential VDDI and the negative potential MVDD is applied between the drains, the transistors Pa to Pc and the transistors Na to Nc can withstand the above potential difference. The high voltage element to be obtained (for example, 28V breakdown voltage) had to be used.

ただし、上記の高耐圧素子は、より耐圧の低い中耐圧素子（例えば６．５Ｖ耐圧）や低耐圧素子（例えば１．８Ｖ耐圧）に比べてゲート容量が大きく、その充放電に多くの電流が必要となるため、オン／オフ応答速度の低下や、これに伴う貫通電流の増大（延いては、レベルシフタ回路全体で消費される動作電流の増大）を招来する要因となっていた。 However, the high withstand voltage element has a larger gate capacity than a medium withstand voltage element (for example, 6.5V withstand voltage) or a low withstand voltage element (for example, 1.8V withstand voltage) having a lower withstand voltage, and a large amount of current is charged and discharged. As a result, the ON / OFF response speed is reduced and the through current is increased accordingly (as a result, the operating current consumed in the entire level shifter circuit is increased).

また、上記の高耐圧素子は、中耐圧素子や低耐圧素子に比べてレイアウト面積が大きいため、半導体装置の小型化を阻害する要因となっていた。特に、液晶ドライバＩＣのように、多数のレベルシフタ回路を液晶パネルの幅長に収めて配置しなければならない場合、ＰＡＤピッチの制約等から、レベルシフタ回路を幅方向（長辺方向）に大型化することはできないため、そのレイアウト面積を確保するためには、レベルシフタ回路を縦方向（短辺方向）に大型化せざるを得ず、液晶パネルの挟額縁化という要求に応えることが困難であった。 In addition, the high breakdown voltage element has a layout area larger than that of the medium breakdown voltage element and the low breakdown voltage element, which has been a factor that hinders downsizing of the semiconductor device. In particular, when a large number of level shifter circuits have to be arranged within the width of the liquid crystal panel as in a liquid crystal driver IC, the level shifter circuit is enlarged in the width direction (long side direction) due to the PAD pitch limitation. Therefore, in order to secure the layout area, the level shifter circuit has to be enlarged in the vertical direction (short side direction), and it is difficult to meet the demand for a framed LCD panel. .

本発明は、上記の問題点に鑑み、高耐圧素子を必要とすることなく、消費電力の削減、応答速度の向上、並びに、レイアウト面積の縮小を実現することが可能なレベルシフタ回路、並びに、これを用いた負荷駆動装置、液晶表示装置、及びテレビを提供することを目的とする。 In view of the above problems, the present invention provides a level shifter circuit capable of realizing reduction of power consumption, improvement of response speed, and reduction of layout area, without requiring a high-voltage element, and An object of the present invention is to provide a load driving device, a liquid crystal display device, and a television using the TV.

上記目的を達成するために、本発明に係るレベルシフタ回路は、接地電位と第１正電位との間でパルス駆動される入力信号を受け取り、前記第１正電位と第１負電位との間でパルス駆動される第１出力信号を生成する第１レベルシフタ回路と、前記第１出力信号を受け取り、前記接地電位と前記第１負電位よりも低い第２負電位との間でパルス駆動される第２出力信号を生成する第２レベルシフタ回路と、を有して成るレベルシフタ回路であって、前記第２レベルシフタ回路は、前記第１出力信号の入力段と前記第２出力信号の出力段との間に、前記第１負電位の入力を受けるバイアス段を含むことを特徴とする構成（第１の構成）とされている。 To achieve the above object, a level shifter circuit according to the present invention receives an input signal that is pulse-driven between a ground potential and a first positive potential, and between the first positive potential and the first negative potential. A first level shifter circuit for generating a pulse-driven first output signal; and a first level shifter circuit that receives the first output signal and is pulse-driven between the ground potential and a second negative potential lower than the first negative potential. A second level shifter circuit that generates a two-output signal, wherein the second level shifter circuit is provided between the input stage of the first output signal and the output stage of the second output signal. In addition, a bias stage that receives the input of the first negative potential is included (first configuration).

なお、上記第１の構成から成るレベルシフタ回路は、前記第１出力信号及び前記第２出力信号を差動形式で入出力することを特徴とする構成（第２の構成）にするとよい。 The level shifter circuit having the first configuration may have a configuration (second configuration) in which the first output signal and the second output signal are input and output in a differential format.

また、上記第２の構成から成るレベルシフタ回路は、前記第２レベルシフタ回路は、ソースが接地電位の印加端に接続され、ゲートが前記第１出力信号の第１差動入力端に接続されたＰチャネル型の第１トランジスタと、ソースが接地電位の印加端に接続され、ゲートが前記第１出力信号の第２差動入力端に接続されたＰチャネル型の第２トランジスタと、ソースが前記第１トランジスタのドレインに接続され、ゲートが前記第１負電位の印加端に接続されたＰチャネル型の第３トランジスタと、ソースが前記第２トランジスタのドレインに接続され、ゲートが前記第１負電位の印加端に接続されたＰチャネル型の第４トランジスタと、ドレインが前記第３トランジスタのドレインに接続され、ソースが前記第２負電位の印加端に接続され、ゲートが前記第４トランジスタのドレインに接続されたＮチャネル型の第５トランジスタと、ドレインが前記第４トランジスタのドレインに接続され、ソースが前記第２負電位の印加端に接続され、ゲートが前記第３トランジスタのドレインに接続されたＮチャネル型の第６トランジスタと、前記第４トランジスタのドレインと前記第６トランジスタのドレインとの接続ノードに現れる電圧を前記第２出力信号として出力する複数のインバータと、を有することを特徴とする構成（第３の構成）にするとよい。 Further, in the level shifter circuit having the second configuration, the second level shifter circuit is configured such that a source is connected to a ground potential application terminal and a gate is connected to a first differential input terminal of the first output signal. A channel-type first transistor, a P-channel type second transistor having a source connected to a ground potential application terminal and a gate connected to a second differential input terminal of the first output signal, and a source being the first A P-channel third transistor connected to the drain of one transistor, a gate connected to the first negative potential application terminal, a source connected to the drain of the second transistor, and a gate connected to the first negative potential; A P-channel fourth transistor connected to the application terminal of the second transistor, a drain connected to the drain of the third transistor, a source connected to the application terminal of the second negative potential, N-channel fifth transistor connected to the drain of the fourth transistor, the drain connected to the drain of the fourth transistor, the source connected to the application terminal of the second negative potential, and the gate A plurality of N-channel sixth transistors connected to the drain of the third transistor; and a voltage that appears at a connection node between the drain of the fourth transistor and the drain of the sixth transistor as the second output signal. An inverter may be used as a configuration (third configuration).

また、上記第３の構成から成るレベルシフタ回路は、前記第２レベルシフタ回路を形成する複数のトランジスタは、前記第１正電位と前記第２負電位との電位差にも耐え得る高耐圧素子より、耐圧の低い素子であることを特徴とする構成（第４の構成）にするとよい。 Further, in the level shifter circuit having the third configuration, the plurality of transistors forming the second level shifter circuit have a higher withstand voltage than a high withstand voltage element that can withstand a potential difference between the first positive potential and the second negative potential. It is preferable to adopt a structure (fourth structure) characterized by being a low element.

また、上記第４の構成から成るレベルシフタ回路は、前記第１レベルシフタ回路は、前記入力信号及び前記第１出力信号を差動形式で入出力することを特徴とする構成（第５の構成）にするとよい。 In the level shifter circuit having the fourth configuration, the first level shifter circuit inputs / outputs the input signal and the first output signal in a differential format (fifth configuration). Good.

また、上記第５の構成から成るレベルシフタ回路は、前記第１レベルシフタ回路は、ソースが前記第１正電位の印加端に接続され、ゲートが前記入力信号の第１差動入力端に接続されたＰチャネル型の第７トランジスタと、ソースが前記第１正電位の印加端に接続され、ゲートが前記入力信号の第２差動入力端に接続されたＰチャネル型の第８トランジスタと、ソースが前記第１負電位の印加端に接続され、ドレインが前記第７トランジスタのドレインに接続され、ゲートが前記第８トランジスタのドレインに接続されたＮチャネル型の第９トランジスタと、ソースが前記第１負電位の印加端に接続され、ドレインが前記第８トランジスタのドレインに接続され、ゲートが前記第７トランジスタのドレインに接続されたＮチャネル型の第１０トランジスタと、を有し、前記第７トランジスタのドレインと前記第９トランジスタのドレインとの間に現れる電圧、及び前記第８トランジスタのドレインと前記第１０トランジスタのドレインとの接続ノードに現れる電圧を前記第１出力信号をとして出力することを特徴とする構成（第６の構成）にするとよい。 In the level shifter circuit having the fifth configuration, the first level shifter circuit has a source connected to the application terminal of the first positive potential and a gate connected to a first differential input terminal of the input signal. A P-channel seventh transistor, a P-channel eighth transistor having a source connected to the first positive potential application terminal and a gate connected to the second differential input terminal of the input signal; An N-channel ninth transistor having a drain connected to the first negative potential application terminal, a drain connected to the drain of the seventh transistor, a gate connected to the drain of the eighth transistor, and a source connected to the first transistor N-channel type tenth connected to the negative potential application end, drain connected to the drain of the eighth transistor, and gate connected to the drain of the seventh transistor. A voltage appearing between a drain of the seventh transistor and a drain of the ninth transistor, and a voltage appearing at a connection node between the drain of the eighth transistor and the drain of the tenth transistor. The first output signal may be output as a configuration (sixth configuration).

また、上記第６の構成から成るレベルシフタ回路は、接地電位と前記第１正電位よりも低い第２正電位との間でパルス駆動される前段入力信号を受け取り、前記入力信号を生成して前記第１レベルシフタ回路へ送出する前段レベルシフタ回路を有することを特徴とする構成（第７の構成）にするとよい。 The level shifter circuit having the sixth configuration receives a previous stage input signal pulse-driven between a ground potential and a second positive potential lower than the first positive potential, generates the input signal, and generates the input signal. A configuration (seventh configuration) may be provided which includes a pre-stage level shifter circuit for sending to the first level shifter circuit.

また、上記第７の構成から成るレベルシフタ回路は、前記前段レベルシフタ回路は、前記前段入力信号及び前記入力信号を差動形式で入出力することを特徴とする構成（第８の構成）にするとよい。 The level shifter circuit having the seventh configuration may have a configuration (eighth configuration) in which the previous level shifter circuit inputs and outputs the previous stage input signal and the input signal in a differential format. .

また、上記第８の構成から成るレベルシフタ回路は、前記前段レベルシフタ回路は、ソースが接地電位の印加端に接続され、ゲートが前記前段入力信号の第１差動入力端に接続されたＮチャネル型の第１１トランジスタと、ソースが接地電位の印加端に接続され、ゲートが前記前段入力信号の第２差動入力端に接続されたＮチャネル型の第１２トランジスタと、ソースが前記第１正電位の印加端に接続され、ドレインが前記第１１トランジスタのドレインに接続され、ゲートが前記第１２トランジスタのドレインに接続された前記第１３トランジスタと、ソースが前記正電位の印加端に接続され、ドレインが前記第１２トランジスタのドレインに接続され、ゲートが前記第１１トランジスタのドレインに接続された第１４トランジスタと、を有し、前記第１１トランジスタのドレインと前記第１３トランジスタのドレインとの接続ノードに現れる電圧、及び前記第１２トランジスタのドレインと前記第１４トランジスタのドレインとの接続ノードに現れる電圧を前記入力信号として出力することを特徴とする構成（第９の構成）にするとよい。 In the level shifter circuit having the eighth configuration, the previous level shifter circuit has an N-channel type in which a source is connected to a ground potential application terminal and a gate is connected to a first differential input terminal of the previous input signal. An N-channel twelfth transistor having a source connected to a ground potential application terminal and a gate connected to a second differential input terminal of the preceding input signal, and a source connected to the first positive potential. The thirteenth transistor whose drain is connected to the drain of the eleventh transistor, the gate is connected to the drain of the twelfth transistor, the source is connected to the positive potential application terminal, and the drain Is connected to the drain of the twelfth transistor, and the fourteenth transistor has a gate connected to the drain of the eleventh transistor. The voltage appearing at the connection node between the drain of the eleventh transistor and the drain of the thirteenth transistor and the voltage appearing at the connection node between the drain of the twelfth transistor and the drain of the fourteenth transistor are output as the input signal. It is good to use the structure (9th structure) characterized by doing.

また、本発明に係る負荷駆動装置は、ｍ系統（ｍは２以上の整数）の入力信号を各々レベルシフトしてｍ系統の出力信号を生成するｍ個のレベルシフタ回路と；前記ｍ系統の出力信号をｍビットのデジタル信号として受け取り、これをアナログ信号に変換して出力するデジタル／アナログ変換回路と；前記アナログ信号を負荷駆動信号として前記負荷に供給するアンプ回路と；をｎ組（ｎは１以上の整数）有して成る負荷駆動装置であって、前記複数のレベルシフタ回路のうち、接地電位と正電位との間でパルス駆動される入力信号を前記接地電位と負電位との間でパルス駆動される出力信号に変換するレベルシフタ回路は、第１の構成〜第９の構成のいずれかのレベルシフタ回路であることを特徴とした構成（第１０の構成）とされている。 The load driving device according to the present invention includes m level shifter circuits that level-shift m input signals (m is an integer of 2 or more) to generate m output signals; A digital / analog conversion circuit that receives a signal as an m-bit digital signal, converts the signal into an analog signal, and outputs the analog signal; and an amplifier circuit that supplies the analog signal to the load as a load drive signal; An integer greater than or equal to 1) of the plurality of level shifter circuits, wherein an input signal that is pulse-driven between a ground potential and a positive potential is transmitted between the ground potential and the negative potential. The level shifter circuit for converting to a pulse-driven output signal is a level shifter circuit having any one of the first to ninth configurations (tenth configuration).

また、上記第１０の構成からなる負荷駆動装置は、前記負荷は、液晶画素であること
ことを特徴とした構成（第１１の構成）とされている。 Further, the load driving device having the tenth configuration has a configuration (eleventh configuration) in which the load is a liquid crystal pixel.

また、本発明に係る液晶表示装置は、第１１の構成の負荷駆動装置と、前記負荷駆動装置によって駆動される液晶画素と、を有して成ることを特徴とする構成（第１２の構成）にするとよい。 A liquid crystal display device according to the present invention includes a load driving device having an eleventh configuration and liquid crystal pixels driven by the load driving device (twelfth configuration). It is good to.

また、本発明に係るテレビは、受信信号から所望チャネルの放送信号を選局するチューナ部と、前記チューナで選局された放送信号から映像信号と音声信号を生成するデコーダ部と、前記映像信号を映像として出力する表示部と、前記音声信号を音声として出力するスピーカ部と、ユーザ操作を受け付ける操作部と、外部入力信号を受け付けるインタフェイス部と、上記各部の動作を統括的に制御する制御部と、上記各部に電力供給を行う電源部と、を有し、前記表示部は、第１２の構成の液晶表示装置であることを特徴とする構成（第１３の構成）にするとよい。 The television according to the present invention includes a tuner unit that selects a broadcast signal of a desired channel from a received signal, a decoder unit that generates a video signal and an audio signal from the broadcast signal selected by the tuner, and the video signal. A display unit that outputs the image as a video, a speaker unit that outputs the audio signal as audio, an operation unit that receives a user operation, an interface unit that receives an external input signal, and a control that comprehensively controls the operation of each unit. And a power supply unit that supplies power to each of the above-described units, and the display unit is a liquid crystal display device having a twelfth configuration (13th configuration).

本発明によれば、高耐圧素子を必要とすることなく、消費電力の削減、応答速度の向上、並びに、レイアウト面積の縮小を実現することが可能となる。 According to the present invention, it is possible to realize reduction of power consumption, improvement of response speed, and reduction of layout area without requiring a high voltage element.

本発明に係るレベルシフタ回路を示すブロック図The block diagram which shows the level shifter circuit which concerns on this invention 本発明に係るレベルシフタ回路を示す回路図Circuit diagram showing a level shifter circuit according to the present invention 本発明に係るレベルシフタ回路を用いた液晶表示装置の構成例を示す模式図Schematic diagram showing a configuration example of a liquid crystal display device using the level shifter circuit according to the present invention. レベルシフタ回路の一従来例を示す回路図Circuit diagram showing a conventional example of a level shifter circuit レベルシフタ回路を搭載したテレビの一構成例を示すブロック図Block diagram showing one configuration example of a television equipped with a level shifter circuit レベルシフタ回路を搭載したテレビの正面図Front view of a TV equipped with a level shifter circuit レベルシフタ回路を搭載したテレビの側面図Side view of a TV with a level shifter circuit レベルシフタ回路を搭載したテレビの背面図Rear view of a TV with a level shifter circuit

＜液晶表示装置＞
図３は、本発明に係るレベルシフタ回路を用いた液晶表示装置の一構成例を示す模式図である。図３に示すように、本構成例の液晶表示装置は、ガラス基板１００と、ＭＰＵ［Micro-Processing Unit］２００と、フレキシブルケーブル３００と、有して成る。 <Liquid crystal display device>
FIG. 3 is a schematic diagram showing a configuration example of a liquid crystal display device using the level shifter circuit according to the present invention. As shown in FIG. 3, the liquid crystal display device of this configuration example includes a glass substrate 100, an MPU [Micro-Processing Unit] 200, and a flexible cable 300.

ガラス基板１００には、液晶画素１１０が形成されているほか、その余白領域（額縁領域）に液晶駆動装置１２０（液晶ドライバＩＣ）がＣＯＧ［Chip On Glass］方式で直接実装されている。 A liquid crystal pixel 110 is formed on the glass substrate 100, and a liquid crystal driving device 120 (liquid crystal driver IC) is directly mounted in a blank area (frame area) by a COG [Chip On Glass] method.

液晶駆動装置１２０は、液晶画素１１０を駆動する手段として、ソースドライバ部、ゲートドライバ部、及び、コモンドライバ部等を有して成り、特に、液晶駆動装置１２０のソースドライバ部は、図３に示したように、レベルシフタ回路群１２１と、デジタル／アナログ変換回路群１２２と、ソースアンプ群１２３と、ロジック部１２４とを有して成る。 The liquid crystal driving device 120 includes a source driver unit, a gate driver unit, a common driver unit, and the like as means for driving the liquid crystal pixels 110. In particular, the source driver unit of the liquid crystal driving device 120 is illustrated in FIG. As shown, it includes a level shifter circuit group 121, a digital / analog conversion circuit group 122, a source amplifier group 123, and a logic unit 124.

より具体的に述べると、液晶駆動装置１２０のソースドライバ部は、ｍ系統（ただし、ｍは２以上の整数）の入力信号を各々レベルシフトしてｍ系統の出力信号を生成するｍ個のレベルシフタ回路（図３の例では、「ＬＳ×ｍ」という符号を付した単一のブロック要素として描写）と、ｍ系統の出力信号をｍビットのデジタル信号として受け取り、これをアナログ信号に変換して出力するデジタル／アナログ変換回路（図３の例では、「ＤＡＣ」という符号を付したブロック要素として描写）と、アナログ信号をソース信号として液晶画素１１に供給するソースアンプ回路（図３の例では、「ＡＭＰ」という符号を付したブロック要素として描写）と、をｎ組（ただし、ｎは１以上の整数）有して成る。 More specifically, the source driver unit of the liquid crystal driving device 120 includes m level shifters for level-shifting m system input signals (where m is an integer of 2 or more) to generate m system output signals. Circuit (depicted as a single block element labeled “LS × m” in the example of FIG. 3) and m output signals as m-bit digital signals, which are converted into analog signals An output digital / analog conversion circuit (illustrated as a block element labeled “DAC” in the example of FIG. 3) and a source amplifier circuit (in the example of FIG. 3) that supplies an analog signal to the liquid crystal pixel 11 as a source signal. , Depicted as a block element labeled “AMP”), and n sets (where n is an integer of 1 or more).

ここで、液晶駆動信号として液晶画素１１０に供給されるソース信号は、液晶画素１１０の焼付きを防止するという観点から、所定のフレーム毎に正負の極性を反転させることが望ましい。そこで、本実施形態の液晶駆動装置１２０においては、ロジック部１２４からの入力信号（映像信号）に応じて正極性のソース信号を生成する第１駆動系統（正極性のレベルシフタ回路、デジタル／アナログ変換回路、及び、ソースアンプ回路）と、負極性のソース信号を生成する第２駆動系統（負極性のレベルシフタ回路、デジタル／アナログ変換回路、及び、ソースアンプ回路）を個別に用意しておき、両者を交互に切り替えながら、液晶画素１１０を駆動する構成が採用されている。なお、本発明に係るレベルシフタ回路は、上記した負極性のレベルシフタ回路として好適に用いられるものであるが、その構成については、後ほど詳細に説明する。 Here, it is desirable that the source signal supplied to the liquid crystal pixel 110 as the liquid crystal drive signal is inverted in polarity between every predetermined frame from the viewpoint of preventing the liquid crystal pixel 110 from being burned. Therefore, in the liquid crystal drive device 120 of the present embodiment, the first drive system (positive level shifter circuit, digital / analog conversion) that generates a positive source signal according to an input signal (video signal) from the logic unit 124. Circuit and source amplifier circuit) and a second drive system (negative level shifter circuit, digital / analog conversion circuit, and source amplifier circuit) for generating a negative polarity source signal are prepared separately. A configuration is adopted in which the liquid crystal pixels 110 are driven while alternately switching the. The level shifter circuit according to the present invention is suitably used as the above-described negative level shifter circuit, and the configuration thereof will be described later in detail.

ＭＰＵ２００は、フレキシブルケーブル３００を介して、ガラス基板１００上の液晶駆動装置１２０に接続されており、液晶駆動装置１２０を介して液晶画素１１０の制御信号（ソース信号、ゲート信号、コモン信号など）を出力する。 The MPU 200 is connected to the liquid crystal driving device 120 on the glass substrate 100 via the flexible cable 300, and receives control signals (source signal, gate signal, common signal, etc.) of the liquid crystal pixel 110 via the liquid crystal driving device 120. Output.

フレキシブルケーブル３００は、柔軟性のある薄膜上にプリント配線が形成された信号伝達経路であり、その両端には液晶駆動装置１２０及びＭＰＵ２００との電気的な接続を確立するためのコネクタが設けられている。なお、図３の例では、ガラス基板１００上に液晶駆動装置１２０をＣＯＧ方式で実装した構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、フレキシブルケーブル３００上に液晶駆動装置１２０をＣＯＦ［Chip On Film］方式で実装しても構わない。 The flexible cable 300 is a signal transmission path in which printed wiring is formed on a flexible thin film, and connectors for establishing electrical connection with the liquid crystal driving device 120 and the MPU 200 are provided at both ends thereof. Yes. In the example of FIG. 3, the configuration in which the liquid crystal driving device 120 is mounted on the glass substrate 100 by the COG method is described as an example. However, the configuration of the present invention is not limited to this, and the configuration is not limited to this. The liquid crystal driving device 120 may be mounted by a COF [Chip On Film] method.

＜レベルシフタ回路＞
図１は、本発明の一実施形態に係るレベルシフタ回路の一構成例を示す回路図である。 <Level shifter circuit>
FIG. 1 is a circuit diagram showing a configuration example of a level shifter circuit according to an embodiment of the present invention.

本構成例のレベルシフタ回路は、前段レベルシフタ回路１０と、第１レベルシフタ回路２０と、第２レベルシフタ回路３０と、定電圧源４０と、外部端子ＩＮ１と、外部端子ＯＵＴ１と、を有する。またレベルシフタ回路は、正電位ＶＤＤＬの印加端と、接地電位ＧＮＤの印加端と、負電位ＶＤＤＭの印加端と、を有する。なお定電圧源４０については、レベルシフタ回路に含めず、レベルシフタ回路に外部接続される形態でもよい。 The level shifter circuit of this configuration example includes a previous level shifter circuit 10, a first level shifter circuit 20, a second level shifter circuit 30, a constant voltage source 40, an external terminal IN1, and an external terminal OUT1. The level shifter circuit has an application terminal for the positive potential VDDL, an application terminal for the ground potential GND, and an application terminal for the negative potential VDDM. The constant voltage source 40 may be externally connected to the level shifter circuit without being included in the level shifter circuit.

前段レベルシフタ回路１０は、外部端子ＩＮ１より、制御信号Ｓ１（前段入力信号）が入力される。制御信号Ｓ１は、不図示の論理回路によって生成される、正電位ＶＤＤＩ（第２正電位）と接地電位ＧＮＤとの間でパルス駆動されるデジタル信号である。 The pre-stage level shifter circuit 10 receives a control signal S1 (pre-stage input signal) from the external terminal IN1. The control signal S1 is a digital signal generated by a logic circuit (not shown) and pulse-driven between the positive potential VDDI (second positive potential) and the ground potential GND.

前段レベルシフタ回路１０は、接地電位ＧＮＤと、正電位ＶＤＤＬ（第１正電位）とが印加される。前段レベルシフタ回路１０は、接地電位ＧＮＤ及び正電位ＶＤＤＬを用いて、制御信号Ｓ１から制御信号Ｓ２（入力信号）を生成し、第１レベルシフタ回路２０へ出力する。制御信号Ｓ２は、正電位ＶＤＤＬと接地電位ＧＮＤとの間でパルス駆動されるデジタル信号である。 The pre-stage level shifter circuit 10 is applied with a ground potential GND and a positive potential VDDL (first positive potential). The pre-stage level shifter circuit 10 generates a control signal S2 (input signal) from the control signal S1 using the ground potential GND and the positive potential VDDL, and outputs the control signal S2 to the first level shifter circuit 20. The control signal S2 is a digital signal that is pulse-driven between the positive potential VDDL and the ground potential GND.

第１レベルシフタ回路２０は、上記の正電位ＶＤＤＬが印加される。また、定電圧源４０より、負電位ＶＢＩＡＳ（第１負電位）が印加される。第１レベルシフタ回路２０は、正電位ＶＤＤＬ及び負電位ＶＢＩＡＳを用いて、制御信号Ｓ２から制御信号Ｓ３（第１出力信号）を生成し、第２レベルシフタ回路３０へ出力する。制御信号Ｓ３は、正電位ＶＤＤＬと負電位ＶＢＩＡＳとの間でパルス駆動されるデジタル信号である。 The first level shifter circuit 20 is applied with the positive potential VDDL. A negative potential VBIAS (first negative potential) is applied from the constant voltage source 40. The first level shifter circuit 20 generates a control signal S3 (first output signal) from the control signal S2 using the positive potential VDDL and the negative potential VBIAS, and outputs the control signal S3 to the second level shifter circuit 30. The control signal S3 is a digital signal that is pulse-driven between the positive potential VDDL and the negative potential VBIAS.

第２レベルシフタ回路３０は、接地電位ＧＮＤと、負電位ＶＢＩＡＳと、負電位ＶＤＤＭ（第２負電位）とが印加される。第２レベルシフタ回路２０は、接地電位ＧＮＤ及び負電位ＶＤＤＭを用いて、制御信号Ｓ３から制御信号Ｓ４（第２出力信号）を生成し、外部端子ＯＵＴ１へ出力する。制御信号Ｓ４は、接地電位ＧＮＤと負電位ＶＤＤＭとの間でパルス駆動されるデジタル信号である。また第２レベルシフタ回路３０は、負電位ＶＢＩＡＳを用いて、制御信号Ｓ３の入力段と制御信号Ｓ４の出力段との導通を制御する動作（詳細は後述）を行う。 The second level shifter circuit 30 is applied with the ground potential GND, the negative potential VBIAS, and the negative potential VDDM (second negative potential). The second level shifter circuit 20 generates a control signal S4 (second output signal) from the control signal S3 using the ground potential GND and the negative potential VDDM, and outputs the control signal S4 to the external terminal OUT1. The control signal S4 is a digital signal that is pulse-driven between the ground potential GND and the negative potential VDDM. The second level shifter circuit 30 performs an operation (details will be described later) for controlling conduction between the input stage of the control signal S3 and the output stage of the control signal S4 using the negative potential VBIAS.

定電圧源４０は、不図示のオペアンプやトランジスタ等を用いて、負の定電位である負電位ＶＢＩＡＳを生成し、第１レベルシフタ回路２０及び第２レベルシフタ回路３０へ送出する。 The constant voltage source 40 generates a negative potential VBIAS, which is a negative constant potential, using an operational amplifier, a transistor, and the like (not shown), and sends them to the first level shifter circuit 20 and the second level shifter circuit 30.

なお本実施形態では、各電位の一例として、正電位ＶＤＤが１．２Ｖ、正電位ＶＤＤＬが１．８Ｖ、接地電位が０Ｖ、負電位ＶＢＩＡＳが−４．２Ｖ、負電位ＶＤＤＭが−６Ｖであるものとして、説明を行う。 In this embodiment, as an example of each potential, the positive potential VDD is 1.2 V, the positive potential VDDL is 1.8 V, the ground potential is 0 V, the negative potential VBIAS is −4.2 V, and the negative potential VDDM is −6 V. The explanation will be given.

次に、上記構成から成るレベルシフタ回路の詳細な回路構成について、説明を行う。図２は、本発明の一実施形態に係るレベルシフタ回路の回路構成を示す回路図である。 Next, a detailed circuit configuration of the level shifter circuit configured as described above will be described. FIG. 2 is a circuit diagram showing a circuit configuration of a level shifter circuit according to an embodiment of the present invention.

前段レベルシフタ回路１０は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１、Ｐ２（以下、「トランジスタＰ１、Ｐ２」という）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１、Ｎ２（以下、「トランジスタＮ１、Ｎ２」という）と、を有する。なお、上記のトランジスタは、全て低耐圧素子である。 The front level shifter circuit 10 includes P-channel MOS field effect transistors P1 and P2 (hereinafter referred to as “transistors P1 and P2”) and N-channel MOS field effect transistors N1 and N2 (hereinafter referred to as “transistors N1 and N2”). And having. The above transistors are all low breakdown voltage elements.

第１レベルシフタ回路２０は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３、Ｐ４（以下、「トランジスタＰ３、Ｐ４」という）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３、Ｎ４（以下、「トランジスタＮ３、Ｎ４」という）と、を有する。なお、上記のトランジスタは、全て中耐圧素子である。 The first level shifter circuit 20 includes P-channel MOS field effect transistors P3 and P4 (hereinafter referred to as “transistors P3 and P4”) and N-channel MOS field effect transistors N3 and N4 (hereinafter referred to as “transistors N3 and N4”). And). The above transistors are all medium voltage devices.

第２レベルシフタ回路３０は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ５、Ｐ６、Ｐ７、Ｐ８（以下、「トランジスタＰ５、Ｐ６、Ｐ７、Ｐ８」という）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ５、Ｎ６（以下、「トランジスタＮ５、Ｎ６」という）と、を有する。トランジスタＰ５、Ｐ６は、制御信号Ｓ３の差動入力段として動作する。トランジスタＰ７、Ｐ８はバイアス段として動作する。トランジスタＮ５、Ｎ６は、制御信号Ｓ４の差動出力段として動作する。なお、上記のトランジスタは、全て中耐圧素子である。 The second level shifter circuit 30 includes P-channel MOS field effect transistors P5, P6, P7 and P8 (hereinafter referred to as “transistors P5, P6, P7 and P8”) and N-channel MOS field effect transistors N5 and N6 (hereinafter referred to as “transistors P5, P6, P7 and P8”). , “Transistors N5 and N6”. The transistors P5 and P6 operate as a differential input stage for the control signal S3. Transistors P7 and P8 operate as a bias stage. The transistors N5 and N6 operate as a differential output stage of the control signal S4. The above transistors are all medium voltage devices.

また第２レベルシフタ回路３０は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ９、Ｐ１０（以下、「トランジスタＰ９、Ｐ１０」という）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ７、Ｎ８（以下、「トランジスタＮ７、Ｎ８」という）と、を有する。なお、上記のトランジスタは、全て低耐圧素子である。 The second level shifter circuit 30 includes P-channel MOS field effect transistors P9 and P10 (hereinafter referred to as “transistors P9 and P10”) and N-channel MOS field effect transistors N7 and N8 (hereinafter referred to as “transistors N7 and N8”). And). The above transistors are all low breakdown voltage elements.

外部端子ＩＮ及び外部端子ＩＮＢは、図１の外部端子ＩＮ１を詳細に記載したものである。外部端子ＩＮ及び外部端子ＩＮＢは、制御信号Ｓ１を差動入力するための入力端である。なお外部端子ＩＮＢは、外部端子ＩＮの反転入力端となっている。 The external terminal IN and the external terminal INB describe the external terminal IN1 in FIG. 1 in detail. The external terminal IN and the external terminal INB are input terminals for differentially inputting the control signal S1. The external terminal INB is an inverting input terminal of the external terminal IN.

外部端子ＯＵＴ及び外部端子ＯＵＴＢは、図１の外部端子ＯＵＴ１を詳細に記載したものである。外部端子ＯＵＴ及び外部端子ＯＵＴＢは、制御信号Ｓ４を差動出力するための出力端である。なお外部端子ＯＵＴＢは、外部端子ＯＵＴの反転出力端となっている。 The external terminal OUT and the external terminal OUTB describe the external terminal OUT1 in FIG. 1 in detail. The external terminal OUT and the external terminal OUTB are output terminals for differentially outputting the control signal S4. The external terminal OUTB is an inverted output terminal of the external terminal OUT.

以上に説明した各構成要素の、接続形態を説明する。まず前段レベルシフタ回路１０について説明すると、トランジスタＮ１（第１１トランジスタ）のゲートは、外部端子ＩＮに接続されている。トランジスタＮ１のソースは、接地電位ＧＮＤの印加端に接続されている。トランジスタＮ２（第１２トランジスタ）のゲートは、外部端子ＩＮＢに接続されている。トランジスタＮ２のソースは、接地電位ＧＮＤの印加端に接続されている。 A connection form of each component described above will be described. First, the front level shifter circuit 10 will be described. The gate of the transistor N1 (the eleventh transistor) is connected to the external terminal IN. The source of the transistor N1 is connected to the application terminal of the ground potential GND. The gate of the transistor N2 (the twelfth transistor) is connected to the external terminal INB. The source of the transistor N2 is connected to the application terminal of the ground potential GND.

トランジスタＰ１（第１３トランジスタ）のドレインは、トランジスタＮ１のドレインに接続されている。トランジスタＰ１のソースは、正電位ＶＤＤＬの印加端に接続されている。トランジスタＰ１のゲートは、トランジスタＰ２のドレインとトランジスタＮ２のドレインとの接続ノードに接続されている。 The drain of the transistor P1 (13th transistor) is connected to the drain of the transistor N1. The source of the transistor P1 is connected to the application terminal of the positive potential VDDL. The gate of the transistor P1 is connected to a connection node between the drain of the transistor P2 and the drain of the transistor N2.

トランジスタＰ２（第１４トランジスタ）のドレインは、トランジスタＮ２のドレインに接続されている。トランジスタＰ２のソースは、正電位ＶＤＤＬの印加端に接続されている。トランジスタＰ２のゲートは、トランジスタＰ１のドレインとトランジスタＮ１のドレインとの接続ノードに接続されている。 The drain of the transistor P2 (14th transistor) is connected to the drain of the transistor N2. The source of the transistor P2 is connected to the application terminal of the positive potential VDDL. The gate of the transistor P2 is connected to a connection node between the drain of the transistor P1 and the drain of the transistor N1.

次に第１レベルシフタ回路２０について説明すると、トランジスタＰ３（第７トランジスタ）のソースは、正電位ＶＤＤＬの印加端に接続されている。トランジスタＰ３のゲートは、トランジスタＰ２のドレインとトランジスタＮ２のドレインとの接続ノードに接続されている。 Next, the first level shifter circuit 20 will be described. The source of the transistor P3 (seventh transistor) is connected to the application terminal of the positive potential VDDL. The gate of the transistor P3 is connected to a connection node between the drain of the transistor P2 and the drain of the transistor N2.

トランジスタＰ４（第８トランジスタ）のソースは、正電位ＶＤＤＬの印加端に接続されている。トランジスタＰ４のゲートは、トランジスタＰ１のドレインとトランジスタＮ１のドレインとの接続ノードに接続されている。 The source of the transistor P4 (eighth transistor) is connected to the application terminal for the positive potential VDDL. The gate of the transistor P4 is connected to a connection node between the drain of the transistor P1 and the drain of the transistor N1.

トランジスタＮ３（第９トランジスタ）のソースは、負電位ＶＢＩＡＳの印加端に接続されている。トランジスタＮ３のドレインは、トランジスタＰ３のドレインに接続されている。トランジスタＰ３のゲートは、トランジスタＰ４のドレインとトランジスタＮ４のドレインとの接続ノードに接続されている。 The source of the transistor N3 (the ninth transistor) is connected to the application terminal for the negative potential VBIAS. The drain of the transistor N3 is connected to the drain of the transistor P3. The gate of the transistor P3 is connected to a connection node between the drain of the transistor P4 and the drain of the transistor N4.

トランジスタＮ４（第１０トランジスタ）のソースは、負電位ＶＢＩＡＳの印加端に接続されている。トランジスタＮ４のドレインは、トランジスタＰ４のドレインに接続されている。トランジスタＰ４のゲートは、トランジスタＰ３のドレインとトランジスタＮ３のドレインとの接続ノードに接続されている。 The source of the transistor N4 (tenth transistor) is connected to the application terminal of the negative potential VBIAS. The drain of the transistor N4 is connected to the drain of the transistor P4. The gate of the transistor P4 is connected to a connection node between the drain of the transistor P3 and the drain of the transistor N3.

次に第２レベルシフタ回路３０について説明すると、トランジスタＰ５（第１トランジスタ）のソースは、接地電位ＧＮＤの印加端に接続されている。トランジスタＰ５のゲートは、トランジスタＰ４のドレインとトランジスタＮ４のドレインとの接続ノードに接続されている。 Next, the second level shifter circuit 30 will be described. The source of the transistor P5 (first transistor) is connected to the application terminal of the ground potential GND. The gate of the transistor P5 is connected to a connection node between the drain of the transistor P4 and the drain of the transistor N4.

トランジスタＰ６（第２トランジスタ）のソースは、接地電位ＧＮＤの印加端に接続されている。トランジスタＰ６のゲートは、トランジスタＰ３のドレインとトランジスタＮ３のドレインとの接続ノードに接続されている。 The source of the transistor P6 (second transistor) is connected to the application terminal of the ground potential GND. The gate of the transistor P6 is connected to a connection node between the drain of the transistor P3 and the drain of the transistor N3.

トランジスタＰ７（第３トランジスタ）のソースはトランジスタＰ５のドレインに接続されている。トランジスタＰ７のゲートは、負電位ＶＢＩＡＳの印加端に接続されている。トランジスタＰ８（第４トランジスタ）のソースはトランジスタＰ６のドレインに接続されている。トランジスタＰ８のゲートは、負電位ＶＢＩＡＳの印加端に接続されている。 The source of the transistor P7 (third transistor) is connected to the drain of the transistor P5. The gate of the transistor P7 is connected to the application terminal for the negative potential VBIAS. The source of the transistor P8 (fourth transistor) is connected to the drain of the transistor P6. The gate of the transistor P8 is connected to the application terminal for the negative potential VBIAS.

トランジスタＮ５（第５トランジスタ）のソースは、負電位ＶＤＤＭの印加端に接続されている。トランジスタＮ５のドレインは、トランジスタＰ７のドレインに接続されている。トランジスタＮ５のゲートは、トランジスタＰ８のドレインとトランジスタＮ６のドレインとの接続ノードに接続されている。 The source of the transistor N5 (fifth transistor) is connected to the application terminal of the negative potential VDDM. The drain of the transistor N5 is connected to the drain of the transistor P7. The gate of the transistor N5 is connected to a connection node between the drain of the transistor P8 and the drain of the transistor N6.

トランジスタＮ６（第６トランジスタ）のソースは、負電位ＶＤＤＭの印加端に接続されている。トランジスタＮ６のドレインは、トランジスタＰ８のドレインに接続されている。トランジスタＮ６のゲートは、トランジスタＰ７のドレインとトランジスタＮ５のドレインとの接続ノードに接続されている。 The source of the transistor N6 (sixth transistor) is connected to the application terminal for the negative potential VDDM. The drain of the transistor N6 is connected to the drain of the transistor P8. The gate of the transistor N6 is connected to a connection node between the drain of the transistor P7 and the drain of the transistor N5.

トランジスタＰ９のソースは、接地電位ＧＮＤの印加端に接続されている。トランジスタＰ９のゲートは、トランジスタＰ８のドレインとトランジスタＮ６のドレインとの接続ノードに接続されている。 The source of the transistor P9 is connected to the application terminal of the ground potential GND. The gate of the transistor P9 is connected to a connection node between the drain of the transistor P8 and the drain of the transistor N6.

トランジスタＮ７のドレインは、トランジスタＰ９のドレインに接続されている。トランジスタＮ７のゲートは、トランジスタＰ８のドレインとトランジスタＮ６のドレインとの接続ノードに接続されている。トランジスタＮ７のソースは、負電位ＶＤＤＭの印加端に接続されている。 The drain of the transistor N7 is connected to the drain of the transistor P9. The gate of the transistor N7 is connected to a connection node between the drain of the transistor P8 and the drain of the transistor N6. The source of the transistor N7 is connected to the application terminal for the negative potential VDDM.

トランジスタＰ１０のソースは、接地電位ＧＮＤの印加端に接続されている。トランジスタＰ１０のゲートは、トランジスタＰ９のドレインとトランジスタＮ７のドレインとの接続ノードに接続されている。 The source of the transistor P10 is connected to the application terminal of the ground potential GND. The gate of the transistor P10 is connected to a connection node between the drain of the transistor P9 and the drain of the transistor N7.

トランジスタＮ８のドレインは、トランジスタＰ１０のドレインに接続されている。トランジスタＮ８のゲートは、トランジスタＰ９のドレインとトランジスタＮ７のドレインとの接続ノードに接続されている。トランジスタＮ８のソースは、負電位ＶＤＤＭの印加端に接続されている。 The drain of the transistor N8 is connected to the drain of the transistor P10. The gate of the transistor N8 is connected to a connection node between the drain of the transistor P9 and the drain of the transistor N7. The source of the transistor N8 is connected to the application terminal for the negative potential VDDM.

外部端子ＯＵＴは、トランジスタＰ１０のドレインとトランジスタＮ８のドレインとの接続ノードに接続されている。外部端子ＯＵＴＢは、トランジスタＰ９のドレインとトランジスタＮ７のドレインとの接続ノードに接続されている。 The external terminal OUT is connected to a connection node between the drain of the transistor P10 and the drain of the transistor N8. The external terminal OUTB is connected to a connection node between the drain of the transistor P9 and the drain of the transistor N7.

次に、上記構成から成るレベルシフタ回路の動作について、詳細な説明を行う。なお、以下の説明では、トランジスタＰ１のドレインとトランジスタＮ１のドレインとの接続ノードに現れる電圧をＶ１、トランジスタＰ２のドレインとトランジスタＮ２のドレインとの接続ノードに現れる電圧をＶ２、トランジスタＰ３のドレインとトランジスタＮ３のドレインとの接続ノードに現れる電圧をＶ３、トランジスタＰ４のドレインとトランジスタＮ４のドレインとの接続ノードに現れる電圧をＶ４、トランジスタＰ７のドレインとトランジスタＮ５のドレインとの接続ノードに現れる電圧をＶ５、トランジスタＰ８のドレインとトランジスタＮ６のドレインとの接続ノードに現れる電圧をＶ６、トランジスタＰ９のドレインとトランジスタＮ７のドレインとの接続ノードに現れる電圧をＶ７、トランジスタＰ１０のドレインとトランジスタＮ８のドレインとの接続ノードに現れる電圧をＶ８というように、各部のノード電圧に符号を付すことにする。 Next, the operation of the level shifter circuit configured as described above will be described in detail. In the following description, the voltage appearing at the connection node between the drain of the transistor P1 and the drain of the transistor N1 is V1, the voltage appearing at the connection node between the drain of the transistor P2 and the drain of the transistor N2 is V2, and the drain of the transistor P3 is The voltage appearing at the connection node between the drain of the transistor N3 is V3, the voltage appearing at the connection node between the drain of the transistor P4 and the drain of the transistor N4 is V4, and the voltage appearing at the connection node between the drain of the transistor P7 and the drain of the transistor N5. V5, the voltage appearing at the connection node between the drain of the transistor P8 and the drain of the transistor N6 is V6, the voltage appearing at the connection node between the drain of the transistor P9 and the drain of the transistor N7 is V7, and the drain of the transistor P10 The voltage appearing at the connection node between the drain of the transistor N8 and so V8, will be denoted by a reference sign on each part of the node voltage.

まず、前段レベルシフタ回路１０の動作について説明する。本実施形態では一例として、制御信号Ｓ１の論理レベルがＨｉｇｈである場合の動作について説明する。制御信号Ｓ１の論理レベルがＨｉｇｈである場合、外部端子ＩＮには正電位ＶＤＤ（１．２Ｖ）が印加され、外部端子ＩＮＢには接地電位ＧＮＤ（０Ｖ）が印加される。 First, the operation of the previous level shifter circuit 10 will be described. In the present embodiment, as an example, the operation when the logic level of the control signal S1 is High will be described. When the logic level of the control signal S1 is High, the positive potential VDD (1.2 V) is applied to the external terminal IN, and the ground potential GND (0 V) is applied to the external terminal INB.

この状態では、トランジスタＮ１のソースとゲートとの間に、トランジスタＮ１のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＮ１がオンする。 In this state, a potential difference exceeding the on-threshold voltage of the transistor N1 is generated between the source and the gate of the transistor N1, and the transistor N1 is turned on.

この結果、電圧Ｖ１が接地電位ＧＮＤに等しくなり、トランジスタＰ２のゲートに接地電位ＧＮＤが印加される。トランジスタＰ２のソースには正電位ＶＤＤＬ（１．８Ｖ）が印加されているため、トランジスタＰ２のソースとゲートとの間に、トランジスタＰ２のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＰ２がオンする。 As a result, the voltage V1 becomes equal to the ground potential GND, and the ground potential GND is applied to the gate of the transistor P2. Since the positive potential VDDL (1.8 V) is applied to the source of the transistor P2, a potential difference exceeding the on-threshold voltage of the transistor P2 is generated between the source and the gate of the transistor P2, and the transistor P2 is turned on.

この結果、電圧Ｖ２が正電位ＶＤＤＬに等しくなり、トランジスタＰ１のゲートに正電位ＶＤＤＬが印加される。トランジスタＰ１のソースには正電位ＶＤＤＬが印加されているため、トランジスタＰ１のソースとゲートとの間に電位差が生じず、トランジスタＰ１がオフする。 As a result, the voltage V2 becomes equal to the positive potential VDDL, and the positive potential VDDL is applied to the gate of the transistor P1. Since the positive potential VDDL is applied to the source of the transistor P1, there is no potential difference between the source and gate of the transistor P1, and the transistor P1 is turned off.

一方、トランジスタＮ２のソースとゲートとは共に接地電位ＧＮＤが印加されるため、電位差が生じず、トランジスタＮ２がオフする。 On the other hand, since the ground potential GND is applied to both the source and the gate of the transistor N2, no potential difference occurs, and the transistor N2 is turned off.

以上で説明したように、制御信号Ｓ１がＨｉｇｈである場合、電圧Ｖ１が接地電位ＧＮＤとなり、電圧Ｖ２が正電位ＶＤＤＬとなる。なお、制御信号Ｓ１がＬｏｗである場合は、この逆となる。これにより、電圧Ｖ１及び電圧Ｖ２を、制御信号Ｓ２として第１レベルシフタ回路２０へ差動出力する。つまり制御信号Ｓ２は、正電位ＶＤＤＬと接地電位ＧＮＤとの間でパルス駆動されるデジタル信号である。 As described above, when the control signal S1 is High, the voltage V1 becomes the ground potential GND, and the voltage V2 becomes the positive potential VDDL. The reverse is true when the control signal S1 is Low. As a result, the voltage V1 and the voltage V2 are differentially output to the first level shifter circuit 20 as the control signal S2. That is, the control signal S2 is a digital signal that is pulse-driven between the positive potential VDDL and the ground potential GND.

次に、第１レベルシフタ回路２０の動作について説明する。上記の例では、電圧Ｖ２が正電位ＶＤＤＬとなるため、トランジスタＰ３のソースとゲートとの間に電位差が生じず、トランジスタＰ３はオフする。一方、電圧Ｖ１が接地電位ＧＮＤとなるため、トランジスタＰ４のソースとゲートとの間に、トランジスタＰ４のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＰ４がオンする。 Next, the operation of the first level shifter circuit 20 will be described. In the above example, since the voltage V2 becomes the positive potential VDDL, no potential difference is generated between the source and the gate of the transistor P3, and the transistor P3 is turned off. On the other hand, since the voltage V1 becomes the ground potential GND, a potential difference exceeding the on-threshold voltage of the transistor P4 is generated between the source and the gate of the transistor P4, and the transistor P4 is turned on.

この結果、電圧Ｖ４が正電位ＶＤＤＬとなり、トランジスタＮ３のゲートに正電位ＶＤＤＬが印加される。トランジスタＮ３のソースには負電位ＶＢＩＡＳ（−４．２Ｖ）が印加されているため、トランジスタＮ３のソースとゲートとの間に、トランジスタＮ３のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＮ３がオンする。 As a result, the voltage V4 becomes the positive potential VDDL, and the positive potential VDDL is applied to the gate of the transistor N3. Since the negative potential VBIAS (−4.2 V) is applied to the source of the transistor N3, a potential difference exceeding the on-threshold voltage of the transistor N3 is generated between the source and gate of the transistor N3, and the transistor N3 is turned on. .

トランジスタＰ３がオフであるため、電圧Ｖ３は負電位ＶＢＩＡＳとなり、トランジスタＮ４のゲートに負電位ＶＢＩＡＳが印加される。トランジスタＮ４のソースには負電位ＶＢＩＡＳが印加されているため、電位差が生じず、トランジスタＮ４はオフする。 Since the transistor P3 is off, the voltage V3 becomes a negative potential VBIAS, and the negative potential VBIAS is applied to the gate of the transistor N4. Since the negative potential VBIAS is applied to the source of the transistor N4, no potential difference occurs, and the transistor N4 is turned off.

以上で説明したように、制御信号Ｓ１がＨｉｇｈである場合、電圧Ｖ３は負電位ＶＢＩＡＳとなり、電圧Ｖ４は正電位ＶＤＤＬとなる。なお、制御信号Ｓ１がＬｏｗである場合は、この逆となる。これにより、電圧Ｖ３及び電圧Ｖ４を、制御信号Ｓ３として第２レベルシフタ回路３０へ差動出力する。つまり制御信号Ｓ３は、正電位ＶＤＤＬと負電位ＶＢＩＡＳとの間でパルス駆動されるデジタル信号である。 As described above, when the control signal S1 is High, the voltage V3 is the negative potential VBIAS and the voltage V4 is the positive potential VDDL. The reverse is true when the control signal S1 is Low. As a result, the voltage V3 and the voltage V4 are differentially output to the second level shifter circuit 30 as the control signal S3. That is, the control signal S3 is a digital signal that is pulse-driven between the positive potential VDDL and the negative potential VBIAS.

次に、第２レベルシフタ回路３０の動作について説明する。上記の例では、電圧Ｖ４が正電位ＶＤＤＬとなるため、トランジスタＰ５のソースとゲートとの間に、トランジスタＰ５のオンスレッショルド電圧（例えば２Ｖ）を上回る電位差が生じず、トランジスタＰ５はオフする。一方、電圧Ｖ３が負電位ＶＢＩＡＳであるため、トランジスタＰ６のソースとゲートとの間に、トランジスタＰ６のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＰ６がオンする。 Next, the operation of the second level shifter circuit 30 will be described. In the above example, since the voltage V4 becomes the positive potential VDDL, a potential difference exceeding the on-threshold voltage (for example, 2V) of the transistor P5 does not occur between the source and gate of the transistor P5, and the transistor P5 is turned off. On the other hand, since the voltage V3 is the negative potential VBIAS, a potential difference exceeding the on-threshold voltage of the transistor P6 is generated between the source and the gate of the transistor P6, and the transistor P6 is turned on.

この結果、トランジスタＰ８のソースに接地電位ＧＮＤが印加される。トランジスタＰ８のゲートには負電位ＶＢＩＡＳが印加されているため、トランジスタＰ８のソースとゲートとの間に、トランジスタＰ８のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＰ８がオンする。 As a result, the ground potential GND is applied to the source of the transistor P8. Since the negative potential VBIAS is applied to the gate of the transistor P8, a potential difference exceeding the on-threshold voltage of the transistor P8 is generated between the source and the gate of the transistor P8, and the transistor P8 is turned on.

なおこの際、トランジスタＰ５がオフであるため、トランジスタＰ５のドレインとトランジスタＰ７のソースとの間に現れる電圧は不定となる。しかしながらトランジスタＰ７のゲートには負電位ＶＢＩＡＳが印加されているため、トランジスタＰ７の静特性により、上記の電圧は負電位ＶＢＩＡＳより低くなることはない。このため、トランジスタＰ５のドレインに、負電位ＶＢＩＡＳを下回る電圧が印加されない。 At this time, since the transistor P5 is off, the voltage appearing between the drain of the transistor P5 and the source of the transistor P7 is indefinite. However, since the negative potential VBIAS is applied to the gate of the transistor P7, the voltage is not lower than the negative potential VBIAS due to the static characteristics of the transistor P7. For this reason, a voltage lower than the negative potential VBIAS is not applied to the drain of the transistor P5.

従ってトランジスタＰ５のゲート・ソース間、ゲート・ドレイン間、若しくは、ソース・ドレイン間に対して、最大で正電位ＶＤＤＬ（１．８Ｖ）と負電位ＶＢＩＡＳ（−４．２Ｖ）との電位差（６Ｖ）までしか印加されない。このため、トランジスタＰ５に中耐圧素子（例えば６．５Ｖ耐圧）を用いることができる。 Therefore, the maximum potential difference (6 V) between the positive potential VDDL (1.8 V) and the negative potential VBIAS (−4.2 V) with respect to the gate-source, the gate-drain, or the source-drain of the transistor P5. It is applied only up to. Therefore, a medium withstand voltage element (for example, 6.5V withstand voltage) can be used for the transistor P5.

なお、制御信号Ｓ１がＬｏｗである場合、トランジスタＰ６のドレインとトランジスタＰ８のソースとの間に現れる電圧が不定となるが、トランジスタＰ８のゲートに負電位ＶＢＩＡＳが印加されているため、上記と同様に、トランジスタＰ６のゲート・ソース間、ゲート・ドレイン間、若しくは、ソース・ドレイン間に、６Ｖを超える電位差が印加されることはない。 Note that when the control signal S1 is Low, the voltage appearing between the drain of the transistor P6 and the source of the transistor P8 is indefinite, but since the negative potential VBIAS is applied to the gate of the transistor P8, the same as above. In addition, a potential difference exceeding 6 V is not applied between the gate and source of the transistor P6, between the gate and drain, or between the source and drain.

第２レベルシフタ回路３０の動作の説明に戻ると、トランジスタＰ６がオンである場合、電圧Ｖ６は接地電位ＧＮＤとなり、トランジスタＮ５のゲートに接地電位ＧＮＤが印加される。トランジスタＮ５のソースには負電位ＶＤＤＭ（−６Ｖ）が印加されているため、トランジスタＮ５のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＮ５がオンする。 Returning to the description of the operation of the second level shifter circuit 30, when the transistor P6 is on, the voltage V6 becomes the ground potential GND, and the ground potential GND is applied to the gate of the transistor N5. Since the negative potential VDDM (−6 V) is applied to the source of the transistor N5, a potential difference exceeding the on-threshold voltage of the transistor N5 is generated, and the transistor N5 is turned on.

トランジスタＮ５がオンになると、電圧Ｖ５は負電位ＶＤＤＭとなり、トランジスタＮ６のゲートに負電位ＶＤＤＭが印加される。トランジスタＮ６のソースには負電位ＶＤＤＭが印加されているため、電位差が生じず、トランジスタＮ６はオフする。なお制御信号Ｓ１がＬｏｗである場合、トランジスタＮ５とトランジスタＮ６とのオン／オフが反転するため、電圧Ｖ６は負電位ＶＤＤＭとなる。以下では、制御信号Ｓ１がＨｉｇｈであり、電圧Ｖ６が接地電位ＧＮＤである場合を例として説明する。 When the transistor N5 is turned on, the voltage V5 becomes the negative potential VDDM, and the negative potential VDDM is applied to the gate of the transistor N6. Since the negative potential VDDM is applied to the source of the transistor N6, no potential difference occurs, and the transistor N6 is turned off. Note that when the control signal S1 is Low, the on / off state of the transistor N5 and the transistor N6 is inverted, so that the voltage V6 becomes the negative potential VDDM. Hereinafter, a case where the control signal S1 is High and the voltage V6 is the ground potential GND will be described as an example.

電圧Ｖ６は、トランジスタＰ９及びトランジスタＮ７のゲートに印加される。トランジスタＰ９のソースには接地電位ＧＮＤが印加されているため、トランジスタＰ９のゲートとソースとの間に電位差が生じず、トランジスタＰ９はオフする。 The voltage V6 is applied to the gates of the transistor P9 and the transistor N7. Since the ground potential GND is applied to the source of the transistor P9, no potential difference is generated between the gate and the source of the transistor P9, and the transistor P9 is turned off.

一方、トランジスタＮ７のソースには負電位ＶＤＤＭが印加されているため、トランジスタＮ７のソースとゲートとの間に、トランジスタＮ７のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＮ７がオンする。 On the other hand, since the negative potential VDDM is applied to the source of the transistor N7, a potential difference exceeding the on-threshold voltage of the transistor N7 is generated between the source and gate of the transistor N7, and the transistor N7 is turned on.

トランジスタＰ９がオフ、トランジスタＮ７がオンであるため、電圧Ｖ７は負電位ＶＤＤＭとなり、トランジスタＰ１０及びトランジスタＮ８のゲートと、外部端子ＯＵＴＢに負電位ＶＤＤＭが印加される。トランジスタＰ１０のソースには接地電位ＧＮＤが印加されているため、トランジスタＰ１０のソースとゲートとの間に、トランジスタＰ１０のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＰ１０がオンする。 Since the transistor P9 is off and the transistor N7 is on, the voltage V7 has a negative potential VDDM, and the negative potential VDDM is applied to the gates of the transistors P10 and N8 and the external terminal OUTB. Since the ground potential GND is applied to the source of the transistor P10, a potential difference exceeding the on-threshold voltage of the transistor P10 is generated between the source and the gate of the transistor P10, and the transistor P10 is turned on.

一方、トランジスタＮ８のソースには負電位ＶＤＤＭが印加されているため、トランジスタＮ８のソースとゲートとの間に電位差が生じず、トランジスタＮ８はオフする。この結果、電圧Ｖ８は接地電位ＧＮＤとなり、外部端子ＯＵＴに接地電位ＧＮＤが印加される。なお、上記の例とは逆に、制御信号Ｓ１がＬｏｗであり、電圧Ｖ６が負電位ＶＤＤＭである場合は、電圧Ｖ７が接地電位ＧＮＤとなり、電圧Ｖ８が負電位ＶＤＤＭとなる。このようにトランジスタＰ９，トランジスタＰ１０、トランジスタＮ７、及びトランジスタＮ８は、インバータとして動作する。 On the other hand, since the negative potential VDDM is applied to the source of the transistor N8, no potential difference is generated between the source and the gate of the transistor N8, and the transistor N8 is turned off. As a result, the voltage V8 becomes the ground potential GND, and the ground potential GND is applied to the external terminal OUT. Contrary to the above example, when the control signal S1 is Low and the voltage V6 is the negative potential VDDM, the voltage V7 is the ground potential GND and the voltage V8 is the negative potential VDDM. Thus, the transistor P9, the transistor P10, the transistor N7, and the transistor N8 operate as an inverter.

以上の動作により、電圧Ｖ８が外部端子ＯＵＴ、電圧Ｖ７が外部端子ＯＵＴＢとして、制御信号Ｓ４を差動出力する。つまり制御信号Ｓ４は、接地電位ＧＮＤと負電位ＶＤＤＭとの間でパルス駆動されるデジタル信号である。 With the above operation, the control signal S4 is differentially output with the voltage V8 as the external terminal OUT and the voltage V7 as the external terminal OUTB. That is, the control signal S4 is a digital signal that is pulse-driven between the ground potential GND and the negative potential VDDM.

以上に説明した本実施形態のレベルシフタ回路によれば、トランジスタＰ５及びトランジスタＰ６（以下、「入力段」という）や、トランジスタＮ５及びトランジスタＮ６（以下、「出力段」という）のゲート・ソース間、ゲート・ドレイン間、若しくは、ソース・ドレイン間に発生する電位差を、負電位ＶＢＩＡＳに接続されたトランジスタＰ７及びトランジスタＰ８（以下、「バイアス段」という）を用いて、所定範囲内（上記では６Ｖ）に抑えることができる。 According to the level shifter circuit of the present embodiment described above, between the gate and source of the transistor P5 and the transistor P6 (hereinafter referred to as “input stage”), the transistor N5 and the transistor N6 (hereinafter referred to as “output stage”), A potential difference generated between the gate and the drain or between the source and the drain is within a predetermined range (in the above, 6 V) using the transistor P7 and the transistor P8 (hereinafter referred to as “bias stage”) connected to the negative potential VBIAS. Can be suppressed.

仮にバイアス段が設けられていない場合、上記の各トランジスタに印加される電位差は、最大で正電位ＶＤＤＬ（１．８Ｖ）と負電位ＶＤＤＭ（−６Ｖ）との電位差（７．８Ｖ）となり、６．５Ｖ耐圧の中耐圧素子では破損してしまう。このため従来は、例えば２８Ｖ耐圧の高耐圧素子を入力段や出力段に用いていた。しかしながら本実施形態によれば、上記のバイアス段を設けたことにより、中耐圧素子のみでレベルシフタ回路を構成することが可能である。 If no bias stage is provided, the potential difference applied to each of the above transistors is a maximum potential difference (7.8 V) between the positive potential VDDL (1.8 V) and the negative potential VDDM (−6 V). It breaks in the medium voltage element with .5V breakdown voltage. Therefore, conventionally, for example, a high withstand voltage element having a withstand voltage of 28 V is used for the input stage and the output stage. However, according to the present embodiment, by providing the above-described bias stage, it is possible to configure a level shifter circuit with only a medium withstand voltage element.

また本実施形態のレベルシフタ回路によれば、制御信号Ｓ１の論理レベル変化時において、第２レベルシフタ回路３０に発生する貫通電流を削減することができる。より具体的には、各トランジスタは、論理レベルが変化したことにより状態が遷移すると、遷移途中において中間電位が印加され、一時的に電流が流れる。この電流が定電圧源４０に流れ込み、定電圧源４０の電流引き込みの限界を超えると、負電位ＶＢＩＡＳが上昇する。この結果、バイアス段がオフし、第２レベルシフタ回路３０の入力段から出力段への電流が遮断される。なお、状態遷移が完了すると、定電圧源４０に流れ込む電流が減少し、再び負電位ＶＢＩＡＳを所定電圧（−４．２Ｖ）に維持できるようになる。以上の動作により、論理レベル変化時における貫通電流を削減し、ひいては消費電力の削減を図ることができる。 Further, according to the level shifter circuit of the present embodiment, it is possible to reduce the through current generated in the second level shifter circuit 30 when the logic level of the control signal S1 changes. More specifically, when the state of each transistor changes due to a change in logic level, an intermediate potential is applied in the middle of the transition, and a current flows temporarily. When this current flows into the constant voltage source 40 and exceeds the limit of current drawing of the constant voltage source 40, the negative potential VBIAS increases. As a result, the bias stage is turned off, and the current from the input stage to the output stage of the second level shifter circuit 30 is cut off. When the state transition is completed, the current flowing into the constant voltage source 40 is reduced, and the negative potential VBIAS can be maintained at the predetermined voltage (−4.2 V) again. Through the above operation, it is possible to reduce the through current when the logic level changes, and to reduce power consumption.

＜テレビへの適用＞
図５は、本発明のレベルシフタ回路を搭載したテレビの一構成例を示すブロック図である。また、図６〜図８は、それぞれ、レベルシフタ回路を搭載したテレビの正面図、側面図、及び、背面図である。本構成例のテレビＸは、チューナ部Ｘ１と、デコーダ部Ｘ２と、表示部Ｘ３と、スピーカ部Ｘ４と、操作部Ｘ５と、インタフェイス部Ｘ６と、制御部Ｘ７と、電源部Ｘ８と、を有する。 <Application to TV>
FIG. 5 is a block diagram showing a configuration example of a television equipped with the level shifter circuit of the present invention. 6 to 8 are a front view, a side view, and a rear view, respectively, of a television equipped with a level shifter circuit. The television X of this configuration example includes a tuner unit X1, a decoder unit X2, a display unit X3, a speaker unit X4, an operation unit X5, an interface unit X6, a control unit X7, and a power supply unit X8. Have.

チューナ部Ｘ１は、テレビＸに外部接続されるアンテナＸ０で受信された受信信号から所望チャネルの放送信号を選局する。 The tuner unit X1 selects a broadcast signal of a desired channel from a reception signal received by an antenna X0 externally connected to the television X.

デコーダ部Ｘ２は、チューナＸ１で選局された放送信号から映像信号と音声信号を生成する。また、デコーダ部Ｘ２は、インタフェイス部Ｘ６からの外部入力信号に基づいて、映像信号と音声信号を生成する機能も備えている。 The decoder unit X2 generates a video signal and an audio signal from the broadcast signal selected by the tuner X1. The decoder unit X2 also has a function of generating a video signal and an audio signal based on an external input signal from the interface unit X6.

表示部Ｘ３は、デコーダ部Ｘ２で生成された映像信号を映像として出力する。表示部Ｘ３としては、液晶表示パネルやプラズマ表示パネルなどを用いることができる。表示部Ｘ３としては、先述のレベルシフタ回路を好適に用いることができる。 The display unit X3 outputs the video signal generated by the decoder unit X2 as a video. As the display portion X3, a liquid crystal display panel, a plasma display panel, or the like can be used. As the display unit X3, the above-described level shifter circuit can be suitably used.

スピーカ部Ｘ４は、デコーダ部で生成された音声信号を音声として出力する。 The speaker unit X4 outputs the audio signal generated by the decoder unit as audio.

操作部Ｘ５は、ユーザ操作を受け付けるヒューマンインタフェイスの一つである。操作部Ｘ５としては、ボタン、スイッチ、リモートコントローラなどを用いることができる。 The operation unit X5 is one of human interfaces that accept user operations. As the operation unit X5, a button, a switch, a remote controller, or the like can be used.

インタフェイス部Ｘ６は、外部デバイス（光ディスクプレーヤやハードディスクドライブなど）から外部入力信号を受け付けるフロントエンドである。 The interface unit X6 is a front end that receives an external input signal from an external device (such as an optical disk player or a hard disk drive).

制御部Ｘ７は、上記各部Ｘ１〜Ｘ６の動作を統括的に制御する。制御部Ｘ７としては、ＣＰＵ（central processing unit）などを用いることができる。 The control unit X7 comprehensively controls the operations of the respective units X1 to X6. As the control unit X7, a CPU (central processing unit) or the like can be used.

電源部Ｘ８は、上記各部Ｘ１〜Ｘ７に電力供給を行う。 The power supply unit X8 supplies power to the units X1 to X7.

＜その他の変形例＞
また、本考案の構成は、上記実施形態のほか、考案の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本考案の技術的範囲は、上記実施形態の説明ではなく、実用新案登録請求の範囲によって示されるものであり、実用新案登録請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 <Other variations>
The configuration of the present invention can be variously modified in addition to the above embodiment without departing from the spirit of the invention. That is, the above-described embodiment is an example in all respects and should not be considered as restrictive. The technical scope of the present invention is not a description of the above-described embodiment, but a utility model registration request. It is to be understood that all the modifications that are indicated by the scope and are within the meaning and scope equivalent to the scope of the utility model registration request are included.

例えば上記実施形態では、負電位ＶＢＩＡＳとして−４．２Ｖを例示しているが、この値は設計要求に応じて適宜変更が可能である。ただし、負電位ＶＢＩＡＳを大きくしすぎる（例えば−１Ｖ）と、バイアス段に含まれるトランジスタのオン／オフに必要な電位差を得られなくなる可能性があるため、これを考慮した値を設定することが望ましい。 For example, in the above embodiment, −4.2 V is exemplified as the negative potential VBIAS, but this value can be appropriately changed according to the design requirement. However, if the negative potential VBIAS is excessively increased (for example, −1 V), a potential difference necessary for turning on / off the transistors included in the bias stage may not be obtained. Therefore, a value considering this may be set. desirable.

本発明は、レベルシフタ回路を形成する高耐圧素子を削減する上で有用な技術であり、例えば、多数のレベルシフタ回路を液晶パネルの幅長に収めて配置しなければならない液晶駆動装置などに好適な技術である。 The present invention is a technique useful in reducing the number of high-voltage elements that form a level shifter circuit, and is suitable for a liquid crystal driving device in which a number of level shifter circuits must be arranged within the width of a liquid crystal panel, for example. Technology.

１０前段レベルシフタ回路
２０第１レベルシフタ回路
３０第２レベルシフタ回路
４０定電圧回路
１００ガラス基板
１１０液晶画素
１２０液晶駆動装置
１２１レベルシフタ回路群
１２２デジタル／アナログ変換回路群
１２３ソースアンプ回路群
１２４ロジック部
２００ＭＰＵ
Ｘテレビ
Ｘ０アンテナ
Ｘ１チューナ部
Ｘ２デコーダ部
Ｘ３表示部
Ｘ４スピーカ部
Ｘ５操作部
Ｘ６インタフェイス部
Ｘ７制御部
Ｘ８電源部
Ｓ１〜Ｓ４制御信号
Ｎ１、Ｎ２Ｎチャネル型ＭＯＳ電界効果トランジスタ（低耐圧素子）
Ｎ３〜Ｎ６Ｎチャネル型ＭＯＳ電界効果トランジスタ（中耐圧素子）
Ｎ７、Ｎ８Ｎチャネル型ＭＯＳ電界効果トランジスタ（低耐圧素子）
Ｐ１、Ｐ２Ｐチャネル型ＭＯＳ電界効果トランジスタ（低耐圧素子）
Ｐ３〜Ｐ８Ｐチャネル型ＭＯＳ電界効果トランジスタ（中耐圧素子）
Ｐ９、Ｐ１０Ｎチャネル型ＭＯＳ電界効果トランジスタ（低耐圧素子）
Ｖ１〜Ｖ８電圧
ＶＤＤ正電位（第２正電位）
ＶＤＤＬ正電位（第１正電位）
ＶＢＩＡＳ負電位（第１負電位）
ＶＤＤＭ負電位（第２負電位）
ＩＮ外部端子
ＩＮＢ外部端子
ＯＵＴ外部端子
ＯＵＴＢ外部端子 DESCRIPTION OF SYMBOLS 10 Previous level shifter circuit 20 1st level shifter circuit 30 2nd level shifter circuit 40 Constant voltage circuit 100 Glass substrate 110 Liquid crystal pixel 120 Liquid crystal drive device 121 Level shifter circuit group 122 Digital / analog conversion circuit group 123 Source amplifier circuit group 124 Logic part 200 MPU
X television X0 antenna X1 tuner unit X2 decoder unit X3 display unit X4 speaker unit X5 operation unit X6 interface unit X7 control unit X8 power supply unit S1 to S4 control signal N1, N2 N-channel MOS field effect transistor (low-voltage element)
N3-N6 N-channel MOS field effect transistor (medium voltage device)
N7, N8 N-channel MOS field effect transistor (low-voltage element)
P1, P2 P-channel MOS field effect transistor (low voltage element)
P3-P8 P-channel MOS field effect transistor (medium voltage device)
P9, P10 N-channel MOS field effect transistor (low voltage element)
V1 to V8 Voltage VDD Positive potential (second positive potential)
VDDL positive potential (first positive potential)
VBIAS negative potential (first negative potential)
VDDM Negative potential (second negative potential)
IN External terminal INB External terminal OUT External terminal OUTB External terminal

Claims

接地電位と第１正電位との間でパルス駆動される入力信号を受け取り、前記接地電位と第１負電位との間でパルス駆動される最終出力信号に変換する負極性レベルシフタ回路において、
前記入力信号を受け取り、前記第１正電位と前記第１負電位より高くかつ前記接地電位より低い中間負電位との間でパルス駆動される中間出力信号を生成する中間レベルシフタ回路と、
前記中間出力信号を受け取り、前記接地電位と前記第１負電位との間でパルス駆動される前記最終出力信号を生成する最終レベルシフタ回路と、を備え、
前記最終レベルシフタ回路は、
ソースが前記接地電位の印加端に接続され、ゲートに前記中間出力信号が入力されるＰチャネル型の第１トランジスタと、
ソースが前記第１トランジスタのドレインに接続され、ゲートが前記中間負電位の印加端に接続されたＰチャネル型の第２トランジスタと、
ドレインが前記第２トランジスタのドレインに接続され、ソースが前記第１負電位の印加端に接続されたＮチャネル型の第３トランジスタと、を有すること
を特徴とする負極性レベルシフタ回路。 In a negative level shifter circuit that receives an input signal that is pulse-driven between a ground potential and a first positive potential and converts the input signal to a final output signal that is pulse-driven between the ground potential and a first negative potential.
An intermediate level shifter circuit that receives the input signal and generates an intermediate output signal that is pulsed between the first positive potential and an intermediate negative potential that is higher than the first negative potential and lower than the ground potential ;
Receiving said intermediate output signals, and a final level shifter circuit for generating the final output signal is pulsed between said ground potential the first negative potential,
The final level shifter circuit is:
A P-channel first transistor having a source connected to the ground potential application terminal and a gate to which the intermediate output signal is input;
A P-channel type second transistor having a source connected to the drain of the first transistor and a gate connected to the application terminal of the intermediate negative potential;
A negative level shifter circuit comprising: an N-channel third transistor having a drain connected to the drain of the second transistor and a source connected to the application terminal of the first negative potential .

前記最終レベルシフタ回路は、前記中間出力信号及び前記最終出力信号を差動形式で入出力すること
を特徴とする請求項１に記載の負極性レベルシフタ回路。 The negative level shifter circuit according to claim 1, wherein the final level shifter circuit inputs and outputs the intermediate output signal and the final output signal in a differential format.

前記第１トランジスタのゲートが前記中間出力信号の第１差動入力端に接続され、
前記最終レベルシフタ回路は、
ソースが前記接地電位の印加端に接続され、ゲートが前記中間出力信号の第２差動入力端に接続されたＰチャネル型の第４トランジスタと、
ソースが前記第４トランジスタのドレインに接続され、ゲートが前記中間負電位の印加端に接続され、ドレインが前記第３トランジスタのゲートに接続されたＰチャネル型の第５トランジスタと、
ドレインが前記第５トランジスタのドレインに接続され、ソースが前記第１負電位の印加端に接続され、ゲートが前記第２トランジスタのドレインに接続されたＮチャネル型の第６トランジスタと、
前記第５トランジスタのドレインと前記第６トランジスタのドレインとの接続ノードに現れる電圧を前記最終出力信号として出力する複数のインバータと、をさらに有すること
を特徴とする請求項２に記載の負極性レベルシフタ回路。 A gate of the first transistor is connected to a first differential input terminal of the intermediate output signal;
The final level shifter circuit is:
A P-channel fourth transistor having a source connected to the application terminal of the ground potential and a gate connected to a second differential input terminal of the intermediate output signal;
A P-channel fifth transistor having a source connected to the drain of the fourth transistor, a gate connected to the application terminal of the intermediate negative potential, and a drain connected to the gate of the third transistor;
An N-channel sixth transistor having a drain connected to the drain of the fifth transistor, a source connected to the application terminal of the first negative potential, and a gate connected to the drain of the second transistor;
The negative polarity level shifter according to claim 2, further comprising: a plurality of inverters that output a voltage appearing at a connection node between the drain of the fifth transistor and the drain of the sixth transistor as the final output signal. circuit.

前記中間レベルシフタ回路は、前記入力信号及び前記中間出力信号を差動形式で入出力すること
を特徴とする請求項３に記載の負極性レベルシフタ回路。 The negative level shifter circuit according to claim 3 , wherein the intermediate level shifter circuit inputs and outputs the input signal and the intermediate output signal in a differential format.

前記中間レベルシフタ回路は、
ソースが前記第１正電位の印加端に接続され、ゲートが前記入力信号の第１差動入力端に接続されたＰチャネル型の第７トランジスタと、
ソースが前記第１正電位の印加端に接続され、ゲートが前記入力信号の第２差動入力端に接続されたＰチャネル型の第８トランジスタと、
ソースが前記中間負電位の印加端に接続され、ドレインが前記第７トランジスタのドレインに接続され、ゲートが前記第８トランジスタのドレインに接続されたＮチャネル型の第９トランジスタと、
ソースが前記中間負電位の印加端に接続され、ドレインが前記第８トランジスタのドレインに接続され、ゲートが前記第７トランジスタのドレインに接続されたＮチャネル型の第１０トランジスタと、を有し、
前記第７トランジスタのドレインと前記第９トランジスタのドレインとの接続ノードに現れる電圧、及び前記第８トランジスタのドレインと前記第１０トランジスタのドレインとの接続ノードに現れる電圧を前記中間出力信号として出力すること
を特徴とする請求項４に記載の負極性レベルシフタ回路。 The intermediate level shifter circuit includes:
A P-channel seventh transistor having a source connected to the first positive potential application terminal and a gate connected to the first differential input terminal of the input signal;
A P-channel type eighth transistor having a source connected to the application terminal of the first positive potential and a gate connected to a second differential input terminal of the input signal;
An N-channel ninth transistor having a source connected to the application terminal of the intermediate negative potential, a drain connected to the drain of the seventh transistor, and a gate connected to the drain of the eighth transistor;
An N-channel tenth transistor having a source connected to the intermediate negative potential application end, a drain connected to the drain of the eighth transistor, and a gate connected to the drain of the seventh transistor;
The voltage appearing at the connection node between the drain of the seventh transistor and the drain of the ninth transistor and the voltage appearing at the connection node between the drain of the eighth transistor and the drain of the tenth transistor are output as the intermediate output signal. The negative polarity level shifter circuit according to claim 4 .

前記接地電位と前記第１正電位よりも低い第２正電位との間でパルス駆動される前段入力信号を受け取り、前記入力信号を生成して前記中間レベルシフタ回路へ送出する前段レベルシフタ回路を有すること
を特徴とする請求項５に記載の負極性レベルシフタ回路。 It has a pre-stage level shifter circuit for sending receiving a preceding input signal is pulsed between a lower second positive potential than the first positive potential and the ground potential, and generating the input signal to the intermediate level shifter circuit The negative polarity level shifter circuit according to claim 5 .

前記前段レベルシフタ回路は、前記前段入力信号及び前記入力信号を差動形式で入出力すること
を特徴とする請求項６に記載の負極性レベルシフタ回路。 The negative stage level shifter circuit according to claim 6 , wherein the front stage level shifter circuit inputs and outputs the front stage input signal and the input signal in a differential format.

前記前段レベルシフタ回路は、
ソースが前記接地電位の印加端に接続され、ゲートが前記前段入力信号の第１差動入力端に接続されたＮチャネル型の第１１トランジスタと、
ソースが前記接地電位の印加端に接続され、ゲートが前記前段入力信号の第２差動入力端に接続されたＮチャネル型の第１２トランジスタと、
ソースが前記第１正電位の印加端に接続され、ドレインが前記第１１トランジスタのドレインに接続され、ゲートが前記第１２トランジスタのドレインに接続されたＰチャネル型の前記第１３トランジスタと、
ソースが前記第１正電位の印加端に接続され、ドレインが前記第１２トランジスタのドレインに接続され、ゲートが前記第１１トランジスタのドレインに接続されたＰ型の第１４トランジスタと、を有し、
前記第１１トランジスタのドレインと前記第１３トランジスタのドレインとの接続ノードに現れる電圧、及び前記第１２トランジスタのドレインと前記第１４トランジスタのドレインとの接続ノードに現れる電圧を前記入力信号として出力すること
を特徴とする請求項７に記載の負極性レベルシフタ回路。 The preceding level shifter circuit is
An N-channel eleventh transistor having a source connected to the application terminal of the ground potential and a gate connected to a first differential input terminal of the preceding input signal;
An N-channel twelfth transistor having a source connected to the ground potential application terminal and a gate connected to the second differential input terminal of the preceding input signal;
A P-channel thirteenth transistor having a source connected to the first positive potential application end, a drain connected to the drain of the eleventh transistor, and a gate connected to the drain of the twelfth transistor;
A P-type fourteenth transistor having a source connected to the first positive potential application end, a drain connected to the drain of the twelfth transistor, and a gate connected to the drain of the eleventh transistor;
Outputting the voltage appearing at the connection node between the drain of the eleventh transistor and the drain of the thirteenth transistor and the voltage appearing at the connection node between the drain of the twelfth transistor and the drain of the fourteenth transistor as the input signal. The negative polarity level shifter circuit according to claim 7 .

ｍ系統（ｍは２以上の整数）の入力信号を各々レベルシフトしてｍ系統の出力信号を生成するｍ個のレベルシフタ回路と；
前記ｍ系統の出力信号をｍビットのデジタル信号として受け取り、これをアナログ信号に変換して出力するデジタル／アナログ変換回路と；
前記アナログ信号を負荷駆動信号として前記負荷に供給するアンプ回路と；
をｎ組（ｎは１以上の整数）有して成る負荷駆動装置であって、
前記複数のレベルシフタ回路のうち、接地電位と正電位との間でパルス駆動される入力信号を前記接地電位と負電位との間でパルス駆動される出力信号に変換する負極性レベルシフタ回路は、請求項１〜８のいずれか１項に記載の負極性レベルシフタ回路であること
を特徴とする負荷駆動装置。 m level shifter circuits that level-shift m input signals (m is an integer of 2 or more) to generate m output signals;
A digital / analog conversion circuit that receives the m output signals as m-bit digital signals, converts them into analog signals, and outputs them;
An amplifier circuit for supplying the analog signal to the load as a load drive signal;
And n sets (n is an integer equal to or greater than 1),
Among the plurality of level shifter circuits, a negative polarity level shifter circuit that converts an input signal pulse-driven between a ground potential and a positive potential into an output signal pulse-driven between the ground potential and a negative potential is provided. load driving device which is a negative level shifter circuit according to any one of clauses 1-8.

前記負荷は、液晶画素であること
を特徴とする請求項９に記載の負荷駆動装置。 The load driving device according to claim 9 , wherein the load is a liquid crystal pixel.

請求項１０に記載の負荷駆動装置と、前記負荷駆動装置によって駆動される液晶画素と、を有して成ること
を特徴とする液晶表示装置。 A liquid crystal display device comprising: the load driving device according to claim 10; and a liquid crystal pixel driven by the load driving device.

受信信号から所望チャネルの放送信号を選局するチューナ部と、
前記チューナで選局された放送信号から映像信号と音声信号を生成するデコーダ部と、
前記映像信号を映像として出力する表示部と、
前記音声信号を音声として出力するスピーカ部と、
ユーザ操作を受け付ける操作部と、
外部入力信号を受け付けるインタフェイス部と、
上記各部の動作を統括的に制御する制御部と、
上記各部に電力供給を行う電源部と、を有し、
前記表示部は、請求項１１に記載の液晶表示装置であること、
を特徴とするテレビ。 A tuner unit that selects a broadcast signal of a desired channel from a received signal;
A decoder for generating a video signal and an audio signal from the broadcast signal selected by the tuner;
A display unit for outputting the video signal as a video;
A speaker unit for outputting the audio signal as audio;
An operation unit for accepting user operations;
An interface for receiving external input signals;
A control unit that comprehensively controls the operation of each of the above units;
A power supply unit for supplying power to each of the above units,
The display unit is the liquid crystal display device according to claim 11 ,
TV characterized by.

前記最終レベルシフタ回路を形成する前記第１〜第６トランジスタの少なくともいずれかは、前記第１正電位と前記第１負電位との電位差にも耐え得る耐圧素子であることを特徴とする請求項３に記載の負極性レベルシフタ回路。4. The withstand voltage element capable of withstanding a potential difference between the first positive potential and the first negative potential, wherein at least one of the first to sixth transistors forming the final level shifter circuit is provided. The negative polarity level shifter circuit according to 1.