JP5902110B2

JP5902110B2 - Manufacturing method of semiconductor device

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Publication number: JP5902110B2
Application number: JP2013040655A
Authority: JP
Inventors: 能暢伊藤; 敦史加藤; 誠一尾本; 中嶋　一明; 一明中嶋; 啓豊田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-03-01
Filing date: 2013-03-01
Publication date: 2016-04-13
Anticipated expiration: 2033-03-01
Also published as: JP2014170789A

Description

本発明の実施形態は、半導体装置の製造方法に関する。 Embodiments of the present invention, a method of manufacturing a semi-conductor device.

配線パターンを細線化する方法として側壁加工プロセスがある。この側壁加工プロセスを２回繰り返すことで、線幅が十ナノオーダーの配線を形成することも可能である。 There is a sidewall processing process as a method of thinning the wiring pattern. By repeating this sidewall processing process twice, it is possible to form a wiring having a line width of the order of 10 nanometers.

特開２０１２−２０４４９４号公報JP 2012-204494 A

本発明の一つの実施形態は、側壁加工プロセスの工程数を削減しつつ、配線パターンを細線化することが可能な半導体装置の製造方法を提供することを目的とする。 One embodiment of the present invention, while reducing the number of steps sidewalls machining process, and an object thereof is to provide a method of manufacturing a semi-conductor device capable of thinning the wiring pattern.

本発明の一つの実施形態によれば、下地層上に芯材パターンを形成する工程と、前記芯材パターンの側壁に導電体からなる側壁パターンを形成する工程と、前記芯材パターンを除去し、前記側壁パターンからなる配線を前記下地層上に形成する工程とを備える。 According to one embodiment of the present invention, a step of forming a core material pattern on an underlayer, a step of forming a side wall pattern made of a conductor on the side wall of the core material pattern, and removing the core material pattern And forming a wiring comprising the sidewall pattern on the underlayer.

図１（ａ）〜図１（ｃ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 1A to FIG. 1C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the first embodiment. 図２（ａ）〜図２（ｄ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 2A to FIG. 2D are cross-sectional views illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図３（ａ）〜図３（ｄ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 3A to FIG. 3D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the second embodiment. 図４（ａ）〜図４（ｄ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 4A to FIG. 4D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the second embodiment. 図５（ａ）〜図５（ｅ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。FIG. 5A to FIG. 5E are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the second embodiment. 図６（ａ）は、第３実施形態に係る半導体装置の製造方法を示す断面図、図６（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す平面図である。FIG. 6A is a sectional view showing a method for manufacturing a semiconductor device according to the third embodiment, and FIG. 6B is a plan view showing a method for manufacturing a semiconductor device according to the third embodiment. 図７（ａ）は、第３実施形態に係る半導体装置の製造方法を示す断面図、図７（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す平面図である。FIG. 7A is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to the third embodiment, and FIG. 7B is a plan view illustrating the method for manufacturing a semiconductor device according to the third embodiment. 図８（ａ）は、第３実施形態に係る半導体装置の製造方法を示す断面図、図８（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す平面図である。FIG. 8A is a sectional view showing a method for manufacturing a semiconductor device according to the third embodiment, and FIG. 8B is a plan view showing a method for manufacturing a semiconductor device according to the third embodiment. 図９は、第４実施形態に係る半導体装置の概略構成を示す断面図である。FIG. 9 is a cross-sectional view illustrating a schematic configuration of the semiconductor device according to the fourth embodiment. 図１０は、第５実施形態に係る半導体装置の概略構成を示す斜視図である。FIG. 10 is a perspective view showing a schematic configuration of the semiconductor device according to the fifth embodiment. 図１１は、図１０のＥ部分を拡大して示す断面図である。FIG. 11 is an enlarged cross-sectional view of a portion E in FIG.

以下に添付図面を参照して、実施形態に係る半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。 Exemplary embodiments of a semiconductor device will be explained below in detail with reference to the accompanying drawings. Note that the present invention is not limited to these embodiments.

（第１実施形態）
図１（ａ）〜図１（ｃ）および図２（ａ）〜図２（ｄ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、下地層１上にはシード層２、芯材層３およびキャップ層４が順次形成されている。なお、下地層１は半導体基板であってもよいし、半導体基板上に形成された絶縁層であってもよいし、絶縁層上に形成された導体層であってもよく、特に限定されない。下地層１には、アクティブ領域または回路素子などが形成されていてもよい。シード層２は、例えば、ＴｉＮを用いることができる。芯材層３は、例えば、ジボラン（Ｂ_２Ｈ_６）還元タングステンを用いることができる。キャップ層４は、例えば、シリコン窒化膜を用いることができる。なお、シード層２は、ジボラン還元タングステン膜を成長させるために用いることができる。 (First embodiment)
FIG. 1A to FIG. 1C and FIG. 2A to FIG. 2D are cross-sectional views showing a method for manufacturing a semiconductor device according to the first embodiment.
In FIG. 1A, a seed layer 2, a core material layer 3, and a cap layer 4 are sequentially formed on the base layer 1. The underlayer 1 may be a semiconductor substrate, an insulating layer formed on the semiconductor substrate, or a conductor layer formed on the insulating layer, and is not particularly limited. An active region or a circuit element may be formed on the base layer 1. For example, TiN can be used for the seed layer 2. For example, diborane (B ₂ H ₆ ) reduced tungsten can be used for the core material layer 3. For example, a silicon nitride film can be used for the cap layer 4. The seed layer 2 can be used for growing a diborane reduced tungsten film.

そして、ＣＶＤなどの方法にてマスク材をキャップ層４上に成膜した後、フォトリソグラフィ技術およびドライエッチング技術にてマスク材をパターニングすることにより、キャップ層４上にマスクパターン５を形成する。なお、マスクパターン５は、例えば、ＴＥＯＳ（テトラエトキシシラン）を原料としたシリコン酸化膜を用いることができる。 Then, after forming a mask material on the cap layer 4 by a method such as CVD, the mask material is patterned by a photolithography technique and a dry etching technique to form a mask pattern 5 on the cap layer 4. The mask pattern 5 may be a silicon oxide film using TEOS (tetraethoxysilane) as a raw material, for example.

次に、図１（ｂ）に示すように、等方性エッチングなどの方法によりマスクパターン５をスリミングし、マスクパターン５を細線化する。 Next, as shown in FIG. 1B, the mask pattern 5 is slimmed by a method such as isotropic etching to thin the mask pattern 5.

次に、図１（ｃ）に示すように、マスクパターン５を介してキャップ層４および芯材層３を順次エッチングすることにより、マスクパターン５が転写された芯材パターン３Ａをシード層２上に形成する。 Next, as shown in FIG. 1C, the cap layer 4 and the core material layer 3 are sequentially etched through the mask pattern 5, so that the core material pattern 3A to which the mask pattern 5 is transferred is formed on the seed layer 2. To form.

次に、図２（ａ）に示すように、ＣＶＤまたはスパッタなどの方法にて芯材パターン３Ａの側壁に導電体からなる側壁材６を成膜する。なお、側壁材６は、芯材パターン３Ａに対してエッチング選択比が低い材料を選択することができる。例えば、芯材パターン３Ａの材料がジボラン還元タングステンの場合、側壁材６の材料はシラン還元タングステンであることが好ましい。ここで、芯材パターン３Ａの材料としてジボラン還元タングステンを用いることにより、芯材パターン３Ａの側壁にシラン還元タングステンを安定して成膜することができる。 Next, as shown in FIG. 2A, a sidewall material 6 made of a conductor is formed on the sidewall of the core material pattern 3A by a method such as CVD or sputtering. The sidewall material 6 can be selected from a material having a low etching selectivity relative to the core material pattern 3A. For example, when the material of the core material pattern 3A is diborane-reduced tungsten, the material of the sidewall material 6 is preferably silane-reduced tungsten. Here, by using diborane reduced tungsten as the material of the core material pattern 3A, silane reduced tungsten can be stably deposited on the side wall of the core material pattern 3A.

次に、図２（ｂ）に示すように、ＲＩＥなどの異方性エッチングにて芯材パターン３Ａ間の底の側壁材６を除去することにより、導電体からなる側壁パターン６Ａを芯材パターン３Ａの側壁に形成する。 Next, as shown in FIG. 2B, by removing the bottom side wall material 6 between the core material patterns 3A by anisotropic etching such as RIE, the side wall pattern 6A made of a conductor is changed to the core material pattern. It is formed on the side wall of 3A.

次に、図２（ｃ）に示すように、ウェットエッチングなどの方法にてシード層２上に側壁パターン６Ａを残したまま芯材パターン３Ａを除去する。なお、芯材パターン３Ａの材料がジボラン還元タングステン、側壁パターン６Ａの材料がシラン還元タングステンの場合、ＮＨ_４ＯＨなどの調整剤を用いたＰＨ．１０前後の溶液にてウェットエッチングを行うことにより、側壁パターン６Ａに対する芯材パターン３Ａのエッチング選択比を確保することができる。 Next, as shown in FIG. 2C, the core material pattern 3A is removed while leaving the sidewall pattern 6A on the seed layer 2 by a method such as wet etching. Incidentally, when the material is diborane reduction of tungsten core pattern 3A, the material of the sidewall pattern 6A is silane reduction of tungsten was used modifiers, such as NH 4 _OH PH. Etching selectivity of the core material pattern 3A with respect to the sidewall pattern 6A can be ensured by performing wet etching with about 10 solutions.

次に、図２（ｄ）に示すように、側壁パターン６Ａを介してシード層２をエッチングすることにより、側壁パターン６Ａおよびシード層２からなる配線を下地層１上に形成する。 Next, as shown in FIG. 2D, the seed layer 2 is etched through the sidewall pattern 6 </ b> A, thereby forming a wiring made of the sidewall pattern 6 </ b> A and the seed layer 2 on the base layer 1.

ここで、芯材パターン３Ａの側壁に形成された側壁パターン６Ａを配線として用いることにより、側壁パターン６Ａをエッチングマスクとして使用することなく、配線を形成することが可能となる。このため、側壁加工プロセスを繰り返す方法に比べて工程数を削減しつつ、配線を細線化することができる。 Here, by using the sidewall pattern 6A formed on the sidewall of the core material pattern 3A as the wiring, it is possible to form the wiring without using the sidewall pattern 6A as an etching mask. For this reason, wiring can be made thin, reducing the number of processes compared with the method of repeating the sidewall processing process.

なお、芯材パターン３Ａの材料がジボラン還元タングステン、側壁パターン６Ａの材料がシラン還元タングステンという組み合わせの他、芯材パターン３Ａは、シリコン酸化膜などの絶縁体であってもよいし、側壁パターン６Ａは、Ａｌ、Ｃｕなどの金属であってもよいし、多結晶シリコンなどの半導体であってもよい。 In addition to the combination that the material of the core material pattern 3A is diborane reduced tungsten and the material of the side wall pattern 6A is silane reduced tungsten, the core material pattern 3A may be an insulator such as a silicon oxide film, or the side wall pattern 6A. May be a metal such as Al or Cu, or may be a semiconductor such as polycrystalline silicon.

（第２実施形態）
図３（ａ）〜図３（ｄ）、図４（ａ）〜図４（ｄ）および図５（ａ）〜図５（ｅ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、下地層１１上には隔壁層１２およびマスク層１３が順次形成されている。なお、隔壁層１２は、例えば、ＴＥＯＳ（テトラエトキシシラン）を原料としたシリコン酸化膜を用いることができる。マスク層１３は、例えば、アモルファスシリコンを用いることができる。 (Second Embodiment)
3A to FIG. 3D, FIG. 4A to FIG. 4D, and FIG. 5A to FIG. 5E show a method for manufacturing a semiconductor device according to the second embodiment. It is sectional drawing.
In FIG. 3A, a partition layer 12 and a mask layer 13 are sequentially formed on the base layer 11. For the partition layer 12, for example, a silicon oxide film using TEOS (tetraethoxysilane) as a raw material can be used. For example, amorphous silicon can be used for the mask layer 13.

そして、ＣＶＤなどの方法にて芯材をマスク層１３上に成膜した後、フォトリソグラフィ技術およびドライエッチング技術にて芯材をパターニングすることにより、マスク層１３上に芯材パターン１４を形成する。なお、芯材パターン１４は、例えば、ＴＥＯＳ（テトラエトキシシラン）を原料としたシリコン酸化膜を用いることができる。この時、例えば、芯材パターン１４の幅および間隔は６０ｎｍとすることができる。 Then, after a core material is formed on the mask layer 13 by a method such as CVD, the core material pattern 14 is formed on the mask layer 13 by patterning the core material by a photolithography technique and a dry etching technique. . For example, a silicon oxide film using TEOS (tetraethoxysilane) as a raw material can be used for the core material pattern 14. At this time, for example, the width and interval of the core material pattern 14 can be set to 60 nm.

次に、図３（ｂ）に示すように、等方性エッチングなどの方法により芯材パターン１４をスリミングし、芯材パターン１４を細線化する。この時、例えば、芯材パターン１４の幅は３０ｎｍ、間隔は９０ｎｍとすることができる。 Next, as shown in FIG. 3B, the core material pattern 14 is slimmed by a method such as isotropic etching to thin the core material pattern 14. At this time, for example, the width of the core material pattern 14 can be set to 30 nm and the interval can be set to 90 nm.

次に、図３（ｃ）に示すように、ＣＶＤなどの方法にて芯材パターン１４が覆われるようにマスク層１３上に側壁材を成膜する。そして、ＲＩＥなどの異方性エッチングにて芯材パターン１４間の底の側壁材を除去することにより、側壁パターン１５を芯材パターン１４の側壁に形成する。なお、側壁パターン１５は、芯材パターン１４に対してエッチング選択比が低い材料を選択することができる。例えば、芯材パターン１４の材料がシリコン酸化膜の場合、側壁パターン１５の材料はシリコン窒化膜を用いることができる。 Next, as shown in FIG. 3C, a sidewall material is formed on the mask layer 13 so as to cover the core material pattern 14 by a method such as CVD. Then, by removing the bottom side wall material between the core material patterns 14 by anisotropic etching such as RIE, the side wall pattern 15 is formed on the side wall of the core material pattern 14. For the side wall pattern 15, a material having a lower etching selectivity than the core material pattern 14 can be selected. For example, when the material of the core pattern 14 is a silicon oxide film, a silicon nitride film can be used as the material of the sidewall pattern 15.

次に、図３（ｄ）に示すように、ウェットエッチングなどの方法にてマスク層１３上に側壁パターン１５を残したまま芯材パターン１４を除去する。この時、例えば、側壁パターン１５の幅および間隔は３０ｎｍとすることができる。 Next, as shown in FIG. 3D, the core material pattern 14 is removed while leaving the sidewall pattern 15 on the mask layer 13 by a method such as wet etching. At this time, for example, the width and interval of the sidewall pattern 15 can be set to 30 nm.

次に、図４（ａ）に示すように、側壁パターン１５を介してマスク層１３をエッチングすることにより、側壁パターン１５が転写されたマスクパターン１３Ａを隔壁層１２上に形成する。 Next, as shown in FIG. 4A, the mask layer 13 is etched through the sidewall pattern 15 to form a mask pattern 13 </ b> A to which the sidewall pattern 15 is transferred on the partition wall layer 12.

次に、図４（ｂ）に示すように、マスクパターン１３Ａを介して隔壁層１２をエッチングすることにより、マスクパターン１３Ａが転写された隔壁パターン１２Ａを下地層１１上に形成する。 Next, as shown in FIG. 4B, the barrier rib layer 12 is etched through the mask pattern 13A to form the barrier rib pattern 12A on which the mask pattern 13A is transferred on the base layer 11.

次に、図４（ｃ）に示すように、スパッタなどの方法にてバリアメタル層１６を隔壁パターン１２Ａの側壁に成膜する。そして、メッキなどの方法にて隔壁パターン１２Ａ間に埋め込まれるようにしてバリアメタル層１６上に導電層１７を形成する。なお、導電層１７の材料は、例えば、Ｃｕを用いることができる。バリアメタル層１６の材料は、例えば、Ｔｉを用いることができる。 Next, as shown in FIG. 4C, a barrier metal layer 16 is formed on the sidewall of the partition wall pattern 12A by a method such as sputtering. Then, a conductive layer 17 is formed on the barrier metal layer 16 so as to be embedded between the barrier rib patterns 12A by a method such as plating. For example, Cu can be used as the material of the conductive layer 17. As the material of the barrier metal layer 16, for example, Ti can be used.

次に、図４（ｄ）に示すように、ＣＭＰまたはエッチバックなどの方法にて隔壁パターン１２Ａが露出するように導電層１７およびバリアメタル層１６を薄膜化することにより、導電体からなる芯材パターン１７Ａを隔壁パターン１２Ａ間に形成する。この時、例えば、芯材パターン１７Ａの幅および間隔は３０ｎｍとすることができる。 Next, as shown in FIG. 4D, the conductive layer 17 and the barrier metal layer 16 are thinned so that the partition wall pattern 12A is exposed by a method such as CMP or etchback, thereby forming a core made of a conductor. A material pattern 17A is formed between the barrier rib patterns 12A. At this time, for example, the width and interval of the core material pattern 17A can be set to 30 nm.

次に、図５（ａ）に示すように、ウェットエッチングまたはドライエッチングなどの方法にて下地層１１上に芯材パターン１７Ａを残したまま隔壁パターン１２Ａを除去する。 Next, as shown in FIG. 5A, the partition wall pattern 12A is removed while leaving the core material pattern 17A on the base layer 11 by a method such as wet etching or dry etching.

次に、図５（ｂ）に示すように、ウェットエッチングなどの方法により芯材パターン１７Ａの側壁のバリアメタル層１６を除去した後、芯材パターン１７Ａをスリミングし、芯材パターン１７Ａを細線化する。なお、この時のエッチング液は、例えば、希塩酸を用いることができる。また、例えば、この時の芯材パターン１７Ａの幅は１５ｎｍ、間隔は４５ｎｍとすることができる。 Next, as shown in FIG. 5B, after removing the barrier metal layer 16 on the side wall of the core material pattern 17A by a method such as wet etching, the core material pattern 17A is slimmed, and the core material pattern 17A is thinned. To do. For example, dilute hydrochloric acid can be used as the etching solution at this time. Further, for example, the width of the core material pattern 17A at this time can be 15 nm, and the interval can be 45 nm.

次に、図５（ｃ）に示すように、ＣＶＤなどの方法にて芯材パターン１７Ａが覆われるように下地層１１上に絶縁体からなる側壁材を成膜する。そして、ＲＩＥなどの異方性エッチングにて芯材パターン１７Ａ間の底の側壁材を除去することにより、絶縁体からなる側壁パターン１８を芯材パターン１７Ａの側壁に形成する。なお、側壁パターン１８の材料はシリコン窒化膜を用いることができる。この時、例えば、側壁パターン１８の幅および間隔は１５ｎｍとすることができる。 Next, as shown in FIG. 5C, a sidewall material made of an insulator is formed on the base layer 11 so as to cover the core material pattern 17A by a method such as CVD. Then, by removing the bottom side wall material between the core material patterns 17A by anisotropic etching such as RIE, a side wall pattern 18 made of an insulator is formed on the side wall of the core material pattern 17A. The material of the sidewall pattern 18 can be a silicon nitride film. At this time, for example, the width and interval of the sidewall pattern 18 can be set to 15 nm.

次に、図５（ｄ）に示すように、スパッタなどの方法にてバリアメタル層１９を側壁パターン１８の側壁に成膜する。そして、スパッタなどの方法にて側壁パターン１８間に埋め込まれるようにしてバリアメタル層１９上に導電体からなる埋め込みパターン２０を形成する。なお、埋め込みパターン２０の材料は、例えば、Ｃｕを用いることができる。バリアメタル層１９の材料は、例えば、Ｔｉを用いることができる。ここで、埋め込みパターン２０の材料がＣｕの場合、熱処理しながらＣｕを成膜することにより、側壁パターン１８間にＣｕを効果的に埋め込むことができる。あるいは、側壁パターン１８間にＣｕを埋め込む場合、Ｃｕを成膜した後、Ｃｕを熱処理してもよい。 Next, as shown in FIG. 5D, a barrier metal layer 19 is formed on the sidewall of the sidewall pattern 18 by a method such as sputtering. Then, an embedded pattern 20 made of a conductor is formed on the barrier metal layer 19 so as to be embedded between the sidewall patterns 18 by a method such as sputtering. For example, Cu can be used as the material of the embedded pattern 20. As the material of the barrier metal layer 19, for example, Ti can be used. Here, when the material of the embedding pattern 20 is Cu, Cu can be effectively embedded between the side wall patterns 18 by forming Cu while performing heat treatment. Alternatively, when Cu is embedded between the sidewall patterns 18, Cu may be heat-treated after forming the Cu film.

次に、図５（ｅ）に示すように、ウェットエッチングなどの方法にて側壁パターン１８の表面が露出するように埋め込みパターン２０およびバリアメタル層１９を薄膜化することにより、芯材パターン１７Ａおよび埋め込みパターン２０を電気的に分離する。 Next, as shown in FIG. 5 (e), the embedded pattern 20 and the barrier metal layer 19 are thinned so that the surface of the sidewall pattern 18 is exposed by a method such as wet etching. The embedded pattern 20 is electrically separated.

ここで、芯材パターン１７Ａおよび埋め込みパターン２０を配線として用いることにより、芯材パターン１７Ａを除去したり、側壁パターン１８をエッチングマスクとして使用したりすることなく、配線を形成することが可能となる。このため、側壁加工プロセスを繰り返す方法に比べて工程数を削減しつつ、配線を細線化することができる。 Here, by using the core material pattern 17A and the embedded pattern 20 as the wiring, it is possible to form the wiring without removing the core material pattern 17A or using the sidewall pattern 18 as an etching mask. . For this reason, wiring can be made thin, reducing the number of processes compared with the method of repeating the sidewall processing process.

なお、芯材パターン１７Ａおよび埋め込みパターン２０の材料がＣｕの他、芯材パターン１７Ａおよび埋め込みパターン２０は、Ａｌ、Ｗなどの金属であってもよいし、多結晶シリコンなどの半導体であってもよい。また、側壁パターン１８の材料はシリコン酸化膜を用いるようにしてもよい。 The core material pattern 17A and the embedded pattern 20 may be made of a metal such as Al or W, or may be a semiconductor such as polycrystalline silicon, in addition to the material of the core material pattern 17A and the embedded pattern 20 being Cu. Good. The material of the sidewall pattern 18 may be a silicon oxide film.

（第３実施形態）
図６（ａ）〜図８（ａ）は、第３実施形態に係る半導体装置の製造方法を示す断面図、図６（ｂ）〜図８（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す平面図である。
図６（ａ）および図６（ｂ）において、下地層１１にはセル領域ＲＡおよび周辺領域ＲＢが設けられている。そして、図３（ａ）〜図３（ｄ）、図４（ａ）〜図４（ｄ）および図５（ａ）〜図５（ｃ）の工程を経ることにより、セル領域ＲＡに絶縁体からなる側壁パターン１８を芯材パターン１７Ａの側壁に形成する。この時、周辺領域ＲＢでは、バリアメタル層２１を介して導電体からなる芯材パターン２２を下地層１１上に形成する。そして、絶縁体からなる側壁パターン２３を芯材パターン２２の側壁に形成する。 (Third embodiment)
FIGS. 6A to 8A are cross-sectional views showing a method for manufacturing a semiconductor device according to the third embodiment, and FIGS. 6B to 8B are semiconductor devices according to the third embodiment. It is a top view which shows this manufacturing method.
6A and 6B, the base layer 11 is provided with a cell region RA and a peripheral region RB. 3A to FIG. 3D, FIG. 4A to FIG. 4D, and FIG. 5A to FIG. 5C, an insulator is formed in the cell region RA. A side wall pattern 18 is formed on the side wall of the core material pattern 17A. At this time, in the peripheral region RB, a core material pattern 22 made of a conductor is formed on the base layer 11 via the barrier metal layer 21. Then, a sidewall pattern 23 made of an insulator is formed on the sidewall of the core material pattern 22.

次に、図７（ａ）および図７（ｂ）に示すように、セル領域ＲＡおよび周辺領域ＲＢにおいて、スパッタなどの方法にてバリアメタル層１９、２４を側壁パターン１８、２３の側壁にそれぞれ成膜する。そして、スパッタなどの方法にて側壁パターン１８間に埋め込まれるようにしてバリアメタル層１９上に導電体からなる埋め込みパターン２０を形成する。この時、埋め込みパターン２０がバリアメタル層２４上および側壁パターン１８、２３間にも形成される。なお、芯材パターン２２の材料は、例えば、Ｃｕを用いることができる。バリアメタル層２１、２４の材料は、例えば、Ｔｉを用いることができる。側壁パターン２３の材料はシリコン窒化膜を用いることができる。 Next, as shown in FIGS. 7A and 7B, in the cell region RA and the peripheral region RB, the barrier metal layers 19 and 24 are formed on the sidewalls of the sidewall patterns 18 and 23 by a method such as sputtering, respectively. Form a film. Then, an embedded pattern 20 made of a conductor is formed on the barrier metal layer 19 so as to be embedded between the sidewall patterns 18 by a method such as sputtering. At this time, the embedded pattern 20 is also formed on the barrier metal layer 24 and between the sidewall patterns 18 and 23. In addition, Cu can be used for the material of the core material pattern 22, for example. As the material of the barrier metal layers 21 and 24, for example, Ti can be used. A silicon nitride film can be used as the material of the sidewall pattern 23.

次に、図８（ａ）および図８（ｂ）に示すように、ウェットエッチングなどの方法にて側壁パターン１８、２３間の下地層１１が露出するように埋め込みパターン２０およびバリアメタル層１９、２４を薄膜化することにより、側壁パターン１８、２３間の埋め込みパターン２０を除去する。 Next, as shown in FIGS. 8A and 8B, the embedding pattern 20 and the barrier metal layer 19 are exposed so that the base layer 11 between the sidewall patterns 18 and 23 is exposed by a method such as wet etching. By thinning 24, the embedded pattern 20 between the sidewall patterns 18 and 23 is removed.

この時、芯材パターン１７Ａおよび埋め込みパターン２０の幅は互いに等しくすることができる。また、芯材パターン１７Ａの高さは埋め込みパターン２０の高さより高くすることができる。芯材パターン１７Ａ、２２の高さは互いに等しくすることができる。芯材パターン２２の幅は芯材パターン１７Ａの幅より広くすることができる。 At this time, the widths of the core material pattern 17A and the embedded pattern 20 can be made equal to each other. Further, the height of the core material pattern 17 </ b> A can be made higher than the height of the embedded pattern 20. The heights of the core material patterns 17A and 22 can be made equal to each other. The width of the core material pattern 22 can be made wider than the width of the core material pattern 17A.

ここで、芯材パターン１７Ａ、２２および埋め込みパターン２０を配線として用いることにより、芯材パターン１７Ａ、２２を除去したり、側壁パターン１８、２３をエッチングマスクとして使用したりすることなく、幅が互いに異なる配線をセル領域ＲＡおよび周辺領域ＲＢに一括して形成することが可能となり、工程数を削減することができる。 Here, by using the core material patterns 17A and 22 and the embedded pattern 20 as wiring, the widths of the core material patterns 17A and 22 can be reduced without removing the core material patterns 17A and 22 or using the side wall patterns 18 and 23 as etching masks. Different wirings can be collectively formed in the cell region RA and the peripheral region RB, and the number of processes can be reduced.

（第４実施形態）
図９は、第４実施形態に係る半導体装置の概略構成を示す断面図である。
図９において、ウェル３１上に層間絶縁膜を介して電荷蓄積層３５およびセレクトゲート電極３９、４０が配置され、電荷蓄積層３５上には層間絶縁膜を介して制御ゲート３６が配置されている。２次元ＮＡＮＤフラッシュメモリでは、電荷蓄積層３５としてフローティングゲートを用いることができる。 (Fourth embodiment)
FIG. 9 is a cross-sectional view illustrating a schematic configuration of the semiconductor device according to the fourth embodiment.
In FIG. 9, a charge storage layer 35 and select gate electrodes 39 and 40 are disposed on a well 31 via an interlayer insulating film, and a control gate 36 is disposed on the charge storage layer 35 via an interlayer insulating film. . In the two-dimensional NAND flash memory, a floating gate can be used as the charge storage layer 35.

そして、ウェル３１には、電荷蓄積層３５間または電荷蓄積層３５とセレクトゲート電極３９、４０との間に配置された不純物拡散層３２、３３、３４が形成されている。なお、例えば、ウェル３１はＰ型、不純物拡散層３２、３３、３４はＮ型に形成することができる。 The well 31 is formed with impurity diffusion layers 32, 33, and 34 disposed between the charge storage layers 35 or between the charge storage layer 35 and the select gate electrodes 39 and 40. For example, the well 31 can be formed in a P-type, and the impurity diffusion layers 32, 33, and 34 can be formed in an N-type.

そして、不純物拡散層３３は接続導体３８を介してビット線ＢＬに接続され、不純物拡散層３４は接続導体３７を介してソース線ＳＣＥに接続されている。なお、各メモリセルの制御ゲート３６はワード線ＷＬ１〜ＷＬｈに接続されている。 The impurity diffusion layer 33 is connected to the bit line BL via the connection conductor 38, and the impurity diffusion layer 34 is connected to the source line SCE via the connection conductor 37. The control gate 36 of each memory cell is connected to the word lines WL1 to WLh.

ここで、ウェル３１、電荷蓄積層３５、制御ゲート３６、セレクトゲート電極３９、４０、接続導体３７、３８およびソース線ＳＣＥは下地層３０を構成することができる。そして、図２（ｄ）の側壁パターン６Ａをビット線ＢＬとして用いることができる。あるいは、図５（ｅ）の芯材パターン１７Ａおよび埋め込みパターン２０をビット線ＢＬとして用いるようにしてもよい。 Here, the well 31, the charge storage layer 35, the control gate 36, the select gate electrodes 39 and 40, the connection conductors 37 and 38, and the source line SCE can constitute the base layer 30. Then, the sidewall pattern 6A of FIG. 2D can be used as the bit line BL. Alternatively, the core material pattern 17A and the embedded pattern 20 of FIG. 5E may be used as the bit line BL.

（第５実施形態）
図１０は、第５実施形態に係る半導体装置の概略構成を示す斜視図である。なお、図１０の例では、４層分だけ積層されたメモリセルＭＣを下端で折り返し、８個のメモリセルＭＣを直列接続することでＮＡＮＤストリングＮＳを形成する方法を示した。
図１０において、半導体基板ＳＢ上には回路層ＣＵが形成されている。なお、回路層ＣＵには、ＮＡＮＤフラッシュメモリに用いられるロウデコーダやセンスアンプ回路などを形成することができる。回路層ＣＵ上にはバックゲート層ＢＧが形成され、バックゲート層ＢＧには接続層ＣＰが形成されている。接続層ＣＰ上には、柱状体ＭＰ１、ＭＰ２が隣接して配置され、柱状体ＭＰ１、ＭＰ２の下端は接続層ＣＰを介して互いに接続されている。また、接続層ＣＰ上には、４層分のワード線ＷＬ３〜ＷＬ０が順次積層されるとともに、ワード線ＷＬ３〜ＷＬ０にそれぞれ隣接するように４層分のワード線ＷＬ４〜ＷＬ７が順次積層されている。そして、ワード線ＷＬ４〜ＷＬ７が柱状体ＭＰ１にて貫かれるとともに、ワード線ＷＬ０〜ＷＬ３が柱状体ＭＰ２にて貫かれることで、ＮＡＮＤストリングＮＳが構成されている。 (Fifth embodiment)
FIG. 10 is a perspective view showing a schematic configuration of the semiconductor device according to the fifth embodiment. In the example of FIG. 10, the NAND string NS is formed by folding the memory cells MC stacked for four layers at the lower end and connecting the eight memory cells MC in series.
In FIG. 10, a circuit layer CU is formed on the semiconductor substrate SB. Note that in the circuit layer CU, a row decoder, a sense amplifier circuit, or the like used in the NAND flash memory can be formed. A back gate layer BG is formed on the circuit layer CU, and a connection layer CP is formed on the back gate layer BG. On the connection layer CP, columnar bodies MP1 and MP2 are arranged adjacent to each other, and the lower ends of the columnar bodies MP1 and MP2 are connected to each other through the connection layer CP. On the connection layer CP, four word lines WL3 to WL0 are sequentially stacked, and four word lines WL4 to WL7 are sequentially stacked so as to be adjacent to the word lines WL3 to WL0, respectively. Yes. The word lines WL4 to WL7 are penetrated by the columnar body MP1, and the word lines WL0 to WL3 are penetrated by the columnar body MP2, thereby forming the NAND string NS.

また、柱状体ＭＰ１、ＭＰ２上には柱状体ＳＰ１、ＳＰ２がそれぞれ形成されている。
最上層のワード線ＷＬ７上には、柱状体ＳＰ１にて貫かれたセレクトゲート電極ＳＧ１が形成され、最上層のワード線ＷＬ０上には、柱状体ＳＰ２にて貫かれたセレクトゲート電極ＳＧ２が形成されている。 Further, columnar bodies SP1 and SP2 are formed on the columnar bodies MP1 and MP2, respectively.
A select gate electrode SG1 is formed through the columnar body SP1 on the uppermost word line WL7, and a select gate electrode SG2 is formed through the columnar body SP2 on the uppermost word line WL0. Has been.

また、セレクトゲート電極ＳＧ２上には、柱状体ＳＰ２に接続されたソース線ＳＬが設けられるとともに、セレクトゲート電極ＳＧ１上には、プラグＰＧを介して柱状体ＳＰ１に接続されたビット線ＢＬ１〜ＢＬ６がカラムごとに形成されている。なお、柱状体ＭＰ１、ＭＰ２は、ビット線ＢＬ１〜ＢＬ６とワード線ＷＬ０〜ＷＬ７との交点に配置することができる。 The source line SL connected to the columnar body SP2 is provided on the select gate electrode SG2, and the bit lines BL1 to BL6 connected to the columnar body SP1 through the plug PG are provided on the select gate electrode SG1. Is formed for each column. The columnar bodies MP1 and MP2 can be arranged at the intersections between the bit lines BL1 to BL6 and the word lines WL0 to WL7.

図１１は、図１０のＥ部分を拡大して示す断面図である。
図１１において、ワード線ＷＬ０〜ＷＬ３とワード線ＷＬ４〜ＷＬ７との間には絶縁体ＩＬが埋め込まれている。ワード線ＷＬ０〜ＷＬ３間およびワード線ＷＬ４〜ＷＬ７間には層間絶縁膜４５が形成されている。
また、ワード線ＷＬ０〜ＷＬ３および層間絶縁膜４５には、それらを積層方向に貫通する貫通孔ＫＡ２が形成され、ワード線ＷＬ４〜ＷＬ７および層間絶縁膜４５には、それらを積層方向に貫通する貫通孔ＫＡ１が形成されている。貫通孔ＫＡ１内には柱状体ＭＰ１が形成されるとともに、貫通孔ＫＡ２内には柱状体ＭＰ２が形成されている。 FIG. 11 is an enlarged cross-sectional view of a portion E in FIG.
In FIG. 11, an insulator IL is buried between the word lines WL0 to WL3 and the word lines WL4 to WL7. An interlayer insulating film 45 is formed between the word lines WL0 to WL3 and between the word lines WL4 to WL7.
The word lines WL0 to WL3 and the interlayer insulating film 45 are formed with through holes KA2 penetrating them in the stacking direction, and the word lines WL4 to WL7 and the interlayer insulating film 45 are penetrating through them in the stacking direction. A hole KA1 is formed. A columnar body MP1 is formed in the through hole KA1, and a columnar body MP2 is formed in the through hole KA2.

柱状体ＭＰ１、ＭＰ２の中心には柱状半導体４１が形成されている。貫通孔ＫＡ１、ＫＡ２の内面と柱状半導体４１との間にはトンネル絶縁膜４２が形成され、貫通孔ＫＡ１、ＫＡ２の内面とトンネル絶縁膜４２との間にはチャージトラップ層４３が形成され、貫通孔ＫＡ１、ＫＡ２の内面とチャージトラップ層４３との間にはブロック絶縁膜４４が形成されている。柱状半導体４１は、例えば、Ｓｉなどの半導体を用いることができる。トンネル絶縁膜４２およびブロック絶縁膜４４は、例えば、シリコン酸化膜を用いることができる。チャージトラップ層４３は、例えば、シリコン窒化膜またはＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造）を用いることができる。 A columnar semiconductor 41 is formed at the center of the columnar bodies MP1 and MP2. A tunnel insulating film 42 is formed between the inner surfaces of the through holes KA1 and KA2 and the columnar semiconductor 41, and a charge trap layer 43 is formed between the inner surfaces of the through holes KA1 and KA2 and the tunnel insulating film 42. A block insulating film 44 is formed between the inner surfaces of the holes KA 1 and KA 2 and the charge trap layer 43. As the columnar semiconductor 41, for example, a semiconductor such as Si can be used. For example, a silicon oxide film can be used for the tunnel insulating film 42 and the block insulating film 44. As the charge trap layer 43, for example, a silicon nitride film or an ONO film (a three-layer structure of silicon oxide film / silicon nitride film / silicon oxide film) can be used.

ここで、半導体基板ＳＢ、回路層ＣＵ、バックゲート層ＢＧ、ワード線ＷＬ０〜ＷＬ７、柱状体ＭＰ１、ＭＰ２、セレクトゲート電極ＳＧ１、ＳＧ２、ソース線ＳＬおよびプラグＰＧは下地層５０を構成することができる。そして、図２（ｄ）の側壁パターン６Ａをビット線ＢＬ１〜ＢＬ６として用いることができる。あるいは、図５（ｅ）の芯材パターン１７Ａおよび埋め込みパターン２０をビット線ＢＬ１〜ＢＬ６として用いるようにしてもよい。 Here, the semiconductor substrate SB, the circuit layer CU, the back gate layer BG, the word lines WL0 to WL7, the columnar bodies MP1 and MP2, the select gate electrodes SG1 and SG2, the source line SL, and the plug PG may constitute the base layer 50. it can. The sidewall pattern 6A shown in FIG. 2D can be used as the bit lines BL1 to BL6. Alternatively, the core material pattern 17A and the embedded pattern 20 in FIG. 5E may be used as the bit lines BL1 to BL6.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１、１１下地層、２シード層、３芯材層、３Ａ、１４、１７Ａ、２２芯材パターン、４キャップ層、５、１２Ａ、１３Ａマスクパターン、６側壁材、６Ａ、１５、１８、２３側壁パターン、１２隔壁層、１３マスク層、１６、１９、２１、２４バリアメタル層、１７導電層、２０埋め込みパターン 1, 11 Underlayer, 2 Seed layer, 3 Core material layer, 3A, 14, 17A, 22 Core material pattern, 4 Cap layer, 5, 12A, 13A Mask pattern, 6 Side wall material, 6A, 15, 18, 23 Side wall Pattern, 12 Partition layer, 13 Mask layer, 16, 19, 21, 24 Barrier metal layer, 17 Conductive layer, 20 Embedded pattern

Claims

ジボラン還元タングステンからなる芯材パターンを下地層上に形成する工程と、
前記芯材パターンの側壁にシラン還元タングステンからなる側壁パターンを形成する工程と、
前記芯材パターンを選択的に除去し、前記側壁パターンからなる配線を前記下地層上に形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a core material pattern made of diborane-reduced tungsten on an underlayer;
Forming a sidewall pattern made of silane-reduced tungsten on the sidewall of the core material pattern;
And a step of selectively removing the core material pattern and forming a wiring comprising the sidewall pattern on the base layer.