JP5895750B2

JP5895750B2 - Silicon carbide semiconductor device and manufacturing method thereof

Info

Publication number: JP5895750B2
Application number: JP2012153783A
Authority: JP
Inventors: 友勝渡辺; 三浦　成久; 成久三浦; 史郎日野; 勇史海老池; 中尾　之泰; 之泰中尾
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2012-07-09
Filing date: 2012-07-09
Publication date: 2016-03-30
Anticipated expiration: 2032-07-09
Also published as: JP2014017376A

Description

この発明は、炭化珪素半導体装置とその製造方法に関するものである。 The present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same.

従来の炭化珪素であるＳｉＣ（ＳｉｌｉｃｏｎＣａｒｂｉｄｅ）を用いたパワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）は、オフ時にウェル領域とドリフト層領域の間に空乏層が拡がることでオン電流が遮断されるが、従来構造ではドリフト層領域内の隣り合うウェル領域間であるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）領域の直上に位置するゲート絶縁膜に高電界が印加される。この状態が長時間続くと、ゲート絶縁膜が絶縁破壊する可能性があるため、ゲート絶縁膜信頼性を向上する必要がある。そこで、ＪＦＥＴ領域のゲート絶縁膜下に電界緩和領域を設け、オフ時にゲート絶縁膜に印加される電界を緩和する手法が提案されている（例えば、特許文献１及び２参照）。 In a power MOSFET (Metal-Oxide-Field-Effect-Transistor) using SiC (Silicon Carbide), which is a conventional silicon carbide, an ON current is generated when a depletion layer expands between a well region and a drift layer region when OFF Although interrupted, in the conventional structure, a high electric field is applied to a gate insulating film located immediately above a JFET (Junction-Field-Effect-Transistor) region between adjacent well regions in the drift layer region. If this state continues for a long time, the gate insulating film may break down, so that it is necessary to improve the reliability of the gate insulating film. In view of this, a method has been proposed in which an electric field relaxation region is provided under the gate insulating film in the JFET region to relax the electric field applied to the gate insulating film at the time of off (see, for example, Patent Documents 1 and 2).

特開２０１１−０６０９３０号公報JP 2011-060930 A 特開２０１１−２１１０２０号公報JP 2011-211020 A

従来のパワーＭＯＳＦＥＴは、ＪＦＥＴ領域に設けられた電界緩和領域とウェル領域とが分離しており、ゲート絶縁膜直下にドリフト層が形成されている領域が存在するため、ゲート絶縁膜に局所的に高電界が印加され、絶縁破壊を引き起こす可能性がある。 In the conventional power MOSFET, the electric field relaxation region and the well region provided in the JFET region are separated, and there is a region where a drift layer is formed immediately below the gate insulating film. High electric fields can be applied and cause dielectric breakdown.

この発明は、上述のような問題を解決するためになされたもので、素子の信頼性を向上できる炭化珪素半導体装置およびその製造方法を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object thereof is to provide a silicon carbide semiconductor device capable of improving the reliability of the element and a method for manufacturing the same.

この発明に係る炭化珪素半導体装置においては、ＪＦＥＴ領域のゲート絶縁膜直下全面に電界緩和領域を備えたものである。 In the silicon carbide semiconductor device according to the present invention, an electric field relaxation region is provided on the entire surface of the JFET region immediately below the gate insulating film.

電界緩和領域をＪＦＥＴ領域内のゲート絶縁膜直下全面に設けることにより、ＭＯＳＦＥＴのオフ時において、ゲート絶縁膜に印加される電界が緩和され、長期信頼性が向上する。 By providing the electric field relaxation region on the entire surface immediately below the gate insulating film in the JFET region, the electric field applied to the gate insulating film is reduced when the MOSFET is turned off, and long-term reliability is improved.

この発明の実施の形態１における炭化珪素半導体装置を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における炭化珪素半導体装置の一部の上面図である。1 is a top view of a part of a silicon carbide semiconductor device in a first embodiment of the present invention. この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。It is sectional drawing of the silicon carbide semiconductor device for demonstrating the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。It is sectional drawing of the silicon carbide semiconductor device for demonstrating the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。It is sectional drawing of the silicon carbide semiconductor device for demonstrating the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。It is sectional drawing of the silicon carbide semiconductor device for demonstrating the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。It is sectional drawing of the silicon carbide semiconductor device for demonstrating the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。It is sectional drawing of the silicon carbide semiconductor device for demonstrating the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。It is sectional drawing of the silicon carbide semiconductor device for demonstrating the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。It is sectional drawing of the silicon carbide semiconductor device for demonstrating the manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における炭化珪素半導体装置の電界緩和領域とドリフト層のｐｎ接合から電界緩和領域へ伸びる空乏層幅とｐ型不純物濃度の関係を示す図である。It is a figure which shows the relationship between the depletion layer width | variety extended from the pn junction of the electric field relaxation region and drift layer of the silicon carbide semiconductor device in Embodiment 1 of this invention to an electric field relaxation region, and p-type impurity concentration. この発明の実施の形態２における炭化珪素半導体装置のｐ型ウェル内の不純物濃度プロファイルを示す断面図である。It is sectional drawing which shows the impurity concentration profile in the p-type well of the silicon carbide semiconductor device in Embodiment 2 of this invention. この発明の実施の形態３における炭化珪素半導体装置を示す断面図である。It is sectional drawing which shows the silicon carbide semiconductor device in Embodiment 3 of this invention. この発明の実施の形態３における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。It is sectional drawing of the silicon carbide semiconductor device for demonstrating the manufacturing method of the silicon carbide semiconductor device in Embodiment 3 of this invention.

実施の形態１．
まず、この発明の実施の形態１における炭化珪素半導体装置の構成を説明する。図１は、この発明の実施の形態１における炭化珪素半導体装置を示す断面図である。図２は、前記半導体装置の一部を上から見た図である。ここでは、炭化珪素半導体装置の一例として、ｎチャネル炭化珪素ＭＯＳＦＥＴについて説明する。 Embodiment 1 FIG.
First, the structure of the silicon carbide semiconductor device in the first embodiment of the present invention will be described. FIG. 1 is a cross sectional view showing a silicon carbide semiconductor device according to the first embodiment of the present invention. FIG. 2 is a view of a part of the semiconductor device as viewed from above. Here, an n-channel silicon carbide MOSFET will be described as an example of a silicon carbide semiconductor device.

図１および図２において、ｎ型（第１導電型）で低抵抗の炭化珪素基板１の一方の面上に、ｎ型（第１導電型）の炭化珪素からなるドリフト層２が形成されている。ドリフト層２の表面側には、間隔をあけて複数のｐ型（第２導電型）のウェル領域３が形成されており、隣り合うウェル領域３に隣接して（隣り合い、かつ接して）、後述のゲート絶縁膜６直下のＪＦＥＴ領域全面にｐ型（第２導電型）の電界緩和領域１０が形成されている。さらに、ウェル領域３の表面側には、ｎ型（第１導電型）のソース領域４が、ウェル領域３よりも浅く形成されている。そして、ソース領域４に隣接して、ｐ型（第２導電型）のウェルコンタクト用領域５が形成されている。 1 and 2, a drift layer 2 made of n-type (first conductivity type) silicon carbide is formed on one surface of an n-type (first conductivity type) low-resistance silicon carbide substrate 1. Yes. On the surface side of the drift layer 2, a plurality of p-type (second conductivity type) well regions 3 are formed at intervals, adjacent to (adjacent to and in contact with) adjacent well regions 3. A p-type (second conductivity type) electric field relaxation region 10 is formed on the entire surface of the JFET region immediately below the gate insulating film 6 described later. Further, an n-type (first conductivity type) source region 4 is formed shallower than the well region 3 on the surface side of the well region 3. A p-type (second conductivity type) well contact region 5 is formed adjacent to the source region 4.

また、ウェル領域３、ソース領域４およびウェルコンタクト用領域５を含むドリフト層２の表面には、ソース領域４の一部およびウェルコンタクト用領域５を除き、ゲート絶縁膜６が形成されている。さらに、ゲート絶縁膜６上で、電界緩和領域１０と、ウェル領域３と、ソース領域４の端部領域と対向する部位には、ゲート電極７が形成されている。そして、ソース領域４の表面の一部からウェルコンタクト用領域５の表面にまたがるようにソース電極８が形成され、炭化珪素基板１の他方の面上にはドレイン電極９が形成されている。 A gate insulating film 6 is formed on the surface of the drift layer 2 including the well region 3, the source region 4 and the well contact region 5 except for a part of the source region 4 and the well contact region 5. Further, a gate electrode 7 is formed on the gate insulating film 6 at a portion facing the electric field relaxation region 10, the well region 3, and the end region of the source region 4. Source electrode 8 is formed so as to extend from a part of the surface of source region 4 to the surface of well contact region 5, and drain electrode 9 is formed on the other surface of silicon carbide substrate 1.

なお、本実施の形態では図２のように格子状に並べられたウェル領域３を多数配置している場合を例に説明しているが（図２は格子状に並べられた多数のウェル領域３のうちの一部である４個のウェル領域３の部分だけを図示している）、そのウェル領域３の配置の仕方については、格子状に限定されるものではなく、例えばハニカム状等であってもよいし、千鳥配置等であってもよいし、並び方が異なっても同様の効果を奏するのは言うまでもない。 In the present embodiment, a case where a large number of well regions 3 arranged in a lattice form as shown in FIG. 2 is described as an example (FIG. 2 shows a large number of well regions arranged in a lattice form. 3, only the portion of four well regions 3 that are a part of 3 is illustrated), and the arrangement of the well regions 3 is not limited to a lattice shape, for example, a honeycomb shape or the like Needless to say, it may be a staggered arrangement or the like, and the same effect can be obtained even if the arrangement is different.

また、図２に示されるように隣り合うウェル領域３の間の、ゲート絶縁膜６直下のドリフト層２の表層部全面に、ウェル領域３に隣接して電界緩和領域１０が設けられ、つまり、ゲート絶縁膜６直下のＪＦＥＴ領域全面に電界緩和領域１０が形成されている。 Further, as shown in FIG. 2, an electric field relaxation region 10 is provided adjacent to the well region 3 on the entire surface of the drift layer 2 immediately below the gate insulating film 6 between the adjacent well regions 3. An electric field relaxation region 10 is formed on the entire surface of the JFET region immediately below the gate insulating film 6.

次に、この発明の実施の形態１における炭化珪素半導体装置の製造方法について説明する。図３〜図１０は、それぞれ、この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。 Next, a method for manufacturing the silicon carbide semiconductor device in the first embodiment of the present invention will be described. 3 to 10 are cross sectional views of the silicon carbide semiconductor device for illustrating the method for manufacturing the silicon carbide semiconductor device in the first embodiment of the present invention.

まず、一方の面の面方位が（０００１）面であり、４Ｈのポリタイプを有するｎ型（第１導電型）で低抵抗の炭化珪素基板１を準備する。そして、図３に示すように、炭化珪素基板１の一方の面の（０００１）面上に、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法を用いたエピタキシャル成長により、１〜１００μｍの厚さのｎ型（第１導電型）の炭化珪素からなるドリフト層２を形成する。ドリフト層２のｎ型不純物濃度は、例えば、１×１０^１５〜１×１０^１８ｃｍ^−３であればよい。 First, an n-type (first conductivity type) low-resistance silicon carbide substrate 1 having a (0001) plane of one surface and a 4H polytype is prepared. Then, as shown in FIG. 3, an n-type (first layer having a thickness of 1 to 100 μm is formed on the (0001) plane of one surface of the silicon carbide substrate 1 by epitaxial growth using a CVD (Chemical Vapor Deposition) method. Drift layer 2 made of silicon carbide of conductivity type is formed. The n-type impurity concentration of the drift layer 2 may be, for example, 1 × 10 ¹⁵ to 1 × 10 ¹⁸ cm ⁻³ .

次に、ドリフト層２の表面にレジストによって注入マスク（図示せず）を形成し、ドリフト層２の表面側から、ｐ型（第２導電型）の不純物をイオン注入する。これにより、ｎ型のドリフト層２にｐ型（第２導電型）のウェル領域３が形成される。レジストを除去した後の断面図を図４に示す。 Next, an implantation mask (not shown) is formed on the surface of the drift layer 2 using a resist, and p-type (second conductivity type) impurities are ion-implanted from the surface side of the drift layer 2. As a result, a p-type (second conductivity type) well region 3 is formed in the n-type drift layer 2. A cross-sectional view after removing the resist is shown in FIG.

このとき、イオン注入するｐ型（第２導電型）の不純物は例えばアルミニウムやホウ素、ガリウムであって、イオン注入する不純物濃度は１×１０^１５〜１×１０^１９ｃｍ^−３の範囲とする。また、ｐ型（第２導電型）の不純物のイオン注入の深さは、ドリフト層２の厚さを超えない０．５〜３μｍ程度とする。 At this time, the p-type (second conductivity type) impurity to be ion-implanted is, for example, aluminum, boron, or gallium, and the impurity concentration to be ion-implanted is in the range of 1 × 10 ¹⁵ to 1 × 10 ¹⁹ cm ⁻³ . Further, the depth of ion implantation of the p-type (second conductivity type) impurity is about 0.5 to 3 μm which does not exceed the thickness of the drift layer 2.

次に、ドリフト層２の表面にレジストによって注入マスクを形成し、ドリフト層２の表面側から、ｎ型（第１導電型）の不純物をイオン注入する。これにより、ウェル領域３の表面側に、ｎ型（第１導電型）のソース領域４がウェル領域３よりも浅く形成される。その後、レジストを除去する。 Next, an implantation mask is formed with a resist on the surface of the drift layer 2, and n-type (first conductivity type) impurities are ion-implanted from the surface side of the drift layer 2. As a result, an n-type (first conductivity type) source region 4 is formed shallower than the well region 3 on the surface side of the well region 3. Thereafter, the resist is removed.

このとき、イオン注入するｎ型（第１導電型）の不純物は例えば窒素やリン、ヒ素であって、イオン注入する不純物濃度は１×１０^１８〜１×１０^２０ｃｍ^−３の範囲とする。
また、ｎ型（第１導電型）の不純物のイオン注入の深さは、０．１〜２μｍ程度で、ウェル領域３の厚さより浅いものとする。 At this time, the n-type (first conductivity type) impurity to be ion-implanted is, for example, nitrogen, phosphorus, or arsenic, and the impurity concentration to be ion-implanted is in the range of 1 × 10 ¹⁸ to 1 × 10 ²⁰ cm ⁻³ .
The depth of ion implantation of n-type (first conductivity type) impurities is about 0.1 to 2 μm and is shallower than the thickness of the well region 3.

次に、ドリフト層２の表面にレジストによって注入マスクを形成し、ドリフト層２の表面側から、ｐ型（第２導電型）の不純物をイオン注入する。これにより、ウェル領域３の表面側に、ソース領域４に隣接して、ｐ型（第２導電型）のウェルコンタクト用領域５が形成される。レジストを除去した後の断面図を図５に示す。 Next, an implantation mask is formed with a resist on the surface of the drift layer 2, and p-type (second conductivity type) impurities are ion-implanted from the surface side of the drift layer 2. As a result, a p-type (second conductivity type) well contact region 5 is formed adjacent to the source region 4 on the surface side of the well region 3. FIG. 5 shows a cross-sectional view after removing the resist.

このとき、イオン注入するｐ型（第２導電型）の不純物は例えばアルミニウムやホウ素、ガリウムであって、イオン注入する不純物濃度は１×１０^１９〜１×１０^２１ｃｍ^−３の範囲とする。また、ｐ型（第２導電型）の不純物のイオン注入の深さは、０．１〜２μｍ程度で、ウェル領域３の厚さより浅いものとする。 At this time, the p-type (second conductivity type) impurity to be ion-implanted is, for example, aluminum, boron, or gallium, and the impurity concentration to be ion-implanted is in the range of 1 × 10 ¹⁹ to 1 × 10 ²¹ cm ⁻³ . Also, the ion implantation depth of the p-type (second conductivity type) impurity is about 0.1 to 2 μm, which is shallower than the thickness of the well region 3.

次に、ドリフト層２の表面にレジストによって注入マスクを形成し、ドリフト層２の表面側から、ｐ型（第２導電型）の不純物をイオン注入する。これにより、隣り合うウェル領域３に隣接して、ｐ型（第２導電型）の電界緩和領域１０が形成される。レジストを除去した後の断面図を図６に示す。また、このとき上から見た図が図２で示され、図２の一点鎖線（Ｉ−Ｉ）における断面図が図６に相当する。実際のＭＯＳＦＥＴ素子は、図２のようにウェル領域３が複数形成された構造を有する。図２中において上面からみた電界緩和領域１０で示される領域がＪＦＥＴ領域であり、本実施の発明ではＪＦＥＴ領域全面に電界緩和領域１０が形成されている。 Next, an implantation mask is formed with a resist on the surface of the drift layer 2, and p-type (second conductivity type) impurities are ion-implanted from the surface side of the drift layer 2. As a result, a p-type (second conductivity type) electric field relaxation region 10 is formed adjacent to the adjacent well region 3. A cross-sectional view after removing the resist is shown in FIG. In addition, a view seen from above is shown in FIG. 2, and a cross-sectional view taken along one-dot chain line (II) in FIG. 2 corresponds to FIG. An actual MOSFET element has a structure in which a plurality of well regions 3 are formed as shown in FIG. In FIG. 2, the region indicated by the electric field relaxation region 10 as viewed from above is the JFET region. In the present embodiment, the electric field relaxation region 10 is formed on the entire surface of the JFET region.

電界緩和領域１０を形成するためにイオン注入するｐ型（第２導電型）の不純物は例えばアルミニウムやホウ素、ガリウムであって、イオン注入する不純物濃度は１×１０^１６〜１×１０^２０ｃｍ^−３の範囲とし、電界緩和領域１０の不純物濃度が、電界緩和領域１０の深さより浅い領域にあるウェル領域３の不純物濃度よりも高くなるようにイオン注入する。すなわち、電界緩和領域１０の不純物濃度は、図６中のウェル領域３において点線で示す電界緩和領域１０より浅い領域３ａ内の不純物濃度より高くする。また、電界緩和領域１０のｐ型（第２導電型）の不純物のイオン注入の深さは、０．０１〜２μｍ程度で、ウェル領域３の厚さより浅いものとする。 The p-type (second conductivity type) impurity ion-implanted to form the electric field relaxation region 10 is, for example, aluminum, boron, or gallium, and the impurity concentration to be ion-implanted is 1 × 10 ¹⁶ to 1 × 10 ²⁰ cm ^{−. The} ion implantation is performed so that the impurity concentration of the electric field relaxation region 10 is higher than the impurity concentration of the well region 3 in the region shallower than the depth of the electric field relaxation region 10. That is, the impurity concentration in the electric field relaxation region 10 is set higher than the impurity concentration in the region 3a shallower than the electric field relaxation region 10 indicated by the dotted line in the well region 3 in FIG. The depth of ion implantation of the p-type (second conductivity type) impurity in the electric field relaxation region 10 is about 0.01 to 2 μm and is shallower than the thickness of the well region 3.

次に、ドリフト層２、ウェル領域３、ソース領域４、ウェルコンタクト用領域５および電界緩和領域１０が形成された炭化珪素基板１を、熱処理装置によって、例えばアルゴンなどの不活性ガス雰囲気中で、１３００〜２１００℃の範囲で高温アニールを行う。この高温アニールにより、イオン注入されたアルミニウムや窒素などが電気的に活性化される。 Next, the silicon carbide substrate 1 on which the drift layer 2, the well region 3, the source region 4, the well contact region 5 and the electric field relaxation region 10 are formed is heated in an inert gas atmosphere such as argon by a heat treatment apparatus. High temperature annealing is performed in the range of 1300-2100 ° C. By this high temperature annealing, ion-implanted aluminum, nitrogen, and the like are electrically activated.

次に、７００〜１４００℃の範囲の温度での熱酸化、もしくはＣＶＤ法による積層プロセスにより、ウェル領域３、ソース領域４、ウェルコンタクト用領域５および電界緩和領域１０を含むドリフト層２の表面に、図７に示すようにゲート絶縁膜６を形成する。ゲート絶縁膜６の膜厚は１０〜２００ｎｍとする。 Next, the surface of the drift layer 2 including the well region 3, the source region 4, the well contact region 5, and the electric field relaxation region 10 is formed by thermal oxidation at a temperature in the range of 700 to 1400 ° C. or a lamination process using a CVD method. Then, a gate insulating film 6 is formed as shown in FIG. The thickness of the gate insulating film 6 is 10 to 200 nm.

次に、ゲート絶縁膜６上に、多結晶珪素膜をＣＶＤ法によって形成し、フォトリソグラフィおよびエッチング技術によってパターニングすることによりゲート電極７を形成する。図８に示すように、ゲート電極７は、断面視において一対のソース領域４がそれぞれ両端部に位置するような形状にパターニングされる。 Next, a polycrystalline silicon film is formed on the gate insulating film 6 by the CVD method, and patterned by photolithography and etching techniques to form the gate electrode 7. As shown in FIG. 8, the gate electrode 7 is patterned into a shape such that the pair of source regions 4 are located at both ends in a cross-sectional view.

次に、ゲート電極７が形成された部位およびその周囲を残して、ソース領域４の表面の一部からウェルコンタクト用領域５の表面にまたがる部位に形成されているゲート絶縁膜６を除去する。そして、ゲート絶縁膜６を除去することによって表面に露出した、ソース領域４の表面の一部からウェルコンタクト用領域５の表面の一部にまたがる部位に、図９に示すようにソース電極８を形成する。 Next, leaving the portion where the gate electrode 7 is formed and the periphery thereof, the gate insulating film 6 formed in a portion extending from a part of the surface of the source region 4 to the surface of the well contact region 5 is removed. Then, as shown in FIG. 9, a source electrode 8 is formed on a portion of the surface of the source region 4 that is exposed on the surface by removing the gate insulating film 6 and extends from a part of the surface of the source region 4 to a part of the surface of the well contact region 5. Form.

次に、図１０に示すように、炭化珪素基板１の他方の面上にドレイン電極９を形成する。 Next, as shown in FIG. 10, drain electrode 9 is formed on the other surface of silicon carbide substrate 1.

これにより、図１に示す炭化珪素半導体装置の形状と同様となる。ソース電極８およびドレイン電極９としては、例えばニッケル、チタン、アルミニウム、モリブデン、クロム、白金、タングステン、タンタル、ニオブ、珪素、炭化チタン、これらの窒化物あるいはこれらの合金が用いられる。 Thereby, it becomes the same as the shape of the silicon carbide semiconductor device shown in FIG. As the source electrode 8 and the drain electrode 9, for example, nickel, titanium, aluminum, molybdenum, chromium, platinum, tungsten, tantalum, niobium, silicon, titanium carbide, nitrides thereof, or alloys thereof are used.

最後に、ソース電極８およびドレイン電極９を、接触している炭化珪素と合金化させるために、温度：９５０〜１０００℃、処理時間：２０〜６０秒、昇温速度：１０〜２５℃／秒で熱処理を行う。以上で、図１に示すこの発明の実施の形態１における炭化珪素半導体装置であるｎチャネルＭＯＳＦＥＴが完成する。 Finally, in order to alloy the source electrode 8 and the drain electrode 9 with the silicon carbide in contact, the temperature: 950 to 1000 ° C., the processing time: 20 to 60 seconds, the temperature rising rate: 10 to 25 ° C./second And heat treatment. Thus, the n-channel MOSFET which is the silicon carbide semiconductor device in the first embodiment of the present invention shown in FIG. 1 is completed.

この発明の実施の形態１における炭化珪素半導体装置のドレイン電極９に正電圧を印加して実際に動作させた場合について説明する。チャネルをオフさせた状態では、ソース電極８とドレイン電極９との間は、素子の全領域に渡ってｐｎ接合の逆バイアスによって拡がった空乏層により電気的に絶縁される。その際、空乏層には逆バイアスに相当する高電界が印加されている。また、この時、ゲート電極７とドレイン電極９との間にも逆バイアスとほぼ同じ電圧が印加されていることになる。従来のＭＯＳＦＥＴ構造では、ドリフト層２はゲート絶縁膜６に接するためゲート絶縁膜６にも高電界が印加されることになる。しかし、本実施の形態では、ゲート絶縁膜直下のＪＦＥＴ領域（ウェル領域３に挟まれたドリフト層２の領域）にｐ型の電界緩和領域１０を設けているため、ゲート絶縁膜６への空乏層の拡がり方をｐ型の電界緩和領域１０とドリフト層２のｐｎ接合によって抑制し、ゲート絶縁膜６に高電界が印加されないようにすることができる。 A case will be described in which a positive voltage is applied to drain electrode 9 of the silicon carbide semiconductor device according to the first embodiment of the present invention for actual operation. In a state where the channel is turned off, the source electrode 8 and the drain electrode 9 are electrically insulated by a depletion layer that is spread by the reverse bias of the pn junction over the entire region of the element. At that time, a high electric field corresponding to a reverse bias is applied to the depletion layer. At this time, the same voltage as the reverse bias is also applied between the gate electrode 7 and the drain electrode 9. In the conventional MOSFET structure, since the drift layer 2 is in contact with the gate insulating film 6, a high electric field is also applied to the gate insulating film 6. However, in this embodiment, since the p-type electric field relaxation region 10 is provided in the JFET region (the region of the drift layer 2 sandwiched between the well regions 3) immediately below the gate insulating film, the gate insulating film 6 is depleted. The spreading method of the layers can be suppressed by the pn junction between the p-type electric field relaxation region 10 and the drift layer 2 so that a high electric field is not applied to the gate insulating film 6.

ただし、電界緩和領域１０の厚さには注意が必要である。なぜなら、チャネルをオンさせて、キャリア電子がソースからチャネルを伝導してＪＦＥＴ領域に流れ込む際に、ｐ型の電界緩和領域１０が厚いと、キャリア電子がｐ型領域を通過することになる。その場合、キャリア電子は高いエネルギー障壁を超えることになり、更にｐ型領域中でのキャリアの再結合も起こり得るため、電気伝導が抑制されてオン抵抗が増大してしまう可能性がある。よって、電界緩和領域１０の厚さはウェル領域３よりも薄い必要がある。 However, attention should be paid to the thickness of the electric field relaxation region 10. This is because when the channel is turned on and carrier electrons are conducted from the source through the channel and flow into the JFET region, if the p-type field relaxation region 10 is thick, the carrier electrons pass through the p-type region. In that case, the carrier electrons exceed the high energy barrier, and further, carrier recombination in the p-type region may occur, which may suppress electrical conduction and increase on-resistance. Therefore, the thickness of the electric field relaxation region 10 needs to be thinner than that of the well region 3.

電界緩和領域１０の厚さは薄いほどオン抵抗増加を抑制できるため、ソース領域４より薄くしてもよい。 Since the on-resistance increase can be suppressed as the thickness of the electric field relaxation region 10 is reduced, it may be made thinner than the source region 4.

電界緩和領域１０の厚さは薄いほど、オン抵抗増大は抑制できるが、厚さを薄くすると電界緩和効果が小さくなるため、電界緩和領域１０の不純物濃度は、電界緩和領域１０より浅いウェル領域３ａよりも高く設定する。 As the thickness of the electric field relaxation region 10 is reduced, an increase in on-resistance can be suppressed. However, since the electric field relaxation effect is reduced when the thickness is reduced, the impurity concentration of the electric field relaxation region 10 is shallower than that of the electric field relaxation region 10. Set higher than.

図１１は、この発明の実施の形態１における炭化珪素半導体装置の電界緩和領域１０とドリフト層２のｐｎ接合から電界緩和領域１０に伸びる空乏層幅ｗ_ｐとｐ型不純物濃度との関係を示す図である。図１１を用いて、電界緩和領域１０の厚さ及び不純物濃度の設定法の一例を説明する。ドレイン・ソース間（ドレイン電極９とソース電極８との間）に電圧Ｖ_ＤＳを印加した際の、ｐ側に伸びる空乏層幅ｗ_ｐは式（１）で表わされる。 FIG. 11 shows the relationship between depletion layer width w _p extending from pn junction of electric field relaxation region 10 and drift layer 2 to electric field relaxation region 10 and the p-type impurity concentration of the silicon carbide semiconductor device in the first embodiment of the present invention. FIG. An example of a method for setting the thickness and impurity concentration of the electric field relaxation region 10 will be described with reference to FIG. The depletion layer width w _p extending to the p side when the voltage V _DS is applied between the drain and the source (between the drain electrode 9 and the source electrode 8) is expressed by Expression (1).

ここで、ε_ｓは半導体の誘電率、ε_０は真空誘電率、ｑは電荷、Ｎ_Ｄはドリフト層２のｎ型不純物濃度、Ｎ_Ａは電界緩和領域１０のｐ型不純物濃度を表わす。 Here, epsilon _s is the dielectric constant of the semiconductor, epsilon ₀ is the vacuum dielectric constant, q is the charge, N _D is n-type impurity concentration of the drift layer 2, N _A represents a p-type impurity concentration of the electric field alleviation region 10.

上記の式（１）を用いて、ＭＯＳＦＥＴのオフ時に電圧Ｖ_ＤＳとして１２００Ｖ印加した時に、ドリフト層２のｎ型不純物濃度Ｎ_Ｄを５×１０^１５ｃｍ^−３(図１１中の（ａ）)、１×１０^１６ｃｍ^−３(図１１中の（ｂ）)、２×１０^１６ｃｍ^−３(図１１中の（ｃ）)とした場合のｐ型電界緩和領域１０に伸びる空乏層幅ｗ_ｐと電界緩和領域におけるｐ型不純物濃度Ｎ_Ａの関係を図１１に示す。 Using the above equation (1), when 1200 V is applied as the voltage V _DS when the MOSFET is off, the n-type impurity concentration N _D of the drift layer 2 is 5 × 10 ¹⁵ cm ⁻³ ((a) in FIG. 11). Depletion layer width w extending to the p-type electric field relaxation region 10 when 1 × 10 ¹⁶ cm ⁻³ ((b) in FIG. 11) and 2 × 10 ¹⁶ cm ⁻³ ((c) in FIG. 11) Figure 11 shows the relationship between the p-type impurity concentration N _a in the _p and the electric field relaxation region.

電界緩和領域１０の不純物濃度が図１１で示される不純物濃度Ｎ_Ａよりも大きければ、Ｖ_ＤＳに１２００Ｖ印加してもｐｎ接合から伸びる空乏層はゲート絶縁膜６に到達しないため、ゲート絶縁膜６に電界が印加されない。 Since the impurity concentration of the electric field relaxation region 10 is greater than the impurity concentration N _A as shown in Figure 11, the depletion layer also 1200V applied to the V _DS extending from the pn junction does not reach the gate insulating film 6, a gate insulating film 6 No electric field is applied.

例えば、ドリフト層２のｎ型不純物濃度が１×１０^１６ｃｍ^−３の場合、図１１から明らかなように、電界緩和領域１０の厚さを０．３μｍとすると、ｐ型不純物濃度を４×１０^１７ｃｍ^−３以上にすればよい。 For example, when the n-type impurity concentration of the drift layer 2 is 1 × 10 ¹⁶ cm ⁻³ , as apparent from FIG. 11, when the thickness of the electric field relaxation region 10 is 0.3 μm, the p-type impurity concentration is 4 ×. What is necessary is just to make it 10 ^< ¹⁷ > cm ^<-3 > or more.

また、例えば、ドリフト層２のｎ型不純物濃度が１×１０^１６ｃｍ^−３の場合、電界緩和領域１０のｐ型不純物濃度を４×１０^１７ｃｍ^−３にすると、厚さはウェル領域３の厚さを超えない範囲で０．３μｍ以上とすればよい。 Further, for example, when the n-type impurity concentration of the drift layer 2 is 1 × 10 ¹⁶ cm ⁻³ , the thickness of the well region 3 is reduced when the p-type impurity concentration of the electric field relaxation region 10 is 4 × 10 ¹⁷ cm ⁻³ . What is necessary is just to be 0.3 micrometer or more in the range which does not exceed thickness.

本実施の形態１では、以上のような構成としたことにより、ＭＯＳＦＥＴのオフ時にゲート絶縁膜６に印加される電界強度を低減し、ゲート絶縁膜６の信頼性を向上するという効果がある。 In the first embodiment, the above configuration is effective in reducing the strength of the electric field applied to the gate insulating film 6 when the MOSFET is turned off and improving the reliability of the gate insulating film 6.

また、本実施の形態１では、以上のような構成としたことにより、ＭＯＳＦＥＴをオンにしたい時に、ゲート電圧が低い時はＪＦＥＴ領域への電流が流れにくいため、閾値電圧を高くする効果もある。 Further, in the first embodiment, the configuration as described above has an effect of increasing the threshold voltage because it is difficult for the current to flow to the JFET region when the gate voltage is low when the MOSFET is to be turned on. .

また、本実施の形態では上記（１）式により、電界緩和領域１０の厚さ及び不純物濃度を設定したが、ＭＯＳＦＥＴ製品を実用化する際には、オフ時に印加される電圧Ｖ_ＤＳの仕様に対するドリフト層２の不純物濃度は、高温動作や安全性なども考慮した上で設定されていることや、動作時にウェル領域３からＪＦＥＴ領域へ伸びる空乏層なども絶縁膜印加電界を緩和する効果があることも考慮する余地がある。また、ゲート絶縁膜６に酸化膜を用いる場合、酸化膜の絶縁破壊電界は約１０ＭＶ／ｃｍと比較的高い値を有しているため、絶縁膜に印加される電界はある程度認容される。このため、本実施の形態における図１１で示した空乏層幅ｗ_ｐと不純物濃度Ｎ_Ａの関係は、電界緩和効果を十分に得るために最も望ましい範囲ではあるが、上述の理由から、電界緩和領域１０がウェル領域３より浅く形成され、電界緩和領域１０の不純物濃度が、電界緩和領域１０より浅いウェル領域３内の不純物濃度より高く設定されていれば、図１１で示した最適な範囲以外でも電界緩和効果が得られることがあるため、その範囲であってもよい。 In the present embodiment, the thickness and the impurity concentration of the electric field relaxation region 10 are set by the above equation (1). However, when the MOSFET product is put into practical use, it corresponds to the specification of the voltage V _DS applied at the off time. The impurity concentration of the drift layer 2 is set in consideration of high temperature operation and safety, and a depletion layer extending from the well region 3 to the JFET region during operation also has an effect of relaxing the electric field applied to the insulating film. There is room for consideration. When an oxide film is used for the gate insulating film 6, the dielectric breakdown electric field of the oxide film has a relatively high value of about 10 MV / cm, so that the electric field applied to the insulating film is allowed to some extent. Therefore, the relationship between the depletion layer width w _p and the impurity concentration N _A as shown in FIG. 11 in the present embodiment, although the most desired range in order to obtain the electric field relaxation effect sufficiently, the reasons mentioned above, the electric field relaxation If the region 10 is formed shallower than the well region 3 and the impurity concentration in the electric field relaxation region 10 is set higher than the impurity concentration in the well region 3 shallower than the electric field relaxation region 10, it is outside the optimum range shown in FIG. However, since the electric field relaxation effect may be obtained, the range may be used.

また、本実施の形態で領域３ａの不純物濃度が一定でない場合、電界緩和領域１０の不純物濃度は、少なくとも領域３ａの再表面の不純物濃度より高ければよい。 In the present embodiment, when the impurity concentration of the region 3a is not constant, the impurity concentration of the electric field relaxation region 10 should be at least higher than the impurity concentration of the resurface of the region 3a.

あるいは、領域３ａの平均的な不純物濃度より高ければさらによい。 Alternatively, it is better if it is higher than the average impurity concentration of the region 3a.

もしくは、領域３ａの最も高い不純物濃度より高ければさらに一層よい。この場合、電界緩和効果は最も高くなる。 Alternatively, it is even better if it is higher than the highest impurity concentration in the region 3a. In this case, the electric field relaxation effect is the highest.

尚、本実施の形態におけるＪＦＥＴ領域の電界緩和領域１０より深い部分に、ドリフト層２のｎ型（第１導電型）の不純物濃度より高い、ｎ型（第１導電型）不純物濃度を有する領域を設け、オン時に流れる電流を拡散してもよい。こうすることによって、ゲート絶縁膜６の電界を電界緩和領域１０によって低減しながら、ＭＯＳＦＥＴがオンの時のオン抵抗の増加を抑制することができる。 A region having an n-type (first conductivity type) impurity concentration higher than the n-type (first conductivity type) impurity concentration of the drift layer 2 in a portion deeper than the electric field relaxation region 10 of the JFET region in the present embodiment. May be provided to diffuse the current flowing when the switch is on. By doing so, it is possible to suppress an increase in on-resistance when the MOSFET is on, while reducing the electric field of the gate insulating film 6 by the electric field relaxation region 10.

本実施の形態では、炭化珪素基板１の面方位を（０００１）としたが、（０００−１）や（１１−２０）としてもよい。 In the present embodiment, the plane orientation of silicon carbide substrate 1 is (0001), but may be (000-1) or (11-20).

また、炭化珪素基板１はオフ角を有していてもよいし、有していなくてもよい。 Silicon carbide substrate 1 may or may not have an off angle.

尚、本実施の形態ではｎチャネルＭＯＳＦＥＴを用いた場合について説明したが、第１導電型をｐ型とし第２導電型をｎ型とするｐチャネルＭＯＳＦＥＴとしてもよいし、低抵抗の炭化珪素基板１としてｎ型（第１導電型）に代えてｐ型（第２導電型）としたＩＧＢＴとしてもよい。 In this embodiment, the case where an n-channel MOSFET is used has been described. However, a p-channel MOSFET in which the first conductivity type is p-type and the second conductivity type is n-type may be used, or a low-resistance silicon carbide substrate. 1 may be an IGBT of p-type (second conductivity type) instead of n-type (first conductivity type).

また、本実施の形態ではｎチャネルＭＯＳＦＥＴを作製するためのイオン注入をする際、レジストを注入マスクとして用いたが、酸化膜を注入マスクとして用いてもよい。 In this embodiment mode, when performing ion implantation for manufacturing an n-channel MOSFET, a resist is used as an implantation mask. However, an oxide film may be used as an implantation mask.

実施の形態２．
図１２は、本発明の実施の形態２におけるウェル領域３の深さ方向の不純物濃度プロファイルの一例を示す図である。本発明の実施の形態２では図１におけるウェル領域３の不純物濃度を表面から深い領域では高く、浅い領域では低くしたことを特徴とする。それ以外については、実施の形態１と同様である。 Embodiment 2. FIG.
FIG. 12 is a diagram showing an example of the impurity concentration profile in the depth direction of the well region 3 in the second embodiment of the present invention. The second embodiment of the present invention is characterized in that the impurity concentration of the well region 3 in FIG. 1 is high in a region deep from the surface and low in a shallow region. The rest is the same as in the first embodiment.

図１２に示すとおり、ウェル領域３の表面から０．６μｍの深さのｐ型（第２導電型）不純物濃度は約２×１０^１８ｃｍ^−３であり、表面から０．２μｍの深さのｐ型（第２導電型）不純物濃度は約６×１０^１６ｃｍ^−３である。 As shown in FIG. 12, the p-type (second conductivity type) impurity concentration at a depth of 0.6 μm from the surface of the well region 3 is about 2 × 10 ¹⁸ cm ⁻³ , and has a depth of 0.2 μm from the surface. The p-type (second conductivity type) impurity concentration is about 6 × 10 ¹⁶ cm ⁻³ .

本実施の形態では、ゲート絶縁膜６と接する領域でウェル領域３の不純物濃度が低いため、ＭＯＳＦＥＴオン時のチャネルは表面からより深い位置に形成され、ほとんどのキャリア電子が電界緩和領域１０を通らずにｎ型のソース領域４からｎ型のドリフト層２の領域へ流れる。すなわち、ＪＦＥＴ領域に挿入されたキャリア電子のほとんどはｐ型の電界緩和領域１０よりも下部（深い領域）を通過するので、キャリア電子が高いエネルギー障壁を超える必要がなく、また、ｐ型領域中でのキャリアの再結合が生じないので、電気伝導が抑制されず、オン時の電気伝導を損なわずにオフ時の電界を緩和できるという効果がある。 In this embodiment, since the impurity concentration of the well region 3 is low in the region in contact with the gate insulating film 6, the channel when the MOSFET is on is formed at a deeper position from the surface, and most carrier electrons pass through the electric field relaxation region 10. Without flowing from the n-type source region 4 to the n-type drift layer 2 region. That is, most of the carrier electrons inserted into the JFET region pass below (deeper region) than the p-type electric field relaxation region 10, so that the carrier electrons do not need to exceed the high energy barrier, and in the p-type region. Since no carrier recombination occurs, the electric conduction is not suppressed, and the electric field at the off time can be relaxed without impairing the electric conduction at the on time.

さらに、ウェル領域３の浅い領域に形成されるチャネルの不純物濃度を低くできるので、不純物散乱による移動度の低下が抑制されるため、チャネル移動度が大きくなり、オン抵抗が低減されるという効果もある。 Furthermore, since the impurity concentration of the channel formed in the shallow region of the well region 3 can be lowered, the decrease in mobility due to impurity scattering is suppressed, so that the channel mobility is increased and the on-resistance is reduced. is there.

また、ウェル領域３の深い領域の不純物濃度を高くしておくことによって、パンチスルーによる絶縁破壊を防止し、高耐圧特性を保持できる効果がある。 Further, by increasing the impurity concentration in the deep region of the well region 3, it is possible to prevent dielectric breakdown due to punch-through and maintain high breakdown voltage characteristics.

尚、本発明の実施の形態２では本発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。 In the second embodiment of the present invention, portions different from the first embodiment of the present invention are described, and descriptions of the same or corresponding portions are omitted.

実施の形態３．
図１３は、本発明の実施の形態３における炭化珪素半導体装置を示す断面図である。本実施の形態は、ウェル領域３の表面にｎ型チャネル領域１１を設け、蓄積型ＭＯＳＦＥＴとしたことを特徴とする。それ以外については、実施の形態１及び２と同様である。 Embodiment 3 FIG.
FIG. 13 is a cross sectional view showing a silicon carbide semiconductor device in the third embodiment of the present invention. The present embodiment is characterized in that an n-type channel region 11 is provided on the surface of the well region 3 to form a storage MOSFET. The rest is the same as in the first and second embodiments.

本実施の形態では、蓄積型ＭＯＳＦＥＴを用いているためにチャネルが反転する必要がなく、オン時のチャネル移動度が大幅に大きくなり、オン抵抗がより低減できるという効果がある。 In this embodiment, since the storage type MOSFET is used, the channel does not need to be inverted, the channel mobility at the time of turning on is greatly increased, and the on-resistance can be further reduced.

さらに、通常の蓄積型ＭＯＳＦＥＴではチャネルが反転する必要がないため、ゲートに電圧を印加しなくても電流が流れてしまうノーマリ・オン型のＭＯＳＦＥＴとなるが、本実施の形態におけるＭＯＳＦＥＴでは、ｎ型チャネル領域１１とＪＦＥＴ領域のｎ型のドリフト層２の間に電界緩和領域１０が挿入されている。そのため、ゲート電圧が低いところでは電流が流れず、ゲート電圧が高くなって電流が流れ始めるノーマリ・オフ特性が得られるという効果がある。 Further, since the channel does not need to be inverted in a normal storage type MOSFET, a normally-on type MOSFET in which current flows without applying a voltage to the gate is used. However, in the MOSFET in this embodiment, n An electric field relaxation region 10 is inserted between the n-type drift layer 2 of the type channel region 11 and the JFET region. Therefore, there is an effect that a normally-off characteristic can be obtained in which the current does not flow when the gate voltage is low, and the gate voltage increases and the current starts flowing.

つまり、オフ時はゲート絶縁膜６の電界を緩和し、オン時のオン抵抗をより低減した、ノーマリ・オフ型のＭＯＳＦＥＴが得られるという効果を奏する。 That is, there is an effect that a normally-off type MOSFET can be obtained in which the electric field of the gate insulating film 6 is relaxed at the time of off and the on-resistance at the time of on is further reduced.

尚、本発明の実施の形態３では本発明の実施の形態１及び２と相違する部分について説明し、同一または対応する部分についての説明は省略した。 In the third embodiment of the present invention, portions different from the first and second embodiments of the present invention are described, and descriptions of the same or corresponding portions are omitted.

実施の形態４．
図１４は、本発明の実施の形態３における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。本実施の形態は、ウェル領域３と電界緩和領域１０を同時に形成する製造方法を用いたことを特徴とする。それ以外については、実施の形態１、２及び３と同様である。 Embodiment 4 FIG.
FIG. 14 is a cross sectional view of the silicon carbide semiconductor device for illustrating the method for manufacturing the silicon carbide semiconductor device in the third embodiment of the present invention. The present embodiment is characterized in that a manufacturing method in which the well region 3 and the electric field relaxation region 10 are simultaneously formed is used. The rest is the same as in the first, second and third embodiments.

ｎチャネル型ＭＯＳＦＥＴにおいてｐ型ウェル領域３をイオン注入により形成する際、電界緩和領域１０の上部の注入マスク１２を薄く形成し、ウェル領域３の注入と同時に電界緩和領域１０も注入マスク１２を介してのスルー注入により形成する。 When the p-type well region 3 is formed by ion implantation in the n-channel MOSFET, the implantation mask 12 above the electric field relaxation region 10 is formed thin, and the electric field relaxation region 10 is also inserted through the implantation mask 12 simultaneously with the implantation of the well region 3. All through injections are formed.

この時、電界緩和領域１０の深さは、注入エネルギーに対して注入マスク１２の厚さを制御することによって、所望の深さに形成することができる。 At this time, the depth of the electric field relaxation region 10 can be formed to a desired depth by controlling the thickness of the implantation mask 12 with respect to the implantation energy.

また、ウェル領域３の表面から浅い領域の不純物濃度を低く、表面から深い領域の不純物濃度を高く設定すれば、電界緩和領域１０の不純物濃度は、ウェル領域３の表面から深い領域の不純物濃度と同じになるので、ウェル領域３の電界緩和領域１０より浅い領域の不純物濃度より高くすることができる。 Further, if the impurity concentration in the shallow region from the surface of the well region 3 is set low and the impurity concentration in the deep region from the surface is set high, the impurity concentration in the electric field relaxation region 10 is the same as the impurity concentration in the deep region from the surface of the well region 3. Therefore, the impurity concentration in the region shallower than the electric field relaxation region 10 in the well region 3 can be made higher.

本実施の形態による製造方法を用いれば、ウェル領域３と電界緩和領域１０のイオン注入を同時に行うことができるほか、電界緩和領域１０の注入マスクの形成や位置合わせも省略できるためプロセスが簡略化、容易化でき、また注入回数の削減によるコスト低下にもつながる。 By using the manufacturing method according to the present embodiment, ion implantation of the well region 3 and the electric field relaxation region 10 can be performed simultaneously, and the formation and alignment of the implantation mask of the electric field relaxation region 10 can be omitted, thereby simplifying the process. Can be simplified, and the cost can be reduced by reducing the number of injections.

尚、本発明の実施の形態４では本発明の実施の形態１、２及び３と相違する部分について説明し、同一または対応する部分についての説明は省略した。 In the fourth embodiment of the present invention, portions different from the first, second and third embodiments of the present invention are described, and descriptions of the same or corresponding portions are omitted.

１炭化珪素基板
２ドリフト層
３ウェル領域
３ａ領域
４ソース領域
５ウェルコンタクト用領域
６ゲート絶縁膜
７ゲート電極
８ソース電極
９ドレイン電極
１０電界緩和領域
１１ｎ型チャネル領域
１２注入マスク DESCRIPTION OF SYMBOLS 1 Silicon carbide substrate 2 Drift layer 3 Well area | region 3a area | region 4 Source area | region 5 Well contact area | region 6 Gate insulating film 7 Gate electrode 8 Source electrode 9 Drain electrode 10 Electric field relaxation area | region 11 N-type channel area | region 12 Implantation mask

Claims

炭化珪素基板上に設けられた第１の導電型の炭化珪素ドリフト層の表層部に、互いに間隔をあけて形成された第２の導電型の複数のウェル領域と、
前記ウェル領域内に形成された第１の導電型のソース領域と、
前記ドリフト層および前記ウェル領域の表面に形成されるゲート絶縁膜と、
隣り合う前記ウェル領域の間の、前記ゲート絶縁膜直下の前記ドリフト層の表層部全面に形成された、前記隣り合う前記ウェル領域に隣接する第２の導電型の電界緩和領域と、
前記ソース領域の表面の一部に形成されたソース電極と、
前記ゲート絶縁膜の表面に、前記電界緩和領域と、前記ウェル領域と、前記ソース領域の端部と、対向するように形成されたゲート電極と、
を備え、
前記電界緩和領域の深さが前記ウェル領域よりも浅く、かつ、前記電界緩和領域の不純物濃度が、前記電界緩和領域の深さより浅い領域にある前記ウェル領域の不純物濃度より高い、
炭化珪素半導体装置。 A plurality of well regions of a second conductivity type formed on the surface layer portion of the first conductivity type silicon carbide drift layer provided on the silicon carbide substrate and spaced from each other;
A first conductivity type source region formed in the well region;
A gate insulating film formed on the surface of the drift layer and the well region;
An electric field relaxation region of a second conductivity type adjacent to the adjacent well region, formed over the entire surface layer portion of the drift layer immediately below the gate insulating film between the adjacent well regions;
A source electrode formed on a part of the surface of the source region;
A gate electrode formed on the surface of the gate insulating film so as to face the electric field relaxation region, the well region, and an end of the source region;
With
The depth of the electric field relaxation region is shallower than the well region, and the impurity concentration of the electric field relaxation region is higher than the impurity concentration of the well region in a region shallower than the depth of the electric field relaxation region,
Silicon carbide semiconductor device.

前記ウェル領域の不純物濃度が、表面から浅い領域では、表面から深い領域の不純物濃度より低いこと、
を特徴とする請求項１に記載の炭化珪素半導体装置。 The impurity concentration of the well region is lower than the impurity concentration of the region deep from the surface in the region shallow from the surface;
The silicon carbide semiconductor device according to claim 1.

前記ウェル領域の不純物濃度が、１×１０^１５〜１×１０^１９ｃｍ^−３の範囲であること、
を特徴とする請求項１または２に記載の炭化珪素半導体装置。 The impurity concentration of the well region is in the range of 1 × 10 ¹⁵ to 1 × 10 ¹⁹ cm ⁻³ ;
The silicon carbide semiconductor device according to claim 1 or 2.

前記電界緩和領域の不純物濃度が１×１０^１６〜１×１０^２０ｃｍ^−３の範囲であること、
を特徴とする請求項１または２に記載の炭化珪素半導体装置。 The impurity concentration of the electric field relaxation region is in the range of 1 × 10 ¹⁶ to 1 × 10 ²⁰ cm ⁻³ ;
The silicon carbide semiconductor device according to claim 1 or 2.

前記電界緩和領域の深さが０．０１〜２μｍの範囲であること、
を特徴とする請求項１または２に記載の炭化珪素半導体装置。 The depth of the electric field relaxation region is in the range of 0.01 to 2 μm;
The silicon carbide semiconductor device according to claim 1 or 2.

前記ウェル領域の表層部に第１の導電型の蓄積型チャネル領域を設け、蓄積型ＭＯＳＦＥＴとしたこと、
を特徴とする請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。 Providing a storage channel region of the first conductivity type in the surface layer portion of the well region to form a storage MOSFET;
The silicon carbide semiconductor device according to claim 1, wherein:

前記ウェル領域内に形成され、前記ソース領域と隣接する第２の導電型のウェルコンタクト領域を備え、
前記ソース電極は、前記ウェルコンタクト領域の表面にも形成された、
ｎチャネル炭化珪素ＭＯＳＦＥＴであること、
を特徴とする請求項１〜６のいずれか１項に記載の炭化珪素半導体装置。 A well contact region of a second conductivity type formed in the well region and adjacent to the source region;
The source electrode is also formed on the surface of the well contact region.
being an n-channel silicon carbide MOSFET,
The silicon carbide semiconductor device according to claim 1, wherein:

炭化珪素基板上に、炭化珪素からなる第１の導電型のドリフト層を成長させる第１の工程と、
前記ドリフト層の表面に注入マスクを形成する第２の工程と、
前記ドリフト層に第２の導電型である不純物イオンを注入する第３の工程と、
を備え、
前記第３の工程は、表面に前記注入マスクが形成されていない前記ドリフト層の領域に注入して複数のウェル領域を形成すると同時に、表面に前記注入マスクが形成されている前記ドリフト層の領域に前記注入マスクを介してスルー注入することによって電界緩和領域を形成すること、
を特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。 A first step of growing a drift layer of a first conductivity type made of silicon carbide on a silicon carbide substrate;
A second step of forming an implantation mask on the surface of the drift layer;
A third step of implanting impurity ions of the second conductivity type into the drift layer;
With
In the third step, a plurality of well regions are formed by implanting into the drift layer region where the implantation mask is not formed on the surface, and at the same time, the drift layer region where the implantation mask is formed on the surface Forming an electric field relaxation region by through-implanting through the implantation mask to,
A method for manufacturing a silicon carbide semiconductor device according to claim 2.