JP5874582B2 - Vertical semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、III 族窒化物半導体からなる高耐圧な縦型半導体装置およびその製造方法に関する。特に、素子分離溝の構造、およびその形成方法に特徴を有する。     The present invention relates to a high breakdown voltage vertical semiconductor device made of a group III nitride semiconductor and a method for manufacturing the same. In particular, the structure of the element isolation trench and the formation method thereof are characteristic.

ダイオードやＦＥＴなどの半導体装置は、大きく分けて次の２つの構造に分類できる。主面に垂直な方向に導通を取る縦型と、主面に平行な方向に導通を取る横型の２つの構造である。縦型構造とすると、高耐圧化、面積利用効率の向上、などの点で横型構造に比べて利点がある。縦型の半導体装置では、ｐｎ接合構造を有する場合、素子分離溝の側面にｐｎ接合界面が露出する。逆電圧を印加すると、このｐｎ接合界面の端部に大きな電界集中が発生するため、半導体装置の耐圧が設計値に達しない問題がある。   Semiconductor devices such as diodes and FETs can be broadly classified into the following two structures. There are two structures, a vertical type that conducts in a direction perpendicular to the main surface and a horizontal type that conducts in a direction parallel to the main surface. The vertical structure has advantages over the horizontal structure in terms of high breakdown voltage and improved area utilization efficiency. When the vertical semiconductor device has a pn junction structure, the pn junction interface is exposed on the side surface of the element isolation trench. When a reverse voltage is applied, a large electric field concentration is generated at the end of the pn junction interface, so that the breakdown voltage of the semiconductor device does not reach the design value.

そこで、半導体装置の耐圧を高める構造が必要となるが、そのような構造として、特許文献１には、ｎ層、ｐ層が積層されたダイオードの素子分離溝の側面にｐ型領域を設けた構造が示されている。   Therefore, a structure for increasing the breakdown voltage of the semiconductor device is required. As such a structure, in Patent Document 1, a p-type region is provided on the side surface of the element isolation groove of the diode in which the n layer and the p layer are stacked. The structure is shown.

一方、非特許文献１には、III 族窒化物半導体にフッ素プラズマをイオン注入することにより、III 族窒化物半導体を高抵抗化することができることが開示されている。   On the other hand, Non-Patent Document 1 discloses that the resistance of a group III nitride semiconductor can be increased by ion implantation of fluorine plasma into the group III nitride semiconductor.

また、特許文献２には、ドライエッチングによって素子分離溝を形成した後、表面にフッ素系ガスプラズマを照射して表面をフッ素終端させ、レジスト除去時の窒素の離脱を防止する技術が開示されている。しかし、これは炭化フッ素系ガスを用いたドライエッチングによって、III 族窒化物半導体にフッ素をドープすることを開示するものではない。   Further, Patent Document 2 discloses a technique for preventing separation of nitrogen during resist removal by forming an element isolation groove by dry etching and then irradiating the surface with fluorine-based gas plasma to terminate the surface with fluorine. Yes. However, this does not disclose that the group III nitride semiconductor is doped with fluorine by dry etching using a fluorine-containing gas.

特許第４６３１２６８号Japanese Patent No. 463268 特開２００６−３５１９５５号公報JP 2006-351955 A

Kevin J. Chen, et al., "Physics of Fluorine Plasma Ion Implantation for GaN Normally-off HEMT Technology," IEDM11-465,2011Kevin J. Chen, et al., "Physics of Fluorine Plasma Ion Implantation for GaN Normally-off HEMT Technology," IEDM11-465,2011

特許文献１の構造をIII 族窒化物半導体からなる縦型半導体装置にも適用して、高耐圧化を図ることが考えられる。しかし、よく知られているように、ｐ型のIII 族窒化物半導体を得るにはIII 族窒化物半導体に特有の技術が必要であり、素子分離溝の側面にのみｐ型のIII 族窒化物半導体を形成することは難しい。そのため、特許文献１に記載の製造方法をそのまま用いたのでは、特許文献１の構造をIII 族窒化物半導体からなる縦型半導体装置で実現することはできない。   It is conceivable to increase the breakdown voltage by applying the structure of Patent Document 1 to a vertical semiconductor device made of a group III nitride semiconductor. However, as is well known, in order to obtain a p-type group III nitride semiconductor, a technique peculiar to the group III nitride semiconductor is required, and the p-type group III nitride is formed only on the side surface of the element isolation trench. It is difficult to form a semiconductor. Therefore, if the manufacturing method described in Patent Document 1 is used as it is, the structure of Patent Document 1 cannot be realized by a vertical semiconductor device made of a Group III nitride semiconductor.

本発明は上記課題を解決するものであり、その目的は、III 族窒化物半導体からなる縦型半導体装置の耐圧性能を向上させることである。   The present invention solves the above-described problems, and an object thereof is to improve the breakdown voltage performance of a vertical semiconductor device made of a group III nitride semiconductor.

本発明の１つは、ｐｎ接合構造を有するIII 族窒化物半導体からなる半導体層をドライエッチングして素子分離溝を形成し、その素子分離溝の側面にｐｎ接合界面が露出する縦型半導体装置の製造方法において、素子分離溝の形成工程は、ドライエッチングにより素子分離溝を形成する第１工程と、第１工程後に、炭化フッ素系ガスを用いて素子分離溝側面および底面をドライエッチングし、これにより素子分離溝側面および底面にフッ素をドープして、素子分離溝側面および底面に露出する半導体層のｎ層表面にｐ型領域を形成する第２工程と、を有し、第１工程におけるドライエッチングは、第２工程におけるドライエッチングよりもエッチングレートが高い、ことを特徴とする縦型半導体装置の製造方法である。   One aspect of the present invention is a vertical semiconductor device in which an element isolation groove is formed by dry etching a semiconductor layer made of a group III nitride semiconductor having a pn junction structure, and a pn junction interface is exposed on a side surface of the element isolation groove. In the manufacturing method, the element isolation groove forming step includes a first step of forming the element isolation groove by dry etching, and after the first step, the side surface and the bottom surface of the element isolation groove are dry-etched using a fluorine-containing gas, And a second step of doping the element isolation groove side surface and bottom surface with fluorine to form a p-type region on the surface of the n layer of the semiconductor layer exposed on the element isolation groove side surface and bottom surface. Dry etching is a method for manufacturing a vertical semiconductor device characterized in that the etching rate is higher than that in the second step.

第２工程におけるドライエッチングによるＦ（フッ素）のドープ量は、アクセプタとして作用するＦがｎ層表面においてキャリアを相殺してｐ型化するドープ量よりも多ければ任意である。ただし、ｐ型領域のＦ濃度が、Ｆをドープしない状態でのｎ層のキャリア濃度の２倍以上の濃度となるようにＦをドープすることが望ましい。より高い耐圧向上効果が得られるためである。   The doping amount of F (fluorine) by dry etching in the second step is arbitrary as long as F acting as an acceptor is larger than the doping amount that cancels carriers on the surface of the n layer and becomes p-type. However, it is desirable to dope F so that the F concentration in the p-type region is twice or more the carrier concentration of the n layer in a state where F is not doped. This is because a higher breakdown voltage improvement effect can be obtained.

ｐ型領域は、その厚さが５０ｎｍ以上となるように形成することが望ましい。ｐ型領域の厚さを５０ｎｍ以上とすれば、ｐ型領域を設けることによる耐圧向上効果が一層顕著となる。また、ｐ型領域の厚さの上限は、縦型半導体装置に電圧を印加しない状態でｐ型領域全体が空乏層となる厚さとするのがよい。この厚さを越えると、ｐｎ接合が崩れて順方向特性に影響が生じるとともに、素子分離溝による素子分離の効果も減少してしまうためである。   It is desirable to form the p-type region so that its thickness is 50 nm or more. If the thickness of the p-type region is 50 nm or more, the effect of improving the breakdown voltage by providing the p-type region becomes more remarkable. Further, the upper limit of the thickness of the p-type region is preferably set to a thickness at which the entire p-type region becomes a depletion layer in a state where no voltage is applied to the vertical semiconductor device. If this thickness is exceeded, the pn junction is broken and the forward characteristics are affected, and the element isolation effect by the element isolation trench is also reduced.

ｐ型領域の厚さやＦ濃度は、炭化フッ素系ガスを用いたドライエッチングのエッチング時間、ＲＦパワーや炭化フッ素系ガスの種類などによって制御することができる。また、炭化フッ素系ガスに他の種のガスを混合し、その混合割合によって制御することもできる。   The thickness and F concentration of the p-type region can be controlled by the etching time of dry etching using a fluorocarbon gas, the RF power, the type of fluorocarbon gas, and the like. Further, other kinds of gases can be mixed with the fluorine-containing gas and controlled by the mixing ratio.

炭化フッ素系ガスとしては、ＣＦ4 、ＣＨＦ3 、Ｃ2 Ｆ6 、Ｃ3 Ｆ8 、ＣＯＦ2 、Ｃ4 Ｆ8 などを用いることができる。 As the fluorine-containing gas, CF 4 , CHF 3 , C 2 F 6 , C 3 F 8 , COF 2 , C 4 F 8 and the like can be used.

また、第１工程におけるドライエッチングにおいて用いるエッチングガスは、炭化フッ素系ガスを用いたドライエッチングよりもエッチングレートが高いガス種であれば任意であり、たとえばＣｌ2 、ＢＣｌ3 、ＳｉＣｌ4 などの塩素系ガスを用いることができる。もちろん、複数種の塩素系ガスを混合して用いてもよいし、塩素系ガスと塩素系以外のガスとを混合して用いてもよい。 The etching gas used in the dry etching in the first step is arbitrary as long as it is a gas species having an etching rate higher than that of dry etching using a fluorine-containing gas. For example, chlorine such as Cl 2 , BCl 3 , SiCl 4, etc. System gases can be used. Of course, a plurality of types of chlorine-based gases may be mixed and used, or a chlorine-based gas and a gas other than a chlorine-based gas may be mixed and used.

また、第１、２工程におけるドライエッチングには、ＩＣＰ型、ＥＣＲ型、平行平板型、マグネトロン型などの反応性イオンエッチングを用いることができる。   For dry etching in the first and second steps, reactive ion etching such as ICP type, ECR type, parallel plate type, and magnetron type can be used.

本発明の他の１つは、ｐｎ接合構造を有するIII 族窒化物半導体からなる半導体層と、素子外周に位置する素子分離溝とを有し、素子分離溝の側面にｐｎ接合界面が露出した縦型半導体装置において、素子分離溝の側面および底面に露出するｎ層表面には、フッ素のドープによりｐ型化したｐ型領域が形成されている、ことを特徴とする縦型半導体装置である。   Another one of the present invention has a semiconductor layer made of a group III nitride semiconductor having a pn junction structure and an element isolation groove located on the outer periphery of the element, and the pn junction interface is exposed on the side surface of the element isolation groove. In the vertical semiconductor device, a p-type region p-typed by doping with fluorine is formed on the surface of the n layer exposed on the side and bottom surfaces of the element isolation trench. .

また、本発明の縦型半導体装置は、フィールドプレート構造など従来知られている他の耐圧を高める構造をさらに有していてもよい。   Further, the vertical semiconductor device of the present invention may further have another conventionally known structure for increasing the breakdown voltage, such as a field plate structure.

本発明はｐｎ接合を有し、素子分離溝の側面にｐｎ接合界面が露出した任意の構造の縦半導体装置に適用可能である。たとえば、ｐｎダイオード、ＰＩＮダイオード、ＦＥＴ、バイポーラトランジスタ、ＩＧＢＴなどにも本発明は適用可能である。   The present invention is applicable to a vertical semiconductor device having an pn junction and having an arbitrary structure in which the pn junction interface is exposed on the side surface of the element isolation trench. For example, the present invention can be applied to pn diodes, PIN diodes, FETs, bipolar transistors, IGBTs, and the like.

本発明によれば、素子分離溝の側面および底面に露出するｎ層表面に、ｐ型領域を容易に形成することができる。このようなｐ型領域を設けることで、次のような利点がある。まず、第１に、ｐ型領域により、素子分離溝側面に露出するｐｎ接合構造近傍において空乏層が広がりやすくなり、耐圧を向上させる効果がある。第２に、電流リークパスとなりやすい素子の外周側面がｐ型化されるため、リーク電流を低減することができる。第３に、素子分離溝の表面にのみｐ型領域が形成されるため、素子の順方向抵抗を上げることなく高耐圧化が可能である。   According to the present invention, the p-type region can be easily formed on the surface of the n layer exposed on the side surface and the bottom surface of the element isolation trench. Providing such a p-type region has the following advantages. First, the p-type region makes it easy for the depletion layer to spread in the vicinity of the pn junction structure exposed on the side surface of the element isolation trench, and has the effect of improving the breakdown voltage. Second, since the outer peripheral side surface of the element that is likely to be a current leakage path is made p-type, the leakage current can be reduced. Third, since the p-type region is formed only on the surface of the element isolation trench, it is possible to increase the breakdown voltage without increasing the forward resistance of the element.

また、本発明では、炭化フッ素系ガスを用いたドライエッチングよりもエッチングレートの高いドライエッチングと、炭化フッ素系ガスを用いたドライエッチングの２段階のドライエッチングにより、素子分離溝とｐ型領域を形成している。そのため、炭化フッ素系ガスを用いたドライエッチングのみによる場合に比べて、素子分離溝とｐ型領域を短時間で形成することができ、生産性を向上させることができる。また、炭化フッ素系ガスを用いたドライエッチングのみの場合、素子分離溝の深さや形状等の制御と、ｐ型領域の厚さやＦ濃度の制御の両方を制御することは容易ではないが、本発明のように２段階のドライエッチングとすることにより、その制御が容易となる。   Further, in the present invention, the element isolation trench and the p-type region are formed by dry etching having a higher etching rate than dry etching using a fluorine-based gas and two stages of dry etching using a fluorine-based gas. Forming. Therefore, the element isolation trench and the p-type region can be formed in a shorter time than in the case of only dry etching using a fluorine-containing gas, and productivity can be improved. Further, in the case of only dry etching using a fluorine-containing gas, it is not easy to control both the depth and shape of the element isolation trench and the thickness and F concentration of the p-type region. The control is facilitated by the two-stage dry etching as in the invention.

実施例１のダイオードの構成を示した図。FIG. 3 is a diagram illustrating a configuration of a diode according to the first embodiment. 素子分離溝１５およびｐ型領域１８の形成工程を示した図。The figure which showed the formation process of the element isolation groove | channel 15 and the p-type area | region 18. FIG. 耐圧のｐ型領域１８厚さ依存性を示したグラフ。The graph which showed the p-type area | region 18 thickness dependence of a proof pressure. 耐圧のｐ型領域１８キャリア濃度依存性を示したグラフ。The graph which showed the p-type area | region 18 carrier concentration dependence of a proof pressure.

以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。   Hereinafter, specific examples of the present invention will be described with reference to the drawings. However, the present invention is not limited to the examples.

図１は、実施例１のダイオードの構成を示した図である。実施例１の縦型ダイオードは、図１に示すように、基板１０と、基板１０上に位置するｎ層１１と、ｎ層１１上に位置するｐ層１２と、を有している。また、基板１０のｎ層１１形成側とは反対側の面には、ｎ電極１３が基板１０に接して位置し、ｐ層１２上の一部領域にはｐ電極１４が位置している。また、実施例１の縦型ダイオードは、保護膜１６、フィールドプレート電極１７によるフィールドプレート構造を有している。また、素子分離溝１５の側面１５ａ、底面１５ｂに露出したｎ層１１表面にはｐ型領域１８が形成されている。また、実施例１の縦型ダイオードは平面視において円形であり、その直径は２００μｍである。なお、平面視における形状は円形以外でもよく、矩形などであってもよい。矩形とする場合には、その角を丸めることが望ましい。耐圧性能を向上させることができる。   FIG. 1 is a diagram illustrating a configuration of a diode according to the first embodiment. As shown in FIG. 1, the vertical diode of Example 1 includes a substrate 10, an n layer 11 positioned on the substrate 10, and a p layer 12 positioned on the n layer 11. Further, the n electrode 13 is located in contact with the substrate 10 on the surface of the substrate 10 opposite to the n layer 11 formation side, and the p electrode 14 is located in a partial region on the p layer 12. Further, the vertical diode of Example 1 has a field plate structure including a protective film 16 and a field plate electrode 17. A p-type region 18 is formed on the surface of the n-layer 11 exposed at the side surface 15a and the bottom surface 15b of the element isolation trench 15. Further, the vertical diode of Example 1 is circular in plan view, and its diameter is 200 μm. The shape in plan view may be other than a circle, and may be a rectangle or the like. In the case of a rectangle, it is desirable to round the corner. Withstand voltage performance can be improved.

基板１０は、ｎ−ＧａＮからなる。ｎ−ＧａＮ以外にも、導電性を有し、III 族窒化物半導体の成長基板となる任意の材料の基板を用いることができる。たとえば、ＺｎＯ、Ｓｉなどを用いることも可能である。ただし、格子整合性の点から、本実施例のようにＧａＮ基板を用いることが望ましい。   The substrate 10 is made of n-GaN. In addition to n-GaN, a substrate of any material having conductivity and serving as a group III nitride semiconductor growth substrate can be used. For example, ZnO, Si or the like can be used. However, from the point of lattice matching, it is desirable to use a GaN substrate as in this embodiment.

ｎ層１１は、厚さ１０μｍ、キャリア濃度１．６×１０16／ｃｍ3 のｎ- −ＧａＮからなり、ｐ層１２は、厚さ６００ｎｍ、Ｍｇ濃度２×１０19／ｃｍ3 のｐ+ −ＧａＮからなる。ｎ層１１、ｐ層１２は不純物濃度の異なる複数の層であってもよい。また、ｎ層１１、ｐ層１２をIII 族窒化物半導体として、組成比の異なる複数の層で構成してもよい。ｎ層１１とｐ層１２との間に他の層を有していてもよく、たとえば、真性の導電性であるｉ層を有していてもよい。 The n layer 11 is made of n − -GaN having a thickness of 10 μm and a carrier concentration of 1.6 × 10 16 / cm 3 , and the p layer 12 is p + − having a thickness of 600 nm and an Mg concentration of 2 × 10 19 / cm 3. Made of GaN. The n layer 11 and the p layer 12 may be a plurality of layers having different impurity concentrations. Further, the n layer 11 and the p layer 12 may be composed of a plurality of layers having different composition ratios as group III nitride semiconductors. Another layer may be provided between the n layer 11 and the p layer 12, for example, an i layer that is intrinsically conductive may be provided.

ｎ層１１のｎ型不純物濃度は、ｐ層１２のｐ型不純物濃度の１／１０００以下であることが望ましい。ｎ層１１とｐ層１２のｐｎ接合界面１９から空乏層が十分に広がり、ｎ層１１およびｐ層１２の構造が耐圧性能に与える影響を低減することができる。そのため、実施例１の縦型縦型ダイオードの耐圧設計が容易となる。   The n-type impurity concentration of the n layer 11 is desirably 1/1000 or less of the p-type impurity concentration of the p layer 12. The depletion layer sufficiently extends from the pn junction interface 19 between the n layer 11 and the p layer 12, and the influence of the structure of the n layer 11 and the p layer 12 on the breakdown voltage performance can be reduced. Therefore, the withstand voltage design of the vertical type vertical diode of Example 1 is facilitated.

ｎ電極１３はＴｉ／Ａｌからなり、ｐ電極１４はＮｉ／Ａｕからなる。ここで「／」は積層であることを意味し、Ａ／ＢはＡ層を成膜した後Ｂ層を成膜することを意味する。以下、材料の説明において同様である。ｎ電極１３としては、ｎ型のIII 族窒化物半導体に対してオーミックコンタクトをとれる材料が好ましい。たとえば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、ＴｉＮ／Ａｌ、Ｐｄ／Ｔｉ／Ａｌなども用いることができる。また、ｐ電極１４も同様に、ｐ型のIII 族窒化物半導体に対してオーミックコンタクトをとれる材料が好ましく、たとえば、Ｐｄ／Ａｕ、Ｃｏ／Ａｕなども用いることができる。   The n electrode 13 is made of Ti / Al, and the p electrode 14 is made of Ni / Au. Here, “/” means stacking, and A / B means forming the B layer after forming the A layer. Hereinafter, the same applies to the description of the material. The n electrode 13 is preferably made of a material capable of making an ohmic contact with an n-type group III nitride semiconductor. For example, Ti / Al / Ni / Au, TiN / Al, Pd / Ti / Al, etc. can be used. Similarly, the p electrode 14 is preferably made of a material capable of making ohmic contact with the p-type group III nitride semiconductor. For example, Pd / Au, Co / Au, or the like can also be used.

素子の外周には、その外周に沿って素子分離溝１５が形成されている。素子分離溝１５は、ｐ層１２表面（ｐ電極１４形成側の面）からｎ層１１に達する深さに形成されている。そのため、素子分離溝１５側面１５ａには、ｐ層１２とｎ層１１とのｐｎ接合界面１９の端部１９ａが露出する。素子分離溝１５の側面１５ａは、素子分離溝１５の底面１５ｂに対して垂直であってもよいし、角度を成していてもよい。角度を成すようにすると、つまり側面１５ａを傾斜させると、側面１５ａでの電界強度が緩和され、耐圧を向上させることができる。素子分離溝１５側面１５ａが素子分離溝１５底面１５ｂに対して成す角度は、７０〜９０°とすることが望ましい。   An element isolation groove 15 is formed along the outer periphery of the element. The element isolation trench 15 is formed to a depth reaching the n layer 11 from the surface of the p layer 12 (the surface on the p electrode 14 formation side). Therefore, the end portion 19 a of the pn junction interface 19 between the p layer 12 and the n layer 11 is exposed on the side surface 15 a of the element isolation trench 15. The side surface 15a of the element isolation groove 15 may be perpendicular to the bottom surface 15b of the element isolation groove 15 or may form an angle. If the angle is formed, that is, if the side surface 15a is inclined, the electric field strength on the side surface 15a is relaxed, and the breakdown voltage can be improved. The angle formed by the element isolation groove 15 side surface 15a with respect to the element isolation groove 15 bottom surface 15b is desirably 70 to 90 °.

素子分離溝１５底部の角１５ｃ（素子分離溝１５側面１５ａと底面１５ｂとが交わる部分）は、丸められていることが望ましい。角１５ｃを丸めることにより、その角に電界が集中するのを緩和することができるため、耐圧を向上することができる。素子分離溝１５底部の角１５ｃを丸めるのは、素子分離溝１５を形成する際のドライエッチングの条件を制御することで可能となる。角１５ｃを丸める場合、その曲率半径は０．０１μｍ以上とすることが望ましい。また、同様に、素子分離溝１５上部の角１５ｄ（素子分離溝１５側面１５ａとｐ層１２表面とが交わる部分）も丸められていることが望ましい。   The corner 15c at the bottom of the element isolation groove 15 (a part where the side surface 15a of the element isolation groove 15 and the bottom surface 15b intersect) is preferably rounded. By rounding the corner 15c, it is possible to reduce the concentration of the electric field at the corner, so that the breakdown voltage can be improved. The corner 15c at the bottom of the element isolation groove 15 can be rounded by controlling the conditions of dry etching when the element isolation groove 15 is formed. When the corner 15c is rounded, the radius of curvature is preferably 0.01 μm or more. Similarly, it is desirable that the corner 15d at the upper part of the element isolation groove 15 (the portion where the side surface 15a of the element isolation groove 15 and the surface of the p layer 12 intersect) is rounded.

フィールドプレート構造を構成する保護膜１６は、素子分離溝１５底面１５ｂ、側面１５ａに連続して覆うように形成されている。保護膜１６は厚さ８００ｎｍのＳｉＯ2 からなる。さらにｐ層１２表面（ｐ電極１４側の面）であって、素子分離溝１５側面１５ａ近傍の領域にも保護膜１６が形成されている。保護膜１６は、必ずしもｐ層１２表面に形成されている必要はなく、素子分離溝１５底面１５ｂおよび側面１５ａに連続して形成されていればよい。 The protective film 16 constituting the field plate structure is formed so as to continuously cover the bottom surface 15b and the side surface 15a of the element isolation groove 15. The protective film 16 is made of SiO 2 having a thickness of 800 nm. Further, the protective film 16 is also formed on the surface of the p layer 12 (the surface on the p electrode 14 side) and in the vicinity of the side surface 15a of the element isolation groove 15. The protective film 16 does not necessarily have to be formed on the surface of the p layer 12, and may be formed continuously on the bottom surface 15b and the side surface 15a of the element isolation groove 15.

保護膜１６は、上記のように単層のＳｉＯ2 に限るものではない。単層の複数の層で構成されていてもよいし、単層であってもよい。単層とする場合、たとえば、ＳｉＮx 、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 、ＡｌＮ、ＨｆＯＮ、ＺｒＯＮなどを用いることができる。また、複数の層とする場合、たとえば、Ａｌ2 Ｏ3 ／ＳｉＯ2 、ＳｉＯ2 ／ＺｒＯ2 、ＳｉＯ2 ／ＺｒＯＮ、ＳｉＯ2 ／Ａｌ2 Ｏ3 、ＳｉＯ2 ／ＨｆＯ2 、ＳｉＮ／ＳｉＯ2 、Ａｌ2 Ｏ3 ／ＺｒＯ2 、ＳｉＮ／ＳｉＯ2 ／ＺｒＯ2 、ＳｉＯ2 ／Ａｌ2 Ｏ3 ／ＨｆＯ2 、などを用いることができる。保護膜１６としてＨｆＯ2 などの誘電率の高い材料を用いれば、保護膜１６の厚さを薄くすることができ、その結果として素子分離溝１５の深さを浅くすることができるので、素子分離溝１５の形成に係る時間を短縮することができ、また素子分離溝１５を形成する難易度も低減することができる。 The protective film 16 is not limited to a single layer of SiO 2 as described above. It may be composed of a single layer or a single layer. In the case of a single layer, for example, SiN x , Al 2 O 3 , HfO 2 , ZrO 2 , AlN, HfON, ZrON, etc. can be used. In the case of a plurality of layers, for example, Al 2 O 3 / SiO 2 , SiO 2 / ZrO 2 , SiO 2 / ZrON, SiO 2 / Al 2 O 3 , SiO 2 / HfO 2 , SiN / SiO 2 , Al 2 O 3 / ZrO 2 , SiN / SiO 2 / ZrO 2 , SiO 2 / Al 2 O 3 / HfO 2 , etc. can be used. If a material having a high dielectric constant such as HfO 2 is used as the protective film 16, the thickness of the protective film 16 can be reduced, and as a result, the depth of the element isolation trench 15 can be reduced. The time required for forming the groove 15 can be shortened, and the difficulty of forming the element isolation groove 15 can also be reduced.

また、保護膜１６は、側面１５ａ部分の厚さ（側面１５ａ部分において側面１５ａに対して垂直な方向の厚さ）と底面１５ｂ部分の厚さ（底面１５ｂ部分において底面１５ｂに対して垂直な方向の厚さ）とが異なっていてもよい。特に、保護膜１６の側面１５ａ部分を薄く、底面１５ｂ部分を厚くするとよい。側面１５ａ部分の厚さは、薄ければ薄いほど耐圧を向上させることができる。また、底面１５ｂ部分の厚さは、底面１５ｂ上に保護膜１６を介して位置するフィールドプレート電極１７端部１７ａでの電界集中を緩和するため、厚い方がよい。よって、側面１５ａ部分の厚さが底面１５ｂ部分の厚さよりも薄くなるよう保護膜１６を構成することが望ましい。また、保護膜１６を複数の層で構成することで、保護膜１６全体としての誘電率の調整をすることができ、所望の耐圧特性が得られるよう設計することが容易となる。   Further, the protective film 16 has a thickness of the side surface 15a portion (thickness in a direction perpendicular to the side surface 15a in the side surface 15a portion) and a thickness of the bottom surface 15b portion (a direction perpendicular to the bottom surface 15b in the bottom surface 15b portion). ) May be different. In particular, the side surface 15a portion of the protective film 16 may be thin and the bottom surface 15b portion may be thick. The thinner the side surface 15a, the higher the pressure resistance. Further, the thickness of the bottom surface 15b portion is preferably thick in order to alleviate electric field concentration at the end portion 17a of the field plate electrode 17 located on the bottom surface 15b via the protective film 16. Therefore, it is desirable to configure the protective film 16 so that the thickness of the side surface 15a portion is thinner than the thickness of the bottom surface 15b portion. Further, by forming the protective film 16 with a plurality of layers, it is possible to adjust the dielectric constant of the protective film 16 as a whole, and it becomes easy to design so as to obtain a desired withstand voltage characteristic.

同じくフィールドプレート構造を構成するフィールドプレート電極１７は、保護膜１６を介して、素子分離溝１５底面１５ｂ、側面１５ａ、ｐ層１２表面に連続して覆うように形成されている。さらには保護膜１６の形成されていないｐ層１２表面、およびｐ電極１４上にも連続して形成されていて、フィールドプレート電極１７とｐ電極１４は接合している。フィールドプレート電極１７の端部１７ａは、素子分離溝１５底面１５ｂ上に保護膜１６を介して位置している。   Similarly, the field plate electrode 17 constituting the field plate structure is formed so as to continuously cover the bottom surface 15 b of the element isolation groove 15, the side surface 15 a, and the surface of the p layer 12 through the protective film 16. Further, it is continuously formed on the surface of the p layer 12 where the protective film 16 is not formed and on the p electrode 14, and the field plate electrode 17 and the p electrode 14 are joined. The end 17a of the field plate electrode 17 is located on the bottom surface 15b of the element isolation groove 15 with the protective film 16 interposed therebetween.

保護膜１６とフィールドプレート電極１７によってフィールドプレート構造が構成されていることにより、ｎ電極１４、ｐ電極１５に逆電圧が印加された場合、ｐ電極１５に接続されたフィールドプレート電極１７にも逆電圧が印加され、素子分離溝１５側面１５ａや底面１５ｂ近傍のｎ層１１に空乏層が広がる。そのため、フィールドプレート構造によると耐圧を向上させることができる。   By forming a field plate structure with the protective film 16 and the field plate electrode 17, when a reverse voltage is applied to the n electrode 14 and the p electrode 15, the field plate electrode 17 connected to the p electrode 15 is also reversed. A voltage is applied, and a depletion layer spreads in the n layer 11 near the side surface 15a and the bottom surface 15b of the element isolation groove 15. Therefore, the breakdown voltage can be improved according to the field plate structure.

フィールドプレート電極１７は、Ａｌからなり、厚さは１００ｎｍである。フィールドプレート電極１７は保護膜１６との密着性がよく、かつ導電性を有した材料であればよく、Ａｌ以外にもＮｉ、Ａｕ、ＴｉＮ、ポリシリコンなどを用いることができる。なお、フィールドプレート電極１７は、保護膜１６およびｐ電極１４の形成されずにｐ層１２表面が露出した領域に、そのｐ層１２表面に接してフィールドプレート電極１７が位置しているが、保護膜１６あるいはｐ電極１４によって覆うことでｐ層１２表面が露出した領域を形成しないようにし、フィールドプレート電極１７とｐ層１２表面とが直接接しないようにしてもよい。また、フィールドプレート電極１７は、その形成領域によって厚さが異なっていてもよい。たとえば、側面１５ａ部分の厚さと底面１５ｂ部分の厚さとが異なっていてもよい。   The field plate electrode 17 is made of Al and has a thickness of 100 nm. The field plate electrode 17 may be any material having good adhesion to the protective film 16 and having conductivity, and Ni, Au, TiN, polysilicon or the like can be used in addition to Al. The field plate electrode 17 is located in a region where the surface of the p layer 12 is exposed without the formation of the protective film 16 and the p electrode 14, and the field plate electrode 17 is located in contact with the surface of the p layer 12. A region where the surface of the p layer 12 is exposed by covering with the film 16 or the p electrode 14 may not be formed, and the field plate electrode 17 and the surface of the p layer 12 may not be in direct contact with each other. The field plate electrode 17 may have a different thickness depending on the formation region. For example, the thickness of the side surface 15a portion and the thickness of the bottom surface 15b portion may be different.

素子分離溝１５の側面１５ａおよび底面１５ｂに露出するｎ層１１表面（側面１５ａの一部と底面１５ｂの全面）近傍には、ｐ型領域１８が形成されている。このｐ型領域１８は、ｎ層１１表面にＦ（フッ素）がドープされて形成されたものである。ＦはIII 族窒化物半導体に対してアクセプタとして作用する。そのため、ｎ層１１表面においてＦによってキャリアである電子が相殺されるが、Ｆ濃度がその相殺される濃度を越えているため、ｎ層１１表面がｐ型化してｐ型領域１８を形成している。素子分離溝１５の側面１５ａにこのようなｐ型領域１８が形成されていることにより、ｐｎ接合界面１９の端部１９ａにおいて空乏層が広がるため、実施例１のダイオードは高い耐圧を有している。   A p-type region 18 is formed in the vicinity of the surface of the n layer 11 exposed on the side surface 15a and the bottom surface 15b of the element isolation trench 15 (a part of the side surface 15a and the entire surface of the bottom surface 15b). The p-type region 18 is formed by doping the surface of the n layer 11 with F (fluorine). F acts as an acceptor for the group III nitride semiconductor. Therefore, electrons serving as carriers are offset by F on the surface of the n layer 11, but the F concentration exceeds the offset concentration, so that the surface of the n layer 11 becomes p-type to form a p-type region 18. Yes. Since such a p-type region 18 is formed on the side surface 15a of the element isolation trench 15, a depletion layer spreads at the end 19a of the pn junction interface 19, so that the diode of Example 1 has a high breakdown voltage. Yes.

ｐ型領域１８の厚さは、５０ｎｍ以上であることが望ましい。厚さが５０ｎｍ以上であれば、ｐ型領域１８を設けることによる耐圧向上効果が一層顕著となるためである。また、ｐ型領域１８の厚さの上限は、ダイオードに電圧を印加しない状態でｐ型領域１８全体が空乏層となる厚さとするのがよい。この厚さを越えると、ｐｎ接合が崩れて順方向特性に影響が生じるとともに、素子分離溝１５による素子分離の効果も減少してしまうためである。   The thickness of the p-type region 18 is desirably 50 nm or more. This is because if the thickness is 50 nm or more, the breakdown voltage improvement effect by providing the p-type region 18 becomes more remarkable. Further, the upper limit of the thickness of the p-type region 18 is preferably set to a thickness at which the entire p-type region 18 becomes a depletion layer without applying a voltage to the diode. If this thickness is exceeded, the pn junction is broken and the forward characteristics are affected, and the element isolation effect by the element isolation trench 15 is also reduced.

ｐ型領域１８のＦ濃度は、Ｆがドープされていないｎ層１１のキャリア濃度の２倍以上の濃度とすることが望ましい。より高い耐圧向上効果が得られるためである。   The F concentration of the p-type region 18 is preferably set to a concentration that is twice or more the carrier concentration of the n layer 11 that is not doped with F. This is because a higher breakdown voltage improvement effect can be obtained.

素子分離溝１５およびｐ型領域１８は、以下のように２段階のドライエッチングにより形成する。   The element isolation trench 15 and the p-type region 18 are formed by two-stage dry etching as follows.

まず、素子外周を、Ｃｌ2 ガスを用いてｐ層１２表面からｎ層１１に達する深さまでドライエッチングして、素子分離溝１５を形成する（図２（ａ）参照）。素子分離溝１５側面１５ａには、ｐｎ接合界面１９の端部１９ａが露出し、素子分離溝１５の底面１５ｂの全面、および側面１５ａの一部にｎ層１１が露出する。 First, the outer periphery of the element is dry-etched using Cl 2 gas to a depth reaching the n layer 11 from the surface of the p layer 12 to form an element isolation groove 15 (see FIG. 2A). The end portion 19a of the pn junction interface 19 is exposed on the side surface 15a of the element isolation groove 15, and the n layer 11 is exposed on the entire bottom surface 15b of the element isolation groove 15 and part of the side surface 15a.

この第１段階のドライエッチングは、次の第２段階のドライエッチングよりも高いエッチングレートであればよく、エッチングガスにはＣｌ2 以外にも、ＢＣｌ3 、ＳｉＣｌ4 などの塩素系ガスを用いることができる。複数種の塩素系ガスを混合して用いてもよいし、塩素系ガスと塩素系以外のガスとを混合して用いてもよい。 The first stage dry etching may be performed at a higher etching rate than the next second stage dry etching, and a chlorine-based gas such as BCl 3 or SiCl 4 is used in addition to Cl 2 as an etching gas. Can do. A plurality of types of chlorine-based gases may be mixed and used, or a chlorine-based gas and a gas other than chlorine-based gases may be mixed and used.

次に、素子分離溝１５の側面１５ａおよび底面１５ｂを、ＣＦ4 ガスを用いてドライエッチングする。このとき、素子分離溝１５の側面１５ａおよび底面１５ｂがドライエッチングされるとともに、素子分離溝１５の側面１５ａおよび底面１５ｂにＦがドープされる。このＦドープ量は、素子分離溝１５の側面１５ａおよび底面１５ｂに露出するｎ層１１表面近傍がｐ型化するドープ量とする。これにより、素子分離溝１５の側面１５ａおよび底面１５ｂに露出するｎ層１１表面にｐ型領域１８を形成する（図２（ｂ）参照）。なお、素子分離溝１５の側面１５ａのうち、ｐ層１２が露出した領域にもＦがドープされるが、素子の特性には影響しない。 Next, the side surface 15a and the bottom surface 15b of the element isolation trench 15 are dry-etched using CF 4 gas. At this time, the side surface 15a and the bottom surface 15b of the element isolation groove 15 are dry-etched, and the side surface 15a and the bottom surface 15b of the element isolation groove 15 are doped with F. The F doping amount is a doping amount that makes the vicinity of the surface of the n layer 11 exposed to the side surface 15a and the bottom surface 15b of the element isolation trench 15 p-type. Thereby, the p-type region 18 is formed on the surface of the n layer 11 exposed at the side surface 15a and the bottom surface 15b of the element isolation trench 15 (see FIG. 2B). In addition, although F is doped also in the area | region where the p layer 12 was exposed among the side surfaces 15a of the element isolation groove 15, it does not affect the characteristic of an element.

エッチングガスにはＣＦ4 以外にも、ＣＨＦ3 、Ｃ2 Ｆ6 、Ｃ3 Ｆ8 、ＣＯＦ2 、Ｃ4 Ｆ8 などの炭化フッ素系ガスを用いることができる。 In addition to CF 4 , fluorine gas such as CHF 3 , C 2 F 6 , C 3 F 8 , COF 2 , C 4 F 8 can be used as the etching gas.

ｐ型領域１８の厚さやＦドープ量は、たとえばエッチング時間やＲＦパワー、基板温度、用いる炭化フッ素系ガスの種類などによって制御することができる。また、炭化フッ素系ガスに他の種のガスを混合し、その混合割合によって制御することもできる。   The thickness of the p-type region 18 and the F doping amount can be controlled by, for example, the etching time, RF power, substrate temperature, the type of fluorine-containing gas used, and the like. Further, other kinds of gases can be mixed with the fluorine-containing gas and controlled by the mixing ratio.

第１、２段階におけるドライエッチングでのマスク材としては、ＳｉＯ2 、フォトレジストなどを用いることができる。 As a mask material in the dry etching in the first and second stages, SiO 2 , photoresist, or the like can be used.

第１段階と第２段階のドライエッチングは、ＩＣＰ型、ＥＣＲ型、平行平板型、マグネトロン型など任意の方式の反応性イオンエッチングを用いることができる。第１段階と第２段階とで異なる方式のドライエッチングを用いてもよいし、同じ方式のドライエッチングを用いてもよい。   The dry etching in the first stage and the second stage can use any type of reactive ion etching such as ICP type, ECR type, parallel plate type, and magnetron type. Different types of dry etching may be used in the first stage and the second stage, or the same type of dry etching may be used.

このように、素子分離溝１５およびｐ型領域１８を２段階のドライエッチングにより形成し、Ｃｌ2 ガスを用いた第１段階のドライエッチングは、ＣＦ4 ガスを用いた第２段階のドライエッチングよりも十分に高いエッチングレートとしているため、次のような利点がある。 In this way, the element isolation trench 15 and the p-type region 18 are formed by two-stage dry etching, and the first-stage dry etching using Cl 2 gas is more than the second-stage dry etching using CF 4 gas. Has a sufficiently high etching rate, and has the following advantages.

第１に、ＣＦ4 ガスを用いたドライエッチングのみにより素子分離溝１５とｐ型領域１８を形成する場合に比べて、短時間で形成することができ、生産性を向上させることができる。 First, compared to the case where the element isolation trench 15 and the p-type region 18 are formed only by dry etching using CF 4 gas, it can be formed in a shorter time and productivity can be improved.

第２に、素子分離溝１５の深さや形状等の制御と、ｐ型領域１８の厚さやＦ濃度の制御の両方をそれぞれ容易に制御することができる。素子分離溝１５の深さや形状などは、第１段階のドライエッチングでほぼ決まり、第２段階のドライエッチングはあまり影響しない。また、ｐ型領域１８の厚さやＦ濃度は、第２段階のドライエッチングで決まり、第１段階のドライエッチングは影響しない。したがって、素子分離溝１５の深さや形状等の制御は、第１段階のドライエッチングの条件でほぼ制御することができ、ｐ型領域１８の厚さやＦ濃度の制御は、第２段階のドライエッチングの条件で制御することができ、それぞれほぼ独立して制御することができる。   Second, it is possible to easily control both the depth and shape of the element isolation trench 15 and the thickness and F concentration of the p-type region 18. The depth, shape, and the like of the element isolation trench 15 are substantially determined by the first stage dry etching, and the second stage dry etching has little influence. Further, the thickness and F concentration of the p-type region 18 are determined by the second stage dry etching, and the first stage dry etching has no influence. Therefore, the control of the depth, shape, etc. of the element isolation trench 15 can be substantially controlled by the conditions of the first stage dry etching, and the control of the thickness and F concentration of the p-type region 18 is performed by the second stage dry etching. And can be controlled almost independently.

以上、実施例１のダイオードでは、素子分離溝１５の側面１５ａおよび底面１５ｂに露出するｎ層１１表面にｐ型領域１８を形成することで、素子分離溝１５側面１５ａに露出するｐｎ接合界面１９の端部１９ａにおいて空乏層が広がりやすくなり、耐圧を向上させることができる。また、電流リークパスとなりやすいダイオードの外周側面（素子分離溝１５の側面１５ａ）がｐ型化されるため、リーク電流を低減することができる。また、素子分離溝１５の表面にのみｐ型領域１８が形成されるため、ダイオードの順方向抵抗を上げることなく高耐圧化が可能である。   As described above, in the diode of the first embodiment, the p-type region 18 is formed on the surface of the n layer 11 exposed on the side surface 15a and the bottom surface 15b of the element isolation groove 15 to thereby form the pn junction interface 19 exposed on the side surface 15a of the element isolation groove 15. The depletion layer easily spreads at the end 19a, and the breakdown voltage can be improved. In addition, since the outer peripheral side surface of the diode (side surface 15a of the element isolation groove 15) that tends to be a current leakage path is made p-type, the leakage current can be reduced. Further, since the p-type region 18 is formed only on the surface of the element isolation trench 15, a high breakdown voltage can be achieved without increasing the forward resistance of the diode.

実施例１のダイオードの耐圧について、ｐ型領域１８の厚さ依存性をシミュレーションした結果を図３に示す。図３において、横軸はｐ型領域１８の厚さ、縦軸はダイオードの耐圧を示している。また、ｐ型領域１８のキャリア濃度は１×１０16／ｃｍ3 とした。図３のように、ｐ型領域１８が厚いほど、ダイオードの耐圧が向上することがわかる。また、ｐ型領域１８を形成しない場合の耐圧はおよそ８７０Ｖであるが、ｐ型領域１８の厚さが５０ｎｍ以上で耐圧が８７０Ｖ以上となることがわかる。よって、ｐ型領域１８の厚さを５０ｎｍ以上とすれば、耐圧向上の効果が得られることがわかる。 FIG. 3 shows the result of simulating the thickness dependence of the p-type region 18 with respect to the breakdown voltage of the diode of the first embodiment. In FIG. 3, the horizontal axis represents the thickness of the p-type region 18, and the vertical axis represents the breakdown voltage of the diode. The carrier concentration of the p-type region 18 was 1 × 10 16 / cm 3 . As shown in FIG. 3, it can be seen that the thicker the p-type region 18 is, the higher the breakdown voltage of the diode is. Further, the breakdown voltage when the p-type region 18 is not formed is about 870 V, but it can be seen that the breakdown voltage becomes 870 V or more when the thickness of the p-type region 18 is 50 nm or more. Therefore, it can be seen that if the thickness of the p-type region 18 is 50 nm or more, the effect of improving the breakdown voltage can be obtained.

実施例１のダイオードの耐圧について、ｐ型領域１８のキャリア濃度依存性をシミュレーションした結果を図４に示す。ｐ型領域１８の厚さは３００ｎｍとした。比較のため、Ｆのドープ量をｐ型化しない程度とした場合についても考察した。図４のように、Ｆのドープ量がｐ型化しない程度である場合、キャリアの相殺によって高抵抗化されるものの、Ｆをドープしない場合とさほど耐圧は変わらない。一方、ｐ型化させてｐ型領域１８を形成した場合には、Ｆをドープしない場合に比べて高い耐圧が得られることがわかる。特に、ｐ型領域１８のキャリア濃度（Ｆ濃度）が高いほど高耐圧となる傾向にあることもわかる。   FIG. 4 shows the result of simulating the carrier concentration dependence of the p-type region 18 with respect to the breakdown voltage of the diode of Example 1. The thickness of the p-type region 18 was 300 nm. For comparison, the case where the doping amount of F is set not to be p-type was also considered. As shown in FIG. 4, when the doping amount of F is not p-type, the resistance is increased by canceling carriers, but the breakdown voltage is not so different from that when F is not doped. On the other hand, when the p-type region 18 is formed by p-type formation, it can be seen that a higher breakdown voltage can be obtained than when F is not doped. In particular, it can be seen that the higher the carrier concentration (F concentration) of the p-type region 18, the higher the breakdown voltage.

なお、実施例１は縦型ダイオードであるが、本発明は縦型のｐｎ接合を有し、素子分離溝の側面にｐｎ接合界面が露出した任意の構造の半導体装置に適用可能である。たとえば、ｐｎダイオード、ＰＩＮダイオード、ＦＥＴ、バイポーラトランジスタ、ＩＧＢＴなどにも本発明は適用可能である。   Although the first embodiment is a vertical diode, the present invention is applicable to a semiconductor device having a vertical pn junction and having an arbitrary structure in which the pn junction interface is exposed on the side surface of the element isolation trench. For example, the present invention can be applied to pn diodes, PIN diodes, FETs, bipolar transistors, IGBTs, and the like.

本発明は、縦型構造でｐｎ接合を有した任意のIII 族窒化物半導体からなる半導体装置に適用することができ、高周波デバイスやパワーデバイスなどに利用することができる。   The present invention can be applied to a semiconductor device made of an arbitrary group III nitride semiconductor having a vertical structure and a pn junction, and can be used for a high-frequency device, a power device, and the like.

１０：基板
１１：ｎ層
１２：ｐ層
１３：ｎ電極
１４：ｐ電極
１５：素子分離溝
１６：保護膜
１７：フィールドプレート電極
１８：ｐ型領域
１９：ｐｎ接合界面 10: Substrate 11: n layer 12: p layer 13: n electrode 14: p electrode 15: element isolation groove 16: protective film 17: field plate electrode 18: p-type region 19: pn junction interface

Claims (10)

ｐｎ接合構造を有するIII 族窒化物半導体からなる半導体層をドライエッチングして素子分離溝を形成し、その素子分離溝の側面にｐｎ接合界面が露出する縦型半導体装置の製造方法において、
前記素子分離溝の形成工程は、
ドライエッチングにより前記素子分離溝を形成する第１工程と、
前記第１工程後に、炭化フッ素系ガスを用いて前記素子分離溝側面および底面をドライエッチングし、これにより前記素子分離溝側面および底面にフッ素をドープして、前記素子分離溝側面および底面に露出する前記半導体層のｎ層表面にｐ型領域を形成する第２工程と、
を有し、
前記第１工程におけるドライエッチングは、前記第２工程におけるドライエッチングよりもエッチングレートが高い、
ことを特徴とする縦型半導体装置の製造方法。 In a method for manufacturing a vertical semiconductor device, a semiconductor layer made of a group III nitride semiconductor having a pn junction structure is dry-etched to form an element isolation groove, and a pn junction interface is exposed on a side surface of the element isolation groove.
The step of forming the element isolation trench includes:
A first step of forming the element isolation groove by dry etching;
After the first step, the element isolation groove side surface and bottom surface are dry-etched using a fluorine-containing gas, thereby doping the element isolation groove side surface and bottom surface with fluorine to expose the element isolation groove side surface and bottom surface. A second step of forming a p-type region on the n-layer surface of the semiconductor layer;
Have
The dry etching in the first step has a higher etching rate than the dry etching in the second step.
A method for manufacturing a vertical semiconductor device. 前記第２工程において、前記ｐ型領域のフッ素濃度を、前記半導体層のｎ層のキャリア濃度の２倍以上とすることを特徴とする請求項１に記載の縦型半導体装置の製造方法。   2. The method for manufacturing a vertical semiconductor device according to claim 1, wherein in the second step, the fluorine concentration in the p-type region is set to be twice or more the carrier concentration in the n layer of the semiconductor layer. 前記第２工程において、前記ｐ型領域の厚さを５０ｎｍ以上とすることを特徴とする請求項１または請求項２に記載の縦型半導体装置の製造方法。   3. The method for manufacturing a vertical semiconductor device according to claim 1, wherein in the second step, the thickness of the p-type region is 50 nm or more. 前記第２工程において、前記ｐ型領域の厚さは、前記縦型半導体装置に電圧を印加しない状態で前記ｐ型領域全体が空乏層となる厚さである、ことを特徴とする請求項１ないし請求項３のいずれか１項に記載の縦型半導体装置の製造方法。   2. The thickness of the p-type region in the second step is such that the entire p-type region becomes a depletion layer when no voltage is applied to the vertical semiconductor device. The method for manufacturing a vertical semiconductor device according to claim 3. 前記炭化フッ素系ガスは、ＣＦ4 、ＣＨＦ3 、Ｃ2 Ｆ6 、Ｃ3 Ｆ8 、ＣＯＦ2 またはＣ4 Ｆ8 であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の縦型半導体装置の製造方法。 The fluorocarbon-based gas, the CF 4, CHF 3, C 2 F 6, C 3 F 8, any one of claims 1 to 4, characterized in that a COF 2 or C 4 F 8 The manufacturing method of the vertical semiconductor device of description. 前記第１工程におけるドライエッチングは、エッチングガスとして塩素系ガスを用いる、ことを特徴とする請求項１ないし請求項５のいずれか１項に記載の縦型半導体装置の製造方法。   6. The method for manufacturing a vertical semiconductor device according to claim 1, wherein the dry etching in the first step uses a chlorine-based gas as an etching gas. ｐｎ接合構造を有するIII 族窒化物半導体からなる半導体層と、素子外周に位置する素子分離溝とを有し、前記素子分離溝の側面にｐｎ接合界面が露出した縦型半導体装置において、
前記素子分離溝の側面および底面に露出するｎ層表面には、フッ素のドープによりｐ型化したｐ型領域が形成されている、
ことを特徴とする縦型半導体装置。 In a vertical semiconductor device having a semiconductor layer made of a group III nitride semiconductor having a pn junction structure and an element isolation groove located on the outer periphery of the element, and having a pn junction interface exposed on a side surface of the element isolation groove,
A p-type region p-typed by doping with fluorine is formed on the surface of the n layer exposed on the side and bottom surfaces of the element isolation trench.
A vertical semiconductor device. ｐ型領域のフッ素濃度は、前記半導体層のｎ層のキャリア濃度の２倍以上であることを特徴とする請求項７に記載の縦型半導体装置   8. The vertical semiconductor device according to claim 7, wherein the fluorine concentration in the p-type region is at least twice the carrier concentration in the n layer of the semiconductor layer. 前記ｐ型領域の厚さは、５０ｎｍ以上であることを特徴とする請求項７または請求項８に記載の縦型半導体装置。   9. The vertical semiconductor device according to claim 7, wherein the thickness of the p-type region is 50 nm or more. 前記ｐ型領域の厚さは、前記縦型半導体装置に電圧を印加しない状態で前記ｐ型領域全体が空乏層となる厚さである、ことを特徴とする請求項７ないし請求項９のいずれか１項に記載の縦型半導体装置。   The thickness of the p-type region is a thickness at which the entire p-type region becomes a depletion layer in a state where no voltage is applied to the vertical semiconductor device. 2. A vertical semiconductor device according to claim 1.
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