JP5874249B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
半導体装置は、半導体基板上にマトリックス状に配置されたチップ領域に形成される。半導体回路形成後にチップ領域を切断するときは、チップ領域の間のスクライブライン領域で半導体基板をダイシングする。 The semiconductor device is formed in chip regions arranged in a matrix on a semiconductor substrate. When the chip region is cut after the semiconductor circuit is formed, the semiconductor substrate is diced in a scribe line region between the chip regions.
半導体基板をダイシングするときには、チップ領域の外周部分にクラックや欠けが発生することがある。半導体装置のチップの周辺部にクラックや欠けが生じると、外部から水分が浸入し易くなる。このために、半導体装置では、チップ領域の外周部分に、ガードリング（耐湿リング）を設けて、水分の浸入を防止している。 When dicing the semiconductor substrate, cracks or chips may occur in the outer peripheral portion of the chip region. When cracks or chips are generated in the peripheral portion of the chip of the semiconductor device, moisture easily enters from the outside. For this reason, in the semiconductor device, a guard ring (moisture-resistant ring) is provided on the outer peripheral portion of the chip region to prevent moisture from entering.
ガードリングは、上下のリング状の金属層をプラグで接続させた構成を有する。このようなガードリングは、半導体装置の多層配線構造と同時に形成される。すなわち、回路の金属配線を形成するときに、同時にリング状の金属層がチップ領域の外周部分に形成される。そして、回路の配線を接続する導電性のプラグを形成するときに、上下のリング状の金属層を接続するプラグが同時に形成される。 The guard ring has a configuration in which upper and lower ring-shaped metal layers are connected by plugs. Such a guard ring is formed simultaneously with the multilayer wiring structure of the semiconductor device. That is, when forming the metal wiring of the circuit, a ring-shaped metal layer is simultaneously formed on the outer peripheral portion of the chip region. When forming conductive plugs for connecting circuit wiring, plugs for connecting upper and lower ring-shaped metal layers are formed at the same time.
ところが、層間絶縁膜が低誘電率膜の場合には、ガードリングを形成しても、素子領域へのクラックの伝播を十分に防止できないことがあった。そこで、従来の半導体装置では、半導体基板上のチップ領域に、基板の表面に対して垂直方向に延びる中空溝を形成することが知られている。中空溝を形成するときは、最初に層間絶縁膜にリング状の溝を素子形成領域を覆うように形成する。リング状の溝には、配線材料を埋め込む。最上層の配線層を形成したら、最上層の上にフォトレジスト膜からなるマスクを形成する。マスクは、素子形成領域を覆い、素子形成領域の外側のリング状の溝に埋め込んだ配線材料を露出させる形状にする。この後、マスクを用いてリング状の溝に埋め込まれた配線材料をエッチングして除去する。これによって、リング状の中空溝が形成される。 However, when the interlayer insulating film is a low dielectric constant film, even if the guard ring is formed, the propagation of cracks to the element region may not be sufficiently prevented. Therefore, in a conventional semiconductor device, it is known to form a hollow groove extending in a direction perpendicular to the surface of the substrate in a chip region on the semiconductor substrate. When forming the hollow groove, first, a ring-shaped groove is formed in the interlayer insulating film so as to cover the element formation region. A wiring material is embedded in the ring-shaped groove. After the uppermost wiring layer is formed, a mask made of a photoresist film is formed on the uppermost layer. The mask has a shape that covers the element formation region and exposes the wiring material embedded in the ring-shaped groove outside the element formation region. Thereafter, the wiring material embedded in the ring-shaped groove is removed by etching using a mask. Thereby, a ring-shaped hollow groove is formed.
ここで、配線材料が銅の場合には、塩酸と過酸化水素水の混合液を使用して配線材料をエッチングする。バリアメタルにタンタルが用いられていた場合には、ＣＦ４ガスを使用したＣＤＥ（Chemical Dry Etching）、又はフッ化水素溶液を使用したウエットエッチングをする。リング状の溝には、配線層の数だけ、バリアメタルと配線材料が交互に配置されるので、エッチング工程では、塩酸と過酸化水素水の混合液によるエッチングと、ＣＤＥとを交互に行う。また、ＲＩＥ（Reactive Ion Etching）法によって配線材料とバリアメタルを同時にエッチングすることもある。 Here, when the wiring material is copper, the wiring material is etched using a mixed solution of hydrochloric acid and hydrogen peroxide solution. When tantalum is used for the barrier metal, CDE (Chemical Dry Etching) using CF 4 gas or wet etching using a hydrogen fluoride solution is performed. Since the barrier metal and the wiring material are alternately arranged in the ring-shaped groove by the number of the wiring layers, the etching with the mixed solution of hydrochloric acid and hydrogen peroxide and CDE are alternately performed in the etching process. Also, the wiring material and the barrier metal may be etched simultaneously by RIE (Reactive Ion Etching).
しかしながら、従来の半導体装置では、リング状の溝から配線材料を除去するために、フォトレジスト膜を形成する工程と、フォトレジスト膜をパターニングしてマスクを形成する工程と、リング状の溝内の配線材料をエッチングによって除去する工程とを追加する必要があった。さらに、配線材料をエッチングによって除去する工程では、配線材料を除
去する工程と、バリアメタルを除去する工程とを交互に実施しなければならないことがあった。
However, in the conventional semiconductor device, in order to remove the wiring material from the ring-shaped groove, a step of forming a photoresist film, a step of patterning the photoresist film to form a mask, It was necessary to add a process of removing the wiring material by etching. Furthermore, in the process of removing the wiring material by etching, the process of removing the wiring material and the process of removing the barrier metal have to be performed alternately.
また、ＲＩＥ法によって配線材料とバリアメタルを同時にエッチングする場合には、エッチング時間が長くなるので、生産性が低下する。さらに、レジスト膜に加えてハードマスクを形成するなどの追加工程が必要になる。
この発明は、このような事情に鑑みてなされたものであり、半導体装置の素子形成領域へのクラックなどの伝播を確実に防止することを目的とする。
Further, when the wiring material and the barrier metal are simultaneously etched by the RIE method, the etching time becomes long, so that the productivity is lowered. Furthermore, an additional process such as forming a hard mask in addition to the resist film is required.
The present invention has been made in view of such circumstances, and an object thereof is to reliably prevent propagation of cracks and the like to an element formation region of a semiconductor device.
実施形態の一観点によれば、半導体基板と、前記半導体基板上の素子領域に形成された半導体素子と、前記半導体基板の前記素子領域の周辺領域に形成された第１の導電部と、前記半導体基板の上方に形成された絶縁膜と、前記絶縁膜に埋め込まれ、前記素子領域を囲むガードリングと、前記ガードリングを囲み、前記絶縁膜を表面から第１の導電部に至るまで貫通するスリットと、前記絶縁膜上に配置され、前記スリットの開口の少なくとも一部を覆う第２の導電部と、を含むことを特徴とする半導体装置が提供される。
According to one aspect of the embodiment, a semiconductor substrate, a semiconductor element formed in an element region on the semiconductor substrate, a first conductive portion formed in a peripheral region of the element region of the semiconductor substrate, An insulating film formed above the semiconductor substrate, a guard ring embedded in the insulating film and surrounding the element region, and surrounding the guard ring, penetrating the insulating film from the surface to the first conductive portion. There is provided a semiconductor device comprising: a slit; and a second conductive portion disposed on the insulating film and covering at least a part of the opening of the slit.
また、実施形態の別の観点によれば、半導体基板上の素子領域に半導体素子を形成する工程と、前記半導体基板上に第１の導電部を形成する工程と、前記半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜中にガードリングを形成し、前記ガードリングで前記素子領域を囲む工程と、前記絶縁膜中に、前記第１の導電部に接続するタングステンを含む材料から成る導電性リングを形成し、前記導電性リングで前記カードリングを囲む工程と、前記導電性リングの形成後、前記絶縁膜上にアルミニウムを含む材料から成る導電膜を形成し、前記導電膜をエッチングによりパターニングすることで前記導電性リングに接続される第２の導電部を前記導電性リングの上に形成する工程と、前記第１の導電層と前記第２の導電層の間の前記導電性リングを構成する導電性材料をアミン系薬液によって溶出させ、前記導電性リングが埋め込まれていた前記絶縁膜にスリットを形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。 According to another aspect of the embodiment, a step of forming a semiconductor element in an element region on the semiconductor substrate, a step of forming a first conductive portion on the semiconductor substrate, and insulation above the semiconductor substrate A step of forming a film, a step of forming a guard ring in the insulating film and surrounding the element region with the guard ring, and a material containing tungsten connected to the first conductive portion in the insulating film. forming a conductive ring of a step of surrounding the card ring by the conductive ring, after the formation of the conductive ring, it said on the insulating film to form a conductive film made of a material including aluminum, the conductive film forming a second conductive portion connected to said conductive ring by patterning by etching on the conductive ring, the conduction between the first conductive layer and the second conductive layer And elution of a conductive material constituting the ring with an amine chemical solution, and forming a slit in the insulating film in which the conductive ring is embedded. The
ウェハのダイシング時に層間絶縁膜にクラックが発生してもスリットによってクラックの伝播が防止される。アミン系薬液を用いて導電性材料を溶出させる場合は、簡単にスリットを形成できる。 Even if a crack occurs in the interlayer insulating film during wafer dicing, the propagation of the crack is prevented by the slit. When the conductive material is eluted using an amine chemical solution, a slit can be easily formed.
発明の目的及び利点は、請求の範囲に具体的に記載された構成要素及び組み合わせによって実現され達成される。
前述の一般的な説明及び以下の詳細な説明は、典型例及び説明のためのものであって、本発明を限定するためのものではない。
The objects and advantages of the invention will be realized and attained by means of the elements and combinations particularly pointed out in the appended claims.
The foregoing general description and the following detailed description are exemplary and explanatory only and are not intended to limit the invention.
（第１の実施の形態）
図面を参照して第１の実施の形態について説明する。
まず、図１Ａに示す断面構造を得るまでの工程について説明する。
図１Ａに示すように、シリコンなどのウェハ（半導体基板）１に、素子分離領域２を複数形成する。素子分離領域２は、シャロートレンチアイソレーション（ＳＴＩ）を使用する。ＳＴＩは、ウェハ１の素子分離領域に溝を形成し、その中にシリコン酸化等の絶縁膜を埋め込むことにより形成される。なお、素子分離領域２は、ＳＴＩに限られず、ＬＯＣＯＳ（Local Oxidation of Silicon）法で形成した絶縁膜を使用しても良い。素子分離領域２によって、ウェハ１には、半導体素子や配線が形成される素子領域３と、素子領域３を囲むガード領域４と、ガード領域４を囲むスリット領域５と、スリット領域５を囲む格子状のスクライブライン領域６とに区画される。
(First embodiment)
A first embodiment will be described with reference to the drawings.
First, steps required until a sectional structure shown in FIG. 1A is obtained will be described.
As shown in FIG. 1A, a plurality of
次いで、ウェハ１の表面に不純物をイオン注入し、ウェル１１，１２を形成する。例えば、素子領域３及びガード領域４には、ドーパント不純物としてｎ型不純物、例えばリンを導入してｎウェル１１を形成する。スリット領域５とスクライブライン領域６には、ｐ型不純物、例えばボロンを導入してpウェル１２を形成する。
Next, impurities are ion-implanted into the surface of the
この後、ウェハ１上のトランジスタ活性領域の表面を熱酸化させてゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、熱酸化によるシリコン酸化膜であり、その厚さは例えば１〜１０ｎｍである。また、ゲート絶縁膜１３は、誘電率の高い材料で形成しても良い。
Thereafter, the surface of the transistor active region on the
この後、ウェハ１の全面に、非晶質又は多結晶のシリコン膜を形成する。シリコン膜の膜厚は、例えば約１００ｎｍとする。シリコン膜をパターニングすることにより、ゲート電極１４を形成する。ここで、ゲート電極１４は、金属材料から形成しても良い。
Thereafter, an amorphous or polycrystalline silicon film is formed on the entire surface of the
続いて、ゲート電極１４をマスクにしたイオン注入により、ゲート電極１４の両側と、ガード領域４のウェハ表層にｐ型不純物、例えばボロンを導入して、ｐ型拡散層１５を形成する。また、スリット領域５とスクライブライン領域６のウェハ表層には、ｎ型不純物、例えばリンを導入してｎ型拡散層１６を形成する。ｎ型拡散層１６は、第１の導電部として機能する。
Subsequently, a p-
この後に、ゲート電極１４を含むウェハ１の上側全面に絶縁膜を形成する。絶縁膜としては、例えばＣＶＤ法により形成された酸化シリコン膜が用いられる。そして、絶縁膜をエッチバックしてゲート電極１４の両側部分のみを残し、絶縁性サイドウォール１７を形成。
Thereafter, an insulating film is formed on the entire upper surface of the
続いて、絶縁性サイドウォール１７とゲート電極１４をマスクにしてゲート電極１４の両側に、不純物を再びイオン注入する。これにより、各ゲート電極１４の側方のウェハ１にソース／ドレイン領域１８（高濃度不純物拡散領域）が形成される。
さらに、ゲート電極１４を含むウェハ１の上側全面に、金属膜をスパッタ法により形成する。金属膜は、例えば、コバルト膜やニッケル膜の高融点金属が好ましいが、比較的に融点が低い金属であっても良い。そして、この金属膜を加熱してシリコンと反応させる。これにより、ゲート電極１４の上面と、ソース／ドレイン領域１８上のそれぞれに、コバルトシリサイド層やニッケルシリサイド層といった金属シリサイド層１９Ａ、１９Ｂが形成される。この熱処理によって、各ソース／ドレイン領域１８が活性化されて低抵抗化する。このとき、スリット領域５とスクライブライン領域６のｎ型拡散層１６の表層にも、金属シリサイド層１９Ｃが形成される。
Subsequently, impurities are ion-implanted again on both sides of the
Further, a metal film is formed on the entire upper surface of the
その後に、素子分離領域２上などで未反応となっている金属膜をウエットエッチングによって除去する。ここまでの工程で、ウェハ１の活性領域ごとに、ゲート絶縁膜１３，ゲート電極１４、ソース／ドレイン領域１８等によって構成されるトランジスタＴ１（半導体素子）が形成される。
Thereafter, the unreacted metal film on the
次に、トランジスタＴ１を含むウェハ１の全面にシリコン窒化膜２１を例えば８０ｎｍの厚さに形成する。シリコン窒化膜２１は、それぞれがプラズマＣＶＤ法によって形成する。続いて、シリコン窒化膜２１の上に、第１層間絶縁膜２２として、例えば、シリコン酸化（ＳｉＯ２）膜をＴＥＯＳ（tetra ethoxy silane）ガスを用いたプラズマＣＶＤ法によって１３００ｎｍの厚さに形成する。第１層間絶縁膜２２の表面は、化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)法を用いて研磨し、ウェハ１の表面から第１層間絶縁膜２２の表面までの膜厚を所定値、例えば約９５０ｎｍに調整する。
Next, a
さらに、第１層間絶縁膜２２の上にレジスト膜２３を塗布した後、レジスト膜２３にフォトリソグラフィによって開口部２３Ａを形成する。開口部２３Ａは、素子領域２のトランジスタＴ１のソース／ドレイン領域１８の上方に複数形成される。また、開口部２３Ａは、ガード領域４の上方に２つ、スリット領域５の上方に１つ、それぞれ形成される。
Further, after applying a resist
続いて、図１Ｂに示す断面構造を得るまでの工程について説明する。
レジスト膜２３をマスクにしたドライエッチングにより、第１層間絶縁膜２２、シリコン窒化膜２１を順番に加工する。エッチング深さは、ソース／ドレイン領域１７の高融点金属シリサイド層１９Ａに到達するまでとする。これにより、ソース／ドレイン領域１８の上にコンタクトホール２５が形成される。また、ガード領域４に第１のリング溝２６が２重に形成される。第１のリング溝２６は、素子領域３の周囲を連続して囲むリング形を有する。さらに、スリット領域５には、第２のリング溝２７が１つ形成される。第２のリング溝２７は、第１のリング溝２６の周囲を連側して囲む連続したリング形を有する。第２のリング溝２７の幅は、例えば０．２２μｍとする。
Next, steps required until a sectional structure shown in FIG. 1B is obtained will be described.
The first
続いて、図１Ｃに示す断面構造を得るまでの工程について説明する。
まず、コンタクトホール２５内に、ソース／ドレイン領域１７に電気的に接続される導電性プラグ３１を形成する。また、これと同時に、第１のリング溝２６内、及び第２のリング溝２７内に、それぞれ導電性リング３２及び導電性リング３３を形成する。
Next, steps required until a sectional structure shown in FIG.
First, a
具体的には、最初に、コンタクトホール２５及び第１、第２のリング溝２６，２７の内面に、密着層３５をスパッタ法によって形成する。密着層は、３０ｎｍのチタン膜と、２０ｎｍの窒化チタン膜とを積層して形成する。さらに、密着膜３５の上に、タングステン膜３６をＣＶＤ法により成長させる。タングステン膜３６は、各ホール２５及び溝２６，２７に埋め込まれると共に、第１層間絶縁膜２２の上方に、例えば３００ｎｍの厚さに成長させる。
Specifically, first, an
この後、第１層間絶縁膜２２上に成長した余分なタングステン膜３６及び密着膜３５をＣＭＰ（Chemical Mechanical Polishing）法による研磨で除去する。この結果、コンタクトホール２５に導電性プラグ３１が形成される。これと同時に、第１及び第２のリング溝２６，２７のそれぞれに、導電性リング３２，３３が形成される。なお、導電性リング３２，３３の形状は、平面視で矩形のリングになる。
Thereafter,
次に、図１Ｄに示す断面構造を得るまでの工程について説明する。
導電性プラグ３１及び導電性リング３２，３３を含む第１層間絶縁膜２２の上に、下地層３７を形成する。下地層３７は、例えば、６０ｎｍの厚さのチタン膜と、３０ｎｍの厚さのチタン窒化膜をスパッタ法によって積層させて形成する。さらに、下地層３７の上には、アルミニウム膜３８をスパッタ法によって３６０ｎｍの厚さに形成する。続いて、アルミニウム膜３８上には、上地層３９として、例えば５ｎｍの厚さのチタン膜と、７０ｎｍの厚さのＴｉＮ膜をスパッタ法によって積層させて形成する。これによって、下地層３７、アルミニウム膜３８、上地層３９が積層された導電性多層膜が形成される。
Next, steps required until a sectional structure shown in FIG.
A
この後、上地層３９の上に不図示のレジスト膜を形成する。レジスト膜には、フォトリソグラフィによって開口部を形成する。レジスト膜をマスクにして、導電性多層膜をエッチングする。導電性プラグ３１の上に、導電性多層膜からなる配線（導体パターン）４１が形成される。また、導電性リング３２の上には、ガード層（導体パターン）４２が形成される。導電性リング３３の上には、導体パターンは形成しない。これによって、１層目の配線層４３が形成される。
Thereafter, a resist film (not shown) is formed on the
次に、図１Ｅに示す断面構造を得るまでの工程について説明する。図１Ｅ以降は、ガー
ド領域４、スリット領域５、及びスクライブライン領域６を拡大して示す。
まず、第１層間絶縁膜２２上に、第２層間絶縁膜４５を形成する。第２層間絶縁膜４５は、例えば、高密度プラズマ（High Density Plasma;ＨＤＰ）ＣＶＤ法、又はＴＥＯＳガスを用いたプラズマＣＶＤ法によって形成されるシリコン酸化膜が用いられる。ここで、第２層間絶縁膜４５は、ＨＤＰ−ＣＶＤ法によるシリコン酸化膜と、ＴＥＯＳガスを用いたプラズマＣＶＤ法によるシリコン酸化膜の積層膜でも良い。この場合は、ＨＤＰ−ＣＶＤ法によるシリコン酸化膜を例えば７２０ｎｍの厚さに形成した後、ＴＥＯＳガスを用いたプラズマＣＶＤ法によるシリコン酸化膜を例えば１１００ｎｍの厚さに形成する。その後、第２層間絶縁膜４５の表面は、ＣＭＰ法による研磨で平坦化される。第２層間絶縁膜４５の膜厚は、例えば、約１１００ｎｍとする。
Next, steps required until a sectional structure shown in FIG. In FIG. 1E and subsequent figures, the
First, the second
第２層間絶縁膜４５には、ガード領域４に導電性リング４７を２重に埋め込む。ガード領域４の導電性リング４７は、下層のガード層４２に接続される。同様に、スリット領域５には、導電性リング４８を埋め込む。スリット領域５の導電性リング４８は、下層の導電性リング３３に接続される。導電性リング４７，４８の形状及び形成方法は、図１Ｃ及び図１Ｄを参照して説明したプロセスと同様である。また、不図示の素子領域３では、第２層間絶縁膜４５に導電性プラグを埋め込む。
In the second
さらに、導電性リング４７の上には、ガード層４９をリング形に形成する。また、ガード層４９と同時に、素子領域３に不図示の配線を形成する。ガード層４９及び配線の形状及び形成方法は、図１Ｅを参照して説明したプロセスと同様である。これによって、２層目の配線層５０が形成される。
Further, a
さらに、２層目の配線層５０の上に、３層目の配線層６０を形成する。３層目の配線層６０は、２層目の配線層５０と同様のプロセスで形成する。ガード領域４のガード層４９の上には、導電性リング５６を形成する。導電性リング５６上には、ガード層５７を形成する。ガード層５７の幅は、２つの導電性リング５６の幅と、導電性リング５６間の距離との和より大きい。このために、２つの導電性リング５６は、ガード層５７の下に隠れる。各導電性リング３２，４７，５６、ガード層４２，４９，５７によってガードリング６３が形成される。
Further, a
また、スリット領域５には、導電性リング５８が形成される。導電性リング５８は、下方の導電性リング４８に接続される。スリット領域５の導電性リング５８の上には、導電層６５（第２の導電部）を形成する。
Further, a
ここで、ガード層５７及び導電層６５の形成と同時に、不図示の素子領域３に配線を形成する。ガード層５７、導電層６５、及び不図示の配線を形成するときは、最初に、下地層３７と、アルミニウム膜３８と、上地層３９とを積層した導電性多層膜を形成し、導電性多層膜上にポジ型のレジスト膜６８を塗布する。レジスト膜６８に対してフォトリソグラフィによって開口部を形成し、レジスト膜６８をマスクにして導電性多層膜をドライエッチングする。
Here, simultaneously with the formation of the
導電層６５は、導電性リング５８の上面の一部を覆っており、さらに導電性リング５８に対してガード領域４（素子領域３）側にオフセットして形成される。導電層６５は、導電性リング５８の一部を露出させ、後述する薬液処理時に薬液が導電性リング５８に接触可能な開口部を導電性リング５８に形成させている。従って、導電層６５の外側の端面６５Ｓと、導電性リング５８の外側の端面５８Ｓとの間の距離Ｌ１の下限値は、例えば５ｎｍである。一方、距離Ｌ１の上限値は、導電層６５と導電性リング５８が電気的な接触を確保できる距離である。
The
次に、図１Ｆに示す断面構造を得るまでの工程について説明する。
最初に、ガード層５７上や、導電層６５上に残ったレジスト膜６８をウエットエッチングと、アッシングによって除去する。さらに、レジスト膜除去後のウェハ１をアミン系薬液に浸す。アミン系薬液としては、例えば富士フィルム社製のＭＳ４０９２Ｂ、又はＡｓｈｌａｎｄ−ＡＣＴ社のＡＣＴ−９３０シリーズが好ましい。アミン系薬液は、７０℃に加熱し、ウェハ１は１５分浸漬させる。
Next, steps required until a sectional structure shown in FIG.
First, the resist
ここで、スリット領域５において、導電層６５は導電性リング５８の一部を露出させる位置に形成されているので、アミン系薬液が導電性リング５８の表面に供給される。これによって、ｎ型拡散層１６と導電層６５とに挟まれた導電性リング３３，４８，５８のタングステン、窒化チタン、チタンがアミン系薬液によって溶出する。タングステンなどの導電性材料は、導電性リング５８の上面から溶出する。
Here, in the
導電性リング３３，４８，５８内の全ての導電性材料が、導電層６５と層間絶縁膜５５とによって形成される上部の開口を通って溶出すると、導電性リング３３，４８，５８が埋め込まれていた空間に、スリットリング（リング状の溝）７０が形成される。ここで、タングステン、窒化チタン、チタンが溶出するメカニズムとしては、例えば、電池作用に基づいた電気化学的反応が考えられる。
When all the conductive material in the conductive rings 33, 48 and 58 elutes through the upper opening formed by the
続いて、図１Ｇに示すように、第３層間絶縁膜５５上にカバー膜として、ＨＤＰ−ＣＶＤ法によるシリコン酸化膜７１を例えば７２０ｎｍの厚さに形成する。シリコン酸化膜７１の上には、プラズマＣＶＤ法による窒化シリコン膜７２を例えば１０００ｎｍの厚さに形成する。この後、窒化シリコン膜７２上にレジスト膜７３を形成する。レジスト膜７３には、フォトリソグラフィによって開口部７３Ａを形成する。開口部７３Ａは、スリットリング７０の内側の端面と一致する位置に形成される。レジスト膜７３をマスクにしてススリット領域５の窒化シリコン膜７２、シリコン酸化膜７１、第３層間絶縁膜５５、第２層間絶縁膜４５の上部をエッチングによって除去する。
Subsequently, as shown in FIG. 1G, a
これによって、図１Ｈに示すように、スリット領域５からスクラブ領域６にかけて開口部７５が形成される。導電層６５は、エッチングによって除去されない。また、スリットリング７０は、側部の一部が開放される。
As a result, an
次に、図１Ｉに示す断面構造を得るまでの工程について説明する。まずダイシングブレードを用いて、ウェハ１を複数のチップに切断する。ダイシングブレードによって、スクライブライン領域６上のウェハ１、各層間絶縁膜２２，４５が切断される。これによって、複数のチップが個片化され、半導体装置８０が形成される。
Next, steps required until a sectional structure shown in FIG. First, the
このとき、ダイシングブレードによる切断時に生じる応力で、層間絶縁膜２２，３４，にクラックが発生することがある。層間絶縁膜２２，３４で発生したクラックの進行は、スリットリング７０によって上方に開放される。このために、クラックがガードリング６３や、半導体回路に伝播することはない。
At this time, cracks may occur in the
以上、説明したように、この実施の形態では、ガードリング６３の外側に、連続したリング状のスリットリング７０を形成したので、半導体装置８０の外側の端部でクラックや欠けが発生しても、スリットによってクラック等がガードリング６３に伝播することが防止される。
As described above, in this embodiment, since the continuous ring-shaped
また、この実施の形態では、半導体ウェハ１の表層部分のｎ型拡散層１６を第１の導電部とし、多層配線の最上層に形成した導電層６５を第２の導電部とし、これら導電層に挟まれた導電性材料（チタン、チタン窒化膜、タングステン）をアミン系薬液による薬液処
理によって溶出させるようにした。マスクを用いて導電性材料をエッチングする領域を確定する工程が不要になり、製造効率が向上する。さらに、チタンや、チタン窒化膜、タングステンのように複数種類の導電性材料であっても、１回の薬液処理によって除去することができるので、複数種類のウエットエッチング工程を交互に実施する場合に比べて、製造効率が向上する。
In this embodiment, the n-
さらに、図１Ｅに示すように、導電層６５を導電性リング５８に対してオフセットして配置し、導電性リング５８の上面の一部を露出させたので、薬液処理時に導電性リング５８のチタン、チタン窒化膜、タングステンを確実に溶出させられる。これに対して、ガード領域４では、ガード層５７が導電性リング５６を完全に覆っているので、薬液処理しても導電性リング５６のチタン、チタン窒化膜、タングステンが溶出することはない。
Further, as shown in FIG. 1E, the
（第２の実施の形態）
第２の実施の形態について図面を参照して説明する。第１の実施の形態と同じ構成要素には同一の符号を付している。また、第１の実施の形態と重複する説明は省略する。
図２Ａに示すように、ガード領域４の第３層間絶縁膜５５に、導電性リング５６を埋め込み、スリット領域５に導電性リング５８を埋め込む。この後、ガード層５７と導電層６５を形成する。導電層６５の外側の端部６５Ｓは、導電性リング５８の外側の端部５８Ｓと一致させる。即ち、導電性リング５８は、導電層６５の下に完全に隠れている。
(Second Embodiment)
A second embodiment will be described with reference to the drawings. The same components as those in the first embodiment are denoted by the same reference numerals. Moreover, the description which overlaps with 1st Embodiment is abbreviate | omitted.
As shown in FIG. 2A, a
続いて、図２Ｂに示すように、第３層間絶縁膜５５上にカバー膜として、ＨＤＰ−ＣＶＤ法によるシリコン酸化膜７１と、プラズマＣＶＤ法による窒化シリコン膜７２を順番に形成する。この後、窒化シリコン膜７２上にレジスト膜７３を塗布し、開口部７３Ａを形成する。
Subsequently, as shown in FIG. 2B, a
さらに、図２Ｃに示すように、レジスト膜７３をマスクにして、スリット領域５及びスクライブライン領域６の窒化シリコン膜７２、シリコン酸化膜７１、第３層間絶縁膜５５、及び第２層間絶縁膜４５の一部をエッチングによって除去する。エッチング後には、レジスト膜７３をウエットエッチングと、アッシングによって除去する。スリット領域５とスクライブライン領域６に開口部７５が形成される。
Further, as shown in FIG. 2C, using the resist
ここで、導電層６５は、導電性リング５８の上面を覆い、かつ導電層６５と導電性リング５８の各々の端部６５Ｓ，５８Ｓが一致しているので、導電性リング５８，４８の外側の層間絶縁膜５５，４５の一部がエッチングによって除去される。従って、開口部７５によって、導電性リング５８の外側の側部５８Ｓと、その下の導電性リング４８の外側の端部４８Ｓの一部が露出する。
Here, since the
次に、図２Ｄに示すように、ウェハ１をアミン系薬液に浸すと、ｎ型拡散層１６と導電層６５とに挟まれた導電性リング３３，４８，５８を構成するタングステン、窒化チタン、チタンが、アミン系薬液によって溶出する。導電性材料は、導電性リング４８，５８の側部４８Ｓ，５８Ｓの露出部分から溶出する。導電性リング３３，４８，５８内の全ての導電性材料が、開口部７５側から溶出すると、導電性リング３３，４８，５８が埋め込まれていた空間に、スリットリング（リング状の溝）７０が形成される。この後、スクライブラインに沿ってウェハ１を切断すると、半導体装置が得られる。
Next, as shown in FIG. 2D, when the
以上、説明したように、この実施の形態では、導電性リング４８，５８の外側の端部４８Ｓ，５８Ｓを露出させた後、アミン系薬液を用いた薬液処理するようにしたので、チタンや、チタン窒化膜、タングステンをより確実に溶出させられる。その他の効果は、第１の実施の形態と同様である。
As described above, in this embodiment, since the outer ends 48S and 58S of the
ここで、図１Ｅに示すように、導電層６５は、導電性リング５８の外側の端部５８Ｓより内側に形成しても良い。これに対して、導電層６５が導電性リング５８の外側の端部５８Ｓより外側に配置されると、エッチング時に導電性リング５８の側面が露出しなくなるので好ましくない。
Here, as shown in FIG. 1E, the
（第３の実施の形態）
第３の実施の形態について図面を参照して説明する。前記の各実施の形態と同じ構成要素には同一の符号を付している。また、前記の各実施の形態と重複する説明は省略する。
図３Ａに示すように、第３層間絶縁膜５５上に、ガード層５７と、導電層６５と、導電層９１を形成する。導電層６５の外側の端部６５Ｓは、導電性リング５８の外側の端部５８Ｓと一致させる。また、外側の導電層９１は、導電層６５を囲むようにリング状に形成されている。
(Third embodiment)
A third embodiment will be described with reference to the drawings. The same components as those in the above embodiments are given the same reference numerals. Further, the description overlapping with the above-described embodiments is omitted.
As shown in FIG. 3A, a
ここで、導電層９１は、導電層６４の端部６５Ｓから所定距離、例えば最小抜き基準の間隔Ｌ２だけ離れた位置に形成されている。最小抜き基準の間隔Ｌ２は、それより短い距離で導電層を配置すると、導電層間の第３層間絶縁膜５５をエッチングできなくなる距離をいう。最小抜き基準の間隔Ｌ２は、エッチング装置の性能等によって決まる値であって、例えば、０．２４μｍとする。
Here, the
２つの導電層６５，９１が最小抜き基準の間隔Ｌ２で配置されているので、導電層６５，９１の形状のばらつきを最小限に止めることができる。その結果、導電層６５の外側の端部５８Ｓの形状がだれてテーパ状になることを防止できる。即ち、導電層６５の端部６５Ｓが導電性リング５８の端部５８Ｓを越えて導電層９１側に残ることがなくなる。
Since the two
続いて、図３Ｂに示す断面構造を得るまでの工程について説明する。
第３層間絶縁膜５５上にシリコン酸化膜７１と、窒化シリコン膜７２を積層する。さらに、不図示のレジスト膜をマスクにして、スリット領域５及びスクライブライン領域６の窒化シリコン膜７２、シリコン酸化膜７１、第３層間絶縁膜５５、第２層間絶縁膜４５の一部をエッチングによって除去する。これによって、導電層９１の外側に開口部９３が形成される。さらに、２つの導電層６５，９１の間に開口する溝９２がリング状に形成される。溝９２によって、導電性リング５８の外側の端面５８Ｓと、その下の導電性リング４８の外側の端面４８Ｓの上部が露出する。導電層６５の端面と導電性リング５８の端面５８Ｓとが一致しているので、溝９２によって導電性リング４８，５８が確実に露出する。エッチング後には、レジスト膜をウエットエッチングと、アッシングによって除去する。
Next, steps required until a sectional structure shown in FIG.
A
続いて、図３Ｃに示すように、ウェハ１をアミン系薬液に浸し、ｎ型拡散層１６と導電層６５とに挟まれた導電性リング３３，４８，５８を構成するタングステン、窒化チタン、チタンをアミン系薬液によって溶出させる。導電性材料は、導電性リング４８，５８の側部４８Ｓ，５８Ｓの露出部分から溶出する。その結果、導電性リング３３，４８，５８が埋め込まれていた空間に、スリットリング（リング状の溝）７０が形成される。この後、スクライブラインに沿ってウェハ１を切断すると、半導体装置が得られる。
Subsequently, as shown in FIG. 3C, tungsten, titanium nitride, titanium constituting the conductive rings 33, 48, 58 sandwiched between the n-
以上、説明したように、この実施の形態では、導電性リング４８，５８の外側の端部４８Ｓ，５８Ｓを露出させた後、アミン系薬液を用いた薬液処理するようにしたので、チタンや、チタン窒化膜、タングステンをより確実に溶出させられる。導電層６５の外側に、最小抜き基準の間隔Ｌ２だけ離れた位置に導電層９１を形成したので、導電層６５，９１間に配置された第３層間絶縁膜５５をエッチングして溝９２を形成することができる。溝９２を形成することで、導電性リング３３，４８，５８内のチタンや、チタン窒化膜、タングステンをより確実に溶出させられる。その他の効果は、第１の実施の形態と同様である。
As described above, in this embodiment, since the outer ends 48S and 58S of the
（第４の実施の形態）
第４の実施の形態について図面を参照して説明する。前記の各実施の形態と同じ構成要素には同一の符号を付している。また、前記の各実施の形態と重複する説明は省略する。
図４Ａに示すように、第１層間絶縁膜２２に第１のリング溝２６と、第２のリング溝２７を形成する。第２のリング溝２７は、２重に配列されている。各リング溝２６，２７には、チタン膜と窒化チタン膜を積層させた密着膜３５を利用してタングステン膜３６を埋め込んで導電性リング３３Ａ，３３Ｂを形成する。導電性リング３３Ａ，３３Ｂの幅は、例えば、０．２２μｍとし、導電性リング３３Ａ，３３Ｂの間の距離は、例えば、０．２６μｍ以下にする。
(Fourth embodiment)
A fourth embodiment will be described with reference to the drawings. The same components as those in the above embodiments are given the same reference numerals. Further, the description overlapping with the above-described embodiments is omitted.
As shown in FIG. 4A, a
図４Ｂに示すように、スリット領域５には、２重の導電性リング３３Ａ，３３Ｂ，４８Ａ，４８Ｂ，５８Ａ，５８Ｂが形成される。さらに、第３層間絶縁膜５５の上には、導電層９５，９６，９７が形成される。導電層９５（第２の導電部）は、２つの導電性リング５８Ａ，５８Ｂを跨ぎ、導電層９５の両端部のそれぞれから、導電性リング５８Ａの一部と、導電性リング５８Ｂの一部が露出している。導電層９６は、導電層９５及び導電性リング５８Ａより内側に形成される。導電層９７は、導電層９５及び導電性リング５８Ｂより外側に形成される。導電層９５の幅は、例えば０．４６μｍ以下とする。導電層９６，９７の幅は、０．２４μｍ以下とする。導電性リング５８Ａは、導電層９５の内側の端面９５Ｕから例えば２０ｎｍ露出している。同様に、導電性リング５８Ｂは、導電層９５の外側の端面９５Ｓから例えば２０ｎｍ露出している。中央の導電層９５と、左右の導電層９６，９７との間は、距離Ｌ３だけ離れている。距離Ｌ３は、導電層８６側と、導電層９７側とで、異なる値にしても良いし、同じ値でも良い。距離Ｌ３は、例えば、０．２４μｍとする。
As shown in FIG. 4B, double
続いて、図４Ｃに示す断面構造を得るまでの工程について説明する。
第３層間絶縁膜５５上に、シリコン酸化膜７１、窒化シリコン膜７２を形成する。さらに、窒化シリコン膜７２の上には、レジスト膜７３を塗布によって形成する。フォトリソグラフィによってレジスト膜７３に開口部７３Ｂを形成する。開口部７３Ｂは、スリット領域５において配線９６より内側の位置から、スクライブライン領域６にかけて形成される。
Next, steps required until a sectional structure shown in FIG.
A
さらに、図４Ｄに示すように、レジスト膜７３をマスクにして、スリット領域５及びスクライブライン領域６の窒化シリコン膜７２、シリコン酸化膜７１、第３層間絶縁膜５５、第２層間絶縁膜４５の一部をエッチングによって除去する。これによって、２つの配線９５，９６の間に開口する溝１０１がリング状に形成される。溝１０１によって、導電性リング４８Ａ，５８Ａの内側の端面４８Ｕ，５８Ｕが露出させられる。また、２つの配線９５，９７の間に開口する溝１０２がリング状に形成される。溝１０２によって、導電性リング４８Ｂ，５８Ｂの外側の端面４８Ｓ，５８Ｓが露出させられる。配線９７の外側には、開口部１０３が形成される。エッチング後には、レジスト膜７３をウエットエッチングと、アッシングによって除去する。
4D, using the resist
続いて、図４Ｅに示す断面構造を得るまでの工程について説明する。
最初に、ウェハ１をアミン系薬液に浸漬させる。ｎ型拡散層１６と導電層６５とに挟まれた導電性リング３３Ａ，４８Ａ，５８Ａを構成するタングステン、窒化チタン、チタンがアミン系薬液によって溶出する。これら導電性材料は、導電性リング４８，５８の側部４８Ｓ，４８Ｕ，５８Ｓ，５８Ｕの露出部分から溶出する。その結果、導電性リング３３Ａ，４８Ａ，５８Ａが埋め込まれていた空間に、スリットリング（リング状の溝）１０４が形成される。また、導電性リング３３Ｂ，４８Ｂ，５８Ｂを構成するタングステン、窒化チタン、チタンがアミン系薬液によって溶出する。その結果、導電性リング３３Ｂ，４
８Ｂ，５８Ｂが埋め込まれていた空間に、スリットリング（リング状の溝）１０５が形成される。この後、スクライブラインに沿ってウェハ１を切断すると、半導体装置が得られる。
Next, steps required until a sectional structure shown in FIG.
First, the
A slit ring (ring-shaped groove) 105 is formed in the space where 8B and 58B are embedded. Thereafter, when the
以上、説明したように、この実施の形態では、スリットリング１０４，１０５が２重に配列されるので、クラックの伝播をより確実に防止できる。また、導電層９５を挟むように一対の導電層９６，９７を配置したので、導電層９５の形状をコントロールでき、溝１０１，１０２を確実に形成できる。その他の効果は、第３の実施の形態と同様である。
As described above, in this embodiment, since the slit rings 104 and 105 are doubled, propagation of cracks can be prevented more reliably. Further, since the pair of
（第５の実施の形態）
第５の実施の形態について図面を参照して説明する。前記の各実施の形態と同じ構成要素には同一の符号を付している。また、前記の各実施の形態と重複する説明は省略する。
図５Ａに示すように、スリット領域５の第３層間絶縁膜５５上に、導電層１１０，１１１を形成する。導電層１１０は、ガード領域４を囲むリング形状を有する。導電層１１０は、導電性リング５８Ａを覆い、その外側の端面１１０Ｓが導電性リング５８Ａの外側の端面５８Ｓと一致する。導電層１１１は、導電層１１０を囲むリング形状を有する。導電層１１１は、導電性リング５８Ｂを覆い、その内側の端面１１１Ｕが導電性リング５８Ｂの内側の端面５８Ｕと一致する。
(Fifth embodiment)
A fifth embodiment will be described with reference to the drawings. The same components as those in the above embodiments are given the same reference numerals. Further, the description overlapping with the above-described embodiments is omitted.
As shown in FIG. 5A,
ここで、導電層１１０，１１１間の距離を最小抜き基準の間隔Ｌ２にすると、導電層１１０，１１１の端部がテーパ形状になることが防止され、導電層１１０，１１１の端面１１０Ｓ，１１０Ｕと、対応する導電性リング５８Ａ，５８Ｂの端面５８Ｓ，５８Ｕとが不一致になることが防止される。
Here, when the distance between the
続いて、図５Ｂに示す断面構造を得るまでの工程について説明する。
第３層間絶縁膜５５上に、シリコン酸化膜７１、窒化シリコン膜７２を形成する。不図示のレジスト膜をマスクにして、スリット領域５及びスクライブライン領域６の窒化シリコン膜７２、シリコン酸化膜７１、第３層間絶縁膜５５、第２層間絶縁膜４５の一部をエッチングによって除去する。これによって、２つの導電層１００，１０１の間に開口する溝１１５がリング状に形成される。溝１１５によって、導電性リング４８Ａ，５８Ａの外側の端面４８Ｓ，５８Ｓと、導電性リング４８Ｂ，５８Ｂの内側の端面４８Ｕ，５８Ｕが露出する。導電層１１１の外側には、開口部１１６が形成される。エッチング後には、レジスト膜７３をウエットエッチングと、アッシングによって除去する。
Next, steps required until a sectional structure shown in FIG.
A
続いて、図5Ｃに示す断面構造を得るまでの工程について説明する。
最初に、ウェハ１をアミン系薬液に浸漬させる。ｎ型拡散層１６と導電層１１０とに挟まれた導電性リング３３Ａ，４８Ａ，５８Ａを構成するタングステン、窒化チタン、チタンがアミン系薬液によって溶出する。その結果、導電性リング３３Ａ，４８Ａ，５８Ａが埋め込まれていた空間に、スリットリング（リング状の溝）１１７が形成される。また、ｎ型拡散層１６と導電層１１１とに挟まれた導電性リング３３Ｂ，４８Ｂ，５８Ｂを構成するタングステン、窒化チタン、チタンがアミン系薬液によって溶出する。その結果、その結果、導電性リング３３Ｂ，４８Ｂ，５８Ｂが埋め込まれていた空間に、スリットリング（リング状の溝）１１８が形成される。この後、スクライブラインに沿ってウェハ１を切断すると、半導体装置が得られる。
Next, steps required until a sectional structure shown in FIG.
First, the
以上、説明したように、この実施の形態では、スリットリング１１７，１１８が２重に配列されるので、クラックの伝播をより確実に防止できる。また、一対の導電層１１０，１１１を配置したので、導電層１１１０，１１１の形状をコントロールでき、導電層１１０，１１１をマスクにしたエッチングによって溝１１５を確実に形成できる。その他の効果は、第３の実施の形態と同様である。
As described above, in this embodiment, since the slit rings 117 and 118 are arranged in a double manner, propagation of cracks can be prevented more reliably. In addition, since the pair of
前記の各実施の形態において、第１の導電部は、ウェハ１上に形成した導体膜であっても良い。
In each of the above embodiments, the first conductive part may be a conductor film formed on the
ここで挙げた全ての例及び条件的表現は、発明者が技術促進に貢献した発明及び概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例及び条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神及び範囲から逸脱することなく、それに対して種々の変更、置換及び変形を施すことができる。 All examples and conditional expressions given here are intended to help the reader understand the inventions and concepts that have contributed to the promotion of technology, and such examples and It is to be construed without being limited to the conditions, and the organization of such examples in the specification is not related to showing the superiority or inferiority of the present invention. While embodiments of the present invention have been described in detail, various changes, substitutions and variations can be made thereto without departing from the spirit and scope of the present invention.
以下に、前記の実施の形態の特徴を付記する。
（付記１） 半導体基板と、前記半導体基板上の素子領域に形成された半導体素子と、前記半導体基板の上方に形成された絶縁膜と、前記絶縁膜に埋め込まれ、前記素子領域を囲むガードリングと、前記ガードリングを囲み、前記絶縁膜を表面から前記半導体基板に至るまで貫通するスリットと、前記半導体基板上に配置され、前記スリットの一方の端部に接続された第１の導電部と、前記半導体基板の上方に配置され、前記スリットの他方の端部に接続された第２の導電部と、を含むことを特徴とする半導体装置。
（付記２） 前記第１の導電部は、前記ガードリングから離れて配置されていることを特徴とする付記１に記載の半導体装置。
（付記３） 前記第２の導電部の少なくとも一部が、前記スリットの他方の端部上に配置されていることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４） 前記第２の導電部を囲む第３の導電部を有し、前記第３の導電部と前記第２の導電部の間に、前記スリットが開口していることを特徴とする付記３に記載の半導体装置。
（付記５） 前記スリットは、前記ガードリングを連続して囲むことを特徴とする付記１乃至付記４のいずれか一項に記載の半導体装置。
（付記６） 前記スリットを複数有することを特徴とする付記１乃至付記５のいずれか一項に記載の半導体装置。
（付記７） 前記第１の導電部と、前記第２の導電部は、共に前記素子領域を連続して囲っている付記１に記載の半導体装置。
（付記８） 半導体基板上の素子領域に半導体素子を形成する工程と、前記半導体基板上に第１の導電部を形成する工程と、前記半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜中にガードリングを形成し、前記ガードリングで前記素子領域を囲む工程と、前記絶縁膜中に、前記第１の導電部に接続する導電性リングを形成し、前記導電性リングで前記カードリングを囲む工程と、前記導電性リングに接続される第２の導電部を前記導電性リングの上に形成する工程と、前記第１の導電部と前記第２の導電部の間の前記導電性リングを構成する導電性材料をアミン系薬液によって溶出させ、前記導電性リングが埋め込まれていた前記絶縁膜にスリットを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
（付記９） 前記第１の導電部は、前記導電性リングを形成する前に、前記半導体基板の表層に形成することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０） 前記第２の導電部を形成した後、前記導電性リングの側面をエッチングによって露出させる工程を含む付記８に記載の半導体装置の製造方法。
（付記１１） 前記第２の導電部の形成する工程は、前記第２の導電部で前記導電性リングの上面の一部を覆うことを含む付記８に記載の半導体装置の製造方法。
（付記１２） 前記導電性リングを複数形成する工程を含む付記８に記載の半導体装置の製造方法。
（付記１３） 前記導電性リングから離れた位置に、前記第２の導電部を囲む第３の導電部を、前記第２の導電部と同時に形成する工程を含む付記８に記載の半導体装置の製造方
法。
（付記１４） 前記第２の導電部を形成する工程は、前記第２の導電部の端面を前記導電性リングの端面に一致させることを含む付記８に記載の半導体装置の製造方法。
The features of the above embodiment will be added below.
(Supplementary Note 1) A semiconductor substrate, a semiconductor element formed in an element region on the semiconductor substrate, an insulating film formed above the semiconductor substrate, a guard ring embedded in the insulating film and surrounding the element region And a slit that surrounds the guard ring and penetrates the insulating film from the surface to the semiconductor substrate, and a first conductive portion that is disposed on the semiconductor substrate and connected to one end of the slit; And a second conductive portion disposed above the semiconductor substrate and connected to the other end portion of the slit.
(Supplementary note 2) The semiconductor device according to
(Supplementary note 3) The semiconductor device according to
(Additional remark 4) It has the 3rd electroconductive part surrounding the said 2nd electroconductive part, The said slit has opened between the said 3rd electroconductive part and the said 2nd electroconductive part, It is characterized by the above-mentioned. The semiconductor device according to
(Supplementary Note 5) The semiconductor device according to any one of
(Supplementary note 6) The semiconductor device according to any one of
(Supplementary note 7) The semiconductor device according to
(Supplementary Note 8) A step of forming a semiconductor element in an element region on a semiconductor substrate, a step of forming a first conductive portion on the semiconductor substrate, a step of forming an insulating film above the semiconductor substrate, Forming a guard ring in an insulating film and surrounding the element region with the guard ring; forming a conductive ring connected to the first conductive portion in the insulating film; and Surrounding the card ring; forming a second conductive portion connected to the conductive ring on the conductive ring; and the step between the first conductive portion and the second conductive portion. And a step of eluting a conductive material constituting the conductive ring with an amine-based chemical solution to form a slit in the insulating film in which the conductive ring is embedded.
(Additional remark 9) The said 1st electroconductive part is formed in the surface layer of the said semiconductor substrate, before forming the said conductive ring, The manufacturing method of the semiconductor device of Additional remark 8 characterized by the above-mentioned.
(Additional remark 10) The manufacturing method of the semiconductor device of Additional remark 8 including the process of exposing the side surface of the said conductive ring by an etching, after forming the said 2nd electroconductive part.
(Additional remark 11) The manufacturing method of the semiconductor device of Additional remark 8 including the process of forming a said 2nd electroconductive part including covering a part of upper surface of the said electroconductive ring with the said 2nd electroconductive part.
(Additional remark 12) The manufacturing method of the semiconductor device of Additional remark 8 including the process of forming the said electroconductive ring two or more.
(Additional remark 13) The semiconductor device of Additional remark 8 including the process of forming the 3rd electroconductive part surrounding the said 2nd electroconductive part simultaneously with a said 2nd electroconductive part in the position away from the said electroconductive ring. Production method.
(Supplementary note 14) The method for manufacturing a semiconductor device according to supplementary note 8, wherein the step of forming the second conductive portion includes matching an end face of the second conductive portion with an end face of the conductive ring.
１ ウェハ（半導体基板）
３ 素子領域
１６ ｎ型拡散層（第１の導電部）
２２ 第１層間絶縁膜
３３，４８，５８ 導電性リング
４５ 第２層間絶縁膜
５５ 第３層間絶縁膜
６３ ガードリング
６５ 導電層（第２の導電部）
７０，１１７，１１８ スリットリング（スリット）
９１ 導電層（第３の導電部）
Ｔ１ トランジスタ（半導体素子）
1 wafer (semiconductor substrate)
3 Element region 16 n-type diffusion layer (first conductive portion)
22 1st
70, 117, 118 Slit ring (slit)
91 Conductive layer (third conductive part)
T1 transistor (semiconductor element)
Claims (7)
前記半導体基板上の素子領域に形成された半導体素子と、
前記半導体基板の前記素子領域の周辺領域に形成された第１の導電部と、
前記半導体基板の上方に形成された絶縁膜と、
前記絶縁膜に埋め込まれ、前記素子領域を囲むガードリングと、
前記ガードリングを囲み、前記絶縁膜を表面から第１の導電部に至るまで貫通するスリットと、
前記絶縁膜上に配置され、前記スリットの開口の少なくとも一部を覆う第２の導電部と、
を含むことを特徴とする半導体装置。 A semiconductor substrate;
A semiconductor element formed in an element region on the semiconductor substrate;
A first conductive portion formed in a peripheral region of the element region of the semiconductor substrate;
An insulating film formed above the semiconductor substrate;
A guard ring embedded in the insulating film and surrounding the element region;
A slit that surrounds the guard ring and penetrates the insulating film from the surface to the first conductive portion ;
A second conductive portion disposed on the insulating film and covering at least a part of the opening of the slit;
A semiconductor device comprising:
前記半導体基板上に第１の導電部を形成する工程と、
前記半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜中にガードリングを形成し、前記ガードリングで前記素子領域を囲む工程と、
前記絶縁膜中に、前記第１の導電部に接続するタングステンを含む材料から成る導電性リングを形成し、前記導電性リングで前記カードリングを囲む工程と、
前記導電性リングの形成後、前記絶縁膜上にアルミニウムを含む材料から成る導電膜を形成し、前記導電膜をエッチングによりパターニングすることで前記導電性リングに接続される第２の導電部を前記導電性リングの上に形成する工程と、
前記第１の導電層と前記第２の導電層の間の前記導電性リングを構成する導電性材料をアミン系薬液によって溶出させ、前記導電性リングが埋め込まれていた前記絶縁膜にスリットを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a semiconductor element in an element region on the semiconductor substrate;
Forming a first conductive portion on the semiconductor substrate;
Forming an insulating film above the semiconductor substrate;
Forming a guard ring in the insulating film and surrounding the element region with the guard ring;
Forming a conductive ring made of a material containing tungsten connected to the first conductive portion in the insulating film, and surrounding the card ring with the conductive ring;
After forming the conductive ring, a conductive film made of a material containing aluminum is formed on the insulating film, and the conductive film is patterned by etching to form a second conductive portion connected to the conductive ring. Forming on the conductive ring;
The conductive material constituting the conductive ring between the first conductive layer and the second conductive layer is eluted with an amine chemical solution, and a slit is formed in the insulating film in which the conductive ring is embedded And a process of
A method for manufacturing a semiconductor device, comprising:
The method of manufacturing a semiconductor device according to claim 3 , wherein the step of forming the second conductive portion includes matching an end surface of the second conductive portion with an end surface of the conductive ring.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011191525A JP5874249B2 (en) | 2011-09-02 | 2011-09-02 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011191525A JP5874249B2 (en) | 2011-09-02 | 2011-09-02 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013055183A JP2013055183A (en) | 2013-03-21 |
| JP5874249B2 true JP5874249B2 (en) | 2016-03-02 |
Family
ID=48131917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011191525A Expired - Fee Related JP5874249B2 (en) | 2011-09-02 | 2011-09-02 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5874249B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7240149B2 (en) * | 2018-08-29 | 2023-03-15 | キオクシア株式会社 | semiconductor equipment |
| CN112885778B (en) * | 2021-01-19 | 2023-05-16 | 长鑫存储技术有限公司 | Semiconductor structure and manufacturing method thereof |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4033957B2 (en) * | 1997-12-04 | 2008-01-16 | 株式会社ルネサステクノロジ | Manufacturing method of semiconductor device |
| JP2000012682A (en) * | 1998-06-18 | 2000-01-14 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| US20050026397A1 (en) * | 2003-07-28 | 2005-02-03 | International Business Machines Corporation | Crack stop for low k dielectrics |
| JP4291811B2 (en) * | 2005-10-24 | 2009-07-08 | 富士通マイクロエレクトロニクス株式会社 | Manufacturing method of semiconductor device |
-
2011
- 2011-09-02 JP JP2011191525A patent/JP5874249B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2013055183A (en) | 2013-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140526 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150130 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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|
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