JP5868545B2 - 再分配されたデジタルピクセル - Google Patents

Description

焦点面アレイは、列及び行によって編成されている検出器素子又はピクセルの２次元アレイを含む。図１は、ピクセル１９０のアレイ１９５の一例のブロック図である。ピクセル１９０内の回路が、様々な波長の光束１１０に対応するフォトダイオード１０５からの電荷を蓄積することができることは、一般的である。しばしば、電荷は、電荷を有効に積分して、積分インターバルと呼ばれる所与の時間インターバルにわたって光束１１０の強さに対応する電圧を生成する容量素子１１５において、蓄積される。図１に表される例では、フォトダイオード１０５は、電圧ＶｂｉａｓによりバイアスをかけられるＭＯＳトランジスタ又は直接注入ゲート１２０を介して容量素子１１５へ結合されている。図１において、回路素子１３５は、容量素子１１５の電圧を初期状態へ再設定し直すことができる回路と、アレイ１９５の出力部への伝送のために列（又は行）配線１６０へ電荷又は電圧を運ぶことができる回路とを有する。そのような電圧又は電荷は、焦点面アレイ１９５の各ピクセル１９０について少なくとも１つの値である２進値をもたらす、焦点面アレイに付随する回路によって、デジタル化され得る。このように、焦点面アレイは、光束の２次元パターンをバイナリ値の２次元アレイに変換するために使用されてよく、そのような、結果として得られるアレイは、しばしばデジタル画像と呼ばれる。

積分インターバルにわたってピクセル１９０によって蓄積される電荷の実効量は、デジタルカウンタ回路の負荷によって増大され得る。幾つかの例において、各ピクセルは、固有のデジタルカウンタ回路を与えられる。追加の回路は、所定量の電荷がピクセルの容量素子から除去されることを可能にし、これに対してデジタルカウンタの値を１カウントだけ増やすよう、ピクセルへ加えられ得る。このように、積分インターバルの時間の経過期間にわたって、ピクセル１９０の容量素子１１５は光電荷を積分することができ、ピクセル内の回路は所定量の電荷を除去することができ、デジタルカウンタは電荷除去の回数をカウントすることができる。このようにして、積分インターバルにわたってピクセルによって蓄積される電荷の実効量は、デジタルカウンタが容量素子の積分範囲に及ぶので、増大され得る。

電荷除去を記録するのに使用されるデジタルカウンタのタイプは、電荷除去をカウントすることができる、２進、グレイコード、線形フィードバックシフトレジスタ（ＬＦＳＲ）、又は何らかの他のデジタルカウント回路を含む如何なる論理変形物であってもよい。加えて、電荷除去の相対符号は、回路接地に対してプラス又はマイナスであることができ、故に、電荷除去は、幾つかの場合において、電荷付加と見なされ得る。

“デジタルピクセル”又は“ピクセル内ＡＤＣ”と呼ばれるピクセル回路の分類は、図２に表されるように、夫々のピクセル内のデジタルカウンタ回路を特徴付ける。一般的なデジタルピクセル回路は、光電荷を積分して電圧を生成する容量素子１１５と、電圧がリファレンス電圧を超える場合を検出する比較器１２５と、所定の固定量の電荷を容量素子１１５から除去する電荷除去回路１３５と、ある量の電荷が容量素子から除去される度にインクリメントするデジタルカウンタ回路１４５とを特徴とする。リセットロジック１４０は、クロックタイプの信号を電荷除去回路１３５へ供給して、電荷除去回路に、容量素子の両端電圧がリファレンス電圧を超えていることを示す比較器１２５からの信号に応答して容量素子１１５から所定量の電荷を除去させる。夫々の電荷除去／リセット事象により、デジタルカウンタ１４５はインクリメントされる。デジタルカウンタ１４５の値は、図２に示されるように、データ出力ライン１８０上でトリステートゲート１５０を介して読み出されてよい。デジタルカウンタ１４５の値を出力の組へ運ぶ多数の他の手段は、当業者によって認識されるであろうように、トリステートゲート１５０の代替案として存在する。例えば、値はシフトアウトされてよい。

一般的なデジタルピクセル回路において、容量素子のサイズは、しばしば、比較的小さい値（例えば、１．０フェムトファラッド又は１０フェムトファラッド）へと低減され、カウンタビットの数は、広範囲のカウント値をもたらす何らかのビット数、例えば、１６ビットである。これに対して、容量素子１１５の電圧範囲は、しばしば、比較的小さく、例えば、２５０ミリボルトである。この構成において、デジタルカウンタ１４５は、アナログ−デジタル変換器として動作することができ、アナログ−デジタル変換を実行するピクセルの回路の機能をもたらし、よって、“ピクセル内ＡＤＣ”回路と呼ばれる。所定量の電荷はまた、電荷“素量”とも呼ばれ得る。容量素子１１５からの電荷除去は、ＭＯＳＦＥＴのような簡単なデバイスを用いて第１の電圧へとリセットされ直されてよい。電荷除去はまた、容量素子の電圧を１の値から第２の値へ至らせる電荷素量を除去する更に複雑な回路であってもよい。

上記の従来のデジタルピクセルの幾つかの否定的な特質が存在する。特に、デジタルカウンタ回路１４５は、夫々のピクセル１９０内で有限な面積を消費する。回路の製造プロセスが比較的低い密度である場合は（例えば、１８０ナノメートルＣＭＯＳ）、デジタルカウンタの面積は、容量素子１１５、比較器１２５、及び電荷除去回路１３５のための取るに足りない面積を残しながら、ピクセル内の利用可能な面積のほぼ全てを占有し得る。上述されたように、ピクセル１９０は、バイアシング回路、例えば、直接注入ゲートＭＯＳＦＥＴ１２０を更に含んでよく、やはり、取るに足りない面積が、そのデバイス（１又は複数）のために利用可能であり得る。それら又は他の回路デバイスのための取るに足りない又は十分でない余地がピクセル面積内に存在するそのような場合に、そのような回路の性能は低下し得る。よって、例えば、ノイズが有意に増大し得る。利用可能な面積を制限して、アナログ回路（例えば、容量素子１１５、比較器１２５、及び電荷除去回路１３５）の品質を制限するデジタルカウンタ回路１４５に加えて、制限された面積はまた、デジタルピクセルの容量を制限する。より具体的に、容量素子１１５のサイズは、より少ない総電荷蓄積に制限されることがあり、これは、ピクセル１９０の入力束性能を、場合により、所与のエンドアプリケーションのために必要とされるものよりも少なく制限することがある。

反対に、回路の製造プロセスが比較的高い密度である場合は（例えば、６５ナノメートルＣＭＯＳ）、容量素子１１５、比較器１２５、電荷除去回路１３５、及びバイアス回路１２０のための十分な余地が存在し得る。しかしながら、そのようなプロセスの関連する経常外費用は、そのようなデバイスの一部の消費者にとって高すぎることがある。

他の否定的な特質は、デジタルカウンタ回路１４５が、容量素子１１５、比較器１２５、電荷除去回路１３５、及びバイアシング回路１２０のようなアナログ回路とともに存在する場合に、デジタルカウンタのスイッチング事象に関連する瞬時電流が供給ラインにおいて及びＣＭＯＳ基板電位においてノイズ電圧を生成し、アナログ回路の性能の品質低下及びノイズの増大を生じさせ得ることである。

幾つかの場合に、比較器回路１２５は、容量素子１１５での電圧が比較器回路の閾値に達する場合に瞬時にクロック信号をデジタルカウンタ回路１４５へ送信する。この同じクロック信号はまた、電荷除去回路１３５に、電荷素量を容量素子から除去させる。そのような回路は、カウント動作のために使用又は必要とされる外部のタイミングストローブが存在しないので、“非同期”デジタルピクセルと呼ばれる。非同期デジタルピクセル回路は、それらが小型であり、比較的簡単であり、タイミングストローブを必要とする同様の回路よりも低い電力を有することができるので、望ましい。しかしながら、非同期デジタルピクセルが、ランダムな電源過渡電圧及びランダムな基板電圧変動をもたらし、更にはアナログ回路の品質を低下させ且つノイズを増大させる予測不能のタイミングの瞬間的な電源擾乱を生じさせ得ることは、事実である。加えて、焦点面アレイにおける全体的な入射束１１０が比較的高い場合に、デジタルピクセルのアレイによって生成される予測不能の電源遷移の積み重なりは、アナログ回路の品質を実質的に低下させる。

デジタルピクセルにデジタルカウンタを有することの更なる否定的な特質は、デジタルカウンタ１４５への供給金属ラインが、夫々のピクセル１９０への金属ラインの利用可能な全体のルーティングの一定割合を消費することである。同様に、カウンタの出力ビットは、焦点面アレイ１９５のエッジへのルーティングを必要とし、利用可能なルーティング面積を更に消費する。供給配線及び出力ビットルーティング配線の組み合わせは、面積が利用可能であった場合にアナログ供給配線の抵抗を減らして、改善されたアナログ性能をもたらすことができるピクセルのアナログ回路への配線の数及び幅を増大させるのにしばしば必要とされる面積を消費する。この要因とともに、更なるピクセル面積は、カウンタ値が読み出されることを可能にするよう焦点面アレイ１９５のエッジへ加えられる出力可能回路により消費される。そのような回路は、焦点面アレイ１９５のエッジへデジタルカウンタ値を伝播するよう構成されるトリステートドライバ１５０、動的プルダウンマルチプレクサ、シフトレジスタ、又は何らかの他の回路を含んでよい。

図３を参照すると、他の否定的な特質は、“読出中積分（integrate-while-read）”機能が必要とされる場合に、デジタル記憶素子（例えば、ラッチ１５５）の追加の組が更にピクセル１９０内に組み込まれる必要があり、上述されたような、デジタルピクセルにおいてデジタルカウンタ１４５を有することに付随する問題を、更に悪化させることである。読出中積分モードにおいて、積分インターバルの終わりに、デジタルカウンタ１４５の値は、デジタル記憶素子１５５にコピーされ、読み出しのための値、例えば、１度に１つの行又は１つの列を保ち、デジタルカウンタ１４５を、積分された電荷の更なるカウントのために使用されるよう解放する。

このように、デジタルピクセル回路は、ピクセルの全体的な電荷保持機能を高めることができるデジタルカウンタ回路を含む。同時に、しかしながら、デジタルピクセル回路は、その使用を制限し得る幾つかの否定的な特質を備える。

態様及び実施形態は、概して、焦点面アレイ（ＦＰＡ）（focal plane array(s)）の読出集積回路（ＲＯＩＣ）（Read-Out Integrated Circuit(s)）を対象とし、特に、ピクセルごとの平均光電流のアナログ−デジタル変換がＲＯＩＣで起こり且つＲＯＩＣの出力が主にデジタルであるＲＯＩＣの分類を対象とする。様々な実施形態は、夫々のピクセルにおいてアナログ−デジタル変換器（ＡＤＣ）を含んで、上述されたようにデジタルピクセルとして知られるＲＯＩＣの分類に対する改善を提供することができる。態様及び実施形態によって提供される技術的利点は、従来のアーキテクチャに対して、所与のピクセルサイズ及びプロセス・フォトリソグラフィ・ノードについて、オンチップのＡＤＣを備えるＲＯＩＣの改善された実現可能性、ダイナミックレンジ、費用、性能、ノイズ性能、及び電力消費を含んでよい。

一実施形態に従って、ＲＯＩＣ ＦＰＡは、行及び列によって編成されている検出器素子又はピクセルの２次元アレイを含み、そのようなピクセルは、電荷を積分する容量素子、比較器回路、電荷除去回路、及び可能性があるバイアシング回路を含む、従来技術のピクセルの主たるアナログ部品を備える。しかし、従来のデジタルピクセル回路と異なり、特定の実施形態は、更に以下で論じられるように、ＦＰＡの面積の外に夫々のピクセルのデジタルカウンタ回路を置く。加えて、特定の実施形態は、ＦＰＡの物理面積の外に、カウンタ読出回路（例えば、トリステートドライバ）、及び読出中積分のための任意の保持ラッチとともに、カウンタ回路を位置付ける。

好ましい実施形態において、ＲＯＩＣ ＦＰＡは、ＦＰＡと同じ集積回路（ＩＣ）上に、デジタルカウンタ、デジタルカウンタ読出回路、及び任意の保持状態素子を置く。デジタルカウンタ、デジタルカウンタ読出、及び任意の保持状態素子の物理的、論理的、及び回路態様は、焦点面１９５又は含まれるピクセル１９０の物理的な態様の制約によって制限されない。よって、例えば、電荷を積分する容量素子、比較回路、電荷除去回路、及び可能性があるバイアシング回路を有するピクセル回路はピクセルのピッチによって制限され、一方、デジタル回路は、それらの実効密度を増大させ得る他の実効ピッチにおいて配置されてよい。

代替の実施形態において、ＲＯＩＣ ＦＰＡは、デジタル回路、デジタルカウンタ読出回路、及び任意の保持状態素子を同じＩＣ上に位置付けないことがあり、代わりに、デジタルカウンタを記憶し且つ変更し且つ読み出すよう構成される同じＩＣ上にない別の回路への通信網回路を設けてよい。同じＩＣ上にないそのような別の回路は、例えば、フィールドプログラマルゲートアレイ（ＦＰＧＡ）であってよい。

一実施形態に従って、ＲＯＩＣ ＦＰＡは、アナログアレイ（フォトダイオード及び積分キャパシタを含む。）と、アナログアレイと物理的に離れたデジタル回路とを含む。アナログ及びデジタルの各領域に含まれる回路は、従来のデジタルピクセルと略同じ機能を実行するよう構成される（例えば、とりわけ、光電流積分、クロッキング、カウント及び／又は読出）。デジタル回路をアナログアレイから物理的に離すことによって、デジタル回路がアナログアレイのサイズによって制限されない設計が達成され、これにより、ピクセルサイズが従来のデジタルピクセルのサイズと同じままであるか、又はそのサイズに対して低減されるにもかかわらず、より高密度の部品が利用可能にされ得る。

他の実施形態において、撮像システムは、ピクセルセルのアレイと、前記ピクセルセルのアレイから物理的に離れて配置され且つ該ピクセルセルのアレイへ結合される複数のデジタルメモリ素子とを有し、前記ピクセルセルの夫々は、衝突する光に応答して光電流を生成するよう構成される光検出器と、該光検出器へ結合され、前記光電流から電荷を蓄積するよう構成される蓄電デバイスと、該蓄電デバイスへ結合され、前記電荷をアナログ量子化事象信号へ変換するよう構成される量子化回路とを有し、前記デジタルメモリ素子の夫々は、前記ピクセルセルのうちの少なくとも１つと電気通信し、前記ピクセルセルのうちの前記少なくとも１つから前記アナログ量子化事象信号を受信することに応答して、前記ピクセルセルのうちの前記少なくとも１つの前記光検出器に衝突する光の強さに対応するデジタル値を記憶するよう構成される。

一例において、撮像システムは、前記ピクセルセルのアレイを含む読出集積回路（ＲＯＩＣ）チップを更に有する。他の例において、前記複数のデジタルメモリ素子は、前記ＲＯＩＣチップに隣接して配置される。一例において、前記ＲＯＩＣチップは、前記ピクセルセルのアレイを含む第１の部分と、該第１の部分とは異なる第２の部分とを備え、該第２の部分は、前記複数のデジタルメモリ素子を含む。他の例において、前記複数のデジタルメモリ素子は、静的ランダムアクセスメモリ（ＳＲＡＭ）及びレジスタファイルのうちの少なくとも１つを含む。撮像システムは、複数のストローブラインを更に有し、該複数のストローブラインの夫々は、前記デジタルメモリ素子のうちの１つへ、及び前記ピクセルセルのうちの少なくとも１つの前記量子化回路へ電気的に結合され、前記複数のストローブラインは、周期的な時間インターバルで前記量子化回路へストローブ信号を送信するよう構成される。一例において、前記量子化回路は、前記ストローブ信号を受信することに応答して、前記蓄電デバイスにおける前記電荷が所定の閾値を超えるかどうかを決定するよう構成される。他の例において、前記量子化回路は更に、前記蓄電デバイスにおける前記電荷が前記所定の閾値を超えると決定することに応答して、前記アナログ量子化事象信号を生成するよう構成される。撮像システムは、複数のアナログ−デジタル変換器を更に有し、該複数のアナログ−デジタル変換器の夫々は、入力部及び出力部を備え、前記複数のアナログ−デジタル変換器の夫々は、前記入力部で前記ピクセルセルのうちの少なくともの前記量子化回路へ結合され、前記出力部で前記複数のデジタルメモリ素子のうちの少なくとも１つへ結合され、前記複数のアナログ−デジタル変換器の夫々は、前記アナログ量子化事象信号を前記デジタル値へ変換するよう構成される。

他の実施形態に従って、画像検出方法は、ピクセルセルのアレイにおける複数のピクセルの夫々について、当該ピクセルによって当該ピクセルに衝突する放射線に応答して生成された電荷を、夫々のピクセルに付随する複数の蓄電デバイスの１つにおいて蓄えるステップと、夫々の前記蓄電デバイスにおける蓄積された電荷が所定の閾値を超えるかどうかを周期的に決定するステップと、夫々の前記蓄電デバイスにおける前記蓄積された電荷が前記所定の閾値を超えると決定することに応答して、夫々の前記蓄電デバイスにおいて蓄えられている前記電荷を所定の電荷減少量だけ低減し、前記ピクセルセルのアレイから物理的に離れて配置され且つ該ピクセルセルのアレイへ結合されて前記ピクセルのアレイと電気通信する複数のデジタルメモリ素子に含まれるデジタルカウンタにおいて蓄えられ且つ夫々のピクセルに関連する複数のデジタルカウンタ値のうちの１つをインクリメントするステップとを有する。

一例において、画像検出方法は、夫々の前記蓄電デバイスにおける残留電荷をアナログ信号へ周期的に変換するステップを更に有する。他の例において、画像検出方法は、前記アナログ信号を、夫々のピクセルに付随する複数のアナログ−デジタル変換器の１つにより夫々のデジタルカウンタ値へ変換するステップを更に有する。他の例において、画像検出方法は、前記夫々のデジタルカウンタ値及び夫々のデジタル２進値のうちの少なくとも１つを出力ビデオフレームにおける複数のピクセルのうちの１つに変換するステップを更に有する。他の例において、画像検出方法は、前記出力ビデオフレームを符号化するステップを更に有する。画像検出方法は、前記ピクセルセルのアレイを含む読出集積回路（ＲＯＩＣ）チップを設けるステップを更に有してよい。画像検出方法は、前記ＲＯＩＣチップから離れたチップ上に前記複数のデジタルメモリ素子を設けるステップを更に有してよい。他の例において、画像検出方法は、前記ＲＯＩＣチップの第１の部分に前記ピクセルセルのアレイを設けるステップと、前記第１の部分とは異なる前記ＲＯＩＣチップの第２の部分に前記複数のデジタルメモリ素子を設けるステップとを更に有する。他の例において、夫々の前記蓄電デバイスにおける蓄積された電荷が所定の閾値を超えるかどうかを周期的に決定するステップは、複数のクロックサイクルにわたって前記複数のピクセルの夫々について実行される。

他の実施形態に従って、読出集積回路（ＲＯＩＣ）チップの製造方法は、基板上にピクセルセルのアレイを配置するステップと、前記基板上に、前記ピクセルセルのアレイに隣接して、メモリ素子のアレイを配置するステップとを有し、夫々のピクセルセルは、光検出器と、該光検出器へ結合されるキャパシタと、該キャパシタへ結合される比較器とを含み、夫々のメモリ素子は、カウンタと、該カウンタへ結合される蓄積デバイスとを含む。

一例において、前記ＲＯＩＣチップの製造方法は、前記基板上に、前記ピクセルセルのアレイと前記メモリ素子のアレイとの間にある複数のアナログ−デジタル変換（ＡＤＣ）回路を配置するステップを更に有し、該ＡＤＣ回路の夫々は、少なくも１つのピクセルセル及び少なくとも１つのメモリ素子へ結合される。

１以上のピクセルを含む焦点面アレイの一例のブロック図である。 デジタルピクセルを含む焦点面アレイの一例のブロック図である。 デジタルピクセルを含む焦点面アレイの他の例のブロック図である。 本発明の態様に従う再分配された読出集積回路焦点面アレイ及び関連するデジタル回路の一例のブロック図である。 本発明の態様に従う再分配された読出集積回路焦点面アレイ及び関連するデジタル回路の他の例のブロック図である。 本発明の態様に従う再分配された読出集積回路焦点面アレイ及び関連するデジタル回路の他の例のブロック図である。 本発明の態様に従う、積分及び電荷減算を含む再分配されたデジタルピクセルの例の動作を説明するブロック図である。 本発明の態様に従う図７、図９、図１０及び図１１の再分配されたデジタルピクセルの動作の例に対応するタイミング図である。 本発明の態様に従う、ＳＲＡＭ内のカウンタをインクリメントすることを含む再分配されたデジタルピクセルの例の動作を更に説明するブロック図及びタイミング図である。 本発明の態様に従う、スナップショット事象を含む再分配されたデジタルピクセルの例の動作を更に説明するブロック図である。 本発明の態様に従う再分配されたデジタルピクセル、読出及び列に基づくアナログ−デジタル変換器の例の動作を更に説明するブロック図である。

少なくとも１つの様々な態様は、添付の図を参照して以下で論じられる。図は、実寸であるよう意図されない。図は、様々な態様及び実施形態の説明及び更なる理解を提供するよう意図され、本明細書に組み込まれてその部分を構成するが、本発明の限定の定義として意図されない。図中、様々な図中に表される夫々の同じ又はほぼ同じ構成要素は、同じ参照符号によって表される。明りょうさのために、あらゆる構成要素があらゆる図において符号を付されなくてよい。

態様及び実施形態は、上述されたもののようなデジタルピクセルを含む、焦点面アレイのための読出集積回路（ＲＯＩＣ）に関する。特定の態様及び実施形態は、単一のデジタルピクセル焦点面アレイを、物理的に共在することができるがそうである必要はない２つの別個の構成要素に再分配することに向けられる。一実施形態に従って、例えば、何らかのバイアシング回路１２０、閾値比較器１２５、容量素子（ここでは積分キャパシタと呼ばれる。）１１５、及び電荷除去回路１３５を含むピクセルの“フロントエンド”回路は、夫々のピクセルに付随するバックエンド又はデジタル回路（例えば、デジタルカウンタ、読出回路及び任意に保持又は“スナップショット”レジスタを含む。）から空間的且つ概念的に分離され移転されてよい。アナログアレイは、従来の焦点面アレイの同じピクセル次元並びに行及び列編成を保ってよく、一方、デジタル回路は、何らかの態様において、例えば、ＳＲＡＭ又はレジスタファイルを用いて、編成され構成されてよい。仮想の（又は“論理的な”）デジタルカウンタ及びスナップショット又は保持レジスタは、ＳＲＡＭ又はレジスタファイルにおいてビットによって表示されてよく、デジタルプロセッシング回路は、夫々のピクセルについて必要に応じて、カウンタ及びスナップショットレジスタを有効に生成するよう、ＳＲＡＭ又はレジスタファイルから読み出し、変更し、それらに書き込むことができる。加えて、デジタルプロセッシング回路は、ＲＯＩＣへ値及び機能を加えるよう、概念的デジタルカウンタへプロセッシング機能を付加してよい。

従来のＲＯＩＣ ＦＰＡの物理的な回路レイアウトは、比較的小さく、必然的にアレイにおいて光検出器と同じピッチを有する。よって、例えば、長波長赤外線（ＬＷＩＲ）ＦＰＡのピクセルが３０マイクロメートル（ミクロン又はμｍ）ピッチを有する場合は、デジタルピクセル回路のレイアウトも辺ごとに３０μｍよりも大きくてはならない。よって、ピクセルのサイズが小さくなるにつれて、回路面積も然るべく縮小する。結果として、従来のアナログピクセルの光電荷保持容量は、ピクセル内のアナログ部品が同じ面積を占有する傾向があるので、ピクセルサイズとともに指数的に減少する。また、従来のアナログピクセルの光電荷保持容量は、オーバーヘッド面積が特定の固定回路のために必要とされ且つレイアウト間隔規則が圧縮可能でないことがあるために、関連する光束よりも高い割合で偏って減少する。反対に、顧客需要の結果として、撮像性能を改善するよう、ピクセルごとの光電荷保持容量を、低減するのではなく、増大させることが望ましい。デジタルカウンタ１４５は、Ｎがカウンタビットの数であるとして、２^Ｎのウェルキャパシティ乗算器を備える。しかしながら、デジタルピクセルのストレージのデジタル保持容量（すなわち、ビット数）はまた、ピクセルサイズが縮小するにつれて達成するのがより困難になり、より厳しいリソグラフィを使用する要件をもたらし、設計の費用、マスク及びシリコンウェハにおいて指数関数的増大を引き起こす。よって、先に論じられたように、たとえ積分キャパシタよりも２^Ｎ倍多い量子化電荷を記憶することができる保持レジスタ及びデジタルカウンタが夫々のデジタルピクセルにおいて形成され得るとしても、そのような構成は、Ｎの所望値を達成するために極めて密な回路レイアウトを要し、設計及び製造するのに費用がかかる。加えて、デジタルピクセルは、上述されたように、ピクセル内ＡＤＣカウンタに付随する効果に起因したノイズの増大（又は信号対ノイズ比の低下）のような、幾つかの他の欠点に苦しむ。カウンタ（電荷ダンプの回数を測定する。）の２進値とノイズの量との間には極めて強い相関が存在し得る。例えば、リファレンス電圧においてノイズが存在する場合に、デジタルカウンタは、そのノイズにカウントの数を乗じる。加えて、カウンタ自身が、それらのスイッチング遷移電流のために、電源において“ノイズ”を生成することがある。このデジタル誘発過渡ノイズは、リファレンス電源によって拾得され、先と同じくカウント数を乗じられ得る。非同期ピクセルはまた、隣接するピクセルにおける無関係のスイッチング事象の分布のおかげで、付加的なノイズを積み重ねることがある。よって、例えば、リセット“ゲート”が積分キャパシタにおいて閉じている場合に、隣接セルにおけるリセット開始（beginning-of-reset）事象は、リファレンス信号においてｄｉ／ｄｔ電流を引き起こし、リセット終了（end-of-reset）電圧をオフさせ得る。また、電荷共有として知られている現象は、リセット回路を駆動するゲートの供給ラインにおけるＡＣ及びＤＣ電圧に起因して、変動リセット回路にノイズ電子を容量素子１１５に投入させ得る。

このように、たとえピクセル内デジタルカウンタの使用がウェルキャパシタンス制限に対処することができるとしても、デジタルピクセルは、望まないノイズを導入することがあり、更には、カウンタを実装するために高度な製造プロセスを使用する必要があり得るために、厳しい経常外（ＮＲＥ）及び製造費用に苦しむこととなり得る。従って、回路の全体のサイズを低減しながらピクセルピッチが低減され得るようにピクセルを構成することが望ましい。

上述されたように、一実施形態に従って、ＲＯＩＣ ＦＰＡは、第１及び第２の物理構造に物理的に分割される。第１の物理構造は、アナログフロントエンド部品（例えば、アナログ量子化器回路）のみを含むピクセルのアレイを含む。第１のアレイのピクセル次元は、従来のＦＰＡアレイにおいて見られるのと同じ又は略同じであってよい。幾つかの実施形態において、第２の物理構造は、ＳＲＡＭ又はレジスタファイルに基づくストレージ及び関連するデジタルプロセッシングロジックを含む。第２のアレイのアスペクト比及びサイズは、厳しく制限されず、従来のデジタルピクセルの光電荷保持容量を低減したサイズ制約を軽減又は排除することができる最良の密度のために最適化されてよい。特に、一実施形態において、デジタルカウンタ１４５は、ピクセル（すなわち、アナログアレイ又は第１の物理構造）から“除去”され、サイズ及びレイアウトが光検出器アレイによって制限されない第２の物理構造において実装される。結果として、以下で更に論じられるように、有益な面積がデジタルカウンタによって利用されないので、積分キャパシタはより大きくされ得、あるいは、ピクセル全体は（例えば）より小さくされ得る。

幾つかの実施形態において、プレスケーラ又は“プレカウンタ”がピクセル内に含まれてよい。しかしながら、カウンタ機能の大部分は、やはり以下で更に論じられるように、依然として第２の物理構造において実装される。他の実施形態において、ＲＯＩＣ ＦＰＡは、サンプル・アンド・ホールドキャパシタ及び転送回路がＦＰＡのアナログピクセルに加えられる場合に残留積分電圧値を更にデジタル化することができるＡＤＣの列に関連したブロックを含む。ここで記載される実施形態の少なくとも１つにおいて、ＲＯＩＣ ＰＦＡは、従来のＲＯＩＣ ＦＰＡに対して、改善された感度、ノイズ等価温度差（ＮＥＤＴ）（noise equivalent differential temperature）、及び信号対ノイズ比（ＳＮＲ）を有する。

態様及び実施形態は、それらの適用において、以下の記載において説明されるか又は図面において表される構成要素の配置及び構成の詳細に制限されない。本発明の実施形態は、他の実施形態の能力を有し、様々な方法において実施又は実行可能である。また、ここで使用される表現及び用語は、記載のためであり、限定と見なされるべきではない。本願における“含む”、“有する”、又は“備える”、“包含する”、“伴う”及びそれらの変形の使用は、以降で挙げられている項目及びそれらの等価物並びに付加的な項目を包含するよう意図される。

図４は、ピクセル１９０のアレイを含むＦＰＡ１９５を含む撮像システムの一例のブロック図である。上述されたようにデジタルカウンタ及び関連するデジタル回路がピクセル内に包含される従来のデジタルピクセルと異なり、特定の実施形態に従って、夫々のピクセル１９０に関連するデジタルカウンタ２１０は、図４に示されるように、ＦＰＡ１９５から離れて位置付けられている。夫々のピクセル１９０は、上述されたように、光検出器１０５と、積分容量素子１１５と、関連するデジタル回路とを含み、積分容量素子１１５から除去される電荷の量に対応する信号をトリステートゲート１５０を介して読出ライン１８５上で周期的に供給する。そのような信号は、上述されたように、電荷除去事象をカウントするデジタルカウンタ２１０へ供給され、Ｎビットのデジタル出力信号をＤａｔａＯｕｔライン上で供給する。ＤａｔａＯｕｔ値は、上述されたように、ピクセルのアナログ−デジタル変換である。ピクセル１９０のアレイ及びそれらの関連するアナログ且つ電荷除去回路をデジタルカウンタ及び関連するデジタル回路から物理的に離すこのような編成は、ピクセルサイズが小さいままであることを可能にしながら、より大きい積分容量素子１１５のために夫々のピクセル１９０において更なる空間を生み出す。一実施形態において、撮像システムＲＯＩＣのサイズは、例えば、約３１ミリメートル×２５ミリメートルであってよい。更に、デジタルカウンタ及び部品を別個の空間に分離することは、より密なメモリ素子の使用、例えば、及び／又は、撮像システムの改善された分解能及び性能のためのピクセルごとの更なるビットを可能にする。

依然として図４を参照して、夫々のデジタルピクセル１９０に関連する積分容量素子１１５、電荷除去回路１３５等のようなフロントエンドアナログ回路は、撮像システムの大部分はアナログのＦＰＡアレイ１９５において配置される。図４に表される例では、上記のピクセル１９０の回路部品に加えて、ピクセルは、ラッチ１５５と電荷除去回路１３５との間に結合されるＡＮＤゲート２２０を含む。ＡＮＤゲート２２０は、図示されるように、その入力部で、積分容量素子１１５における電荷が、上述されたように比較器１２５によって定義される閾値を超えていることを示すラッチ１５５からの信号と、外部の減算信号（Ｓｕｂｔｒａｃｔ）とを受け入れる。ＡＮＤゲート２２０の出力は、電荷除去回路１３５へ供給され、電荷除去回路に積分容量素子１１５から電荷素量を取り出させる。電荷除去事象を示す信号は、上述されたように、ライン１８５上で供給される。

一実施形態において、ＦＰＡ１９５のフロントエンド回路は、赤外線検出器アレイへハイブリッド化されてよく、よって、ピクセルピッチは、検出器ピッチと同じであってよい。ハイブリッド化は、例えば、焦点面アレイセンサのようなデバイスのＲＯＩＣ部分と光検出器１０５とを結合するプロセスを指す。よって、ＦＰＡ１９５は、従来のＦＰＡと同じピクセル次元並びに列及び行編成（例えば、１９２０×１０８０，１２ミクロンピッチ）を有してよく、これは、撮像システムの幾つかの実施形態をハイブリッド化に適したものとする。デジタルカウンタ２１０のような、夫々のデジタルピクセル１９０に関連するバックエンド回路（又はデジタル素子）は、物理的に別個の構造（先に第２の物理構造と呼ばれた。）において位置付けられる。この構造は、アレイフォーマットを有しても有さなくてもよい。例えば、第２の物理構造は、ＲＯＩＣのフットプリント面積を低減するようピクセルアレイの近くで、ＲＯＩＣの異なるシリコン領域において空間的に位置付けられてよく、あるいは、第２の物理構造は、特定のニーズ又はダイサイズに適するようＲＯＩＣの利用可能な面積領域を満たしてよい。他の実施形態において、第２の物理構造は、ＦＰＡアレイ１９５のＲＯＩＣへ通信上結合される別個のＩＣに配置されてよい。第２の物理構造は必ずしも検出器アレイへハイブリッド化されないので、ビット、レジスタ、及び他の部品のアスペクト比は柔軟であり、多数の異なる方法において実施されてよい。概念を例証すると、デジタルカウンタ２１０の下位ビットはＦＰＡの同じＲＯＩＣに配置されてよく、一方、上位ビットは隣接するＩＣ又は他の回路に位置付けられてよい。そのような配置は、出力帯域幅を低減し且つダイサイズ制約を満足することができる。

図４のトリステートゲート１５０及びラッチ１５５は、図３のトリステートゲート１５０及びラッチ１５５と機能及び回路組成が類似する一方、動作においては重要な相違が存在する点が留意されるべきである。それらのゲートのタイミング及び機能は異なっており、それら２つの異なるピクセル設計の間で首尾一貫している。より重要なことには、図４において存在するトリステートゲート１５０及びラッチ１５５のインスタンスは、より少なく、ＲＯＩＣ上でピクセル内の十分な面積節約及び改善された効率をもたらす。好ましい実施形態において、図４においては唯１つのトリステートゲート１５０及びラッチ１５５が存在し、有意により多くのピクセル面積がフロントエンドアナログ回路に利用可能であるという本発明の利点をもたらす。

図５を参照すると、一実施形態において、夫々のピクセル１９０に関連するデジタルカウンタ２１０を含む第２の物理構造は、如何なる方法によっても編成可能であり、上述されたように、ＳＲＡＭ及び／又はレジスタファイルのようなデジタルメモリ２３０を用いて実装されてよい。このように、デジタル回路は、例えば、ＦＰＡアレイ１９５と同じ論理構成（例えば、１９２０×１０８０個の記憶素子）、又は異なる論理構成を有してよい。そのような代替の構成は、修理及び収率向上のために余分のものを含んでよい。ＳＲＡＭ又はレジスタファイルは、異なるレイアウトパターンにおいて編成されてよい。これは、デジタルカウンタ２１０及び保持レジスタを形成する回路の面積効率が、従来のデジタルピクセルにおいて可能であるよりも、レイアウトアスペクト比及び全体密度の両方に関して、従来設計に対して改善されることを可能にする。

一実施形態において、リセットロジック１４０は、デジタルメモリ２３０のＳＲＡＭ又はレジスタファイルに関連する更新及び読出回路に組み込まれてよい。

少なくとも一実施形態において、デジタルメモリ２３０は、読出／書込コマンド（ＲＷ）に応答してビットをＳＲＡＭ又はレジスタファイルから読み出すこと又はそれらへ書き込むことを可能にするよう構成される。デジタルメモリ２３０及び／又は更新及び読出回路２４０は、以下の機能のうちの幾つか又は全てを実行するよう構成されてよい：
１）デジタルカウンタ２１０を表すＮビットのワードを夫々の回路から読み出し、ワードをインクリメント及び／又はデクリメントし、列読出ライン１８５上で信号により伝えられる情報に基づきワードをデジタルカウンタ２１０に書き戻す；
２）スナップショット事象の間、Ｎビットのワードをデジタルカウンタ２１０から読み出し、ワードをスナップショット値として隣接するメモリ位置へ書き込む；
３）他のデジタル信号プロセッシング事象を実行する；且つ／あるいは
４）スナップショットレジスタの値を読み出し、値をＲＯＩＣに関連する出力部へ転送する（すなわち、ピクセル値を読み出す）。

上記のステップは、読出中積分アーキテクチャを実施する。読出中積分アーキテクチャにおいて、夫々のピクセルについて、メモリ位置、すなわち、デジタルカウンタ２１０を記憶する第１の位置及びスナップショット値を記憶する第２の位置の２つの組が存在する。代替的に、積分後読出（integrate-then-read）アーキテクチャにおいて、デジタルカウンタ２１０の値を交互のメモリ位置へ転送するのではなく、デジタルカウンタ値は、ＲＯＩＣに関連する出力部へ転送されてよい。そのような配置は、唯１つの記憶位置が夫々のピクセルのデジタルカウンタ２１０に必要とされるので、全体のメモリサイズをおおよそ半分に低減する。

一実施形態に従って、デジタルピクセルのデジタルカウンタ２１０（及び任意に他のデジタルアスペクト又は回路）をアナログアレイから除去し分離し、代わりにデジタルカウンタ２１０を別個のデジタル構造において実装することによって、上述されたように、多数の異なるレイアウトを適応させることができるＳＲＡＭ又はレジスタファイルを用いて、面積効率及び費用における有意な改善が達成され得る。例えば、デジタルカウンタ２１０及びレジスタを形成する回路の面積効率は、レイアウトアスペクト比及び全体密度の両方に関して、大いに増大し得る。このような密度における大いなる増大は、より古く且つより安価な技術がＲＯＩＣを形成するのに使用されることを可能にする。例えば、密度の改善は、実効ピクセルサイズが改善され、同時に、より古い技術が使用され得るほど十分であり得る。よって、例えば、１８０ｎｍ技術は、１２ミクロンのピクセルピッチを形成するために使用されてよく、１８０ｎｍ技術が、（例えば）３２ｎｍ技術を用いて形成されたデジタルピクセルと直接に張り合うことを可能にする。そのような場合に、ＮＲＥ費用優位は飛躍的であり、例えば、８倍又は１６倍であり得る。

図６を参照すると、一実施形態において、撮像システムは、複数の、列又は行に基づくアナログーデジタル変換器（ＡＤＣ）３４０を更に含む。ＡＤＣ３４０は、夫々のフレームの終わりに夫々のデジタルピクセル１９０の積分容量素子１１５に残されている残留電圧をデジタル化するために使用されてよい。残留電圧がサンプル・アンド・ホールドキャパシタ３１０へ転送される場合は、次いで、ラインごとに、サンプル・アンド・ホールドキャパシタ電圧は、列読出ライン３３５上に、そして、アナログ信号からデジタル値（図示されるように、ＤａｔａＯｕｔ［Ｍ］における出力）への変換のためにＡＤＣ３４０のうちの１つに駆動され得る。電圧転送回路３２０は、サンプル・アンド・ホールドイネーブル信号（ＳＨｅｎａｂｌｅ）に応答して電圧をサンプル・アンド・ホールドキャパシタ３１０に転送するために使用されてよい。第２の電圧転送回路３２５は、サンプル・アンド・ホールド出力信号（ＳＨｏｕｔｐｕｔ）に応答して電圧をサンプル・アンド・ホールドキャパシタ３１０から列読出ライン３３５上に出力するために使用されてよい。バッファ３４５は、図６に示されるように、列読出ライン３３５とＡＤＣ３４０との間に結合されてよい。図６の回路は、読出中積分アーキテクチャを作り出す。撮像装置設計の技術において通常の知識を有する者（つまり、当業者）によって認識されるであろうように、本開示の利点を鑑み、読出後積分アーキテクチャは、電圧転送回路３２０及びサンプル・アンド・ホールドキャパシタ３１０を除去し、容量素子１１５における残留電圧を電圧転送回路３２５を介して列転送ライン３３５へ直接に運ぶことによって、達成され得る。同じく当業者によって認識されるであろうように、上記の場合において、電圧転送は、電荷転送により置換されてよく、そのような転換は、本発明の全体の機能又は動作に実質的に影響を及ぼさない。

上述されたように、アナログアレイにおけるピクセルは、列及び行において配置されてよい。一例において、ピクセルの各列は、対応する、列に基づくＡＤＣ３４０へ結合され、このＡＤＣ３４０が残留電圧をデジタル化する。なお、異なる回路トポロジが上記の機能を実行するために使用されてよいこと、更には、ＡＤＣ３４０が異なる列の間で時分割方式により使用されてよい（例えば、ＡＤＣ３４０の１つが、複数の異なるピクセル列又は行に使用されてよい。）ことが理解されるであろう。一実施形態において、ＡＤＣ３４０はＲＯＩＣに位置付けられる。

図７乃至１１は、再分配されたデジタルピクセルの様々な態様及び例の動作を更に例示及び説明するブロック及びタイミング図である。

図７は、左側にある単一のアナログピクセルの構成要素（光検出器１０５、直接注入ゲート１２０、積分容量素子１１５、サンプル・アンド・ホールドキャパシタ３１０、及びユニットセルフロントエンド（ＵＣＦＥ）（Unit Cell Front End）回路４１０を含む。）と、中央にある列ＡＤＣ回路（Ｃｏｌ ＡＤＣ）３４０及び列デジタル（Ｃｏｌ Ｄｉｇｉｔａｌ）４２０と、右側にあるデジタルミラーアレイ２３０（例えば、集合ＳＲＡＭであってよい。）とを表す。積分容量素子１１５における電圧は、図８に表されるように、光検出器１０５からの光電流に応答して増大する（トレース４１５は、積分容量素子１１５における電圧Ｖｉｎｔを表す。）。この構成は、例えば、長波長赤外線（ＬＷＩＲ）束及びＨｇＣｄＴｅ検出器にうまく適する点が留意されるべきである。なお、他の波長について、他の配置がより最適であり得る。例えば、異なる検出器アレイは、反対の配置においてバイアスをかけられてよく、積分容量素子１１５における積分電圧へ、仮想接地に対して減少し、次いで増大する。

周期的に、クロック信号は、ピクセル単位で、行単位で、列単位で、又はそれらの何らかの組み合わせごとに、ＵＣＦＥ回路４１０を呼び出す。積分容量素子１１５における電圧が閾値を超える場合は、２つの事象が起こってよい。最初に、厳密な電荷減算のような、電荷除去事象２２５がＵＣＦＥ４１０によって引き起こされ、上述されたように、電荷素量を積分容量素子１１５から除去する。加えて、ＵＣＦＥ４１０の出力は、電荷除去事象２２５が起こったことを列デジタル回路４２０に知らせるよう列サンプルライン１８５上で論理値をアサートするためにクロックによって（適切な時点で）有効にされる。フレーム期間の終わりに、残留電圧は、図８における波形の右手側において４３５で指定されるように、積分容量素子１１５に残存してよい。

図９を参照すると、電荷除去事象２２５が起こり、そのような事象が起きたことが列デジタル回路４２０に知らされる場合に、列デジタル回路４２０（一実施形態において分散される。）は、上述されたようにＳＲＡＭ又はレジスタファイルにおいてビットとして記憶されたカウンタ値を読み出し、値を“１”だけインクリメントし、その値を矢印４４５によって示されるようにＳＲＡＭ又はレジスタファイルに書き戻してよい。他の例において、グレイコード又は線形フィードバックシフトレジスタ（ＬＦＳＲ）符号化のような代替のカウントシーケンスが実施されてよい。加えて、処理において、他の動作が実行されてよく、例えば、“ピクセル内”デジタルプロセッシングを実行するメカニズムとしてデクリメント又は（他の仮想ピクセル位置へ）シフトする。

図１０を参照すると、読出中積分を達成する一実施形態において、フレーム期間の終わりに、ストローブ又はクロックは、夫々のピクセルＵＣＦＥ４１０に、積分容量素子１１５からの値をサンプル・アンド・ホールドキャパシタ３１０にコピー又は転送させて、積分容量素子の残留電圧を保持する。同時に、又は略同時に、列デジタル回路４２０は、矢印４６５によって示されるように、カウンタ値（ＳＲＡＭ又はレジスタファイルに含まれる。）をスナップショット位置（同じくＳＲＡＭ又はレジスタファイルにある。）にコピーする。幾つかの実施において、全てのＳＲＡＭ又はレジスタファイルのカウンタ位置をそれらの対応するスナップショット位置に同時にコピーしようと試みることは、好ましくないことがあり、そのような動作は、追加の回路及び面積を必要とすることがあり、デジタルメモリ２３０の使用の価値を低下させ得る。然るに、一実施形態において、ＳＲＡＭ又はレジスタファイルのビットは、例えば、１６といった何らかの適当な数量においてクラスタ化される。加えて、コピー又は転送の動作は、転送が順次に実行されるように、同数、例えば、１６のクロックサイクルを必要としてよい。一実施形態において、それらの１６のサイクルは、スナップショット事象の存続期間を可能な限り短いままとするように、可能な限り直ぐ近くにある。以下で更に論じられるように、このようにＳＲＡＭ又はレジスタファイル（又は他のストレージ）をクラスタ化することには、多くの他の利点が存在し得る。

図１１を参照すると、一実施形態において、サンプル・アンド・ホールドキャパシタ３１０の値及びスナップショットデジタル値は、出力ビデオストリーム４５０を形成するよう、ライン単位で、次いで列単位で読み出される。サンプル・アンド・ホールドキャパシタ３１０の値がライン３３５上で読み出されると（矢印４７５によって表される。）、列に基づくＡＤＣ３４０は、残留電圧を２進値に変換する。その後に、ＡＤＣの値及び記憶されているスナップショット値は、例えば、ピクセルごとに、結合され、ビデオ出力チャネル４５０において送信され、そして、デジタルフォーマッタ４６０によって符号化形式においてフォーマットされてよい（例えば、８ｂ１０ｂ）。

デジタルカウンタ２１０及びスナップショットレジスタのためのＳＲＡＭ又はレジスタファイルストレージ、並びに撮像システムのデジタルプロセッシング回路を構成するために使用され得る多くの回路トポロジが存在する。ＳＲＡＭ又はレジスタファイルは、ＦＰＡアレイ１９５におけるピクセルの１つの行及び少なくとも１つの列に付随してよい。一実施形態において、回路は、１６論理列幅によるＮビット深の配置を含む。ＳＲＡＭワードライン高さは、代替的に、６論理列に２ワード（例えば、デジタルカウンタのための１ワード及びスナップショットレジスタのための１ワード）を乗じた結果である３２ワードであってよい。デジタル回路を実施するために使用される回路は、デジタルカウンタ及びスナップショットレジスタを含むデジタルストレージの１行×１６列の配置を含んでよい。例えば、デジタルカウンタ及びスナップショットレジスタは、９ビット幅（すなわち、Ｎ＝９ビット）のブロックに配置される。ブロックは、１６列を単位として、何らかの所望の数の行を構成するようスタックされてよく、ブロックは、クロック及び他のデータ信号が自由にそれらを行き来することを可能にするようアライメントされてよい。あらゆる数のブロックが、所望の数の列を達成するよう互いに隣接して置かれてよい。他の行及び列サイズ配置が可能であり、且つ、行及び列の機能は入れ替えられてよいことが理解されるであろう。

上述されたように、ＳＲＡＭ又はレジスタファイルの配置は、ハイブリッド化されたピクセルを適合させるために物理的に制限されない。更に、より大きいデジタルワード（例えば、１３ビット）が、ＳＲＡＭのためにＲＯＩＣにおいてより広い面積を用いることによって形成され得る。一実施形態において、撮像システムＲＯＩＣのサイズは、例えば、おおよそ３１ミリメートル×２５ミリメートルであってよい。

撮像システムのデジタル回路の少なくとも一部を実施するための、ＳＲＡＭ及び／又はレジスタファイルのようなデジタルメモリの使用の更なる利点は、デジタルメモリにおける点欠陥を補償又は解消して、撮像システムのロバスト性を改善するために使用され得る様々なメカニズムが存在することである。ＳＲＡＭにおける欠陥を補償する技術の一例は、２０１２年５月５日付けで出願された、“Repair Device and Method for Integrated Circuit Structured Arrays”と題された自己の同時係属米国特許出願第１３／４１１９６７号において記載されている。

このように、態様及び実施形態は、ピクセル内回路が２つの構造、例えば、アナログアレイ及びデジタルメモリに再分配される、デジタルピクセル能力を実施するアーキテクチャを提供する。デジタルメモリは、ＲＯＩＣ上にあってもなくてもよい。アナログアレイは、上述されたように、ピクセルごとに、入力された光電流を量子化する。列に基づくストローブラインは、上述されたように、関連するデジタルカウンタ２１０をインクリメントするよう、量子化事象をデジタルアレイへ運ぶ。一実施形態において、サンプル・アンド・ホールドキャパシタ３１０がアナログアレイに加えられてよく、更なる列に基づくアナログ−デジタル変換器３４０は、システムのダイナミックレンジを広げるために使用されてよい。上記の実施形態は、スナップショット及び“読出中積分”動作を実施する。しかしながら、他のモードの動作及び構成も実施されてよい。対象及び実施形態は、デジタルカウンタ２１０のようなデジタル機能を隣接する又はチップ外の領域に移動させることによって実効回路密度を増大させることを含め、上述されたように、多数の利点を提供することができる。一実施形態において、全体のデジタルカウンタ機能は、上述されたように、ピクセルのアナログ区域から除去され、デジタルアレイにおいて実装される。他の実施形態において、“サブカウンタ”が、“プレスケーラ”を提供するよう、比較的少ないフィットを含んでピクセル内で実装されてよい。サブカウンタは、例えば、１ビット、２ビット又は３ビットといった小さいビットのカウンタであるから、ピクセル内で多くの面積を使い尽くさず、一方、より大きい（例えば、１２ビット又は１６ビット）デジタルカウンタ２１０は、ピクセル外に移動され、上述されたように、デジタルメモリ２３０を用いて実施される。然るに、サブカウンタを含む実施形態でさえ、従来のデジタルピクセルに対する有意なサイズ及び／又は密度の改善を達成することができる。

本発明の少なくとも一実施形態の幾つかの態様を先に記載してきたが、当然に、様々な代替、変更及び改善が当業者に容易に想到可能であろう。そのような代替、変更及び改善は、本開示の部分であるよう意図され、本発明の適用範囲内にあるよう意図される。然るに、先の記載及び図面は、単に、一例である。

Claims (21)

1. ピクセルセルのアレイと、
   複数のアナログ−デジタル変換器と、
   前記ピクセルセルのアレイから物理的に離れて配置され且つ該ピクセルセルのアレイへ結合される複数のデジタルメモリ素子に含まれる対応する複数のデジタルカウンタと
   を有し、
   前記ピクセルセルの夫々は、
   光電流を受けるよう構成される入力部と、
   前記入力部へ結合され、前記光電流から電荷を蓄積するよう構成される蓄電デバイスと、
   前記蓄電デバイスへ結合され、前記電荷をアナログ量子化事象信号へ変換するよう構成される量子化回路と
   を有し、
   前記複数のアナログ−デジタル変換器の夫々は、入力部及び出力部を備え、前記複数のアナログ−デジタル変換器の夫々は、その入力部を介して前記ピクセルセルのうちの少なくとも１つの前記蓄電デバイスへ結合され、夫々の蓄電デバイスにおける残留電荷をデジタル２進値に変換するよう構成され、
   前記デジタルカウンタの夫々は、前記ピクセルセルのうちの夫々１つと関連して該夫々１つと通信し、前記ピクセルセルのうちの前記少なくとも１つから前記アナログ量子化事象信号を受信することに応答して、前記ピクセルセルのうちの前記夫々１つから前記アナログ量子化事象信号を受信することに応答してデジタルカウンタ値をインクリメントして記憶するよう構成される、
   撮像システム。
2. 前記ピクセルセルのアレイを含む読出集積回路チップを更に有する
   請求項１に記載の撮像システム。
3. 前記複数のデジタルメモリ素子は、前記読出集積回路チップに隣接して配置される、
   請求項２に記載の撮像システム。
4. 前記読出集積回路チップは、前記ピクセルセルのアレイを含む第１の部分と、該第１の部分とは異なる第２の部分とを備え、該第２の部分は、前記複数のデジタルメモリ素子を含む、
   請求項２に記載の撮像システム。
5. 前記ピクセルセルの夫々は、衝突する光に応答して前記光電流を生成するよう構成される光検出器を更に有し、
   前記デジタルカウンタ値は、前記ピクセルセルのうちの夫々１つの前記光検出器に衝突する光の強さに対応する、
   請求項２に記載の撮像システム。
6. 前記読出集積回路チップへハイブリッド化される光検出器のアレイを更に有し、
   夫々の光検出器は、前記ピクセルセルのアレイのうちの対応するピクセルセルに関連する、
   請求項２に記載の撮像システム。
7. 前記複数のデジタルメモリ素子は、静的ランダムアクセスメモリ及びレジスタファイルのうちの少なくとも１つを含む、
   請求項１に記載の撮像システム。
8. 複数のストローブラインを更に有し、該複数のストローブラインの夫々は、前記ピクセルセルのうちの少なくとも１つの前記量子化回路へ結合され、当該ストローブラインが結合されている前記量子化回路へ周期的な時間インターバルでストローブ信号を送信するよう構成される、
   請求項１に記載の撮像システム。
9. 前記量子化回路は、前記ストローブ信号を受信することに応答して、前記蓄電デバイスにおける前記電荷が所定の閾値を超えるかどうかを決定するよう構成される、
   請求項８に記載の撮像システム。
10. 前記量子化回路は更に、前記蓄電デバイスにおける前記電荷が前記所定の閾値を超えると決定することに応答して、前記アナログ量子化事象信号を生成するよう構成される、
    請求項９に記載の撮像システム。
11. 前記蓄電デバイスはキャパシタであり、
    前記量子化回路は、前記キャパシタへ結合される電荷除去回路を含む、
    請求項１に記載の撮像システム。
12. 前記複数のアナログ−デジタル変換器のうちの少なくとも１つからの前記デジタル２進値と、前記複数のデジタルカウンタのうちの少なくとも１つからの前記デジタルカウンタ値とを出力ビデオフレームの少なくとも１つのピクセルに変換するよう構成されるデジタルフォーマッタを更に有する
    請求項１に記載の撮像システム。
13. ピクセルセルのアレイにおける複数のピクセルの夫々について、当該ピクセルによって生成された電荷を、夫々のピクセルに付随する複数の蓄電デバイスの１つにおいて蓄えるステップと、
    夫々の前記蓄電デバイスにおける蓄積された電荷が所定の閾値を超えるかどうかを周期的に決定するステップと、
    夫々の前記蓄電デバイスにおける前記蓄積された電荷が前記所定の閾値を超えると決定することに応答して、夫々の前記蓄電デバイスにおいて蓄えられている前記電荷を所定の電荷減少量だけ低減し、デジタルカウンタにおいて蓄えられ且つ夫々のピクセルに関連する複数のデジタルカウンタ値のうちの１つをインクリメントするステップであって、前記デジタルカウンタ値は、前記ピクセルセルのアレイから物理的に離れて配置され且つ該ピクセルセルのアレイへ結合されて前記ピクセルのアレイと通信する複数のデジタルメモリ素子に含まれる、ステップと、
    前記複数のピクセルの夫々の前記蓄電デバイスにおける残留電荷をアナログ信号へ周期的に変換するステップと、
    夫々のピクセルからの前記アナログ信号を複数のアナログ−デジタル変換器の１つにより夫々のデジタル２進値へ変換するステップであって、前記複数のアナログ−デジタル変換器の夫々は、入力部及び出力部を備え、前記複数のアナログ−デジタル変換器の夫々は、その入力部を介して前記複数のピクセルのうちの対応する１つの夫々の前記蓄電デバイスへ結合される、ステップと
    を有する画像検出方法。
14. 夫々の前記デジタルカウンタ値及び夫々の前記デジタル２進値のうちの少なくとも１つを出力ビデオフレームにおける複数のピクセルのうちの１つに変換するステップを更に有する
    請求項１３に記載の画像検出方法。
15. 前記出力ビデオフレームを符号化するステップを更に有する
    請求項１４に記載の画像検出方法。
16. 前記ピクセルセルのアレイを含む読出集積回路チップを設けるステップを更に有する
    請求項１３に記載の画像検出方法。
17. 前記読出集積回路チップから離れたチップ上に前記複数のデジタルメモリ素子を設けるステップを更に有する
    請求項１６に記載の画像検出方法。
18. 前記読出集積回路チップの第１の部分に前記ピクセルセルのアレイを設けるステップと、
    前記第１の部分とは異なる前記読出集積回路チップの第２の部分に前記複数のデジタルメモリ素子を設けるステップと
    を更に有する請求項１６に記載の画像検出方法。
19. 夫々の前記蓄電デバイスにおける蓄積された電荷が所定の閾値を超えるかどうかを周期的に決定するステップは、複数のクロックサイクルにわたって前記複数のピクセルの夫々について実行される、
    請求項１３に記載の画像検出方法。
20. 夫々のピクセルは、光検出器を有し、
    当該方法は、夫々のピクセルについて、前記光検出器に衝突する放射線に応答して前記電荷を生成するステップを有する、
    請求項１３に記載の画像検出方法。
21. 基板上にピクセルセルのアレイを配置するステップと、
    前記基板上に、前記ピクセルセルのアレイに隣接して、メモリ素子のアレイを配置するステップと、
    前記基板上に、複数のアナログ−デジタル変換回路を配置するステップと
    を有し、
    夫々のピクセルセルは、光検出器と、該光検出器へ結合されるキャパシタと、該キャパシタへ結合される比較器とを含み、
    夫々のメモリ素子は、カウンタと、該カウンタへ結合される蓄積デバイスとを含み、
    前記複数のアナログ−デジタル変換回路の夫々は、入力部及び出力部を備え、前記複数のアナログ−デジタル変換回路の夫々は、その入力部を介して前記ピクセルセルのうちの少なくとも１つの前記キャパシタへ結合され、夫々の前記蓄積デバイスにおける残留電荷をデジタル２進値に変換するよう構成される、
    読出集積回路チップの製造方法。

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