JP5862538B2 - Pwm制御装置 - Google Patents
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Description
(数1) Uj=s〈ΣDk−1+(j−1)×α0〉×360°、(但し、s〈x〉は、xの小数部。Σは、kが2〜jまでの和。α0は、互いに隣接するPWM信号のONパルスの間隔または重なり期間の周期に対する比率で、−1<α0<1で、一定の値。)に設定されてなる構成を採用する。
(数2) α0=(1−n×D0)/nに設定されてなり、n×D0>1の時には、数式1による位相の定式化で、前記α0が、
(数3) α0=−(n×D0−1)/nに設定されてなることが好ましい。
(数1) Uj=s〈ΣDk−1+(j−1)×α0〉×360°、(但し、s〈x〉は、xの小数部。Σは、kが2〜jまでの和。α0は、互いに隣接するPWM信号のONパルスの間隔または重なり期間の周期に対する比率で、−1<α0<1で、一定の値。)
に設定する。
(数2) α0=(1−n×D0)/n
に設定する。図8(a)の例では、n=4で、D0=0.2であり、数式2より、α0=0.05となり、18°の位相間隔に相当する。
(数3) α0=−(n×D0−1)/n
に設定する。図8(b)の例では、n=4で、D0=0.3であり、数式3より、α0=−0.05となり、−18°の位相間隔に相当する。
通電パターンを変化させる場合において、上記のように通電を継続するPWM信号がある場合には、該PWM信号を基準にすることで、他のPWM信号の位相設定を1周期内で完了することができる。
Qa〜Qd SW素子
Sa〜Sd PWM信号
1 マイクロコンピュータ(マイコン)
La〜Ld 負荷
QX 共通スイッチング素子(共通SW素子)
Claims (10)
- N個(N≧2)の負荷が、電源とグランドの間に並列接続され、
同時に通電する前記負荷の組合せを変えながら、各負荷にそれぞれ接続されたスイッチング素子(以下、SW素子と略記)を、共通する周期を持ったそれぞれのPWM信号でON/OFFし、
前記PWM信号のデューティ比(パルス幅)で、前記負荷に供給する電流を制御するPWM制御装置であって、
前記組合せ毎に、該組合せを構成する前記PWM信号の前記周期内における立ち上りまたは立ち下りの位相が設定され、
前記組合せにおいて、
前記周期内の任意の時刻で同時にONするSW素子の数が最小となるように、前記PWM信号の位相が設定され、
前記組合せを構成する負荷をn個(2≦n≦N)とした時、該組合せを構成するPWM信号のいずれか1つを基準のPWM信号S1として選択し、
前記PWM信号S1のデューティ比をD 1 とし、残りのPWM信号Sj(j=2,・・・,n)のデューティ比をD j として、
前記PWM信号S1の立ち上りの位相U 1 を0°とした時、
前記PWM信号Sjの立ち上りの位相U j が、
(数1) U j =s〈ΣD k−1 +(j−1)×α0〉×360°、(但し、s〈x〉は、xの小数部。Σは、kが2〜jまでの和。α0は、互いに隣接するPWM信号のONパルスの間隔または重なり期間の周期に対する比率で、−1<α0<1で、一定の値。)に設定されてなることを特徴とするPWM制御装置。 - N個(N≧2)の負荷が、電源とグランドの間に並列接続され、
同時に通電する前記負荷の組合せを変えながら、各負荷にそれぞれ接続されたスイッチング素子(以下、SW素子と略記)を、共通する周期を持ったそれぞれのPWM信号でON/OFFし、
前記PWM信号のデューティ比(パルス幅)で、前記負荷に供給する電流を制御するPWM制御装置であって、
前記組合せ毎に、該組合せを構成する前記PWM信号の前記周期内における立ち上りまたは立ち下りの位相が設定され、
前記組合せを変更する場合において、
変更の前後で通電を継続する負荷が有る場合には、該負荷のPWM信号を基準にして、変更後の組合せにおける残りのPWM信号の立ち上りまたは立ち下りの位相を設定することを特徴とするPWM制御装置。 - 前記N個の負荷への通電を一括してON/OFFする一つの共通スイッチング素子が、前記N個の負荷とグランド間または前記N個の負荷と電源間に挿入されてなることを特徴とする請求項2に記載のPWM制御装置。
- N個(N≧2)の負荷が、電源とグランドの間に並列接続され、
同時に通電する前記負荷の組合せを変えながら、各負荷にそれぞれ接続されたスイッチング素子(以下、SW素子と略記)を、共通する周期を持ったそれぞれのPWM信号でON/OFFし、
前記PWM信号のデューティ比(パルス幅)で、前記負荷に供給する電流を制御するPWM制御装置であって、
前記組合せ毎に、該組合せを構成する前記PWM信号の前記周期内における立ち上りまたは立ち下りの位相が設定され、
前記N個の負荷への通電を一括してON/OFFする一つの共通スイッチング素子が、前記N個の負荷とグランド間または前記N個の負荷と電源間に挿入されてなることを特徴とするPWM制御装置。 - 前記組合せにおいて、
前記周期内の任意の時刻で同時にONするSW素子の数が最小となるように、前記PWM信号の位相が設定されてなることを特徴とする請求項2〜4のいずれか一項に記載のPWM制御装置。 - 前記組合せを構成する負荷をn個(2≦n≦N)とした時、該組合せを構成するPWM信号のいずれか1つを基準のPWM信号S1として選択し、
前記PWM信号S1のデューティ比をD1とし、残りのPWM信号Sj(j=2,・・・,n)のデューティ比をDjとして、
前記PWM信号S1の立ち上りの位相U1を0°とした時、
前記PWM信号Sjの立ち上りの位相Ujが、
(数1) Uj=s〈ΣDk−1+(j−1)×α0〉×360°、(但し、s〈x〉は、xの小数部。Σは、kが2〜jまでの和。α0は、互いに隣接するPWM信号のONパルスの間隔または重なり期間の周期に対する比率で、−1<α0<1で、一定の値。)に設定されてなることを特徴とする請求項5に記載のPWM制御装置。 - 前記α0が、0に設定されてなることを特徴とする請求項1または請求項6に記載のPWM制御装置。
- 前記組合せを構成するPWM信号のデューティ比D1〜Dnが、一定の値D0である場合において、
n×D0≦1の時には、前記α0が、
(数2) α0=(1−n×D0)/n
に設定されてなり、
n×D0>1の時には、前記α0が、
(数3) α0=−(n×D0−1)/n
に設定されてなることを特徴とする請求項1または請求項6に記載のPWM制御装置。 - 前記Nが、3以上であることを特徴とする請求項1〜8のいずれか一項に記載のPWM制御装置。
- 前記組合せにおいて、
前記立ち上りまたは立ち下りの位相が、前記周期内で、互いに異なる値に設定されてなることを特徴とする請求項1〜9のいずれか一項に記載のPWM制御装置。
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