JP5861346B2 - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor device Download PDFInfo
- Publication number
- JP5861346B2 JP5861346B2 JP2011202047A JP2011202047A JP5861346B2 JP 5861346 B2 JP5861346 B2 JP 5861346B2 JP 2011202047 A JP2011202047 A JP 2011202047A JP 2011202047 A JP2011202047 A JP 2011202047A JP 5861346 B2 JP5861346 B2 JP 5861346B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- region
- dummy
- electrode
- recess
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 97
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 238000005498 polishing Methods 0.000 claims description 117
- 238000000034 method Methods 0.000 claims description 100
- 239000000758 substrate Substances 0.000 claims description 99
- 239000004020 conductor Substances 0.000 claims description 90
- 230000015572 biosynthetic process Effects 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 27
- 238000002955 isolation Methods 0.000 claims description 12
- 230000000149 penetrating effect Effects 0.000 claims description 11
- 230000002209 hydrophobic effect Effects 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 description 89
- 229910052751 metal Inorganic materials 0.000 description 55
- 239000002184 metal Substances 0.000 description 55
- 230000004888 barrier function Effects 0.000 description 51
- 239000010410 layer Substances 0.000 description 41
- 239000003795 chemical substances by application Substances 0.000 description 22
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 13
- 239000010949 copper Substances 0.000 description 11
- 239000000126 substance Substances 0.000 description 11
- 239000006061 abrasive grain Substances 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 239000007789 gas Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000002994 raw material Substances 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 8
- 230000035515 penetration Effects 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000004380 ashing Methods 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 239000007800 oxidant agent Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000012495 reaction gas Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 239000008119 colloidal silica Substances 0.000 description 3
- 125000000524 functional group Chemical group 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- POFFJVRXOKDESI-UHFFFAOYSA-N 1,3,5,7-tetraoxa-4-silaspiro[3.3]heptane-2,6-dione Chemical compound O1C(=O)O[Si]21OC(=O)O2 POFFJVRXOKDESI-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000003082 abrasive agent Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- ROOXNKNUYICQNP-UHFFFAOYSA-N ammonium persulfate Chemical compound [NH4+].[NH4+].[O-]S(=O)(=O)OOS([O-])(=O)=O ROOXNKNUYICQNP-UHFFFAOYSA-N 0.000 description 2
- QRUDEWIWKLJBPS-UHFFFAOYSA-N benzotriazole Chemical compound C1=CC=C2N[N][N]C2=C1 QRUDEWIWKLJBPS-UHFFFAOYSA-N 0.000 description 2
- 239000012964 benzotriazole Substances 0.000 description 2
- 239000002738 chelating agent Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910021485 fumed silica Inorganic materials 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- UIUXUFNYAYAMOE-UHFFFAOYSA-N methylsilane Chemical compound [SiH3]C UIUXUFNYAYAMOE-UHFFFAOYSA-N 0.000 description 2
- 239000003607 modifier Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- CXQXSVUQTKDNFP-UHFFFAOYSA-N octamethyltrisiloxane Chemical compound C[Si](C)(C)O[Si](C)(C)O[Si](C)(C)C CXQXSVUQTKDNFP-UHFFFAOYSA-N 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052702 rhenium Inorganic materials 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000004094 surface-active agent Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052720 vanadium Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- WRIDQFICGBMAFQ-UHFFFAOYSA-N (E)-8-Octadecenoic acid Natural products CCCCCCCCCC=CCCCCCCC(O)=O WRIDQFICGBMAFQ-UHFFFAOYSA-N 0.000 description 1
- BJEPYKJPYRNKOW-REOHCLBHSA-N (S)-malic acid Chemical compound OC(=O)[C@@H](O)CC(O)=O BJEPYKJPYRNKOW-REOHCLBHSA-N 0.000 description 1
- WZJUBBHODHNQPW-UHFFFAOYSA-N 2,4,6,8-tetramethyl-1,3,5,7,2$l^{3},4$l^{3},6$l^{3},8$l^{3}-tetraoxatetrasilocane Chemical compound C[Si]1O[Si](C)O[Si](C)O[Si](C)O1 WZJUBBHODHNQPW-UHFFFAOYSA-N 0.000 description 1
- LQJBNNIYVWPHFW-UHFFFAOYSA-N 20:1omega9c fatty acid Natural products CCCCCCCCCCC=CCCCCCCCC(O)=O LQJBNNIYVWPHFW-UHFFFAOYSA-N 0.000 description 1
- QSBYPNXLFMSGKH-UHFFFAOYSA-N 9-Heptadecensaeure Natural products CCCCCCCC=CCCCCCCCC(O)=O QSBYPNXLFMSGKH-UHFFFAOYSA-N 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- 229910052684 Cerium Inorganic materials 0.000 description 1
- 241000243321 Cnidaria Species 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- ZQPPMHVWECSIRJ-UHFFFAOYSA-N Oleic acid Natural products CCCCCCCCC=CCCCCCCCC(O)=O ZQPPMHVWECSIRJ-UHFFFAOYSA-N 0.000 description 1
- 239000005642 Oleic acid Substances 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 101100107923 Vitis labrusca AMAT gene Proteins 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- BJEPYKJPYRNKOW-UHFFFAOYSA-N alpha-hydroxysuccinic acid Natural products OC(=O)C(O)CC(O)=O BJEPYKJPYRNKOW-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 229910001870 ammonium persulfate Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 239000005441 aurora Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 229910000420 cerium oxide Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- UMQOSQJMIIITHA-UHFFFAOYSA-N cyclohexylsilane Chemical compound [SiH3]C1CCCCC1 UMQOSQJMIIITHA-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- AONDIGWFVXEZGD-UHFFFAOYSA-N diacetyloxy(methyl)silicon Chemical compound CC(=O)O[Si](C)OC(C)=O AONDIGWFVXEZGD-UHFFFAOYSA-N 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- GAURFLBIDLSLQU-UHFFFAOYSA-N diethoxy(methyl)silicon Chemical compound CCO[Si](C)OCC GAURFLBIDLSLQU-UHFFFAOYSA-N 0.000 description 1
- ZXPDYFSTVHQQOI-UHFFFAOYSA-N diethoxysilane Chemical compound CCO[SiH2]OCC ZXPDYFSTVHQQOI-UHFFFAOYSA-N 0.000 description 1
- UCXUKTLCVSGCNR-UHFFFAOYSA-N diethylsilane Chemical compound CC[SiH2]CC UCXUKTLCVSGCNR-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- JJQZDUKDJDQPMQ-UHFFFAOYSA-N dimethoxy(dimethyl)silane Chemical compound CO[Si](C)(C)OC JJQZDUKDJDQPMQ-UHFFFAOYSA-N 0.000 description 1
- YYLGKUPAFFKGRQ-UHFFFAOYSA-N dimethyldiethoxysilane Chemical compound CCO[Si](C)(C)OCC YYLGKUPAFFKGRQ-UHFFFAOYSA-N 0.000 description 1
- UBHZUDXTHNMNLD-UHFFFAOYSA-N dimethylsilane Chemical compound C[SiH2]C UBHZUDXTHNMNLD-UHFFFAOYSA-N 0.000 description 1
- 239000002270 dispersing agent Substances 0.000 description 1
- JTGAUXSVQKWNHO-UHFFFAOYSA-N ditert-butylsilicon Chemical compound CC(C)(C)[Si]C(C)(C)C JTGAUXSVQKWNHO-UHFFFAOYSA-N 0.000 description 1
- DRUOQOFQRYFQGB-UHFFFAOYSA-N ethoxy(dimethyl)silicon Chemical compound CCO[Si](C)C DRUOQOFQRYFQGB-UHFFFAOYSA-N 0.000 description 1
- KCWYOFZQRFCIIE-UHFFFAOYSA-N ethylsilane Chemical compound CC[SiH3] KCWYOFZQRFCIIE-UHFFFAOYSA-N 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- HTDJPCNNEPUOOQ-UHFFFAOYSA-N hexamethylcyclotrisiloxane Chemical compound C[Si]1(C)O[Si](C)(C)O[Si](C)(C)O1 HTDJPCNNEPUOOQ-UHFFFAOYSA-N 0.000 description 1
- UQEAIHBTYFGYIE-UHFFFAOYSA-N hexamethyldisiloxane Chemical compound C[Si](C)(C)O[Si](C)(C)C UQEAIHBTYFGYIE-UHFFFAOYSA-N 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- QXJSBBXBKPUZAA-UHFFFAOYSA-N isooleic acid Natural products CCCCCCCC=CCCCCCCCCC(O)=O QXJSBBXBKPUZAA-UHFFFAOYSA-N 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000001630 malic acid Substances 0.000 description 1
- 235000011090 malic acid Nutrition 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- LAQFLZHBVPULPL-UHFFFAOYSA-N methyl(phenyl)silicon Chemical compound C[Si]C1=CC=CC=C1 LAQFLZHBVPULPL-UHFFFAOYSA-N 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000002086 nanomaterial Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- HMMGMWAXVFQUOA-UHFFFAOYSA-N octamethylcyclotetrasiloxane Chemical compound C[Si]1(C)O[Si](C)(C)O[Si](C)(C)O[Si](C)(C)O1 HMMGMWAXVFQUOA-UHFFFAOYSA-N 0.000 description 1
- ZQPPMHVWECSIRJ-KTKRTIGZSA-N oleic acid Chemical compound CCCCCCCC\C=C/CCCCCCCC(O)=O ZQPPMHVWECSIRJ-KTKRTIGZSA-N 0.000 description 1
- 150000001282 organosilanes Chemical class 0.000 description 1
- 125000005375 organosiloxane group Chemical group 0.000 description 1
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000003002 pH adjusting agent Substances 0.000 description 1
- RBCYCMNKVQPXDR-UHFFFAOYSA-N phenoxysilane Chemical compound [SiH3]OC1=CC=CC=C1 RBCYCMNKVQPXDR-UHFFFAOYSA-N 0.000 description 1
- PARWUHTVGZSQPD-UHFFFAOYSA-N phenylsilane Chemical compound [SiH3]C1=CC=CC=C1 PARWUHTVGZSQPD-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000003361 porogen Substances 0.000 description 1
- LOAUVZALPPNFOQ-UHFFFAOYSA-N quinaldic acid Chemical compound C1=CC=CC2=NC(C(=O)O)=CC=C21 LOAUVZALPPNFOQ-UHFFFAOYSA-N 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- UNWUYTNKSRTDDC-UHFFFAOYSA-N tert-butylsilane Chemical compound CC(C)(C)[SiH3] UNWUYTNKSRTDDC-UHFFFAOYSA-N 0.000 description 1
- CZDYPVPMEAXLPK-UHFFFAOYSA-N tetramethylsilane Chemical compound C[Si](C)(C)C CZDYPVPMEAXLPK-UHFFFAOYSA-N 0.000 description 1
- CPUDPFPXCZDNGI-UHFFFAOYSA-N triethoxy(methyl)silane Chemical compound CCO[Si](C)(OCC)OCC CPUDPFPXCZDNGI-UHFFFAOYSA-N 0.000 description 1
- QQQSFSZALRVCSZ-UHFFFAOYSA-N triethoxysilane Chemical compound CCO[SiH](OCC)OCC QQQSFSZALRVCSZ-UHFFFAOYSA-N 0.000 description 1
- OJAJJFGMKAZGRZ-UHFFFAOYSA-N trimethyl(phenoxy)silane Chemical compound C[Si](C)(C)OC1=CC=CC=C1 OJAJJFGMKAZGRZ-UHFFFAOYSA-N 0.000 description 1
- PQDJYEQOELDLCP-UHFFFAOYSA-N trimethylsilane Chemical compound C[SiH](C)C PQDJYEQOELDLCP-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.
近年、ＩＣ（Integrated Circuit）チップを積層した３次元ＩＣが注目されている。３次元ＩＣのチップ間（または、ＩＣチップとパッケージ基板の間）は、ＩＣチップを貫通する電極（以下、貫通電極と呼ぶ）によって接続される。 In recent years, three-dimensional ICs in which IC (Integrated Circuit) chips are stacked have attracted attention. The three-dimensional IC chips (or between the IC chip and the package substrate) are connected by an electrode penetrating the IC chip (hereinafter referred to as a through electrode).
ところで、ＩＣチップの配線は、ダマシン法により形成される。ダマシン法では、まず層間絶縁膜に配線溝を形成し、この配線溝の内部および層間絶縁膜上に導電材（例えば、Ｃｕ）を形成する。その後、層間絶縁膜上の導電材を化学的機械研磨（Chemical Mechanical Polishing）により除去して、配線溝に埋設された埋設配線を形成する。 Incidentally, the wiring of the IC chip is formed by the damascene method. In the damascene method, a wiring groove is first formed in an interlayer insulating film, and a conductive material (for example, Cu) is formed inside the wiring groove and on the interlayer insulating film. Thereafter, the conductive material on the interlayer insulating film is removed by chemical mechanical polishing to form a buried wiring buried in the wiring trench.
この化学的機械研磨は導電材が除去された後も一定期間継続され、層間絶縁膜の上部が一定量除去される。この時、貫通電極の膜内形成領域（層間絶縁膜内の形成領域）と埋設配線が形成された配線領域の撥水性（または、研磨レート）の違いによって、研磨面に窪みが発生する。この窪みの上に層間絶縁膜を形成し次層の埋設配線を形成すると、埋設配線間のショートが起き易くなるという問題が生じる。 This chemical mechanical polishing is continued for a certain period after the conductive material is removed, and a certain amount of the upper portion of the interlayer insulating film is removed. At this time, a recess is generated on the polished surface due to the difference in water repellency (or polishing rate) between the in-film formation region of the through electrode (formation region in the interlayer insulating film) and the wiring region where the embedded wiring is formed. If an interlayer insulating film is formed on this depression and a buried wiring of the next layer is formed, there arises a problem that a short circuit between the buried wirings easily occurs.
上記の問題を解決するために、本製造方法の一観点によれば、半導体素子を有する素子領域と貫通電極が形成される貫通電極領域とを有する基板の上に第１絶縁膜を形成し、前記素子領域上の前記第１絶縁膜に凹部を形成し、前記貫通電極領域上の前記第１絶縁膜にダミー凹部を形成し、前記第１絶縁膜上、前記凹部内、および前記ダミー凹部内に第１導電材を形成し、前記第１導電材および前記第１絶縁膜の上部を研磨して、前記凹部内に導電部を形成すると共に前記ダミー凹部内にダミー導電部を形成し、前記貫通電極領域上の前記第１絶縁膜および前記貫通電極領域をエッチングして前記基板内に至る貫通電極ホールを形成した後、前記貫通電極ホール内に第２導電材を形成し、前記貫通電極ホール内に形成された第２導電材が露出するまで前記基板の裏面を研磨して、前記貫通電極を形成する半導体装置の製造方法が提供される。 In order to solve the above problem, according to one aspect of the present manufacturing method, a first insulating film is formed on a substrate having an element region having a semiconductor element and a through electrode region in which the through electrode is formed, A recess is formed in the first insulating film on the element region, a dummy recess is formed in the first insulating film on the through electrode region, and the first insulating film, in the recess, and in the dummy recess Forming a first conductive material, polishing the upper portion of the first conductive material and the first insulating film, forming a conductive portion in the concave portion and forming a dummy conductive portion in the dummy concave portion, After etching the first insulating film and the through electrode region on the through electrode region to form a through electrode hole reaching the substrate, a second conductive material is formed in the through electrode hole, and the through electrode hole is formed. The second conductive material formed inside is exposed By polishing the back surface of the substrate to, a method of manufacturing a semiconductor device for forming the through electrode.
開示の製造方法によれば、貫通電極を有する半導体装置の製造方法において、埋設導電部間のショートが抑制される。 According to the disclosed manufacturing method, a short circuit between embedded conductive portions is suppressed in a method for manufacturing a semiconductor device having a through electrode.
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the technical scope of the present invention is not limited to these embodiments, but extends to the matters described in the claims and equivalents thereof. Note that, even if the drawings are different, corresponding parts are denoted by the same reference numerals, and description thereof is omitted.
（実施の形態１）
図１乃至１７は、実施の形態１の半導体装置の製造方法を説明する工程断面図である。
(Embodiment 1)
1 to 17 are process cross-sectional views illustrating the method for manufacturing the semiconductor device of the first embodiment.
（１）素子分離絶縁膜および半導体素子の形成工程
（i）ＳＴＩ溝およびダミーＳＴＩ溝の形成工程（図１（ａ）〜図１（ｃ））
まず、ウエハ状の基板（素子未形成基板）２を用意する。基板２は、例えばＳｉ基板又はＳＯＩ（Silicon on Insulator）基板である。
(1) Element isolation insulating film and semiconductor element forming process (i) STI groove and dummy STI groove forming process (FIGS. 1A to 1C)
First, a wafer-like substrate (element-unformed substrate) 2 is prepared. The
図１（ａ）に示しように、基板２には、半導体素子が形成される素子形成領域１０と貫通電極が形成される貫通電極領域１２とが、予め設定されている。貫通電極領域１２には、基板２が除去されて空洞が形成される除去領域２４と、除去領域２４以外の非除去領域２６が設定されている。尚、素子形成領域１０は、基板２の表面内の領域である。貫通電極領域１２は、基板２の表面から内部に至る領域である。この貫通電極領域１２内に、後述する貫通電極の一部が形成される。図１には、水平方向（基板表面に平行な方向）に対する素子形成領域１０の設定範囲が矢印で示されている。貫通電極領域１２についても、同様である。
As shown in FIG. 1A, an
図１（ａ）に示すように、基板２の表面に、例えばＣＶＤ（Chemical Vapor Deposition）法により厚さ３０〜１５０ｎｍの研磨ストッパー膜（例えば、ＳｉＮ膜）４を形成する。
As shown in FIG. 1A, a polishing stopper film (for example, SiN film) 4 having a thickness of 30 to 150 nm is formed on the surface of the
更に、研磨ストッパー膜４の上に、図１（ｂ）に示すように、レジスト膜（例えば、フォトレジスト膜；以下同様）８を形成する。このレジスト膜８に、例えばフォトリソグラフィ技術を用いて、ＳＴＩ(Shallow Trench Isolation)溝に対応する開口部６ａおよびダミーＳＴＩ溝に対応する開口部６ｂを設ける。
Further, a resist film (for example, a photoresist film; the same applies hereinafter) 8 is formed on the
ＳＴＩ溝は、素子形成領域１０に設けられる素子分離絶縁膜用の基板凹部（基板表面の凹部）である。一方、ダミーＳＴＩ溝は、貫通電極領域１２の非除去領域２６に設けられる基板凹部である。
The STI trench is a substrate recess (a recess on the substrate surface) for an element isolation insulating film provided in the
次に、レジスト膜８をマスクとし、ＣＦ４ガスを反応ガスとして研磨ストッパー膜４および基板２をドライエッチングする。その後、レジスト膜８を、例えばアッシングにより除去する。
Next, the polishing
このドライエッチングにより、図１（ｃ）に示すように、素子形成領域１０にＳＴＩ溝１４を形成する。更に、貫通電極領域１２の非除去領域２６に、ダミーＳＴＩ溝１６を形成する。ＳＴＩ溝１４およびダミーＳＴＩ溝１６は、基板２の凹部（基板凹部）である。
By this dry etching, an
尚、ダミーＳＴＩ溝１６は、素子形成領域１０に形成してもよい。むしろ、ＳＴＩ溝の形成密度が低い素子形成領域１０には、ダミーＳＴＩ溝１６を形成することが好ましい。
Note that the
（ii）埋設絶縁膜およびダミー埋設絶縁膜の形成工程（図１（ｄ）〜図２（ｂ））
まず、図１（ｄ）に示すように、研磨ストッパー膜４の上、基板凹部１４の内部、およびダミー基板凹部１６の内部に、例えばＨＤＰ（High Density Plasma）−ＣＶＤ法により絶縁膜１８（以下、埋め込み絶縁膜と呼ぶ）を堆積する。埋め込み絶縁膜１８は、例えば厚さ３００〜１０００ｎｍのＳｉＯ２膜である。
(Ii) Step of forming buried insulating film and dummy buried insulating film (FIGS. 1D to 2B)
First, as shown in FIG. 1D, an insulating film 18 (hereinafter referred to as HDP (High Density Plasma) -CVD method) is formed on the polishing
次に、図２（ａ）に示すように、化学的機械研磨（以下、ＣＭＰと呼ぶ）により、研磨ストッパー膜４が露出するまで埋め込み絶縁膜１８を研磨して、ＳＴＩ溝１４の内部に埋設絶縁膜２０を形成すると共に、ダミーＳＴＩ溝１６の内部にダミー埋設絶縁膜２２を形成する。
Next, as shown in FIG. 2A, the embedded insulating
研磨法としては、例えばロータリ式研磨法を用いることができる（後述する他のＣＭＰについても同様）。研磨剤（研磨スラリ）としては、ヒュームドシリカ等の砥粒にｐｈ調整剤（例えば、水酸化カリウムや水酸化アンモニウム）を加えたＳＴＩ用研磨剤を用いることができる。砥粒は、コロイダルシリカまたは酸化セリウムであっても良い。また、平坦性を向上させるため、研磨剤に界面活性剤を添加しても良い。 As the polishing method, for example, a rotary polishing method can be used (the same applies to other CMP described later). As the polishing agent (polishing slurry), an STI polishing agent in which a ph adjusting agent (for example, potassium hydroxide or ammonium hydroxide) is added to abrasive grains such as fumed silica can be used. The abrasive may be colloidal silica or cerium oxide. In order to improve flatness, a surfactant may be added to the abrasive.
このようなＳＴＩ用研磨剤としては、キャボットマイクロエレクトロニクス社製のＳＳ−２５シリーズ（商品名）、ＤＡナノマテリアルズ社製のＳＴＩ−２１００（商品名）、日立化成社製のＨＳ−８００５シリーズ、同じく日立化成社製のＨＳ−９０００シリーズ（商品名）などがある。 As such STI abrasives, SS-25 series (trade name) manufactured by Cabot Microelectronics, STI-2100 (trade name) manufactured by DA Nanomaterials, HS-8005 series manufactured by Hitachi Chemical Co., Ltd., There is also HS-9000 series (trade name) manufactured by Hitachi Chemical.
次に、図２（ｂ）に示すように、リン酸等のエッチング液を用いて、研磨ストッパー膜４を除去する。このウェットエッチングにより、基板２の表面が露出する。この時、埋設絶縁膜２０とダミー埋設絶縁膜２２は、研磨ストッパー膜４の厚さ分、基板表面から突出する。
Next, as shown in FIG. 2B, the polishing
（iii）半導体素子の形成工程（図２（ｃ））
次に、図２（ｃ）に示すように、埋設絶縁膜２０で囲われた領域に、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ等の半導体素子２８を形成する。この半導体素子２８は、埋設絶縁膜２０により他の半導体素子から電気的に分離される。すなわち、埋設絶縁膜２０は、素子分離絶縁膜である。
(Iii) Semiconductor element formation step (FIG. 2C)
Next, as shown in FIG. 2C, a
一方、図２（ｃ）に示すように、ダミー埋設絶縁膜２２で囲われた領域に、半導体素子は形成されない。すなわちダミー埋設絶縁膜２２は、素子分離絶縁膜としては機能しない。
On the other hand, as shown in FIG. 2C, no semiconductor element is formed in the region surrounded by the dummy buried insulating
以上の工程により、半導体素子２８を有する素子領域１０ａと貫通電極が形成される貫通電極領域１２とを有する基板２ａが形成される。
Through the above steps, the
尚、図面が複雑になるので、図２（ｃ）の左端側の埋設絶縁膜２０に対応する半導体素子は省略されている。しかし、実際には、この領域にも、半導体素子は形成される（以下の図面でも、同様）。
Since the drawing is complicated, a semiconductor element corresponding to the buried insulating
―リーク電流の防止―
図２（ｂ）に示すように、研磨ストッパー膜４を除去した直後の埋設絶縁膜２０およびダミー埋設絶縁膜２２は、基板２の表面から突出する突出部３０ａ、３０ｂを有している。この突出部は、半導体素子２８を形成する工程（例えば、ゲート酸化膜の除去工程）で徐々にエッチングされ、図２（ｃ）に示すように、基板表面と略同じ高さになる。
―Prevention of leakage current―
As shown in FIG. 2B, the buried insulating
埋め込み絶縁膜１８の膜厚や研磨レートは、基板に平行な面内である程度ばらついている。このため、研磨ストッパー膜４上に埋め込み絶縁膜１８が残留しないように、研磨ストッパー膜４が露出した後も、一定期間研磨は継続される。
The film thickness and polishing rate of the buried insulating
図２（ａ）に示すように、素子形成領域１０の研磨ストッパー膜４は、部分的に埋設絶縁膜２０で置換される。埋設絶縁膜２０を形成する埋め込み絶縁膜１８は、研磨ストッパー膜４より研磨され易い。このため、素子形成領域１０上の研磨ストッパー膜４は、無垢の研磨ストッパー膜（埋設絶縁膜２０で部分的に置換されていない研磨ストッパー膜）より研磨され易い。
As shown in FIG. 2A, the polishing
貫通電極領域１２上の研磨ストッパー膜４も、ダミー埋設絶縁膜２２で部分的に置換される。ダミー埋設絶縁膜２２も埋め込み絶縁膜１８で形成されるので、貫通電極領域１２上の研磨ストッパー膜４も研磨され易い。
The polishing
このため実施の形態１によれば、素子形成領域１０上の研磨ストッパー膜４は、埋設絶縁膜２０で部分的に置換されてはいるが、略均一に研磨される。
For this reason, according to the first embodiment, the polishing
図１８は、貫通電極領域１２にダミーＳＴＩ溝１６を設けない場合の問題を説明する工程断面図である。図１８（ａ）〜（ｄ）は、それぞれ図１（ｄ）〜図２（ｃ）に対応している。図１８（ａ）は、ＳＴＩ溝１４が形成された基板の２上に、埋め込み絶縁膜１８が形成された状態を示している。
FIG. 18 is a process cross-sectional view illustrating a problem when the
図１８（ａ）に示すように、貫通電極領域１２にダミーＳＴＩ溝が設けられないと、素子形成領域１０上の研磨ストッパー膜４だけが研磨され易くなる。
As shown in FIG. 18A, if the dummy STI groove is not provided in the through
このため、図１８（ｂ）に示すように、素子形成領域１０上の研磨ストッパー膜４は、貫通電極領域１２上の研磨ストッパー膜４より深く研磨される。この時、埋設絶縁膜２０の頂上も研磨される。
Therefore, as shown in FIG. 18B, the polishing
素子形成領域１０上の研磨ストッパー膜４および埋設絶縁膜２０の研磨深さは、貫通電極領域１２から遠ざかるほど深くなる。したがって、図１８（ｃ）に示すように、研磨ストップ膜４の頂上は、貫通電極領域１２から遠ざかるほど低くなる。
The polishing depth of the polishing
この様な基板２に半導体素子２８を形成すると、埋設絶縁膜２０は徐々にエッチングされ、貫通電極領域１２から離れた埋設絶縁膜２０ａの頂上は基板表面より低くなる。この様な埋設絶縁膜２０ａで囲われた領域に半導体素子（例えば、ＭＯＳトランジスタ）を形成すると、例えば閾値が低くなりリーク電流が増加する。
When the
しかし、実施の形態１によれば、上述したように素子形成領域１０上の研磨ストッパー膜４は略均一に研磨されるので、このような問題は生じない。
However, according to the first embodiment, as described above, the polishing
（２）コンタクトプラグの形成工程（図２（ｄ））
次に、図２（ｄ）に示すように、半導体素子２８、埋設絶縁膜２０、およびダミー埋設絶縁膜２２を覆うように、基板２ａの表面に例えば厚さ３００ｎｍ〜１０００ｎｍの絶縁膜（以下、下部絶縁膜と呼ぶ）３２を堆積する。下部絶縁膜３２は、例えばＣＶＤ法により形成されるＳｉＯ２膜である。
(2) Contact plug formation process (FIG. 2D)
Next, as shown in FIG. 2D, an insulating film (hereinafter referred to as 300 nm to 1000 nm) is formed on the surface of the
この下部絶縁膜３２に半導体素子２８に達するコンタクトホールを形成し、形成したコンタクトホール内にコンタクトプラグ３４を形成する。コンタクトプラグ３４は、例えば窒化チタニウム（ＴｉＮ）膜とタングステン（Ｗ）膜を順次コンタクトホール内および下部絶縁膜３２上に堆積し、その後下部絶縁膜３２上のＷを除去することで形成される。
A contact hole reaching the
（３）多層配線部の形成工程（図２（ｄ）〜図９）
（I）埋設導電部およびダミー埋設導電部の形成工程
（i）層間絶縁膜の形成工程（図２（ｄ）〜図３（ａ））
まず、図２（ｄ）に示すように、下部絶縁膜３２およびコンタクトプラグ３４の上に、例えばＣＶＤにより、厚さ１０〜２００ｎｍ程度のエッチングストッパー膜３６を形成する。エッチングストッパー膜３６は、例えば、炭化シリコン（ＳｉＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜、窒化シリコン（ＳｉＮ）膜等である。
(3) Multilayer wiring portion forming step (FIGS. 2D to 9)
(I) Formation process of buried conductive part and dummy buried conductive part (i) Formation process of interlayer insulating film (FIGS. 2D to 3A)
First, as shown in FIG. 2D, an
図３（ａ）に示すように、このエッチングストッパー膜３６の上に、厚さ１０ｎｍ〜１０００ｎｍの層間絶縁膜３８を形成する。すなわち、半導体素子２８を有する基板２ａの上に層間絶縁膜３８を形成する。
As shown in FIG. 3A, an
層間絶縁膜３８は、例えば、ＣＶＤ、ＰＥ−ＣＶＤ（Plasma enhanced CVD）、および回転塗布法などにより形成される低誘電率絶縁膜(比誘電率が３．０以下の絶縁膜)である。大部分の低誘電率絶縁膜は、疎水性の絶縁膜（例えば、有機官能基を有する絶縁膜）である。したがって、特に断らない限り、低誘電率絶縁膜とは、疎水性の低誘電率絶縁膜を意味するものとする。また、層間絶縁膜は、特に断らない限り、疎水性の低誘電率絶縁膜で形成されるものとする（実施の形態２においても同じ）。
The
低誘電率絶縁膜は、例えば有機シランまたは有機シロキサンを含む原料から形成することができる。例えば、低誘電率絶縁膜は、メチルシラン、ジメチルシラン、トリメチルシラン、テトラメチルシラン、フェニルシラン、メチルフェニルシラン、エチルシラン、またはジエチルシランを含む原料から形成することができる。 The low dielectric constant insulating film can be formed from a raw material containing, for example, organosilane or organosiloxane. For example, the low dielectric constant insulating film can be formed from a material including methylsilane, dimethylsilane, trimethylsilane, tetramethylsilane, phenylsilane, methylphenylsilane, ethylsilane, or diethylsilane.
または、低誘電率絶縁膜は、シクロヘキシルシラン、テトラエトキシシラン、ジメチルジエトキシシラン、ジメチルジメトキシシラン、ジメチルエトキシシラン、メチルジエトキシシラン、又はトリエトキシシランを含む原料から形成することができる。 Alternatively, the low dielectric constant insulating film can be formed from a raw material containing cyclohexylsilane, tetraethoxysilane, dimethyldiethoxysilane, dimethyldimethoxysilane, dimethylethoxysilane, methyldiethoxysilane, or triethoxysilane.
または、低誘電率絶縁膜は、トリメチルフェノキシシラン、フェノキシシラン、ジエトキシシラン、ジアセトキシメチルシラン、メチルトリエトキシシラン、またはジ−ｔｅｒｔ−ブチルシランを含む原料から形成することができる。 Alternatively, the low dielectric constant insulating film can be formed from a raw material containing trimethylphenoxysilane, phenoxysilane, diethoxysilane, diacetoxymethylsilane, methyltriethoxysilane, or di-tert-butylsilane.
または、低誘電率絶縁膜は、ｔｅｒｔ−ブチルシラン、１，３，５，７−テトラメチルシクロテトラシロキサン、またはオクタメチルシクロテトラシロキサンを含む原料から形成することができる。 Alternatively, the low dielectric constant insulating film can be formed using a raw material containing tert-butylsilane, 1,3,5,7-tetramethylcyclotetrasiloxane, or octamethylcyclotetrasiloxane.
または、層間絶縁膜３８は、ヘキサメチルシクロトリシロキサン、ヘキサメチルジシロキサン、１，１，２，２−テトラメチルジシロキサン、またはオクタメチルトリシロキサンを含む原料から形成することができる。
Alternatively, the
または、低誘電率絶縁膜は、これらの物質（メチルシラン〜オクタメチルトリシロキサン）を複数含む原料により形成することができる。低誘電率絶縁膜の原料には、誘電率を下げるため、ポロジェンが含有させても良い。 Alternatively, the low dielectric constant insulating film can be formed using a raw material containing a plurality of these substances (methylsilane to octamethyltrisiloxane). The raw material for the low dielectric constant insulating film may contain porogen in order to lower the dielectric constant.
回転塗布法に用いる原料としては、ＪＳＲ社製のＬＫＤ（商品名）、ダウケミカル社製のポーラスＳｉｌＫ（商品名）、ＵＬＶＡＣ社製または三井化学社製のスケーラブルポーラスシリカなどある。 Examples of the raw material used in the spin coating method include LKD (trade name) manufactured by JSR, Porous SilK (trade name) manufactured by Dow Chemical, and scalable porous silica manufactured by ULVAC or Mitsui Chemicals.
ＣＶＤ法に用いる原料としては、ＡＭＡＴ社製のＢｌａｃｋ Ｄｉａｍｏｎｄ（商品名）、ＡＳＭ社製のＡｕｒｏｒａ（商品名）、ノベラス社製のＣＯＲＡＬ（商品名）などがある。 Examples of the raw material used for the CVD method include Black Diamond (trade name) manufactured by AMAT, Aurora (trade name) manufactured by ASM, and CORAL (trade name) manufactured by Novellus.
（ii）凹部（配線溝）およびダミー凹部の形成工程（図３（ａ）〜図４（ｂ））
まず、図３（ａ）に示すように、層間絶縁膜３８の上に、厚さ１０ｎｍ〜１５０ｎｍのハードマスク用の絶縁膜（例えば、ＳｉＯ２）膜４０を堆積する。ハードマスク用絶縁膜４０としては、炭化シリコン（ＳｉＣ）膜、炭酸化シリコン（ＳｉＯＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜、窒化シリコン（ＳｉＮ）膜などの絶縁膜または金属膜を用いてよい（以下、同様）。これらの絶縁膜は、例えば、ＣＶＤ、ＰＥ−ＣＶＤ、またはＰＶＤ（Physical Vapor Deposition）により形成される。
(Ii) Step of forming recesses (wiring grooves) and dummy recesses (FIGS. 3A to 4B)
First, as shown in FIG. 3A, a hard mask insulating film (for example, SiO 2 )
図３（ｂ）に示すように、ハードマスク用絶縁膜４０の上に、配線溝用凹部に対応する開口部４５ａおよびダミー凹部に対応する開口部４５ｂを有するレジスト膜８ａを形成する。
As shown in FIG. 3B, a resist
次に、図４（ａ）に示すように、レジスト膜８ａをマスクとして、絶縁膜４０をエッチングし、ハードマスク４２を形成する。
Next, as shown in FIG. 4A, the insulating
このハードマスク４２を用いて、図４（ｂ）に示すように、層間絶縁膜３８およびエッチングストッパー膜３６をドライエッチングして、素子領域１０ａの上の層間絶縁膜３９ａに配線溝用の凹部４４およびダミー凹部４６を形成する。一方、貫通電極領域１２の上の層間絶縁膜３９ｂには、このドライエッチングによりダミー凹部４６を形成する。
Using this
ハードマスク４２および層間絶縁膜３８は、例えばＣＦ４ガスを反応ガスとしてドライエッチングされる。エッチングストッパー膜３６は、例えばＣＦ４ガスとＯ２ガスの混合ガスを反応ガスとしてドライエッチングされる。その後、レジスト膜８ａおよびハードマスク４２を除去する。レジスト膜８ａは、例えばアッシングにより除去する。
The
後述するように、凹部（配線溝）４４には、配線が形成される。一方、素子領域１０ａ上のダミー凹部４６には、素子領域１０ａ上の研磨むらを抑制するため、ダミー埋設導電部が形成される。この素子領域１０ａ上のダミー埋設導電部の形成位置は、所定の配線ルールに従って決定される。
As will be described later, a wiring is formed in the recess (wiring groove) 44. On the other hand, a dummy embedded conductive portion is formed in the
一方、貫通電極領域１２上のダミー凹部４６は、図４（ｂ）に示すように、貫通電極領域内の非除去領域２６の上に形成される。
On the other hand, the
尚、図４（ｂ）に示す例では、ダミー凹部４６は、素子領域１０ａ上の層間絶縁膜３９ａおよび貫通電極領域１２層間絶縁膜３９ｂの両方に形成される。但し、配線密度が高く研磨むらが生じ難い場合等には、素子領域１０ａの上には、ダミー凹部４６を形成しなくてもよい。
In the example shown in FIG. 4B, the
このように、ダミー凹部４６は、素子領域１０ａと貫通電極領域１２のうち少なくても貫通電極領域１２の上の層間絶縁膜３９ｂに形成される。
As described above, the
（iii）埋設導電部（配線）およびダミー埋設導電部の埋め込み工程（図５）
まず、バリアメタル（図示せず）およびシード膜（図示せず）を、層間絶縁膜３８の上、凹部４４の内壁、およびダミー凹部４６の内壁に順次堆積する。但し、層間絶縁膜３８上には、ハードマスク４２を介して、バリアメタルおよびシード膜を堆積する。バリアメタルは、例えば厚さ１ｎｍ〜３０ｎｍの窒化タンタル（ＴａＮ）膜である。
(Iii) Embedding process of buried conductive part (wiring) and dummy buried conductive part (FIG. 5)
First, a barrier metal (not shown) and a seed film (not shown) are sequentially deposited on the
バリアメタルおよびシード膜は、例えばスパッタ法によって堆積される（以下、同様）。尚、バリアメタルは、導電材の拡散防止のために設けられる。 The barrier metal and the seed film are deposited by sputtering, for example (hereinafter the same). The barrier metal is provided for preventing diffusion of the conductive material.
バリアメタルとしては、Ｔｉ、Ｎｉ、Ｃｏ、Ｚｒ、Ｃｒ、Ｐｄ、Ｍｎ、Ａｇ、Ａｌ、Ｓｎ、Ｔａ、Ｒｅ、Ｗ、Ｐｔ、Ｖ、Ｒｕ、Ａｕのいずれか１つの金属又は複数の金属の混合物（合金を含む）またはその窒化物が好ましい。シード膜は、例えば、厚さ１ｎｍ〜１００ｎｍの銅膜である。 As the barrier metal, any one metal of Ti, Ni, Co, Zr, Cr, Pd, Mn, Ag, Al, Sn, Ta, Re, W, Pt, V, Ru, and Au or a mixture of a plurality of metals (Including alloys) or nitrides thereof are preferred. The seed film is, for example, a copper film having a thickness of 1 nm to 100 nm.
このシード膜を給電部として、図５（ａ）に示すように、層間絶縁膜３８の上、凹部４４の内部、およびダミー凹部４６の内部に、例えば厚さ１．２μｍ程度の導電材４８を形成する。但し、層間絶縁膜３８の上には、ハードマスク４２、バリアメタル、及びシード膜を介して、導電材４８を形成する。また、凹部４４の内部およびダミー凹部４６の内部には、バリアメタル及びシード膜を介して導電材４８を形成する。尚、「層間絶縁膜３８の上」とは、層間絶縁膜３８の外表面上のことである。以下の説明でも、同様である。
As shown in FIG. 5A, a
導電材４８は、例えば銅（Ｃｕ）である。或いは、導電材４８は、Ｔｉ、Ｎｉ、Ｃｏ、Ｚｒ、Ｃｒ、Ｐｄ、Ｍｎ、Ａｇ、Ａｌ、Ｓｎ、Ｔａ、Ｒｅ、Ｗ、Ｐｔ、Ｖ、Ｒｕ、Ａｕ、Ｓｉ、Ｇｅ、Ｃ、Ｓ、Ｏ、Ｃｌ、Ｐ、Ｂ、Ｈ、Ｈｆ、Ｆ、Ｎのうち何れか１つ又は複数の元素がＣｕに混入したもの（合金を含む）でも良い。これらの元素は、シード膜に混入させてもよい。
The
次に、導電材４８、バリアメタル、ハードマスク４２、および層間絶縁膜３８の上部を、例えばＣＭＰで一定量研磨して、図５（ｂ）に示すように、凹部４４の内部に埋設導電部（導電部）５０を形成する。また、この研磨により、ダミー埋設導電部５２をダミー凹部４６の内部に形成する。この研磨では層間絶縁膜３８も研磨され、所定の厚さ（例えば、２０ｎｍ〜１００ｎｍ）を有する埋設導電部５０が形成される。尚、ハードマスク４２は、バリアメタルを堆積する前、例えば研磨により除去してもよい。
Next, the
以上の研磨工程では、２種類の研磨剤が用いられる。最初に用いる研磨剤は、導電材４８を研磨する研磨剤である。２番目に用いる研磨剤は、バリアメタル、ハードマスク４２、（凹部４４およびダミー凹部４６内部の）導電材４８、および層間絶縁膜３８の上部を研磨する研磨剤である。
In the above polishing process, two types of abrasives are used. The abrasive used first is an abrasive that polishes the
最初に用いる研磨剤としては、例えば導電材を選択的に研磨する導電材用研磨剤を用いることができる。導電材用研磨剤は、例えば、コロイダルシリカ等の砥粒に加工液を加えることで、導電材（例えば、Ｃｕ）に対する研磨レートを大きくした研磨剤である。更に、導電材用研磨剤は、砥粒サイズ（例えば、５０ｎｍ程度）を小さくすることで、バリアメタル等に対する研磨レートを小さくした研磨剤である。この様に加工水と小サイズ砥粒を組み合わせることで、導電材の選択的研磨が実現される。因みに、ＳＴＩ用研磨剤の砥粒の粒径は、２００ｎｍ程度である。 As an abrasive | polishing agent used initially, the abrasive | polishing agent for electrically conductive materials which selectively grind | polishes a electrically conductive material can be used, for example. The conductive material abrasive is an abrasive in which the polishing rate for the conductive material (for example, Cu) is increased by adding a processing liquid to abrasive grains such as colloidal silica. Further, the conductive material abrasive is an abrasive in which the polishing rate for the barrier metal or the like is reduced by reducing the abrasive grain size (for example, about 50 nm). In this way, selective polishing of the conductive material is realized by combining processing water and small size abrasive grains. Incidentally, the particle size of the abrasive grains of the STI abrasive is about 200 nm.
導電材用研磨剤の砥粒としては、コロイダルシリカ以外にも、フュームドシリカ、セリウム、アルミナ、炭化珪素などの粒子を用いることができる。加工液は、例えば、分散剤、酸化剤、防食剤、キレート剤などを混合した薬液である。酸化剤は、例えば過硫酸アンモニウムや過酸化水素水である。防食剤は、例えばベンゾトリアゾール（ＢＴＡ）である。キレート剤は、例えばクエン酸、リンゴ酸、キナルジン酸、オレイン酸である。 As abrasive grains of the conductive material abrasive, particles such as fumed silica, cerium, alumina, silicon carbide, etc. can be used in addition to colloidal silica. The processing liquid is, for example, a chemical liquid in which a dispersant, an oxidizing agent, an anticorrosive agent, a chelating agent, and the like are mixed. The oxidizing agent is, for example, ammonium persulfate or hydrogen peroxide solution. The anticorrosive is, for example, benzotriazole (BTA). Chelating agents are, for example, citric acid, malic acid, quinaldic acid, oleic acid.
このような導電材用研磨剤では、酸化剤によって導電材（例えば、Ｃｕ）が酸化され、水溶性の物質（例えば、Ｃｕ錯体）に変化する。この物質が研磨液に溶けだすことで、導電材が高いレートで研磨される。 In such a polishing agent for conductive material, the conductive material (for example, Cu) is oxidized by the oxidizing agent, and changes to a water-soluble substance (for example, Cu complex). As this substance starts to dissolve in the polishing liquid, the conductive material is polished at a high rate.
導電材用研磨剤としては、日立化成社製のＨＳ−Ｈ６３５（商品名）、日立化成社製のＨＳ−Ｃ９３０（商品名）、ＪＳＲ社製のＣＭＳ７４シリーズ（商品名）、ＪＳＲ社製のＣＭＳ７５シリーズ等がある。 As the polishing agent for conductive material, HS-H635 (trade name) manufactured by Hitachi Chemical Co., Ltd., HS-C930 (trade name) manufactured by Hitachi Chemical Co., Ltd., CMS74 series (trade name) manufactured by JSR Corporation, CMS75 manufactured by JSR Corporation There are series, etc.
２番目の研磨剤は、バリアメタル等（バリアメタル、ハードマスク用絶縁膜４０、および導電材４８）に対する研磨レートが、低誘電率絶縁膜（層間絶縁膜３８）に対する研磨レートより大きい研磨剤である。更に、２番目の研磨剤は、バリアメタル、ハードマスク用絶縁膜４０、および導電材４８それぞれに対して、同程度の研磨レートを有する研磨剤である。
The second abrasive is an abrasive whose polishing rate for barrier metal or the like (barrier metal, hard
２番目の研磨剤としては、例えば、ＳＴＩ用研磨剤に加工液を少量加えた研磨剤（以下、バリアメタル用研磨剤と呼ぶ）を用いることができる。バリアメタル用研磨剤に含まれる加工水は、導電材用研磨剤の加工水と同様、導電材（例えば、Ｃｕ）に作用して、導電材に対する研磨レートを高くする薬液である。 As the second abrasive, for example, an abrasive obtained by adding a small amount of processing liquid to an STI abrasive (hereinafter referred to as a barrier metal abrasive) can be used. The processing water contained in the abrasive for barrier metal is a chemical solution that acts on the conductive material (for example, Cu) to increase the polishing rate for the conductive material, similarly to the processing water for the abrasive for conductive material.
ここで、バリアメタル用研磨剤の研磨レートに関して少し説明する。 Here, the polishing rate of the abrasive for barrier metal will be described a little.
まず、バリアメタル用研磨剤のバリアメタル等に対する研磨レートと低誘電率絶縁膜に対する研磨レートを比較する。 First, the polishing rate for a barrier metal or the like of a polishing agent for barrier metal is compared with the polishing rate for a low dielectric constant insulating film.
バリアメタル用研磨剤は、ＳＴＩ用研磨剤と同様、薬剤（ｐｈ剤、酸化剤等）が添加された水溶液（例えば、加工水）中に砥粒を分散させたスラリである。したがって、バリアメタル用研磨剤は、疎水性の低誘電率絶縁膜によってはじかれる。一方、バリアメタル用研磨剤は、親水性のハードマスク用絶縁膜４０には濡れ易い。このため、バリアメタル用研磨剤のハードマスク用絶縁膜４０に対する研磨レートは、（バリアメタル用研磨剤の）低誘電率絶縁膜に対する研磨レートより大きい。バリアメタルおよび導電材に対する研磨レートも同様に、低誘電率絶縁膜に対する研磨レートより大きい。
Similar to the STI abrasive, the barrier metal abrasive is a slurry in which abrasive grains are dispersed in an aqueous solution (for example, processing water) to which an agent (ph agent, oxidizing agent, etc.) is added. Therefore, the barrier metal abrasive is repelled by the hydrophobic low dielectric constant insulating film. On the other hand, the abrasive for barrier metal is easily wetted by the hydrophilic hard
すなわち、バリメタル研磨剤は、バリアメタル等（バリアメタル、ハードマスク用絶縁膜４０、および導電材４８）に対する研磨レートが、低誘電率絶縁膜（層間絶縁膜３８）に対する研磨レートより大きい研磨剤である。
That is, the varimetal polishing agent is a polishing agent whose polishing rate for barrier metal or the like (barrier metal, hard
次に、バリアメタル、ハードマスク用絶縁膜４０、および導電材４８それぞれに対する研磨レートを比較する。図３０は、バリアメタル用研磨剤の研磨レートを説明する図である。横軸は、研磨対象物である。縦軸は、研磨レートである。
Next, the polishing rates for the barrier metal, the hard
バリアメタル用研磨剤の砥粒サイズは、導電材用研磨剤の砥粒サイズより大きい（例えば、バリアメタル用研磨剤の砥粒サイズは、ＳＴＩ用研磨剤と同程度に大きい。）。このため、バリアメタル用研磨剤の対ハードマスク研磨レート１００（ハードマスク用絶縁膜に対する研磨レート）は、導電材用研磨剤の対ハードマスク研磨レート１０２より大きい。
The abrasive grain size of the abrasive for barrier metal is larger than the abrasive grain size of the abrasive for conductive material (for example, the abrasive grain size of the abrasive for barrier metal is as large as the abrasive for STI). For this reason, the barrier metal polishing agent to hard mask polishing rate 100 (polishing rate for the hard mask insulating film) is higher than the conductive material polishing agent to hard
バリアメタル用研磨剤に添加される加工水は、導電材用研磨剤に添加される加工水より低濃度である。したがって、バリアメタル用研磨剤の対導電材研磨レート１０４は、導電材用研磨剤の対導電材用研磨レート１０６より小さい。
The processing water added to the barrier metal abrasive has a lower concentration than the processing water added to the conductive material abrasive. Therefore, the conductive
ところで、導電材用研磨剤の対導電材研磨レート１０６は、導電材用研磨剤の対ハードマスク研磨レート１０２より大きい。したがって、導電材用研磨剤の研磨レート１０２,１０６に対する大小関係１０８を考慮すれば容易に推定されるように、バリアメタル用研磨剤は、ハードマスク（すなわち、ハードマスク用絶縁膜４０）および導電材４８それぞれに対して、同程度の研磨レート１００,1０４を有している。
Incidentally, the conductive
ところで、バリアメタル用研磨剤に添加される加工水は、バリアメタルにも作用する。この加工水の作用により、対バリアメタル研磨レートは、対ハードマスク研磨レートと同程度になる。したがって、バリアメタル用研磨剤は、バリアメタルに対しても、導電材４８と同程度の研磨レートを有している。但し、対バリアメタル研磨レートは、対ハードマスク研磨レートより大きくてもよい。バリアメタルは極めて薄いので、対バリアメタル研磨レートが対ハードマスク研磨レートより大きくても、研磨面は平坦に保たれる。
By the way, the processing water added to the abrasive for barrier metal also acts on the barrier metal. Due to the action of the processing water, the barrier metal polishing rate becomes comparable to the hard mask polishing rate. Therefore, the polishing agent for barrier metal has a polishing rate comparable to that of the
このようなバリアメタル用研磨剤としては、日立化成社製のＴ６０５−８（商品名）、ＪＳＲ社製のＣＭＳ８２０１／８２５２（商品名）、ＪＳＲ社製のＣＭＳ８５０１／８５５２（商品名）などがある。 Examples of such an abrasive for barrier metal include T605-8 (trade name) manufactured by Hitachi Chemical Co., Ltd., CMS8201 / 8252 (trade name) manufactured by JSR, CMS8501 / 8552 (trade name) manufactured by JSR, and the like. .
尚、バリアメタル用研磨剤に改質剤（または界面活性剤）を添加することで、低誘電率絶縁膜を親水性することが提案されている。しかし、このような研磨剤を用いると低誘電率絶縁膜の吸水性が高まり、その結果、低誘電率絶縁膜の誘電率が高くなってしまう。したがって、バリアメタル用研磨剤に改質剤等を添加した研磨剤は、２番目の研磨剤としては好ましくない。 In addition, it has been proposed to make the low dielectric constant insulating film hydrophilic by adding a modifier (or a surfactant) to the abrasive for barrier metal. However, when such an abrasive is used, the water absorption of the low dielectric constant insulating film increases, and as a result, the dielectric constant of the low dielectric constant insulating film increases. Therefore, an abrasive obtained by adding a modifier or the like to the barrier metal abrasive is not preferable as the second abrasive.
（II）「埋設導電部およびダミー埋設導電部の形成工程」の繰り返し（図６〜図９）
（I）で説明した「埋設導電部およびダミー埋設導電部の形成工程」（以下、埋設導電部の形成工程と呼ぶ）と略同じ工程を繰り返すことで、図９に示す多層配線部５４を形成する。
(II) Repeating the “embedding conductive part and dummy buried conductive part forming process” (FIGS. 6 to 9)
The
１層目の配線層５３ａは、（Ｉ）の工程で形成される配線層である。一方、２層目以降の配線層５３は、（Ｉ）の工程とは異なり、直前に形成した埋設導電部（配線）に接続するコンタクトプラグを形成した後、埋設導電部およびダミー埋設導電部を形成することで製造される。これ以外の点では、１層目の配線層５３ａの形成工程と２層目以降の配線層５３の形成工程は略同じである。
The
以下、１層目の埋設導電部５３ａの形成工程と２層目以降の埋設導電部５３の形成工程の相違点について説明する。尚、１層目の埋設導電部５３ａの形成工程と共通する部分については、説明を省略する。
Hereinafter, differences between the formation process of the first-layer embedded
２層目の埋設導電部５３ｂの形成工程では、図６（ａ）に示すように、１層目の層間絶縁膜３８の上に、エッチングストッパー膜３６ａ、層間絶縁膜３８ａ、およびハードマスク用絶縁膜４０ａを、１層目の埋設導電部５３ａの形成工程と略同じ手順で形成する。エッチングストッパー膜３６ａ、層間絶縁膜３８ａ、およびハードマスク用絶縁膜４０ａの組成およびサイズは、１層目のものと略同じである。但し膜厚は、１層目のものよりも厚くしてもよい。
In the step of forming the second-layer buried conductive portion 53b, as shown in FIG. 6A, the
次に、ハードマスク用絶縁膜４０ａの上に、コンタクトプラグに対応する開口部５６を有するレジスト膜８ｂを形成する。このコンタクトプラグは、一層目の埋設導電部（配線）５０に接続するプラグである。
Next, a resist
このレジスト膜８ｂをマスクとして、図６（ｂ）に示すように絶縁膜４０ａをドライエッチングし、ハードマスク４２ａを形成する。このハードマスク４２ａを用いて、２層目の層間絶縁膜３８ａおよびエッチングストッパー膜３６ａを順次ドライエッチングし、１層目の配線５０に達するコンタクトホール５８を形成する。その後、レジスト８ｂをアッシングにより除去する。
Using this resist
次に、図７（ａ）に示すように、ハードマスク４２ａの上に、２層目の凹部（配線溝）に対応する開口部４５ｃおよび２層目のダミー凹部に対応する開口部４５ｄを有するレジスト膜８ｃを形成する。
Next, as shown in FIG. 7A, on the
このレジスト膜８ｃをマスクとして、ハードマスク４２ａをドライエッチングして、ハードマスク４２ａに新たな開口部を形成する。
Using the resist
この新たな開口部を有するハードマスク４２ａを用い、図７（ｂ）に示すように、２層目の層間絶縁膜３８ａをドライエッチングして、素子領域１０ａ上の層間絶縁膜３９ｃに凹部（配線溝）４４ａおよびダミー凹部４６ａを形成する。更に、このドライエッチングにより、（貫通電極領域１２内の）非除去領域２６上の層間絶縁膜３９ｄに、ダミー凹部４６ａが形成される。その後、ハードマスク４２ａ上に残っているレジスト膜８ｃを、アッシングにより除去する。
Using the
１層目の凹部（配線溝）４４とは異なり、２層目の凹部（配線溝）４４ａは、層間絶縁膜３８ａを貫通せずに、層間絶縁膜３８ａの内部に留まっている。ダミー凹部４６ａについても、同様である。コンタクトホール５８の上部は、上記ドライエッチングにより、凹部（配線溝）４４ａに吸収される。一方、コンタクトホール５８ａの下部により、凹部（配線溝）４４ａは１層目の埋設導電部（配線）５０に連結される。
Unlike the concave portion (wiring groove) 44 in the first layer, the concave portion (wiring groove) 44a in the second layer remains inside the
図７（ｂ）に示す例では、ダミー凹部４６ａは、素子領域１０ａの上の層間絶縁膜３９ｃおよび貫通電極領域１２上の層間絶縁膜３９ｄの両方に形成される。しかし、凹部（配線溝）４４ａの密度が高い場合等には、１層目の配線層５３ａと同様、素子領域１０ａの上にダミー凹部４６ａは形成しなくてもよい。
In the example shown in FIG. 7B, the
次に、層間絶縁膜３８ａの上、凹部４４ａの内部、コンタクトホール５８ａの内部、およびダミー凹部４６ａの内部に、導電材４８ａを形成する（図８（ａ）参照）。但し、層間絶縁膜３８ａの上には、ハードマスク４２ａを介して導電材４８ａを形成する。
Next, a
その後、導電材４８ａを研磨し、図８（ｂ）にように、２層目の埋設導電部５０ａおよびダミー埋設導電部５２ａを形成する。導電材４８ａの形成工程および研磨工程は、１層目の埋設導電部の形成工程および研磨工程と略同じである。
Thereafter, the
以上の工程により、埋設導電部５０ａ、ダミー埋設導電部５２ａ、およびコンタクトプラグ３４ａを有する２層目の配線層５３ｂが形成される。
Through the above steps, the second conductive layer 53b having the buried
３層目以降の配線層５３も、２層目の配線層５３ｂと略同じ工程により形成される。このような工程により、複数の配線層５３,５３ａを有する多層配線部５４が形成される。
The third and subsequent wiring layers 53 are also formed by substantially the same process as the second wiring layer 53b. By such a process, a
―配線間の短絡防止―
図１９及び２０は、貫通電極領域１２の上にダミー凹部４６を設けない場合の問題を説明する工程断面図である。
―Prevention of short circuit between wiring―
19 and 20 are process cross-sectional views illustrating a problem when the
図１９（ａ）に示すように、貫通電極領域１２の上にダミー凹部を設けずに、層間絶縁膜３８の上に導電材４８を形成した場合を考える。尚、図１９（ａ）では、層間絶縁膜３８上のハードマスクは省略されている。
As shown in FIG. 19A, a case is considered in which a
この状態で導電材４８が研磨され層間絶縁膜３８の表面が露出すると、図１９（ｂ）に示すように、貫通電極領域１２の上には、親水性の導電材（例えば、Ｃｕ）を有さない層間絶縁膜（以下、貫通領域絶縁膜と呼ぶ）３９ｅが出現する。一方、素子領域１０ａの上には、導電材（埋設導電部５０およびダミー埋設導電部５２）を有する層間絶縁膜３９ｆ（以下、素子領域絶縁膜と呼ぶ）が出現する。
When the
素子領域絶縁膜３９ｆの表面には、親水性の導電材が表面に露出している。したがって、素子領域絶縁膜３９ｆは、水に濡れ易い。一方は、貫通領域絶縁膜３９ｅは、疎水性の低誘電率絶縁膜で膜全体が形成されているので、水をはじき易い。
A hydrophilic conductive material is exposed on the surface of the element
このため、導電材４８の研磨が終了し層間絶縁膜３８の研磨が開始すると、貫通領域絶縁膜３９ｅの周囲に、研磨剤の淀みが発生する。その結果、貫通領域絶縁膜３９ｅの周囲で研磨が促進され、貫通領域絶縁膜３９ｅの周りに窪み６０が生成される。
For this reason, when the polishing of the
その後、図２０（ａ）に示すように、窪み６０の上に次の層間絶縁膜３８ｃを形成すると、窪み６０が次の層間絶縁膜３８ｃに転写されて、別の窪み６０ａが発生する。
Thereafter, as shown in FIG. 20A, when the next
この窪み６０ａを有する層間絶縁膜３８ｃに埋設導電部（配線）５０,５０ｂを形成すると、図２０（ｂ）に示すように、一部の導電材４８ｂが研磨されずに、窪み６０ａに残留する。
When the buried conductive portions (wirings) 50 and 50b are formed in the
この窪み６０ａに配線５０ｂ（埋設導電部）が形成されると、残留した導電材４８ｂによって配線５０ｂが接続されショートする。
When the
一方、実施の形態１では、貫通電極領域１２上の層間絶縁膜３８にも、親水性の導電材（ダミー埋設部５２）が形成される。したがって、実施の形態１によれば、研磨剤の淀みが発生しないので、配線同士がショートすることはない。
On the other hand, in the first embodiment, a hydrophilic conductive material (dummy buried portion 52) is also formed in the
図２１及び２２は、貫通電極領域１２の上にダミー凹部４６を設けない場合の別の問題を説明する工程断面図である。
21 and 22 are process sectional views for explaining another problem when the
図１９及び２０を参照して説明した問題は、層間絶縁膜が疎水性の低誘電率絶縁膜で形成されている場合に生じる問題である。図２１及び２２では、層間絶縁膜が親水性の絶縁膜で形成されている場合に生じる問題を説明する。尚、親水性の絶縁膜としては、有機官能基を有さない多孔質無機二酸化ケイ素（ＳｉＯ２）等がある。 The problem described with reference to FIGS. 19 and 20 is a problem that occurs when the interlayer insulating film is formed of a hydrophobic low dielectric constant insulating film. 21 and 22 illustrate a problem that occurs when the interlayer insulating film is formed of a hydrophilic insulating film. Examples of the hydrophilic insulating film include porous inorganic silicon dioxide (SiO 2 ) having no organic functional group.
図２１（ａ）に示すように、貫通電極領域１２の上にダミー凹部を設けずに、層間絶縁膜３８の上に導電材４８を形成した場合を考える。尚、図２１（ａ）でも、層間絶縁膜３８上のハードマスクは省略されている。
As shown in FIG. 21A, a case is considered in which a
導電材４８の研磨が終了し層間絶縁膜３８の研磨が開始すると、貫通電極領域１２の上に、導電材（ダミー埋設導電部５２）を有さない貫通領域絶縁膜３９ｅが出現する。一方、素子領域１０ａの上には、導電材（埋設導電部５０およびダミー埋設導電部５２）を有する素子領域絶縁膜３９ｆが出現する（図２１（ｂ）参照）。
When the polishing of the
図２１及び２２の場合、層間絶縁膜３８も親水性の絶縁膜で形成されているので、貫通領域絶縁膜３９ｅおよび素子領域絶縁膜３９ｆは共に、水をはじかない。このため、図１９及び２０の場合とは異なり、研磨剤の淀みは発生しない。
In the case of FIGS. 21 and 22, since the
しかし、図２１（ｂ）に示すように、層間絶縁膜３８が研磨されると、素子領域絶縁膜３９ｆに弧状の窪み６０ｂが発生する。
However, as shown in FIG. 21B, when the
この窪み６０ｂの上に次の層間絶縁膜３８ｄを形成すると、図２２（ａ）に示すように、次の層間絶縁膜３８ｄにも窪み６０ｃが発生する。このような層間絶縁膜３８ｄに埋設導電部（配線）５０を形成すると、窪み６０ｃの底に残留した導電材４８ｃにより、配線間がショートがする（図２２（ｂ）参照）。
When the next
しかし、この場合も、貫通電極領域１２上の絶縁膜３８にダミー埋設導電部を形成することで、窪み６０ｂの発生が抑制され、配線間のショートも起きない。したがって、層間絶縁膜３８は親水性であってもよい。
However, also in this case, by forming the dummy buried conductive portion in the insulating
親水性の層間絶縁膜に窪み６０ｂが発生することは、実験により確認されている。このような窪み６０ｂは、配線（埋設導電部）を形成する導電材が層間絶縁膜より柔らかいために発生すると考えられる。
It has been confirmed by experiments that the
Ｃｕ等の導電材は、層間絶縁膜より柔らかい。このため研磨圧力に対して導電材が発生する反発力（反作用）は、層間絶縁膜が発生する反発力より小さい。したがって、層間絶縁膜に導電材が埋設されていると、層間絶縁膜に加わる研磨圧力が増加し、層間絶縁膜が研磨され易くなる。その結果、窪み６０ｂが発生する。
A conductive material such as Cu is softer than the interlayer insulating film. For this reason, the repulsive force (reaction) generated by the conductive material with respect to the polishing pressure is smaller than the repulsive force generated by the interlayer insulating film. Therefore, when a conductive material is embedded in the interlayer insulating film, the polishing pressure applied to the interlayer insulating film increases and the interlayer insulating film is easily polished. As a result, a
（４）貫通電極の形成工程（図１０〜図１６）
まず、図１０に示すように、多層配線部５４の上にハードマスク用絶縁膜４０ｂを形成する。ハードマスク用絶縁膜４０ｂは、多層配線部５４の形成に用いた絶縁膜４０,４０ａと略同じものである。
(4) Through electrode formation process (FIGS. 10 to 16)
First, as shown in FIG. 10, a hard
このハードマスク用絶縁膜４０ｂの上に、貫通電極領域１２の上に開口部６ｃを有するレジスト膜８ｄを形成する。このレジスト膜８ｄをマスクとして、絶縁膜４０ｂをドライエッチングして、貫通電極領域１２の上で開口するハードマスク４２ｂを形成する。
A resist
このハードマスク４２ｂを用いて、貫通電極領域１２の上の層間絶縁膜３８,３８ａ、エッチングストッパー膜３６,３６ａ、下部絶縁膜３２、および貫通電極領域（基板２の一部）１２をドライエッチングして、図１１に示すように、基板２の内部に至る貫通電極ホール（孔）６２を形成する。
Using this
ハードマスク４２ｂ、層間絶縁膜３８,３８ａ、下部絶縁膜３２、および基板２（貫通電極領域１２）は、例えばＣＦ４ガスを反応ガスとするドライエッチングにより除去する。エッチングストッパー膜３６,３６ａは、例えばＣＦ４ガスとＯ２ガスの混合ガスを反応ガスとするドライエッチングにより除去する。その後、レジスト膜８ｄを、アッシングにより除去する。
The
ダミー埋設導電部５２,５２ａを形成する導電材は、このようなドライエッチングでは除去されない。このため貫通ホール６２の内部には、図１１に示すように、ダミー埋設導電部５２ａの下側にピラー（支柱）状のエッチング残部６４が形成される。
The conductive material forming the dummy buried
次に、図１２に示すように、貫通ホール６２の内壁、エッチング残部６４、及びハードマスク４２ｂを覆う絶縁膜６６を、例えばＣＶＤにより堆積する。絶縁膜６６は、例えば厚さ１００ｎｍ〜２００ｎｍのＳｉＯ２膜である。絶縁膜６６は、例えばＳｉＣ膜、ＳｉＣＮ膜、またはＳｉＮ膜であってもよい。
Next, as shown in FIG. 12, an insulating
この絶縁膜６６の上に、厚さ５０〜３００ｎｍのバリアメタル、厚さ１ｎｍ〜１００ｎｍのシード膜、厚さ１０μｍ程度の導電材（第２導電材）を順次形成して、貫通ホール６２を導電材で埋め込む。その後、図１３に示すように、導電材、ハードマスク４２ｂ上の絶縁膜６６、およびハードマスク４２ｂの上部を研磨して、貫通ホール６２内に埋設された導電材６８を形成する。
On this insulating
バリアメタル、シード膜、および導電材の組成および形成方法は、埋設導電部５０およびダミー埋設導電部５２と略同じである。また、導電材の研磨法も、埋設導電部５０およびダミー埋設導電部５２と略同じである。但し、予めウェットエッチングによりハードマスク４２ｂ上の導電材を１μｍ程度まで薄くしてから、導電材を研磨する。
The composition and formation method of the barrier metal, the seed film, and the conductive material are substantially the same as those of the buried
次に、図１４に示すように、ハードマスク４２ｂの上に、貫通ホール内の導電材６８および最上層の埋設導電部５０ａ（配線）の上で開口する上部絶縁膜７０を形成する。
Next, as shown in FIG. 14, the upper insulating
上部絶縁膜７０の開口部には、貫通ホール内の導電材６８および埋設導電部５０ａ（配線）それぞれに接続する電極７２を形成する。電極７２は、例えばアルミニウム（Ａｌ）電極である。電極７２と上部絶縁膜７０間には、バリアメタル（図示せず）が形成される。
In the opening of the upper insulating
次に、図１５に示すように、上部絶縁膜７０の上に、電極７２の上で開口する最上部絶縁膜７４を形成する。最上部絶縁膜７４と上部絶縁膜７０の間には、ＳｉＮ膜（図示せず）等を形成してもよい。
Next, as shown in FIG. 15, an uppermost insulating
上部絶縁膜７０および最上部絶縁膜７４は、例えばＣＶＤおよびフォトリソグラフィ技術により形成される。上部絶縁膜７０および最上部絶縁膜７４は、例えばＳｉＯ２である。
The upper insulating
図１５に示すように、最上部絶縁膜７４の上には、電極７２の上で開口するポリイミド膜７６を形成する。その後、このポリイミド膜７６の開口部に、電極７２に接続する半田バンプ７８を形成する。
As shown in FIG. 15, a
次に、基板２の裏面（素子領域１０ａの反対側の基板面）を、貫通ホール内に埋設された導電材６８が露出するまで、例えば機械的に研磨する。これにより、図１６に示すように、基板２および多層配線部５４を貫通する貫通電極８０が形成される。
Next, the back surface of the substrate 2 (the substrate surface opposite to the
尚、貫通電極８０は貫通ホールの内壁に形成された絶縁膜６６により、基板２から絶縁される。
The through
（５）裏面側バンプの形成工程等（図１７）
その後、図１７に示すように、基板２の裏面に、貫通電極８０の下側で開口するポリイミド膜７６ａを形成する。このポリイミド膜７６ａの開口部に、貫通電極８０に接続する半田バンプ７８ａを形成する。最後に、半導体素子２８および多層配線部５４などが形成された基板２を分割して、半導体装置８２を完成する。
(5) Back surface bump formation process, etc. (FIG. 17)
Thereafter, as shown in FIG. 17, a
この半導体装置８２は、図１７に示すように、半導体素子２８を有する基板２ａと、基板２ａ上に積層された複数の層間絶縁膜３８,３８ａとを有している。半導体装置８２は、更に、複数の層間絶縁膜３８,３８ａそれぞれに埋設された複数の埋設導電部５０,５０ａと、基板２ａおよび複数の層間絶縁膜３８,３８ａを貫通する貫通電極８０とを有している。
As shown in FIG. 17, the
そして、貫通電極８０は、基板２ａの一部、複数の層間絶縁膜３８,３８ａ、および複数の埋設導電部５０,５０ａに対応するダミー埋設導電部５２,５２ａを順次積層して得られる柱状の積層部（エッチング残部６４）を有している。
The through
尚、埋設導電部５０,５０ａおよび埋設導電部５０,５０ａの対応するダミー埋設導電部は同じ工程で形成されるで、略同じ厚さ（したがって、所定の厚さ）を有している。ここで、半導体装置８２は、例えば、半田バンプ７８ａにより裏面側でパッケージ基板に搭載される。一方、半導体装置８２の表面側には、別の半導体装置（ＩＣチップ；図示せず）が積層される。
The buried
この時、半導体装置８２の貫通電極８０は、表面側の別の半導体装置の電極に接続される。この別の半導体装置には、貫通電極８０を介して、パッケージ基板から電源電圧や信号が供給される。或いは、別の半導体装置の信号が、半導体装置８２の貫通電極８０を介して、パッケージ基板に出力される。
At this time, the through
貫通電極８０を有する半導体装置を複数積層すれば、３層以上のスタックドＩＣを形成することができる。この場合、半導体装置間の信号の送受信は、貫通電極８０を介して行われる。
If a plurality of semiconductor devices each having the through
―貫通電極の貫通性―
上述したように、素子領域１０ａ上のダミー埋設導電部５２の位置は、配線層５３,５３ａごとに定められる配線ルールによって決定される。このため、ダミー埋設導電部５２,５２ａは、配線層ごとに異なった位置（基板２に平行な面内の位置）に形成される。
―Penetration of penetration electrode―
As described above, the position of the dummy buried
図２３は、貫通電極領域１２上のダミー埋設導電部５２，５２ａを、配線ルールにしたがって形成した場合の問題を説明する図である。この場合、ダミー埋設導電部５２,５２ａは配線層５３,５３ａごとに異なった位置に形成される。このため、図２３に示すように、ピラー状のエッチング残部６４ａが、貫通ホール６２内に無秩序に林立する。
FIG. 23 is a diagram for explaining a problem in the case where the dummy buried
このため、基板２に近づくほど貫通ホール６２の開口率が小さくなり、最悪の場合、貫通ホール６２がエッチング残部６４ａによって塞がれてしまう。このような貫通ホール６２に導電材を形成しても、貫通性の良い貫通電極（すなわち、低抵抗の貫通電極）は形成できない。
For this reason, the aperture ratio of the through
一方、実施の形態１では、予め設定された非除去領域２６の上にダミー埋設導電部５２,５２ａが形成されるので、図１６に示すように、貫通電極８０の貫通性は良好である。したがって、貫通電極８０の抵抗は低くなる。
On the other hand, in the first embodiment, since the dummy buried
ダミー埋設導電部５２,５２ａは、貫通電極領域１２内の非除去領域２６(図７（ｂ）参照)の上に形成される。したがって、貫通電極領域１２内における非除去領域２６の割合が小さいほど、貫通性は良くなる。
The dummy buried
例えば、非除去領域２６の横断面（基板２に平行な断面）の総面積は、貫通電極領域１２の横断面の面積の０．４倍以下が好ましい。尚、「非除去領域２６の横断面の総面積」とは、全ての非除去領域２６の横断面の面積の和を意味する。
For example, the total area of the cross section of the non-removed region 26 (cross section parallel to the substrate 2) is preferably 0.4 times or less the area of the cross section of the through
但し、非除去領域２６の割合が小さくなり過ぎると、素子領域１０ａ上で層間絶縁膜３８,３８ａが窪んで配線間のショートが起きやすくなる。したがって、非除去領域２６の横断面の総面積は、貫通電極領域１２の横断面の面積の０．１倍以上が好ましい。
However, if the proportion of the
すなわち、非除去領域２６の横断面の総面積は、貫通電極領域１２の横断面の面積の０．４倍以下０．１倍以上が好ましい。更に好ましくは、非除去領域２６の横断面の総面積は、貫通電極領域１２の横断面の面積の０．３倍以下０．２倍以上である。
That is, the total area of the cross section of the
同様に、貫通電極８０の積層部（エッチング残部６４）の横断面の総面積は、貫通電極８０の横断面の面積の０.４倍以下０．１倍以上が好ましい。更に好ましくは、貫通電極８０の積層部（エッチング残部６４）の横断面の総面積は、貫通電極８０の横断面の面積の０.３倍以下０．２倍以上である。
Similarly, the total area of the cross section of the laminated portion (etching remaining portion 64) of the through
貫通電極領域１２の上に形成されるダミー凹部の平面形状（基板２に平行な断面の形状）およびサイズが配線層ごとに異なると、最もサイズの大きなダミー凹部または最も細長いダミー凹部によって貫通電極ホール６２の開口率が制限される。したがって、貫通電極領域１２上のダミー凹部５２,５２ａの平面形状は、所定の形状および所定サイズ（例えば、非除去領域２６の平面形状およびサイズ）を有することが好ましい。この場合、積層部６４内のダミー埋設導電部の基板に平行な断面も、所定の形状および所定のサイズを有する。
If the planar shape (shape of a cross section parallel to the substrate 2) and the size of the dummy recess formed on the through
尚、ダミー基板凹部内のダミー埋設絶縁膜２２（図２（ｃ）参照）は、例えば基板用のドライエッチングで除去することができる。しかし、ダミー埋設絶縁膜２２と基板２のエッチングレートが異なるので、ダミー埋設絶縁膜２２（またはその一部）が除去領域２４（図１（ａ）参照）に形成されると、貫通ホール６２の形状に乱れが生じる。
The dummy buried insulating film 22 (see FIG. 2C) in the concave portion of the dummy substrate can be removed by, for example, dry etching for the substrate. However, since the etching rates of the dummy buried insulating
したがって、「（１）素子分離絶縁膜および半導体素子の形成工程」で説明したように、ダミー埋設絶縁膜２２も非除去領域２６に形成することが好ましい。但し、基板２とダミー埋設絶縁膜２２のエッチングレートの差が小さい場合等には、ダミー埋設絶縁膜２２（またはその一部）を除去領域２４に形成してもよい。
Therefore, as described in “(1) Process for forming element isolation insulating film and semiconductor element”, it is preferable that the dummy buried insulating
―ダミー凹部の平面形状―
図２４及び２５は、凹部４４およびダミー凹部４６が設けられた層間絶縁膜３８,３８ａの平面図である。図２４及び２５には、層間絶縁膜３８,３８ａの下方に位置する貫通電極領域１２が破線で示されている。
-Planar shape of dummy recess-
24 and 25 are plan views of the interlayer insulating
図２４（ａ）に示す例では、ダミー凹部４６の平面形状は正方形である。したがって、ダミー凹部４６は、四角柱状の孔（ホール）である。図２４（ａ）に示す例では、このようなダミー凹部４６が、格子状に配列されている。一方、凹部４４は、縦長の配線溝である。
In the example shown in FIG. 24A, the planar shape of the
図２４（ｂ）に示す例では、四角柱状のダミー凹部４６の列が、上下スライドしている。 In the example shown in FIG. 24B, the row of the rectangular columnar dummy recesses 46 slides up and down.
図２５（ａ）に示す例では、貫通電極領域１２上のダミー凹部４６の平面形状は、長方形である。したがって、貫通電極領域１２上のダミー凹部４６は溝である。このような場合、エッチング残部６４の横断面が大きくなり、エッチング残部６４の強度は大きくなる。
In the example shown in FIG. 25A, the planar shape of the
図２５（ｂ）に示す例では、貫通電極領域１２上のダミー凹部４６は４５°回転している。
In the example shown in FIG. 25B, the
この様に、ダミー凹部４６の形状および配置には、種々のバリエーションが存在する。一方、ダミー凹部４６の１辺は、ＣＭＰの特性等を考慮すると、０．１μｍ〜１．０μｍ程度が好ましい（ダミー凹部４６の平面形状が矩形の場合）。
As described above, various variations exist in the shape and arrangement of the dummy recesses 46. On the other hand, one side of the
実施の形態１では、貫通電極領域１２上のダミー凹部４６は、非除去領域２６（図７（ｂ）参照）の上に設けられる。しかし、貫通電極領域１２上のダミー凹部４６が少数の場合等には、非除去領域２６を設定せずに、ダミー凹部４６を貫通電極領域１２内の任意の位置に形成してもよい。
In the first embodiment, the
（実施の形態２）
図２６乃至２９は、実施の形態２の半導体装置８２ａの製造方法を説明する工程断面図である。
(Embodiment 2)
26 to 29 are process cross-sectional views illustrating the method for manufacturing the
実施の形態１では、図７に示すようにコンタクトホール５８の形成後、凹部４４ａ（配線溝）とダミー凹部４６ａを同時に形成する。一方、実施の形態２では、コンタクトホール５８ａと同時にダミー凹部４６ａを形成し、その後凹部４４ａ（配線溝）を形成する。その他の工程は、実施の形態１の製造方法と略同じである。したがって、実施の形態１と共通する部分については、説明を省略する。
In the first embodiment, as shown in FIG. 7, after the
まず、図２６（ａ）に示すように、実施の形態１の工程にしたがって、１層目の配線層５３ａまで形成する。更に、実施の形態１の工程にしたがって、１層目の配線層５３ａの上に、エッチングストッパー膜３６ａ、層間絶縁膜３８ａ、およびハードマスク用の絶縁膜４０ａを形成する。
First, as shown in FIG. 26A, the
次に、ハードマスク用絶縁膜４０ａの上に、２層目のダミー凹部に対応する開口部４５ｄとコンタクトプラグに対応する開口部５６を有するレジスト膜８ｅを形成する。このコンタクトプラグは、一層目の配線５０に接続するプラグである。
Next, a resist
このレジスト膜８ｅをマスクとして、図２６（ｂ）に示すように絶縁膜４０ａをドライエッチングし、ハードマスク４２ｃを形成する。次に、ハードマスク４２ｃを用いて、２層目の層間絶縁膜３８ａおよびエッチングストッパー膜３６ａをドライエッチングして、２層目の層間絶縁膜３８ａおよびエッチングストッパー膜３６ａを貫通する、ダミー凹部４６ｂおよびコンタクトホール５８を形成する。
Using the resist
次に、図２７（ａ）に示すように、ハードマスク４２ｃの上に、２層目の凹部（配線溝）に対応する開口部４５ｃを有するレジスト膜８ｆを形成する。
Next, as shown in FIG. 27A, a resist
次に、図２７（ｂ）に示すように、レジスト膜８ｆをマスクとして、ハードマスク４２ｃをドライエッチングし、新たな開口部を形成する。
Next, as shown in FIG. 27B, the
このハードマスク４２ｃを用い、図２７（ｂ）に示すように、２層目の層間絶縁膜３８ａをドライエッチングして、凹部（配線溝）４４ａを形成する。その後、レジスト膜８ｆを除去する。
Using this
以上の工程により、図２８に示すように、２層目の層間絶縁膜３８ａに、ダミー凹部４６ｂ、凹部（配線溝）４４ａ、コンタクトホール５８ａが形成される。
Through the above steps, as shown in FIG. 28, a
その後、実施の形態１と同じ手順により、埋設導電部とダミー埋設導電部を形成し、更に３層目以降の配線層等を形成する。これにより、図２９に示すに、実施の形態２の半導体装置８２ａが形成される。
Thereafter, the embedded conductive portion and the dummy embedded conductive portion are formed by the same procedure as in the first embodiment, and the third and subsequent wiring layers are formed. Thereby, as shown in FIG. 29, the
図２９に示すように、実施の形態２の半導体装置８２ａでは、ダミー埋設導電部５２ｂが配線層５３を貫通している。その他の点は、実施の形態１の半導体装置８２と略同じである。
As shown in FIG. 29, in the
以上のように、実施の形態の形態１及び２では、ダミー基板凹部は細長い平面形状を有する凹部すなわち溝（ダミーＳＴＩ溝）である。しかし、ダミー基板凹部は、等方的な平面形状を有する凹部すなわち孔であってもよい。同様に、基板凹部も孔であってもよい。 As described above, in the first and second embodiments, the dummy substrate recess is a recess or groove (dummy STI groove) having an elongated planar shape. However, the dummy substrate recess may be a recess or hole having an isotropic planar shape. Similarly, the substrate recess may be a hole.
また、実施の形態１及び２では、素子領域上の凹部は溝（配線溝）である。しかし、素子領域上の凹部は孔（例えば、コンタクトホール）であってもよい。この場合、埋設導電部は、例えばコンタクトプラグになる。 In the first and second embodiments, the recess on the element region is a groove (wiring groove). However, the recess on the element region may be a hole (for example, a contact hole). In this case, the buried conductive portion is, for example, a contact plug.
また、実施の形態の形態１及び２の半導体素子２８は、ＭＯＳトランジスタである。しかし、半導体素子２８は、他の素子（例えば、バイポーラトランジスタ、光検出器など）であってもよい。
Further, the
以上の実施の形態１及び２に関し、更に以下の付記を開示する。 Regarding the above first and second embodiments, the following additional notes are disclosed.
（付記１）
半導体素子を有する素子領域と貫通電極が形成される貫通電極領域とを有する基板の上に第１絶縁膜を形成し、
前記素子領域上の前記第１絶縁膜に凹部を形成し、前記貫通電極領域上の前記第１絶縁膜にダミー凹部を形成し、
前記第１絶縁膜上、前記凹部内、および前記ダミー凹部内に第１導電材を形成し、
前記第１導電材および前記第１絶縁膜の上部を研磨して、前記凹部内に導電部を形成すると共に前記ダミー凹部内にダミー導電部を形成し、
前記貫通電極領域上の前記第１絶縁膜および前記貫通電極領域をエッチングして前記基板内に至る貫通電極ホールを形成した後、前記貫通電極ホール内に第２導電材を形成し、
前記貫通電極ホール内に形成された第２導電材が露出するまで前記基板の裏面を研磨して、前記貫通電極を形成する
半導体装置の製造方法。
(Appendix 1)
Forming a first insulating film on a substrate having an element region having a semiconductor element and a through electrode region in which the through electrode is formed;
Forming a recess in the first insulating film on the element region, forming a dummy recess in the first insulating film on the through electrode region;
Forming a first conductive material on the first insulating film, in the recess, and in the dummy recess,
Polishing upper portions of the first conductive material and the first insulating film to form a conductive portion in the concave portion and a dummy conductive portion in the dummy concave portion;
After etching the first insulating film and the through electrode region on the through electrode region to form a through electrode hole reaching the substrate, a second conductive material is formed in the through electrode hole,
A method of manufacturing a semiconductor device, wherein the through electrode is formed by polishing the back surface of the substrate until the second conductive material formed in the through electrode hole is exposed.
（付記２）
付記１に記載の半導体装置の製造方法において、
前記貫通電極領域は、前記第１絶縁膜および前記基板が除去される除去領域と前記除去領域以外の非除去領域とを有し、
前記貫通電極領域上の前記ダミー凹部は、前記非除去領域上に形成されることを
特徴とする半導体装置の製造方法。
(Appendix 2)
In the method for manufacturing a semiconductor device according to
The through electrode region has a removed region from which the first insulating film and the substrate are removed and a non-removed region other than the removed region,
The method of manufacturing a semiconductor device, wherein the dummy recess on the through electrode region is formed on the non-removed region.
（付記３）
付記１又は２に記載の半導体装置の製造方法において、
前記半導体素子が形成される素子形成領域と前記貫通電極領域とを有する素子未形成基板の表面に、研磨ストッパー膜を形成し、
前記素子形成領域に基板凹部を形成し、前記貫通電極領域にダミー基板凹部を形成し、
前記研磨ストッパー膜上、前記基板凹部内、および前記ダミー基板凹部内に第２絶縁膜を形成し、
前記研磨ストッパー膜が露出するまで前記第２絶縁膜を研磨して、前記基板凹部内に素子分離絶縁膜を形成すると共に前記ダミー基板凹部内にダミー素子分離絶縁膜を形成し、
前記素子形成領域内の前記素子分離絶縁膜で囲われた領域に前記半導体素子を形成して、前記素子領域と前記貫通電極領域とを有する前記基板を形成し、
前記貫通電極領域の前記ダミー基板凹部は、前記非除去領域に形成されることを
特徴とする半導体装置の製造方法。
(Appendix 3)
In the method for manufacturing a semiconductor device according to
Forming a polishing stopper film on a surface of an element-unformed substrate having an element formation region in which the semiconductor element is formed and the through electrode region;
Forming a substrate recess in the element formation region, forming a dummy substrate recess in the through electrode region;
Forming a second insulating film on the polishing stopper film, in the substrate recess, and in the dummy substrate recess;
Polishing the second insulating film until the polishing stopper film is exposed to form an element isolation insulating film in the substrate recess and forming a dummy element isolation insulating film in the dummy substrate recess;
Forming the semiconductor element in a region surrounded by the element isolation insulating film in the element formation region, and forming the substrate having the element region and the through electrode region;
The method of manufacturing a semiconductor device, wherein the concave portion of the dummy substrate in the through electrode region is formed in the non-removed region.
（付記４）
付記１乃至３に記載の半導体装置の製造方法において、
前記ダミー凹部または前記ダミー基板凹部は、溝または孔であることを
特徴とする半導体装置の製造方法。
(Appendix 4)
In the method for manufacturing a semiconductor device according to
The method of manufacturing a semiconductor device, wherein the dummy recess or the dummy substrate recess is a groove or a hole.
（付記５）
付記１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記ダミー凹部の前記基板に平行な断面は、所定の形状および所定のサイズを有することを
特徴とする半導体装置の製造方法。
(Appendix 5)
In the method for manufacturing a semiconductor device according to any one of
A method of manufacturing a semiconductor device, wherein a cross section of the dummy recess parallel to the substrate has a predetermined shape and a predetermined size.
（付記６）
付記１乃至５のいずれか１項に記載の半導体装置において、
前記第１絶縁膜は、疎水性の絶縁膜であることを
特徴とする半導体装置の製造方法。
(Appendix 6)
The semiconductor device according to any one of
The method for manufacturing a semiconductor device, wherein the first insulating film is a hydrophobic insulating film.
（付記７）
付記６に記載の半導体装置の製造方法において、
前記第１絶縁膜は、有機官能基を有することを
特徴とする半導体装置の製造方法。
(Appendix 7)
In the method for manufacturing a semiconductor device according to attachment 6,
The method of manufacturing a semiconductor device, wherein the first insulating film has an organic functional group.
（付記８）
付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記非除去領域の横断面の総面積は、前記貫通電極領域の横断面の面積の０.４倍以下０.１倍以上であることを
特徴とする半導体装置の製造方法。
(Appendix 8)
In the method for manufacturing a semiconductor device according to any one of
The total area of the cross section of the non-removed region is 0.4 times or less and 0.1 times or more of the area of the cross section of the through electrode region.
（付記９）
半導体素子を有する基板と、
前記基板上に積層された複数の絶縁膜と、
前記複数の絶縁膜それぞれに形成された複数の導電部と、
前記基板および前記複数の絶縁膜を貫通する貫通電極とを有し、
前記貫通電極は、前記基板、前記複数の絶縁膜、および前記導電部に対応するダミー導電部を積層して得られる柱状の積層部を有する
半導体装置。
(Appendix 9)
A substrate having a semiconductor element;
A plurality of insulating films stacked on the substrate;
A plurality of conductive portions formed in each of the plurality of insulating films;
A through electrode penetrating the substrate and the plurality of insulating films;
The through electrode has a columnar stacked portion obtained by stacking the substrate, the plurality of insulating films, and a dummy conductive portion corresponding to the conductive portion.
２・・・素子未形成基板
４・・・研磨ストッパー膜
１０・・・素子形成領域
１０ａ・・・素子領域
１２・・・貫通電極領域
１４・・・ＳＴＩ溝（基板凹部）
１６・・・ダミーＳＴＩ溝（ダミー基板凹部）
１８・・・埋め込み絶縁膜
２０・・・埋設絶縁膜
２２・・・ダミー埋設絶縁膜
２４・・・除去領域
２６・・・非除去領域
２８・・・半導体素子
３８・・・層間絶縁膜（絶縁膜）
４４・・・凹部
４６・・・ダミー凹部
４８・・・導電材
５０・・・埋設導電部
５２・・・ダミー埋設導電部
５４・・・多層配線部
６２・・・貫通ホール（貫通電極ホール）
2 ... Element-
16: Dummy STI groove (dummy substrate recess)
18 ... buried insulating
44 ...
Claims (5)
前記素子領域上の前記第１絶縁膜に凹部を形成し、前記貫通電極領域上の前記第１絶縁膜にダミー凹部を形成し、
前記第１絶縁膜上、前記凹部内、および前記ダミー凹部内に第１導電材を形成し、
前記第１導電材および前記第１絶縁膜の上部を研磨して、前記凹部内に導電部を形成すると共に前記貫通電極領域上の前記ダミー凹部内にダミー導電部を形成し、
前記貫通電極領域上の前記第１絶縁膜および前記貫通電極領域をエッチングして前記基板内に至る貫通電極ホールを形成した後、前記貫通電極ホール内に第２導電材を形成し、
前記貫通電極ホール内に形成された第２導電材が露出するまで前記基板の裏面を研磨して、前記貫通電極を形成する
半導体装置の製造方法。 Forming a first insulating film on a substrate having an element region having a semiconductor element and a through electrode region in which the through electrode is formed;
Forming a recess in the first insulating film on the element region, forming a dummy recess in the first insulating film on the through electrode region;
Forming a first conductive material on the first insulating film, in the recess, and in the dummy recess,
Wherein the first conductive material and polishing the upper portion of the first insulating film, forming a dummy conductive portion before Symbol dummy in the recess on the through electrode region co to form a conductive portion in the recess,
After etching the first insulating film and the through electrode region on the through electrode region to form a through electrode hole reaching the substrate, a second conductive material is formed in the through electrode hole,
A method of manufacturing a semiconductor device, wherein the through electrode is formed by polishing the back surface of the substrate until the second conductive material formed in the through electrode hole is exposed.
前記貫通電極領域は、前記第１絶縁膜および前記基板が除去される除去領域と前記除去領域以外の非除去領域とを有し、
前記貫通電極領域上の前記ダミー凹部は、前記非除去領域上に形成されることを
特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The through electrode region has a removed region from which the first insulating film and the substrate are removed and a non-removed region other than the removed region,
The method of manufacturing a semiconductor device, wherein the dummy recess on the through electrode region is formed on the non-removed region.
前記半導体素子が形成される素子形成領域と前記貫通電極領域とを有する素子未形成基板の表面に、研磨ストッパー膜を形成し、
前記素子形成領域に基板凹部を形成し、前記貫通電極領域にダミー基板凹部を形成し、
前記研磨ストッパー膜上、前記基板凹部内、および前記ダミー基板凹部内に第２絶縁膜を形成し、
前記研磨ストッパー膜が露出するまで前記第２絶縁膜を研磨して、前記基板凹部内に素子分離絶縁膜を形成すると共に前記ダミー基板凹部内にダミー素子分離絶縁膜を形成し、
前記素子形成領域内の前記素子分離絶縁膜で囲われた領域に前記半導体素子を形成して、前記素子領域と前記貫通電極領域とを有する前記基板を形成し、
前記貫通電極領域の前記ダミー基板凹部は、前記非除去領域に形成されることを
特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
Forming a polishing stopper film on a surface of an element-unformed substrate having an element formation region in which the semiconductor element is formed and the through electrode region;
Forming a substrate recess in the element formation region, forming a dummy substrate recess in the through electrode region;
Forming a second insulating film on the polishing stopper film, in the substrate recess, and in the dummy substrate recess;
Polishing the second insulating film until the polishing stopper film is exposed to form an element isolation insulating film in the substrate recess and forming a dummy element isolation insulating film in the dummy substrate recess;
Forming the semiconductor element in a region surrounded by the element isolation insulating film in the element formation region, and forming the substrate having the element region and the through electrode region;
The method of manufacturing a semiconductor device, wherein the concave portion of the dummy substrate in the through electrode region is formed in the non-removed region.
前記第１絶縁膜は、疎水性の絶縁膜であることを
特徴とする半導体装置の製造方法。 The semiconductor device according to any one of claims 1 to 3,
The method for manufacturing a semiconductor device, wherein the first insulating film is a hydrophobic insulating film.
前記基板上に積層された複数の絶縁膜と、
前記複数の絶縁膜それぞれに形成された複数の導電部とを有し、
前記貫通電極は、前記基板の貫通電極領域と、前記貫通電極領域上の前記複数の絶縁膜を貫通して形成され、
前記導電部は、前記貫通電極領域上の前記複数の絶縁膜にダミー導電部を有する
半導体装置。 A base plate having a through electrode region having an element region and the through electrodes that having a semiconductor element,
A plurality of insulating films stacked on the substrate;
A plurality of conductive portions formed on each of the plurality of insulating films ,
The through electrode is formed through the through electrode region of the substrate and the plurality of insulating films on the through electrode region,
The conductive portion is a semiconductor device which have a dummy conductive portion to said plurality of insulating films on said penetrating electrode region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011202047A JP5861346B2 (en) | 2011-09-15 | 2011-09-15 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011202047A JP5861346B2 (en) | 2011-09-15 | 2011-09-15 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013065615A JP2013065615A (en) | 2013-04-11 |
| JP5861346B2 true JP5861346B2 (en) | 2016-02-16 |
Family
ID=48188887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011202047A Active JP5861346B2 (en) | 2011-09-15 | 2011-09-15 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5861346B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102111474B1 (en) | 2013-11-20 | 2020-06-08 | 삼성전자주식회사 | Semiconductor devices having through electrodes and methods for fabricating the same |
| JP6391999B2 (en) * | 2014-06-13 | 2018-09-19 | 株式会社ディスコ | Manufacturing method of laminated device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3692109B2 (en) * | 2002-10-24 | 2005-09-07 | 株式会社東芝 | Manufacturing method of semiconductor device |
| JP3696208B2 (en) * | 2003-01-22 | 2005-09-14 | 株式会社東芝 | Semiconductor device |
| JP4439341B2 (en) * | 2004-06-30 | 2010-03-24 | 株式会社ルネサステクノロジ | Manufacturing method of semiconductor device |
| JP2009038103A (en) * | 2007-07-31 | 2009-02-19 | Fujitsu Microelectronics Ltd | Manufacturing method of semiconductor device, and semiconductor device |
| JP5537016B2 (en) * | 2008-10-27 | 2014-07-02 | 株式会社東芝 | Semiconductor device and manufacturing method of semiconductor device |
| JP5101575B2 (en) * | 2009-07-28 | 2012-12-19 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
| JP5610905B2 (en) * | 2010-08-02 | 2014-10-22 | パナソニック株式会社 | Semiconductor device |
-
2011
- 2011-09-15 JP JP2011202047A patent/JP5861346B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2013065615A (en) | 2013-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10340178B2 (en) | Via patterning using multiple photo multiple etch | |
| EP2194574B1 (en) | Method for producing interconnect structures for integrated circuits | |
| US9219023B2 (en) | 3D chip stack having encapsulated chip-in-chip | |
| US8614146B2 (en) | Semiconductor device manufacture method and semiconductor device | |
| US8658529B2 (en) | Method for manufacturing semiconductor device | |
| JP5601380B2 (en) | Manufacturing method of semiconductor device | |
| JPWO2006046487A1 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JP5353109B2 (en) | Manufacturing method of semiconductor device | |
| JP2011204750A (en) | Method of manufacturing semiconductor device | |
| JP4076131B2 (en) | Manufacturing method of semiconductor device | |
| JP5861346B2 (en) | Manufacturing method of semiconductor device | |
| US20190157144A1 (en) | Semiconductor device and forming method thereof | |
| KR100783868B1 (en) | A method of manufacturing a semiconductor device and a semiconductor device | |
| JP2012028696A (en) | Semiconductor device manufacturing method | |
| KR100602086B1 (en) | Method of forming interconnection line in semiconductor device | |
| JP2006351732A (en) | Process for fabricating semiconductor device | |
| US20210358889A1 (en) | Semiconductor assembly and method of manufacturing the same | |
| TW201342526A (en) | Through silicon via structure and method of fabricating the same | |
| JP2009188101A (en) | Semiconductor device, and manufacturing method thereof | |
| JP2006156519A (en) | Method of manufacturing semiconductor device | |
| US20230041753A1 (en) | Semiconductor Device and Method of Manufacture | |
| KR20100078150A (en) | Semiconductor device and method for manufacturing the device | |
| JP5515808B2 (en) | Manufacturing method of semiconductor device | |
| KR100774651B1 (en) | Manufacturing method of copper metalization for semiconductor device and structure thereof | |
| JP2013058672A (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140526 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150427 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20150610 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151207 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5861346 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |