JP5849567B2 - Semiconductor integrated circuit - Google Patents
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Description
本発明は、基準電圧回路を有する半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit having a reference voltage circuit.
半導体集積回路には、高耐圧回路と、低耐圧回路とが混載された半導体集積回路がある。このような半導体装置では、高い電圧が低耐圧回路に印加されることを防止するクランプ回路が設けられている。 As the semiconductor integrated circuit, there is a semiconductor integrated circuit in which a high voltage circuit and a low voltage circuit are mixedly mounted. In such a semiconductor device, a clamp circuit for preventing a high voltage from being applied to the low withstand voltage circuit is provided.
図6は本出願人が先に、特許文献1で提案した半導体集積回路の一例の回路構成図を示す。図6において、半導体集積回路は、電源端子11と、抵抗12と、クランプ回路13と、低耐圧の内部回路14を有する。電源端子11は高電圧VDD1(例えば最大30V)が印加される端子であり、抵抗12を介してクランプ回路13及び内部回路14に接続されている。
FIG. 6 shows a circuit configuration diagram of an example of a semiconductor integrated circuit previously proposed by the present applicant in Patent Document 1. In FIG. In FIG. 6, the semiconductor integrated circuit includes a power supply terminal 11, a
クランプ回路13は、1つのnpn型バイポーラトランジスタ21により構成されている。npn型バイポーラトランジスタ21のエミッタは、抵抗12を介して電源端子11に接続されると共に、内部回路14に接続されている。トランジスタ21のコレクタはベースと共通接続されて接地されている。
The
上記構成とされたクランプ回路13は抵抗12との接続点の電圧を内部回路14が破壊されない電圧にクランプする。クランプ電圧つまりnpn型バイポーラトランジスタ21の逆電圧(エミッタ、ベース間の逆方向電圧)は例えば6Vであり、クランプ回路13は内部回路14に供給される電圧をトランジスタ21の逆電圧にクランプする。
The
内部回路14は、基準電圧発生回路16と、低電圧(例えば6V以下)で駆動する低電圧駆動用回路17とを有する。基準電圧発生回路16は、低電圧駆動用回路17に接続されている。基準電圧発生回路16は、ディプレッション型nチャネルMOSトランジスタ23とエンハンスメント型nチャネルMOSトランジスタ24を有する。MOSトランジスタ23のドレインはトランジスタ21のエミッタと接続されている。MOSトランジスタ24のソースは接地されている。
The
MOSトランジスタ23のゲートはMOSトランジスタ24のゲートと共通接続され、かつ、MOSトランジスタ23のソース及びMOSトランジスタ24のドレインと共通接続されている。ディプレッション型のMOSトランジスタ23は電流源として動作し、MOSトランジスタ23のソース電流がMOSトランジスタ24のドレイン電流として流れることで生じるMOSトランジスタ24のエミッタ、ベース間の閾値電圧(例えば2.0V)を基準電圧VREFとして低電圧駆動用回路17に供給する。
The gate of the
図6に示す従来の半導体集積回路は、MOSトランジスタを形成するプロセスで作成されている。npn型バイポーラトランジスタ21は、MOSトランジスタを作成するプロセスで形成されたnpn接合をバイポーラトランジスタとして用いている。MOSトランジスタを形成するプロセスで形成したバイポーラトランジスタ21では、バイポーラトランジスタ21の逆電圧のバラツキが大きく、クランプ電圧を正確な値(6V)に設定することができず、結果として半導体集積回路の歩留りが悪くなるという問題があった。 The conventional semiconductor integrated circuit shown in FIG. 6 is produced by a process for forming a MOS transistor. The npn-type bipolar transistor 21 uses an npn junction formed by a process for producing a MOS transistor as a bipolar transistor. In the bipolar transistor 21 formed by the process of forming the MOS transistor, the reverse voltage variation of the bipolar transistor 21 is large, and the clamp voltage cannot be set to an accurate value (6V). As a result, the yield of the semiconductor integrated circuit is increased. There was a problem of getting worse.
本発明は上記の点に鑑みてなされたもので、クランプ電圧を正確な値に設定できる半導体集積回路を提供することを目的とする。 The present invention has been made in view of the above points, and an object thereof is to provide a semiconductor integrated circuit capable of setting a clamp voltage to an accurate value.
本発明の一実施態様による半導体集積回路は、第1の電圧である電源を供給されて定電流を発生する定電流部(60)と、
前記定電流部(60)で発生された定電流を供給されて前記第1の電圧より低い第2の電圧を発生し、前記第1の電圧の電源を前記第2の電圧にクランプするクランプ部(71)と、
前記クランプ部(71)でクランプされた電源を供給されて基準電圧を発生する基準電圧発生部(72)と、を有し、
前記クランプ部(71)は、ゲートとドレインに接続され縦型接続されたn段のMOSトランジスタ(M11−1〜M11−n)であり、
前記縦型接続されたn段のMOSトランジスタは、飽和領域で動作し、
前記第2の電圧であるVcは、前記定電流であるI REF 、電子の移動度μ n 、単位面積あたりのゲート容量C ox 、MOSトランジスタのゲート幅W、MOSトランジスタのゲート長L、MOSトランジスタのスレショールド電圧V th を用いて、
Vc=n×[2×I REF /(μ n C ox )] 1/2 ×(L/W) 1/2 +n×V th
と表される
。
A semiconductor integrated circuit according to an embodiment of the present invention includes a constant current unit (60) that is supplied with a power source that is a first voltage and generates a constant current;
A clamp unit that is supplied with a constant current generated by the constant current unit (60), generates a second voltage lower than the first voltage, and clamps the power source of the first voltage to the second voltage. (71),
A reference voltage generator (72) that is supplied with the power clamped by the clamp unit (71) and generates a reference voltage,
The clamping portion (71), Ri MOS transistor (M11-1~M11-n) der of connected n-stage vertical is connected to the gate and the drain,
The vertically connected n-stage MOS transistors operate in a saturation region,
The second voltage Vc is the constant current I REF , the electron mobility μ n , the gate capacitance C ox per unit area , the MOS transistor gate width W, the MOS transistor gate length L, the MOS transistor Using the threshold voltage V th of
Vc = n × [2 × I REF / (μ n C ox )] 1/2 × (L / W) 1/2 + n × V th
It is expressed .
好ましくは、前記定電流部(60)は、
電流を安定化して前記定電流を出力する電流安定化部(63)と、
前記第1の電圧である電源の投入からの一定期間に前記第1の電圧である電源を前記電流安定化部(63)に供給する第1の起動部(61)と、
前記基準電圧発生部(72)に流れる電流に応じた電流を前記電流安定化部(63)に供給する電流供給部(62)と、を有する。
Preferably, the constant current portion (60) is
A current stabilizing unit (63) for stabilizing the current and outputting the constant current;
A first starting unit (61) for supplying the current stabilizing unit (63) with the power source, which is the first voltage, for a certain period after the power source, which is the first voltage, is turned on;
A current supply unit (62) for supplying a current corresponding to the current flowing through the reference voltage generation unit (72) to the current stabilization unit (63).
好ましくは、前記定電流部(60)は、
電流を安定化して前記定電流を出力する電流安定化部(63)と、
前記基準電圧発生部(72)で発生した基準電圧が所定の参照電圧未満であるとき前記第1の電圧である電源を前記電流安定化部(63)に供給する第2の起動部(64)と、
前記基準電圧発生部(72)に流れる電流に応じた電流を前記電流安定化部(63)に供給する電流供給部(62)と、を有する。
Preferably, the constant current portion (60) is
A current stabilizing unit (63) for stabilizing the current and outputting the constant current;
A second starter (64) for supplying a power supply, which is the first voltage, to the current stabilizer (63) when the reference voltage generated by the reference voltage generator (72) is less than a predetermined reference voltage. When,
A current supply unit (62) for supplying a current corresponding to the current flowing through the reference voltage generation unit (72) to the current stabilization unit (63).
好ましくは、前記基準電圧発生部(72)は、
前記クランプ部(71)でクランプされた電源をドレインに供給され、ゲート及びソースを前記基準電圧の出力端子(73)に接続されたディプレッション型の第1のMOSトランジスタ(M13)と、
前記基準電圧の出力端子(73)にゲート及びドレインを接続されたエンハンスメント型の第2のMOSトランジスタ(M14)と、を有する。
Preferably, the reference voltage generator (72) is
A depletion type first MOS transistor (M13) in which the power source clamped by the clamp unit (71) is supplied to the drain , and the gate and source are connected to the output terminal (73) of the reference voltage;
And an enhancement type second MOS transistor (M14) having a gate and a drain connected to the reference voltage output terminal (73).
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。 Note that the reference numerals in the parentheses are given for ease of understanding, are merely examples, and are not limited to the illustrated modes.
本発明によれば、クランプ電圧を正確な値に設定することができる。 According to the present invention, the clamp voltage can be set to an accurate value.
以下、図面に基づいて本発明の実施形態について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
<警報システムの構成>
図1は監視警報システムの一実施形態の構成図を示す。監視警報システムは、親機30と、電源信号線31と、複数の子機32−1〜32−nを有している。親機30は電源信号線31に接続されている複数の子機32−1〜32−nそれぞれに電源VDD1を供給する。電源VDD1は通常電圧24V(最大電圧30V)である。また、親機30は電源信号線31を通じて複数の子機32−1〜32−nそれぞれに制御データをシリアル通信で送信する。
<Alarm system configuration>
FIG. 1 shows a block diagram of an embodiment of a monitoring alarm system. The monitoring alarm system includes a
各子機32−1〜32−nそれぞれは親機30から電源を供給されて動作し、内蔵する監視センサを用いて設置環境のデータ収集つまり監視を行う。そして、各子機は監視センサの出力データを閾値と比較して判定を行い、判定結果によっては警報(アラーム)を発生する。各子機32−1〜32−nは警報発生時に電源信号線31を通じて親機30に警報データをシリアル通信で送信する。
Each of the slave units 32-1 to 32-n operates by being supplied with power from the
<子機の構成>
図2は子機の一実施形態の構成図を示す。子機は、高耐圧チップ41と、マイクロコンピュータ42と、監視センサ44を有する。高耐圧チップ41とマイクロコンピュータ42はベースチップ43上に設けられている。
<Configuration of slave unit>
FIG. 2 shows a configuration diagram of an embodiment of the slave unit. The slave unit includes a
端子45には電源信号線31が接続される。端子45には高耐圧チップ41内の基準電圧回路46,レギュレータ回路47,受信回路48,送信回路49それぞれが接続されている。基準電圧回路46は端子45を介して電源信号線31から電源VDD1(通常電圧24V、最大電圧30V)を供給されて基準電圧VREF(例えば2.0V)を発生してレギュレータ回路47に供給する。
A power
レギュレータ回路47は端子45を介して電源信号線31から電源VDD1を供給され、基準電圧VREFを基準として例えば5Vで安定化した直流電圧を生成して出力する。レギュレータ回路47の出力する直流電圧は受信回路48,送信回路49,レギュレータ回路50それぞれに電源として供給される。レギュレータ回路50はレギュレータ回路47から供給される5Vの直流電圧からマイクロコンピュータ用の例えば2.5Vの直流電圧を生成してマイクロコンピュータ42に供給する。
The
受信回路48は端子45を介して供給される電源信号線31の電圧変化を検出し、親機30からシリアル伝送された制御データ又は他の子機からシリアル伝送された警報データを判別し、判別した親機からの制御データ又は他の子機からの警報データをマイクロコンピュータ42に供給する。
The receiving
送信回路49はマイクロコンピュータ42から警報データを供給されると、この警報データのローレベルのタイミングで端子45の電圧を例えば9Vにプルダウンすることで、当該警報データを電源信号線31にシリアルに送出する。
When the alarm data is supplied from the
マイクロコンピュータ42は受信回路48を通して親機30から制御データを供給され、この制御データに基づいて動作を行う。マイクロコンピュータ42は監視センサ44を用いて例えば温度、湿度、煙などの設置環境のデータ収集つまり監視を行う。マイクロコンピュータ42は収集したデータを予め設定されている閾値と比較して判定を行い、判定結果によっては警報(アラーム)を発生する。そして、警報発生時には、自己の識別情報、警報の種類などを含む警報データを生成し、送信回路49を通して親機30にシリアルに送信する。
The
<基準電圧回路の構成>
図3は本発明の半導体集積回路である基準電圧回路46の一実施形態の回路構成図を示す。基準電圧回路46は、定電流源部60と、基準電圧発生部70とを有する。定電流源部60において、抵抗R1の一端には電源VDD1(通常電圧24V、最大30V)に接続されている。抵抗R1の他端はキャパシタC1を介して接地されると共に、pチャネルMOSトランジスタM1のゲートに接続されている。
<Configuration of reference voltage circuit>
FIG. 3 shows a circuit configuration diagram of an embodiment of a
MOSトランジスタM1のソースは電源VDD1に接続され、ドレインは抵抗R2を介して接続点Aに接続されている。接続点AにはpチャネルMOSトランジスタM4のドレインと、nチャネルMOSトランジスタM5のドレインと、nチャネルMOSトランジスタM7のゲートが接続されている。上記の抵抗R1,R2,キャパシタC1,MOSトランジスタM1は起動部61を構成している。起動部61は電流安定化部63を通してクランプ部71に安定的に電流を供給するために設けている。
The source of the MOS transistor M1 is connected to the power supply VDD1, and the drain is connected to the connection point A via the resistor R2. The connection point A is connected to the drain of the p-channel MOS transistor M4, the drain of the n-channel MOS transistor M5, and the gate of the n-channel MOS transistor M7. The resistors R1 and R2, the capacitor C1, and the MOS transistor M1 constitute an
pチャネルMOSトランジスタM2はソースを電源VDD1に接続され、ゲートとドレインをMOSトランジスタM4のゲートに接続されると共に、nチャネルMOSトランジスタM3のドレインに接続されている。MOSトランジスタM3のゲートは基準電圧発生部70のnチャネルM15のゲート及びドレインに接続され、MOSトランジスタM3のソースは接地されている。
The p-channel MOS transistor M2 has a source connected to the power supply VDD1, a gate and a drain connected to the gate of the MOS transistor M4, and a drain connected to the drain of the n-channel MOS transistor M3. The gate of the MOS transistor M3 is connected to the gate and drain of the n-channel M15 of the
MOSトランジスタM4はMOSトランジスタM2のゲートとドレインに接続されており、MOSトランジスタM2,M4はカレントミラー回路を構成している。MOSトランジスタM4のドレインはMOSトランジスタM5のドレインと接続され、MOSトランジスタM5のゲートはMOSトランジスタ7のソースに接続され、MOSトランジスタM5のソースは接地されている。
The MOS transistor M4 is connected to the gate and drain of the MOS transistor M2, and the MOS transistors M2 and M4 constitute a current mirror circuit. The drain of the MOS transistor M4 is connected to the drain of the MOS transistor M5, the gate of the MOS transistor M5 is connected to the source of the
MOSトランジスタM7のドレインはpチャネルMOSトランジスタM6のドレインの接続されている。MOSトランジスタM6のドレインはMOSトランジスタM6のゲート及び基準電圧発生部70のpチャネルMOSトランジスタM10のゲートに接続され、MOSトランジスタM6のソースは電源VDD1に接続されており、MOSトランジスタM6,M10はカレントミラー回路を構成している。MOSトランジスタM7のソースである接続点BはMOSトランジスタM5のゲートに接続されると共に、抵抗R3を介して接地されている。
The drain of the MOS transistor M7 is connected to the drain of the p-channel MOS transistor M6. The drain of the MOS transistor M6 is connected to the gate of the MOS transistor M6 and the gate of the p-channel MOS transistor M10 of the
上記のMOSトランジスタM2,M3は電流供給部62を構成し、MOSトランジスタM4に電流を供給する。MOSトランジスタM4〜M7及び抵抗R3は電流安定化部63を構成し、MOSトランジスタM10のドレイン電流を安定化している。
The MOS transistors M2 and M3 constitute a
基準電圧発生部70において、MOSトランジスタM10のソースは電源VDD1に接続されており、MOSトランジスタM10のドレインである接続点CはnチャネルMOSトランジスタM12のゲートに接続されると共に、縦型に多段接続されたnチャネルMOSトランジスタM11−1〜M11−nのうちのMOSトランジスタM11−1のゲートとドレインに接続されている。MOSトランジスタM11−1〜M11−nそれぞれはゲートとドレインを接続されており、上段のMOSトランジスタのソースを下段のMOSトランジスタのゲートとドレインに接続されている。最下段のMOSトランジスタM11−nのソースは接地されている。なお、上段のMOSトランジスタのソースを下段のMOSトランジスタのドレインに接続することを縦型接続という。MOSトランジスタM11−1〜M11−nの段数は数段から10段程度である。上記の電流源としてのMOSトランジスタM10と、それぞれがゲートとドレインに接続され縦型に多段接続されたMOSトランジスタM11−1〜M11−nはクランプ部71を構成している。
In the
ここで、MOSトランジスタM11−1〜M11−nはゲートとドレインを接続され、全て飽和領域で動作するものとすると、MOSトランジスタM11−1〜M11−nの電流源であるMOSトランジスタM10のドレイン電流IREFは(1)式で表される。なお、μnは電子の移動度[cm2/V/s]、Coxは単位面積あたりのゲート容量[F/m2]、WはMOSトランジスタのゲート幅、LはMOSトランジスタのゲート長、VGSはMOSトランジスタのゲート・ソース間電圧、VthはMOSトランジスタのスレショールド電圧である。 Here, assuming that the MOS transistors M11-1 to M11-n have gates and drains connected and all operate in a saturation region, the drain current of the MOS transistor M10, which is the current source of the MOS transistors M11-1 to M11-n. I REF is expressed by equation (1). Here, μ n is the electron mobility [cm 2 / V / s], C ox is the gate capacitance [F / m 2 ] per unit area, W is the gate width of the MOS transistor, L is the gate length of the MOS transistor, V GS is the gate-source voltage of the MOS transistor, and V th is the threshold voltage of the MOS transistor.
IREF=(μnCox/2)×[W(VGS−Vth)2/L] …(1)
(1)式をVGSについて解くと、
VGS=[2×IREF/(μnCox)]1/2×(L/W)1/2+Vth …(2)
MOSトランジスタM11−1の段数が1段であれば、接続点Cの電圧Vcすなわちクランプ電圧Vcは(2)式で表されるVGSとなるが、縦型接続されたMOSトランジスタM11−1〜M11−nの段数がn個であるため、接続点Cの電圧Vcすなわちクランプ電圧Vcは(3)式で表される。
I REF = (μ n C ox / 2) × [W (V GS −V th ) 2 / L] (1)
(1) equation is solved for V GS,
V GS = [2 × I REF / (μ n C ox )] 1/2 × (L / W) 1/2 + V th (2)
If the number of stages of the MOS transistor M11-1 is one, the voltage Vc at the connection point C, that is, the clamp voltage Vc is V GS represented by the equation (2), but the vertically connected MOS transistors M11-1 to M11-1 Since the number of stages of M11-n is n, the voltage Vc at the connection point C, that is, the clamp voltage Vc is expressed by equation (3).
Vc=n×[2×IREF/(μnCox)]1/2×(L/W)1/2+n×Vth …(3)
上記のMOSトランジスタM11−1〜M11−nで構成されるクランプ部71は接続点CつまりMOSトランジスタM12のゲートを電圧Vc(Vcは例えば6V〜7V程度の値)にクランプする。MOSトランジスタM12は、ゲート電圧Vcをレベルシフトしてソースから出力する。
Vc = n × [2 × I REF / (μ n C ox )] 1/2 × (L / W) 1/2 + n × V th (3)
The
このように、ゲートとドレインを接続したMOSトランジスタに定電流を流した場合のドレイン・ソース間電圧は(2)式で表されるとおり正確に決定され、上記のゲートとドレインを接続したMOSトランジスタを縦型に多段接続して構成したクランプ部71によるクランプ電圧Vcは(3)式で表され、大きなバラツキを生じることはなく、正確な値となる。
As described above, the drain-source voltage when a constant current is passed through the MOS transistor having the gate and drain connected is accurately determined as expressed by the equation (2). The clamp voltage Vc generated by the
MOSトランジスタM12のドレインは電源VDD1に接続されており、MOSトランジスタM12のソースはディプレッション型nチャネルMOSトランジスタM13のドレインに接続されている。MOSトランジスタM13のゲート及びソースはnチャネルMOSトランジスタM14のゲート及びドレインと接続されて出力端子73に接続されており、MOSトランジスタM13はMOSトランジスタM14と共に基準電圧発生部72を構成している。
The drain of the MOS transistor M12 is connected to the power supply VDD1, and the source of the MOS transistor M12 is connected to the drain of the depletion type n-channel MOS transistor M13. The gate and source of the MOS transistor M13 are connected to the gate and drain of the n-channel MOS transistor M14 and connected to the
ディプレッション型のMOSトランジスタM13は電流源として動作し、MOSトランジスタM13のソース電流がMOSトランジスタM14のドレイン電流として流れることで生じるMOSトランジスタM14の閾値電圧(例えば2.0V)を基準電圧VREFとして端子73から出力する。
The depletion type MOS transistor M13 operates as a current source, and the
ここで、図3に示すMOSトランジスタM1〜M15は、MOSトランジスタM13,M14を除き、全てエンハンスメント型の高耐圧MOSトランジスタである。これに対し、ディプレッション型nチャネルMOSトランジスタM13は、p型基板の表面に例えば拡散法によってn型のチャネルを形成するため低耐圧となっており、また、MOSトランジスタM14は、エンハンスメント型の低耐圧のnチャネルMOSトランジスタである。基準電圧発生部72はMOSトランジスタM13とM14とで構成される低耐圧回路である。なお、高耐圧MOSトランジスタでディプレッションMOSトランジスタを製造する場合、安定的に負のピンチオフ電圧Vt(−0.4V付近)を設定することが困難であり、製造コストもアップする。
Here, the MOS transistors M1 to M15 shown in FIG. 3 are all enhancement type high voltage MOS transistors except the MOS transistors M13 and M14. On the other hand, the depletion type n-channel MOS transistor M13 has a low breakdown voltage because an n-type channel is formed on the surface of the p-type substrate by, for example, a diffusion method, and the MOS transistor M14 has an enhancement type low breakdown voltage. N-channel MOS transistor. The
MOSトランジスタM14のソースはnチャネルMOSトランジスタM15のゲート及びドレインとMOSトランジスタM3のゲートに接続され、MOSトランジスタM15のソースは接地されている。これにより、MOSトランジスタM15,M3はカレントミラー回路を構成している。 The source of the MOS transistor M14 is connected to the gate and drain of the n-channel MOS transistor M15 and the gate of the MOS transistor M3, and the source of the MOS transistor M15 is grounded. Thus, the MOS transistors M15 and M3 constitute a current mirror circuit.
<基準電圧回路の動作>
電源が投入されて電源VDD1が0Vから立ち上がると、キャパシタC1の充電電流が抵抗R1を流れ、抵抗R1によってMOSトランジスタM1がオンする。これにより、MOSトランジスタM1のドレイン電流が抵抗R2を流れ、接続点Aの電圧が上昇してMOSトランジスタM7がオンし、MOSトランジスタM7のソース電流が抵抗R2を流れ接続点Bの電圧が上昇する。
<Operation of reference voltage circuit>
When the power supply is turned on and the power supply VDD1 rises from 0V, the charging current of the capacitor C1 flows through the resistor R1, and the MOS transistor M1 is turned on by the resistor R1. As a result, the drain current of the MOS transistor M1 flows through the resistor R2, the voltage at the connection point A rises to turn on the MOS transistor M7, the source current of the MOS transistor M7 flows through the resistor R2, and the voltage at the connection point B rises. .
MOSトランジスタM7のソース電流はMOSトランジスタM6のドレイン電流であるので、MOSトランジスタM6とカレントミラー構成のMOSトランジスタM10のドレイン電流はMOSトランジスタM6のドレイン電流に比例した値となる。MOSトランジスタM10のドレイン電流がMOSトランジスタM11−1〜M11−nを流れることで、接続点Cの電圧Vcは(3)式で表される電圧にクランプされる。 Since the source current of the MOS transistor M7 is the drain current of the MOS transistor M6, the drain current of the MOS transistor M6 and the MOS transistor M10 having the current mirror configuration has a value proportional to the drain current of the MOS transistor M6. When the drain current of the MOS transistor M10 flows through the MOS transistors M11-1 to M11-n, the voltage Vc at the connection point C is clamped to the voltage expressed by the equation (3).
MOSトランジスタM12のドレイン電流は接続点Cの電圧Vcに基づく一定値となり、このドレイン電流がMOSトランジスタM13,M14を流れることで基準電圧発生部72は端子73から基準電圧VREFが出力される。
The drain current of the MOS transistor M12 becomes a constant value based on the voltage Vc at the connection point C, and the
また、MOSトランジスタM14のドレイン電流はほぼ一定であり、MOSトランジスタM14のドレイン電流はMOSトランジスタM15のドレイン電流となり、MOSトランジスタM15,M3がカレントミラー構成のため、MOSトランジスタM3のドレインにはMOSトランジスタM15のドレイン電流に応じた電流が流れる。更に、MOSトランジスタM2,M4がカレントミラー構成のため、MOSトランジスタM4のドレインにはMOSトランジスタM3のドレイン電流に応じたほぼ一定の電流が流れる。 Further, the drain current of the MOS transistor M14 is substantially constant, the drain current of the MOS transistor M14 becomes the drain current of the MOS transistor M15, and the MOS transistors M15 and M3 have a current mirror configuration. A current corresponding to the drain current of M15 flows. Further, since the MOS transistors M2 and M4 have a current mirror configuration, a substantially constant current corresponding to the drain current of the MOS transistor M3 flows through the drain of the MOS transistor M4.
こののち、キャパシタC1の充電が終了してMOSトランジスタM1がオフしても、電流供給部62のMOSトランジスタM2,M3の動作によりMOSトランジスタM4のドレイン電流はほぼ一定で定常的に流れるため接続点Aの電圧が低下することはない。また、接続点Bの電圧がMOSトランジスタM5にフィードバックされることで接続点Aの電圧はほぼ一定電圧に固定され、MOSトランジスタM6,M10のドレイン電流はほぼ一定となる。
After that, even if the charging of the capacitor C1 is completed and the MOS transistor M1 is turned off, the drain current of the MOS transistor M4 flows almost constant and constantly due to the operation of the MOS transistors M2 and M3 of the
<基準電圧回路の変形例>
図4は本発明の半導体集積回路である基準電圧回路46の一実施形態の変形例の回路構成図を示す。図4においては、起動部61の代りに起動部64を設けている。起動部64はコンパレータ65、直流電源66、MOSトランジスタM2,抵抗R2を有している。コンパレータ65の非反転入力端子には直流電源66から参照電圧Vrが供給され、コンパレータ65の反転入力端子には出力端子73の電圧が供給されており、コンパレータ65の出力をMOSトランジスタM1のゲートに供給する。なお、参照電圧Vrは基準電圧VREF(例えば2.0V)未満の値(例えば1.5V〜1.9V程度)に設定されている。
<Modification of reference voltage circuit>
FIG. 4 shows a circuit configuration diagram of a modification of the embodiment of the
図4においては、電源が投入され電源VDD1が0Vから立ち上がると、基準電圧VREFが参照電圧Vr未満である期間は、コンパレータ65のハイレベル出力によりオンしたMOSトランジスタM1のドレイン電流が抵抗R2を流れ、接続点Aの電圧が上昇してMOSトランジスタM7がオンし、MOSトランジスタM7のソース電流が抵抗R2を流れ接続点Bの電圧が上昇する。
In FIG. 4, when the power supply is turned on and the power supply VDD1 rises from 0V, the drain current of the MOS transistor M1 that is turned on by the high-level output of the
MOSトランジスタM7のソース電流はMOSトランジスタM6のドレイン電流であるので、MOSトランジスタM6とカレントミラー構成のMOSトランジスタM10のドレイン電流はMOSトランジスタM6のドレイン電流に比例した値となる。MOSトランジスタM10のドレイン電流が流れることで、接続点Cの電圧Vcは(3)式で表される。 Since the source current of the MOS transistor M7 is the drain current of the MOS transistor M6, the drain current of the MOS transistor M6 and the MOS transistor M10 having the current mirror configuration has a value proportional to the drain current of the MOS transistor M6. When the drain current of the MOS transistor M10 flows, the voltage Vc at the connection point C is expressed by equation (3).
MOSトランジスタM12のドレイン電流は接続点Cの電圧Vcに基づく値となり、このドレイン電流がMOSトランジスタM13,M14を流れることで基準電圧発生部72は端子73から基準電圧VREFを出力する。
The drain current of the MOS transistor M12 has a value based on the voltage Vc at the connection point C. When this drain current flows through the MOS transistors M13 and M14, the
MOSトランジスタM14のドレイン電流はMOSトランジスタM15のドレイン電流となり、MOSトランジスタM15,M3がカレントミラー構成のため、MOSトランジスタM3のドレインにはMOSトランジスタM15のドレイン電流に応じた電流が流れる。更に、MOSトランジスタM2,M4がカレントミラー構成のため、MOSトランジスタM4のドレインにはMOSトランジスタM3のドレイン電流に応じた電流が流れる。 The drain current of the MOS transistor M14 becomes the drain current of the MOS transistor M15. Since the MOS transistors M15 and M3 have a current mirror configuration, a current corresponding to the drain current of the MOS transistor M15 flows through the drain of the MOS transistor M3. Furthermore, since the MOS transistors M2 and M4 have a current mirror configuration, a current corresponding to the drain current of the MOS transistor M3 flows through the drain of the MOS transistor M4.
こののち、基準電圧VREFが参照電圧Vr以上となりMOSトランジスタM1がオフしても、MOSトランジスタM4のドレイン電流により接続点Aの電圧が低下することはなく、接続点Bの電圧がMOSトランジスタM5にフィードバックされることで接続点Aの電圧は所定電圧にほぼ固定され、MOSトランジスタM6,M10のドレイン電流はほぼ一定となる。 Thereafter, even if the reference voltage VREF becomes equal to or higher than the reference voltage Vr and the MOS transistor M1 is turned off, the drain current of the MOS transistor M4 does not lower the voltage at the connection point A, and the voltage at the connection point B is applied to the MOS transistor M5. By feeding back, the voltage at the connection point A is substantially fixed to a predetermined voltage, and the drain currents of the MOS transistors M6 and M10 are substantially constant.
更に、電源VDD1の瞬断などにより基準電圧VREFが参照電圧Vr未満となった場合には、コンパレータ65の出力によりMOSトランジスタM1がオンするため、基準電圧VREFを所定の電圧(例えば2.0V)に復帰することができる。
Further, when the reference voltage VREF becomes lower than the reference voltage Vr due to a momentary interruption of the power supply VDD1, the MOS transistor M1 is turned on by the output of the
図5に、図2の端子45における電源VDD1の電圧とレギュレータ回路47の出力電圧の関係を示す。ここでは、基準電圧回路46においてMOSトランジスタM11−1〜M11−nを用いてクランプを行った場合に、電源VDD1を最大定格30Vまで上げても基準電圧回路46が保護され、レギュレータ回路47の出力電圧が5Vで安定していることを示している。
FIG. 5 shows the relationship between the voltage of the power supply VDD1 at the terminal 45 in FIG. 2 and the output voltage of the
なお、電圧をクランプするMOSトランジスタM11−1〜M11−nが占めるチップ面積は、従来のnpn型バイポーラトランジスタ21が占めるチップ面積よりわずかに大きい程度であり、MOSトランジスタM11−1〜M11−nを使用することで、高耐圧チップ41の面積が大型化することはほとんどない。
Note that the chip area occupied by the MOS transistors M11-1 to M11-n for clamping the voltage is slightly larger than the chip area occupied by the conventional npn bipolar transistor 21, and the MOS transistors M11-1 to M11-n are By using it, the area of the high
30 親機
31 電源信号線
32−1〜32−n 子機
41 高耐圧チップ
42 マイクロコンピュータ
43 ベースチップ
44 監視センサ
46 基準電圧回路
47 レギュレータ回路
48 受信回路
49 送信回路
60 定電流源部
61、64 起動部
62 電流供給部
63 電流安定化部
65 コンパレータ
66 直流電源
70 基準電圧発生部
71 クランプ部
72 基準電圧発生部
C1 キャパシタ
M1〜M15 MOSトランジスタ
R1,R2 抵抗
30
Claims (4)
前記定電流部で発生された定電流を供給されて前記第1の電圧より低い第2の電圧を発生し、前記第1の電圧の電源を前記第2の電圧にクランプするクランプ部と、
前記クランプ部でクランプされた電源を供給されて基準電圧を発生する基準電圧発生部と、を有し、
前記クランプ部は、ゲートとドレインに接続され縦型接続されたn段のMOSトランジスタであり、
前記縦型接続されたn段のMOSトランジスタは、飽和領域で動作し、
前記第2の電圧であるVcは、前記定電流であるI REF 、電子の移動度μ n 、単位面積あたりのゲート容量C ox 、MOSトランジスタのゲート幅W、MOSトランジスタのゲート長L、MOSトランジスタのスレショールド電圧V th を用いて、
Vc=n×[2×I REF /(μ n C ox )] 1/2 ×(L/W) 1/2 +n×V th
と表される
ことを特徴とする半導体集積回路。 A constant current unit that is supplied with a power source that is a first voltage and generates a constant current;
A clamp unit that is supplied with a constant current generated by the constant current unit to generate a second voltage lower than the first voltage, and clamps a power source of the first voltage to the second voltage;
A reference voltage generating unit that is supplied with power clamped by the clamp unit and generates a reference voltage;
The clamp portion is Ri MOS transistor der vertical connected n-stage is connected to the gate and the drain,
The vertically connected n-stage MOS transistors operate in a saturation region,
The second voltage Vc is the constant current I REF , the electron mobility μ n , the gate capacitance C ox per unit area , the MOS transistor gate width W, the MOS transistor gate length L, the MOS transistor Using the threshold voltage V th of
Vc = n × [2 × I REF / (μ n C ox )] 1/2 × (L / W) 1/2 + n × V th
The semiconductor integrated circuit according to claim <br/> be expressed as.
前記定電流部は、
電流を安定化して前記定電流を出力する電流安定化部と、
前記第1の電圧である電源の投入からの一定期間に前記第1の電圧である電源を前記電流安定化部に供給する第1の起動部と、
前記基準電圧発生部に流れる電流に応じた電流を前記電流安定化部に供給する電流供給部と、
を有することを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1,
The constant current section is
A current stabilizing unit for stabilizing the current and outputting the constant current;
A first activation unit that supplies the current stabilizing unit with the power source that is the first voltage for a certain period after the power source that is the first voltage is turned on;
A current supply unit that supplies a current according to a current flowing through the reference voltage generation unit to the current stabilization unit;
A semiconductor integrated circuit comprising:
前記定電流部は、
電流を安定化して前記定電流を出力する電流安定化部と、
前記基準電圧発生部で発生した基準電圧が所定の参照電圧未満であるとき前記第1の電圧である電源を前記電流安定化部に供給する第2の起動部と、
前記基準電圧発生部に流れる電流に応じた電流を前記電流安定化部に供給する電流供給部と、
を有することを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1,
The constant current section is
A current stabilizing unit for stabilizing the current and outputting the constant current;
A second starting unit that supplies a power source that is the first voltage to the current stabilizing unit when a reference voltage generated by the reference voltage generating unit is less than a predetermined reference voltage;
A current supply unit that supplies a current according to a current flowing through the reference voltage generation unit to the current stabilization unit;
A semiconductor integrated circuit comprising:
前記基準電圧発生部は、
前記クランプ部でクランプされた電源をドレインに供給され、ゲート及びソースを前記基準電圧の出力端子に接続されたディプレッション型の第1のMOSトランジスタと、
前記基準電圧の出力端子にゲート及びドレインを接続されたエンハンスメント型の第2のMOSトランジスタと、
を有することを特徴とする半導体集積回路。 The semiconductor integrated circuit according to any one of claims 1 to 3,
The reference voltage generator is
A depletion-type first MOS transistor in which a power source clamped by the clamp unit is supplied to a drain , and a gate and a source are connected to an output terminal of the reference voltage;
An enhancement-type second MOS transistor having a gate and a drain connected to an output terminal of the reference voltage;
A semiconductor integrated circuit comprising:
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011210733A JP5849567B2 (en) | 2011-09-27 | 2011-09-27 | Semiconductor integrated circuit |
CN201210364883.5A CN103023480B (en) | 2011-09-27 | 2012-09-26 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011210733A JP5849567B2 (en) | 2011-09-27 | 2011-09-27 | Semiconductor integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013073341A JP2013073341A (en) | 2013-04-22 |
JP5849567B2 true JP5849567B2 (en) | 2016-01-27 |
Family
ID=47971663
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011210733A Active JP5849567B2 (en) | 2011-09-27 | 2011-09-27 | Semiconductor integrated circuit |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5849567B2 (en) |
CN (1) | CN103023480B (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL2014280B1 (en) * | 2015-02-12 | 2016-10-13 | Univ Delft Tech | Level shifter. |
CN106020330A (en) * | 2016-07-22 | 2016-10-12 | 四川和芯微电子股份有限公司 | Low-power-consumption voltage source circuit |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01217611A (en) * | 1988-02-26 | 1989-08-31 | Sharp Corp | Constant voltage generating circuit |
JP4703133B2 (en) * | 2004-05-25 | 2011-06-15 | ルネサスエレクトロニクス株式会社 | Internal voltage generation circuit and semiconductor integrated circuit device |
JP5040397B2 (en) * | 2007-03-28 | 2012-10-03 | 富士電機株式会社 | Reference voltage circuit |
JP2009164415A (en) * | 2008-01-08 | 2009-07-23 | Mitsumi Electric Co Ltd | Semiconductor device |
JP5245871B2 (en) * | 2009-01-30 | 2013-07-24 | ミツミ電機株式会社 | Reference voltage generation circuit |
CN101820255B (en) * | 2010-04-12 | 2012-03-28 | 湖北大学 | Voltage follower for high voltage input |
CN102053645B (en) * | 2011-01-31 | 2013-01-16 | 成都瑞芯电子有限公司 | Wide-input voltage high-power supply rejection ratio reference voltage source |
-
2011
- 2011-09-27 JP JP2011210733A patent/JP5849567B2/en active Active
-
2012
- 2012-09-26 CN CN201210364883.5A patent/CN103023480B/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN103023480B (en) | 2017-03-01 |
JP2013073341A (en) | 2013-04-22 |
CN103023480A (en) | 2013-04-03 |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A977 | Report on retrieval |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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