JP5848730B2 - Piezoelectric transformer driving device, cold cathode tube inverter, cold cathode tube driving device, and image forming apparatus - Google Patents
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Description
本発明は、圧電トランスを駆動する圧電トランス駆動装置と、この圧電トランス駆動装置を用いて冷陰極管を駆動する冷陰極管インバータ及び冷陰極管駆動装置と、これらの圧電トランス駆動装置、冷陰極管インバータ及び冷陰極管駆動装置を用いた電子写真等の画像形成装置に関するものである。 The present invention relates to a piezoelectric transformer driving device for driving a piezoelectric transformer, a cold cathode tube inverter and a cold cathode tube driving device for driving a cold cathode tube using the piezoelectric transformer driving device, and these piezoelectric transformer driving device and cold cathode. The present invention relates to an image forming apparatus such as electrophotography using a tube inverter and a cold cathode tube driving device.
従来、電子写真式の画像形成装置に用いられる電源装置としては、例えば、下記の特許文献１に記載されているように、圧電振動子の共振現象を利用して低電圧入力で高電圧を発生させることができる圧電トランスを、電圧制御発振器（以下「ＶＣＯ」という。）により構成される圧電トランス駆動装置の出力信号により制御して高電圧を出力させる装置が知られている。
Conventionally, as a power supply device used in an electrophotographic image forming apparatus, for example, as described in
しかしながら、従来の圧電トランス駆動装置等では、次の（ａ）〜（ｃ）のような課題があった。 However, the conventional piezoelectric transformer driving device and the like have the following problems (a) to (c).
（ａ） 従来の圧電トランス駆動装置等では、ＶＣＯ等のアナログ回路により構成されており、部品点数が多くなる。 (A) A conventional piezoelectric transformer driving device or the like is constituted by an analog circuit such as a VCO, and the number of parts increases.
（ｂ） 圧電トランスのばらつき等による特性のばらつきを抑えるのが困難である。 (B) It is difficult to suppress variations in characteristics due to variations in piezoelectric transformers.
（ｃ） デジタル回路により構成しようとした場合には、圧電トランスの駆動に必要な周波数分解能を得ようとしたときに、数百ＭＨｚ〜ＧＨｚの発振器が必要となってしまい、圧電トランス駆動装置等を実現することが困難である。 (C) When it is intended to be configured by a digital circuit, an oscillator of several hundred MHz to GHz is required when trying to obtain a frequency resolution necessary for driving the piezoelectric transformer. Is difficult to realize.
本発明の内の第１の発明の圧電トランス駆動装置は、クロックを発生する発振器と、前記クロックを分周してパルスを出力する分周手段と、前記パルスにより駆動され、圧電トランスの１次側に断続的に電圧を印加して前記圧電トランスの２次側から交流の高電圧を出力させるスイッチング素子と、複数ビットのレジスタにより構成され、前記クロックの分周比を指示する分周比指示値を出力する分周比指示手段と、前記クロックの分周比を２値化する２値化手段と、を備え、前記分周比指示値は、整数部及び小数部を持つ実数値をとり、前記２値化手段は、前記分周比指示値の前記整数部の値をα又はβ（但し、α、βは正数、α＋１＝β）の値に２値化し、前記分周比指示値における前記小数部の値を前記分周手段が出力する前記パルスの出力毎に更新された値に基づいて選択することにより、α分周とβ分周のパルスを生成し、複数の前記α分周と前記β分周のパルスの組合せにより、平均分周比の単位時間当たりの平均値の前記小数部が前記分周比指示手段の前記実数値の単位時間当たりの平均値の前記小数部と等しくなるように制御する圧電トランス駆動装置であって、前記分周比指示値は、前記パルス生成時毎に変更可能であることを特徴とする。 According to a first aspect of the present invention, there is provided a piezoelectric transformer driving apparatus comprising: an oscillator that generates a clock; frequency dividing means that divides the clock and outputs a pulse; A switching element that intermittently applies a voltage to the output side to output an alternating high voltage from the secondary side of the piezoelectric transformer, and a multi-bit register, and a division ratio instruction that indicates the frequency division ratio of the clock A frequency division ratio indicating means for outputting a value, and a binarizing means for binarizing the frequency division ratio of the clock. The frequency division ratio indicating value is a real value having an integer part and a decimal part. The binarization means binarizes the value of the integer part of the division ratio instruction value into a value of α or β (where α and β are positive numbers , α + 1 = β) , and the division ratio The output of the pulse output by the frequency dividing means is the value of the decimal part in the indicated value. By selecting on the basis of the updated value for each, alpha minute generates circumferential and β division pulse, a combination of a plurality of said alpha division and the β division pulse, the average division ratio units A piezoelectric transformer driving device for controlling the fractional part of the average value per time to be equal to the fractional part of the average value per unit time of the real value of the frequency division ratio indicating means, wherein the frequency division ratio The indicated value can be changed every time the pulse is generated.
第２の発明の圧電トランス駆動装置は、クロックを発生する発振器と、前記クロックを分周してパルスを出力する分周手段と、前記パルスにより駆動され、圧電トランスの１次側に断続的に電圧を印加して前記圧電トランスの２次側から交流の高電圧を出力させるスイッチング素子と、前記クロックの分周比を指示する分周比指示値を第１分周比指示値と第２分周比指示値とに区分して出力する分周比指示手段と、前記クロックの分周比を２値化する２値化手段と、を備え、前記第１分周比指示値は、前記クロックに同期して更新され、前記第２分周比指示値は、前記分周手段が出力する前記パルスの出力毎に更新され、前記２値化手段は、更新された前記第１分周比指示値を第１分周比値又は第２分周比値の値に２値化し、前記第２分周比指示値を前記分周手段が出力する前記パルスの出力毎に更新された値に基づいて選択し、第１分周と第２分周とのパルスを生成し、複数の前記第１分周と前記第２分周との組合せにより、前記圧電トランスを制御することを特徴とする。 According to a second aspect of the present invention, there is provided a piezoelectric transformer driving apparatus comprising: an oscillator that generates a clock; a frequency dividing unit that divides the clock to output a pulse; and is driven by the pulse, intermittently on a primary side of the piezoelectric transformer. A switching element that applies a voltage to output an alternating high voltage from the secondary side of the piezoelectric transformer, and a frequency division ratio instruction value that indicates a frequency division ratio of the clock is a first frequency division ratio instruction value and a second frequency division value. Dividing ratio indicating means for dividing and outputting the divided ratio instruction value; and binarizing means for binarizing the dividing ratio of the clock, wherein the first dividing ratio indicating value is the clock The second dividing ratio instruction value is updated every time the pulse output from the dividing means is output, and the binarizing means updates the updated first dividing ratio instruction. The value is binarized to the value of the first division ratio value or the second division ratio value, and the second division ratio The indicated value is selected based on the updated value for each output of the pulse output by the frequency dividing means, and a pulse of the first frequency division and the second frequency division is generated, and a plurality of the first frequency division and The piezoelectric transformer is controlled by a combination with the second frequency division .
第３の発明の圧電トランス駆動装置は、クロックを発生する発振器と、前記クロックを分周してパルスを出力する分周手段と、前記パルスにより駆動され、圧電トランスの１次側に断続的に電圧を印加して前記圧電トランスの２次側から交流の高電圧を出力させるスイッチング素子と、前記クロックの分周比を指示する分周比指示値を出力する分周比指示手段と、前記クロックの分周比を多値化する多値化手段と、を備え、前記分周比指示値は、整数部と小数部を持つ実数値をとり、前記多値化手段により、前記実数値をα＜γ＜β（但し、α、β、γ；整数）の関係で且つ前記α、γ、βの３値化以上の分周比に多値化することにより、それぞれの分周比の組合せで前記分周比指示手段の前記実数値と等しくなる圧電トランス駆動装置であって、前記分周比指示値が、前記分周手段が出力する前記パルスの周波数より短い周期で変更可能となるように構成したことを特徴とする。 According to a third aspect of the present invention, there is provided a piezoelectric transformer driving apparatus comprising: an oscillator that generates a clock; a frequency dividing unit that divides the clock to output a pulse; and the pulse driven by the pulse, intermittently on a primary side of the piezoelectric transformer. A switching element for applying a voltage to output an alternating high voltage from the secondary side of the piezoelectric transformer, a frequency division ratio indicating means for outputting a frequency division ratio indicating value for the frequency division ratio of the clock, and the clock Multi-value conversion means that multi-values the frequency division ratio, and the division ratio instruction value takes a real value having an integer part and a decimal part, and the multi-value conversion means converts the real value to α <Γ <β (where α, β, γ are integers) and multivalued to a division ratio of three or more of α, γ, and β, thereby combining the division ratios. A piezoelectric transformer driving device that is equal to the real value of the division ratio indicating means, Serial division ratio command value, characterized by being configured so as to be changed in a short period than the frequency of the pulses the frequency division means outputs.
第４の発明の画像形成装置は、前記第１〜第３の発明の内の１つの圧電トランス駆動装置を用いて画像形成用の高電圧を発生する画像形成用電源装置を有することを特徴とする。 According to a fourth aspect of the present invention, there is provided an image forming apparatus having an image forming power supply device that generates a high voltage for image formation using one of the piezoelectric transformer driving devices of the first to third aspects of the invention. And
第５の発明の冷陰極管インバータは、前記第１〜第３の発明の内の１つの圧電トランス駆動装置を用いて冷陰極管を発光させることを特徴とする。 A cold-cathode tube inverter according to a fifth aspect of the invention is characterized in that the cold-cathode tube emits light using one piezoelectric transformer driving device of the first to third aspects of the invention .
第６の発明の画像形成装置は、前記第５の発明の冷陰極管インバータを用いて冷陰極管発光用の高電圧を発生する冷陰極管発光用電源装置を有することを特徴とする。 According to a sixth aspect of the present invention, there is provided an image forming apparatus comprising a cold cathode tube light-emitting power supply device that generates a high voltage for cold cathode tube light emission using the cold cathode tube inverter according to the fifth aspect of the present invention .
第７の発明の冷陰極管駆動装置は、前記第５の発明の冷陰極管インバータと、前記冷陰極管に流れる管電流を検出して検出電圧を出力する管電流検出手段と、前記検出電圧を整流して直流電圧を出力する整流手段と、目標電圧を指示するために出力する目標電圧指示手段と、前記整流手段の出力電圧と前記目標電圧指示手段の出力電圧とを比較して比較結果を出力する電圧比較手段と、を有し、前記比較結果が矩形波となるように前記分周比指示手段の前記分周比を制御することを特徴とする。 A cold-cathode tube drive device according to a seventh aspect of the invention includes the cold-cathode tube inverter according to the fifth aspect, tube current detection means for detecting a tube current flowing through the cold-cathode tube and outputting a detection voltage, and the detection voltage A comparison result of comparing the output voltage of the rectifying means and the output voltage of the target voltage indicating means, the rectifying means for rectifying and outputting a DC voltage, the target voltage indicating means for outputting the target voltage, and the output voltage of the target voltage indicating means And a voltage comparison means for outputting the frequency ratio, and controlling the frequency division ratio of the frequency division ratio indicating means so that the comparison result is a rectangular wave.
第８の発明の画像形成装置は、前記第４の発明の画像形成装置が有する画像形成用電源装置と、前記第６の発明の画像形成装置が有する冷陰極管発光用電源装置又は前記第７の発明の冷陰極管駆動装置を有する画像読取装置と、を備え、前記画像形成用電源装置における前記圧電トランスを駆動するための前記パルスと、前記冷陰極管発光用電源装置又は前記冷陰極管駆動装置における前記圧電トランスを駆動するための前記パルスと、を共用した１つの集積回路から出力する構成にしたことを特徴とする。 Eighth image forming apparatus of the present invention of the fourth image forming power supply device of the image forming device of the present invention, the sixth CCFL light emission power supply or the seventh image forming device of the invention and an image reading apparatus having a cold cathode tube drive apparatus of the present invention of the pulse and the cold cathode tube light emission power supply or the cold-cathode tube for driving said piezoelectric transformer in the image forming power supply The pulse for driving the piezoelectric transformer in the driving device is output from a common integrated circuit.
第９の発明の画像形成装置は、前記第８の発明の画像形成装置において、マルチファンクションプリンタであることを特徴とする。 An image forming apparatus according to a ninth aspect is the image forming apparatus according to the eighth aspect , wherein the image forming apparatus is a multifunction printer.
前記第１及び第２の発明によれば、分周比指示値は、クロックに同期し、パルス生成時毎に変更可能であるので、短周期での分散が可能になり、どの時点で分周比指示値を変更しても分周比の移動平均値が維持される。これにより、安定した圧電トランスの駆動が可能となり、デジタル化によりアナログ回路に対してばらつきの影響を軽減し、且つ、低いクロック周波数にて実現可能となる。 According to the first and second aspects of the invention, the division ratio instruction value is synchronized with the clock and can be changed every time the pulse is generated. Even if the ratio instruction value is changed, the moving average value of the frequency division ratio is maintained. As a result, it becomes possible to drive the piezoelectric transformer in a stable manner, and it is possible to reduce the influence of variation on the analog circuit by digitization and to realize it at a low clock frequency.
前記第３の発明によれば、クロックの分周比を多値化する多値化手段により、分周比指示値が、パルスの周波数より短い周期で変更可能となるように構成したので、周波数分解能が高くなり、高圧出力電圧の分解能が向上し、圧電トランスの共振周波数付近における低負荷時でも安定した出力電圧が得られるようになり、デジタル回路での制御性が向上する。 According to the third aspect of the invention, the frequency division ratio indicating value can be changed in a cycle shorter than the frequency of the pulse by the multi-value conversion means for multi-value the clock frequency division ratio. The resolution is increased, the resolution of the high-voltage output voltage is improved, a stable output voltage can be obtained even at a low load near the resonance frequency of the piezoelectric transformer, and the controllability in the digital circuit is improved.
前記第４〜第９の発明によれば、冷陰極管も、従来のアナログ制御でなくデジタル制御が可能となり、画像形成装置（例えば、マルチファンクションプリンタ）における画像形成用電源側と冷陰極管発光用電源側とで、共用した１つのパルス発生用の集積回路を用いることが可能となる。更に、デジタル制御でも安定した点灯が可能となる。 According to the fourth to ninth aspects of the present invention, the cold cathode tube can be digitally controlled instead of the conventional analog control, and the image forming power source side and the cold cathode tube light emission in the image forming apparatus (for example, a multi-function printer). It is possible to use a single integrated pulse generation circuit on the power supply side. Furthermore, stable lighting is possible even with digital control.
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範図を限定するものではない。 Modes for carrying out the present invention will become apparent from the following description of the preferred embodiments when read in light of the accompanying drawings. However, the drawings are for explanation only and do not limit the scope of the present invention.
（画像形成装置の構成）
図３は、本発明の実施例１における電源装置を用いた画像形成装置を示す構成図である。
(Configuration of image forming apparatus)
FIG. 3 is a configuration diagram illustrating an image forming apparatus using the power supply device according to the first embodiment of the present invention.
この画像形成装置１は、例えば，電子写真式のカラー画像形成装置であり、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、シアン現像器２Ｃが着脱可能に挿着されている。各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃは、各色の感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃにそれぞれ接した各色の帯電ローラ３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃによってそれぞれ一様に帯電される。帯電された各色の感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃは、ブラック発光素子（以下「ＬＥＤ」という。）ヘッド３Ｋ、イエローＬＥＤヘッド３Ｙ、マゼンタＬＥＤヘッド３Ｍ、シアンＬＥＤヘッド３Ｃの発光によってそれぞれ潜像を形成される。
The
各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃ内の各色の供給ローラ３３Ｋ，３３Ｙ，３３Ｍ，３３Ｃが、各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃにトナーを供給し、各色の現像ブレード３５Ｋ，３５Ｙ，３５Ｍ，３５Ｃにより、各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃ表面に一様にトナー層が形成され、各感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃ上にトナー像が現像される。各色の現像器２Ｋ，２Ｙ，２Ｍ，２Ｃ内の各クリーニングブレード３７Ｋ，３７Ｙ，３７Ｍ，３７Ｃは、転写後の残トナーをクリーニングする。
Each
ブラックトナーカートリッジ４Ｋ、イエロートナーカートリッジ４Ｙ、マゼンタトナーカートリッジ４Ｍ、及びシアントナーカートリッジ４Ｃは、各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃに着脱可能に取り付けられ、内部のトナーを各現像器２Ｋ，２Ｙ，２Ｍ，２Ｃに供給可能な構造になっている。ブラック転写ローラ５Ｋ、イエロー転写ローラ５Ｙ、マゼンタ転写ローラ５Ｍ、及びシアン転写ローラ５Ｃは、転写ベルト８の裏面から転写ニップにバイアスが印加可能に配置されている。転写ベルト駆動ローラ６、及び転写ベルト従動ローラ７は、転写ベルト８を張架しローラの駆動によって用紙１５を搬送可能な構造になっている。
The
転写ベルトクリーニングブレード１１は、転写ベルト８上のトナーを掻き落とせるようになっていて、掻き落とされたトナーが転写ベルトクリーナ容器１２に収容される。用紙カセット１３は、画像形成装置１に着脱可能に取り付けられ、転写媒体である用紙１５が積載される。ホッピングローラ１４は、用紙１５を用紙カセット１３から搬送する。レジストローラ１６及び１７は、用紙１５を転写ベルト８に所定のタイミングで搬送する。定着器１８は、用紙１５のトナー像を熱と加圧によって定着する。用紙ガイド１９は、用紙１５を排紙トレー２０にフェースダウンで排出する。
The transfer
図４は、図３の画像形成装置１における制御回路の構成を示すブロック図である。
この制御回路は、ホストインタフェース部５０を有し、このホストインタフェース部５０がコマンド／画像処理部５１に対してデータを送受信する。コマンド画像処理部５１は、ＬＥＤヘッドインタフェース部５２に対して画像データを出力する。ＬＥＤへッドインタフエース部５２は、プリンタエンジン制御部５３によってヘッド駆動パルス等が制御され、ＬＥＤヘッド３Ｋ，３Ｙ，３Ｍ，３Ｃを発光させる。
FIG. 4 is a block diagram showing the configuration of the control circuit in the
The control circuit includes a
プリンタエンジン制御部５３は、用紙検出センサ４０からの検出信号等を受信し、高圧制御部６０に対して帯電バイアス、現像バイアス、転写バイアス等の制御値を送る。高圧制御部６０は、帯電バイアス発生部９１と、現像バイアス発生部９２と、転写バイアス発生部９３とに信号を送る。帯電バイアス発生部９１、及び現像バイアス発生部９２は、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、及びシアン現像器２Ｃの各帯電ローラ３６Ｋ，３６Ｙ，３６Ｍ，３６Ｃ及び各現像ローラ３４Ｋ，３４Ｙ，３４Ｍ，３４Ｃに対してバイアスを印加する。高圧制御部６０及び転写バイアス発生部９３により、本発明の実施例１の転写高圧電源が構成されている。
The printer
プリンタエンジン制御部５３は、ホッピングモータ５４、レジストモータ５５、ベルトモータ５６、定着器ヒータモータ５７、及び各色のドラムモータ５８Ｋ，５８Ｙ，５８Ｍ，５８Ｃを所定のタイミングで駆動する。定着器ヒータ５９は、サーミスタ６５の検出値に応じてプリンタエンジン制御部５３によって温度制御される。
The printer
（転写高圧電源の構成）
図１は、本発明の実施例１における圧電トランス駆動装置を備えた画像形成用電源装置（例えば、転写高圧電源）の概略を示すブロック図である。
(Configuration of high-voltage transfer power supply)
FIG. 1 is a block diagram showing an outline of an image forming power supply device (for example, a transfer high-voltage power supply) provided with a piezoelectric transformer driving device in
この転写高圧電源９０は、図４中の高圧制御部６０及び転写バイアス発生部９３により構成され、各色の転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）毎に設けられている。各色の転写高圧電源９０は、同一の回路構成であるので、以下、１回路のみ説明する。
The transfer high-
転写高圧電源９０は、プリンタエンジン制御部５３の出力ポートＯＵＴ２から供給されるオン／オフ（以下「ＯＮ／ＯＦＦ」という。）信号と、出力ポートＯＵＴ３から供給されるリセット信号RESETとを入力すると共に、プリンタエンジン制御部５３内に設けられた目標電圧指示手段である可変電圧出力回路（例えば、１０ビット（bit）の分解能を持つデジタル／アナログ変換器（以下「ＤＡＣ」という。））５３ａから例えば３．３Ｖのレンジで出力される目標電圧Ｖ５３ａを入力し、直流（以下「ＤＣ」という。）の高圧電圧を生成して転写ローラ５である負荷ＺＬへ供給する装置である。
The transfer high-
転写高圧電源９０は、本実施例１の圧電トランス駆動装置８０、圧電トランス８５、整流回路８６、出力電圧変換手段８７、及び出力電圧比較手段８８等により構成されている。
The transfer high-
圧電トランス駆動装置８０は、圧電トランス８５を駆動する装置であり、発振器８１、高圧制御部６０、ＤＣ電源８３、及び圧電トランス駆動回路８４を有している。発振器８１は、一定周波数（例えば、３３．３３ＭＨｚ）の基準クロック（以下単に「クロック」という。）ＣＬＫを発生する回路であり、この出力側に高圧制御部６０が接続されている。
The piezoelectric transformer driving device 80 is a device for driving the
高圧制御部６０は、例えば、発振器８１から供給されるクロックＣＬＫに同期して動作し、プリンタエンジン制御部５３により制御されて圧電トランス駆動パルス（以下単に「駆動パルス」という。）Ｓ６０を出力する回路であり、クロックＣＬＫを入力するクロック入力ポートＣＬＫ＿ＩＮ、比較結果Ｓ８８を入力する入力ポートＩＮ１、プリンタエンジン制御部５３の出力ポートＯＵＴ２から出力されるＯＮ／ＯＦＦ信号を入力する入力ポートＩＮ２、プリンタエンジン制御部５３の出力ポートＯＵＴ３から出力されるリセット信号RESETを入力するリセット入力ポートＩＮ３、及び駆動パルスＳ６０を出力する出力ポートＯＵＴ１を有している。高圧制御部６０において、入力されるＯＮ／ＯＦＦ信号により、出力ポートＯＵＴ１からの駆動パルスＳ６０における出力のＯＮ／ＯＦＦが制御され、入力されるリセット信号RESETにより、出力ポートＯＵＴ１に対する出力設定が初期化される。
The high
なお、入力ポートＩＮ２において、ＯＮ／ＯＦＦ信号の入力に代えて、オン・リセットという組合せの信号を入力することにより、リセット入力ポートＩＮ３へのリセット信号RESETの入力を省略することも可能である。 Note that it is possible to omit the input of the reset signal RESET to the reset input port IN3 by inputting a combination of ON / RESET signals instead of the ON / OFF signal input to the input port IN2.
高圧制御部６０は、例えば、特定の用途向けに複数機能の回路を１つにまとめた集積回路であるエーシック（Application Specific Integrated Circuit、以下「ＡＳＩＣ」という。）、中央処理装置（以下「ＣＰＵ」という。）を内蔵したマイクロプロセッサ、あるいは、ユーザが独自の論理回路を書き込みことができるゲートアレイの一種であるフィールド・プログラマブル・ゲート・アレイ（Field Programmable Gate Array、以下「ＦＰＧＡ」という。）等により構成されている。
The high-
高圧制御部６０の出力ポートＯＵＴ１と、ＤＣ２４Ｖを出力するＤＣ電源８３とには、圧電トランス駆動回路８４が接続されている。圧電トランス駆動回路８４は、スイッチング素子を用いて駆動電圧を出力する回路であり、この出力側に圧電トランス８５が接続されている。圧電トランス８５は、セラミック等の圧電振動子の共振現象を利用して駆動電圧の昇圧を行い交流（以下「ＡＣ」という。）の高圧電圧を出力するトランスであり、この出力側に整流手段（例えば、整流回路）８６が接続されている。整流回路８６は、圧電トランス８５から出力されたＡＣの高圧電圧をＤＣの高圧電圧に変換して負荷ＺＬへ供給する回路であり、この出力側に出力電圧変換手段８７が接続されている。
A piezoelectric
出力電圧変換手段８７は、ＤＣの高圧電圧を低電圧に変換する回路であり、この出力側に、電圧比較手段である出力電圧比較手段８８が接続されている。出力電圧比較手段８８は、出力電圧変換手段８７から出力されたＤＣの低電圧と、プリンタエンジン制御部５３内のＤＡＣ５３ａから出力された目標電圧Ｖ５３ａとを比較して、この比較結果Ｓ８８を高圧制御部６０の入力ポートＩＮ１へ入力するものである。
The output voltage conversion means 87 is a circuit that converts a high DC voltage into a low voltage, and an output voltage comparison means 88 that is a voltage comparison means is connected to the output side. The output
なお、図１の転写高圧電源９０は、各色の転写ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）毎、即ち、チャンネル毎に並置されるが、これらの複数のチャンネルに対して一部を共用する構成にしても良い。例えば、圧電トランス８５及び整流回路８６等は、複数のチャンネル分必要となるが、発振器８１及び高圧制御部６０は、１組で共用できる。この場合、高圧制御部６０はチャンネル数分の入出力ポートを備えることになる。又、高圧制御部６０は、転写高圧電源９０内に設けられているが、プリンタエンジン制御部５３内の大規模集積回路（以下「ＬＳＩ」という。）中に設けても良い。
The transfer high-
図２は、図１の転写高圧電源９０における詳細な構成例を示す回路図である。図５は、図２中の圧電トランス８５における出力電圧／周波数の特性図である。
FIG. 2 is a circuit diagram showing a detailed configuration example of the transfer high-
発振器８１は、電源８１ａから供給されるＤＣ３．３Ｖにより動作して発振周波数３３．３３ＭＨｚのクロックＣＬＫを発生する回路であり、ＤＣ３．３Ｖが印加される電源端子ＶＤＤ、ＤＣ３．３Ｖが印加される出力イネーブル端子ＯＥ、クロックＣＬＫを出力するクロック出力端子ＣＬＫ＿ＯＵＴ、及びグランド端子ＧＮＤを有している。クロック出力端子ＣＬＫ＿ＯＵＴは、抵抗８１ｂを介して、高圧制御部６０のクロック入力ポートＣＬＫ＿ＩＮに接続されている。
The
クロックＣＬＫに同期して動作する高圧制御部６０において、駆動パルスＳ６０を出力する出力ポートＯＵＴ１には、抵抗６０ａを介して、圧電トランス駆動回路８４が接続され、この圧電トランス駆動回路８４にＤＣ電源８３が接続されている。ＤＣ電源８３は、例えば、図示しない低圧電源装置から商用電源であるＡＣ１ＯＯＶを変圧整流することにより供給されるＤＣ２４Ｖの電源である。
In the
圧電トランス駆動回路８４は、抵抗８４ａと、ゲートドライブ回路を構成するＮＰＮトランジスタ８４ｂ及びＰＮＰトランジスタ８４ｃと、入力抵抗８４ｄと、共振回路を構成するインダクタ（コイル）８４ｅ及びコンデンサ８４ｇと、スイッチング素子であるパワートランジスタ（例えば、ＮチャネルパワーＭＯＳＦＥＴ（以下「ＮＭＯＳ」という。））８４ｆとを有している。抵抗８４ａ、ＮＰＮトランジスタ８４ｂ及びＰＮＰトランジスタ８４ｃは、ＤＣ電源８３とグランドＧＮＤとの間に直列に接続され、そのＮＰＮトランジスタ８４ｂ及びＰＮＰトランジスタ８４ｃのベースが、抵抗６０ａに共通に接続されている。インダクタ８４ｅ及びＮＭＯＳ８４ｆは、ＤＣ電源８３とグランドＧＮＤとの間に直列に接続され、そのＮＭＯＳ８４ｆのゲートが、入力抵抗８４ｄを介してＮＰＮトランジスタ８４ｂのコレクタ及びＰＮＰトランジスタ８４ｃのエミッタに接続されている。コンデンサ８４ｇは、ＮＭＯＳ８４ｆに対して並列に、このＮＭＯＳ８４ｆのドレイン及びソース間に接続されている。
The piezoelectric
この圧電トランス駆動回路８４では、高圧制御部６０から出力される駆動パルスＳ６０が、抵抗６０ａを介して、ゲートドライブ回路のＮＰＮトランジスタ８４ｂ及びＰＮＰトランジスタ８４ｃのベースに入力されると、その駆動パルスＳ６０がＮＰＮトランジスタ８４ｂ及びＰＮＰトランジスタ８４ｄにより駆動されてＮＭＯＳ８４ｆのゲートに入力される。すると、ＮＭＯＳ８４ｆにより、ＤＣ電源８３のＤＣ２４Ｖがスイッチングされ、これが共振回路のインダクタ８４ｅ及びコンデンサ８４ｇにより共振されて、ピークがＡＣ数十Ｖ程度の正弦波（サイン波）の駆動電圧が出力される。
In the piezoelectric
共振回路の出力側には、圧電トランス８５の１次側の入力端子８５ａが接続され、この２次側の出力端子８５ｂから、ＮＭＯＳ８４ｆのスイッチング周波数に応じて０〜数ＫＶのＡＣ高電圧が出力される構成になっている。２次側の出力端子８５ｂの出力電圧特性は、図５に示すように、周波数によって異なり、ＮＭＯＳ８４ｆのスイッチング周波数により昇圧比が決定される。
The primary
圧電トランス８５は、図５に示すように、周波数ｆｘで最大昇圧比を得、周波数ｆｙ付近で昇圧比が最小となる。本実施例１では、開始周波数fstartから共振周波数ｆｘより高い周波数fendの範囲にて、周波数を制御する構成になっている。
As shown in FIG. 5, the
圧電トランス８５のおける２次側の出力端子８５ｂには、ＡＣ／ＤＣ変換用の整流回路８６が接続されている。整流回路８６は、圧電トランス８５の２次側の出力端子８５ｂから出力されたＡＣ高電圧をＤＣ高電圧に変換して出力する回路であり、ダイオード８６ａ，８６ｂ及びコンデンサ８６ｃにより構成されている。整流回路８６の出力側には、抵抗８６ｄを介して負荷ＺＬである転写ローラ５が接続されると共に、出力電圧変換手段８７が接続されている。
A
出力電圧変換手段８７は、整流回路８６のＤＣ高電圧を分圧して低電圧（例えば、ＤＣ３．３Ｖ以下の低い電圧）に変換する分圧抵抗８７ａ，８７ｂと、その低電圧を保護抵抗８７ｃを介して入力する演算増幅器（以下「オペアンプ」という。）８７ｄからなるボルテージフォロア回路とにより構成されている。例えば、分圧抵抗８７ａの抵抗値は２００ＭΩ、分圧抵抗８７ｂの抵抗値は１００ＫΩであり、整流回路８６から出力されたＤＣ高電圧を１／２００１に分圧している。オペアンプ８７ｄには、ＤＣ電源８３から２４Ｖが印加され、このオペアンプ８７ｄからなるボルテージフォロア回路の出力側に、出力電圧比較手段８８が接続されている。
The output voltage conversion means 87 divides the DC high voltage of the
出力電圧比較手段８８は、ＤＣ電源８３から２４Ｖが印加される電圧比較器であるコンパレータ８８ａと、このコンパレータ８８ａの出力端子をプルアップするＤＣ３．３Ｖ電源８８ｂ及びプルアップ抵抗８８ｃとにより構成されている。コンパレータ８８ａは、ボルテージフォロア回路の出力電圧を入力する「−」入力端子と、プリンタエンジン制御部５３内のＤＡＣ５３ａから出力された目標電圧Ｖ５３ａを入力する「＋」入力端子とを有し、その「−」入力端子の電圧と「＋」入力端子の電圧とを比較し、比較結果Ｓ８８を出力端子から出力して高圧制御部６０の入力ポートＩＮ１へ与える回路である。コンパレータ８８ａの出力端子は、プルアップ抵抗８８ｃを介してＤＣ３．３Ｖ電源８８ｂに接続されている。
The output voltage comparison means 88 includes a
プリンタエンジン制御部５３内に設けられた１０bitの分解能を持つＤＡＣ５３ａから、例えば、３．３Ｖのレンジの目標電圧Ｖ５３ａが出力されて、コンパレータ８８ａの「＋」入力端子に入力されると、このコンパレータ８８ａでは、出力電圧変換手段８７の出力電圧と目標電圧Ｖ５３ａとを比較する。
（目標電圧Ｖ５３ａ）＞（出力電圧変換手段８７の出力電圧）
の間は、コンパレータ８８ａの出力端子が、ＤＣ３．３Ｖ電源８８ｂ及び抵抗８８ｃによりプルアップされてＤＣ３．３Ｖ（＝高レベル、以下「“Ｈ”」という。）となり、この“Ｈ”が高圧制御部６０の入力ポートＩＮ１に入力される。これに対し、
（目標電圧Ｖ５３ａ）＜（出力電圧変換手段８７の出力電圧）
になると、コンパレータ８８ａの出力端子が低レベル（以下「“Ｌ”」という。）となり、この“Ｌ”が高圧制御部６０の入力ポートＩＮ１に入力される。
When a target voltage V53a in the range of 3.3V, for example, is output from the
(Target voltage V53a)> (Output voltage of output voltage conversion means 87)
During this time, the output terminal of the
(Target voltage V53a) <(Output voltage of output voltage conversion means 87)
Then, the output terminal of the
（転写高圧電源内の高圧制御部の構成）
図６は、図２中の高圧制御部６０を示す構成図である。
(Configuration of the high-voltage control unit in the transfer high-voltage power supply)
FIG. 6 is a configuration diagram showing the high-
高圧制御部６０は、例えば、ＡＳＩＣにより構成されており、ハードウェア記述言語等により記述されてＡＳＩＣ化されている。これに入力されるクロックＣＬＫ及びリセット信号RESETのうち、クロックＣＬＫは同期回路を構成する後述する各回路ブロックに供給され、リセット信号RESETは初期化のために各回路ブロックに供給される。
The high-
高圧制御部６０は、入力ポートＩＮ１に接続されたアップカウンタ６１を有している。アップカウンタ６１は、コンパレータ８８ａから出力される比較結果Ｓ８８であるパルス幅変調信号ＰＷＭの“Ｈ”をイネーブル信号として動作を開始し、クロックＣＬＫの立ち上がりパルスによりカウントアップする９bitのカウンタであり、比較結果Ｓ８８が“Ｌ”の間はカウントアップせず、“Ｈ”の時のみカウントアップする。アップカウンタ６１は、出力セレクタ７３から出力される駆動パルスＳ６０の立ち上がりエッジにより０にリセットされ、同様に、プリンタエンジン制御部５３から与えられるリセット信号RESETの“Ｌ”入力によっても０にクリアされ、そのリセット信号RESETの“Ｌ”が保持されている期間はカウントを停止する。このアップカウンタ６１の９bit出力値は、次段のデータラッチ（以下「Ｄラッチ」という。）６２に出力される。
The high
Ｄラッチ６２は、出力セレクタ７３から出力される駆動パルスＳ６０の立ち上がりエッジの入力でアップカウンタ６１の９bit出力値を保持し、この保持した９bit値を第１の比較器６３−１に出力し、入力されるリセット信号RESETの“Ｌ”により９bit値が０にクリアされる。第１の比較器６３−１は、Ｄラッチ６２の９bit値と、１９bitレジスタ６７の上位９bit値の１／２値に相当するbit１８−０のうちbit１８−１１の８bit値とが、
Ｄラッチ６２の９bit値＞
１９bitレジスタ６７のbit１８−０のうちbit１８−１１の８bit値
の時は、分周比指示手段（例えば、分周比指示値である周波数指示値を保持する１９bitレジスタ）６７に“Ｈ”を出力し、そうでない時は“Ｌ”を出力する。即ち、比較器６３−１は、出力コンパレータ７３から出力される駆動パルスＳ６０のパルス期間だけ、比較結果Ｓ８８の“Ｈ”の状態をカウントし、そのパルス期間の５０％より“Ｈ”期間が長ければ、１９bitレジスタ６７に“Ｈ”を出力し、そうでない場合には“Ｌ”を出力するものである。比較の際は、Ｄラッチ９bit出力値と１９bitレジスタ８bitの上位１bitに０を追加した９bit値とで比較を行う。
The
9-bit value of
In the case of the 8-bit value of bit 18-11 of the bit 18-0 of the 19-
１９bitレジスタ６７は、分周比を保持するレジスタであり、この入力端子側に、カウンタ上限値レジスタ６４、カウンタ下限値レジスタ６５、及び更新指示手段（例えば、タイマ（分周器））６６が接続され、出力端子側に、２値化手段（例えば、減算器（−１）６８及び分周セレクタ６９）が接続され、更に、入出力端子側に、第２の比較器６３−２及び演算器７１が接続されている。カウンタ上限値レジスタ６４は、分周比の上限値が設定される９bitのレジスタである。カウンタ下限値レジスタ６５は、分周比の下限値が設定される９bitのレジスタである。又、タイマ（分周器）６６は、クロックＣＬＫをカウントして所定周期でパルスを１９bitレジスタ６７に出力するものである。
The 19-
１９bitレジスタ６７において、上位９bitが分周比の第１分周比指示値としての整数部に相当し、下位１０bitが第２分周比指示値としての小数部に相当する。下位１０bit値は、（１０bit値）／１０２４に相当し、実数値として、
（上位９bit値）＋（下位１０bit値）／１０２４
の実数値をとる。１９bitレジスタ６７は、リセット信号RESETの“Ｌ”入力時に下位１０bitが０にクリアされ、上位９bitにカウンタ下限値レジスタ６５の９bit値がセットされ、この上位９bitが演算器（−１）６８及び分周セレクタ６９に出力され、下位１０bitが比較器６３−２及び演算器７１に出力される。１９bitレジスタ６７の値は、タイマ（分周器）６６から入力されるパルスの立ち上がりエッジで更新される。更新は、比較器６３−１の出力信号が“Ｈ”の時にレジスタ値をカウントアップし、“Ｌ”の時にカウントダウンする。カウントダウン時において、上位９bitがカウンタ下限値より小さくなった場合には、上位９bitの値をカウンタ下限値レジスタ６５の出力値にし、カウントアップ時において、上位９bitがカウンタ上限値より大きくなった場合には、上位９bitをカウンタ上限値レジスタ６４の出力値にする。
In the 19-
(Upper 9bit value) + (Lower 10bit value) / 1024
Take the real value of. In the 19-
減算器（−１）６８は、１９bitレジスタ６７から出力される第２分周比値としての分周比整数部９bit値から１を引いた第１分周比値を９bitで分周セレクタ６９に出力するものであり、この分周セレクタ６９の出力端子側が、分周手段（例えば、分周器）７０を介して出力セレクタ７３に接続されている。比較器６３−２の入出力端子側には、演算器７１が接続され、更に、比較器６３−２の入力端子側に、誤差保持レジスタ７２及び出力セレクタ７３が接続されている。誤差保持レジスタ７２は、１１bitのレジスタであり、最上位bitが符号を現す符号付き値となる。
The subtracter (−1) 68 supplies the first division ratio value obtained by subtracting 1 from the division ratio integer part 9-bit value as the second division ratio value output from the 19-
比較器６３−２は、出力セレクタ７３から出力されるパルスの立ち上がりエッジで、誤差保持レジスタ７２と１９bitレジスタ６７の下位１０bitとを比較し、
（１９bitレジスタ下位１０bit）＝０
もしくは、
（誤差保持レジスタ１１bit）＜０
の時に、分周セレクタ６９に選択信号selectの“Ｌ”を出力し、
（１９bitレジスタ下位１０bit）≠０
で、
（誤差保持レジスタ１１bit）≧０
の時に、分周セレクタ６９に選択信号selectの“Ｈ”を出力するものである。
The comparator 63-2 compares the
(
Or
(Error holding register 11bit) <0
At this time, the selection signal select “L” is output to the
(
so,
(Error holding register 11bit) ≧ 0
At this time, the selection signal select “H” is output to the
分周セレクタ６９は、比較器６３−２から出力される選択信号selectが“Ｌ”の時に、減算器（−１）６８の９bit値を分周器７０に出力し、比較器６３−２から出力される選択信号selectが“Ｈ”の時に、１９bitレジスタ６７の上位９bit値を分周器７０に出力する回路である。演算器７１は、１９bitレジスタ６７の下位１０bit、誤差保持レジスタ７２の１１bitと比較器６３−２の出力信号１bitの入力から演算した結果、１０bitで誤差保持レジスタ７２を更新する機能を有している。更新は、出力セレクタ７３から出力される駆動パルスＳ６０の立ち下がりエッジにて行う。演算器７１の演算は、下記のように行われる。
When the selection signal select output from the comparator 63-2 is “L”, the
比較器６３−２の出力信号が“Ｈ”の時には、
（１９bitレジスタ下位１０bit値）＋（誤差保持レジスタ１１bit値）−１０２４
比較器６３−２の出力信号が“Ｌ”の時には、
（１９bitレジスタ下位１０bit値）＋（誤差保持レジスタ１１bit値）
の演算結果にて、誤差保持レジスタ７２を更新する。
When the output signal of the comparator 63-2 is “H”,
(Lower 10-bit value of 19-bit register) + (Error-holding register 11-bit value) −1024
When the output signal of the comparator 63-2 is “L”,
(Lower 10bit value of 19bit register) + (11bit value of error holding register)
The
分周器７０は、分周セレクタ６９から出力される９bit値の分周比で、クロックＣＬＫを分周した周期のパルスをＯＮでデューティ３０％にて出力セレクタ７３に出力する機能を有している。出力セレクタ７３は、ＯＮ／ＯＦＦ信号を選択信号selectとして入力し、そのＯＮ／ＯＦＦ信号が“Ｌ”の時は、常に駆動パルスＳ６９の“Ｌ”を出力し、ＯＮ／ＯＦＦ信号が“Ｈ”の時には、分周器７０から出力されるパルスを駆動パルスＳ６０として圧電トランス駆動回路８４に出力する機能を有している。
The
なお、図６の高圧制御部６０は、ＡＳＩＣにより構成されているが、ＦＰＧＡやマイクロプロセッサのモジュール等として構成しても良い。 6 is configured by an ASIC, it may be configured as an FPGA or a microprocessor module.
（画像形成装置の全体の動作）
図３及び図４において、画像形成装置１は、図示しない外部機器からホストインタフェース部５０を介してＰＤＬ（Page Description Language、ページ記述言語）等で記述された印刷データが入力されると、この印刷データは、コマンド／画像処理部５１によってビットマップデータ（画像データ）に変換され、ＬＥＤヘッドインタフェース部５２及びプリンタエンジン制御部５３へ送られる。プリンタエンジン制御部５３により、サーミスタ６５の検知値に応じて定着器１８内のヒータ５９が制御され、定着器１８内の熱定着ローラが所定の温度になり、印字動作が開始される。
(Overall operation of image forming apparatus)
3 and 4, when image data described in PDL (Page Description Language) or the like is input from an external device (not shown) via the
給紙カセット１３にセットされた用紙１５は、ホッピングローラ１４で給紙される。以降説明する画像形成動作に同期したタイミングで、レジストローラ１６，１７によって用紙１５が転写ベルト８上に搬送される。各色の現像器２Ｋ，２Ｙ，２Ｍ，２Ｃにおいて、電子写真プロセスにより、各感光体ドラム３２Ｋ，３２Ｙ，３２Ｍ，３２Ｃにトナー像が形成される。この時、前記ビットマップデータに応じて各ＬＥＤヘッド３Ｋ，３Ｍ、３Ｙ，３Ｃが点灯される。各色の現像器２Ｋ，２Ｙ，２Ｍ，２Ｃによって現像されたトナー像は、転写高圧電源９０から各転写ローラ５Ｋ，５Ｙ，５Ｍ，５Ｃに印加された高電圧のＤＣバイアスにより、転写ベルト８上を搬送される用紙１５に転写される。用紙１５に４色のトナー像が転写された後、定着器１８によって定着されて排紙される。
The
（転写高圧電源の動作）
先ず、図１の転写高圧電源９０における概略の動作を説明する。
(Transfer high-voltage power supply operation)
First, the general operation of the transfer high-
カラー画像装置において転写は４出力となるが、４回路とも同じ構成となるので、本実施例１では、１出力の転写高圧電源９０について動作を説明する。
In the color image apparatus, the transfer has 4 outputs, but all the 4 circuits have the same configuration. Therefore, in the first embodiment, the operation of the transfer high-
プリンタエンジン制御部５３内に設けられた１０bitのＤＡＣ５３ａは、目標電圧Ｖ５３ａを転写高圧電源９０内の出力電圧比較手段８８に出力し、転写高圧電源９０から出力されるＤＣ高電圧を設定する。例えば、ＤＣ高電圧が５ＫＶなら目標電圧Ｖ５３ａは２．５Ｖである。即ち、１０bitのＤＡＣ５３ａなので１６進数に変換して３０７Ｈの値を設定して、ＤＡＣ５３ａから２．５Ｖの目標電圧Ｖ５３ａを出力電圧比較手段８８に出力する。この時、プリンタエンジン制御部５３は、出力ポートＯＵＴ２から高圧制御部６０へ出力するＯＮ／ＯＦＦ信号をＯＦＦ（＝“Ｌ”）にすると共に、出力ポートＯＵＴ３から高圧制御部６０へリセット信号RESETを出力して、高圧制御部６０をリセットする。
The 10-
高圧制御部６０は、プリンタエンジン制御部５３からのＯＮ／ＯＦＦ信号に従って、発振器８１から出力されるクロックＣＬＫを分周した駆動パルスＳ６０を圧電トランス駆動回路８４に出力する。プリンタエンジン制御部５３は、出力電圧比較手段８８から入力される比較結果Ｓ８８の状態によって分周比を変化させる。圧電トランス駆動回路８４は、ＤＣ電源８３から供給されるＤＣ２４Ｖを、駆動パルスＳ６０によりスイッチングして駆動電圧を生成し、圧電トランス８５の１次側に与える。これにより、圧電トランス８５の１次側が駆動されて２次側からＡＣ高電圧が出力され、これが整流回路８６により整流されてＤＣ高電圧が転写ローラ５である負荷ＺＬへ供給される。
The
出力電圧変換手段８７は、整流回路８６から出力されたＤＣ高電圧を例えば１／２００１の電圧に変換し、出力電圧比較手段８８に与える。出力電圧比較手段８８は、ＤＡＣ５３ａからの目標電圧Ｖ５３ａと、出力電圧変換手段８７の出力電圧とを比較し、この比較結果Ｓ８８を高圧制御部６０に与える。目標電圧Ｖ５３ａより出力電圧変換手段８７の出力電圧が低い場合には、出力電圧比較手段８８からＴＴＬレベルで“Ｈ”の信号が出力され、出力電圧変換手段８７の出力電圧が目標電圧Ｖ５３ａより高くなると、出力電圧比較手段８８から“Ｌ”の信号が出力される。
The output
出力電圧変換手段８７の出力電圧がほぼ目標電圧Ｖ５３ａになった場合、出力電圧変換手段８７の出力電圧は、圧電トランス８５の２次側ＡＣ高電圧を整流回路８６により整流してもＡＣ成分であるリップルが残り、ＤＡＣ５３ａから出力される目標電圧Ｖ５３ａがほぼ安定したＤＣ電圧であるので、圧電トランス駆動回路８４に入力される駆動パルスＳ６０とほぼ同期した矩形波が出力電圧比較手段８８から出力される。
When the output voltage of the output voltage conversion means 87 is substantially equal to the target voltage V53a, the output voltage of the output voltage conversion means 87 is an AC component even if the secondary AC high voltage of the
図７は、図２の転写高圧電源９０における動作波形図である。
この図７を参照しつつ、図２の転写高圧電源９０における詳細な動作を説明する。
FIG. 7 is an operation waveform diagram in the transfer high-
The detailed operation of the transfer high-
プリンタエンジン制御部５３は、出力ポートＯＵＴ３から出力するリセット信号RESETを“Ｌ”にして、高圧制御部６０における出力ポートＯＵＴ１の種々の設定をリセットする。このリセット信号は“Ｌ”ｔｒｕｅの信号である。このリセット動作により、出力ポートＯＵＴ１出力の分周比等の値が初期値となる。
The printer
プリンタエンジン制御部５３内のＤＡＣ５３ａは、高電圧の出力電圧（以下単に「高圧出力」という。）の目標電圧値に対する指示電圧である目標電圧Ｖ５３ａを出力する。例えば、高圧出力が５ＫＶの場合には２．５Ｖを出力する。この場合、３．３Ｖ、１０bitのＤＡＣ５３ａであるので、内部の所定のレジスタに３０７Ｈを設定する。ＤＡＣ５３ａから目標電圧Ｖ５３ａを出力した後、所定のタイミングでリセット信号RESETを“Ｈ”に切り替える。高圧制御部６０はリセットが解除されると、初期値にてクロック入力ポートＣＬＫ＿ＩＮから入力されるクロックＣＬＫを初期値の分周比、ＯＮデューティ３０％で分周する。但し、プリンタエンジン制御部５３の出力ポートＯＵＴ２から出力されるＯＮ／ＯＦＦ信号が“Ｌ”の間は、出力ポートＯＵＴ１からは分周された駆動パルスＳ６０が出力されず、出力ポートＯＵＴ１の出力は“Ｌ”に保持される。
The
高圧制御部６０のクロック入力ポートＣＬＫ＿ＩＮには、抵抗８１ｂを介して発振器８１が接続されている。発振器８１は、電源８１ａから電源端子ＶＤＤとアウトプットイネーブル端子ＯＥにＤＣ３．３Ｖが供給され、電源没入直後から発振周波数３３．３３ＭＨｚ、周期３０nsecのクロックＣＬＫをＣＬＫ端子から出力する。
An
出力ポートＯＵＴ１が“Ｌ”に保持されている間は、圧電トランス駆動回路８４内のＮＰＮトランジスタ８４ｂがＯＦＦしているので、ＮＭＯＳ８４ｆもＯＦＦし、圧電トランス８５の１次側入力端子８５ａには、ＤＣ電源８３から供給されるＤＣ２４Ｖがそのまま印加される。この状態では、ＤＣ２４Ｖの電流値はほぼ０であり、圧電トランス８５も振動していないので、圧電トランス８５の２次側出力端子８５ｂも０Ｖであり、出力電圧変換手段８７内のオペアンプ８７ｄの出力電圧は“Ｌ”である。
While the output port OUT1 is held at “L”, the
出力電圧比較手段８８内のコンパレータ８８ａは、前記状態では「＋」入力端子に２．５Ｖ、「−」入力端子にはオペアンプ８７ｄの“Ｌ”が入力されている。そのため、コンパレータ８８ａの出力端子は、電源８８ｂでプルアップされたＤＣ３．３Ｖとなっており、高圧制御部６０の入力ポートＩＮ１には“Ｈ”が入力される。
In the
次に、プリンタエンジン制御部５３は、所定のタイミングで出力ポートＯＵＴ２から出力するＯＮ／ＯＦＦ信号を“Ｈ”にし、高圧出力をＯＮ状態にする。高圧制御部６０は、ＯＮ／ＯＦＦ信号が入力される入力ポートＩＮ２が“Ｈ”になると、初期値にて分周した駆動パルスＳ６０を出力ポートＯＵＴ１から出力する。出力ポートＯＵＴ１から出力された駆動パルスＳ６０により、圧電トランス駆動回路８４内のＮＰＮトランジスタ８４ｂ及びＰＮＰトランジスタ８４ｄからなるゲートドライブ回路を介してＮＭＯＳ８４ｆがスイッチングされ、インダクタ８４ｃとコンデンサ８４ｇ及び圧電トランス８５により、この圧電トランス８５の１次側入力端子８５ａには、図７に示すような数十Ｖの半波サイン波が印加される。
Next, the printer
これにより、圧電トランス８５が振動して、２次側出力端子８５ｂから昇圧されたＡＣ高電圧が発生する。２次側出力端子８５ｂのＡＣ高電圧は、整流回路８６により整流されてＤＣ電圧になり、これが抵抗８６ｄを介して負荷ＺＬへ供給されると共に、出力電圧変換手段８７内の２００ＭΩの抵抗８７ａ及び１００ＫΩの抵抗８７ｂにより分圧される。分圧されたＤＣ電圧は、保護抵抗８７ｃ及びオペアンプ８７ｄを通して出力電圧比較手段８８内におけるコンパレータ８８ａの「−」入力端子に入力される。
As a result, the
コンパレータ８８ａは、ＤＡＣ５３ａから「＋」端子に入力された目標電圧Ｖ５３ａと、出力電圧変換手段８７から「−」端子に入力されたＤＣ電圧とを比較し、
ＤＡＣ５３ａの目標電圧Ｖ５３ａ＞出力電圧変換手段８７のＤＣ電圧
の時には、電源８８ｂによりプルアップされたＤＣ３．３Ｖ（＝“Ｈ”）を出力し、
ＤＡＣ５３ａの目標電圧Ｖ５３ａ＜出力電圧変換手段８７のＤＣ電圧
の時には、“Ｌ”を出力し、高圧制御部６０の入力ポートＩＮ１に入力する。
ＤＡＣ５３ａの目標電圧Ｖ５３ａ＝出力電圧変換手段８７のＤＣ電圧
の時には、整流回路８６のＤＣ出力電圧にＡＣ成分のリップルが残るので、コンパレータ８８ａから、図７に示されるような矩形波の比較結果Ｓ８８が出力される。
The
When the target voltage V53a of the
When the target voltage V53a of the
When the target voltage V53a of the
高圧制御部６０は、出力ポートＯＵＴ１におけるパルス出力周期にて、入力ポートＩＮ１における入力レベルの“Ｈ”時間をカウントし、“Ｈ”レベルの期間が５０％となるように、出力ポートＯＵＴ１から出力される駆動パルスＳ６０の分周比を制御する。
The
（転写高圧電源内の高圧制御部の動作）
図８は、図６中の誤差保持レジスタ７２の値、１９bitレジスタ６７の下位１０bitの値、及び比較器６３−２の出力信号の関係を示す図である。
(Operation of the high voltage controller in the transfer high voltage power supply)
FIG. 8 is a diagram illustrating the relationship between the value of the
図６の高圧制御部６０において、入力ポートＩＮ３にリセット信号RESETの“Ｌ”が入力されると、内部の各カウンタ値、アップカウンタ６１、Ｄラッチ６２、１９bitレジスタ６７、及び誤差保持レジスタ７２が初期化される。
In the
リセット信号RESETが解除され“Ｈ”となった時点で、入力ポートＩＮ２に入力されるＯＮ／ＯＦＦ信号が“Ｌ”でディセーブル（Disable）状態を保持されている。高圧出力がオフの状態では、ＤＡＣ５３ａが目標電圧Ｖ５３ａの２．５Ｖを出力しているので、コンパレータ８８ａから出力される比較結果Ｓ８８が“Ｈ”となり、アップカウンタ６１がカウントアップされる。Ｄラッチ６２は、出力セレクタ７３からのパルス出力がないので、リセット時の０クリア状態を保持する。比較器６３−１は、１９bitレジスタ６７に設定された初期値の分周比整数部の１／２値である８bit値とＤラッチ６２の出力値とを比較する。Ｄラッチ６２の出力値が０であるので、１９bitレジスタ６７へ“Ｌ”が出力される。
When the reset signal RESET is released and becomes “H”, the ON / OFF signal input to the input port IN2 is “L” and the disabled state is held. In the state where the high voltage output is off, the
カウンタ上限値レジスタ６４は、９bitのレジスタであり、分周比整数部のリミット値３０２dec（１２Ｅhex）を保持する。本実施例１では固定値９bitであるが、書き換え可能な値であっても構わない。又、外部から設定される値であっても構わない。カウンタ上限値レジスタ６４の保持値は、常に１９bitレジスタ６７へ出力される。
The counter upper
カウンタ下限値レジスタ６５は、９bitのレジスタであり、分周比整数部の初期値、即ち開始分周比である２９０dec（１２２hex）が設定される。本実施例１では固定値９bitであるが、書き換え可能な値であっても構わない。又、外部から設定される値であっても構わない。カウンタ下限値レジスタ６５の保持値は、常に１９bitレジスタ６７へ出力される。
The counter lower
１９bitレジスタ６７は、リセット時に小数部である下位１０bitが０クリアされ、整数部である上位９bitがカウンタ下限値レジスタ６５の値が設定される。１９bitレジスタ６７において、上位９bitの１／２値に相当する上位８bitであるbit１８〜１０は、比較器６３−１に出力され、更に、上位９bitの整数部が、分周セレクタ６９と減算器（−１）６８に出力される。又、１９bitレジスタ６７の小数部である下位１０bitは、比較器６３−２及び演算器７１に出力される。
In the 19-
１９bitレジスタ６７は、タイマ（分周器）６６から入力されるパルスの立ち上がりで比較器６３−１が“Ｌ”を出力しているので、この１９bitレジスタ６７において減算が行われる。１９bitレジスタ６７は、初期状態で４８８００hexに設定されているので、１減算して４８７Ｆfhexとなる。１９bitレジスタ６７において、減算された値は減算時、カウンタ下限値レジスタ６５の９bit値と上位９bitが比較され、上位９bitがカウンタ下限値１２２hexに対して１２１hexとなるので、１９bitレジスタ６７には、上位９bitにカウンタ下限値レジスタ６５の値、下位１０bitが０クリアされ、結果として値は初期値のままとなる。
In the 19-
タイマ（分周器）６６は、所定の周期でパルスを１９bitレジスタ６７に出力する。周期は、予め設定されたカウンタ値にてクロックＣＬＫをカウントすることにより設定され、その周期は、例えば、数十μsec〜数百μsecである。周期は、目標電圧Ｖ５３ａに応じて異なる値を設定しても良いし、あるいは、外部から任意に設定可能な構成にしても良い。
The timer (frequency divider) 66 outputs a pulse to the 19-
比較器６３−２は、１９bitレジスタ６７の下位１０bit出力が０なので、分周セレクタ６９に“Ｌ”を出力する。演算器７１の１１bit出力及び誤差保持レジスタ７２の１１bit出力は、リセット時の０を維持する。減算器（−１）６８は、１９bitレジスタ６７の上位９bit値である２９０dec（１２２hex）を１減算して、２８９dec（１２１hex）の９bit値を分周セレクタ６９に出力する。
The comparator 63-2 outputs “L” to the
分周セレクタ６９は、比較器６３−２からの選択信号selectの入力が“Ｌ”なので、減算器（−１）６８からの９bit入力である２８９dec（１２１hex）の９bit値を、分周器７０に出力する。分周器７０は、クロックＣＬＫをカウントし、分周セレクタ６９から出力される９bit値である２８９周期、即ち２８９×３０／１０００＝８．６７μsec周期のパルスを、出力セレクタ７３に出力する。前記パルスは、約３０％のＯＮンデューティとなるよう、１／４値、１／３２値、１／６４値の和（１２１hex）を２bit右シフトした０４８hex、５bit右シフトした００８hex、６bit右シフトした００４hexの和０５４hex（８４dec）、即ち８４×３０／１０００＝２．５２μsecのＯＮ時間を取る。
Since the input of the selection signal select from the comparator 63-2 is “L”, the
出力セレクタ７３は、ＯＮ／ＯＦＦ信号が“Ｌ”の間は駆動パルスＳ６０の“Ｌ”を出力ポートＵＯＴ１に出力し、この出力ポートＯＵＴ１を“Ｌ”に保持する。
While the ON / OFF signal is “L”, the
以上述べたように、リセット解除後はＯＮ／ＯＦＦ信号が“Ｌ”の状態では、出力ポートＯＵＴ１が“Ｌ”に保持されるが、内部の分周器７０は初期値の分周比のパルスを生成し続ける。
As described above, when the ON / OFF signal is in the “L” state after the reset is released, the output port OUT1 is held at “L”, but the
プリンタエンジン制御部５３からのＯＮ／ＯＦＦ信号が“Ｈ”に切り替えられると、出力セレクタ７３は、分周器７０から出力されるパルスを選択して駆動パルスＳ６０を出力ポートＯＵＴ１に出力する。この結果、図２で示す圧電トランス駆動回路８４により圧電トランス８５が駆動され、この２次側出力端子８５ｂからＡＣ高圧出力を得る。ＡＣ高圧出力は、整流回路８６によりＤＣ高電圧に変換され、出力電圧変換手段８７によりＤＣ低電圧に変換された後、出力電圧比較手段８８内のコンパレータ８８ａに入力される。
When the ON / OFF signal from the printer
初期設定の分周比での駆動では、高圧出力は目標電圧Ｖ５３ａより十分低いので、コンパレータ８８ａから出力される比較結果Ｓ８８は、電源８８ｂによりプルアップされた“Ｈ”のままである。
In the drive at the initial division ratio, the high voltage output is sufficiently lower than the target voltage V53a, so the comparison result S88 output from the
アップカウンタ６１は、出力セレクタ７３から出力されるパルスの立ち上がりエッジによりリセット（RESET）され、クロックＣＬＫの立ち上がり時に、コンパレータ８８ａから出力される比較結果Ｓ８８が“Ｈ”であった場合に、カウントアップを行う。初期状態では、出力セレクタ７３から出力される２８９分周のパルス周期全て“Ｈ”であるので、０〜２８９dec（１２１hex）まで、カウントアップが行われる毎にリセットされる。リセットと同時にＤラッチ６２にデータがラッチされるので、このＤラッチ６２は１２１hexの９bit値を保持することとなる。比較器６３−１には、Ｄラッチ６２の９bit値と１９bitレジスタ６７の上位８bit値９１hexが入力されて比較される。
Ｄラッチ６２の９bit値（１２１hex）＞
１９bitレジスタ６７の上位８bit値（９１hex）
なので、比較器６３−１は、１９bitレジスタ６７に対して“Ｈ”を出力する。
The up counter 61 is reset (RESET) at the rising edge of the pulse output from the
9-bit value of D latch 62 (121 hex)>
Upper 8bit value of the 19bit register 67 (91hex)
Therefore, the comparator 63-1 outputs “H” to the 19-
１９bitレジスタ６７は、比較器６３−１からの入力が“Ｈ”なので、タイマ（分周器）６６から入力される信号の立ち上がり毎にカウントアップを行う。１９bitレジスタ６７のカウントアップ時は、カウントアップした結果の上位９bitをカウンタ上限値レジスタ６４の９bit値と比較し、カウンタ上限値レジスタ６４の９bit値より大きい場合には、上位９bitをカウンタ上限値レジスタ６４の９bit値、下位１０bitを３Ｆhexに設定する。
Since the input from the comparator 63-1 is “H”, the 19-
以上説明したように、目標電圧Ｖ５３ａより高圧出力が低い条件にて、コンパレータ８８ａから出力される比較結果Ｓ８８が“Ｈ”の状態、もしくは“Ｈ”の状態が出力セレクタ７３のパルス周期の５０％以上の状態で、分周比を設定する１９bitレジスタ６７の値を増加させていく。１９bitレジスタ６７のカウントアップが１０２４回で、分周比は１アップする。
As described above, the comparison result S88 output from the
比較器６３−２は、１９bitレジスタ６７の小数部である下位１０bit値と、誤差保持レジスタ７２の符号付き１１bit値とを比較して、分周セレクタ６９にＮ分周もしくは（Ｎ−１）分周を選択する選択信号selectを出力する。１９bitレジスタ６７の下位１０bitが０の場合、比較器６３−２は分周セレクタ６９に“Ｌ”を出力する。例えば、１９bitレジスタ６７の上位９bitが２９５dec（１２７hex）の場合、下位１０bitが０であれば、２９４分周のパルスが比較器６３−２から出力される。演算器７１はこの時、誤差保持レジスタ７２の値が０、１９bitレジスタ６７の下位１０bitが０、比較器６３−２の出力信号が“Ｌ”なので、誤差保持レジスタ７２を０に更新する。
The comparator 63-2 compares the lower 10-bit value, which is the decimal part of the 19-
又、例えば、１９bitレジスタ６７の値が４９Ｄ２Ｃhexの場合、上位９bitの整数部は２９５dec（１２７hex）、下位３００dec（１２Ｃhex）であるので、図８に示すように、１９bitレジスタ６７の下位１０bit値が０でない場合には、誤差保持レジスタ７２の出力信号の正負で、比較器６３−２の出力信号が決定される。誤差保持レジスタ７２の値が０である１行目では、比較器６３−２の出力信号が１（“Ｈ”）となり、２９５分周のパルスが出力され、次のパルスは誤差保持レジスタ７２が２行目に示すように比較器６３−２の出力信号が１であったので、−１０２４と１９bitレジスタ６７の値３００を加算した値である−７２４（５２Ｃhex／１１bit）に更新される。次のパルスでは、誤差保持レジスタ７２が負の値であるので、比較器６３−２の出力信号が０（“Ｌ”）となり、２９４分周のパルスが出力される。誤差保持レジスタ７２は、分周比小数部の値に対して、実際の分周比との誤差を常に保持することとなる。よって、所定時間での平均分周比はほぼ下記の値となる。
（１９bitレジスタ上位９bit値）＋（１９bitレジスタ下位１０bit値）／１０２４
For example, when the value of the 19-
(19bit register upper 9bit value) + (19bit register lower 10bit value) / 1024
１９bitレジスタ６７が更新されても、誤差保持レジスタ７２の値はそれまでの誤差値が保持されるので、新たに更新された１９bitレジスタ下位１０bitと誤差保持レジスタ７２の符号付き１１bit値を比較して、分周セレクタ６９で分周比が選択される。
Even when the 19-
高圧出力が目標電圧Ｖ５３ａを越えると、比較器６３−１の出力信号が反転し、１９bitレジスタ６７がカウントダウンされる。最終的に目標電圧Ｖ５３ａになると、比較器６３−１の出力信号が“Ｈ”／“Ｌ”反転を繰り返す。１９bitレジスタ値は下位bitがアップダウンを繰り返すが、分解能は平均で３０／１０２４nsecであるので、ほぼ安定した定電圧の高圧出力となる。
When the high voltage output exceeds the target voltage V53a, the output signal of the comparator 63-1 is inverted and the 19-
なお、本実施例１では、クロックＣＬＫの３３．３３ＭＨｚのＮ分周とＮ−１分周を切り替えて出力する構成としたが、例えば、６６．６６ＭＨｚの２Ｎ分周と２Ｎ−２分周を切り替えて出力する構成にしても、同様の動作となる。又、本実施例１では、クロックＫＣＬＫを３３．３３ＭＨｚとしたが、更に低い周波数（例えば、２０ＭＨｚ）でも、異なる分周比を選択すれば同様に実現可能である。 In the first embodiment, the clock CLK is configured to switch between the 33.33 MHz N division and the N-1 division and output. For example, the 66.66 MHz 2N division and 2N-2 division are performed. Even if it is configured to switch and output, the same operation is performed. In the first embodiment, the clock KCLK is set to 33.33 MHz. However, even with a lower frequency (for example, 20 MHz), the same can be realized by selecting a different division ratio.
高圧出力は、プリンタエンジン制御部５３からのＯＮ／ＯＦＦ信号が“Ｌ”になると、出力セレクタ７３から出力される駆動パルスＳ６０の出力が停止して、圧電トランス８５からの出力電圧も直ちに減衰する。
For the high voltage output, when the ON / OFF signal from the printer
（実施例１の効果）
本実施例１によれば、圧電トランス８５の駆動周波数を２つの分周比に２値化する減算器（−１）６８及び分周セレクタ６９により、分散周期が長く、且つ分周比指示値である周波数指示値を、パルス生成時毎に変更可能にして２値化時の誤差を常に最小となるようにしたので、短周期での分散が可能になり、どの時点で周波数指示値を変更しても分周比の移動平均値が維持される。これにより、安定した圧電トランス８５の駆動が可能となり、デジタル化によりアナログ回路に対してばらつきの影響を軽減し、且つ、低いクロック周波数にて実現可能となる。
(Effect of Example 1)
According to the first embodiment, the subtractor (−1) 68 and the
（実施例２の構成）
本発明の実施例２では、図３の画像形成装置１、図４の制御回路、図１の転写高圧電源９０、及び図２の圧電トランス駆動装置８０の構成が実施例１と同様であり、圧電トランス駆動装置８０内の高圧制御部の構成が実施例１と異なっている。
(Configuration of Example 2)
In the second embodiment of the present invention, the configurations of the
図９は、本発明の実施例２における圧電トランス駆動装置内の高圧制御部を示す構成図であり、実施例１を示す図６中の要素と共通の要素には共通の符号が付されている。 FIG. 9 is a configuration diagram illustrating a high-voltage control unit in the piezoelectric transformer driving apparatus according to the second embodiment of the present invention. Elements common to the elements in FIG. 6 illustrating the first embodiment are denoted by common reference numerals. Yes.
本実施例２の圧電制御部６０Ａでは、実施例１の高圧制御部６０内の演算器７１に代えて、これとは構成あるいは機能の異なる演算器７１Ａ及び３bitシフトレジスタ７４が設けられている。
In the
演算器７１Ａは、比較器６３−２、１９bitレジスタ６７、誤差保持レジスタ７２、及び３bitシフトレジスタ７４等に接続され、１９bitレジスタ６７の下位１０bitと誤差保持レジスタ７２の１１bitと３bitシフトレジスタ７４及び比較器６３−２の選択信号selectの値から、出力セレクタ７３から出力される駆動パルスｓ６０の立ち下がりエッジ毎に演算を行い、誤差保持レジスタ７２の値を更新する機能を有している。３bitシフトレジスタ７４は、比較器６３−２から分周セレクタ６９へ出力される選択信号selectを入力し、出力セレクタ７３から出力される駆動パルスＳ６０の立ち下がりエッジ毎に値をシフトして保持するレジスタである。
The
（実施例２の動作）
本実施例２において、画像形成装置１の全体の動作は実施例１と同様であるので、実施例１とは異なる図９の高圧制御部６０Ａ内の動作を説明する。
(Operation of Example 2)
In the second embodiment, the overall operation of the
高圧制御部６０Ａにおいて、３bitシフトレジスタ７４は、リセット信号RESETの“Ｌ”入力時に内部３bit値を０００ｂに初期化する。以降、３bitシフトレジスタ７４は、出力セレクタ７３から出力される駆動パルスＳ６０の立ち下がりエッジ毎に上位bitから値を更新し、全bitを右シフトする。例えば、駆動パルスＳ６０の出力毎に比較器６３−２の出力信号が“Ｈ”、“Ｌ”、“Ｈ”、“Ｌ”だった場合に、最初の駆動パルス出力時に比較器６３−２の出力信号が“Ｈ”なので、３bitシフトレジスタ７４は、bit２がbit１に、bit１がbit０にシフトされ、最上位bit２に１が入れられる。この時bit０に入っていた値は、右シフトにより捨てられ、その結果、１００ｂとなる。次の駆動パルス出力で同様に処理されて０１０ｂとなり、更に、次で１０１ｂ、０１０ｂと値が変化する。この動作により、３周期前までの分周セレクタ選択結果が３bitシフトレジスタ７４に保持されることとなる。
In the
図１０は、図９中の演算器７１Ａの動作を説明する表を示す図である。
誤差保持レジスタ７２は、下記の式に示す値を保持し、誤差保持レジスタ７２の値が０以上か又は負かで、比較器６３−２の出力信号が決定される。比較器６３−２の出力信号に対する他の回路動作については、実施例１と同様である。
誤差保持レジスタ値＝
（１９bitレジスタ下位１０bit値）−（４４８×比較器６３−２出力）−
２０×３bitシフトレジスタbit２）−（１９２×３bitシフトレジスタbit１）
−（６４×３bitシフトレジスタbit０）＋（誤差保持レジスタ値）
FIG. 10 is a diagram showing a table for explaining the operation of the
The
Error holding register value =
(19bit register lower 10bit value)-(448 x comparator 63-2 output)-
20 × 3bit shift register bit2) − (192 × 3bit shift register bit1)
-(64 x 3 bit shift register bit 0) + (error holding register value)
誤差保持レジスタ７２は、上記式のように値を更新する。各項の値４４８、３２０、１９２、６４は、誤差を４周期に拡散しているための係数であり、総計１０２４、比７：５：３：１となっている。
The
なお、本実施例２では、４周期に前記値に分散しているが、分散周期数、分散比とも一例であって、この値に限らない。 In the second embodiment, the value is dispersed in four periods, but the number of dispersion periods and the dispersion ratio are only examples, and the present invention is not limited to this value.
以上説明したように、本実施例２は、実施例１に対して、２値化時の誤差分の処理アルゴリズムが異なるのみで、他の回路部分の動作については実施例１と同様である。 As described above, the second embodiment is the same as the first embodiment in the operation of the other circuit portions except that the processing algorithm for the error at the time of binarization is different from the first embodiment.
（実施例２の効果）
本実施例２の高圧制御部６０Ａによれば、２値化時の誤差を複数サイクルに分散することにより誤差が拡散され、周波数指示値の小数部の値の変化による平均周波数収斂までのサイクル数ばらつきが少なくなり、負荷変動等による周波数制御指示値が変化しても、安定した出力を得ることが可能となる。
(Effect of Example 2)
According to the high-
（実施例３の構成）
本発明の実施例３では、図３の画像形成装置１、図４の制御回路、図１の転写高圧電源９０、及び図２の圧電トランス駆動装置８０の構成が実施例１と同様であり、圧電トランス駆動装置８０内の高圧制御部の構成が実施例１と異なっている。
(Configuration of Example 3)
In the third embodiment of the present invention, the configuration of the
図１１は、本発明の実施例３における圧電トランス駆動装置内の高圧制御部を示す構成図であり、実施例１を示す図６中の要素と共通の要素には共通の符号が付されている。 FIG. 11 is a configuration diagram showing a high-voltage control unit in the piezoelectric transformer driving apparatus according to the third embodiment of the present invention. Elements common to those in FIG. 6 showing the first embodiment are denoted by common reference numerals. Yes.
本実施例３の圧電制御部６０Ｂでは、実施例１の高圧制御部６０内の比較器６３−２、演算器７１及び誤差保持レジスタ７２に代えて、これらとは構成あるいは機能の異なる比較器６３−２Ｂ及び１０bit数列発生器７５が設けられている。
In the
比較器６３−２Ｂは、１０bitレジスタ６７、分周セレクタ６９、及び１０bit数列発生器７５に接続され、１９bitレジスタ６７から小数部である下位１０bitと、１０bit数列発生器７５から１０bitの値とを入力してこれらを比較し、この比較結果に応じて分周セレクタ６９に１bitの選択信号selectを出力する。この時、それぞれの１０bit値を符号無し整数として扱い、
（１９bitレジスタ下位１０bit値）＞（１０bit数列発生器出力値）
の時に、選択信号selectの“Ｈ”を分周セレクタ６９に出力する。その結果、分周セレクタ６９は、１９bitレジスタ６７の上位９bit値を分周器７０に出力する。又、比較器６３−２Ｂは、
（１９bitレジスタ下位１０bit値）≦（１０bit数列発生器出力値）
の時（即ち、前記条件以外の場合）に、選択信号selectの“Ｌ”を分周セレクタ６９に出力する。その結果、分周セレクタ６９は、減算器（−１）６８の９bit値を分周器７０に出力する構成になっている。
The comparator 63-2B is connected to the 10-
(19bit register lower 10bit value)> (10bit sequence generator output value)
At this time, the selection signal select “H” is output to the
(19bit register lower 10bit value) ≤ (10bit sequence generator output value)
At the time of (ie, other than the above conditions), the selection signal select “L” is output to the
１０bit数列発生器７５は、出力セレクタ７３から出力される駆動パルスＳ６０の立ち上がりエッジをカウントするカウンタを内部に持ち、このカウンタのbit０〜bit９値を上下反転して比較器６３−２Ｂに出力する。即ち、出力上位から下位bit９〜bit０の出力をbit９＿０〜bit０＿０とし、カウンタビットの上位から下位bit９〜bit０をbit９＿Ｃ〜bit０＿Ｃとした場合に下記関係を持つ。
bit９＿０＝bit０＿Ｃ、bit８＿０＝bit１＿Ｃ、bit７＿０＝bit２＿Ｃ、
bit６＿０＝bit３＿Ｃ、bit５＿０＝bit４＿Ｃ、bit４＿０＝bit５＿Ｃ、
bit３＿０＝bit６＿Ｃ、bit２＿０＝bit７＿Ｃ、bitｌ＿０＝bit８＿Ｃ、
bit０＿０＝bit９＿Ｃ
The 10-
bit9_0 = bit0_C, bit8_0 = bit1_C, bit7_0 = bit2_C,
bit6_0 = bit3_C, bit5_0 = bit4_C, bit4_0 = bit5_C,
bit3_0 = bit6_C, bit2_0 = bit7_C, bitl_0 = bit8_C,
bit0_0 = bit9_C
その他の構成は、実施例１と同様である。 Other configurations are the same as those of the first embodiment.
（実施例３の動作）
本実施例３において、画像形成装置１の全体の動作は実施例１と同様であるので、実施例１とは異なる図１１の高圧制御部６０Ｂ内の動作を説明する。
(Operation of Example 3)
In the third embodiment, since the overall operation of the
高圧制御部６０Ａにおいて、１９bitレジスタ６７に設定された値の下位１０bitが比較器６３−２Ｂに出力され、１０bit数列発生器７５から出力される１０bit値と比較器６３−２Ｂにて比較される。比較器６３−２Ｂは、１９bitレジスタ６７の下位１０bit値が１０bit数列発生器７５の出力１０bitより大きい場合に、選択信号selectの“Ｈ”を分周セレクタ６９に出力する。この場合、１０bit値の比較は、符号無し整数として扱われる。
In the
例えば、１９bitレジスタ上位９bitが２９５dec、下位１０bitが５１２dec、１０＿００００＿００００ｂであった場合に、１０bit数列発生器７５の内部カウンタが下記値を取ったとすると、
０、１、２、３、４：
００＿００００＿００００、００＿００００＿０００１、
００＿００００＿００１０、００＿００００＿００１１、
００＿００００＿０１００
前記１０bit値が上位下位ビット反転されるので、１０bit数列発生器７５の出力値は、
０、５１２、２５６、７６８、１２８：
００＿００００＿００００、１０＿００００＿００００、
０１＿００００＿００００、１１＿００００＿００００、
００＿１０００＿００００
となる。前述したように、比較器６３−２Ｂで比較された結果、この比較器６３−２Ｂから出力値１、０、１、０、１が出力される。その結果、分周セレクタ６９から出力値２９５、２９４、２９５、２９４、２９５が出力され、１０bit数列発生器７５の内部カウンタが０〜１０２３となるまでに、２９５分周と２９４分周がそれぞれ５１２回ずつ発生する。その結果、平均分周比は２９４．５分周となり、分周比指示手段である１９bitレジスタ６７の値、整数部２９５、小数部５１２（即ち、５１２／１０２４＝０．５の小数部）は等しくなる。
For example, when the upper 9 bits of the 19-bit register are 295 dec and the lower 10 bits are 512 dec and 10_0000_0000b, the internal counter of the 10-
0, 1, 2, 3, 4:
00_0000_0000, 00_0000_0001,
00_0000_0010, 00_0000_0011,
00_0000_0100
Since the 10-bit value is inverted with the upper and lower bits, the output value of the 10-
0, 512, 256, 768, 128:
00_0000_0000, 10_0000_0000,
01_0000_0000, 11_0000_0000,
00_1000_0000
It becomes. As described above, as a result of comparison by the comparator 63-2B,
（実施例３の変形例）
本実施例３は、例えば、次の（ａ）、（ｂ）のように変更しても良い。
(Modification of Example 3)
For example, the third embodiment may be modified as in the following (a) and (b).
（ａ） 本実施例３においては、１０bitで且つカウンタのbit並べ替えで実現しているが、分解能が低い５bit程度であれば、カウンタ値をそのまま用いても良いし、あるいは、カウンタではなくテーブル値を用いても良い。 (A) In the third embodiment, it is realized by rearranging 10 bits and counter bits. However, if the resolution is about 5 bits, the counter value may be used as it is, or a table instead of the counter may be used. A value may be used.
（ｂ） 目標電圧Ｖ５３ａに対して閾値を用いて周波数を２値化し、２値化された分周比の複数パルスの平均により設定された実数値の分周比となるように制御する。又、実施例３中では、１９bitレジスタ６７の値は変化させない状態で説明しているが、比較器６３−１の出力値に応じて変化しても、単位時間当たりの１９bitレジスタ平均値から１を引いた値と単位時間当たりの平均分周比とが等しくなることは言うまでもない。
(B) The target voltage V53a is binarized using a threshold value, and is controlled so as to obtain a real-valued frequency division ratio set by averaging a plurality of binarized frequency division ratio pulses. In the third embodiment, the value of the 19-
（実施例３の効果）
本実施例３によれば、閾値マトリクスを用いて分周比を２値化する構成にしたので、数十ＭＨｚと低いクロック周波数においても、高圧出力電圧分解能が十分に得られるようになり、部品ばらつきに影響されないデジタル回路による制御が容易になる。
(Effect of Example 3)
According to the third embodiment, since the frequency division ratio is binarized using a threshold matrix, a high voltage output voltage resolution can be sufficiently obtained even at a clock frequency as low as several tens of MHz. Control by a digital circuit that is not affected by variations becomes easy.
（実施例４の構成）
本発明の実施例４では、図３の画像形成装置１、図４の制御回路、図１の転写高圧電源９０、及び図２の圧電トランス駆動装置８０の構成が実施例３と同様であり、圧電トランス駆動装置８０内の高圧制御部の構成が実施例３と異なっている。
(Configuration of Example 4)
In the fourth embodiment of the present invention, the configuration of the
図１２は、本発明の実施例４における圧電トランス駆動装置内の高圧制御部を示す構成図であり、実施例３を示す図１１中の要素と共通の要素には共通の符号が付されている。 FIG. 12 is a configuration diagram showing a high-voltage control unit in the piezoelectric transformer driving device according to the fourth embodiment of the present invention. Elements common to those in FIG. 11 showing the third embodiment are denoted by common reference numerals. Yes.
本実施例４の圧電制御部６０Ｃでは、実施例３の高圧制御部６０Ｂ内の１０bit数列発生器７５に代えて、これとは構成の異なる１０bit疑似乱数発生器７６が設けられている。
In the
１０bit擬似乱数発生器７６は、比較器６３−２Ｂ及び出力セレクタ７３に接続され、６bit疑似乱数発生器７６ａと４bitカウンタ７６ｂとを有し、出力セレクタ７３から出力される駆動パルスＳ６０の立ち上がり信号によってそれぞれシフト又はカウントアップが行われる構成になっている。
The 10-bit
６bit疑似乱数発生器７６ａの６bit出力値は、１０bit疑似乱数発生器７６の下位６bitとなり、４bitカウンタ７６ｂの４bitの上位下位bitを反転させた出力値が、１０bit疑似乱数発生器７６の上位４bitとなる。即ち、４bitカウンタ７６ｂのbit３が１０bit疑似乱数発生器７６のbit９、４bitカウンタ７６ｂのbit２が１０bit疑似乱数発生器７６のbit８、４bitカウンタ７６ｂのbit１が１０bit疑似乱数発生器７６のbit８、４bitカウンタ７６ｂのbit０が１０bit疑似乱数発生器７６のbit７となる。
The 6-bit output value of the 6-bit pseudo
図１３は、図１２中の６bit疑似乱数発生器７６ａを示す回路図である。
この６bit疑似乱数発生器７６ａは、リセット信号RESETを反転するインバータ１０１と、このインバータ１０１の出力信号とクロックＣＬＫとの論理積（以下「ＡＮＤ」という。）を求める２入力ＡＮＤゲート１０２と、このＡＮＤゲート１０２の出力信号と駆動パルスＳ６０との論理和（以下「ＯＲ」という。）を求めるＯＲゲート１０３と、インバータ１０１の出力側に接続された２入力ＯＲゲート１０４と、このＯＲゲート１０４の入力側に接続された２入力の排他的論理和ゲート（以下「ＸＯＲ」という。）１０５と、ＯＲゲート１０３，１０４の出力側に縦続接続された複数段（例えば、６段）のフリップフロップ回路（以下「ＦＦ」という。）１０６−１〜１０６−６とを用いた線形帰還シフトレジスタ（Linear Feedback Shift Register、以下「ＬＦＳＲ」という。）により構成されている。ＬＦＳＲは、入力ビットが直前の状態の線形写像になっているシフトレジスタである。
FIG. 13 is a circuit diagram showing the 6-bit
The 6-bit pseudo
（実施例４の動作）
本実施例４において、画像形成装置１の全体の動作は実施例３と同様であるので、実施例３とは異なる図１２の高圧制御部６０Ｃ内の動作を説明する。
(Operation of Example 4)
In the fourth embodiment, the overall operation of the
高圧制御部６０Ｃにおいて、１０bit擬似乱数発生器７６は、上位４bitがカウンタ７６ｂのbit反転により構成され、下位６bitが疑似乱数発生器７６ａにより構成されている。そのため、比較器６３−２Ｂにより、１０bit疑似乱数発生器７６と１９bitレジスタ６７の下位１０bitとが比較され、この比較器６３−２Ｂから選択信号selectが分周セレクタ６９に出力され、このセレクタ６９により分周比が切り替えられる。比較器６３−２Ｂに入力される値に乱数を用いることを除けば、動作は実施例３と同様である。
In the high
（実施例４の変形例）
本実施例４は、例えば、次の（ａ）、（ｂ）のように変更しても良い。
(Modification of Example 4)
For example, the fourth embodiment may be modified as in the following (a) and (b).
（ａ） 本実施例４では、４bitカウンタ７６ｂとＬＦＳＲからなる６bit疑似乱数発生器７６ａとを組み合わせて、１０bit疑似乱数発生器７６を構成しているが、分周比指示手段である１９bitレジスタ６７の小数部を６bitとして、６bitのＬＦＳＲのみで擬似乱数発生器７６を構成しても良い。
(A) In the fourth embodiment, the 10-bit pseudo
（ｂ） ＬＦＳＲ以外の乱数発生手段や、テーブルによる閾値マトリクスに乱数を利用する等、他の実現方法でも構わない。 (B) Other realization methods such as random number generation means other than LFSR, or use of random numbers in a threshold matrix by a table may be used.
（実施例４の効果）
本実施例４によれば、２値化時の閾値マトリクスに乱数を用いたので、１９bitレジスタ６７の分周比指示値の変化による個々の分周比ばらつきの偏りが軽減し、分周比指示値が変化してもリップル変化の少ない高圧出力が得られ、デジタル制御による安定した高圧出力が可能となる。
(Effect of Example 4)
According to the fourth embodiment, since random numbers are used for the threshold matrix at the time of binarization, the deviation of the individual division ratio variations due to the change in the division ratio instruction value of the 19-
（実施例５の構成）
本発明の実施例５では、図３の画像形成装置１、図４の制御回路、図１の転写高圧電源９０、及び図２の圧電トランス駆動装置８０の構成が実施例３と同様であり、圧電トランス駆動装置８０内の高圧制御部の構成が実施例３と異なっている。
(Configuration of Example 5)
In the fifth embodiment of the present invention, the configuration of the
図１４は、本発明の実施例５における圧電トランス駆動装置内の高圧制御部を示す構成図であり、実施例３を示す図１１中の要素と共通の要素には共通の符号が付されている。 FIG. 14 is a configuration diagram illustrating a high voltage control unit in the piezoelectric transformer driving device according to the fifth embodiment of the present invention. Elements common to the elements in FIG. 11 illustrating the third embodiment are denoted by common reference numerals. Yes.
本実施例５の圧電制御部６０Ｄでは、実施例３の高圧制御部６０Ｂ内のアップカウンタ６１、Ｄラッチ６２、比較器６３−１、カウンタ上限値レジスタ６４、カウンタ下限値レジスタ６５、タイマ（分周器）６６、１９bitレジスタ６７、減算器（−１）６８、分周セレクタ６９、及び分周器７０に代えて、これとは機能あるいは構成の異なるアップカウンタ６１Ｄ、Ｄラッチ６２Ｄ、比較器６３−１Ｄ，６３−３，６３−２Ｂ、カウンタ上限値レジスタ６４Ｄ、カウンタ下限値レジスタ６５Ｄ、タイマ（分周器）６６Ｄ、２１bitレジスタ６７Ｄ、減算器（−１）６８−１、減算器（−２）６８−２、分周セレクタ６９−１，６９−２、分周器７０Ｄ及びＡＮＤゲート７７が設けられている。
In the
本実施例５の圧電制御部６０Ｄに供給されるクロックＣＬＫは、実施例３のクロックＣＬＫ（周波数３３．３３ＭＨｚ）とは異なり、周波数が２倍の６６．６６ＭＨｚで、周期は１５nsecである。アップカウンタ６１Ｄは、１０bitのアップカウンタであり、クロックＣＬＫの周波数が２倍になったのに対応し、実施例３に対して２倍の値を保持できるように１bit増設され、それ以外の構成については実施例３と同様である。Ｄラッチ６２Ｄは、１０bitのラッチであり、１０bitであることを除けば実施例３のＤラッチ６２と同様の構成である。
Unlike the clock CLK (frequency 33.33 MHz) of the third embodiment, the clock CLK supplied to the
比較器６３−１Ｄは、Ｄラッチ６２Ｄと２１bitレジスタ６７Ｄの上位１０bit値を比較してその２１bitレジスタ６７Ｄに結果を出力するものであり、ビット数が１０bitとなった点を除けば実施例３の比較器６３−１と同様の構成である。カウンタ上限値レジスタ６４Ｄは、１０bitのレジスタであり、実施例３に対して２倍の値である６０４dec（２５Ｃhex）の値を保持する。カウンタ下限値レジスタ６５Ｄは、１０bitのレジスタであり、実施例３に対して２倍の値である５８０dec（２４４hex）の値を保持する。
The comparator 63-1D compares the upper 10-bit value of the
２１bitレジスタ６７Ｄは、分周比指示値（即ち、周波数指示値）を保持するレジスタであり、上位１０bitが整数部を表し、下位１１bitが小数部を表す。下位１１bitは（１１bit値）／２０４８の値に等しい小数を意味する。２１bitレジスタ６７Ｄは、整数部、小数部のbit数がそれぞれ１bitずつ増えた点を除けば、実施例３の１９bitレジスタ６７と同様であり、比較器６３−１Ｄに対しては上位１０bitを出力し、比較器６３−２Ｂに対しては下位１１bitのうちの１０bit（即ち、下位１１bitのbit１０〜bit０のうちbit１０〜bit１の１０bit）を比較器６３−２Ｂに出力する。更に、２１bitレジスタ６７Ｄは、分周セレクタ６９−１、減算器（−１）６８−１及び減算器（−２）６８−２にそれぞれ上位１０bitを出力すると共に、ＡＮＤゲート７７に最下位bit０を出力する。カウンタ上限値レジスタ６４Ｄとカウンタ下限値レジスタ６５Ｄの入力に対しての処理は、bit数が９ビットから１０ビットとなったことを除けば、実施例３と同様の構成である。
The 21-
減算器（−１）６８−１は、２１bitレジスタ６７Ｄの上位１０bit（bit２０〜１１）を入力し、その値から１減算した値を分周セレクタ６９−２に出力する機能を有している。減算器（−２）６８−２は、２１bitレジスタ６７Ｄの上位１０bit（bit２０〜１１）を入力し、その値から２減算した値を分周セレクタ６９−２に出力する機能を有している。
The subtracter (-1) 68-1 has a function of inputting the upper 10 bits (
分周セレクタ６９−１は、２１bitレジスタ６７Ｄの上位１０bitと分周セレクタ６９−２の出力１０bitを、比較器６３−２Ｂから出力される選択信号selectに応じて選択し、分周器７０Ｄに出力する機能を有している。この分周セレクタ６９−１は、例えば、比較器６３−２Ｂから出力される選択信号selectが“Ｌ”の場合に、分周セレクタ６９−２の出力信号を選択し、選択信号selectが“Ｈ”の場合に、２１bitレジスタ６７Ｄのbit２０〜１１の１０bitを選択する。
The frequency divider 69-1 selects the upper 10 bits of the 21-
分周セレクタ６９−２は、ＡＮＤゲート７７から出力される選択信号selectが“Ｈ”の場合に、減算器（−１）６８−１の出力信号を選択して分周セレクタ６９−１に出力し、選択信号selectが“Ｌ”の場合に、減算器（−２）６８−２の出力信号を選択して分周セレクタ６９−１に出力する機能を有している。これらの減算器（−１）６８−１、減算器（−２）６８−２、及び分周セレクタ６９−１，６９−２により、多値化手段が構成されている。 When the selection signal select output from the AND gate 77 is “H”, the frequency divider 69-2 selects the output signal of the subtracter (−1) 68-1 and outputs it to the frequency selector 69-1. When the selection signal select is “L”, the output signal of the subtracter (−2) 68-2 is selected and output to the frequency divider selector 69-1. The subtracter (-1) 68-1, the subtracter (-2) 68-2, and the frequency dividers 69-1 and 69-2 constitute multi-value conversion means.
ＡＮＤゲート７７は、２１bitレジスタ６７Ｄの最下位１bitであるbit０と比較器６３−３の比較結果とのＡＮＤを取って、選択信号selectを分周セレクタ６９−２に出力する論理回路である。比較器６３−３は、１０bit数列発生器７５からの１０bit入力値と２１bitレジスタ６７Ｄのbit１０〜bitｌの１０bit入力値とを比較し、両者が等しい場合に１（＝“Ｈ”）をＡＮＤゲート７７に出力し、それ以外の場合に０（＝“Ｌ”）を出力する機能を有している。タイマ（分周器）６６Ｄは、実施例３と同じ周期にて２１bitレジスタ６７Ｄに対してパルスを出力する。周期が等しいので分周比は倍の値が設定される。分周器７０Ｄは、bit数が１０bitとなることを除けば、実施例３の分周器７０と同様の構成である。
The AND gate 77 is a logic circuit that takes the AND of
（実施例５の動作）
本実施例５において、画像形成装置１の全体の動作は実施例３と同様であるので、実施例３とは異なる図１４の高圧制御部６０Ｄ内の動作を説明する。
(Operation of Example 5)
In the fifth embodiment, since the overall operation of the
高圧制御部６０Ｄにおいて、アップカウンタ６１Ｄ、Ｄラッチ６２Ｄ、比較器６３−１Ｄ、カウンタ上限値レジスタ６４Ｄ、及びカウンタ下限値レジスタ６５Ｄは、bit数が１bit増加し、値が倍となっている点を除けば、実施例３と同様の動作である。
In the high
２１bitレジスタ６７Ｄは、上位１０bit値を分周セレクタ６９−１、減算器（−１）６８−１、及び減算器（−２）６８−２にそれぞれ出力し、例えば、上位１０bitに５９０decが設定された場合に、分周セレクタ６９−２に５８９decが入力され、分周セレクタ６９−１に５９０decが入力される。
The 21-
比較器６３−２Ｂは、実施例３と同様に動作するので、ＡＮＤゲート７７の出力信号が“Ｌ”の場合に、減算器（−２）６８−２の出力５８８decが分周セレクタ６９−２を介して分周セレクタ６９−１に入力される。分周セレクタ６９−１に入力される２１bitレジスタ上位１０bitの５９０decのいずれかが分周器７０Ｄに入力され、この分周器７０Ｄからパルスが出力される。よって、２１bitレジスタ６７Ｄの最下位ビットが０の場合の動作は、クロックＣＬＫの周波数が倍であることを除けば、実施例３と同様となる。
Since the comparator 63-2B operates in the same manner as the third embodiment, when the output signal of the AND gate 77 is “L”, the output 588dec of the subtractor (−2) 68-2 is the frequency divider selector 69-2. Is input to the frequency divider selector 69-1. Any of the upper 10 bits 590dec of the 21-bit register input to the frequency divider 69-1 is input to the
２１bitレジスタ６７Ｄの最下位bitが１の場合に、比較器６３−３の比較結果が、２１bitレジスタ６７Ｄのbit１０〜１と１０bit数列発生器７５の出力値とが等しい場合のみ、ＡＮＤゲート７７の出力信号が“Ｈ”となり、分周セレクタ６９−２が減算器（−１）６８−１の出力側に切り替わる。比較器６３−３の比較結果が“Ｈ”の場合は、実施例３にて説明したように、比較器６３−２Ｂの比較結果が“Ｌ”となるので、分周セレクタ６９−１も減算器（−１）６８−１側に切り替わり、この減算器（−１）６８−１の値が出力される。
When the least significant bit of the 21-
例えば、１０bit数列発生器７５の内部カウンタが０、１、２、３、４となった場合に、１０bit数列発生器７５の出力値は０、５１２、２５６、７６８、１２８となる。２１bitレジスタ６７Ｄの上位１０bitが例えば５９０decで、２１bitレジスタ６７Ｄの下位１１bitが０００＿００００＿００００ｂの場合には、分周比は５８８、５８８、５８８、５８８、５８８となり、下位１１bitが０００＿００００＿０００１ｂの場合には、５８９、５８８、５８８、５８８、５８８となり、下位１１bitが０００＿００００＿００１０ｂの場合には、５９０、５８８、５８８、５８８、５８８分周となる。
For example, when the internal counter of the 10-bit
以上説明したように、本実施例５では、実施例３に対して整数部、小数部共に１bit増加させ、各パルスを３値化することにより周波数分解能を２倍にしている。その他の回路部分の動作は、実施例３と同様である。 As described above, in the fifth embodiment, both the integer part and the decimal part are increased by 1 bit compared to the third embodiment, and each pulse is ternarized to double the frequency resolution. The operation of other circuit portions is the same as that of the third embodiment.
なお、本実施例５ではパルスを３値化しているが、これは多値化処理の一例を示しただけであって４値化等、Ｎ値化時のＮは整数であれば値は問わない。 Although the pulse is ternarized in the fifth embodiment, this is only an example of multi-value processing. For example, quaternarization or the like is used. Absent.
（実施例５の効果）
本実施例５によれば、２１bitレジスタ６７Ｄの周波数指示値を３値化しているので、周波数分解能が高くなり、高圧出力電圧の分解能が向上し、圧電トランス８５の共振周波数付近における低負荷時でも安定した出力電圧が得られるようになり、デジタル回路での制御性が向上する。
(Effect of Example 5)
According to the fifth embodiment, since the frequency indication value of the 21-
（画像形成装置の構成）
図１５は、本発明の実施例６における電源装置を用いた画像形成装置を示す構成図であり、実施例１を示す図３中の要素と共通の要素には共通の符号が付されている。
(Configuration of image forming apparatus)
FIG. 15 is a configuration diagram illustrating an image forming apparatus using a power supply device according to a sixth embodiment of the present invention. Elements common to those in FIG. 3 illustrating the first embodiment are denoted by common reference numerals. .
本実施例６の画像形成装置は、マルチファンクションプリンタであり、実施例１を示す図３の画像形成装置１と同様の画像形成装置本体１２０を備え、この画像形成装置本体１２０上に、画像読取装置（例えば、スキャナユニット）１３０が搭載されている。
The image forming apparatus according to the sixth embodiment is a multi-function printer, and includes an image forming apparatus main body 120 similar to the
スキャナユニット１３０は、原稿を載置するための原稿台１３１を有し、この原稿台１３１が画像形成装置本体１２０上に装着されている。原稿台１３１の下には、冷陰極管支持体１３２が取り付けら、この支持体１３２により、冷陰極管１３３と、この冷陰極管１３３からの光を原稿側に反射させるリフレクタ１３４と、ミラー１３５とが保持されている。原稿台１３１の下には、更に、ミラー支持体１３６と、レンズ１３７と、撮像素子（例えば、電荷結合素子（以下「ＣＣＤ」という。））１３８とが設けられている。ミラー支持体１３６は、２枚のミラーで構成され、リフレクタ１３４からの反射光をレンズ１３７側へ投光する部材である。レンズ１３７は、ミラー支持体１３６からの光をＣＣＤ１３８へ集束するレンズである。ＣＣＤ１３８は、受光した光を電気信号に変換する素子である。
The scanner unit 130 has a document table 131 for placing a document, and the document table 131 is mounted on the image forming apparatus main body 120. A cold
図１６は、図１５の画像形成装置１１０における制御回路の構成を示すブロック図であり、実施例１を示す図４中の要素と共通の要素には共通の符号が付されている。
FIG. 16 is a block diagram illustrating a configuration of a control circuit in the
本実施例６の制御回路では、実施例１の制御回路に対して、冷陰極管駆動部９０Ｅ、冷陰極管１３３、ＣＣＤ１３８、画像読取制御部１４０及びミラー駆動モータ１４１が追加されている。冷陰極管駆動部９０Ｅは、高圧制御部６０に接続され、冷陰極管１３３を駆動するものである。画像読取制御部１４０は、コマンド／画像処理部５１及び高圧制御部６０に接続され、ミラー駆動モータ１４１及びＣＣＤ１３８等を駆動制御するものである。
In the control circuit of the sixth embodiment, a cold cathode
（冷陰極管駆動部の構成）
図１７は、本発明の実施例６における圧電トランス駆動装置を備えた冷陰極管発光用電源装置である冷陰極管駆動装置（例えば、冷陰極管駆動部）の概略を示すブロック図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
(Configuration of cold cathode tube drive unit)
FIG. 17 is a block diagram illustrating an outline of a cold cathode tube driving device (for example, a cold cathode tube driving unit) which is a cold cathode tube light-emitting power supply device including the piezoelectric transformer driving device according to the sixth embodiment of the present invention. Elements common to those in FIG. 1 showing the first embodiment are denoted by common reference numerals.
この冷陰極管駆動部９０Ｅでは、実施例１を示す図１の転写高圧電源９０中の高圧制御部６０及び発振器８１を共用している。高圧制御部６０は、例えば、実施例１の図６の回路で構成され、この出力側及び入力側には、実施例１と同様のＤＣ電源８３、冷陰極管インバータ（例えば、圧電トランス駆動回路）８４、圧電トランス８５、及び電圧比較手段である出力電圧比較手段８８と、実施例１とは異なる冷陰極管１３３、管電流検出手段（例えば、管電流変換手段）１４１、及び整流手段（例えば、整流回路）１４２とが接続されている。
The cold cathode
ＤＣ電源８３、圧電トランス駆動回路８４、圧電トランス８５、及び出力電圧比較手段８８は、実施例１と同様の回路構成であるので、同一の符号を付しているが、これらは実施例１とは別個に冷陰極管駆動部９０Ｅ内に設けられている。高圧制御部６０、発振器８１、ＤＣ電源８３及び圧電トランス駆動回路８４により、本実施例６の圧電トランス駆動装置８０Ｅが構成されている。圧電トランス駆動回路８４の出力側には、圧電トランス８５が接続されている。更に、圧電トランス８５の出力側には、冷陰極管１３３、管電流変換手段１４１、整流回路１４２及び出力電圧比較手段８８が縦続接続され、この出力電圧比較手段８８が、画像読取制御部１４０内のＤＡＣ１４０ａの出力側と高圧制御部６０の入力ポートＩＮ１とに接続されている。
Since the
冷陰極管１３３は、圧電トランス８５の高圧出力により発光する装置である。管電流変換手段１４１は、冷陰極管１３３に流れる管電流を検出して検出電圧を出力するものであり、この検出電圧を整流回路１４２によりＤＣ電圧に整流するようになっている。出力電圧比較手段８８は、整流回路１４２から出力されたＤＣ電圧と、画像読取制御部１４０内の目標電圧指示手段（例えば、ＤＡＣ）１４０ａから出力された目標電圧Ｖ１４０ａとを比較して、この比較結果Ｓ８８を高圧制御部６０の入力ポートＩＮ１へ入力するものである。画像読取制御部１４０は、ＯＮ／ＯＦＦ信号を高圧制御部６０の入力ポートＩＮ２へ出力する出力ポートＯＵＴ２と、リセット信号RESETを高圧制御部６０の入力ポートＩＮ３へ出力する出力ポートＯＵＴ３と、所定レンジ（例えば、３．３Ｖ）の目標電圧Ｖ１４０ａを出力電圧比較手段８８へ出力する目標電圧設定手段である可変電圧出力回路（例えば、１０bitの分解能を持つＤＡＣ）１４０ａ等とを有している。
The
図１８は、図１７の冷陰極管駆動部９０Ｅにおける詳細な構成例を示す回路図であり、実施例１を示す図２中の要素と共通の要素には共通の符号が付されている。
FIG. 18 is a circuit diagram showing a detailed configuration example of the cold cathode
管電流検出手段１４１は、冷陰極管１３３とグランドＧＮＤとの間に接続された抵抗１４１ａにより構成されている。この管電流変換手段１４１の出力側に接続された整流回路１４２は、ダイオード１４２ａ，１４２ｂ、コンデンサ１４２ｃ、及び抵抗１４２ｄにより構成されている。その他の構成は、実施例１を示す図２の転写高圧電源９０とほぼ同様である。
The tube current detecting means 141 is constituted by a
（画像形成装置の全体の動作）
図１５のマルチファンクションプリンタからなる画像形成装置１１０において、画像形成装置本体１２０は、実施例１を示す図３の画像形成装置１と同様の動作を行う。
(Overall operation of image forming apparatus)
In the
スキャナユニット１２０において、原稿台１３１内の冷陰極管支持体１３２及びミラー支持体１３６は、初期化処理により、モータで駆動されて初期位置に移動する。ユーザオペレーション等によって原稿台１３１に被スキャン画像等の原稿が載置された後、図示しない操作パネル等によりコピー指示が行われると、冷陰極管１３３が点灯し、所定のタイミングで、冷陰極管支持体１３２及びミラー支持体１３６が駆動され、原稿が照射される。原稿からの反射光は、ミラー１３５及びミラー支持体１３６を介してレンズ１３７を通し、ＣＣＤ１３８にて受光される。
In the scanner unit 120, the cold
ＣＣＤ１３８の受光結果は、図１６の画像読取制御部１４０により、デジタルデータに変換され、コマンド／画像処理部５１に送信され、このコマンド／画像処理部５１によって画像が形成される。原稿のスキャンが終了すると、冷陰極管駆動部９０Ｅにより冷陰極管１３３が消灯される。
The light reception result of the
（冷陰極管駆動部の動作）
図１９は、図１８の陰極管駆動部９０Ｅにおける動作波形図である。
(Operation of cold cathode tube drive unit)
FIG. 19 is an operation waveform diagram in the cathode
実施例１の転写高圧電源９０と同様にして、開始分周比にて圧電トランス８５の駆動が開始される。冷陰極管１３３は点灯前は管電流が殆ど流れないので、管電流変換手段１４１の出力電圧、及び整流回路１４２の出力電圧は０Ｖに近い低い値となる。出力電圧比較手段８８には、点灯時の管電流に相当した目標電圧Ｖ１４０ａがＤＡＣ１４０ａから入力されるので、高圧制御部６０の入力ポートＩＮ１には比較結果Ｓ８８の“Ｈ”が入力される。実施例１と同様に、管電流が所定のレベルに到達するまで、圧電トランス駆動回路８４に入力される駆動パルスＳ６０の周波数が下げられる。冷陰極管１３３が点灯し、管電流が所定のレベルになった時に、図１９に示すように、出力電圧比較手段８８の比較結果Ｓ８８が“Ｈ”、“Ｌ”交互に変化し、駆動周波数及び管電流共に安定する。
In the same manner as the transfer high-
次に、図６を参照しつつ、高圧制御部６０における内部回路の動作について説明する。内部回路の全体の動作は、実施例１とほぼ同様であるので、異なる動作のみを説明する。
Next, the operation of the internal circuit in the high
カウンタ下限値レジスタ６５には３２０decが保持され、カウンタ上限値レジスタ６４には３３０decが保持される。実施例１の転写高圧電源９０の場合の負荷電流と比較して、冷陰極管１３３の負荷電流が大きいことによって、異なる設定値となる。１９bitレジスタ６７は、上位９bitの値がカウントアップ時にカウンタ上限値を越えた場合に、上位９bitにカウンタ下限値レジスタ６５の値を入力し、下位１０bitを０クリアする。実施例１では、上限を超えないように制御されるが、本実施例６では、上限に達したら開始周波数に戻すように制御される。他の回路部分については、実施例１と同様の動作が行われる。そして、画像読取制御部１４０から供給されるＯＮ／ＯＦＦ信号の入力により、冷陰極管１３３の点灯／消灯が制御される。
320dec is held in the counter
なお、本実施例６では、ＤＡＣ１４０ａを用いて目標電流に相当した目標電圧Ｖ１４０ａを設定しているが、定電圧源ツェナーダイオード等を用いて設定しても良い。
In the sixth embodiment, the target voltage V140a corresponding to the target current is set using the
（実施例６の効果）
本実施例６によれば、冷陰極管１３３も、従来のアナログ制御でなくデジタル制御が可能となり、マルチファンクションプリンタにおける画像形成用電源装置側と冷陰極管発光用電源装置側と、で共用した１つの集積回路からなる高圧制御部６０を用いることが可能となる。
(Effect of Example 6)
According to the sixth embodiment, the
（実施例７の構成）
本発明の実施例７における画像形成装置は、実施例６に示す図１５の画像形成装置１１０に、実施例２に示す図９の高圧制御部６０Ａを組み合わせた構成である。
(Configuration of Example 7)
The image forming apparatus according to the seventh embodiment of the present invention is configured by combining the
（実施例７の動作）
本実施例７の画像形成装置において、実施例２と異なる部分の動作を説明する。
(Operation of Example 7)
In the image forming apparatus according to the seventh embodiment, operations of parts different from the second embodiment will be described.
図９の高圧制御部６０Ａにおいて、カウンタ下限値レジスタ６５には３２０decが保持され、カウンタ上限値レジスタ６４には３３０decが保持される。実施例２の転写高圧電源９０の場合の負荷電流と比較して、本実施例７における冷陰極管１３３の負荷電流が大きいことによって、異なる設定値となる。
9, 320dec is held in the counter
１９bitレジスタ６７は、上位９bitの値がカウントアップ時にカウンタ上限値を越えた場合に、上位９bitにカウンタ下限値レジスタ６５の値が入力され、下位１０bitが０クリアされる。実施例２では、上限を超えないように制御されるが、本実施例７では、上限に達したら開始周波数に戻すように制御される。他の回路部分については、実施例２と同様に動作する。そして、高圧制御部６０ＡへのＯＮ／ＯＦＦ信号の入力により、冷陰極管１３３の点灯／消灯が制御される。
In the 19-
（実施例７の効果）
本実施例７によれば、冷陰極管１３３の駆動時における駆動パルスＳ６０の分周比の誤差分散を複数パルスに拡散するようにしたので、デジタル制御で安定した点灯が可能となる。
(Effect of Example 7)
According to the seventh embodiment, since the error variance of the frequency division ratio of the drive pulse S60 when driving the
（実施例８の構成）
本発明の実施例８における画像形成装置は、実施例６に示す図１５の画像形成装置１１０に、実施例３に示す図１１の高圧制御部６０Ｂを組み合わせた構成である。
(Configuration of Example 8)
The image forming apparatus according to the eighth embodiment of the present invention has a configuration in which the
（実施例８の動作）
本実施例８の画像形成装置において、実施例３と異なる部分の動作を説明する。
(Operation of Example 8)
The operation of the image forming apparatus according to the eighth embodiment, which is different from the third embodiment, will be described.
図１１の高圧制御部６０Ｂにおいて、カウンタ下限値レジスタ６５には３２０decが保持され、カウンタ上限値レジスタ６４には３３０decが保持される。実施例３の転写高圧電源９０の場合の負荷電流と比較して、本実施例８の冷陰極管１３３における負荷電流が大きいことによって、異なる設定値となる。１９bitレジスタ６７は、上位９bitの値がカウントアップ時にカウンタ上限値を越えた場合に、上位９bitにカウンタ下限値レジスタ６５の値が入力され、下位１０bitが０クリアされる。実施例３では、上限を超えないように制御されるが、本実施例８では、上限に達したら開始周波数に戻すように制御が行われる。他の回路部分については、実施例３と同様に動作する。そして、高圧制御部６０ＢへのＯＮ／ＯＦＦ信号の入力により、冷陰極管１３３の点灯／消灯が制御される。
In the
（実施例８の効果）
本実施例８によれば、デジタル制御でも安定した点灯が可能となる。
(Effect of Example 8)
According to the eighth embodiment, stable lighting is possible even with digital control.
（実施例９の構成）
本発明の実施例９における画像形成装置は、実施例６に示す図１５の画像形成装置１１０に、実施例４に示す図１２の高圧制御部６０Ｃを組み合わせた構成である。
(Configuration of Example 9)
The image forming apparatus according to the ninth embodiment of the present invention is configured by combining the
（実施例９の動作）
本実施例９の画像形成装置において、実施例４と異なる部分の動作を説明する。
(Operation of Example 9)
In the image forming apparatus according to the ninth embodiment, operations of parts different from the fourth embodiment will be described.
図１２の高圧制御部６０Ｃにおいて、カウンタ下限値レジスタ６５には３２０decが保持され、カウンタ上限値レジスタ６４には３３０decが保持される。実施例４の転写高圧電源９０の場合の負荷電流と比較して、本実施例９の冷陰極管１３３における負荷電流が大きいことによって、異なる設定値となる。１９bitレジスタ６７は、上位９bitの値がカウントアップ時にカウンタ上限値を越えた場合に、上位９bitにカウンタ下限値レジスタ６５の値が入力され、下位１０bitが０クリアされる。実施例４では、上限を超えないように制御されるが、本実施例９では、上限に達したら開始周波数に戻すように制御が行われる。他の回路部分については、実施例４と同様に動作する。そして、高圧制御部６０ＣへのＯＮ／ＯＦＦ信号の入力により、冷陰極管１３３の点灯／消灯が制御される。
12, 320dec is held in the counter
（実施例９の効果）
本実施例９によれば、デジタル制御でも安定した点灯が可能となる。
(Effect of Example 9)
According to the ninth embodiment, stable lighting is possible even with digital control.
（実施例１０の構成）
本発明の実施例１０における画像形成装置は、実施例６に示す図１５の画像形成装置１１０に、実施例５に示す図１４の高圧制御部６０Ｄを組み合わせた構成である。
(Configuration of Example 10)
The image forming apparatus according to the tenth embodiment of the present invention is configured by combining the
（実施例１０の動作）
本実施例１０の画像形成装置において、実施例５と異なる部分の動作を説明する。
(Operation of Example 10)
In the image forming apparatus according to the tenth embodiment, operations of parts different from the fifth embodiment will be described.
図１４の高圧制御部６０Ｄにおいて、カウンタ下限値レジスタ６５Ｄには６４０decが保持され、カウンタ上限値レジスタ６４Ｄには６６０decが保持される。実施例５の転写高圧電源９０の場合の負荷電流と比較して、本実施例１０の冷陰極管１３３における負荷電流が大きいことによって、異なる設定値となる。２１bitレジスタ６７Ｄは、上位１０bitの値がカウントアップ時にカウンタ上限値を越えた場合に、上位１０bitにカウンタ下限値レジスタ６５Ｄの値が入力され、下位１１bitが０クリアされる。実施例５では、上限を超えないように制御されるが、本実施例１０では、上限に達したら開始周波数に戻すように制御が行われる。他の回路部分については、実施例５と同様である。そして、高圧制御部６０ＤへのＯＮ／ＯＦＦ信号の入力により、冷陰極管１３３の点灯／消灯が制御される。
In the
（実施例の効果）
本実施例１０によれば、デジタル制御でも安定した点灯が可能となる。
(Effect of Example)
According to the tenth embodiment, stable lighting is possible even with digital control.
（実施例１〜１０の他の変形例）
実施例１〜５では、カラータンデム方式の画像形成装置１における転写高圧電源９０について説明したが、本発明は、帯電等の他の高圧電源にも適用可能である。又、カラーに限らずモノクロ等の画像形成装置や、複合機等の他の画像形成装置にも適用可能である。同様に、実施例６〜１０では、マルチファンクションプリンタからなる画像形成装置１１０の冷陰極管駆動部９０Ｅにおける画像読取部分について説明したが、本発明は、液晶バックライト等の他の用途にも利用可能である。
(Other variations of Examples 1 to 10)
In the first to fifth embodiments, the transfer high-
１，１１０ 画像形成装置
５３ プリンタエンジン制御部
５３ａ，１４０ａ ＤＡＣ
６０，６０Ａ，６０Ｂ，６０Ｃ，６０Ｄ 高圧制御部
６７ １９bitレジスタ
６７Ｄ ２１bitレジスタ
６８，６８−１ 減算器（−１）
６８−２ 減算器（−２）
６９，６９−１，６９−２ 分周セレクタ
７０，７０Ｄ 分周器
７６ １０bit疑似乱数発生器
８０ 圧電トランス駆動装置
８１ 発振器
６０ 高圧制御部
８４，８４Ｅ 圧電トランス駆動回路
８４ｆ ＮＭＯＳ
８５ 圧電トランス
８６，１４２ 整流回路
８７ 出力電圧変換手段
８８ 出力電圧比較手段
９０ 転写高圧電源
９０Ｅ 冷陰極管駆動部
９３ 転写バイアス発生部
１２０ 画像形成装置本体
１３０ スキャナユニット
１３３ 冷陰極管
１４０ 画像読取制御部
１４１ 管電流変換手段
1,110
60, 60A, 60B, 60C, 60D
68-2 Subtractor (-2)
69, 69-1, 69-2
85
Claims (21)
前記クロックを分周してパルスを出力する分周手段と、
前記パルスにより駆動され、圧電トランスの１次側に断続的に電圧を印加して前記圧電トランスの２次側から交流の高電圧を出力させるスイッチング素子と、
複数ビットのレジスタにより構成され、前記クロックの分周比を指示する分周比指示値を出力する分周比指示手段と、
前記クロックの分周比を２値化する２値化手段と、を備え、
前記分周比指示値は、整数部及び小数部を持つ実数値をとり、
前記２値化手段は、前記整数部の値をα又はβ（但し、α、βは正数、α＋１＝β）の値に２値化し、前記小数部の値を前記分周手段が出力する前記パルスの出力毎に更新された値に基づいて選択することにより、α分周とβ分周のパルスを生成し、複数の前記α分周と前記β分周のパルスの組合せにより、平均分周比の単位時間当たりの平均値の前記小数部が前記分周比指示手段の前記実数値の単位時間当たりの平均値の前記小数部と等しくなるように制御する圧電トランス駆動装置であって、
前記分周比指示値は、前記パルス生成時毎に変更可能であることを特徴とする圧電トランス駆動装置。 An oscillator for generating a clock;
Frequency dividing means for dividing the clock and outputting a pulse;
A switching element driven by the pulse and intermittently applying a voltage to the primary side of the piezoelectric transformer to output an alternating high voltage from the secondary side of the piezoelectric transformer;
A frequency division ratio indicating means configured by a register of a plurality of bits and outputting a frequency division ratio indicating value indicating the frequency division ratio of the clock;
Binarizing means for binarizing the frequency division ratio of the clock,
The division ratio instruction value takes a real value having an integer part and a decimal part,
The binarizing means binarizes the value of the integer part into a value of α or β (where α and β are positive numbers , α + 1 = β) , and the dividing means outputs the value of the decimal part. By selecting on the basis of the updated value for each output of the pulse, a pulse of α division and β division is generated, and an average is obtained by combining a plurality of pulses of the α division and the β division. A piezoelectric transformer driving device for controlling the fractional part of the average value per unit time of the division ratio to be equal to the fractional part of the average value per unit time of the real value of the division ratio indicating means. ,
2. The piezoelectric transformer driving device according to claim 1, wherein the division ratio instruction value can be changed every time the pulse is generated.
前記クロックを分周してパルスを出力する分周手段と、Frequency dividing means for dividing the clock and outputting a pulse;
前記パルスにより駆動され、圧電トランスの１次側に断続的に電圧を印加して前記圧電トランスの２次側から交流の高電圧を出力させるスイッチング素子と、A switching element driven by the pulse and intermittently applying a voltage to the primary side of the piezoelectric transformer to output an alternating high voltage from the secondary side of the piezoelectric transformer;
前記クロックの分周比を指示する分周比指示値を第１分周比指示値と第２分周比指示値として出力する分周比指示手段と、A frequency division ratio indicating means for outputting a frequency division ratio indicating value indicating the frequency dividing ratio of the clock as a first frequency dividing ratio indicating value and a second frequency dividing ratio indicating value;
前記クロックの分周比を２値化する２値化手段と、を備え、Binarizing means for binarizing the frequency division ratio of the clock,
前記第１分周比指示値は、前記クロックに同期して更新され、The first division ratio instruction value is updated in synchronization with the clock,
前記第２分周比指示値は、前記分周手段が出力する前記パルスの出力毎に更新され、The second frequency division ratio instruction value is updated every time the pulse output from the frequency dividing means is output,
前記２値化手段は、更新された前記第１分周比指示値を第１分周比値又は第２分周比値の値に２値化し、前記第２分周比指示値を前記分周手段が出力する前記パルスの出力毎に更新された値に基づいて選択し、第１分周と第２分周とのパルスを生成し、複数の前記第１分周と前記第２分周とのパルスの組合せにより、前記圧電トランスを制御する圧電トランス駆動装置。The binarization means binarizes the updated first division ratio instruction value into a first division ratio value or a second division ratio value, and converts the second division ratio instruction value into the division value. A selection is made on the basis of the updated value for each output of the pulses output by the frequency dividing means, and pulses of the first frequency division and the second frequency division are generated, and a plurality of the first frequency division and the second frequency division are generated. A piezoelectric transformer driving device that controls the piezoelectric transformer by a combination of pulses.
前記パルスを短い周期で複数箇所に分散する構成にしたことを特徴とする圧電トランス駆動装置。A piezoelectric transformer driving device characterized in that the pulse is dispersed at a plurality of locations in a short cycle.
複数ビットのレジスタにより構成され、Consists of multi-bit registers,
前記２値化手段は、The binarization means includes
前記分周比指示値を減算する減算器と、前記分周比指示値又は前記減算器の出力値のいずれか一方を選択して前記分周手段に与える前記クロックの分周比を出力する分周セレクタと、を有することを特徴とする請求項２記載の圧電トランス駆動装置。A subtractor that subtracts the division ratio instruction value, and a frequency divider that outputs either the division ratio instruction value or the output value of the subtractor and outputs the division ratio of the clock to be supplied to the frequency dividing means. The piezoelectric transformer driving device according to claim 2, further comprising a circumferential selector.
前記クロックを分周してパルスを出力する分周手段と、Frequency dividing means for dividing the clock and outputting a pulse;
前記パルスにより駆動され、圧電トランスの１次側に断続的に電圧を印加して前記圧電トランスの２次側から交流の高電圧を出力させるスイッチング素子と、A switching element driven by the pulse and intermittently applying a voltage to the primary side of the piezoelectric transformer to output an alternating high voltage from the secondary side of the piezoelectric transformer;
複数ビットのレジスタにより構成され、前記クロックの分周比を指示する分周比指示値を出力する分周比指示手段と、A frequency division ratio indicating means configured by a register of a plurality of bits and outputting a frequency division ratio indicating value indicating the frequency division ratio of the clock;
前記クロックの分周比を２値化する２値化手段と、を備え、Binarizing means for binarizing the frequency division ratio of the clock,
前記分周比指示値は、整数部及び小数部を持つ実数値をとり、The division ratio instruction value takes a real value having an integer part and a decimal part,
前記２値化手段は、前記整数部の値をα又はβ（但し、α、βは正数、α＋１＝β）の値に２値化し、前記小数部の値を前記分周手段が出力する前記パルスの出力毎に更新された値に基づいて選択することにより、α分周とβ分周のパルスを生成し、複数の前記α分周と前記β分周のパルスの組合せにより、平均分周比の単位時間当たりの平均値の前記小数部が前記分周比指示手段の前記実数値の単位時間当たりの平均値の前記小数部と等しくなるように制御する圧電トランス駆動装置であって、The binarizing means binarizes the value of the integer part into a value of α or β (where α and β are positive numbers, α + 1 = β), and the dividing means outputs the value of the decimal part. By selecting based on the updated value for each output of the pulse, a pulse of α division and β division is generated, and an average division is performed by a combination of a plurality of pulses of the α division and the β division. A piezoelectric transformer driving device that controls the decimal part of the average value per unit time of the circumferential ratio to be equal to the decimal part of the average value per unit time of the real value of the division ratio indicating means,
前記２値化手段は、誤差拡散法を用いて前記クロックの分周比を２値化することを特徴とする圧電トランス駆動装置。The binarizing means binarizes the frequency division ratio of the clock using an error diffusion method.
前記クロックを分周してパルスを出力する分周手段と、Frequency dividing means for dividing the clock and outputting a pulse;
前記パルスにより駆動され、圧電トランスの１次側に断続的に電圧を印加して前記圧電トランスの２次側から交流の高電圧を出力させるスイッチング素子と、A switching element driven by the pulse and intermittently applying a voltage to the primary side of the piezoelectric transformer to output an alternating high voltage from the secondary side of the piezoelectric transformer;
複数ビットのレジスタにより構成され、前記クロックの分周比を指示する分周比指示値を出力する分周比指示手段と、A frequency division ratio indicating means configured by a register of a plurality of bits and outputting a frequency division ratio indicating value indicating the frequency division ratio of the clock;
前記クロックの分周比を２値化する２値化手段と、を備え、Binarizing means for binarizing the frequency division ratio of the clock,
前記分周比指示値は、整数部及び小数部を持つ実数値をとり、The division ratio instruction value takes a real value having an integer part and a decimal part,
前記２値化手段は、前記整数部の値をα又はβ（但し、α、βは正数、α＋１＝β）の値に２値化し、前記小数部の値を前記分周手段が出力する前記パルスの出力毎に更新された値に基づいて選択することにより、α分周とβ分周のパルスを生成し、複数の前記α分周と前記β分周のパルスの組合せにより、平均分周比の単位時間当たりの平均値の前記小数部が前記分周比指示手段の前記実数値の単位時間当たりの平均値の前記小数部と等しくなるように制御する圧電トランス駆動装置であって、The binarizing means binarizes the value of the integer part into a value of α or β (where α and β are positive numbers, α + 1 = β), and the dividing means outputs the value of the decimal part. By selecting based on the updated value for each output of the pulse, a pulse of α division and β division is generated, and an average division is performed by a combination of a plurality of pulses of the α division and the β division. A piezoelectric transformer driving device that controls the decimal part of the average value per unit time of the circumferential ratio to be equal to the decimal part of the average value per unit time of the real value of the division ratio indicating means,
前記２値化手段は、閾値マトリクスを用いて前記クロックの分周比を２値化することを特徴とする圧電トランス駆動装置。The binarizing means binarizes the frequency division ratio of the clock using a threshold matrix.
前記クロックを分周してパルスを出力する分周手段と、Frequency dividing means for dividing the clock and outputting a pulse;
前記パルスにより駆動され、圧電トランスの１次側に断続的に電圧を印加して前記圧電トランスの２次側から交流の高電圧を出力させるスイッチング素子と、A switching element driven by the pulse and intermittently applying a voltage to the primary side of the piezoelectric transformer to output an alternating high voltage from the secondary side of the piezoelectric transformer;
複数ビットのレジスタにより構成され、前記クロックの分周比を指示する分周比指示値を出力する分周比指示手段と、A frequency division ratio indicating means configured by a register of a plurality of bits and outputting a frequency division ratio indicating value indicating the frequency division ratio of the clock;
前記クロックの分周比を２値化する２値化手段と、を備え、Binarizing means for binarizing the frequency division ratio of the clock,
前記分周比指示値は、整数部及び小数部を持つ実数値をとり、The division ratio instruction value takes a real value having an integer part and a decimal part,
前記２値化手段は、前記整数部の値をα又はβ（但し、α、βは正数、α＋１＝β）の値に２値化し、前記小数部の値を前記分周手段が出力する前記パルスの出力毎に更新された値に基づいて選択することにより、α分周とβ分周のパルスを生成し、複数の前記α分周と前記β分周のパルスの組合せにより、平均分周比の単位時間当たりの平均値の前記小数部が前記分周比指示手段の前記実数値の単位時間当たりの平均値の前記小数部と等しくなるように制御する圧電トランス駆動装置であって、The binarizing means binarizes the value of the integer part into a value of α or β (where α and β are positive numbers, α + 1 = β), and the dividing means outputs the value of the decimal part. By selecting based on the updated value for each output of the pulse, a pulse of α division and β division is generated, and an average division is performed by a combination of a plurality of pulses of the α division and the β division. A piezoelectric transformer driving device that controls the decimal part of the average value per unit time of the circumferential ratio to be equal to the decimal part of the average value per unit time of the real value of the division ratio indicating means,
前記２値化手段は、The binarization means includes
前記分周比指示値を減算する減算器と、前記分周比指示値又は前記減算器の出力値のいずれか一方を選択して前記分周手段に与える前記クロックの分周比を出力する分周セレクタと、を有することを特徴とする圧電トランス駆動装置。A subtractor that subtracts the division ratio instruction value, and a frequency divider that outputs either the division ratio instruction value or the output value of the subtractor and outputs the division ratio of the clock to be supplied to the frequency dividing means. A piezoelectric transformer driving device comprising: a circumferential selector;
前記クロックを分周してパルスを出力する分周手段と、
前記パルスにより駆動され、圧電トランスの１次側に断続的に電圧を印加して前記圧電トランスの２次側から交流の高電圧を出力させるスイッチング素子と、
前記クロックの分周比を指示する分周比指示値を出力する分周比指示手段と、
前記クロックの分周比を多値化する多値化手段と、を備え、
前記分周比指示値は、整数部及び小数部を持つ実数値をとり、
前記多値化手段により、前記実数値をα＜γ＜β（但し、α、β、γ；整数）の関係で且つ前記α、γ、βの３値化以上の分周比に多値化することにより、それぞれの分周比の組合せで前記分周比指示手段の前記実数値と等しくなる圧電トランス駆動装置であって、
前記分周比指示値が、前記分周手段が出力する前記パルスの周波数より短い周期で変更可能となるように構成したことを特徴とする圧電トランス駆動装置。 An oscillator for generating a clock;
Frequency dividing means for dividing the clock and outputting a pulse;
A switching element driven by the pulse and intermittently applying a voltage to the primary side of the piezoelectric transformer to output an alternating high voltage from the secondary side of the piezoelectric transformer;
A frequency division ratio indicating means for outputting a frequency division ratio indicating value indicating the frequency division ratio of the clock;
Multi-leveling means for multi-leveling the frequency division ratio of the clock,
The division ratio instruction value takes a real value having an integer part and a decimal part,
By the multi-value conversion means, the real value is converted into a multi- value with a relationship of α <γ <β (where α, β, γ: integer) and a division ratio greater than or equal to the ternarization of α, γ, β. A piezoelectric transformer driving device in which the combination of the respective division ratios is equal to the real value of the division ratio indicating means,
The piezoelectric transformer driving device characterized in that the division ratio instruction value can be changed in a cycle shorter than the frequency of the pulse output from the frequency dividing means.
複数ビットのレジスタにより構成され、Consists of multi-bit registers,
前記多値化手段は、The multi-value conversion means includes
前記分周比指示値から複数の値を減算する複数の減算器と、前記複数の減算器の出力値の内の１つの出力値を選択すると共に前記１つの出力値と前記分周比指示値とのいずれか一方を選択して前記分周手段に与える前記クロックの分周比を出力する複数の分周セレクタと、を有することを特徴とする請求項１４記載の圧電トランス駆動装置。A plurality of subtractors for subtracting a plurality of values from the division ratio instruction value; and one output value among the output values of the plurality of subtractors is selected and the one output value and the division ratio instruction value 15. The piezoelectric transformer driving device according to claim 14, further comprising: a plurality of frequency division selectors that select any one of the frequency division means and output a frequency division ratio of the clock to be supplied to the frequency dividing means.
前記冷陰極管に流れる管電流を検出して検出電圧を出力する管電流検出手段と、Tube current detection means for detecting a tube current flowing in the cold cathode tube and outputting a detection voltage;
前記検出電圧を整流して直流電圧を出力する整流手段と、Rectifying means for rectifying the detection voltage and outputting a DC voltage;
目標電圧を指示するために出力する目標電圧指示手段と、Target voltage indicating means for outputting a target voltage, and
前記整流手段の出力電圧と前記目標電圧指示手段の出力電圧とを比較して比較結果を出力する電圧比較手段と、を有し、Voltage comparison means for comparing the output voltage of the rectifying means and the output voltage of the target voltage indicating means and outputting a comparison result;
前記比較結果が矩形波となるように前記分周比指示手段の前記分周比を制御することを特徴とする冷陰極管駆動装置。A cold-cathode tube driving device, wherein the frequency division ratio of the frequency division ratio indicating means is controlled so that the comparison result is a rectangular wave.
請求項１８記載の冷陰極管発光用電源装置又は請求項１９記載の冷陰極管駆動装置を有する画像読取装置と、を備え、A cold cathode tube light-emitting power supply device according to claim 18 or an image reading device having the cold cathode tube drive device according to claim 19.
前記画像形成用電源装置における前記圧電トランスを駆動するための前記パルスと、前記冷陰極管発光用電源装置又は前記冷陰極管駆動装置における前記圧電トランスを駆動するための前記パルスと、を共用した１つの集積回路から出力する構成にしたことを特徴とする画像形成装置。The pulse for driving the piezoelectric transformer in the image forming power supply device and the pulse for driving the piezoelectric transformer in the cold cathode tube light emitting power supply device or the cold cathode tube driving device are shared. An image forming apparatus configured to output from one integrated circuit.
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