JP5848516B2 - Power supply - Google Patents
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Description
本発明は、電源装置に関するものである。 The present invention relates to a power supply device.
図8は、電源装置の一従来例を示す回路図である。本従来例の電源装置200は、帰還電圧Vfb(出力電圧Voutの分圧電圧)と所定の参照電圧Vrefとが一致するように、出力トランジスタ204を制御することにより、電源電圧VCCから所望の出力電圧Voutを生成して負荷(不図示)に供給する。
FIG. 8 is a circuit diagram showing a conventional example of a power supply device. The
なお、本明細書中に開示されている種々の技術的特徴に関連する従来技術の一例としては、特許文献1や特許文献2を挙げることができる。 Note that Patent Document 1 and Patent Document 2 can be cited as examples of conventional techniques related to various technical features disclosed in the present specification.
しかしながら、上記従来例の電源装置200には、出力トランジスタ204のリーク電流抑制と低消費電流化とのトレードオフや、内部電源電圧生成ブロック201の小型化と低消費電流化とのトレードオフなど、解決すべき種々の課題があった。
However, in the
<出力トランジスタ204のリーク電流抑制と低消費電流化とのトレードオフ>
近年、電源装置200の分野では、LDO[low drop-out]レギュレータICとスイッチングレギュレータICのいずれにおいても、出力トランジスタ204の素子サイズが大型化される傾向にある。出力トランジスタ204の素子サイズが大型化されると、出力トランジスタ204で発生するリーク電流Ileakの増大が懸念される。
<Tradeoff between suppression of leakage current of
In recent years, in the field of the
電源装置200に負荷が接続されていない場合、出力トランジスタ204のリーク電流Ileakが流れる経路は、帰還抵抗205及び206を介して接地端に流れ込む経路しか存在しない。帰還抵抗値Rfb(帰還抵抗205及び206の合成抵抗値)は、電源装置200の低消費電流化を実現するために大きな値に設定されていることが多い。そのため、出力トランジスタ204のリーク電流Ileakが帰還抵抗205及び206に流れ込むと、出力電圧Voutが本来の目標値よりも高くなるおそれがあった。例えば、リーク電流Ileakが1μAであり、帰還抵抗値Rfbが5MΩであった場合、リーク電流Ileakと帰還抵抗値Rfbとの積として出力電圧Voutが5Vも上昇してしまう。
When a load is not connected to the
特に、出力トランジスタ204のリーク電流Ileakは、チップ温度Tjが高くなるに従って増大する。そのため、使用時に高温状態となり得る電源装置200(例えば車載用電源IC)においては、上記の課題が顕在化するおそれがあった。
In particular, the leakage current Ileak of the
なお、上記の課題は、帰還抵抗値Rfbを小さな値に設定すれば解決できる。しかしながら、帰還抵抗値Rfbを小さな値に設定すると、電源装置200の低消費電流化を実現することができなくなるので、この解決策を採用することは現実的ではなかった。また、出力トランジスタ204の素子サイズを小さくしたり、電源装置200が高温状態にならないように配慮したりすることによって、出力トランジスタ204のリーク電流Ileakを抑制することも考えられる。しかしながら、このような解決策を採用すると、別のトレードオフ(出力トランジスタ204のオン抵抗増大など)が生じることも多く、その採用は困難であった。
The above problem can be solved by setting the feedback resistance value Rfb to a small value. However, if the feedback resistance value Rfb is set to a small value, it becomes impossible to realize a reduction in current consumption of the
<内部電源電圧生成ブロック201の小型化と低消費電流化のトレードオフ>
図9は、内部電源電圧生成ブロック201に含まれている基準電流生成回路の一従来例を示す回路図である。本従来例の基準電流生成回路300では、基準電流Irefを生成する際の消費電流をできるだけ低減するために、抵抗Rxの抵抗値を大きく設定してカレントミラーの入力側に流れるバイアス電流Ix(トランジスタM10のドレイン電流)を小さく絞る構成が採用されていた。そのため、本従来例の基準電流生成回路300では、抵抗Rxの抵抗値の増大がそのままチップ面積の増大に繋がっていた。例えば、抵抗Rxに流れるバイアス電流Ixを0.1μAまで絞るためには、抵抗Rxの抵抗値を数十〜数百MΩ(アルミパッド10個分以上)に設定しなければならず、内部電源電圧生成ブロック201の小型化を阻害する要因となっていた。
<Tradeoff between miniaturization of internal power supply
FIG. 9 is a circuit diagram showing a conventional example of a reference current generation circuit included in the internal power supply
また、本従来例の基準電流生成回路300では、電源電圧VCCが高いほどバイアス電流Ixが大きくなる。そのため、高い電源電圧VCCの入力に対応しつつ、基準電流生成回路300の消費電流を小さく抑えるためには、抵抗Rxの抵抗値をより大きく設定しなければならず、チップ面積のさらなる増大が必要であった。
In the reference current generating
本明細書中に開示されている種々の技術的特徴のうち、第1の技術的特徴は、出力トランジスタのリーク電流抑制と低消費電流化とのトレードオフを解消することのできる電源装置を提供することを目的とする。 Of the various technical features disclosed in the present specification, the first technical feature is to provide a power supply device that can eliminate the trade-off between suppression of leakage current of the output transistor and reduction in current consumption The purpose is to do.
また、本明細書中に開示されている種々の技術的特徴のうち、第2の技術的特徴は、回路規模縮小と低消費電流化のトレードオフを解消することのできる基準電流生成回路を提供することを目的とする。 Of the various technical features disclosed in this specification, the second technical feature provides a reference current generating circuit that can eliminate the trade-off between circuit scale reduction and low current consumption. The purpose is to do.
本明細書中に開示されている種々の技術的特徴のうち、第1の技術的特徴に係る電源装置は、出力トランジスタと、前記出力トランジスタを用いて電源電圧から出力電圧を生成する電源回路と、デプレッション型トランジスタを用いて前記出力トランジスタのリーク電流を吸収するリーク電流吸収回路と、を有する構成(第1−1の構成)とされている。 Among various technical features disclosed in the present specification, a power supply device according to a first technical feature includes an output transistor, a power supply circuit that generates an output voltage from a power supply voltage using the output transistor, and And a leakage current absorption circuit that absorbs the leakage current of the output transistor using a depletion type transistor (first-first configuration).
なお、上記第1−1の構成から成る電源装置において、前記リーク電流吸収回路は、前記出力電圧の印加端と接地端との間に、少なくとも一つのリーク電流吸収経路を有する構成(第1−2の構成)にするとよい。 In the power supply device having the above-described configuration 1-1, the leakage current absorption circuit has at least one leakage current absorption path between the output voltage application terminal and the ground terminal (first- 2).
また、上記第1−2の構成から成る電源装置において、前記リーク電流吸収経路は、前記出力電圧の印加端と接地端との間に、ゲートとソースが接続された少なくとも一つのデプレッション型トランジスタと、ゲートとドレインが接続されたエンハンスメント型トランジスタと、を直列接続して成る構成(第1−3の構成)にするとよい。 Further, in the power supply device having the above configuration 1-2, the leakage current absorption path includes at least one depletion type transistor having a gate and a source connected between an output voltage application terminal and a ground terminal. An enhancement type transistor having a gate and a drain connected to each other may be configured in series (configuration 1-3).
また、上記第1−1〜1−3いずれかの構成から成る電源装置において、前記電源回路は、前記出力電圧を分圧して帰還電圧を生成する帰還抵抗を有し、前記帰還電圧が所定の参照電圧と一致するように、前記出力トランジスタの駆動制御を行う構成(第1−4の構成)にするとよい。 Further, in the power supply device having the configuration of any one of the above 1-1 to 1-3, the power supply circuit has a feedback resistor that divides the output voltage to generate a feedback voltage, and the feedback voltage is a predetermined value. It is preferable to adopt a configuration (first to fourth configuration) in which drive control of the output transistor is performed so as to match the reference voltage.
また、本明細書中に開示されている種々の技術的特徴のうち、第2の技術的特徴に係る基準電流生成回路は、デプレッション型トランジスタを用いて基準電圧を生成する基準電圧生成部と、前記基準電圧から基準電流を生成する電圧/電流変換部とを有する構成(第2−1の構成)とされている。 In addition, among various technical features disclosed in the present specification, a reference current generation circuit according to a second technical feature includes a reference voltage generation unit that generates a reference voltage using a depletion type transistor, The configuration includes a voltage / current conversion unit that generates a reference current from the reference voltage (2-1 configuration).
なお、上記第2−1の構成から成る基準電流生成回路において、前記基準電圧生成部はゲートとソースが接続されたデプレッション型の第1NMOSFETと、ゲートとドレインが接続されたエンハンスメント型の第2NMOSFETと、を含み、前記第1NMOSFETのソースと前記第2NMOSFETのドレインとの接続ノードから前記基準電圧を出力する構成(第2−2の構成)にするとよい。 In the reference current generating circuit having the above-described configuration 2-1, the reference voltage generating unit includes a depletion type first NMOSFET having a gate and a source connected thereto, and an enhancement type second NMOSFET having a gate and a drain connected to each other. The reference voltage is preferably output from a connection node between the source of the first NMOSFET and the drain of the second NMOSFET (2-2 configuration).
また、上記第2−2の構成から成る基準電流生成回路において、前記基準電圧生成部は電源電圧の印加端と前記第1NMOSFETのドレインとの間に、ゲートとソースが接続されたデプレッション型の第3NMOSFETを少なくとも一つ含む構成(第2−3の構成)にするとよい。 In the reference current generating circuit having the above-described configuration 2-2, the reference voltage generating unit is a depletion type first circuit in which a gate and a source are connected between a power supply voltage application terminal and a drain of the first NMOSFET. A configuration including at least one 3NMOSFET (configuration 2-3) is preferable.
また、上記第2−3の構成から成る基準電流生成回路において、前記基準電圧生成部は前記第2NMOSFETのソースと接地端との間に、ゲートとドレインが接続された第4NMOSFETを含む構成(第2−4の構成)にするとよい。 In the reference current generating circuit having the above-described configuration 2-3, the reference voltage generating unit includes a fourth NMOSFET in which a gate and a drain are connected between a source and a ground terminal of the second NMOSFET. 2-4).
また、上記第2−4の構成から成る基準電流生成回路において、前記電圧/電流変換部は、ゲートが前記基準電圧の印加端に接続された第5NMOSFETと、前記第5NMOSFETのソースと接地端との間に接続された抵抗と、を含み、前記抵抗に流れる電流を前記基準電流として出力する構成(第2−5の構成)にするとよい。 Further, in the reference current generation circuit having the above configuration 2-4, the voltage / current conversion unit includes a fifth NMOSFET having a gate connected to the reference voltage application terminal, a source of the fifth NMOSFET, and a ground terminal. It is good to make it the structure (2-5 structure) which outputs the electric current which flows into the said resistance as said reference current.
また、上記第2−5の構成から成る基準電流生成回路において、前記第4NMOSFETと前記第5NMOSFETは、半導体基板上でペア性が取れるようにレイアウトされている構成(第2−6の構成)にするとよい。 In the reference current generating circuit having the above configuration 2-5, the fourth NMOSFET and the fifth NMOSFET are laid out so as to be paired on the semiconductor substrate (configuration 2-6). Good.
また、上記第2−2〜2−6いずれかの構成から成る基準電流生成回路において、前記基準電圧生成部は、ソースが前記第1NMOSFETのドレインに接続されて、ドレインが接地端に接続されて、ゲートが前記基準電圧の印加端に接続された第1PMOSFETを含む構成(第2−7の構成)にするとよい。 Further, in the reference current generation circuit having any one of the above-described configurations of 2-2 to 2-6, the reference voltage generation unit has a source connected to the drain of the first NMOSFET and a drain connected to the ground terminal. A configuration including a first PMOSFET having a gate connected to the reference voltage application terminal (a configuration 2-7) is preferable.
また、上記第2−7の構成から成る基準電流生成回路において、前記電圧/電流変換部は、ゲートが前記第1NMOSEFTのドレインに接続されて、ソースが前記第5NMOSFETのドレインに接続された第6NMOSFETを含む構成(第2−8の構成)にするとよい。 Further, in the reference current generating circuit having the second to seventh configuration, the voltage / current conversion unit includes a sixth NMOSFET having a gate connected to a drain of the first NMOS EFT and a source connected to a drain of the fifth NMOSFET. It is good to set it as the structure containing (2-8th structures).
また、第2の技術的特徴に係る電源装置は、電源電圧の供給を受けて内部電源電圧を生成する内部電源電圧生成ブロックと、前記内部電源電圧の供給を受けて参照電圧を生成する参照電圧生成ブロックと、出力電圧に応じた帰還電圧と前記参照電圧とが一致するように前記電源電圧から前記出力電圧を生成する電源ブロックと、を有するものであって、前記内部電源電圧生成ブロックは、上記第2−1〜2−8いずれかの構成から成る基準電流生成回路と、前記基準電流を用いて前記内部電源電圧を生成する内部電源電圧生成回路とを含む構成(第2−9の構成)とされている。 The power supply apparatus according to the second technical feature includes an internal power supply voltage generation block that generates an internal power supply voltage by receiving a supply of the power supply voltage, and a reference voltage that generates a reference voltage by receiving the supply of the internal power supply voltage. A generation block, and a power supply block that generates the output voltage from the power supply voltage so that a feedback voltage corresponding to an output voltage matches the reference voltage, and the internal power supply voltage generation block includes: A configuration (second 9-9 configuration) including a reference current generation circuit having any one of the above configurations 2-1 to 2-8 and an internal power supply voltage generation circuit that generates the internal power supply voltage using the reference current ).
なお、上記第2−9の構成から成る電源装置において、前記参照電圧生成ブロックは、デプレッション型トランジスタを用いて前記参照電圧を生成する参照電圧生成回路と、前記内部電源電圧の供給を受けて前記電源装置の起動時に前記参照電圧のプリチャージを行うプリチャージ回路と、を含む構成(第2−10の構成)にするとよい。 In the power supply device having the above-described configuration 2-9, the reference voltage generation block includes a reference voltage generation circuit that generates the reference voltage using a depletion type transistor, and the supply of the internal power supply voltage. And a precharge circuit that precharges the reference voltage when the power supply device is activated (a configuration 2-10).
また、上記第2−10の構成から成る電源装置において、前記プリチャージ回路は、前記内部電源電圧の供給を受けてバイアス電流に応じたミラー電流を生成するカレントミラーと、ソースが前記ミラー電流の出力端に接続されて、ドレインが接地端に接続されて、ゲートがバイアス電圧の印加端に接続されたPMOSFETと、ドレインが前記内部電源電圧の印加端に接続されて、ゲートが前記PMOSFETのソースに接続されて、ソースが前記参照電圧生成回路に接続されたNMOSFETとを含む構成(第2−11の構成)にするとよい。 Further, in the power supply device having the above-described configuration 2-10, the precharge circuit receives a supply of the internal power supply voltage and generates a mirror current corresponding to a bias current, and a source of the mirror current A PMOSFET connected to the output terminal, a drain connected to the ground terminal, a gate connected to the bias voltage application terminal, a drain connected to the internal power supply voltage application terminal, and a gate connected to the source of the PMOSFET And an NMOSFET having a source connected to the reference voltage generation circuit (configuration 2-11).
また、上記第2−11の構成から成る電源装置において、前記基準電流生成回路は、前記基準電流を前記バイアス電流として出力する構成(第2−12の構成)にするとよい。 In the power supply device having the above configuration 2-11, the reference current generation circuit may be configured to output the reference current as the bias current (configuration 2-12).
また、上記第2−11または2−12の構成から成る電源装置において、前記基準電流生成回路は、前記抵抗の一端に現れる電圧を前記バイアス電圧として出力する構成(第2−13の構成)にするとよい。 Further, in the power supply device having the above configuration 2-11 or 2-12, the reference current generation circuit is configured to output a voltage appearing at one end of the resistor as the bias voltage (configuration 2-13). Good.
また、上記第2−11〜2−13いずれかの構成から成る電源装置において、前記バイアス電圧は、前記参照電圧の目標値よりも低く設定されている構成(第2−14の構成)にするとよい。 Further, in the power supply device having any one of the configurations of the above 2-11 to 2-13, when the bias voltage is set to be lower than the target value of the reference voltage (configuration 2-14). Good.
本明細書中に開示されている種々の技術的特徴のうち、第1の技術的特徴によれば、出力トランジスタのリーク電流抑制と低消費電流化とのトレードオフを解消することのできる電源装置を提供することが可能となる。 Among various technical features disclosed in the present specification, according to the first technical feature, a power supply device capable of eliminating the trade-off between suppression of leakage current of the output transistor and reduction in current consumption Can be provided.
また、本明細書中に開示されている種々の技術的特徴のうち、第2の技術的特徴によれば、回路規模縮小と低消費電流化のトレードオフを解消することのできる基準電流生成回路を提供することが可能となる。 Of the various technical features disclosed in the present specification, according to the second technical feature, a reference current generating circuit capable of eliminating the trade-off between circuit scale reduction and low current consumption Can be provided.
<ブロック図>
図1は、電源装置の一構成例を示すブロック図である。本構成例の電源装置は、直流電圧源(バッテリ)E1から供給される電源電圧VCCを降圧して出力電圧Voutを生成するLDOレギュレータIC100として提供される。
<Block diagram>
FIG. 1 is a block diagram illustrating a configuration example of a power supply device. The power supply device of this configuration example is provided as an
LDOレギュレータIC100は、内部電源電圧生成ブロック101と、参照電圧生成ブロック102と、エラーアンプ103と、ドライバ104と、出力トランジスタ105と、抵抗106〜108と、温度保護回路109と、過電流保護回路110と、ダイオード111及び112と、リーク電流吸収回路113と、を集積化したシリコンモノリシック集積回路である。
The
また、LDOレギュレータIC100は、外部との電気的な接続を確立するために、8本の外部端子を有する。1ピン(VOUT)は電圧出力端子である。2ピン〜4ピン(N.C.)は未接続端子である。5ピン(GND)はグラウンド端子である。6ピン及び7ピン(N.C.)は未接続端子である。8ピン(VCC)は電源電圧入力端子である。もちろん、ピン数は任意に設計することが可能である。例えば、上記の未接続端子(2ピン〜4ピン、6ピン、及び、7ピン)を排除して3端子ICを構成しても構わない。
The
内部電源電圧生成ブロック(プリレギュレータブロック)101は、電源電圧VCCの供給を受けて内部電源電圧Vregを生成する。なお、内部電源電圧生成ブロック101の構成や動作については、後ほど詳細に説明する。
The internal power supply voltage generation block (preregulator block) 101 receives the supply of the power supply voltage VCC and generates the internal power supply voltage Vreg. The configuration and operation of the internal power supply
参照電圧生成ブロック102は、内部電源電圧Vregの供給を受けて参照電圧Vrefを生成する。なお、参照電圧生成ブロック102の構成や動作については、後ほど詳細に説明する。
The reference
エラーアンプ103は、非反転入力端(+)に入力される帰還電圧Vfb(出力電圧Voutの分圧電圧)と、反転入力端(−)に入力される参照電圧Vrefとの差分を増幅して誤差電圧Verrを生成する。
The
ドライバ104は、誤差電圧Verrが小さくなるように出力トランジスタ105のゲート信号G1を生成する。
The
出力トランジスタは、電源電圧VCCの印加端(8ピン(VCC))と出力電圧Voutの印加端(1ピン(VOUT))との間に接続されたPチャネル型MOS電界効果トランジスタである。出力トランジスタ105のソースは、8ピン(VCC)に接続されている。出力トランジスタ105のドレインは、1ピン(VOUT)に接続されている。出力トランジスタ105のゲートは、ドライバ104の出力端(ゲート信号G1の印加端)に接続されている。出力トランジスタ105の導通度は、ゲート信号G1の電圧値に応じて制御される。出力トランジスタ105としては、高耐圧(例えば60V耐圧)のPDMOSFET[P channel type Double-Diffused Metal Oxide Semiconductor Field Effect Transistor])を用いればよい。
The output transistor is a P-channel MOS field effect transistor connected between the application terminal (pin 8 (VCC)) of the power supply voltage VCC and the application terminal (pin 1 (VOUT)) of the output voltage Vout. The source of the
抵抗106及び107は、出力電圧Voutの印加端と接地端との間に直列接続されており、互いの接続ノードは帰還電圧Vfbの出力端としてエラーアンプ103の非反転入力端(+)に接続されている。すなわち、抵抗106及び107は、出力電圧Voutを分圧して帰還電圧Vfbを生成する分圧回路として機能する。
The
抵抗108は、電源電圧VCCの印加端と出力トランジスタ105のゲートとの間に接続されている。抵抗108は、ドライバ104が非動作状態となったときに、ゲート信号G1をハイレベル(電源電圧VCC)に引き上げて、出力トランジスタ105をオフさせるためのプルアップ抵抗として機能する。なお、抵抗108に代えて能動素子(トランジスタ)を用いてもよい。また、抵抗108はドライバ104に内蔵することもできる。
The
なお、上記したエラーアンプ103、ドライバ104、出力トランジスタ105、及び抵抗106〜108は、出力電圧Voutに応じた帰還電圧Vfbが所定の参照電圧Vrefと一致するように出力トランジスタ105の駆動制御を行うことにより、電源電圧VCCから所望の出力電圧Voutを生成する電源ブロックに相当する。
The
温度保護回路109は、チップ温度Tjが閾値温度を上回ると、出力トランジスタ105を強制的にオフさせる。その後、チップ温度Tjが閾値温度を下回ると、温度保護回路109は、外部からのリセット信号などを要することなく、出力トランジスタ105の強制オフを自動的に解除させる。
The
過電流保護回路110は、出力トランジスタ105に流れる出力電流が過電流状態となったときに、出力トランジスタ105を強制的にオフさせる。
The
ダイオード111は、出力電圧Voutの印加端と接地端との間に接続された静電破壊保護素子である。
The
ダイオード112は、出力トランジスタ105に寄生するボディダイオードである。ダイオード112は、電源電圧VCCの印加端と出力電圧Voutの印加端との間に接続された静電破壊保護素子として機能する。
The
リーク電流吸収回路113は、デプレッション型トランジスタを用いて出力トランジスタ105のリーク電流を吸収する。なお、リーク電流吸収回路113の構成や動作については、後ほど詳細に説明する。
The leak
8ピン(VCC)に50Vを超えるサージが印加される場合には、8ピン(VCC)と接地端との間にパワーツェナダイオードD1の挿入を行うことが望ましい。8ピン(VCC)が接地端よりも低電圧となる可能性がある場合には、パワーツェナダイオードD1に代えてショットキーダイオードの挿入を行うことが望ましい。また、8ピン(VCC)と接地端との間には、入力平滑用のキャパシタC1を挿入することが望ましい。 When a surge exceeding 50 V is applied to the 8th pin (VCC), it is desirable to insert the power Zener diode D1 between the 8th pin (VCC) and the ground terminal. When there is a possibility that the pin 8 (VCC) has a lower voltage than the ground terminal, it is desirable to insert a Schottky diode instead of the power Zener diode D1. Also, it is desirable to insert an input smoothing capacitor C1 between pin 8 (VCC) and the ground terminal.
1ピン(VOUT)に大きなインダクタンス成分を含む負荷Z1が接続されて、起動時及び出力オフ時に逆起電力の発生が考えられる場合には、1ピン(VOUT)と接地端との間に保護用のダイオードD2を挿入することが望ましい。また、1ピン(VOUT)と接地端との間には、出力平滑用のキャパシタC2を挿入することが望ましい。 When load Z1 including a large inductance component is connected to pin 1 (VOUT), and back electromotive force is expected to be generated at startup and when the output is turned off, protection is provided between pin 1 (VOUT) and the ground terminal. It is desirable to insert the diode D2. Further, it is desirable to insert an output smoothing capacitor C2 between pin 1 (VOUT) and the ground terminal.
<IC概要>
LDOレギュレータIC100は、50V高耐圧、出力電圧精度±2%、出力電流200mA、消費電流6μAの超低暗電流レギュレータである。LDOレギュレータIC100は、バッテリ直結システム(ボディ系機器、カーステレオ、カーナビゲーションなどに電力の供給を行う車載電源システム)の低消費電流化(低暗電流化)に最適である。LDOレギュレータIC100は、出力電圧Voutの位相補償コンデンサにセラミックコンデンサを使用することが可能である。LDOレギュレータIC100は、過負荷状態などによるICの熱破壊を防止する温度保護回路109と、出力短絡などによるIC破壊を防止する過電流保護回路110を内蔵している。
<IC overview>
The
<リーク電流吸収回路>
図2は、リーク電流吸収回路113の一構成例を示す回路図である。本構成例のリーク電流吸収回路113は、Nチャネル型MOS電界効果トランジスタMd1及びM1を含んでいる。トランジスタMd1はデプレッション型であり、トランジスタM1はエンハンスメント型である。
<Leakage current absorption circuit>
FIG. 2 is a circuit diagram showing a configuration example of the leakage
トランジスタMd1のドレインは、出力電圧Voutの印加端に接続されている。トランジスタMd1のゲート及びソースは、トランジスタM1のゲート及びドレインと接続されている。トランジスタM1のソースは、接地端に接続されている。トランジスタMd1及びM1は、出力電圧Voutの印加端と接地端との間に接続されたリーク電流吸収経路として機能する。 The drain of the transistor Md1 is connected to the application terminal for the output voltage Vout. The gate and source of the transistor Md1 are connected to the gate and drain of the transistor M1. The source of the transistor M1 is connected to the ground terminal. The transistors Md1 and M1 function as a leakage current absorption path connected between the application terminal of the output voltage Vout and the ground terminal.
このように、リーク電流吸収回路113は、デプレッション型のトランジスタMd1を出力電圧Voutの印加端子に接続し、高温時に増大するトランジスタMd1のリーク電流Ibを利用して、出力パワートランジスタ105のリーク電流Iaを吸収する。
As described above, the leakage
図3は、LDOレギュレータIC100のチップ温度Tj(℃)とトランジスタMd1のドレイン電流Idd(リーク電流Ibを含む)との関係を示す図である。
FIG. 3 is a diagram illustrating a relationship between the chip temperature Tj (° C.) of the
チップ温度Tjが低いときには、トランジスタMd1のリーク電流Ibがほとんど発生しないので、トランジスタMd1のドレイン電流Iddは、非常に小さい値(0.1μA程度)にバイアスされた状態となる。従って、リーク電流吸収回路113がLDOレギュレータIC100の通常動作に支障を及ぼすことはない。一方、チップ温度Tjが上昇すると、トランジスタMd1にリーク電流Ibが生じて、トランジスタMd1のドレイン電流Iddが増大する。同様に、チップ温度Tjが上昇すると、出力トランジスタM1で発生するリーク電流Iaも増大する。
When the chip temperature Tj is low, the leakage current Ib of the transistor Md1 hardly occurs, so that the drain current Idd of the transistor Md1 is biased to a very small value (about 0.1 μA). Therefore, the leakage
トランジスタMd1は、出力電圧Voutの印加端に接続されているので、LDOレギュレータIC100の高温時において、出力トランジスタ105で発生するリーク電流Iaは、帰還抵抗106及び107に流れ込むことなく、トランジスタMd1及びM1を介する電流経路で接地端に流される。従って、帰還抵抗106及び107の抵抗値を下げることなく、出力トランジスタ105のリーク電流Iaに起因する出力電圧Voutの意図しない上昇を防止することができるので、出力トランジスタ105のリーク電流抑制と低消費電流化とのトレードオフを解消することが可能となる。
Since the transistor Md1 is connected to the application terminal of the output voltage Vout, the leakage current Ia generated in the
また、出力トランジスタ105の素子サイズを小さくしたり、LDOレギュレータIC100が高温状態にならないように配慮したりする必要もないので、上記以外のトレードオフ(出力トランジスタ204のオン抵抗増大など)を招くおそれもない。
Further, since it is not necessary to reduce the element size of the
図4は、リーク電流吸収回路113の一変形例を示す回路図である。本変形例では、出力電圧Voutの印加端とエンハンスメント型トランジスタM1のドレインとの間に、ゲートとソースが互いに接続された複数のデプレッション型トランジスタMd1〜Md3が直列に接続されている。このような構成を採用することにより、トランジスタMd1〜Md3に各々印加される電圧を分散して回路全体としての耐圧を高めることが可能となる。
FIG. 4 is a circuit diagram showing a modification of the leakage
また、本変形例では、デプレッション型トランジスタとエンハンスメント型トランジスタを組み合わせたリーク電流吸収経路が複数用意されている。具体的に述べると、本変形例のリーク電流吸収回路113は、トランジスタM1及びMd1〜Md3を用いてリーク電流Ib1を生成する第1のリーク電流吸収経路と、トランジスタM2及びMd4〜Md6を用いてリーク電流Ib2を生成する第2のリーク電流吸収経路と、を含む。このような構成を採用することにより、リーク電流吸収回路113のリーク電流吸収量(=Ib1+Ib2)を出力トランジスタ105のリーク電流Iaに合わせ込むことが可能となる。
In this modification, a plurality of leakage current absorption paths are prepared by combining a depletion type transistor and an enhancement type transistor. Specifically, the leakage
<内部電源電圧生成ブロック及び基準電圧生成ブロック>
図5は、内部電源電圧生成ブロック101と基準電圧生成ブロック102の一構成例を示す回路図である。
<Internal power supply voltage generation block and reference voltage generation block>
FIG. 5 is a circuit diagram showing a configuration example of the internal power supply
内部電源電圧生成ブロック101は、基準電流生成回路X10と、内部電源電圧生成回路X20と、を含む。基準電流生成回路X10は、電源電圧VCCの供給を受けて基準電流I2a及びI2bを生成する。内部電源電圧生成回路X20は、電源電圧VCCの供給を受けて内部電源電圧Vregを生成する。
The internal power supply
参照電圧生成ブロック102は、参照電圧生成回路Y10と、プリチャージ回路Y20と、を含む。参照電圧生成回路Y10は、内部電源電圧Vregの供給を受けて参照電圧Vrefを生成する。プリチャージ回路Y20は、内部電源電圧Vregの供給を受けてLDOレギュレータIC100の起動時に参照電圧Vrefのプリチャージを行う。
The reference
基準電流生成回路X10は、Nチャネル型MOS電界効果トランジスタN1〜N6と、Pチャネル型MOS電界効果トランジスタP1と、抵抗R1a及びR1bと、を含む。トランジスタN1及びN3a〜N3eはいずれもデプレッション型であり、トランジスタN2、N4、N5a、N5b、N6、及び、P1はいずれもエンハンスメント型である。 The reference current generation circuit X10 includes N-channel MOS field effect transistors N1 to N6, a P-channel MOS field effect transistor P1, and resistors R1a and R1b. The transistors N1 and N3a to N3e are all depletion type, and the transistors N2, N4, N5a, N5b, N6, and P1 are all enhancement type.
トランジスタN1のドレインは、トランジスタN3a〜N3eを介して電源電圧VCCの印加端に接続されている。トランジスタN1のゲート及びソースは、トランジスタN2のゲート及びドレインと接続されている。トランジスタN2のソースは、トランジスタN4のゲート及びドレインと接続されている。トランジスタN4のソースは、接地端に接続されている。 The drain of the transistor N1 is connected to the application terminal of the power supply voltage VCC via the transistors N3a to N3e. The gate and source of the transistor N1 are connected to the gate and drain of the transistor N2. The source of the transistor N2 is connected to the gate and drain of the transistor N4. The source of the transistor N4 is connected to the ground terminal.
トランジスタN3aのドレインは、電源電圧VCCの印加端に接続されている。トランジスタN3aのゲート及びソースは、トランジスタN3bのドレインに接続されている。トランジスタN3bのゲート及びソースは、トランジスタN3cのドレインに接続されている。トランジスタN3cのゲート及びソースは、トランジスタN3dのドレインに接続されている。トランジスタN3dのゲート及びソースは、トランジスタN3eのドレインに接続されている。トランジスタN3eのゲート及びソースは、トランジスタN1のドレインに接続されている。 The drain of the transistor N3a is connected to the application terminal of the power supply voltage VCC. The gate and source of the transistor N3a are connected to the drain of the transistor N3b. The gate and source of the transistor N3b are connected to the drain of the transistor N3c. The gate and source of the transistor N3c are connected to the drain of the transistor N3d. The gate and source of the transistor N3d are connected to the drain of the transistor N3e. The gate and source of the transistor N3e are connected to the drain of the transistor N1.
トランジスタN5aのドレインは、トランジスタN6のソースに接続されている。トランジスタN5aのソースは、抵抗R1aを介して接地端に接続されている。トランジスタN5aのゲートは、基準電圧V1の印加端(トランジスタN1のソースとトランジスタN2のドレインとの接続ノード)に接続されている。トランジスタN6のゲートは、トランジスタN1のドレインに接続されている。トランジスタN5bのソースは、抵抗R1bを介して接地端に接続されている。トランジスタN5bのゲートは、基準電圧V1の印加端に接続されている。トランジスタP1のソースは、トランジスタN1のドレインに接続されている。トランジスタP1のドレインは、接地端に接続されている。トランジスタP1のゲートは基準電圧V1の印加端に接続されている。 The drain of the transistor N5a is connected to the source of the transistor N6. The source of the transistor N5a is connected to the ground terminal via the resistor R1a. The gate of the transistor N5a is connected to the application terminal of the reference voltage V1 (a connection node between the source of the transistor N1 and the drain of the transistor N2). The gate of the transistor N6 is connected to the drain of the transistor N1. The source of the transistor N5b is connected to the ground terminal via the resistor R1b. The gate of the transistor N5b is connected to the application end of the reference voltage V1. The source of the transistor P1 is connected to the drain of the transistor N1. The drain of the transistor P1 is connected to the ground terminal. The gate of the transistor P1 is connected to the application terminal for the reference voltage V1.
内部電源電圧生成回路X20は、Nチャネル型MOS電界効果トランジスタN7と、Pチャネル型MOS電界効果トランジスタP2及びP3と、ツェナダイオードZD1と、を含む。トランジスタN7、P2、及び、P3はいずれもエンハンスメント型である。 Internal power supply voltage generation circuit X20 includes an N-channel MOS field effect transistor N7, P-channel MOS field effect transistors P2 and P3, and a Zener diode ZD1. The transistors N7, P2, and P3 are all enhancement type.
トランジスタP2及びP3のソース、並びに、トランジスタN7のドレインは、いずれも電源電圧VCCの印加端に接続されている。トランジスタP2のドレインは、トランジスタN6のドレインに接続されている。トランジスタP2及びP3のゲートは、トランジスタP2のドレインに接続されている。トランジスタP3のドレイン及びトランジスタN7のゲートは、いずれもツェナダイオードZD1のカソードに接続されている。ツェナダイオードZD1のアノードは、接地端に接続されている。トランジスタN7のソースは、内部電源電圧Vregの印加端に接続されている。 The sources of the transistors P2 and P3 and the drain of the transistor N7 are all connected to the application terminal of the power supply voltage VCC. The drain of the transistor P2 is connected to the drain of the transistor N6. The gates of the transistors P2 and P3 are connected to the drain of the transistor P2. Both the drain of the transistor P3 and the gate of the transistor N7 are connected to the cathode of the Zener diode ZD1. The anode of the Zener diode ZD1 is connected to the ground terminal. The source of the transistor N7 is connected to the application terminal of the internal power supply voltage Vreg.
参照電圧生成回路Y10は、Nチャネル型MOS電界効果トランジスタN8及びN9とバッファBUFを含む。トランジスタN8はデプレッション型であり、トランジスタN9はエンハンスメント型である。トランジスタN8のドレインは、内部電源電圧Vregの印加端に接続されている。トランジスタN8のゲート及びソースは、トランジスタN9のゲート及びドレインと接続されている。トランジスタN9のソースは、接地端に接続されている。バッファBUFの非反転入力端(+)は、電圧Vcの印加端(トランジスタN8のソースとトランジスタN9のドレインとの接続ノード)に接続されている。バッファBUFの反転入力端(−)は、バッファBUFの出力端に接続されている。バッファBUFの出力端は、参照電圧Vrefの印加端に接続されている。 The reference voltage generation circuit Y10 includes N-channel MOS field effect transistors N8 and N9 and a buffer BUF. The transistor N8 is a depletion type, and the transistor N9 is an enhancement type. The drain of the transistor N8 is connected to the application terminal of the internal power supply voltage Vreg. The gate and source of the transistor N8 are connected to the gate and drain of the transistor N9. The source of the transistor N9 is connected to the ground terminal. The non-inverting input terminal (+) of the buffer BUF is connected to a voltage Vc application terminal (a connection node between the source of the transistor N8 and the drain of the transistor N9). The inverting input terminal (−) of the buffer BUF is connected to the output terminal of the buffer BUF. The output terminal of the buffer BUF is connected to the application terminal for the reference voltage Vref.
プリチャージ回路Y20は、Nチャネル型MOS電界効果トランジスタN10と、Pチャネル型MOS電界効果トランジスタP4〜P6と、を含む。トランジスタN10及びP4〜P6は、いずれもエンハンスメント型である。トランジスタP4及びP5のソース、並びに、トランジスタN10のドレインは、いずれも内部電源電圧Vregの印加端に接続されている。トランジスタP4のドレインは、トランジスタN5bのドレインに接続されている。トランジスタP4及びP5のゲートは、トランジスタP4のドレインに接続されている。トランジスタP5のドレイン及びトランジスタN10のゲートは、いずれもトランジスタP6のソースに接続されている。トランジスタP6のドレインは、接地端に接続されている。トランジスタP6のゲートは、電圧V2aの印加端(トランジスタN5aのソースと抵抗R1aとの接続ノード)に接続されている。トランジスタN10のソースは、電圧VCの印加端に接続されている。 Precharge circuit Y20 includes an N-channel MOS field effect transistor N10 and P-channel MOS field effect transistors P4 to P6. The transistors N10 and P4 to P6 are all enhancement type. The sources of the transistors P4 and P5 and the drain of the transistor N10 are all connected to the application terminal for the internal power supply voltage Vreg. The drain of the transistor P4 is connected to the drain of the transistor N5b. The gates of the transistors P4 and P5 are connected to the drain of the transistor P4. Both the drain of the transistor P5 and the gate of the transistor N10 are connected to the source of the transistor P6. The drain of the transistor P6 is connected to the ground terminal. The gate of the transistor P6 is connected to a voltage V2a application terminal (a connection node between the source of the transistor N5a and the resistor R1a). The source of the transistor N10 is connected to the application terminal for the voltage VC.
<基準電流生成回路>
基準電流生成回路X10において、トランジスタN1〜N4及びP1は、デプレッション型のトランジスタN1を用いて基準電圧V1を生成する基準電圧生成部X11(いわゆるデプレッション型基準電圧源)に相当する。また、トランジスタN5a、N5b及びN6、並びに、抵抗R1a及びR1bは、基準電圧V1から基準電流I2a及びI2bを生成する電圧/電流変換部X12に相当する。
<Reference current generation circuit>
In the reference current generation circuit X10, the transistors N1 to N4 and P1 correspond to a reference voltage generation unit X11 (so-called depletion type reference voltage source) that generates a reference voltage V1 using a depletion type transistor N1. The transistors N5a, N5b, and N6 and the resistors R1a and R1b correspond to the voltage / current conversion unit X12 that generates the reference currents I2a and I2b from the reference voltage V1.
基準電圧生成部X11で消費される電流I1は、電源電圧VCCに依存することなく非常に小さい電流値(0.1μA程度)にバイアスされている(図6の上段を参照)。従って、基準電圧生成部X11は、電源電圧VCCが高くなっても、電流I1の増大を招くことなく、トランジスタN1のソースとトランジスタN2のドレインとの接続ノードから一定の基準電圧V1を出力し続けることができる(図6の下段を参照)。 The current I1 consumed by the reference voltage generator X11 is biased to a very small current value (about 0.1 μA) without depending on the power supply voltage VCC (see the upper part of FIG. 6). Therefore, even if the power supply voltage VCC increases, the reference voltage generation unit X11 continues to output a constant reference voltage V1 from the connection node between the source of the transistor N1 and the drain of the transistor N2 without causing an increase in the current I1. (See the lower part of FIG. 6).
そこで、基準電流生成回路X10は、基準電圧生成部X11の上記特性を利用し、基準電圧V1を電圧/電流変換することによって、基準電流I2a及びI2bを生成する構成とされている。このような構成を採用すれば、図9の従来構成と異なり、抵抗値を大きく設定することなく、基準電流生成回路X10の消費電流を低減することができるので、基準電流生成回路X10の回路規模縮小と低消費電流化のトレードオフを解消することが可能となる。例えば、従来構成と同程度の消費電流値を実現するのであれば、基準電流生成回路X10の回路規模を従来構成の約1/3まで縮小することが可能となる。 Therefore, the reference current generation circuit X10 is configured to generate the reference currents I2a and I2b by converting the reference voltage V1 into a voltage / current by using the above characteristics of the reference voltage generation unit X11. By adopting such a configuration, unlike the conventional configuration of FIG. 9, the current consumption of the reference current generation circuit X10 can be reduced without setting a large resistance value, so that the circuit scale of the reference current generation circuit X10 is reduced. It is possible to eliminate the trade-off between reduction and low current consumption. For example, if a current consumption value comparable to that of the conventional configuration is realized, the circuit scale of the reference current generating circuit X10 can be reduced to about 1/3 that of the conventional configuration.
また、基準電圧生成部X11は、電源電圧VCCの印加端とトランジスタN1のドレインとの間に、ゲートとソースが接続された複数のデプレッション型トランジスタN3a〜N3eを含む。このような構成とすることにより、トランジスタN1及びN3a〜N3eに各々印加される電圧を分散して、回路全体としての耐圧を高めることが可能となる。特に、低暗電流化と高耐圧化の両方が要求される車載デバイス用電源として、LDOレギュレータIC100を用いる場合には、上記の構成が非常に有効であると言える。
The reference voltage generation unit X11 includes a plurality of depletion type transistors N3a to N3e having a gate and a source connected between the application terminal of the power supply voltage VCC and the drain of the transistor N1. With such a configuration, it is possible to disperse voltages applied to the transistors N1 and N3a to N3e, respectively, and to increase the breakdown voltage of the entire circuit. In particular, it can be said that the above configuration is very effective when the
また、基準電圧生成部X11は、トランジスタN2のソースと接地端との間に、ゲートとドレインが接続されたトランジスタN4を含んでいる。このような構成とすることにより、基準電圧V1をトランジスタN4のゲート・ソース間電圧Vgs(N4)だけ嵩上げすることができる。 The reference voltage generation unit X11 includes a transistor N4 having a gate and a drain connected between the source of the transistor N2 and the ground terminal. With this configuration, the reference voltage V1 can be increased by the gate-source voltage Vgs (N4) of the transistor N4.
また、電圧/電流変換部X12は、ゲートが基準電圧V1の印加端に接続されたトランジスタN5a及びN5bと、トランジスタN5a及びN5bのソースと接地端との間に各々接続された抵抗R1a及び R1bと、を含み、抵抗R1a及びR1bに流れる電流を基準電流I2a及びI2bとして出力する。このような構成とすることにより、抵抗R1aには、基準電圧V1をトランジスタN5aのゲート・ソース間電圧Vgs(N5a)だけ引き下げた電圧V2a(=V1−Vgs(N5a))が印加され、抵抗R1bには、基準電圧V1をトランジスタN5bのゲート・ソース間電圧Vgs(N5b)だけ引き下げた電圧V2b(=V1−Vgs(N5b))が印加される。 The voltage / current converter X12 includes transistors N5a and N5b whose gates are connected to the application end of the reference voltage V1, and resistors R1a and R1b connected between the sources and ground ends of the transistors N5a and N5b, respectively. , And outputs currents flowing through the resistors R1a and R1b as reference currents I2a and I2b. With this configuration, a voltage V2a (= V1−Vgs (N5a)) obtained by reducing the reference voltage V1 by the gate-source voltage Vgs (N5a) of the transistor N5a is applied to the resistor R1a, and the resistor R1b A voltage V2b (= V1−Vgs (N5b)) obtained by lowering the reference voltage V1 by the gate-source voltage Vgs (N5b) of the transistor N5b is applied.
ここで、トランジスタN4とトランジスタN5a及びN5bとは、半導体基板上でペア性が取れるようにレイアウトされている。このような構成とすることにより、トランジスタN4のゲート・ソース間電圧Vgs(N4)と、トランジスタN5a及びN5bのゲート・ソース間Vgs(N5a)及びVgs(N5b)とを同一値として、抵抗R1a及びR1bに各々印加される電圧V2a及びV2bをトランジスタN2のゲート・ソース間電圧Vgs(N2)(すなわちデプレッション型基準電圧源(N1及びN2)のみで設定される電圧値)とほぼ一致させることが可能となる。 Here, the transistor N4 and the transistors N5a and N5b are laid out so as to be paired on the semiconductor substrate. With this configuration, the gate-source voltage Vgs (N4) of the transistor N4 and the gate-source voltages Vgs (N5a) and Vgs (N5b) of the transistors N5a and N5b are set to the same value so that the resistors R1a and It is possible to make the voltages V2a and V2b applied to R1b substantially coincide with the gate-source voltage Vgs (N2) of the transistor N2 (that is, the voltage value set only by the depletion type reference voltage source (N1 and N2)). It becomes.
基本的に、基準電圧生成部X11で生成される基準電圧V1は、その温度特性がフラットである。また、トランジスタN4及びN5のペア性を確保することによって、トランジスタN4及びN5のばらつきは、相対的にキャンセルされている。従って、基準電圧V1を電圧/電流変換することにより、温度特性のフラットな基準電流I2a及びI2bを生成することが可能となる。 Basically, the reference voltage V1 generated by the reference voltage generation unit X11 has a flat temperature characteristic. Further, by ensuring the pairing of the transistors N4 and N5, the variations of the transistors N4 and N5 are relatively canceled. Therefore, by converting the reference voltage V1 into voltage / current, it is possible to generate the reference currents I2a and I2b having flat temperature characteristics.
ところで、デプレッション型トランジスタは、その構造上素子耐圧が低いので、電圧変動の大きい場所や高電圧の印加される場所には本来使用しにくい素子である。そこで、基準電圧生成部X11は、ソースがトランジスタN1のドレインに接続されて、ドレインが接地端に接続されて、ゲートが基準電圧V1の印加端に接続されたトランジスタP1を有する構成とされている。なお、トランジスタP1としては、高耐圧(例えば60V耐圧)のPDMOSFETを用いればよい。 By the way, a depletion type transistor is an element that is inherently difficult to use in a place where voltage fluctuation is large or a place where a high voltage is applied because the device breakdown voltage is low due to its structure. Therefore, the reference voltage generation unit X11 includes a transistor P1 having a source connected to the drain of the transistor N1, a drain connected to the ground terminal, and a gate connected to the application terminal of the reference voltage V1. . As the transistor P1, a PDMOSFET having a high withstand voltage (for example, 60V withstand voltage) may be used.
このような構成とすることにより、トランジスタN1のドレイン端子電圧V3(ないしは、B/L[Buried Layer]のコンタクト端子電圧)は、図7で示したように、最大でも基準電圧V1からトランジスタP1のゲート・ソース間電圧Vgs(P1)の分だけ高い電圧(=V1+Vgs(P1))までしか上がらない。従って、トランジスタP1を挿入することにより、トランジスタN1のドレイン端子電圧V3(ないしは、B/Lのコンタクト端子電圧)を素子耐圧以下にクランプすることが可能となる。 By adopting such a configuration, the drain terminal voltage V3 (or the contact terminal voltage of B / L [Buried Layer]) of the transistor N1 is at most from the reference voltage V1 to the transistor P1 as shown in FIG. The voltage rises only to a higher voltage (= V1 + Vgs (P1)) by the gate-source voltage Vgs (P1). Therefore, by inserting the transistor P1, it becomes possible to clamp the drain terminal voltage V3 (or B / L contact terminal voltage) of the transistor N1 below the element breakdown voltage.
また、先にも述べた通り、電源電圧VCCの印加端とトランジスタN1のドレインとの間には、複数のデプレッション型トランジスタN3a〜N3eが直列接続されている。そこで、トランジスタP1のソースは、電源電圧VCCの印加端ではなく、トランジスタN3eのソースとトランジスタN1のドレインとの接続ノードに接続されている。このような構成とすることにより、トランジスタP1に流れる電流を制限することが可能となる。 As described above, a plurality of depletion type transistors N3a to N3e are connected in series between the application terminal of the power supply voltage VCC and the drain of the transistor N1. Therefore, the source of the transistor P1 is connected to the connection node between the source of the transistor N3e and the drain of the transistor N1, not the application terminal of the power supply voltage VCC. With such a configuration, it is possible to limit the current flowing through the transistor P1.
また、電圧/電流変換部X12は、ゲートがトランジスタN1のドレインに接続され、ソースがトランジスタN5aのドレインに接続されたトランジスタN6を含む。なお、トランジスタN6としては、高耐圧(例えば60V耐圧)のNDMOSFETを用いればよい。このような構成とすることにより、トランジスタN5aのドレイン端子電圧V4は、電源電圧VCCに依らず、トランジスタN1のドレイン端子電圧V3からトランジスタN6のゲート・ソース間電圧Vgs(N6)だけ低い電圧(=V3−Vgs(N6))にプリレギュレートされる。 The voltage / current converter X12 includes a transistor N6 having a gate connected to the drain of the transistor N1 and a source connected to the drain of the transistor N5a. As the transistor N6, a high breakdown voltage (for example, 60V breakdown voltage) NDMOSFET may be used. With this configuration, the drain terminal voltage V4 of the transistor N5a is lower than the drain terminal voltage V3 of the transistor N1 by the gate-source voltage Vgs (N6) of the transistor N6, regardless of the power supply voltage VCC (= V3-Vgs (N6)).
<内部電源電圧生成回路>
内部電源電圧生成回路X20において、トランジスタP2及びP3は、電源電圧VCCの供給を受けて基準電流I2aに応じたミラー電流I3を生成するカレントミラーを形成する。ミラー電流I3は、ツェナダイオードZD1を介して接地端に流し込まれる。ツェナダイオードZD1のカソード電圧V5は、トランジスタN7のゲートに供給される。従って、トランジスタN7のソースには、ツェナダイオードZD1のカソード電圧V5からトランジスタN7のゲート・ソース間電圧Vgs(N7)だけ低い内部電源電圧Vreg(=V5−Vgs(N7))が現れる。なお、トランジスタP2及びP3、並びに、トランジスタN7としては、高耐圧(例えば60V耐圧)のPDMOSFET及びNDMOSFETを用いればよい。
<Internal power supply voltage generation circuit>
In the internal power supply voltage generation circuit X20, the transistors P2 and P3 form a current mirror that receives the supply of the power supply voltage VCC and generates a mirror current I3 corresponding to the reference current I2a. The mirror current I3 flows into the ground terminal via the Zener diode ZD1. The cathode voltage V5 of the Zener diode ZD1 is supplied to the gate of the transistor N7. Therefore, an internal power supply voltage Vreg (= V5−Vgs (N7)) lower than the cathode voltage V5 of the Zener diode ZD1 by the gate-source voltage Vgs (N7) of the transistor N7 appears at the source of the transistor N7. Note that as the transistors P2 and P3 and the transistor N7, PDMOSFET and NDMOSFET having a high withstand voltage (for example, 60V withstand voltage) may be used.
<参照電圧生成回路>
参照電圧生成回路Y10において、トランジスタN8及びN9は、デプレッション型のトランジスタN8を用いて電圧VC(=参照電圧Vref)を生成する参照電圧生成部Y11(いわゆるデプレッション型基準電圧源)に相当する。バッファBUFは、電圧VCを参照電圧Vrefとして出力する。
<Reference voltage generation circuit>
In the reference voltage generation circuit Y10, the transistors N8 and N9 correspond to a reference voltage generation unit Y11 (so-called depletion type reference voltage source) that generates a voltage VC (= reference voltage Vref) using a depletion type transistor N8. The buffer BUF outputs the voltage VC as the reference voltage Vref.
参照電圧生成部Y11で消費される電流I4は、内部電源電圧Vregに依存することなく非常に小さい電流値(0.1μA程度)にバイアスされており、低消費電流化には好適である。しかしながら、電流I4が小さいということは、LDOレギュレータIC100の動作時において、参照電圧生成部Y11が非常に高いインピーダンス成分となることを意味している。言い換えれば、LDOレギュレータIC100の起動時において、参照電圧生成部Y11に十分な電流I4が流れ始めるまでの時間(参照電圧Vrefの起動時間)が長いということを意味する。特に、LDOレギュレータIC100が低温状態下で使用される場合には、電流I4がさらに小さくなるので、参照電圧Vrefの起動には、より長時間を要することになる。
The current I4 consumed by the reference voltage generation unit Y11 is biased to a very small current value (about 0.1 μA) without depending on the internal power supply voltage Vreg, and is suitable for low current consumption. However, the small current I4 means that the reference voltage generation unit Y11 becomes a very high impedance component during the operation of the LDO regulator IC100. In other words, when the
<プリチャージ回路>
そこで、参照電圧生成ブロック102は、内部電源電圧Vregの供給を受けてLDOレギュレータIC100の起動時に参照電圧Vrefのプリチャージ(起動補助)を行うプリチャージ回路Y20を含む。
<Precharge circuit>
Therefore, the reference
プリチャージ回路Y20において、トランジスタP4及びP5は、内部電源電圧Vregの供給を受けて基準電流I2bに応じたミラー電流I5を生成するカレントミラーを形成する。ミラー電流I5は、トランジスタP6を介して接地端に流し込まれる。トランジスタP6のソースには、トランジスタP6のゲートに印加されるバイアス電圧V2aからトランジスタP6のゲート・ソース間電圧Vgs(P6)だけ高い電圧VA(=V2a+Vgs(P6))が現れる。電圧VAは、トランジスタN10のゲートに供給される。従って、トランジスタN10のソースには、電圧VAよりもトランジスタN10のゲート・ソース間電圧Vgs(N10)だけ低い電圧VB(=VA−Vgs(N10)=V2a+Vgs(P6)−Vgs(N10))が現れる。従って、トランジスタP6及びN10のゲート・ソース間電圧Vgs(P6)及びVgs(N10)を揃えると共に、半導体基板上におけるトランジスタP6及びN10のペア性を確保しておけば、電圧VBはバイアス電圧V2aとほぼ一致する。すなわち、トランジスタP6及びN10は、いわゆる一石バッファとして、バイアス電圧V2aを参照電圧生成回路Y10に伝達する。なお、トランジスタP6及びN10としては、電界効果トランジスタに代えてバイポーラトランジスタを用いても構わない。 In the precharge circuit Y20, the transistors P4 and P5 form a current mirror that receives the supply of the internal power supply voltage Vreg and generates a mirror current I5 corresponding to the reference current I2b. The mirror current I5 flows into the ground terminal via the transistor P6. A voltage VA (= V2a + Vgs (P6)) higher than the bias voltage V2a applied to the gate of the transistor P6 by the gate-source voltage Vgs (P6) of the transistor P6 appears at the source of the transistor P6. The voltage VA is supplied to the gate of the transistor N10. Therefore, a voltage VB (= VA−Vgs (N10) = V2a + Vgs (P6) −Vgs (N10)) lower than the voltage VA by the gate-source voltage Vgs (N10) of the voltage VA appears at the source of the transistor N10. . Therefore, if the gate-source voltages Vgs (P6) and Vgs (N10) of the transistors P6 and N10 are made uniform and the pair characteristics of the transistors P6 and N10 on the semiconductor substrate are ensured, the voltage VB is equal to the bias voltage V2a. Almost matches. That is, the transistors P6 and N10 transmit the bias voltage V2a to the reference voltage generation circuit Y10 as a so-called monolithic buffer. As the transistors P6 and N10, bipolar transistors may be used instead of the field effect transistors.
LDOレギュレータIC100の起動時には、参照電圧生成回路Y10よりも先に、プリチャージ回路Y20のカレントミラー(P4及びP5)が動作を開始し、それに次いで一石バッファ(P6及びN10)が動作を開始する。トランジスタP6のゲートには、LDOレギュレータIC100に含まれる回路ブロックのうちで最も早く起動する内部電源電圧生成ブロック101からバイアス電圧V2aが印加される。先にも述べたように、このバイアス電圧V2aは、一石バッファ(P6及びN10)を介して参照電圧生成回路Y10(より具体的には電圧VCの印加端)に伝達される。
When the
バッファBUFの入力段は、Nチャネル型電界効果トランジスタで形成されている。この場合、バイアス電圧V2aは、電圧VC(延いては参照電圧Vref)の最終的な目標値よりも低く設定しておくとよい。このような設定を行うことにより、参照電圧生成回路Y10の起動中(V2a>VC)には、バイアス電圧V2aを用いて参照電圧Vrefのプリチャージ(起動補助)が行われる一方、参照電圧生成回路Y10の起動完了後(V2a<VC)には、バイアス電圧V2aよりも電圧VCが優先となり、バッファBUFは電圧VCを参照電圧Vrefとして出力するようになる。従って、LDOレギュレータIC100の起動時にのみ、プリチャージ回路Y20を用いて参照電圧Vrefのプリチャージ(起動補助)を適切に行うことが可能となる。
The input stage of the buffer BUF is formed of an N-channel field effect transistor. In this case, the bias voltage V2a is preferably set lower than the final target value of the voltage VC (and thus the reference voltage Vref). By performing such setting, the reference voltage Vref is precharged (startup assistance) using the bias voltage V2a while the reference voltage generation circuit Y10 is activated (V2a> VC), while the reference voltage generation circuit After the start of Y10 (V2a <VC), the voltage VC has priority over the bias voltage V2a, and the buffer BUF outputs the voltage VC as the reference voltage Vref. Therefore, only when the
<その他の変形例>
なお、本明細書中に開示されている種々の技術的特徴のうち、第1の技術的特徴(出力トランジスタのリーク電流抑制と低消費電流化とのトレードオフを解消するための技術)については、車載用LDOレギュレータICのみならず、出力トランジスタを用いる電源装置全般(民生用スイッチングレギュレータICなど)にも適用することが可能である。
<Other variations>
Of the various technical features disclosed in this specification, the first technical feature (technology for eliminating the trade-off between suppressing leakage current of the output transistor and reducing current consumption) The present invention can be applied not only to in-vehicle LDO regulator ICs but also to power supply devices using output transistors in general (such as consumer switching regulator ICs).
また、本明細書中に開示されている種々の技術的特徴のうち、第2の技術的特徴(基準電流生成回路の小型化と低消費電流化とのトレードオフを解消するための技術)については、車載用LDOレギュレータICに搭載される基準電流生成回路のみならず、他の用途に供される基準電流生成回路全般に適用することが可能である。 Of the various technical features disclosed in this specification, the second technical feature (technology for eliminating the trade-off between the reduction in the size of the reference current generation circuit and the reduction in current consumption) Can be applied not only to a reference current generating circuit mounted on an in-vehicle LDO regulator IC but also to a general reference current generating circuit used for other purposes.
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 The configuration of the present invention can be variously modified within the scope of the present invention in addition to the above embodiment. That is, the above-described embodiment is an example in all respects and should not be considered as limiting, and the technical scope of the present invention is not the description of the above-described embodiment, but the claims. It should be understood that all modifications that come within the meaning and range of equivalents of the claims are included.
本発明は、例えば、車載用LDOレギュレータICの付加価値を高めるための技術として利用することが可能である。 The present invention can be used, for example, as a technique for increasing the added value of an in-vehicle LDO regulator IC.
100 電源装置(LDOレギュレータIC)
101 内部電源電圧生成ブロック
102 参照電圧生成ブロック
103 エラーアンプ
104 ドライバ
105 Pチャネル型MOS電界効果トランジスタ(E)
106〜108 抵抗
109 温度保護回路
110 過電流保護回路
111 ダイオード
E1 直流電圧源(バッテリ)
C1、C2 キャパシタ
D1 ツェナダイオード(またはショットキーバリアダイオード)
D2 ダイオード
Z1 負荷
X10 基準電流生成回路
X11 基準電圧生成部
X12 電圧/電流変換部
X20 内部電源電圧生成回路
Y10 参照電圧生成回路
Y11 参照電圧生成部
Y20 プリチャージ回路
Md1〜Md6 Nチャネル型MOS電界効果トランジスタ(D)
M1、M2 Nチャネル型MOS電界効果トランジスタ(E)
N1、N3a〜N3e、N8 Nチャネル型MOS電界効果トランジスタ(D)
N2、N4〜N7、N9、N10 Nチャネル型MOS電界効果トランジスタ(E)
P1〜P6 Pチャネル型MOS電界効果トランジスタ(E)
R1a、R1b 抵抗
ZD1 ツェナダイオード
BUF バッファ
100 Power supply (LDO regulator IC)
101 Internal power supply
106 to 108
C1, C2 Capacitor D1 Zener diode (or Schottky barrier diode)
D2 Diode Z1 Load X10 Reference current generation circuit X11 Reference voltage generation unit X12 Voltage / current conversion unit X20 Internal power supply voltage generation circuit Y10 Reference voltage generation circuit Y11 Reference voltage generation unit Y20 Precharge circuit Md1 to Md6 N-channel MOS field effect transistor (D)
M1, M2 N-channel MOS field effect transistor (E)
N1, N3a to N3e, N8 N-channel MOS field effect transistor (D)
N2, N4 to N7, N9, N10 N-channel MOS field effect transistor (E)
P1-P6 P-channel MOS field effect transistors (E)
R1a, R1b resistance ZD1 Zener diode BUF buffer
Claims (3)
前記出力トランジスタを用いて電源電圧から出力電圧を生成する電源回路と、
デプレッション型トランジスタを用いて前記出力トランジスタのリーク電流を吸収するリーク電流吸収回路と、
を有し、
前記リーク電流吸収経路は、
ドレインが前記出力電圧の印加端に接続されてゲートとソースが互いに接続された少なくとも一つのデプレッション型トランジスタと、
ゲートとドレインが前記デプレッション型トランジスタのソースに接続されてソースが接地端に接続されたエンハンスメント型トランジスタと、
を含むことを特徴とする電源装置。 An output transistor;
A power supply circuit that generates an output voltage from a power supply voltage using the output transistor;
A leakage current absorption circuit that absorbs the leakage current of the output transistor using a depletion type transistor;
I have a,
The leakage current absorption path is
At least one depletion type transistor having a drain connected to the output voltage application terminal and a gate and a source connected to each other;
An enhancement type transistor having a gate and a drain connected to a source of the depletion type transistor and a source connected to a ground terminal;
A power supply device comprising:
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