JP5840546B2

JP5840546B2 - ストレージデバイスにおける制御されたウェッジスペーシングのためのシステム及び方法

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Publication number: JP5840546B2
Application number: JP2012068651A
Authority: JP
Inventors: ピー．グランドヴィグジェフリー
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 2011-09-23
Filing date: 2012-03-26
Publication date: 2016-01-06
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Description

本発明は、ストレージ媒体にデータを格納し、ストレージ媒体からのデータにアクセスするシステム及び方法に関する。

通常のストレージデバイスは情報を格納する磁気ストレージ媒体を備え、該情報は該ストレージ媒体上で磁気的に表される。磁気的に表された情報を感知し、該磁気的に表された情報に対応する電気信号を提供するヘッドがストレージ媒体に対して配置される。ストレージ媒体に元々書き込まれた情報を復元するために、この電気信号は、最終的に１つ又は複数のデータ検出プロセスを実行するデータ検出回路に渡される。ストレージ媒体上に維持される情報は通常、ユーザーデータ及び同期データの双方を含む。ユーザーデータはランダムなパターンとみなすことができる一方、同期データは概して、ストレージ媒体上のデータの位相を同期させ、ストレージ媒体から取り出されたデータに適用される適切な利得を設定するのに用いることができる規定のパターンである。データ転送システムは多くの場合に、同期データが点在するユーザーデータのランダム領域とみなすことができるものを転送する類似したデータ転送手法を用いる。ここでも、同期データは概して、ストレージ媒体上のデータの位相を同期させ、ストレージ媒体から取り出されたデータに適用される適切な利得を設定するのに用いることができる規定のパターンである。同期データに同期させるのに位相ロックループを利用するのが一般的である。そのような手法は概して効率的であるが、適切に処理するのに十分な長さのパターンを必要とする可能性がある。そのようなパターン長はストレージ媒体上の空間を浪費し、かつ／又は送信帯域幅を低減する。

このため、少なくとも上記の理由で、当該技術分野においてデータ処理のための進化したシステム及び方法が必要とされている。

本発明の様々な実施の形態が、第１のクロック乗算器回路、第２のクロック乗算器回路、モジュラス累算器回路、及びデータクロック位相制御回路を備えるクロック生成システムを提供する。第１のクロック乗算器回路は、基準クロックを第１の乗数と乗算して第１のドメインクロックをもたらすように動作可能であり、第２のクロック乗算器回路は、該基準クロックを第２の乗数と乗算して第２のドメインクロックをもたらすように動作可能である。モジュラス累算器回路は、該第２のドメインクロックのエッジがトリガー信号からオフセットしている該第２のドメインクロックの端数量を示す値をもたらすように動作可能である。データクロック位相制御回路は、第２のドメインクロックを、端数量に対応する位相量だけ位相シフトするように動作可能である。上述した実施の形態のいくつかの例では、システムはストレージデバイスの一部として実装される。いくつかの場合、そのようなストレージデバイスはハードディスクドライブである。上述した実施の形態の１つ又は複数の例では、システムは集積回路として実装される。

上述した実施の形態のいくつかの例では、システムは、サーボウェッジ及びユーザーデータ領域を含むストレージ媒体を更に備える。そのような場合、第１のドメインクロックはサーボウェッジ内のデータの周波数に対応し、第２のドメインクロックはユーザーデータ領域内のデータの周波数に対応する。いくつかの場合、サーボウェッジはセクターアドレスマークを含み、トリガー信号はセクターアドレスマークの特定に少なくとも部分的に基づいてアサートされる。

上述した実施の形態のいくつかの例では、トリガー信号は第１のドメインクロックに同期してアサートされる。上述した実施の形態のいくつかの例では、本システムは、丸め及びスケーリング回路を更に備える。丸め及びスケーリング回路は、端数量を示す値を、データクロック位相制御回路によって実施可能なステップサイズに合わせるように変更し、端数量に対応する位相量をもたらすように動作可能である。上述した実施の形態の様々な例では、位相量は第１の位相量であり、データクロック位相制御回路は、第２のドメインクロックを第２の位相量だけ位相シフトし、続いて第２のドメインクロックを第３の位相量だけ位相シフトするように動作可能である。第２の位相量及び第３の位相量を結合すると第１の位相量がもたらされる。

本発明の他の実施の形態は、マルチドメインクロックを生成する方法であって、トリガー信号を受信すること、トリガー信号に少なくとも部分的に基づき、期待カウントと実際のカウントとの間の差に基づいて周波数誤差を計算すること、基準クロックを、第１の乗数及び周波数誤差から導出された誤差率と乗算することであって、第１のドメインクロックをもたらす、乗算すること、基準クロックを第２の乗数及び誤差率と乗算することであって、第２のドメインクロックをもたらす、乗算すること、第２のドメインクロックのエッジがトリガー信号からオフセットしている該第２のドメインクロックの端数量を求めること、並びに第２のドメインクロックを、端数量に対応する位相量だけ位相シフトすること、を含む、マルチドメインクロックを生成する方法を提供する。

上述した実施の形態のいくつかの例では、本方法は、ストレージ媒体からのデータにアクセスすることを更に含む。そのような場合、ストレージ媒体はサーボウェッジ及びユーザーデータ領域を含み、第１のドメインクロックはサーボウェッジ内のデータの周波数に対応し、第２のドメインクロックはユーザーデータ領域内のデータの周波数に対応する。トリガー信号はサーボウェッジからアクセスされたデータに基づいて受信される。いくつかの場合、サーボウェッジはセクターアドレスマークを含み、トリガー信号は、セクターアドレスマークの特定に少なくとも部分的に基づいてアサートされる。特定の場合、トリガー信号は、第１のドメインクロックに同期して受信される。

上述した実施の形態のいくつかの例では、本方法は、端数量を、位相シフトを適用するデータクロック位相制御回路によって実施可能なステップサイズに合わせるように変更することであって、端数量に対応する位相量をもたらす、変更すること、を更に含む。様々な場合において、位相量は第１の位相量であり、位相シフトを実行するデータクロック位相制御回路は、第２のドメインクロックを第２の位相量だけ位相シフトし、続いて第２のドメインクロックを第３の位相量だけ位相シフトするように動作可能である。第２の位相量及び第３の位相量を結合すると第１の位相量がもたらされる。

本発明の更に他の実施の形態は、サーボウェッジ及びユーザーデータ領域を含むストレージ媒体と、該ストレージ媒体に対して配置され、該ストレージ媒体からの情報を感知するように動作可能な読取りヘッドと、読み取りチャネル回路と備えるデータストレージデバイスを提供する。読取りチャネル回路は、第１のクロック乗算器回路と、第２のクロック乗算器回路と、モジュラス累算器回路と、データクロック位相制御回路とを備える。第１のクロック乗算器回路は、基準クロックを第１の乗数と乗算して第１のドメインクロックをもたらすように動作可能である。第１のドメインクロックはサーボウェッジからの情報の周波数に対応する。第２のクロック乗算器回路は、基準クロックを第２の乗数と乗算して第２のドメインクロックをもたらすように動作可能である。第２のドメインクロックはユーザーデータ領域からの情報の周波数に対応する。モジュラス累算器回路は、第２のドメインクロックのエッジがトリガー信号からオフセットしている該第２のドメインクロックの端数量を示す値をもたらすように動作可能である。データクロック位相制御回路は、第２のドメインクロックを、端数量に対応する位相量だけ位相シフトするように動作可能である。

この概要は、本発明のいくつかの実施の形態の概略のみを提供するものである。本発明の多くの他の目的、特徴、利点、及び他の実施の形態は、以下の詳細な説明、添付の特許請求の範囲、及び添付の図面からより完全に明らかとなるであろう。

図面を参照することにより、本発明の様々な実施の形態の更なる理解を実現することができ、これらの実施の形態については明細書の残りの部分で説明する。図面において、同様の参照符号がいくつかの図面の全てにわたって類似の構成要素を指すのに用いられる。いくつかの例では、下付き文字からなるサブラベルが、複数の類似の構成要素のうちの１つを表すように参照符号に関連付けられる。存在するサブレベルを指定することなく参照符号が参照されるとき、そのような複数の類似の構成要素全てを指すことが意図される。

既存のストレージ媒体を格納された情報とともに示す図である。既存のストレージ媒体を格納された情報とともに示す図である。既存のストレージ媒体を格納された情報とともに示す図である。本発明のいくつかの実施形態による、端数データウェッジスペーシング回路部（fractional data wedge spacing circuitry）を有する読取りチャネル回路を備えるストレージデバイスを示す図である。本発明の様々な実施形態による端数データウェッジスペーシング回路を示す図である。図３の端数データウェッジスペーシング回路の動作例を示すタイミング図である。本発明のいくつかの実施形態による端数データウェッジスペーシングの方法を示す流れ図である。

図１
１０２ preamble プリアンブル
１０４ Encoded Servo Address Mark 符号化サーボアドレスマーク
１０６ Encoded Gray Data 符号化グレイデータ
１０８ Burst Demodulation Field バースト復調フィールド
Servo AddressMark(SAM) サーボアドレスマーク（ＳＡＭ）
User GrayData ユーザーグレイデータ

図１ｂ
DifferentSectors 様々なセクター
DifferentTracks 様々なトラック
Prior Art 従来技術

図１ｃ
Prior Art 従来技術

図２
２８１ Write Data 書込みデータ
２８３ Read Data 読取りデータ
２８５ Interface Controller インターフェースコントローラー
２８７ Read Channel Including Fractional Data Wedge Spacing Circuitry 端数データウェッジスペーシング回路部を備える読取りチャネル回路
２８９ Hard Disk Controller Circuit ハードディスクコントローラー回路
２９１ Preamp 前置増幅器
２９３ Read/Write Head 読取り／書込みヘッド
２９５ Disk Platter ディスクプラッター
２９７ Spindle Motor スピンドルモーター
２９９ Motor Controller モーターコントローラー

図３
３０３ Expected SAM to SAM Count ＳＡＭ間期待カウント
３０４ Data to Servo Clock Ratio データ対サーボクロック比
３１１ Counter Circuit カウンター回路
３１３ Servo Clock サーボクロック
３２１ Register Circuit レジスター回路
３４０ Comparator Circuit 比較器回路
３５１ Frequency Error 周波数誤差
３５５ Divider Circuit 除算器回路
３５９ Frequency Error Percentage 周波数誤差率
３６１、３８１ Clock Multiplier Circuit クロック乗算器回路
３６３ Ref Clock 基準クロック
３８３ Raw Data Clock 未加工データクロック
３８５ Numerator 分子
３８６ Denominator 分母
３８９ Programmable Modulus Accumulator Circuit プログラム可能なモジュラス累算器回路
３９３ Rounding and Scaling Circuit 丸め及びスケーリング回路
３９７ Data Clock Phase Control Circuit データクロック位相制御回路
３９９ Phase Adjusted Data Clock 位相調整済みデータクロック

図４
３１３ Servo Clock サーボクロック
３１５ SAMFOUND Signal ＳＡＭＦＯＵＮＤ信号
３８３ Raw Data Clock 未加工データクロック

図５
５１０ Compare a Clock Count Output with an Expected SAM to SAM Count toYield a Frequency Error クロックカウント出力をＳＡＭ間期待カウントと比較して周波数誤差をもたらす
５１５ Calculate a Frequency Error Percentage from the Frequency Error 周波数誤差から周波数誤差率を計算する
５２０ Generate Both a Servo Clock and a Raw Data Clock from a ReferenceClock Based Upon the Frequency Error Percentage 周波数誤差率に基づいて基準クロックからサーボクロック及び未加工データクロックの双方を生成する
５４０ Update Modulus Output モジュラス出力を更新する
５４５ Round the Modulus Output to Yield a Modified Output モジュラス出力を丸めて変更された出力をもたらす
５５０ Phase Shift the Raw Data Clock by an Amount Corresponding to the ModifiedOutput to Yield a Phase Adjusted Data Clock 変更された出力に対応する量だけ未加工データクロックを位相シフトして位相調整済みデータクロックをもたらす

本発明の様々な実施形態は、端数データウェッジスペーシング回路部を備えるデータ処理回路を提供する。そのようなデータ処理回路は、ユーザーデータ領域内のデータを処理するのに用いられるクロックを、サーボウェッジ内のデータを処理するのに用いられるクロックでロックする（すなわちディスク媒体の回転速度にロックする）ように動作可能なディスクロッククロック回路部を備えることができる。本明細書で用いられるとき、「サーボデータセクター」又は「サーボウェッジ」というフレーズは、ストレージ媒体の、同期情報を含む領域を意味するように、それらの最も広い意味で用いられる。また、本明細書で用いられるとき、「ユーザーデータ領域」というフレーズは、書き込むか又は読み取ることができる１つ又は複数のサーボウェッジに対して配置された領域を意味するようにその最も広い意味で用いられる。クロックあたり１回の端数位相アライメントが実行され、ユーザーデータ領域内のデータを処理するのに用いられるクロックを、該クロックが少なくとも最初に、サーボウェッジからのデータを処理するのに用いられるクロックと既知の位相関係に配置されるように部分的にオフセットする。言い換えれば、そのような端数位相アライメントによって、サーボデータ領域において用いられるクロック及びユーザーデータ領域において用いられるクロックが異なる周波数で動作するように任意にプログラミングされる場合があるにもかかわらず、サーボクロックドメイン及びユーザーデータクロックドメインの双方において使用可能なクロックが可能になる。いくつかの場合、クロックアーキテクチャは、１つのサーボウェッジをサーボウェッジ間隔に適合させることが所望されるデータクロックの正確な端数の期間の知識を用いて設計される。

図１ａを見ると、例示的なサーボウェッジからの同期情報の例が示され、本明細書において包括的にサーボウェッジ１００と呼ばれる。図示されるように、サーボウェッジ１００は、システムが、書き込まれたサーボデータのタイミング及び利得を回復することを可能にするプリアンブルパターン１０２を含むことができる。当該技術分野において既知であるように、プリアンブル１０２を用いて、サーボウェッジ１００からのデータを処理するのに有用な位相及び周波数においてクロックを生成することができる。通常、プリアンブルパターン１０２には、全てのサーボウェッジについて同じであるサーボアドレスマーク（ＳＡＭ）１０４が続く。そして、ＳＡＭ１０４には符号化サーボグレイデータ１０６が続き、グレイデータ１０６には１つ又は複数のバースト復調フィールド１０８が続く。グレイデータ１０６は、トラック番号／シリンダー情報を表すことができ、磁気ストレージ媒体をトラバースする読取りヘッドの粗い位置決め情報を提供する。バースト復調フィールド１０８は磁気ストレージ媒体をトラバースする読取りヘッドの精密な位置決め情報を提供する。図１ｂを見ると、上述したサーボウェッジ１００が、磁気ストレージ媒体１５０の周囲に放射状パターンで延在する複数のトラック１６０にわたって分散したデータセクター１７０の一部として組み込まれて示されている。セクター１７０は、サーボウェッジ及び介在するユーザーデータ領域の双方を有する。

理想的な場合、読取り／書込みヘッド機構は交互のサーボウェッジ１００及び介在するユーザーデータ領域にわたって個々のトラック１６０をトラバースする。読取り／書込みヘッド機構がサーボウェッジ１００をトラバースするとき、磁気ストレージ媒体１５０に対する読取り／書込みヘッド機構のロケーションの表示を提供するＳＡＭＦＯＵＮＤ信号が生成される。ＳＡＭＦＯＵＮＤ信号が生成されると、最後のＳＡＭＦＯＵＮＤ信号からの時間間隔を用いて、ディスクロッククロックがストレージ媒体１５０上のサーボウェッジ１００の配置に同期されているか否かが判断される。ディスクロッククロックが適切にロックされていない場合、該ディスクロッククロックは、連続するＳＡＭＦＯＵＮＤ信号間の予期されるタイミングと、実際のタイミングとの間の差異により示される誤差量分だけ増減される。このクロック調整は、サーボウェッジ１００ごとに１回実行される。

図１ｃを見ると、破線として示された２つの例示的なトラック１６０ａ、１６０ｅを有するストレージ媒体１９０が示されている。これらのトラックは、ウェッジ１０１ａ、１０１ｂ内に書き込まれたサーボデータによって分離される。これらのウェッジは、例示的なサーボウェッジ１００に関連して上記で検討した同期データに類似した同期データを含む。同期データは、ストレージ媒体１９０上の所望のロケーションの上部の読取り／書込みヘッド機構の制御及び同期に用いられる。図１ａに関連して上記で検討したように、サーボデータは概して、プリアンブルパターン１０２、それに続くセクターアドレスマーク１０４（ＳＡＭ）を含む。セクターアドレスマーク１０４にはグレイコード１０６が続き、グレイコード１０６にはバースト情報１０８が続く。２つのトラック及び２つのウェッジが示されているが、通常それぞれ数百個が所与のストレージ媒体上に含まれることに留意すべきである。また、サーボデータセットはバースト情報の２つ以上のフィールドを有することができることに留意すべきである。またさらに、バースト情報１０８の後に現れる場合がある、例えば反復可能な振れ情報（run-out information）等の異なる情報をサーボフィールドに含めることができることに留意すべきである。ウェッジ１０１ａと１０１ｂとの間にユーザーデータ領域１７１が設けられる。

動作時に、ストレージ媒体１９０が、該ストレージ媒体１９０から情報を感知するセンサー（例えば読取り／書込みヘッド機構（図示せず））に対して回転される。読取り動作において、センサーはウェッジ１００ｂから（すなわちサーボデータ期間中）サーボデータを感知し、続いてウェッジ１０１ｂとウェッジ１０１ａとの間のユーザーデータ領域から（すなわちユーザーデータ期間中）ユーザデータを感知し、次にウェッジ１０１ａからのサーボデータを感知する。書込み動作において、センサーはウェッジ１０１ｂからサーボデータを感知し、次にウェッジ１０１ｂとウェッジ１０１ａとの間のユーザーデータ領域にデータを書き込む。次に、センサーは、ユーザーデータ領域の残りの部分、続いてウェッジ１０１ａからサーボデータを感知するように切り換えられる。

図２を見ると、本発明のいくつかの実施形態による、端数データウェッジスペーシング回路部を有する読取りチャネル回路２８７を備えるストレージシステム２００が示されている。ストレージシステム２００は、例えばハードディスクドライブとすることができる。ストレージシステム２００は、前置増幅器２９１、インターフェースコントローラー２８５、ハードディスクコントローラー２８９、モーターコントローラー２９９、スピンドルモーター２９７、ディスクプラッター２９５、及び読取り／書込みヘッド２９３も備える。インターフェースコントローラー２８５は、ディスクプラッター２９５への／からのデータのアドレス指定及びタイミングを制御する。ディスクプラッター２９５上のデータは、読取り／書込みヘッド機構２９３がディスクプラッター２９５の上方に適切に位置決めされているときに該機構によって検出することができる磁気信号の群からなる。１つの実施形態では、ディスクプラッター２９５は、長手記録方式又は垂直記録方式のいずれかに従って記録される磁気信号を含む。

通常の読取り動作では、読取り／書込みヘッド機構２９３はモーターコントローラー２９９によって、ディスクプラッター２９５上の所望のデータトラックの上方に正確に位置決めされる。モーターコントローラー２９９は、ハードディスクコントローラー２８９の指示の下で読取り／書込みヘッド機構をディスクプラッター２９５上の適切なデータトラックに移動させることによって、ディスクプラッター２９５に対して読取り／書込みヘッド機構２９３を位置決めし、かつスピンドルモーター２９７を駆動する。スピンドルモーター２９７は定められたスピンレート（ＲＰＭ）でディスクプラッター２９５をスピンさせる。読取り／書込みヘッド機構２９３が適切なデータトラックに近接して位置決めされると、ディスクプラッター２９５がスピンドルモーター２９７によって回転するのに応じてディスクプラッター２９５上のデータを表す磁気信号が読取り／書込みヘッド機構２９３によって感知される。感知された磁気信号は、ディスクプラッター２９５上の磁気データを表す連続した微小アナログ信号として与えられる。この微小アナログ信号は、読取り／書込みヘッド機構２９３から、前置増幅器２９１を介して、読取りチャネル回路２８７に転送される。前置増幅器２９１は、ディスクプラッター２９５からアクセスされた微小アナログ信号を増幅するように動作可能である。そして、読取りチャネル回路２８７は受信したアナログ信号を復号及びデジタル化し、ディスクプラッター２９５に元々書き込まれた情報を再生する。このデータは、読取りデータ２８３として受信回路に与えられる。受信情報の復号の一部として、読取りチャネル回路２８７は、複雑度を低減したタイミングループを有するデータ処理回路を用いてデータの検出及び同期プロセスを実行する。そのようなデータ処理回路は、図３に関連して以下で検討されるものに類似した端数データウェッジスペーシング回路部を含むことができかつ／又は図４に関連して以下で検討される方法と整合するように動作することができる。書込み動作は、先行する読取り動作と実質的に反対であり、書き込みデータ２８１が読取りチャネル回路２８７に提供される。次に、このデータは符号化され、ディスクプラッター２９５に書き込まれる。

ストレージシステム２００は、例えばＲＡＩＤ（低価格ディスク冗長アレイ又は独立ディスク冗長アレイ）ベースのストレージシステム等のより大きなストレージシステムに統合することができることに留意すべきである。ストレージシステム２００の様々な機能又はブロックをソフトウェア又はファームウェアのいずれかに実装することができる一方、他の機能又はブロックはハードウェアに実装されることにも留意すべきである。

図３は、本発明の様々な実施形態による端数データウェッジスペーシング回路３００を示している。端数データウェッジスペーシング回路３００は、サーボクロック３１３の各立ち上がりエッジにおいてインクリメントされ、ＳＡＭＦＯＵＮＤ信号３１５がアサートされるたびにリセットされるカウンター回路３１１を備える。上記で提案されるように、ＳＡＭＦＯＵＮＤ信号３１５は、サーボウェッジ１００においてサーボアドレスマーク１０４が特定されるときはいつでもアサートされる。加えて、ＳＡＭＦＯＵＮＤ信号３１５がアサートされるたびに、カウンター回路３１１からのカウント値３１４がレジスター回路３２１に格納される。レジスター回路３２１は、カウント出力３２４としてカウント値３１４を比較器回路３４０に提供する。

ＳＡＭＦＯＵＮＤ信号３１５の連続したアサート間の距離は既知であり、クロックサイクル数として表すことができる。この既知のクロックサイクル数は、ＳＡＭ間期待カウント（expected SAM to SAM count）３０３と呼ばれる。ＳＡＭ間期待カウント３０３は比較器回路３４０に提供され、比較器回路３４０はＳＡＭ間期待カウント３０３とカウント出力３２４との間の差を求め、該差を周波数誤差３５１として提供するように動作可能である。言い換えれば、ＳＡＭ間期待カウント３０３とＳＡＭＦＯＵＮＤ信号３１５の連続アサート間のクロックサイクルの実際の数との間のいかなる差も周波数誤差に起因したものである。

周波数誤差３５１は除算器回路３５５に提供され、該除算器回路３５５は、以下の式に従って周波数誤差３５１をＳＡＭ間期待カウント３０３に対応する数で除算し、周波数誤差率３５９を与える。
周波数誤差率３５９＝周波数誤差３５１／ＳＡＭ間期待カウント３０３
クロック乗算器回路３６１は、以下の式に従って基準クロック３６３と、周波数誤差率３５９に対応する値とを乗算し、サーボクロック３１３を与える。
サーボクロック３１３＝サーボクロック乗数＊［基準クロック３６３＊（１＋周波数誤差率３５９）］
基準クロック３６３は、サーボウェッジからの情報を用いて生成されたクロックと位相及び周波数がアライメントされる。サーボクロック乗数は、サーボクロック３１３をもたらす基準クロック３６３の周波数の規定の倍数である。いくつかの場合、サーボクロック乗数はプログラムを通じて可変とすることもできるし、固定とすることもできる。例えば、サーボクロック３１３について１．０２ＧＨｚクロックが所望され、基準クロック３６３が３０ＭＨｚクロックである場合、サーボクロック乗数は３４（すなわち１．０２ＧＨｚ／３０ＭＨｚ）である。サーボクロック乗数は整数値である必要はなく、小数成分も同様に含むことができることに留意すべきである。小数値が含まれる場合、クロック乗算器回路３６１内のレジスターのサイズは、小数部を表すビットを収容するように増大される。

クロック乗算器回路３８１は、基準クロック３６３と、周波数誤差率３５９に対応する値と、データ対サーボクロック比３０４とを乗算して未加工データクロック３８３をもたらす。データ対サーボクロック比３０４は連続サーボウェッジ間のデータ領域内のデータの周波数と、サーボデータ領域の情報の周波数との期待される比であり、以下の式によって表される。
データ対サーボクロック比３０４＝データ領域の周波数／サーボデータセクターの周波数
以下の式は未加工データクロック３８３をもたらす。
未加工データクロック３８３＝データクロック乗数＊［基準クロック３６３＊（１＋周波数誤差率３５９）＊データ対サーボクロック比３０４］
サーボクロック３１３及び未加工データクロック３８３は基準クロック３６３から生成されるので、ディスククロックロックが達成される。データクロック乗数は、未加工データクロック３８３をもたらす基準クロック３６３の周波数の規定の倍数である。例えば、未加工データクロック３８３について１．３８ＧＨｚクロックが所望され、基準クロック３６３が３０ＭＨｚクロックである場合、データクロック乗数は４６（すなわち１．３８ＧＨｚ／３０ＭＨｚ）である。データクロック乗数は整数値である必要はなく、小数成分も同様に含むことができることに留意すべきである。小数値が含まれる場合、クロック乗算器回路３８１内のレジスターのサイズは、小数部を表すビットを収容するように増大される。

そのようなディスククロックロッキングは、未加工データクロック３８３の周波数をサーボクロック３１３の周波数に比例した周波数にロックする。特に、連続サーボウェッジ間に延在するユーザーデータ領域がより少ない周波数変動で書き込まれるような内部読取りチャネルクロックとスピニングディスクとの間の周波数関連付け。周波数変動のこの低減によって、ユーザーデータ書込みを管轄するタイミング回復ループ回路が動作しなくてはならない範囲量が低減する。

データウェッジスペーシング回路３００の上述した部分は、サーボウェッジ内の情報の周波数に対応するサーボクロック３１３、及び連続サーボウェッジ間に介在するユーザーデータ領域に格納されたデータの周波数に対応する未加工データクロック３８３を提供する。サーボクロック３１３及び未加工データクロック３８３の双方が同じ基準クロック３６３から導出され、同じ周波数誤差率３５９によって調整される。しかしながら、未加工データクロック３８３及びサーボクロック３１３は、サーボウェッジについて位相ロックが達成されている場合であっても異なる周波数で稼働する可能性があるので、未加工データクロック３８３は、ディスクの或る回転から次の回転へと移る際にサーボクロック３１３にぶつかると、依然として経時的に同相でドリフトする場合がある。以下で説明される端数データウェッジスペーシング回路３００の回路部は、サーボクロック３１３及び未加工データクロック３８３を任意に異なる周波数を有するようにプログラムすることができる場合であっても、それらの２つのクロックの双方のドメインにおいて規定の点における位相ロックを達成するように動作可能である。本発明のいくつかの実施形態では、サーボウェッジあたり１回、未加工データクロック３８３に対し、予測され制御された位相調整が行われる。この位相調整はタイミング回復ループリードバック波形に基づくのではなく、未加工データクロック３８３とサーボクロック３１３との間の周波数比のシステム知識に基づく。

位相調整回路３０１は、位相調整済みデータクロック３９９の第１のエッジがサーボクロック３１３の対応するエッジと位相アライメントされることを保証する。位相調整回路３０１は、端数位相オフセット（すなわちサーボクロック３１３の部分期間）を未加工データクロック３８３に適用し、それによって位相調整済みデータクロック３９９をサーボクロック３１３にアライメントするように動作可能である。未加工データクロック３８３は、クロック乗算器回路３８１によってサーボクロック３１３に周波数整合される（すなわちサーボクロック３１３の周波数に比例する周波数に整合される）ことに留意されたい。このため、位相調整済みデータクロック３９９は、サーボウェッジの終了時及びユーザーデータ領域の開始時に位相及び周波数の双方がアライメントされている。

位相調整回路３０１は、分子値３８５及び分母値３８６を受信するプログラム可能なモジュラス累算器回路３８９を含む。分母値３８６は乗算器回路３６１によって用いられるサーボクロック乗数に等しくなるように設定される。分子値３８５は、以下の式に従って設定される。
分子値３８５＝剰余［距離＊データクロック乗数／サーボクロック乗数］
ここで、距離は１つのサーボウェッジから後続のサーボウェッジまでのサーボクロック３１３の期間数である。

プログラム可能なモジュラス累算器回路３８９は、分母値３８６を法として未加工データクロック３８３の期間数を計算し、モジュラス出力３９１をもたらす。このため、例えば分母値が８で、未加工データクロック３８３の期間数のカウントが９である場合、モジュラス出力は１と１／８である。モジュラス出力３９１はＳＡＭＦＯＵＮＤ３１５がアサートされるごとに更新される。本発明の１つの実施形態では、プログラム可能なモジュラス累算器回路３８９は以下の疑似コードに従って動作する。
仮の値＝古い累算器＋分子値３８５
仮に（ＳＡＭＦＯＵＮＤ３１５がアサートされる）なら
｛
古い累算器＝モジュラス出力３９１；
仮に（仮の値＜分母値３８６）なら
｛
モジュラス出力３９１＝仮の値
｝
その他
｛
モジュラス出力３９１＝仮の値−分母値３８６
｝
｝
上述したサーボクロック乗数及びデータクロック乗数と同様に、分母値３８６は整数値である必要はなく、小数成分も同様に含むことができることに留意されたい。そのような場合、累算器のサイズは小数ビットを収容するように拡張される。

上述した疑似コードにおいて提案したように、モジュラス出力３９１は、ＳＡＭＦＯＵＮＤ信号３１５がアサートされると更新される。モジュラス出力３９１は丸め及びスケーリング回路３９３に提供され、該丸め及びスケーリング回路３９３は、モジュラス出力を、データクロック位相制御回路３９７によって達成可能なステップサイズに丸める。丸め及びスケーリング回路３９３は、変更された出力３９５として変更されたモジュラス出力３９１を与える。データクロック位相制御回路３９７は、変更された出力３９５に対応する未加工データクロック３８３に位相シフトを適用し、位相調整済みデータクロック３９９をもたらす。データクロック位相制御回路３９７は、クロック信号に位相シフトを適用して出力として位相シフトされたクロック信号をもたらすことが可能な当該技術分野において既知の任意の回路とすることができる。本明細書において提供された開示に基づいて、当業者であれば、本発明の様々な実施形態に関連して用いることができる種々の位相シフト回路を認識するであろう。ＳＡＭＦＯＵＮＤ信号３１５がサーボクロック３１３に同期している場合、ＳＡＭＦＯＵＮＤ信号３１５をアサートした後の位相調整済みデータクロック３９９の第１の立ち上がりエッジは、サーボクロック３１３と位相アライメントされている。いくつかの場合、位相アライメントは正確である一方、他の場合、サーボクロック３１３の立ち上がりエッジと位相調整済みデータクロック３９９との間には既知の遅延が存在する。この遅延は、既知であるので補償することができる。他の実施形態では、同じくサーボクロック３１３に同期したＳＡＭＦＯＵＮＤ信号３１５以外のトリガーを用いることができる。いずれの場合も、トリガーのアサート後の位相調整済みデータクロック３９９の初期エッジは、データクロック位相制御信号回路３９７によって強制的にサーボクロック３１３と規定の位相アライメントをされる。

端数データウェッジスペーシング回路３００と類似した回路を用いることにより達成することができる単に１つの利点として、未加工データクロック３８３の位相を制御することが可能であることにより、サーボウェッジ及び介在するデータ領域の相対位置におけるいくらかの不確実性を取り除くことによってフォーマット効率を改善する（ビットのフォーマット量を低減する）ことを可能にすることができる。端数データウェッジスペーシング回路３００に類似した回路を用いることにより達成することができる利点の別の例として、隣接するデータトラックのクロック位相が常に既知であり制御されている場合、シングル記録アプリケーション（shingled recording application）に対する有益性を達成することができる。端数データウェッジスペーシング回路３００に類似した回路を用いることにより達成することができる利点の別の例として、本発明の様々な実施形態を、ビットパターン化された媒体（Bit Patterned Media）に関連して用いることができる。ビットパターン化された媒体では、サーボウェッジ間の端数データ期間を収容する一方で、これらのデータアイランドに対する位相ロックを達成することが必要とされる場合がある。本明細書において提供された開示に基づいて、当業者であれば、上述した利点に加えて、又はそれに代えて、図３に関連して検討した回路に類似した回路を用いることにより達成することができる種々の他の利点を認識するであろう。

端数データウェッジスペーシング回路３００の動作の一例として、サーボクロック乗数は３４であり、データクロック乗数は４６である。クロック乗算器回路３６１及びクロック乗算器回路３８１を用いてサーボクロック３１３の位相及び周波数をロックして、ＳＡＭ間期間あたりのサーボクロック３１３の期間が正確に１０，０００個になる（すなわちＳＡＭ間期待カウントが１０，０００である）ように強制する。このディスクロックは、ユーザーデータ領域のいずれの側においてもサーボウェッジに対する未加工データクロック３８３の位相ドリフトを回避するために間隔を強制する。これを行うために、未加工データクロック３８３はＳＡＭ間期間あたり正確に１３，５２９と１４／３４個の期間（すなわち、１０，０００＊４６／３４＝１３，５２９．４１１８）を有する。

これは、未加工データクロック３８３に対し＋１４／３４倍の位相調整を実行して、ＳＡＭＦＯＵＮＤ信号３１５がアサートされるたびに位相調整済みデータクロック３９９をもたらすことによって達成することができる。位相調整済みデータクロック３９９を用いることによって、読取りチャネル回路の一部として含まれるデータ処理回路はデータビットカウンターを用いることができる。データビットカウンターは、毎１３５２９クロック期間を循環して、前のサーボウェッジに対する現在のデータクロック期間の位置を監視する。

データクロック位相制御回路３９７は通常、２の累乗（すなわち、１、２、４、８、１６、３２、６４、１２８．．．）にアライメントされた分解能を有するように設計される。一例示の実施形態では、データクロック位相制御回路３９７の分解能はＴ／６４である（すなわち、位相調整済みデータクロック３９９は、未加工データクロック３８３の期間の１／６４のインクリメントで調整することができる）。そのような場合、１４／３４倍の位相シフトはｎＴ／６４のインクリメントで表されなくてはならない。この場合、１４／３４倍は２６Ｔ／６４に最も近い。いくつかの場合、サーボウェッジごとの平均に対し行われる必要がある１４／３４Ｔ調整を追跡するように単純なデジタル回路を設計することができ、位相調整済みデータクロック３９９に適用される実際の位相調整量はこの値から丸められることに留意されたい。

複数の連続サーボウェッジによる上述した例に従って、以下の表は、各連続サーボウェッジの終了時に適用される位相オフセットの進行を示している。

Servo Wedge:サーボウェッジ数
Modulus Output：モジュラス出力３９１
Modified Out put:変更された出力３９５
Cumulative Data Clock Phase Adjustment Applied to Phase Adjusted Data Clock 399：位相調整済みデータクロック３９９に適用された累積データクロック位相調整
Wrapped Around：循環

そのような端数ロックを用いることによって、位相調整済みデータクロック３９９及びサーボクロック３１３について位相ロックを達成することができる。このためのコスト

図４を見ると、タイミング図４００が端数データウェッジスペーシング回路３００の一例示の動作を示している。タイミング図４００によれば、未加工データクロック３８３及びサーボクロック３１３は異なる周波数で動作している。セクターアドレスマークが見つかると、ＳＡＭＦＯＵＮＤ信号３１５がアサートされる。サーボクロック３１３のクロックエッジ４１０に同期してＳＡＭＦＯＵＮＤ信号３１５がアサートされると、データクロック位相制御回路３９７は位相調整済みデータクロック３９９を位相量４２０だけ位相シフトする。位相量４２０は変更された出力３９５によって示される量に対応する。

図５を見ると、流れ図５００が本発明のいくつかの実施形態による端数データウェッジスペーシングの方法を示している。流れ図５００によれば、セクターアドレスマークが特定されているか否かが判断される（ブロック５０５）。セクターアドレスマークを特定するための当該技術分野において既知の任意の手法を用いることができる。セクターアドレスマークが特定されている場合（ブロック５０５）、サーボウェッジ間で生じているクロック数を示すクロックカウント出力が、ＳＡＭ間期待カウントと比較され、周波数誤差が求められる（ブロック５１０）。周波数誤差率が、周波数誤差に基づいて計算される（ブロック５１５）。周波数誤差率は、以下の式に従って計算することができる。
周波数誤差率＝周波数誤差３５１／ＳＡＭ間期待カウント
周波数誤差率に基づいて、基準クロックからサーボクロック及び未加工データクロックの双方が生成される（ブロック５２０）。サーボクロックは、以下の式で示すように、基準クロックと、周波数誤差率に対応する値とを乗算することによって生成することができる。
サーボクロック＝サーボクロック乗数＊［基準クロック＊（１＋周波数誤差率）］
基準クロックは、サーボウェッジからの情報を用いて生成されたクロックと位相及び周波数がアライメントされる。サーボクロック乗数は、サーボクロックをもたらす基準クロックの周波数の規定の倍数である。いくつかの場合、サーボクロック乗数はプログラムを通じて可変とすることもできるし、固定とすることもできる。例えば、サーボクロック３１３について１．０２ＧＨｚクロックが所望され、基準クロック３６３が３０ＭＨｚクロックである場合、サーボクロック乗数は３４（すなわち１．０２ＧＨｚ／３０ＭＨｚ）である。サーボクロック乗数は整数値である必要はなく、小数成分も同様に含むことができることに留意すべきである。

未加工データクロックは、基準クロックを、周波数誤差率に対応する値と乗算し、データ対サーボクロック比と乗算することによって生成することができる。データ対サーボクロック比は連続サーボウェッジ間のデータ領域内のデータの周波数と、サーボデータ領域の情報の周波数との期待される比であり、以下の式によって表される。
データ対サーボクロック比＝データ領域の周波数／サーボデータセクターの周波数
以下の式は未加工データクロックをもたらす。
未加工データクロック＝データクロック乗数＊［基準クロック＊（１＋周波数誤差率）＊データ対サーボクロック比］
サーボクロック及び未加工データクロックの双方は基準クロックから生成されるので、ディスククロックロックが達成される。

加えて、モジュラス出力が更新される（ブロック５４０）。モジュラス出力は、未加工データクロックがセクターアドレスマーク信号のアサートからオフセットしている未加工データクロックの期間の端数値を示す。モジュラス出力は、位相シフト回路が収容することができるのと同じステップサイズにするように丸めることができる（ブロック５４５）。丸め値は変更された出力として位相シフト回路に提供される。次に、未加工データクロックは変更された出力に対応する量だけ位相シフトされ、位相調整済みデータクロックがもたらされる（ブロック５５０）。

上記のアプリケーションにおいて検討された様々なブロックは、他の機能とともに集積回路において実施することができることに留意すべきである。そのような集積回路は、所与のブロック、システム、若しくは回路の機能のすべて、又はブロック、システム、若しくは回路のサブセットのみを含むことができる。また、ブロック、システム、又は回路の要素を複数の集積回路にわたって実装することができる。そのような集積回路は、限定ではないが、モノリシック集積回路、フリップチップ集積回路、マルチチップモジュール集積回路、及び／又は混合信号集積回路を含む、当該技術分野において既知の任意のタイプの集積回路とすることができる。本明細書において検討されたブロック、システム、又は回路の様々な機能を、ソフトウェア又はファームウェアのいずれでも実施することができることにも留意すべきである。いくつかのそのような場合、システム、ブロック、又は回路全体を、そのソフトウェア等価物又はファームウェア等価物を用いて実施することができる。他の場合、所与のシステム、ブロック、又は回路の一部分をソフトウェア又はファームウェアに実装することもできる一方、他の部分はハードウェアに実装される。

結論として、本発明はデータ処理のための新規なシステム、デバイス、方法、及び構成を提供する。本発明の１つ又は複数の実施形態の詳細な説明が上記で与えられたが、本発明の趣旨を変えることなく、様々な代替形態、変更形態、及び均等物が当業者には明らかとなろう。したがって、上記の説明は本発明の範囲を限定するものとして解釈されるべきではなく、本発明の範囲は添付の特許請求の範囲によって規定される。

Claims

クロック生成システムであって、
基準クロックに第１の乗数を乗算して第１のドメインクロックを生成するように動作可能な第１のクロック乗算器回路と、
前記基準クロックに第２の乗数を乗算して第２のドメインクロックを生成するように動作可能な第２のクロック乗算器回路と、
前記第２のドメインクロックのエッジがトリガー信号からオフセットしている該第２のドメインクロックの端数量を示す値を生成するように動作可能なモジュラス累算器回路と、
前記第２のドメインクロックを、前記端数量に対応する位相量だけ位相シフトするように動作可能なデータクロック位相制御回路と、
前記端数量を示す値を、前記データクロック位相制御回路によって実施可能なステップサイズに合わせるように変更して、該端数量に対応する位相量を生成するように動作可能な丸め及びスケーリング回路
を備える、クロック生成システム。
サーボウェッジ及びユーザーデータ領域を含むストレージ媒体を更に備え、
前記第１のドメインクロックは前記サーボウェッジ内のデータの周波数に対応し、前記第２のドメインクロックは前記ユーザーデータ領域内のデータの周波数に対応する、請求項１に記載のクロック生成システム。
前記サーボウェッジはセクターアドレスマークを含み、前記トリガー信号は該セクターアドレスマークの特定に少なくとも部分的に基づいてアサートされる、請求項２に記載のクロック生成システム。
前記トリガー信号は、前記第１のドメインクロックに同期してアサートされる、請求項１〜３のいずれかに記載のクロック生成システム。
前記位相量は第１の位相量であり、
前記データクロック位相制御回路は、前記第２のドメインクロックを第２の位相量だけ位相シフトし、その後、該第２のドメインクロックを第３の位相量だけ位相シフトするように動作可能であり、該第２の位相量と該第３の位相量を結合すると該第１の位相量がもたらされる、請求項１〜４のいずれかに記載のクロック生成システム。
前記システムはストレージデバイスの一部として実施される、請求項１〜５のいずれかに記載のクロック生成システム。
前記ストレージデバイスはハードディスクドライブである、請求項６に記載のクロック生成システム。
前記システムは集積回路として実施される、請求項１〜５のいずれかに記載のクロック生成システム。
マルチドメインクロックを生成する方法であって、
トリガー信号を受信するステップと、
前記トリガー信号に少なくとも部分的に基づいて、及び、期待カウントと実際のカウントとの差に基づいて周波数誤差を計算するステップと、
基準クロックに第１の乗数及び前記周波数誤差から得られた誤差率を乗算して、第１のドメインクロックを生成するステップと、
前記基準クロックに第２の乗数及び前記誤差率を乗算して、第２のドメインクロックを生成するステップと、
前記第２のドメインクロックのエッジが前記トリガー信号からオフセットしている該第２のドメインクロックの端数量を求めるステップと、
前記第２のドメインクロックを、前記端数量に対応する位相量だけ位相シフトするステップ
を含み、
前記位相量は第１の位相量であり、前記位相シフトを実行するデータクロック位相制御回路が、前記第２のドメインクロックを第２の位相量だけ位相シフトし、その後、該第２のドメインクロックを第３の位相量だけ位相シフトするように動作可能であり、該第２の位相量と該第３の位相量を結合すると前記第１の位相量がもたらされることからなる、方法。
ストレージ媒体からのデータにアクセスするステップであって、該ストレージ媒体はサーボウェッジ及びユーザーデータ領域を含み、前記第１のドメインクロックは該サーボウェッジ内のデータの周波数に対応し、前記第２のドメインクロックは該ユーザーデータ領域内のデータの周波数に対応することからなる、ステップを更に含み、
前記トリガー信号は前記サーボウェッジからアクセスされたデータに基づいて受信される、請求項９に記載の方法。
前記サーボウェッジはセクターアドレスマークを含み、前記トリガー信号は、該セクターアドレスマークの特定に少なくとも部分的に基づいてアサートされる、請求項１０に記載の方法。
前記トリガー信号は、前記第１のドメインクロックに同期して受信される、請求項９〜１１のいずれかに記載の方法。
前記端数量を、前記位相シフトを用いるデータクロック位相制御回路によって実施可能なステップサイズに合わせるように変更して、該端数量に対応する位相量を生成するステップを更に含む、請求項９〜１２のいずれかに記載の方法。
サーボウェッジ及びユーザーデータ領域を含むストレージ媒体と、
前記ストレージ媒体に対して配置され、該ストレージ媒体からの情報を検出するように動作可能な読取りヘッドと、
読取りチャネル回路
を備えるデータストレージデバイスであって、
前記読取りチャネル回路は、
基準クロックに第１の乗数を乗算して第１のドメインクロックを生成するように動作可能な第１のクロック乗算器回路であって、該第１のドメインクロックは前記サーボウェッジからの情報の周波数に対応する、第１のクロック乗算器回路と、
前記基準クロックに第２の乗数を乗算して第２のドメインクロックを生成するように動作可能な第２のクロック乗算器回路であって、該第２のドメインクロックは前記ユーザーデータ領域からの情報の周波数に対応する、第２のクロック乗算器回路と、
前記第２のドメインクロックのエッジがトリガー信号からオフセットしている該第２のドメインクロックの端数量を示す値を生成するように動作可能なモジュラス累算器回路と、
前記第２のドメインクロックを、前記端数量に対応する第１の位相量だけ位相シフトするように動作可能なデータクロック位相制御回路
を備え、
前記データクロック位相制御回路は、前記第２のドメインクロックを第２の位相量だけ位相シフトし、その後、該第２のドメインクロックを第３の位相量だけ位相シフトするように動作可能であり、該第２の位相量と該第３の位相量を結合すると前記第１の位相量がもたらされることからなる、データストレージデバイス。
前記サーボウェッジはセクターアドレスマークを含み、前記トリガー信号は、該セクターアドレスマークの特定に少なくとも部分的に基づいてアサートされる、請求項１４に記載のストレージデバイス。
前記トリガー信号は、前記第１のドメインクロックに同期してアサートされる、請求項１４または１５に記載のストレージデバイス。
前記端数量を示す値を、前記データクロック位相制御回路によって実施可能なステップサイズに合わせるように変更して、該端数量に対応する位相量を生成するように動作可能な丸め及びスケーリング回路を更に備える、請求項１４〜１６のいずれかに記載のストレージデバイス。
前記ストレージデバイスはハードディスクドライブである、請求項１４〜１７のいずれかに記載のストレージデバイス。