JP5840546B2 - ストレージデバイスにおける制御されたウェッジスペーシングのためのシステム及び方法 - Google Patents
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Description
102 preamble プリアンブル
104 Encoded Servo Address Mark 符号化サーボアドレスマーク
106 Encoded Gray Data 符号化グレイデータ
108 Burst Demodulation Field バースト復調フィールド
Servo AddressMark(SAM) サーボアドレスマーク(SAM)
User GrayData ユーザーグレイデータ
図1b
DifferentSectors 様々なセクター
DifferentTracks 様々なトラック
Prior Art 従来技術
図1c
Prior Art 従来技術
図2
281 Write Data 書込みデータ
283 Read Data 読取りデータ
285 Interface Controller インターフェースコントローラー
287 Read Channel Including Fractional Data Wedge Spacing Circuitry 端数データウェッジスペーシング回路部を備える読取りチャネル回路
289 Hard Disk Controller Circuit ハードディスクコントローラー回路
291 Preamp 前置増幅器
293 Read/Write Head 読取り/書込みヘッド
295 Disk Platter ディスクプラッター
297 Spindle Motor スピンドルモーター
299 Motor Controller モーターコントローラー
図3
303 Expected SAM to SAM Count SAM間期待カウント
304 Data to Servo Clock Ratio データ対サーボクロック比
311 Counter Circuit カウンター回路
313 Servo Clock サーボクロック
321 Register Circuit レジスター回路
340 Comparator Circuit 比較器回路
351 Frequency Error 周波数誤差
355 Divider Circuit 除算器回路
359 Frequency Error Percentage 周波数誤差率
361、381 Clock Multiplier Circuit クロック乗算器回路
363 Ref Clock 基準クロック
383 Raw Data Clock 未加工データクロック
385 Numerator 分子
386 Denominator 分母
389 Programmable Modulus Accumulator Circuit プログラム可能なモジュラス累算器回路
393 Rounding and Scaling Circuit 丸め及びスケーリング回路
397 Data Clock Phase Control Circuit データクロック位相制御回路
399 Phase Adjusted Data Clock 位相調整済みデータクロック
図4
313 Servo Clock サーボクロック
315 SAMFOUND Signal SAMFOUND信号
383 Raw Data Clock 未加工データクロック
図5
510 Compare a Clock Count Output with an Expected SAM to SAM Count toYield a Frequency Error クロックカウント出力をSAM間期待カウントと比較して周波数誤差をもたらす
515 Calculate a Frequency Error Percentage from the Frequency Error 周波数誤差から周波数誤差率を計算する
520 Generate Both a Servo Clock and a Raw Data Clock from a ReferenceClock Based Upon the Frequency Error Percentage 周波数誤差率に基づいて基準クロックからサーボクロック及び未加工データクロックの双方を生成する
540 Update Modulus Output モジュラス出力を更新する
545 Round the Modulus Output to Yield a Modified Output モジュラス出力を丸めて変更された出力をもたらす
550 Phase Shift the Raw Data Clock by an Amount Corresponding to the ModifiedOutput to Yield a Phase Adjusted Data Clock 変更された出力に対応する量だけ未加工データクロックを位相シフトして位相調整済みデータクロックをもたらす
周波数誤差率359=周波数誤差351/SAM間期待カウント303
クロック乗算器回路361は、以下の式に従って基準クロック363と、周波数誤差率359に対応する値とを乗算し、サーボクロック313を与える。
サーボクロック313=サーボクロック乗数*[基準クロック363*(1+周波数誤差率359)]
基準クロック363は、サーボウェッジからの情報を用いて生成されたクロックと位相及び周波数がアライメントされる。サーボクロック乗数は、サーボクロック313をもたらす基準クロック363の周波数の規定の倍数である。いくつかの場合、サーボクロック乗数はプログラムを通じて可変とすることもできるし、固定とすることもできる。例えば、サーボクロック313について1.02GHzクロックが所望され、基準クロック363が30MHzクロックである場合、サーボクロック乗数は34(すなわち1.02GHz/30MHz)である。サーボクロック乗数は整数値である必要はなく、小数成分も同様に含むことができることに留意すべきである。小数値が含まれる場合、クロック乗算器回路361内のレジスターのサイズは、小数部を表すビットを収容するように増大される。
データ対サーボクロック比304=データ領域の周波数/サーボデータセクターの周波数
以下の式は未加工データクロック383をもたらす。
未加工データクロック383=データクロック乗数*[基準クロック363*(1+周波数誤差率359)*データ対サーボクロック比304]
サーボクロック313及び未加工データクロック383は基準クロック363から生成されるので、ディスククロックロックが達成される。データクロック乗数は、未加工データクロック383をもたらす基準クロック363の周波数の規定の倍数である。例えば、未加工データクロック383について1.38GHzクロックが所望され、基準クロック363が30MHzクロックである場合、データクロック乗数は46(すなわち1.38GHz/30MHz)である。データクロック乗数は整数値である必要はなく、小数成分も同様に含むことができることに留意すべきである。小数値が含まれる場合、クロック乗算器回路381内のレジスターのサイズは、小数部を表すビットを収容するように増大される。
分子値385=剰余[距離*データクロック乗数/サーボクロック乗数]
ここで、距離は1つのサーボウェッジから後続のサーボウェッジまでのサーボクロック313の期間数である。
仮の値=古い累算器+分子値385
仮に(SAMFOUND315がアサートされる)なら
{
古い累算器=モジュラス出力391;
仮に(仮の値<分母値386)なら
{
モジュラス出力391=仮の値
}
その他
{
モジュラス出力391=仮の値−分母値386
}
}
上述したサーボクロック乗数及びデータクロック乗数と同様に、分母値386は整数値である必要はなく、小数成分も同様に含むことができることに留意されたい。そのような場合、累算器のサイズは小数ビットを収容するように拡張される。
Modulus Output:モジュラス出力391
Modified Out put:変更された出力395
Cumulative Data Clock Phase Adjustment Applied to Phase Adjusted Data Clock 399:位相調整済みデータクロック399に適用された累積データクロック位相調整
Wrapped Around:循環
周波数誤差率=周波数誤差351/SAM間期待カウント
周波数誤差率に基づいて、基準クロックからサーボクロック及び未加工データクロックの双方が生成される(ブロック520)。サーボクロックは、以下の式で示すように、基準クロックと、周波数誤差率に対応する値とを乗算することによって生成することができる。
サーボクロック=サーボクロック乗数*[基準クロック*(1+周波数誤差率)]
基準クロックは、サーボウェッジからの情報を用いて生成されたクロックと位相及び周波数がアライメントされる。サーボクロック乗数は、サーボクロックをもたらす基準クロックの周波数の規定の倍数である。いくつかの場合、サーボクロック乗数はプログラムを通じて可変とすることもできるし、固定とすることもできる。例えば、サーボクロック313について1.02GHzクロックが所望され、基準クロック363が30MHzクロックである場合、サーボクロック乗数は34(すなわち1.02GHz/30MHz)である。サーボクロック乗数は整数値である必要はなく、小数成分も同様に含むことができることに留意すべきである。
データ対サーボクロック比=データ領域の周波数/サーボデータセクターの周波数
以下の式は未加工データクロックをもたらす。
未加工データクロック=データクロック乗数*[基準クロック*(1+周波数誤差率)*データ対サーボクロック比]
サーボクロック及び未加工データクロックの双方は基準クロックから生成されるので、ディスククロックロックが達成される。
Claims (18)
- クロック生成システムであって、
基準クロックに第1の乗数を乗算して第1のドメインクロックを生成するように動作可能な第1のクロック乗算器回路と、
前記基準クロックに第2の乗数を乗算して第2のドメインクロックを生成するように動作可能な第2のクロック乗算器回路と、
前記第2のドメインクロックのエッジがトリガー信号からオフセットしている該第2のドメインクロックの端数量を示す値を生成するように動作可能なモジュラス累算器回路と、
前記第2のドメインクロックを、前記端数量に対応する位相量だけ位相シフトするように動作可能なデータクロック位相制御回路と、
前記端数量を示す値を、前記データクロック位相制御回路によって実施可能なステップサイズに合わせるように変更して、該端数量に対応する位相量を生成するように動作可能な丸め及びスケーリング回路
を備える、クロック生成システム。 - サーボウェッジ及びユーザーデータ領域を含むストレージ媒体を更に備え、
前記第1のドメインクロックは前記サーボウェッジ内のデータの周波数に対応し、前記第2のドメインクロックは前記ユーザーデータ領域内のデータの周波数に対応する、請求項1に記載のクロック生成システム。 - 前記サーボウェッジはセクターアドレスマークを含み、前記トリガー信号は該セクターアドレスマークの特定に少なくとも部分的に基づいてアサートされる、請求項2に記載のクロック生成システム。
- 前記トリガー信号は、前記第1のドメインクロックに同期してアサートされる、請求項1〜3のいずれかに記載のクロック生成システム。
- 前記位相量は第1の位相量であり、
前記データクロック位相制御回路は、前記第2のドメインクロックを第2の位相量だけ位相シフトし、その後、該第2のドメインクロックを第3の位相量だけ位相シフトするように動作可能であり、該第2の位相量と該第3の位相量を結合すると該第1の位相量がもたらされる、請求項1〜4のいずれかに記載のクロック生成システム。 - 前記システムはストレージデバイスの一部として実施される、請求項1〜5のいずれかに記載のクロック生成システム。
- 前記ストレージデバイスはハードディスクドライブである、請求項6に記載のクロック生成システム。
- 前記システムは集積回路として実施される、請求項1〜5のいずれかに記載のクロック生成システム。
- マルチドメインクロックを生成する方法であって、
トリガー信号を受信するステップと、
前記トリガー信号に少なくとも部分的に基づいて、及び、期待カウントと実際のカウントとの差に基づいて周波数誤差を計算するステップと、
基準クロックに第1の乗数及び前記周波数誤差から得られた誤差率を乗算して、第1のドメインクロックを生成するステップと、
前記基準クロックに第2の乗数及び前記誤差率を乗算して、第2のドメインクロックを生成するステップと、
前記第2のドメインクロックのエッジが前記トリガー信号からオフセットしている該第2のドメインクロックの端数量を求めるステップと、
前記第2のドメインクロックを、前記端数量に対応する位相量だけ位相シフトするステップ
を含み、
前記位相量は第1の位相量であり、前記位相シフトを実行するデータクロック位相制御回路が、前記第2のドメインクロックを第2の位相量だけ位相シフトし、その後、該第2のドメインクロックを第3の位相量だけ位相シフトするように動作可能であり、該第2の位相量と該第3の位相量を結合すると前記第1の位相量がもたらされることからなる、方法。 - ストレージ媒体からのデータにアクセスするステップであって、該ストレージ媒体はサーボウェッジ及びユーザーデータ領域を含み、前記第1のドメインクロックは該サーボウェッジ内のデータの周波数に対応し、前記第2のドメインクロックは該ユーザーデータ領域内のデータの周波数に対応することからなる、ステップを更に含み、
前記トリガー信号は前記サーボウェッジからアクセスされたデータに基づいて受信される、請求項9に記載の方法。 - 前記サーボウェッジはセクターアドレスマークを含み、前記トリガー信号は、該セクターアドレスマークの特定に少なくとも部分的に基づいてアサートされる、請求項10に記載の方法。
- 前記トリガー信号は、前記第1のドメインクロックに同期して受信される、請求項9〜11のいずれかに記載の方法。
- 前記端数量を、前記位相シフトを用いるデータクロック位相制御回路によって実施可能なステップサイズに合わせるように変更して、該端数量に対応する位相量を生成するステップを更に含む、請求項9〜12のいずれかに記載の方法。
- サーボウェッジ及びユーザーデータ領域を含むストレージ媒体と、
前記ストレージ媒体に対して配置され、該ストレージ媒体からの情報を検出するように動作可能な読取りヘッドと、
読取りチャネル回路
を備えるデータストレージデバイスであって、
前記読取りチャネル回路は、
基準クロックに第1の乗数を乗算して第1のドメインクロックを生成するように動作可能な第1のクロック乗算器回路であって、該第1のドメインクロックは前記サーボウェッジからの情報の周波数に対応する、第1のクロック乗算器回路と、
前記基準クロックに第2の乗数を乗算して第2のドメインクロックを生成するように動作可能な第2のクロック乗算器回路であって、該第2のドメインクロックは前記ユーザーデータ領域からの情報の周波数に対応する、第2のクロック乗算器回路と、
前記第2のドメインクロックのエッジがトリガー信号からオフセットしている該第2のドメインクロックの端数量を示す値を生成するように動作可能なモジュラス累算器回路と、
前記第2のドメインクロックを、前記端数量に対応する第1の位相量だけ位相シフトするように動作可能なデータクロック位相制御回路
を備え、
前記データクロック位相制御回路は、前記第2のドメインクロックを第2の位相量だけ位相シフトし、その後、該第2のドメインクロックを第3の位相量だけ位相シフトするように動作可能であり、該第2の位相量と該第3の位相量を結合すると前記第1の位相量がもたらされることからなる、データストレージデバイス。 - 前記サーボウェッジはセクターアドレスマークを含み、前記トリガー信号は、該セクターアドレスマークの特定に少なくとも部分的に基づいてアサートされる、請求項14に記載のストレージデバイス。
- 前記トリガー信号は、前記第1のドメインクロックに同期してアサートされる、請求項14または15に記載のストレージデバイス。
- 前記端数量を示す値を、前記データクロック位相制御回路によって実施可能なステップサイズに合わせるように変更して、該端数量に対応する位相量を生成するように動作可能な丸め及びスケーリング回路を更に備える、請求項14〜16のいずれかに記載のストレージデバイス。
- 前記ストレージデバイスはハードディスクドライブである、請求項14〜17のいずれかに記載のストレージデバイス。
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