JP5835771B2 - Logic circuit - Google Patents

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Description

本発明は、入力電圧のレベルに応じた電圧を生成する論理回路に関する。   The present invention relates to a logic circuit that generates a voltage corresponding to a level of an input voltage.

従来から、論理演算を行う電気回路として論理回路が広く用いられている。この論理回路の代表例としては、Ｐ型のＦＥＴとＮ型のＦＥＴとを組み合わせて構成されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理ゲートが知られている（例えば、下記非特許文献１参照）。   Conventionally, logic circuits are widely used as electric circuits for performing logic operations. A typical example of this logic circuit is a CMOS (Complementary Metal Oxide Semiconductor) logic gate configured by combining a P-type FET and an N-type FET (for example, see Non-Patent Document 1 below).

Ａ．ヘイ、Ｒ．アレン 編、原康夫、中山健、松田和典 訳 「ファインマン計算機科学」岩波書店発行、１９９９年A. Hay, R.D. Edited by Allen, Yasuo Hara, Ken Nakayama, Kazunori Matsuda "Feiman Computer Science" published by Iwanami Shoten, 1999

しかしながら、上述した従来のＣＭＯＳ構造では、Ｐ型ＦＥＴとＮ型ＦＥＴとが組み合わされており、２種のチャネル材料によって構成される必要があるため、製造プロセスが複雑化する傾向があった。また、Ｐ型ＦＥＴとＮ型ＦＥＴとでは一般に電流密度が異なるために等しい電流が得られるように素子サイズを変えてレイアウトする必要があるために、設計やレイアウトが複雑になる傾向にもあった。さらに、Ｐ型ＦＥＴとＮ型ＦＥＴとが共存しているので、ラッチアップ現象や、電流値を均一にするために一方の素子面積を大きくすることによる素子容量の増大に起因した回路動作速度の制限等が懸念され、論理回路全体での安定動作に限界が生じていた。加えて、従来型のＰ型ＦＥＴ或いはＮ型ＦＥＴのみで構成する論理ゲートは、常時回路に電流が流れるために消費電力が大きくなる傾向にもあった。   However, in the above-described conventional CMOS structure, a P-type FET and an N-type FET are combined, and it is necessary to be constituted by two kinds of channel materials, so that the manufacturing process tends to be complicated. Further, since the current density is different between the P-type FET and the N-type FET, it is necessary to change the element size so that the same current can be obtained, so that the design and layout tend to be complicated. . Further, since the P-type FET and the N-type FET coexist, the circuit operation speed due to the latch-up phenomenon and the increase in the element capacitance due to the increase in one element area in order to make the current value uniform. There are concerns about restrictions, and there is a limit to the stable operation of the entire logic circuit. In addition, logic gates composed only of conventional P-type FETs or N-type FETs tend to increase power consumption because current always flows through the circuit.

そこで、本発明は、かかる課題に鑑みて為されたものであり、安定した高速動作を低消費電力で実現しつつ、製造工程及び設計工程も簡素化することが可能な論理回路を提供することを目的とする。   Therefore, the present invention has been made in view of such problems, and provides a logic circuit capable of simplifying the manufacturing process and the design process while realizing stable high-speed operation with low power consumption. With the goal.

上記課題を解決するため、本発明の論理回路は、バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第１及び第２の電界効果トランジスタを備える論理回路であって、第１及び第２の電界効果トランジスタのうちの少なくとも１つは、ゲート端子が接続されるゲート電極膜と、半導体材料からなるチャネル層と、ゲート電極膜とチャネル層との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層と、を有する。   In order to solve the above problems, a logic circuit according to the present invention includes a first field effect transistor and a second field effect transistor that are connected in series between a bias power source and a ground and an input voltage is applied to each gate terminal. In the circuit, at least one of the first and second field effect transistors includes a gate electrode film to which a gate terminal is connected, a channel layer made of a semiconductor material, and between the gate electrode film and the channel layer. And a charge storage layer including a charge storage structure for storing and discharging charges.

このような論理回路によれば、論理回路を構成する２つの電界効果トランジスタのうちの少なくとも１つはゲート電極膜とチャネル層との間に電荷を蓄積及び放出する電荷蓄積構造を備えているので、入力信号に対してスイッチング動作が逆である２つの電界効果トランジスタを、Ｐ型及びＮ型のトランジスタのどちらでも実現することができる。その結果、Ｐ型ＦＥＴ又はＮ型ＦＥＴのみで回路を構成できるので、論理回路全体での安定動作を可能にすると共に、製造プロセス及び設計プロセスも簡素化することができる。さらに、電荷蓄積構造を備える電界効果トランジスタを採用することで消費電力を低減することもできる。   According to such a logic circuit, at least one of the two field effect transistors constituting the logic circuit has a charge storage structure for storing and discharging charges between the gate electrode film and the channel layer. The two field effect transistors whose switching operations are reversed with respect to the input signal can be realized by either P-type or N-type transistors. As a result, since the circuit can be configured with only the P-type FET or the N-type FET, stable operation of the entire logic circuit is possible, and the manufacturing process and design process can be simplified. Furthermore, power consumption can be reduced by employing a field effect transistor having a charge storage structure.

ここで、電荷蓄積層においては、電荷蓄積構造が、チャネル層或いはゲート電極膜との間で電荷を蓄積及び放出可能に構成されている、ことが好適である。さらに、電荷蓄積層においては、電荷蓄積構造が、チャネル層或いはゲート電極膜側に片寄って配置されている、ことが好適である。さらに、電荷蓄積層においては、電荷蓄積構造が、電荷に対する特性が異なる２層によって挟まれて配置されている、ことが好適である。かかる構成を採れば、Ｐ型ＦＥＴ及びＮ型ＦＥＴのいずれを使用した場合でも、入力信号に対するスイッチング動作を任意に設定することができる。   Here, in the charge storage layer, it is preferable that the charge storage structure is configured to be able to store and release charges between the channel layer and the gate electrode film. Further, in the charge storage layer, it is preferable that the charge storage structure is arranged so as to be offset toward the channel layer or the gate electrode film side. Further, in the charge storage layer, it is preferable that the charge storage structure is disposed between two layers having different charge characteristics. With such a configuration, it is possible to arbitrarily set the switching operation for the input signal regardless of which of the P-type FET and the N-type FET is used.

また、第１及び第２の電界効果トランジスタはＮ型トランジスタである、ことが好適である。この場合、Ｎ型ＦＥＴのみで回路を構成できるので、論理回路全体での安定動作を可能にすると共に、製造プロセス及び設計プロセスも簡素化することができる。さらには、移動度の高いキャリアを用いることで、更なる高速動作を実現することができる。   The first and second field effect transistors are preferably N-type transistors. In this case, since the circuit can be configured with only the N-type FET, stable operation of the entire logic circuit is possible, and the manufacturing process and the design process can be simplified. Furthermore, further high-speed operation can be realized by using a carrier with high mobility.

また、第１及び第２の電界効果トランジスタはＰ型トランジスタである、ことも好適である。この場合、Ｐ型ＦＥＴのみで回路を構成できるので、論理回路全体での安定動作を可能にすると共に、製造プロセス及び設計プロセスも簡素化することができる。   It is also preferable that the first and second field effect transistors are P-type transistors. In this case, since the circuit can be configured with only the P-type FET, stable operation of the entire logic circuit is possible, and the manufacturing process and the design process can be simplified.

また、バイアス電源、グラウンド、及びゲート端子の少なくとも１つには、雑音源が接続されている、ことも好適である。かかる雑音源を備えれば、意図的に雑音を導入することで、出力振幅が十分大きくでき消費電力を低減できる。   It is also preferable that a noise source is connected to at least one of the bias power supply, the ground, and the gate terminal. If such a noise source is provided, by intentionally introducing noise, the output amplitude can be sufficiently increased and the power consumption can be reduced.

電荷蓄積構造は、電荷蓄積層中における導電材料層によって構成されている、ことが好適である。また、電荷蓄積構造は、電荷蓄積層中における欠陥によって生成されていてもよいし、電荷蓄積層中における組成比のずれによって生成されていてもよいし、電荷蓄積層中における微小材料によって生成されていてもよいし、電荷蓄積層中における不純物原子或いは不純物分子によって構成されていてもよい。   The charge storage structure is preferably constituted by a conductive material layer in the charge storage layer. The charge storage structure may be generated by a defect in the charge storage layer, may be generated by a composition ratio shift in the charge storage layer, or may be generated by a minute material in the charge storage layer. It may be configured by impurity atoms or impurity molecules in the charge storage layer.

本発明による論理回路によれば、安定した高速動作を低消費電力で実現しつつ、製造工程及び設計プロセスも簡素化することができる。   According to the logic circuit of the present invention, a stable high-speed operation can be realized with low power consumption, and a manufacturing process and a design process can be simplified.

本発明の好適な一実施形態にかかる論理回路１の回路図である。1 is a circuit diagram of a logic circuit 1 according to a preferred embodiment of the present invention. 図１のＦＥＴ２Ｂのゲート電圧ＶＧに対するドレイン電流ＩＤＳの特性を示すグラフである。2 is a graph showing characteristics of a drain current IDS with respect to a gate voltage VG of an FET 2B in FIG. 図１のＦＥＴ２Ａの構造を示す半導体基板の垂直方向に沿った断面図である。It is sectional drawing along the perpendicular direction of the semiconductor substrate which shows the structure of FET2A of FIG. 図３の電荷蓄積層１６の構造を示す半導体基板の垂直方向に沿った断面図である。FIG. 4 is a cross-sectional view along the vertical direction of the semiconductor substrate showing the structure of the charge storage layer 16 of FIG. 3. 図３の電荷蓄積層１６の別の構造を示す半導体基板の垂直方向に沿った断面図である。FIG. 4 is a cross-sectional view taken along the vertical direction of a semiconductor substrate, showing another structure of the charge storage layer 16 of FIG. 3. 図３の電荷蓄積層１６の別の構造を示す半導体基板の垂直方向に沿った断面図である。FIG. 4 is a cross-sectional view taken along the vertical direction of a semiconductor substrate, showing another structure of the charge storage layer 16 of FIG. 3. 図３の電荷蓄積層１６の別の構造を示す半導体基板の垂直方向に沿った断面図である。FIG. 4 is a cross-sectional view taken along the vertical direction of a semiconductor substrate, showing another structure of the charge storage layer 16 of FIG. 3. 図１のＦＥＴ２Ａのゲート電圧ＶＧに対するドレイン電流ＩＤＳの特性を示すグラフである。2 is a graph showing characteristics of a drain current IDS with respect to a gate voltage VG of an FET 2A in FIG. 本発明の実施形態にかかる論理回路１の動作を説明するための回路図である。FIG. 3 is a circuit diagram for explaining the operation of the logic circuit 1 according to the embodiment of the present invention. 図１の論理回路１における入力電圧及び出力電圧のタイミングチャートである。2 is a timing chart of input voltage and output voltage in the logic circuit 1 of FIG. 1. 図１の論理回路１における入力電圧及び出力電圧のタイミングチャートである。2 is a timing chart of input voltage and output voltage in the logic circuit 1 of FIG. 1. 本発明の変形例にかかる論理回路１０１の回路図である。It is a circuit diagram of the logic circuit 101 concerning the modification of this invention. 図１２のＦＥＴ２Ｃに含まれる電荷蓄積層１１６の構造を示す半導体基板の垂直方向に沿った断面図である。It is sectional drawing along the perpendicular direction of the semiconductor substrate which shows the structure of the charge storage layer 116 contained in FET2C of FIG. 本発明の変形例にかかる論理回路２０１の回路図である。It is a circuit diagram of the logic circuit 201 concerning the modification of this invention. 本発明の変形例にかかる論理回路３０１の回路図である。It is a circuit diagram of the logic circuit 301 concerning the modification of this invention.

以下、図面を参照しつつ本発明の論理回路の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。   Hereinafter, preferred embodiments of a logic circuit of the present invention will be described in detail with reference to the drawings. In the description of the drawings, the same or corresponding parts are denoted by the same reference numerals, and redundant description is omitted.

図１は、本発明の好適な一実施形態にかかる論理回路１の回路図である。同図に示す論理回路１は、入力電圧のレベルに応じた２種類の出力電圧を生成するためのアナログ回路であり、２つの電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）２Ａ，２Ｂが、バイアス電圧源とグラウンドとの間で直列に接続されて構成されている。すなわち、ＦＥＴ２Ａのドレイン端子（電流端子）がバイアス電圧源に接続され、ＦＥＴ２Ａのソース端子（電流端子）がＦＥＴ２Ｂのドレイン端子に接続され、ＦＥＴ２Ｂのソース端子はグラウンドに接続されている。さらに、ＦＥＴ２Ａ及びＦＥＴ２Ｂのゲート端子（制御端子）が共通に入力端子３に接続されると共に、ＦＥＴ２Ａのソース端子及びＦＥＴ２Ｂのドレイン端子は共通に出力端子４に接続されている。この入力端子３からＦＥＴ２Ａ及びＦＥＴ２Ｂのゲート端子に入力電圧が印加され、出力端子４から出力電圧が出力される。   FIG. 1 is a circuit diagram of a logic circuit 1 according to a preferred embodiment of the present invention. The logic circuit 1 shown in the figure is an analog circuit for generating two types of output voltages according to the level of the input voltage. Two field effect transistors (FETs) 2A and 2B are bias voltages. It is connected in series between the source and ground. That is, the drain terminal (current terminal) of the FET 2A is connected to the bias voltage source, the source terminal (current terminal) of the FET 2A is connected to the drain terminal of the FET 2B, and the source terminal of the FET 2B is connected to the ground. Further, the gate terminals (control terminals) of the FET 2A and the FET 2B are commonly connected to the input terminal 3, and the source terminal of the FET 2A and the drain terminal of the FET 2B are commonly connected to the output terminal 4. An input voltage is applied from the input terminal 3 to the gate terminals of the FETs 2A and 2B, and an output voltage is output from the output terminal 4.

ＦＥＴ２Ｂは、Ｎ型（Ｎチャンネル）トランジスタであり、具体的には、チャネル材料としてＧａＡｓ等を含むＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、ＭＥＳＦＥＴ（MetalSemiconductor Field Effect Transistor）、及びＨＥＭＴ（High Electron MobilityTransistor）等のキャリアとして電子を利用するＦＥＴである。このＦＥＴ２Ｂは、入力端子３からゲート端子にハイレベルの入力電圧が与えられるとオンになり、入力端子３からゲート端子にローレベルの入力電圧が与えられるとオフになる特性を有する。図２には、ＦＥＴ２Ｂにおいて、ドレイン−ソース間の電圧を0.1Vに設定した際のゲート電圧ＶＧに対するドレイン−ソース間電流であるドレイン電流ＩＤＳの特性の一例を示している。このように、入力電圧として0.5Vのハイレベルの電圧を印加するとドレイン電流ＩＤＳが流れ、ＦＥＴ２Ｂがオン状態となる。一方で、入力電圧として0Vのローレベルの電圧を印加するとドレイン電流ＩＤＳはほとんど流れず、ＦＥＴ２Ｂがオフ状態となる。   The FET 2B is an N-type (N-channel) transistor, and specifically, a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) containing GaAs or the like as a channel material, a MESFET (Metal Semiconductor Field-Effect Transistor), and a HEMT (High This is an FET that uses electrons as a carrier such as an electron mobility transistor. The FET 2B is turned on when a high level input voltage is applied from the input terminal 3 to the gate terminal, and turned off when a low level input voltage is applied from the input terminal 3 to the gate terminal. FIG. 2 shows an example of the characteristics of the drain current IDS that is the drain-source current with respect to the gate voltage VG when the drain-source voltage is set to 0.1 V in the FET 2B. Thus, when a high level voltage of 0.5 V is applied as the input voltage, the drain current IDS flows, and the FET 2B is turned on. On the other hand, when a low level voltage of 0V is applied as the input voltage, the drain current IDS hardly flows and the FET 2B is turned off.

ＦＥＴ２Ａは、ゲート端子が接続されるゲート電極膜と電子走行層であるチャネル層との間に電荷蓄積層を含み、この電荷蓄積層において電荷を蓄積及び放出可能に構成されたＮ型ＦＥＴである。図３は、ＦＥＴ２Ａの構造を示す半導体基板の垂直方向に沿った断面図である。同図に示すように、ＦＥＴ２Ａは、ＧａＡｓ基板１０上に、下部障壁層１１、チャネル層１２、スペーサ層１３、局所ドーピング層１４、上部障壁層１５、電荷蓄積層１６、及びゲート電極膜１７がこの順で積層されて構成されている。   The FET 2A is an N-type FET configured to include a charge storage layer between a gate electrode film to which a gate terminal is connected and a channel layer which is an electron transit layer, and to store and discharge charges in the charge storage layer. . FIG. 3 is a cross-sectional view along the vertical direction of the semiconductor substrate showing the structure of the FET 2A. As shown in the figure, the FET 2A includes a lower barrier layer 11, a channel layer 12, a spacer layer 13, a local doping layer 14, an upper barrier layer 15, a charge storage layer 16, and a gate electrode film 17 on a GaAs substrate 10. They are stacked in this order.

下部障壁層１１は、例えば、アンドープの半導体材料であるＡｌＧａＡｓによって膜厚100nmで形成されており、ＦＥＴ２Ａのサブスレッショルド特性を高める機能を有する。チャネル層１２は、電子が走行する領域である電子走行層であり、例えば、アンドープの半導体材料であるＧａＡｓによって膜厚20nmで形成されている。スペーサ層１３は、例えば、アンドープのＡｌＧａＡｓによって膜厚12nmで形成されており、局所ドーピング層１４にドープしたＳｉのチャネルへの拡散を抑え、移動度を高めるための層である。局所ドーピング層１４は、ＳｉでデルタドープされたＡｌＧａＡｓ層であり、チャネルにキャリアを発生させるための層である。上部障壁層１５は、アンドープのＡｌＧａＡｓによって膜厚50nmで形成されており、ゲート容量の誘電体層としての役割、ゲートリーク電流を抑える役割を有する。   The lower barrier layer 11 is formed of, for example, AlGaAs, which is an undoped semiconductor material, with a film thickness of 100 nm, and has a function of improving the subthreshold characteristics of the FET 2A. The channel layer 12 is an electron transit layer, which is a region where electrons travel, and is formed with a film thickness of 20 nm from, for example, GaAs, which is an undoped semiconductor material. The spacer layer 13 is formed of, for example, undoped AlGaAs with a thickness of 12 nm, and is a layer for suppressing the diffusion of Si doped in the local doping layer 14 into the channel and increasing the mobility. The local doping layer 14 is an AlGaAs layer delta-doped with Si, and is a layer for generating carriers in the channel. The upper barrier layer 15 is formed of undoped AlGaAs with a thickness of 50 nm, and has a role as a dielectric layer of the gate capacitance and a role of suppressing gate leakage current.

図４を参照しながら、チャネル層１２とゲート電極膜１７との間に配置された電荷蓄積層１６の構造の一例について詳述する。電荷蓄積層１６は、２層のワイドギャップ層１８ａ，１８ｂの間に、金属薄膜、ポリシリコン膜、狭バンドギャップ半導体膜等の導電材料によって電荷蓄積構造を構成する電荷トラップ層（導電材料層）１９を挟んだような構造を有する。このワイドギャップ層１８ａ，１８ｂは、Ｓｉチャネルの場合はＳｉＯ２、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＮＯ、ＳｉＯＮ等、ＧａＡｓ系化合物半導体チャネルの場合はＡｌＡｓ等の絶縁材料によって形成される。なお、電荷トラップ層１９は、ワイドギャップ層１８ｂの膜厚がワイドギャップ層１８ａの膜厚よりも厚く形成されることによって、ゲート電極膜１７からチャネル層１２に片寄って配置されている。このように、電荷トラップ層１９を配置することで、電荷蓄積層１６では、ゲート電圧に応じてチャネル層１２と電荷トラップ層１９との間で電子を移動させることにより、電荷をチャネル層１２との間で充電（蓄積）及び放電（放出）させることができる。 An example of the structure of the charge storage layer 16 disposed between the channel layer 12 and the gate electrode film 17 will be described in detail with reference to FIG. The charge storage layer 16 is a charge trap layer (conductive material layer) that forms a charge storage structure with a conductive material such as a metal thin film, a polysilicon film, or a narrow band gap semiconductor film between the two wide gap layers 18a and 18b. It has a structure with 19 in between. The wide gap layers 18a and 18b are formed of an insulating material such as SiO 2 , Al 2 O 3 , SiN, SiNO, and SiON in the case of a Si channel, and AlAs in the case of a GaAs compound semiconductor channel. The charge trap layer 19 is disposed so as to be offset from the gate electrode film 17 to the channel layer 12 by forming the wide gap layer 18b to be thicker than the wide gap layer 18a. In this way, by arranging the charge trap layer 19, the charge storage layer 16 moves electrons between the channel layer 12 and the charge trap layer 19 in accordance with the gate voltage, so that the charge is transferred between the channel layer 12 and the channel layer 12. Can be charged (accumulated) and discharged (released).

また、電荷蓄積層１６としては、図５に示すように、１層のワイドギャップ層中に欠陥や原子組成比（ストイキオメトリ）のずれを複数あるいは単数形成させることによって電荷蓄積構造である電荷トラップ２０を点在させた構造を採用してもよい。この場合も、複数又は単数の電荷トラップ２０はゲート電極膜１７からチャネル層１２に片寄って配置される。例えば、このような欠陥の製法の一例としては、化学気相堆積法によって水素を含む原料ガスを用いＳｉＮを成膜する方法が挙げられる。この方法によれば、膜中にＳｉ−ＨやＮ−Ｈ結合が不可避的に含有され、この水素が脱離することでＳｉやＮの未結合手が生成され、この未結合手が電荷トラップとして機能する。   Further, as shown in FIG. 5, the charge storage layer 16 has a charge storage structure by forming a plurality of or single deviations of defects and atomic composition ratios (stoichiometry) in one wide gap layer. A structure in which the traps 20 are scattered may be employed. Also in this case, the plural or single charge traps 20 are arranged so as to be offset from the gate electrode film 17 to the channel layer 12. For example, as an example of such a defect manufacturing method, a method of forming a SiN film using a source gas containing hydrogen by a chemical vapor deposition method can be given. According to this method, Si—H and N—H bonds are inevitably contained in the film, and the hydrogen is desorbed to generate Si and N dangling bonds. Function as.

また、電荷蓄積層１６としては、図６に示すように、必ずしも電荷蓄積構造がゲート電極膜１７からチャネル層１２に片寄って配置される構造には限定されず、キャリアをトンネルさせる確率であるキャリア遷移率が異なる２層のワイドギャップ層２１ａ，２１ｂの間に電荷トラップ層１９が挟まれたような構造が採用されてもよい。例えば、キャリア遷移率の小さいワイドギャップ層２１ｂ、及びキャリア遷移率の大きいワイドギャップ層２１ａの材料の組み合わせとして、ＳｉＯ２とＳｉＮ、Ａｌ２Ｏ３とＳｉＮ、ＳｉＯ２とＳｉＯＮ、ＡｌＡｓとＡｌＧａＡｓの組み合わせが挙げられる。このようなワイドギャップ層２１ａ，２１ｂとしては、キャリアを熱的励起、電界放出させる際のキャリア生成率の異なる材料を採用してもよい。この場合、チャネル層１２側のワイドギャップ層２１ａのキャリア遷移率或いはキャリア生成率が、ゲート電極膜１７側のワイドギャップ層２１ｂのキャリア遷移率或いはキャリア生成率よりも大きくなるように設定される。 In addition, as shown in FIG. 6, the charge storage layer 16 is not necessarily limited to a structure in which the charge storage structure is offset from the gate electrode film 17 to the channel layer 12, and the carrier has a probability of tunneling carriers. A structure in which the charge trap layer 19 is sandwiched between two wide gap layers 21a and 21b having different transition rates may be employed. For example, as a combination of materials of the wide gap layer 21b having a low carrier transition rate and the wide gap layer 21a having a high carrier transition rate, a combination of SiO 2 and SiN, Al 2 O 3 and SiN, SiO 2 and SiON, AlAs and AlGaAs Is mentioned. As such wide gap layers 21a and 21b, materials having different carrier generation rates when carriers are thermally excited and field-emitted may be employed. In this case, the carrier transition rate or carrier generation rate of the wide gap layer 21a on the channel layer 12 side is set to be larger than the carrier transition rate or carrier generation rate of the wide gap layer 21b on the gate electrode film 17 side.

さらに、電荷蓄積層１６としては、図７に示すように、１層のワイドギャップ層中に半導体材料等の微小材料を複数形成させることによって電荷蓄積構造である電荷トラップ２２を点在させた構造を採用してもよい。このような微小材料による電荷トラップの生成方法としては、Ｓｉ系の場合は、高周波プラズマＣＶＤ法によりＳｉドットを形成し、その後ＳｉＯ２を堆積する方法や、ＧａＡｓ系の場合は、結晶成長法によってＧａＡｓやＡｌＧａＡｓ上にＩｎＡｓを僅かに成長させて結晶格子定数の違いによりＩｎＡｓを凝集させてドットを形成し、それに引き続いてＧａＡｓ或いはＡｌＧａＡｓを障壁層として成長させる方法が挙げられる。さらに、１層のワイドギャップ層中に不純物原子や不純物分子をドープすることによって電荷蓄積構造である電荷トラップ２２を点在させた構造を採用してもよい。この場合も、複数の電荷トラップ２２は、ゲート電極膜１７からチャネル層１２に片寄って配置される。 Further, as shown in FIG. 7, the charge storage layer 16 has a structure in which charge traps 22 that are charge storage structures are scattered by forming a plurality of fine materials such as semiconductor materials in one wide gap layer. May be adopted. As a method for generating a charge trap by such a minute material, in the case of Si, a method of forming Si dots by high-frequency plasma CVD and then depositing SiO 2 , or in the case of GaAs, by crystal growth There is a method in which InAs is slightly grown on GaAs or AlGaAs, InAs is aggregated due to a difference in crystal lattice constant to form dots, and then GaAs or AlGaAs is grown as a barrier layer. Furthermore, a structure in which charge traps 22 that are charge storage structures are scattered by doping impurity atoms or impurity molecules in one wide gap layer may be adopted. Also in this case, the plurality of charge traps 22 are arranged so as to be offset from the gate electrode film 17 to the channel layer 12.

図８には、上述した構造を有するＦＥＴ２Ａにおいて、ドレイン−ソース間の電圧を0.1Vに設定した際のゲート電圧ＶＧに対するドレイン電流ＩＤＳの特性の一例を示している。このように、ＦＥＴ２Ａは、電荷蓄積可能なゲート構造を有することで伝達特性としてヒステリシスを描く双安定系を実現している。詳細には、入力電圧としてローレベルの電圧が与えられると、電荷蓄積層１６に充電されている電荷がチャネル層１２に向けて放電されて伝達特性が第１の系Ｓ１に切り替えられる。この状態で入力電圧としてローレベルの所定電圧（例えば、0V）が印加されると、ドレイン電流ＩＤＳが流れ、ＦＥＴ２Ａがオン状態となる。一方で、入力電圧としてハイレベルの電圧が与えられると、チャネル層１２から電荷蓄積層１６に電荷が充電されて伝達特性が第２の系Ｓ２に切り替えられる。この状態で入力電圧としてハイレベルの所定電圧（例えば、0.5V）が印加されると、ドレイン電流ＩＤＳが小さくなり、ＦＥＴ２Ａがオフ状態となる。この結果から、ＦＥＴ２Ａは、Ｎ型ＦＥＴであるが、ゲート入力電圧に対するスイッチング動作に関しては従来のＰ型ＦＥＴと同様な動作を実現する。   FIG. 8 shows an example of the characteristics of the drain current IDS with respect to the gate voltage VG when the drain-source voltage is set to 0.1 V in the FET 2A having the above-described structure. As described above, the FET 2A has a gate structure capable of accumulating charges, thereby realizing a bistable system that draws hysteresis as a transfer characteristic. Specifically, when a low level voltage is applied as the input voltage, the charge charged in the charge storage layer 16 is discharged toward the channel layer 12 and the transfer characteristic is switched to the first system S1. When a low level predetermined voltage (for example, 0 V) is applied as an input voltage in this state, the drain current IDS flows and the FET 2A is turned on. On the other hand, when a high level voltage is applied as the input voltage, charges are charged from the channel layer 12 to the charge storage layer 16, and the transfer characteristic is switched to the second system S2. When a high-level predetermined voltage (for example, 0.5 V) is applied as an input voltage in this state, the drain current IDS is reduced and the FET 2A is turned off. From this result, the FET 2A is an N-type FET, but realizes the same operation as the conventional P-type FET with respect to the switching operation with respect to the gate input voltage.

次に、図９及び図１０を参照しながら、ＦＥＴ２Ａ，２Ｂによって構成される論理回路１の動作について説明する。図９（ａ）には、入力端子３にハイレベルの電圧が入力された場合の状態を示している。この場合は、ＦＥＴ２Ａの電荷蓄積層１６に電荷（電子）が蓄積されることによりＦＥＴ２Ａがオフ状態に切り替えられると同時に、ＦＥＴ２Ｂはオン状態に切り替えられる。その結果、出力端子４にはグラウンド電位“０Ｖ”が出力される。図９（ｂ）には、入力端子３にローレベルの電圧が入力された場合の状態を示している。この場合は、ＦＥＴ２Ａの電荷蓄積層１６から電荷（電子）が放出されることによりＦＥＴ２Ａがオン状態に切り替えられると同時に、ＦＥＴ２Ｂはオフ状態に切り替えられる。その結果、出力端子４にはバイアス電圧源の電位ＶＤＤが出力される。 Next, the operation of the logic circuit 1 composed of the FETs 2A and 2B will be described with reference to FIGS. FIG. 9A shows a state where a high level voltage is input to the input terminal 3. In this case, the charge (electrons) is accumulated in the charge accumulation layer 16 of the FET 2A, whereby the FET 2A is switched to the OFF state, and at the same time, the FET 2B is switched to the ON state. As a result, the ground potential “0 V” is output to the output terminal 4. FIG. 9B shows a state where a low level voltage is input to the input terminal 3. In this case, by releasing electric charges (electrons) from the charge storage layer 16 of the FET 2A, the FET 2A is turned on, and at the same time, the FET 2B is turned off. As a result, the potential V DD of the bias voltage source is output to the output terminal 4.

また、図１０には、バイアス電圧ＶＤＤを0.5Vに設定した際の論理回路１における入力電圧及び出力電圧のタイミングチャートを示している。入力電圧ＶＩＮとして、ローレベルが０Ｖで、ハイレベルが０．５Ｖのパルス信号を入力した場合、入力信号と同期した出力レベルを有するパルス状の出力電圧ＶＯＵＴが生成される。ただし、雑音を含まない入力電圧の場合はＦＥＴ２Ａの伝達特性の系が完全に切り替えられないために、出力電圧ＶＯＵＴのローレベルが下がりきらずに出力振幅が大きくとれないことになる。これに対して、雑音成分を含む入力電圧ＶＩＮの場合には、ＦＥＴ２Ａのヒステリシス特性を利用した確率共鳴現象が発生し、雑音が電荷蓄積層１６における電荷充放電の緩和を抑制するために、出力電圧ＶＯＵＴのローレベルが０Ｖ近くまで下がる結果、十分に出力振幅を大きくできる。このことから、論理回路１で利用する入力電圧としては雑音を含むパルス電圧であることが好ましいことがわかる。このような雑音は、入力端子３、及びＦＥＴ２Ａ，２Ｂのゲート端子に雑音源を接続することによって意図的に付加されてもよいし、電源や抵抗素子等により自然発生した雑音が利用されてもよい。このような雑音源としては、ＳｉＮ膜を絶縁ゲートに挿入したＳｉ ＭＯＳＦＥＴ等が利用できる。また、このような雑音源は、バイアス電圧源（すなわち、ＦＥＴ２Ａのドレイン端子側）又はグラウンド（すなわち、ＦＥＴ２Ｂのソース端子側）に接続されてもよい。これによっても、ＦＥＴ２Ａのヒステリシス特性を利用した確率共鳴現象を発生させることができる。 FIG. 10 shows a timing chart of the input voltage and the output voltage in the logic circuit 1 when the bias voltage V DD is set to 0.5V. As input voltage V IN, the low level at 0V, if the high-level inputs a pulse signal of 0.5V, pulsed output voltage V OUT having a power level that is synchronized with the input signal is generated. However, in the case of an input voltage that does not include noise, the system of the transfer characteristic of the FET 2A cannot be completely switched, so that the output amplitude cannot be increased without the low level of the output voltage VOUT being lowered. On the other hand, in the case of the input voltage VIN including a noise component, a stochastic resonance phenomenon using the hysteresis characteristics of the FET 2A occurs, and the noise suppresses relaxation of charge charge / discharge in the charge storage layer 16, As a result of the low level of the output voltage V OUT being lowered to near 0 V, the output amplitude can be sufficiently increased. This shows that the input voltage used in the logic circuit 1 is preferably a pulse voltage including noise. Such noise may be intentionally added by connecting a noise source to the input terminal 3 and the gate terminals of the FETs 2A and 2B, or noise generated naturally by a power source, a resistance element, or the like may be used. Good. As such a noise source, Si MOSFET etc. which inserted SiN film in the insulated gate can be used. Such a noise source may be connected to a bias voltage source (that is, the drain terminal side of the FET 2A) or the ground (that is, the source terminal side of the FET 2B). This also makes it possible to generate a stochastic resonance phenomenon using the hysteresis characteristics of the FET 2A.

以上説明した論理回路１によれば、論理回路１を構成する２つのＦＥＴ２Ａ，２ＢのうちのＦＥＴ２Ａは、ゲート電極膜１７とチャネル層１２との間に電荷を蓄積及び放出する電荷蓄積層１６を備えているので、入力信号に対してスイッチング動作が逆である２つのＦＥＴを、Ｎ型のトランジスタのみで実現することができる。その結果、ラッチアップ現象等の懸念が無くなり論理回路１全体での安定動作を可能にすると共に、製造プロセス及び設計プロセスも簡素化することができる。さらに、電荷蓄積構造を備えるＦＥＴを採用することで消費電力を低減することもできる。また、ＦＥＴ２Ａ，２Ｂは共にＮ型トランジスタであるので、移動度の高いキャリアを用いることで、更なる高速動作を実現することができる。   According to the logic circuit 1 described above, the FET 2A of the two FETs 2A and 2B constituting the logic circuit 1 includes the charge storage layer 16 that stores and discharges charges between the gate electrode film 17 and the channel layer 12. Thus, two FETs whose switching operations are reversed with respect to the input signal can be realized with only N-type transistors. As a result, there is no concern about the latch-up phenomenon and the like, the stable operation of the entire logic circuit 1 is possible, and the manufacturing process and the design process can be simplified. Furthermore, the power consumption can be reduced by employing an FET having a charge storage structure. Further, since both FETs 2A and 2B are N-type transistors, further high-speed operation can be realized by using carriers with high mobility.

ここで、電荷蓄積層１６においては、電荷蓄積構造がチャネル層１２側に片寄って配置されているので、Ｎ型のＦＥＴ２Ｂに対して入力信号に対するスイッチング動作を逆に設定することができる。   Here, in the charge storage layer 16, the charge storage structure is offset toward the channel layer 12, so that the switching operation for the input signal can be set reversely with respect to the N-type FET 2 </ b> B.

さらに、論理回路１では、入力電圧として雑音を含むパルス電圧を利用しているので、入力に雑音を含むことで出力電圧ＶＯＵＴの出力振幅を大きくとることができ、更なる低消費電力化及び安定動作を実現することができる。 Furthermore, since the logic circuit 1 uses a pulse voltage including noise as the input voltage, the output amplitude of the output voltage VOUT can be increased by including noise in the input, and further reduction in power consumption and Stable operation can be realized.

なお、論理回路１では、図１１に示すような入力電圧ＶＩＮを利用することも可能である。すなわち、入力信号としてパルス電圧の立ち上がりタイミング及び立ち下がりタイミングにプリパルスが付加された信号を利用した場合は、プリパルスが発生したタイミングでＦＥＴ２Ａの伝達特性の系を完全に切り替えることができるので、出力電圧ＶＯＵＴのレベルを０ＶとＶＤＤとの間で切り替えることが可能になる。このようなプリパルスを入力電圧に付加する方法としては、配線間の容量結合や配線の自己インダクタンスによって変位電流を引き起こす方法が選択できる。ただし、電荷蓄積層１６における電荷蓄積効果にはリテンションタイムと呼ばれる有限の電荷保持時間が存在するため、電荷の充電／放電後に徐々に電荷が放電／充電されてヒステリシスが小さくなり、出力電圧ＶＯＵＴの波形に歪が発生する傾向にある。これに対して、図１０に示すように、入力電圧に雑音が付加された場合は、電荷蓄積層１６における電荷の蓄積状態及び消去状態に対して雑音誘起安定（Noise-Induced Stabilization）現象が引き起こされて波形の歪が生じにくいため、より好ましい。 In the logic circuit 1, it is also possible to use an input voltage VIN as shown in FIG. That is, when a signal having a pre-pulse added to the rising timing and falling timing of the pulse voltage is used as an input signal, the transfer characteristic system of the FET 2A can be completely switched at the timing when the pre-pulse is generated. It becomes possible to switch the level of V OUT between 0 V and V DD . As a method of adding such a pre-pulse to the input voltage, a method of causing a displacement current by capacitive coupling between wirings or wiring self-inductance can be selected. However, since the charge storage effect in the charge storage layer 16 has a finite charge retention time called a retention time, the charge is gradually discharged / charged after the charge is charged / discharged, the hysteresis is reduced, and the output voltage V OUT is reduced. The waveform tends to be distorted. On the other hand, as shown in FIG. 10, when noise is added to the input voltage, a noise-induced stabilization phenomenon occurs in the charge accumulation state and the erased state in the charge accumulation layer 16. This is more preferable because the waveform is less likely to be distorted.

なお、本発明は、前述した実施形態に限定されるものではない。   In addition, this invention is not limited to embodiment mentioned above.

例えば、論理回路に含まれる２つのＦＥＴの両方が電荷蓄積層を有するものであってもよい。図１２には、本発明の変形例に係る論理回路１０１の構成を示している。論理回路１０１の論理回路１との相違点は、ＦＥＴ２Ｂに替えてＦＥＴ２Ｃを備える点である。このＦＥＴ２Ｃは、基本構造はＦＥＴ２Ａとほぼ同一であり、電荷蓄積層が電荷をゲート電極膜１７との間で充電及び放電させる機能を有する点が異なる。図１３には、ＦＥＴ２Ｃの電荷蓄積層１１６の構造を示している。電荷蓄積層１１６において、電荷トラップ層１９は、ゲート電極膜１７側のワイドギャップ層１１８ｂの膜厚がチャネル層１２側のワイドギャップ層１１８ａの膜厚よりも薄く形成されることによって、チャネル層１２からゲート電極膜１７に片寄って配置されている。このように、電荷トラップ層１９を配置することで、電荷蓄積層１１６では、ゲート電圧に応じてゲート電極膜１７と電荷トラップ層１９との間で電子を移動させることにより、電荷をゲートとの間で充電（蓄積）及び放電（放出）させることができる。この場合、電荷蓄積層１１６としては、図５〜７に示した電荷蓄積構造と同様な構造であってもよい。このような論理回路１０１によっても、２つのＦＥＴ２Ａ、２Ｂが入力電圧に対して逆のスイッチング動作を行うように構成され、論理回路を実現できる。   For example, both of two FETs included in the logic circuit may have a charge storage layer. FIG. 12 shows a configuration of a logic circuit 101 according to a modification of the present invention. The difference between the logic circuit 101 and the logic circuit 1 is that a FET 2C is provided instead of the FET 2B. This FET 2C is substantially the same in structure as the FET 2A, and is different in that the charge storage layer has a function of charging and discharging charges with the gate electrode film 17. FIG. 13 shows the structure of the charge storage layer 116 of the FET 2C. In the charge storage layer 116, the charge trap layer 19 is formed such that the film thickness of the wide gap layer 118b on the gate electrode film 17 side is smaller than the film thickness of the wide gap layer 118a on the channel layer 12 side. To the gate electrode film 17. In this way, by arranging the charge trap layer 19, the charge storage layer 116 moves electrons between the gate electrode film 17 and the charge trap layer 19 in accordance with the gate voltage, thereby transferring the charge to the gate. It can be charged (accumulated) and discharged (released) in between. In this case, the charge storage layer 116 may have a structure similar to the charge storage structure shown in FIGS. Also with such a logic circuit 101, the two FETs 2A and 2B are configured to perform a switching operation opposite to the input voltage, thereby realizing a logic circuit.

また、図１４に示すように、２つのＰ型のＦＥＴによって論理回路を構成してもよい。同図に示す論理回路２０１は、バイアス電圧源とグラウンドとの間にＦＥＴ２ＤとＦＥＴ２Ｅとが直列に接続されて構成される。ＦＥＴ２Ｄは、Ｐ型（Ｐチャンネル）のＭＯＳＦＥＴ、ＭＥＳＦＥＴ、及びＨＥＭＴ等のキャリアとしてイオンを利用するＦＥＴである。また、ＦＥＴ２Ｅは、電荷蓄積層においてチャネル層との間で電荷を蓄積及び放出可能に構成されたＰ型ＦＥＴであり、基本構造はＦＥＴ２Ａと同様である。このような論理回路１０１によっても、２つのＦＥＴ２Ｄ、２Ｅが入力電圧に対して逆のスイッチング動作を行うように構成され、論理回路を実現できる。また、２つのＦＥＴが共にＰ型のトランジスタであるので、ラッチアップ現象等の懸念が無くなり論理回路１全体での安定動作を可能にすると共に、製造プロセス及び設計プロセスも簡素化することができる。さらに、電荷蓄積構造を備えるＦＥＴを採用することで消費電力を低減することもできる。   Further, as shown in FIG. 14, a logic circuit may be constituted by two P-type FETs. The logic circuit 201 shown in the figure is configured by connecting FET2D and FET2E in series between a bias voltage source and ground. The FET 2D is a FET that uses ions as carriers, such as a P-type (P-channel) MOSFET, MESFET, and HEMT. Further, the FET 2E is a P-type FET configured to be able to store and discharge charges with the channel layer in the charge storage layer, and the basic structure is the same as the FET 2A. Also with such a logic circuit 101, the two FETs 2D and 2E are configured to perform a reverse switching operation with respect to the input voltage, thereby realizing a logic circuit. In addition, since both FETs are P-type transistors, there is no concern about latch-up phenomenon and the like, enabling stable operation of the entire logic circuit 1 and simplifying the manufacturing process and design process. Furthermore, the power consumption can be reduced by employing an FET having a charge storage structure.

さらに、図１５に示すように、２つのＰ型のＦＥＴによって論理回路を構成してもよい。論理回路３０１の論理回路２０１との相違点は、ＦＥＴ２Ｄに替えてＦＥＴ２Ｆを備える点である。このＦＥＴ２Ｆは、基本構造はＦＥＴ２Ｄとほぼ同一であり、電荷蓄積層が電荷をゲート電極膜との間で充電及び放電させる機能を有する点が異なる。この場合、電荷蓄積層としては、図１３、及び図５〜７に示した電荷蓄積構造と同様な構造であってもよい。このような論理回路３０１によっても、２つのＦＥＴ２Ｆ、２Ｅが入力電圧に対して逆のスイッチング動作を行うように構成され、論理回路を実現できる。   Further, as shown in FIG. 15, a logic circuit may be constituted by two P-type FETs. The difference between the logic circuit 301 and the logic circuit 201 is that a FET 2F is provided instead of the FET 2D. The FET 2F is substantially the same in structure as the FET 2D, and is different in that the charge storage layer has a function of charging and discharging charges with respect to the gate electrode film. In this case, the charge storage layer may have a structure similar to the charge storage structure shown in FIG. 13 and FIGS. Also by such a logic circuit 301, the two FETs 2F and 2E are configured to perform a reverse switching operation with respect to the input voltage, thereby realizing a logic circuit.

１，１０１，２０１，３０１…論理回路、２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ…ＦＥＴ、３…入力端子、４…出力端子、１２…チャネル層、１６，１１６…電荷蓄積層、１７…ゲート電極膜、１９…電荷トラップ層（電荷蓄積構造、導電材料層）、２０、２２…電荷トラップ（電荷蓄積構造）。   1, 101, 201, 301 ... logic circuit, 2A, 2B, 2C, 2D, 2E, 2F ... FET, 3 ... input terminal, 4 ... output terminal, 12 ... channel layer, 16, 116 ... charge storage layer, 17 ... Gate electrode film, 19 ... charge trap layer (charge storage structure, conductive material layer), 20, 22 ... charge trap (charge storage structure).

Claims (11)

バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第１及び第２の電界効果トランジスタを備える論理回路であって、
前記第１及び第２の電界効果トランジスタのうちの少なくとも１つは、
前記ゲート端子が接続されるゲート電極膜と、
半導体材料からなるチャネル層と、
前記ゲート電極膜と前記チャネル層との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層と、
を有し、
前記バイアス電源、前記グラウンド、及び前記ゲート端子の少なくとも１つには、雑音源が接続されている、
ことを特徴とする論理回路。 A logic circuit comprising first and second field effect transistors connected in series between a bias power supply and ground and having an input voltage applied to each gate terminal,
At least one of the first and second field effect transistors is:
A gate electrode film to which the gate terminal is connected;
A channel layer made of a semiconductor material;
A charge storage layer disposed between the gate electrode film and the channel layer and including a charge storage structure for storing and discharging charges;
I have a,
A noise source is connected to at least one of the bias power source, the ground, and the gate terminal.
A logic circuit characterized by that. 前記電荷蓄積層においては、
前記電荷蓄積構造が、前記チャネル層或いは前記ゲート電極膜との間で電荷を蓄積及び放出可能に構成されている、
ことを特徴とする請求項１記載の論理回路。 In the charge storage layer,
The charge storage structure is configured to be capable of storing and discharging charges with the channel layer or the gate electrode film.
The logic circuit according to claim 1. 前記電荷蓄積層においては、
前記電荷蓄積構造が、前記チャネル層或いは前記ゲート電極膜側に片寄って配置されている、
ことを特徴とする請求項２記載の論理回路。 In the charge storage layer,
The charge storage structure is arranged to be offset toward the channel layer or the gate electrode film side;
The logic circuit according to claim 2. 前記電荷蓄積層においては、
前記電荷蓄積構造が、電荷に対する特性が異なる２層によって挟まれて配置されている、
ことを特徴とする請求項２記載の論理回路。 In the charge storage layer,
The charge storage structure is disposed between two layers having different charge characteristics,
The logic circuit according to claim 2. 前記第１及び第２の電界効果トランジスタはＮ型トランジスタである、
ことを特徴とする請求項１〜４のいずれか１項に記載の論理回路。 The first and second field effect transistors are N-type transistors,
The logic circuit according to claim 1, wherein the logic circuit is any one of the above. 前記第１及び第２の電界効果トランジスタはＰ型トランジスタである、
ことを特徴とする請求項１〜４のいずれか１項に記載の論理回路。 The first and second field effect transistors are P-type transistors,
The logic circuit according to claim 1, wherein the logic circuit is any one of the above. 前記電荷蓄積構造は、前記電荷蓄積層中における導電材料層によって構成されている、
ことを特徴とする請求項１〜６のいずれか１項に記載の論理回路。 The charge storage structure is constituted by a conductive material layer in the charge storage layer.
The logic circuit according to any one of claims 1 to 6 , wherein: 前記電荷蓄積構造は、前記電荷蓄積層中における欠陥によって生成されている、
ことを特徴とする請求項１〜６のいずれか１項に記載の論理回路。 The charge storage structure is generated by a defect in the charge storage layer;
The logic circuit according to any one of claims 1 to 6 , wherein: 前記電荷蓄積構造は、前記電荷蓄積層中における組成比のずれによって生成されている、
ことを特徴とする請求項１〜６のいずれか１項に記載の論理回路。 The charge storage structure is generated by a composition ratio shift in the charge storage layer.
The logic circuit according to any one of claims 1 to 6 , wherein: 前記電荷蓄積構造は、前記電荷蓄積層中における微小材料によって生成されている、
ことを特徴とする請求項１〜６のいずれか１項に記載の論理回路。 The charge storage structure is generated by a minute material in the charge storage layer.
The logic circuit according to any one of claims 1 to 6 , wherein: 前記電荷蓄積構造は、前記電荷蓄積層中における不純物原子或いは不純物分子によって構成されている、
ことを特徴とする請求項１〜６のいずれか１項に記載の論理回路。 The charge storage structure is constituted by impurity atoms or impurity molecules in the charge storage layer.
The logic circuit according to any one of claims 1 to 6 , wherein:
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3765995B2 (en) * 1996-04-11 2006-04-12 松下電器産業株式会社 Semiconductor memory device, manufacturing method thereof, and driving method thereof
JP3727449B2 (en) * 1997-09-30 2005-12-14 シャープ株式会社 Method for producing semiconductor nanocrystal
JP4049988B2 (en) * 2000-11-24 2008-02-20 株式会社東芝 Logic circuit
JPWO2006095890A1 (en) * 2005-03-07 2008-08-21 日本電気株式会社 Semiconductor device and manufacturing method thereof
WO2006106572A1 (en) * 2005-03-31 2006-10-12 Spansion Llc Semiconductor device
JP5050364B2 (en) * 2006-02-13 2012-10-17 サンケン電気株式会社 Field effect semiconductor device and manufacturing method thereof
JP5071764B2 (en) * 2006-11-07 2012-11-14 独立行政法人産業技術総合研究所 Semiconductor integrated circuit
US7791172B2 (en) * 2007-03-19 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
JP5336872B2 (en) * 2009-02-06 2013-11-06 株式会社東芝 Nonvolatile semiconductor memory device and manufacturing method thereof

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