JP5835073B2 - CV conversion circuit - Google Patents
CV conversion circuit Download PDFInfo
- Publication number
- JP5835073B2 JP5835073B2 JP2012089768A JP2012089768A JP5835073B2 JP 5835073 B2 JP5835073 B2 JP 5835073B2 JP 2012089768 A JP2012089768 A JP 2012089768A JP 2012089768 A JP2012089768 A JP 2012089768A JP 5835073 B2 JP5835073 B2 JP 5835073B2
- Authority
- JP
- Japan
- Prior art keywords
- phase output
- output voltage
- sample
- capacitors
- positive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Amplifiers (AREA)
Description
この発明は、容量に応じた電圧を出力するＣＶ変換回路に関する。 The present invention relates to a CV conversion circuit that outputs a voltage corresponding to a capacity.
図３は従来のＣＶ変換回路の構成例を示す回路図である。このＣＶ変換回路は、例えば加速度センサに用いられるものであり、加速度に応じて容量値が互いに同一方向に変化する可変容量ＣｐｐおよびＣｐｎを有している。このＣＶ変換回路は、この可変容量ＣｐｐおよびＣｐｎの容量値に応じた電圧値の差動信号ＶＯＵＴｐおよびＶＯＵＴｎを発生する回路である。可変容量ＣｐｐおよびＣｐｎの各々の一方の電極には、相補対称な正相入力信号ＶＩｐおよび逆相入力信号ＶＩｎが与えられる。そして、可変容量ＣｐｐおよびＣｐｎの各々の他方の電極は、ノードＮ１ｐおよびＮ１ｎに各々接続されている。 FIG. 3 is a circuit diagram showing a configuration example of a conventional CV conversion circuit. This CV conversion circuit is used for an acceleration sensor, for example, and has variable capacitors Cpp and Cpn whose capacitance values change in the same direction according to the acceleration. The CV conversion circuit is a circuit for generating differential signals VOUTp and VOUTn having voltage values corresponding to the capacitance values of the variable capacitors Cpp and Cpn. Complementary symmetric positive phase input signal VIp and negative phase input signal VIn are applied to one electrode of each of variable capacitors Cpp and Cpn. The other electrode of each of variable capacitors Cpp and Cpn is connected to nodes N1p and N1n, respectively.
積分器１０は、可変容量ＣｐｐおよびＣｐｎを介してノードＮ１ｐおよびＮ１ｎに供給される電流を積分し、積分結果を示す正相出力電圧ＶＯｐおよび逆相出力電圧ＶＯｎを出力する回路である。この積分器１０は、差動増幅器１１と、入力容量ＣｉｐおよびＣｉｎと、帰還容量ＣｆｐおよびＣｆｎと、スイッチ１２ｐ〜１５ｐおよび１２ｎ〜１５ｎとを有する。
The
ここで、入力容量Ｃｉｐは、ノードＮ１ｐと差動増幅器１１の逆相入力端子（−入力端子）との間に介挿され、入力容量Ｃｉｎは、ノードＮ１ｎと差動増幅器１１の正相入力端子（＋入力端子）との間に介挿されている。スイッチ１２ｐは、差動増幅器１１の正相出力端子（＋出力端子）と逆相入力端子との間に介挿され、スイッチ１２ｎは、差動増幅器１１の逆相出力端子（−出力端子）と正相入力端子との間に介挿されている。差動増幅器１１の正相出力端子は、正相出力電圧ＶＯｐを発生するノードＮ２ｐとなっており、差動増幅器１１の逆相出力端子は、逆相出力電圧ＶＯｎを発生するノードＮ２ｎとなっている。スイッチ１５ｐは、ノードＮ２ｐとノードＮ３ｐとの間に介挿され、スイッチ１５ｎは、ノードＮ２ｎとノードＮ３ｎとの間に介挿されている。帰還容量Ｃｆｐは、ノードＮ３ｐとノードＮ１ｐとの間に介挿され、帰還容量Ｃｆｎは、ノードＮ３ｎとノードＮ１ｎとの間に介挿されている。スイッチ１４ｐは、ノードＮ３ｐと基準電圧源ＶＲＥＦとの間に介挿され、スイッチ１４ｎは、ノードＮ３ｎと基準電圧源ＶＲＥＦとの間に介挿されている。そして、スイッチ１３ｐは、ノードＮ１ｐと基準電圧源ＶＲＥＦとの間に介挿され、スイッチ１３ｎは、ノードＮ１ｎと基準電圧源ＶＲＥＦとの間に介挿されている。以上が積分器１０の構成である。
Here, the input capacitance Cip is interposed between the node N1p and the negative phase input terminal (−input terminal) of the
積分器１０の後段にはサンプルホールド回路２０が設けられている。このサンプルホールド回路２０は、スイッチ２１ｐ、２２ｐ、２１ｎおよび２２ｎと、容量ＣｏｐおよびＣｏｎとにより構成されている。ここで、容量Ｃｏｐは、正相出力信号ＶＯＵＴｐを発生するノードＮ４ｐと基準電圧源ＶＲＥＦとの間に介挿され、容量Ｃｏｎは、逆相出力信号ＶＯＵＴｎを発生するノードＮ４ｎと基準電圧源ＶＲＥＦとの間に介挿されている。また、スイッチ２１ｐはノードＮ２ｐおよびＮ４ｐ間に、スイッチ２２ｐはノードＮ２ｎおよびＮ４ｐ間に、スイッチ２１ｎはノードＮ２ｎおよびＮ４ｎ間に、スイッチ２２ｎはノードＮ２ｐおよびＮ４ｎ間に各々介挿されている。
A sample and
タイミング制御部３０は、所定周波数、所定振幅を有する正相入力信号ＶＩｐおよび逆相入力信号ＶＩｎを発生するとともに、スイッチ１２ｐ〜１５ｐ、１２ｎ〜１５ｎ、２１ｐ、２２ｐ、２１ｎおよび２２ｎのＯＮ／ＯＦＦ制御を行う回路である。 The timing control unit 30 generates a normal phase input signal VIp and a reverse phase input signal VIn having a predetermined frequency and a predetermined amplitude, and ON / OFF control of the switches 12p to 15p, 12n to 15n, 21p, 22p, 21n, and 22n. It is a circuit which performs.
図４はこのＣＶ変換回路の動作を示すタイムチャートである。タイミング制御部３０は、図４に示すように、基準電圧ＶＲＥＦを中心し、正方向および負方向に所定電圧ＶＭずつ振れる相補対称な矩形波形を持った正相入力信号ＶＩｐおよび逆相入力信号ＶＩｎを可変容量ＣｐｐおよびＣｐｎに各々供給する。タイミング制御部３０は、通常の動作状態において、スイッチ１２ｐ〜１４ｐおよび１２ｎ〜１４ｎをＯＦＦとし、スイッチ１５ｐおよび１５ｎをＯＮとする。この状態において、積分器１０は、ノードＮ１ｐおよびＮ１ｎを基準電圧ＶＲＥＦに仮想接地しつつ、可変容量Ｃｐｐを介して供給される電流を帰還容量Ｃｆｐに流し、可変容量Ｃｐｎを介して供給される電流を帰還容量Ｃｆｎに流すことにより、正相出力電圧ＶＯｐおよび逆相出力電圧ＶＯｎを変化させる。
FIG. 4 is a time chart showing the operation of the CV conversion circuit. As shown in FIG. 4, the timing control unit 30 has a positive phase input signal VIp and a negative phase input signal VIn having a complementary symmetrical rectangular waveform centering on the reference voltage VREF and swinging by a predetermined voltage VM in the positive and negative directions. Are supplied to the variable capacitors Cpp and Cpn, respectively. In a normal operation state, the timing control unit 30 turns off the switches 12p to 14p and 12n to 14n and turns on the
可変容量ＣｐｐおよびＣｐｎの容量値が例えばＣｉである場合において、正相入力信号ＶＩｐの電圧値がＶＲＥＦ＋ＶＭ、逆相入力信号ＶＩｎの電圧値がＶＲＥＦ−ＶＭになると、電荷ＱＭ＝Ｃｉ・ＶＭが可変容量Ｃｐｐに充電され、電荷−ＱＭ＝−Ｃｉ・ＶＭが可変容量Ｃｐｎに充電される。このとき差動増幅器１１は、正相出力電圧ＶＯｐおよびＶＯｎを変化させて、可変容量Ｃｐｐを介して供給される充電電流を帰還容量Ｃｆｐに流し、可変容量Ｃｐｎを介して供給される充電電流を帰還容量Ｃｆｎに流すことにより、ノードＮ１ｐおよびＮ１ｎを基準電圧ＶＲＥＦに保つ。この場合、可変容量Ｃｐｐに充電されたものと同量の電荷ＱＭ＝Ｃｉ・ＶＭが帰還容量Ｃｆｐに充電され、可変容量Ｃｐｎに充電されたものと同量の電荷−ＱＭ＝−Ｃｉ・ＶＭが帰還容量Ｃｆｎに充電される。従って、帰還容量ＣｆｐおよびＣｆｎの容量値がＣｆであるとすると、正相出力電圧ＶＯｐは低レベルＶＯＬ＝ＶＲＥＦ−ＱＭ／Ｃｆ＝ＶＲＥＦ−（Ｃｉ／Ｃｆ）・ＶＭとなり、逆相出力電圧ＶＯｎは高レベルＶＯＨ＝ＶＲＥＦ＋ＱＭ／Ｃｆ＝ＶＲＥＦ＋（Ｃｉ／Ｃｆ）・ＶＭとなる。
When the capacitance values of the variable capacitors Cpp and Cpn are, for example, Ci, when the voltage value of the positive phase input signal VIp is VREF + VM and the voltage value of the negative phase input signal VIn is VREF−VM, the charge QM = Ci · VM is variable. The capacitor Cpp is charged, and the charge −QM = −Ci · VM is charged to the variable capacitor Cpn. At this time, the
次に、正相入力信号ＶＩｐの電圧値がＶＲＥＦ−ＶＭ、逆相入力信号ＶＩｎの電圧値がＶＲＥＦ＋ＶＭになった場合は、電荷−ＱＭ＝−Ｃｉ・ＶＭが可変容量Ｃｐｐに充電され、電荷ＱＭ＝Ｃｉ・ＶＭが可変容量Ｃｐｎに充電される。このため、帰還容量ＣｆｐおよびＣｆｎに充電される電荷の極性が上述の場合と逆極性となる。従って、正相出力電圧ＶＯｐは高レベルＶＯＨ＝ＶＲＥＦ＋ＱＭ／Ｃｆ＝ＶＲＥＦ＋（Ｃｉ／Ｃｆ）・ＶＭとなり、逆相出力電圧ＶＯｎは低レベルＶＯＬ＝ＶＲＥＦ−ＱＭ／Ｃｆ＝ＶＲＥＦ−（Ｃｉ／Ｃｆ）・ＶＭとなる。 Next, when the voltage value of the positive phase input signal VIp is VREF−VM and the voltage value of the negative phase input signal VIn is VREF + VM, the charge −QM = −Ci · VM is charged to the variable capacitor Cpp, and the charge QM = Ci · VM is charged to the variable capacitor Cpn. For this reason, the polarities of the charges charged in the feedback capacitors Cfp and Cfn are opposite to those described above. Therefore, the positive phase output voltage VOp is high level VOH = VREF + QM / Cf = VREF + (Ci / Cf) · VM, and the negative phase output voltage VOn is low level VOL = VREF−QM / Cf = VREF− (Ci / Cf) · It becomes VM.
タイミング制御部３０は、正相出力電圧ＶＯｐが高レベルＶＯＨ、逆相出力電圧ＶＯｎが低レベルＶＯＬとなる期間内にスイッチ２１ｐおよび２１ｎをＯＮにするクロックφ１を出力し、正相出力電圧ＶＯｐが低レベルＶＯＬ、逆相出力電圧ＶＯｎが高レベルＶＯＨとなる期間内にスイッチ２２ｐおよび２２ｎをＯＮにするクロックφ２を出力する。この結果、ノードＮ４ｐ（ＶＯＵＴｐ）には、図４に示すように、正相出力電圧ＶＯｐが高レベルＶＯＨである期間内の正相出力電圧ＶＯｐと、逆相出力電圧ＶＯｎが高レベルＶＯＨである期間内の逆相出力電圧ＶＯｎが交互にサンプルホールドされる。また、ノードＮ４ｎ（ＶＯＵＴｎ）には、図４に示すように、正相出力電圧ＶＯｐが低レベルＶＯＬである期間内の正相出力電圧ＶＯｐと、逆相出力電圧ＶＯｎが低レベルＶＯＬである期間内の逆相出力電圧ＶＯｎが交互にサンプルホールドされる。
The timing control unit 30 outputs a clock φ1 that turns on the
このようにして、可変容量ＣｐｐおよびＣｐｎの容量値Ｃｉに比例した電圧（Ｃｉ／Ｃｆ）・ＶＭだけ基準電圧ＶＲＥＦから隔たった電圧値を有する正相出力信号ＶＯＵＴｐおよび逆相出力信号ＶＯＵＴｎがノードＮ４ｐおよびＮ４ｎから各々出力される。 In this way, the positive phase output signal VOUTp and the negative phase output signal VOUTn having a voltage value separated from the reference voltage VREF by the voltage (Ci / Cf) · VM proportional to the capacitance value Ci of the variable capacitors Cpp and Cpn are connected to the node N4p. And N4n, respectively.
なお、ＣＶ変換回路に関する技術文献として例えば特許文献１および２がある。 For example, Patent Documents 1 and 2 are technical documents related to the CV conversion circuit.
ところで、上述した従来のＣＶ変換回路は、回路内において発生するスイッチングノイズの影響により可変容量ＣｐｐまたはＣｐｎにノイズ電荷が蓄積され、その影響により正相出力信号ＶＯＵＴｐおよび逆相出力信号ＶＯＵＴｎにリップルが現れる場合があるという問題があった。以下、この問題について説明する。 By the way, in the conventional CV conversion circuit described above, noise charges are accumulated in the variable capacitor Cpp or Cpn due to the influence of switching noise generated in the circuit, and ripples are generated in the positive phase output signal VOUTp and the negative phase output signal VOUTn due to the influence. There was a problem that it might appear. Hereinafter, this problem will be described.
図５は、スイッチングノイズの影響により可変容量Ｃｐｐにノイズ電荷ΔＱが充電された場合に行われる容量Ｃｐｐ、Ｃｆｐ、ＣｐｎおよびＣｆｎの充放電の様子を示している。また、図６はこの場合におけるＣＶ変換回路の各部の波形を示すタイムチャートである。この図６に示す電圧ＶＯｐおよびＶＯｎの波形において、破線はノイズ電荷ΔＱがない場合の波形を示し、実線はノイズ電荷ΔＱがある場合の波形を示している。 FIG. 5 shows a state of charging / discharging of the capacitors Cpp, Cfp, Cpn and Cfn performed when the noise charge ΔQ is charged in the variable capacitor Cpp due to the influence of switching noise. FIG. 6 is a time chart showing waveforms of respective parts of the CV conversion circuit in this case. In the waveforms of the voltages VOp and VOn shown in FIG. 6, the broken line indicates the waveform when there is no noise charge ΔQ, and the solid line indicates the waveform when there is noise charge ΔQ.
この例のように可変容量Ｃｐｐにノイズ電荷ΔＱが充電されていると、例えば正相入力信号ＶＩｐの電圧値がＶＲＥＦ＋ＶＭ、逆相入力信号ＶＩｎの電圧値がＶＲＥＦ−ＶＭになったとき、電荷ＱＭ−ΔＱ＝Ｃｉ・ＶＭ−ΔＱが可変容量Ｃｐｐに充電され、電荷−ＱＭ＋ΔＱ＝−Ｃｉ・ＶＭ＋ΔＱが可変容量Ｃｐｎに充電される。このため、正相出力電圧ＶＯｐはＶＲＥＦ−（ＱＭ−ΔＱ）／Ｃｆ＝ＶＲＥＦ−（Ｃｉ／Ｃｆ）・ＶＭ＋ΔＱ／Ｃｆ＝ＶＯＬ＋ΔＱ／Ｃｆとなり、逆相出力電圧ＶＯｎはＶＲＥＦ＋（ＱＭ−ΔＱ）／Ｃｆ＝ＶＲＥＦ＋（Ｃｉ／Ｃｆ）・ＶＭ−ΔＱ／Ｃｆ＝ＶＯＨ−ΔＱ／Ｃｆとなる。 When the noise charge ΔQ is charged in the variable capacitor Cpp as in this example, for example, when the voltage value of the positive phase input signal VIp becomes VREF + VM and the voltage value of the negative phase input signal VIn becomes VREF−VM, the charge QM −ΔQ = Ci · VM−ΔQ is charged in the variable capacitor Cpp, and the charge −QM + ΔQ = −Ci · VM + ΔQ is charged in the variable capacitor Cpn. Therefore, the positive phase output voltage VOp is VREF− (QM−ΔQ) / Cf = VREF− (Ci / Cf) · VM + ΔQ / Cf = VOL + ΔQ / Cf, and the negative phase output voltage VOn is VREF + (QM−ΔQ) / Cf. = VREF + (Ci / Cf) · VM−ΔQ / Cf = VOH−ΔQ / Cf.
一方、正相入力信号ＶＩｐの電圧値がＶＲＥＦ−ＶＭ、逆相入力信号ＶＩｎの電圧値がＶＲＥＦ＋ＶＭになるときには、電荷−ＱＭ−ΔＱ＝−Ｃｉ・ＶＭ−ΔＱが可変容量Ｃｐｐに充電され、電荷ＱＭ＋ΔＱ＝Ｃｉ・ＶＭ＋ΔＱが可変容量Ｃｐｎに充電される。このため、正相出力電圧ＶＯｐはＶＲＥＦ＋（ＱＭ＋ΔＱ）／Ｃｆ＝ＶＲＥＦ＋（Ｃｉ／Ｃｆ）・ＶＭ＋ΔＱ／Ｃｆ＝ＶＯＨ＋ΔＱ／Ｃｆとなり、逆相出力電圧ＶＯｎはＶＲＥＦ−（ＱＭ＋ΔＱ）／Ｃｆ＝ＶＲＥＦ−（Ｃｉ／Ｃｆ）・ＶＭ−ΔＱ／Ｃｆ＝ＶＯＬ−ΔＱ／Ｃｆとなる。 On the other hand, when the voltage value of the positive phase input signal VIp is VREF−VM and the voltage value of the negative phase input signal VIn is VREF + VM, the charge −QM−ΔQ = −Ci · VM−ΔQ is charged to the variable capacitor Cpp, and the charge QM + ΔQ = Ci · VM + ΔQ is charged to the variable capacitor Cpn. Therefore, the positive phase output voltage VOp is VREF + (QM + ΔQ) / Cf = VREF + (Ci / Cf) · VM + ΔQ / Cf = VOH + ΔQ / Cf, and the negative phase output voltage VOn is VREF− (QM + ΔQ) / Cf = VREF− (Ci / Cf) · VM−ΔQ / Cf = VOL−ΔQ / Cf.
このように可変容量Ｃｐｐにノイズ電荷ΔＱが充電されていると、逆相出力電圧ＶＯｎの高レベルＶＯＨ−ΔＱ／Ｃｆと、正相出力電圧ＶＯｐの高レベルＶＯＨ＋ΔＱ／Ｃｆとの間に２ΔＱ／Ｃｆの差が生じる。また、正相出力電圧ＶＯｐの低レベルＶＯＬ＋ΔＱ／Ｃｆと、逆相出力電圧ＶＯｎの低レベルＶＯＬ−ΔＱ／Ｃｆとの間に２ΔＱ／Ｃｆの差が生じる。このため、逆相出力電圧ＶＯｎの高レベルおよび正相出力電圧ＶＯｐの高レベルを交互にサンプルホールドして正相出力信号ＶＯＵＴｐを生成すると正相出力信号ＶＯＵＴｐに図示のようにリップルが生じる。逆相出力信号ＶＯＵＴｎも同様である。以上、可変容量Ｃｐｐにノイズ電荷が充電された場合を例に説明したが、ＣＶ変換回路の他の容量Ｃｐｎ、Ｃｆｐ、Ｃｆｎにノイズ電荷が充電された場合にも同様な問題が発生する。 When the noise charge ΔQ is charged in the variable capacitor Cpp in this way, 2ΔQ / Cf is between the high level VOH−ΔQ / Cf of the negative phase output voltage VOn and the high level VOH + ΔQ / Cf of the positive phase output voltage VOp. The difference occurs. Further, a difference of 2ΔQ / Cf occurs between the low level VOL + ΔQ / Cf of the normal phase output voltage VOp and the low level VOL−ΔQ / Cf of the negative phase output voltage VOn. Therefore, when the positive phase output signal VOUTp is generated by alternately sampling and holding the high level of the negative phase output voltage VOn and the high level of the positive phase output voltage VOp, a ripple occurs in the positive phase output signal VOUTp as shown in the figure. The same applies to the negative phase output signal VOUTn. The case where the noise charge is charged in the variable capacitor Cpp has been described above as an example, but the same problem occurs when the noise charge is charged in the other capacitors Cpn, Cfp, and Cfn of the CV conversion circuit.
この発明は以上のような事情に鑑みてなされたものであり、ＣＶ変換回路においてノイズ電荷の影響により発生する出力信号のリップルを低減する技術的手段を提供することを目的としている。 The present invention has been made in view of the circumstances as described above, and an object thereof is to provide technical means for reducing ripples of an output signal generated due to the influence of noise charges in a CV conversion circuit.
この発明は、物理量に依存して容量値が変化する第１および第２の可変容量と、差動増幅器と、前記差動増幅器の正相出力電圧および逆相出力電圧を前記差動増幅器の逆相入力端子および正相入力端子に各々帰還させる第１および第２の帰還容量とを有し、前記差動増幅器の逆相入力端子および正相入力端子を仮想接地させて前記正相出力電圧および逆相出力電圧を変化させることにより、前記第１の可変容量に充電される電荷を前記第１の帰還容量に転送し、前記第２の可変容量に充電される電荷を前記第２の帰還容量に転送する積分手段と、前記差動増幅器の正相出力電圧および逆相出力電圧をサンプルホールドするための第１および第２の作業用容量を有するサンプルホールド回路と、前記第１および第２の可変容量に相補対称な２相の交流信号の各相を各々供給し、前記交流信号の半周期に同期して、前記差動増幅器の正相出力電圧の前記第１の作業用容量へのサンプルホールドと、前記差動増幅器の逆相出力電圧の前記第２の作業用容量へのサンプルホールドとを交互に行わせるタイミング制御手段と、前記第１および第２の作業用容量の各充電電圧を平均化することにより、前記第１および第２の可変容量の容量値を示す信号を出力する平均化手段とを具備することを特徴とするＣＶ変換回路を提供する。 The present invention relates to first and second variable capacitors whose capacitance values change depending on a physical quantity, a differential amplifier, and a positive-phase output voltage and a negative-phase output voltage of the differential amplifier. First and second feedback capacitors that feed back to the phase input terminal and the positive phase input terminal, respectively, and the negative phase input terminal and the positive phase input terminal of the differential amplifier are virtually grounded, and the positive phase output voltage and By changing the negative phase output voltage, the charge charged in the first variable capacitor is transferred to the first feedback capacitor, and the charge charged in the second variable capacitor is transferred to the second feedback capacitor. Integrating means for transferring to, a sample and hold circuit having first and second working capacitors for sample and holding the positive phase output voltage and the negative phase output voltage of the differential amplifier, and the first and second Two-phase complementary to the variable capacitance Each phase of the AC signal is supplied, and in synchronization with a half cycle of the AC signal, a sample-and-hold of the positive phase output voltage of the differential amplifier to the first working capacitor, and the reverse of the differential amplifier A timing control means for alternately performing a sample and hold of the phase output voltage to the second working capacity, and averaging the respective charging voltages of the first and second working capacity, And a means for outputting a signal indicating the capacitance value of the second variable capacitor.
かかる発明によれば、平均化手段は、差動増幅器の正相出力電圧および逆相出力電圧であって、２相の交流信号の半周期相当だけ互いに位相のずれた正相出力電圧および逆相出力電圧を平均化し、可変容量の容量値を示す信号を出力する。この平均化の対象となる正相出力電圧および逆相出力電圧は、各々第１および第２の可変容量の容量値に依存したレベルを有している。また、この平均化の対象となる正相出力電圧および逆相出力電圧にノイズ電荷に起因したノイズが発生する場合、正相出力電圧および逆相出力電圧に発生する各ノイズは互いに逆極性のノイズとなる。このため、正相出力電圧および逆相出力電圧に含まれるノイズは、平均化手段が正相出力電圧および逆相出力電圧を平均化する際に相殺する。従って、この発明によれば、ＣＶ変換回路においてノイズ電荷の影響により発生する出力信号のリップルを低減することができる。 According to this invention, the averaging means includes the positive phase output voltage and the negative phase output voltage of the differential amplifier, and the positive phase output voltage and the negative phase output phase shifted from each other by a half cycle of the two-phase AC signal. The output voltage is averaged and a signal indicating the capacitance value of the variable capacitor is output. The normal phase output voltage and the negative phase output voltage to be averaged have levels depending on the capacitance values of the first and second variable capacitors, respectively. In addition, when noise due to noise charge occurs in the normal phase output voltage and the negative phase output voltage that are subject to averaging, the noises generated in the positive phase output voltage and the negative phase output voltage are noises of opposite polarity to each other. It becomes. For this reason, noise included in the positive phase output voltage and the negative phase output voltage cancels when the averaging means averages the positive phase output voltage and the negative phase output voltage. Therefore, according to the present invention, it is possible to reduce the ripple of the output signal generated due to the influence of noise charges in the CV conversion circuit.
以下、図面を参照し、この発明の実施形態について説明する。
図１はこの発明の一実施形態であるＣＶ変換回路の構成を示す回路図である。本実施形態によるＣＶ変換回路では、前掲図３のＣＶ変換回路におけるサンプルホールド回路２０がサンプルホールド回路２０Ａおよび平均化回路４０に置き換えられ、タイミング制御部３０がタイミング制御部３０Ａに置き換えられている。他の回路は前掲図３に示されたものと同様であるので、共通の符号を付し、その説明を省略する。
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a circuit diagram showing a configuration of a CV conversion circuit according to an embodiment of the present invention. In the CV conversion circuit according to the present embodiment, the
サンプルホールド回路２０Ａは、ノードＮ２ｐおよびＮ２３ｐ間に介挿されたスイッチ２３ｐと、ノードＮ２ｐおよびＮ２４ｐ間に介挿されたスイッチ２４ｐと、ノードＮ２ｎおよびＮ２３ｎ間に介挿されたスイッチ２３ｎと、ノードＮ２ｎおよびＮ２４ｎ間に介挿されたスイッチ２４ｎとを有する。また、サンプルホールド回路２０Ａは、ノードＮ２３ｐと基準電圧源ＶＲＥＦとの間に介挿された第１の作業用容量Ｃ２３ｐと、ノードＮ２４ｎと基準電圧源ＶＲＥＦとの間に介挿された第２の作業用容量Ｃ２４ｎとを有する。さらにサンプルホールド回路２０Ａは、ノードＮ２４ｐと基準電圧源ＶＲＥＦとの間に介挿された第３の作業用容量Ｃ２４ｐと、ノードＮ２３ｎと基準電圧源ＶＲＥＦとの間に介挿された第４の作業用容量Ｃ２３ｎとを有する。これらの作業用容量Ｃ２３ｐ、Ｃ２４ｐ、Ｃ２３ｎおよびＣ２４ｎは同じ容量値を有している。
The
タイミング制御部３０Ａは、ノードＮ２ｐに発生する正相出力電圧ＶＯｐが高レベル、ノードＮ２ｎに発生する逆相出力電圧ＶＯｎが低レベルとなる期間内に、スイッチ２３ｐおよびスイッチ２３ｎをＯＮにするクロックφ３を出力し、高レベルの正相出力電圧ＶＯｐおよび低レベルの逆相出力電圧ＶＯｎを第１の作業用容量Ｃ２３ｐおよび第４の作業用容量Ｃ２３ｎに各々サンプルホールドさせる。また、タイミング制御部３０Ａは、ノードＮ２ｐに発生する正相出力電圧ＶＯｐが低レベル、ノードＮ２ｎに発生する逆相出力電圧ＶＯｎが高レベルとなる期間内に、スイッチ２４ｐおよびスイッチ２４ｎをＯＮにするクロックφ４を出力し、低レベルの正相出力電圧ＶＯｐおよび高レベルの逆相出力電圧ＶＯｎを第３の作業用容量Ｃ２４ｐおよび第２の作業用容量Ｃ２４ｎに各々サンプルホールドさせる。
The
平均化回路４０は、ノードＮ２３ｐおよびＮ４ｐ間に介挿されたスイッチ４１ｐと、ノードＮ２４ｐおよびＮ４ｎ間に介挿されたスイッチ４２ｐと、ノードＮ２３ｎおよびＮ４ｎ間に介挿されたスイッチ４１ｎと、ノードＮ２４ｎおよびＮ４ｐ間に介挿されたスイッチ４２ｎとを有する。前掲図３のものと同様、ノードＮ４ｐおよびＮ４ｎは、正相出力信号ＶＯＵＴｐおよび逆相出力信号ＶＯＵＴｎが各々発生するノードである。そして、前掲図３のものと同様、ノードＮ４ｐおよびＮ４ｎと基準電圧源ＶＲＥＦとの間には容量ＣｏｐおよびＣｏｎが各々介挿されている。これらの容量ＣｏｐおよびＣｏｎは同じ容量値を有している。
The averaging
タイミング制御部３０Ａは、正相入力信号ＶＩｐおよび逆相入力信号ＶＩｎの１周期に同期したタイミングにおいて、スイッチ４１ｐ、４２ｐ、４１ｎ、４２ｎをＯＮにするクロックφ５を発生する。これにより第１の作業用容量Ｃ２３ｐおよび第２の作業用容量Ｃ２４ｎの各充電電圧を平均化した電圧が容量Ｃｏｐにサンプルホールドされ、第３の作業用容量Ｃ２４ｐおよび第４の作業用容量Ｃ２３ｎの各充電電圧を平均化した電圧が容量Ｃｏｎにサンプルホールドされる。
以上が本実施形態によるＣＶ変換回路の構成である。
The
The above is the configuration of the CV conversion circuit according to the present embodiment.
図２は本実施形態の動作例を示すタイムチャートである。この動作例では、前掲図５のように可変容量Ｃｐｐにノイズ電荷ΔＱが充電された状況を想定している。前掲図６のタイムチャートと同様、電圧ＶＯｐおよびＶＯｎの波形において、破線はノイズ電荷ΔＱがない場合の波形を示し、実線はノイズ電荷ΔＱがある場合の波形を示している。 FIG. 2 is a time chart showing an operation example of this embodiment. In this operation example, it is assumed that the noise charge ΔQ is charged in the variable capacitor Cpp as shown in FIG. As in the time chart of FIG. 6, in the waveforms of the voltages VOp and VOn, the broken line shows the waveform when there is no noise charge ΔQ, and the solid line shows the waveform when there is noise charge ΔQ.
まず、正相入力信号ＶＩｐの電圧値がＶＲＥＦ＋ＶＭ、逆相入力信号ＶＩｎの電圧値がＶＲＥＦ−ＶＭになると、正相出力電圧ＶＯｐは低レベル、逆相出力電圧ＶＯｎは高レベルとなる。この正相出力電圧ＶＯｐが低レベル、逆相出力電圧ＶＯｎが高レベルとなる期間、クロックφ４が発生されると、低レベルの正相出力電圧ＶＯｐおよび高レベルの逆相出力電圧ＶＯｎが第３の作業用容量Ｃ２４ｐおよび第２の作業用容量Ｃ２４ｎに各々サンプルホールドされる。可変容量Ｃｐｐにノイズ電荷ΔＱが充電された状況では、このとき第３の作業用容量Ｃ２４ｐにサンプルホールドされる電圧ＶＯｐ２は、ＶＯＬ＋ΔＱ／Ｃｆとなり、第２の作業用容量Ｃ２４ｎにサンプルホールドされる電圧ＶＯｎ２は、ＶＯＨ−ΔＱ／Ｃｆとなる。 First, when the voltage value of the positive phase input signal VIp is VREF + VM and the voltage value of the negative phase input signal VIn is VREF−VM, the positive phase output voltage VOp is low and the negative phase output voltage VOn is high. When the clock φ4 is generated during the period when the normal phase output voltage VOp is low level and the negative phase output voltage VOn is high level, the low level normal phase output voltage VOp and the high level negative phase output voltage VOn are the third level. Are sampled and held in the working capacity C24p and the second working capacity C24n. In the situation where the noise charge ΔQ is charged in the variable capacitor Cpp, the voltage VOp2 sampled and held in the third working capacitor C24p at this time becomes VOL + ΔQ / Cf, and the voltage sampled and held in the second working capacitor C24n. VOn2 is VOH−ΔQ / Cf.
次に正相入力信号ＶＩｐの電圧値がＶＲＥＦ−ＶＭ、逆相入力信号ＶＩｎの電圧値がＶＲＥＦ＋ＶＭになると、正相出力電圧ＶＯｐは高レベル、逆相出力電圧ＶＯｎは低レベルとなる。この正相出力電圧ＶＯｐが高レベル、逆相出力電圧ＶＯｎが低レベルとなる期間、クロックφ３が発生されると、高レベルの正相出力電圧ＶＯｐおよび低レベルの逆相出力電圧ＶＯｎが第１の作業用容量Ｃ２３ｐおよび第４の作業用容量Ｃ２３ｎに各々サンプルホールドされる。可変容量Ｃｐｐにノイズ電荷ΔＱが充電された状況では、このとき第１の作業用容量Ｃ２３ｐにサンプルホールドされる電圧ＶＯｐ１は、ＶＯＨ＋ΔＱ／Ｃｆとなり、第４の作業用容量Ｃ２３ｎにサンプルホールドされる電圧ＶＯｎ１は、ＶＯＬ−ΔＱ／Ｃｆとなる。 Next, when the voltage value of the positive phase input signal VIp becomes VREF−VM and the voltage value of the negative phase input signal VIn becomes VREF + VM, the positive phase output voltage VOp becomes high level and the negative phase output voltage VOn becomes low level. When the clock φ3 is generated during the period when the normal phase output voltage VOp is high level and the negative phase output voltage VOn is low level, the high level positive phase output voltage VOp and the low level negative phase output voltage VOn are the first level. Are sampled and held in the working capacity C23p and the fourth working capacity C23n. In a situation where the noise charge ΔQ is charged in the variable capacitor Cpp, the voltage VOp1 sampled and held in the first working capacitor C23p at this time becomes VOH + ΔQ / Cf, and the voltage sampled and held in the fourth working capacitor C23n. VOn1 is VOL−ΔQ / Cf.
そして、本実施形態では、図２に示すように、正相入力信号ＶＩｐおよび逆相入力信号ＶＩｎの１周期に同期したタイミング（図示の例では正相入力信号ＶＩｐの電圧値がＶＲＥＦ−ＶＭ、逆相入力信号ＶＩｎの電圧値がＶＲＥＦ＋ＶＭとなる期間内のクロックφ３の発生後のタイミング）においてクロックφ５が出力され、容量Ｃ２３ｐ、Ｃ２４ｎおよびＣｏｐが並列接続されるとともに、容量Ｃ２３ｎ、Ｃ２４ｐおよびＣｏｎが並列接続される。 In this embodiment, as shown in FIG. 2, the timing synchronized with one cycle of the positive phase input signal VIp and the negative phase input signal VIn (in the example shown, the voltage value of the positive phase input signal VIp is VREF−VM, Clock φ5 is output during the period when the voltage value of the negative-phase input signal VIn is VREF + VM), and the capacitors C23p, C24n and Cop are connected in parallel, and the capacitors C23n, C24p and Con are Connected in parallel.
このクロックφ５が発生する前、クロックφ３の発生により第１の作業用容量Ｃ２３ｐに電圧ＶＯｐ１＝ＶＯＨ＋ΔＱ／Ｃｆがサンプルホールドされ、クロックφ４の発生により第２の作業用容量Ｃ２４ｎに電圧ＶＯｎ２＝ＶＯＨ−ΔＱ／Ｃｆがサンプルホールドされている。従って、クロックφ５の発生により、この電圧ＶＯｐ１＝ＶＯＨ＋ΔＱ／Ｃｆと電圧ＶＯｎ２＝ＶＯＨ−ΔＱ／Ｃｆとを平均化した電圧、すなわち、ノイズ電荷に起因した成分ΔＱ／Ｃｆを含まず、電圧ＶＯＨに比例した電圧が容量Ｃｏｐにサンプルホールドされることとなる。また、クロックφ５が発生する前、クロックφ４の発生により第３の作業用容量Ｃ２４ｐに電圧ＶＯｐ２＝ＶＯＬ＋ΔＱ／Ｃｆがサンプルホールドされ、クロックφ３の発生により第４の作業用容量Ｃ２３ｎに電圧ＶＯｎ１＝ＶＯＬ−ΔＱ／Ｃｆがサンプルホールドされている。従って、クロックφ５の発生により、この電圧ＶＯｐ２＝ＶＯＬ＋ΔＱ／Ｃｆと電圧ＶＯｎ１＝ＶＯＬ−ΔＱ／Ｃｆとを平均化した電圧、すなわち、ノイズ電荷に起因した成分ΔＱ／Ｃｆを含まず、電圧ＶＯＬに比例した電圧が容量Ｃｏｎにサンプルホールドされることとなる。 Before the clock φ5 is generated, the voltage VOp1 = VOH + ΔQ / Cf is sampled and held in the first working capacitor C23p by the generation of the clock φ3, and the voltage VOn2 = VOH− is applied to the second working capacitor C24n by the generation of the clock φ4. ΔQ / Cf is sampled and held. Therefore, by generating the clock φ5, the voltage VOp1 = VOH + ΔQ / Cf and the voltage VOn2 = VOH−ΔQ / Cf are averaged, that is, the component ΔQ / Cf due to noise charge is not included, and is proportional to the voltage VOH. The voltage thus sampled and held in the capacitor Cop. Before the clock φ5 is generated, the voltage VOp2 = VOL + ΔQ / Cf is sampled and held in the third working capacitor C24p by the generation of the clock φ4, and the voltage VOn1 = VOL is applied to the fourth working capacitor C23n by the generation of the clock φ3. -ΔQ / Cf is sampled and held. Therefore, by generating the clock φ5, a voltage obtained by averaging the voltage VOp2 = VOL + ΔQ / Cf and the voltage VOn1 = VOL−ΔQ / Cf, that is, does not include the component ΔQ / Cf caused by noise charge, and is proportional to the voltage VOL. The obtained voltage is sampled and held in the capacitor Con.
以上のように、本実施形態によれば、ノイズ電荷ΔＱの影響が正のノイズとなって重畳された電圧ＶＯｐ１＝ＶＯＨ＋ΔＱ／Ｃｆと負のノイズとなって重畳された電圧ＶＯｎ２＝ＶＯＨ−ΔＱ／Ｃｆとが平均化回路４０により平均化されることにより、ノイズ電荷ΔＱに起因したリップルを含まない正相出力信号ＶＯＵＴｐが出力される。また、本実施形態によれば、ノイズ電荷ΔＱの影響が負のノイズとなって重畳された電圧ＶＯｎ１＝ＶＯＬ−ΔＱ／Ｃｆと正のノイズとなって重畳された電圧ＶＯｐ２＝ＶＯＬ＋ΔＱ／Ｃｆとが平均化回路４０により平均化されることにより、ノイズ電荷ΔＱに起因したリップルを含まない逆相出力信号ＶＯＵＴｎが出力される。このように本実施形態によれば、ＣＶ変換回路においてノイズ電荷の影響により発生する正相出力信号ＶＯＵＴｐおよび逆相出力信号ＶＯＵＴｎのリップルを低減することができる。
As described above, according to the present embodiment, the voltage VOp1 = VOH + ΔQ / Cf superimposed with the influence of the noise charge ΔQ becomes positive noise and the voltage VOn2 = VOH−ΔQ / superposed with the negative noise superimposed. Cf is averaged by the averaging
以上、この発明の一実施形態について説明したが、これ以外にも、この発明には他の実施形態が考えられる。例えば次の通りである。 Although one embodiment of the present invention has been described above, other embodiments can be considered in addition to this. For example:
（１）上記実施形態では、容量Ｃ２３ｐおよびＣ２４ｎの充電電荷をクロックφ５により容量Ｃｏｐにサンプルホールドすることにより、容量Ｃ２３ｐおよびＣ２４ｎの各充電電圧を平均化した電圧を発生した。また、容量Ｃ２４ｐおよびＣ２３ｎの充電電荷をクロックφ５により容量Ｃｏｎにサンプルホールドすることにより、容量Ｃ２４ｐおよびＣ２３ｎの各充電電圧を平均化した電圧を発生した。しかし、このようなスイッチトキャパシタ回路による平均化回路の代わりに、オペアンプと抵抗とからなる加算回路を用いて、各容量の充電電圧を平均化した電圧を発生してもよい。 (1) In the above-described embodiment, the charging charges of the capacitors C23p and C24n are sampled and held in the capacitor Cop by the clock φ5, thereby generating a voltage obtained by averaging the charging voltages of the capacitors C23p and C24n. Further, the charge charges of the capacitors C24p and C23n are sampled and held in the capacitor Con by the clock φ5, thereby generating a voltage obtained by averaging the charge voltages of the capacitors C24p and C23n. However, instead of such an averaging circuit using a switched capacitor circuit, an adding circuit composed of an operational amplifier and a resistor may be used to generate a voltage obtained by averaging the charging voltage of each capacitor.
（２）上記実施形態では、可変容量ＣｐｐおよびＣｐｎの容量値を示す信号として差動形式の正相出力信号ＶＯＵＴｐおよび逆相出力信号ＶＯＵＴｎを出力した。しかし、図１において、例えばスイッチ２４ｐ、２３ｎ、４２ｐ、４１ｎ、容量Ｃ２４ｐ、Ｃ２３ｎ、Ｃｏｎを省略し、可変容量ＣｐｐおよびＣｐｎの容量値を示すシングルエンド形式の信号ＶＯＵＴｐを出力するＣＶ変換回路を構成してもよい。
(2) In the above embodiment, the differential positive phase output signal VOUTp and the negative phase output signal VOUTn are output as signals indicating the capacitance values of the variable capacitors Cpp and Cpn. However, in FIG. 1, for example, the
Ｃｐｐ，Ｃｐｎ…可変容量、１０…積分器、２０Ａ…サンプルホールド回路、４０…平均化回路、３０Ａ…タイミング制御部、Ｃｉｐ，Ｃｉｎ，Ｃｆｐ，Ｃｆｎ，Ｃ２３ｐ，Ｃ２４ｐ，Ｃ２４ｎ，Ｃ２３ｎ，Ｃｏｐ，Ｃｏｎ…容量、１１…差動増幅器、１２ｐ〜１５ｐ，１２ｎ〜１５ｎ，２３ｐ，２４ｐ，２３ｎ，２４ｎ，４１ｐ，４２ｐ，４１ｎ，４１ｎ…スイッチ。 Cpp, Cpn ... variable capacitance, 10 ... integrator, 20A ... sample and hold circuit, 40 ... averaging circuit, 30A ... timing controller, Cip, Cin, Cfp, Cfn, C23p, C24p, C24n, C23n, Cop, Con ... Capacitance, 11... Differential amplifier, 12p to 15p, 12n to 15n, 23p, 24p, 23n, 24n, 41p, 42p, 41n, 41n, switch.
Claims (3)
差動増幅器と、前記差動増幅器の正相出力電圧および逆相出力電圧を前記差動増幅器の逆相入力端子および正相入力端子に帰還させる第１および第２の帰還容量を有し、前記逆相入力端子および正相入力端子を仮想接地させ、前記第１および第２の可変容量を介して供給される各電荷を前記第１および第２の帰還容量に転送して、前記第１および第２の可変容量を介して供給される電流の積分結果を示す前記正相出力電圧および逆相出力電圧を出力する積分手段と、
前記積分手段が出力する正相出力電圧および逆相出力電圧を各々サンプルホールドするための第１および第２の作業用容量を有するサンプルホールド回路と、
前記第１および第２の可変容量に相補対称な２相の交流信号の各相を各々供給し、前記交流信号の半周期に同期して、前記積分手段が出力する正相出力電圧の前記第１の作業用容量へのサンプルホールドと、前記積分手段が出力する逆相出力電圧の前記第２の作業用容量へのサンプルホールドとを交互に行わせるタイミング制御手段と、
前記第１および第２の作業用容量の各充電電圧を平均化することにより、前記第１および第２の可変容量の容量値を示す信号を出力する平均化手段と
を具備することを特徴とするＣＶ変換回路。 First and second variable capacitors whose capacitance values change depending on physical quantities;
A differential amplifier, and first and second feedback capacitors for feeding back the positive phase output voltage and the negative phase output voltage of the differential amplifier to the negative phase input terminal and the positive phase input terminal of the differential amplifier, The negative-phase input terminal and the positive-phase input terminal are virtually grounded, and the charges supplied via the first and second variable capacitors are transferred to the first and second feedback capacitors, and the first and second feedback capacitors are transferred to the first and second feedback capacitors. Integrating means for outputting the positive phase output voltage and the negative phase output voltage indicating the result of integration of the current supplied through the second variable capacitor;
A sample-and-hold circuit having first and second working capacitors for sample-holding the positive-phase output voltage and the negative-phase output voltage output by the integrating means,
Each phase of a two-phase alternating current signal complementary to the first and second variable capacitors is supplied, and the positive phase output voltage output by the integrating means is synchronized with a half cycle of the alternating current signal. Timing control means for alternately performing sample and hold on one working capacity and sample and hold on the second working capacity of the negative phase output voltage output by the integrating means;
And averaging means for outputting a signal indicating a capacitance value of the first and second variable capacitors by averaging the charging voltages of the first and second working capacitors. CV conversion circuit.
前記タイミング制御手段は、前記積分手段が出力する正相出力電圧および逆相出力電圧の前記第１の作業用容量および前記第４の作業用容量へのサンプルホールドと、前記積分手段が出力する正相出力電圧および逆相出力電圧の前記第３の作業用容量および前記第２の作業用容量へのサンプルホールドとを交互に行わせ、
前記平均化手段は、前記第１および第２の作業用容量の各充電電圧を平均化することにより、前記第１および第２の可変容量の容量値を示す正相出力信号を出力し、前記第３および第４の作業用容量の各充電電圧を平均化することにより、前記第１および第２の可変容量の容量値を示す逆相出力信号を出力することを特徴とする請求項１に記載のＣＶ変換回路。 The sample-and-hold circuit further includes third and fourth working capacitors for sample-holding the positive-phase output voltage and the negative-phase output voltage output by the integrating means,
The timing control means includes a sample-and-hold of the positive phase output voltage and the negative phase output voltage output from the integrating means to the first working capacity and the fourth working capacity, and the positive output output from the integrating means. Alternately performing a sample and hold of the phase output voltage and the negative phase output voltage to the third working capacity and the second working capacity,
The averaging means outputs a positive-phase output signal indicating the capacitance values of the first and second variable capacitors by averaging the charging voltages of the first and second working capacitors, 2. The negative phase output signal indicating the capacitance values of the first and second variable capacitors is output by averaging the charging voltages of the third and fourth working capacitors. The CV conversion circuit described.
前記タイミング制御手段は、前記２相の交流信号の半周期に同期して、前記サンプルホールド回路の第１のスイッチをＯＮにして前記サンプルホールド回路に前記第１の作業用容量へのサンプルホールドを行なわせる第１のクロックと、前記サンプルホールド回路の第２のスイッチをＯＮにして前記サンプルホールド回路に前記第２の作業用容量へのサンプルホールドを行なわせる第２のクロックとを交互に発生して、前記サンプルホールド回路に前記第１の作業用容量へのサンプルホ−ルドと前記第２の作業用容量へのサンプルホールドとを交互に行わせることを特徴とする請求項１または２に記載のＣＶ変換回路。 The averaging means includes a plurality of switches inserted between a plurality of nodes that generate a voltage to be averaged and a node that generates a voltage that is a result of averaging, and the averaging Including a capacitance interposed between a node generating the resulting voltage and a reference voltage source,
The timing control means turns on the first switch of the sample and hold circuit in synchronization with a half cycle of the two-phase AC signal, and the sample and hold circuit holds the sample and hold to the first working capacitor. a first clock that causes Ru performed, the second alternating with second clock switch to oN to perform the sample-and-hold to the second working volume to the sample hold circuit of the sample-and-hold circuit 3. The method of claim 1 , wherein the sample and hold circuit alternately performs a sample hold to the first working capacity and a sample and hold to the second working capacity. The CV conversion circuit described in 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012089768A JP5835073B2 (en) | 2012-04-10 | 2012-04-10 | CV conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012089768A JP5835073B2 (en) | 2012-04-10 | 2012-04-10 | CV conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013219634A JP2013219634A (en) | 2013-10-24 |
| JP5835073B2 true JP5835073B2 (en) | 2015-12-24 |
Family
ID=49591258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012089768A Expired - Fee Related JP5835073B2 (en) | 2012-04-10 | 2012-04-10 | CV conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5835073B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3216455B2 (en) * | 1994-12-22 | 2001-10-09 | 株式会社村田製作所 | Capacitive electrostatic servo acceleration sensor |
| JP2004279261A (en) * | 2003-03-17 | 2004-10-07 | Denso Corp | Physical quantity detector |
| JP5136587B2 (en) * | 2010-04-01 | 2013-02-06 | 株式会社デンソー | Amplifier circuit, signal processing circuit, and semiconductor integrated circuit device |
-
2012
- 2012-04-10 JP JP2012089768A patent/JP5835073B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2013219634A (en) | 2013-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE48112E1 (en) | Notch filter for ripple reduction | |
| US9602052B2 (en) | Stable oscillator for use in an electronic circuit | |
| CN110663187B (en) | Analog-to-digital converter, measuring device and analog-to-digital conversion method | |
| JP3216490B2 (en) | Switched capacitor filter | |
| JP5648690B2 (en) | Comparator and AD converter having the same | |
| JP2008104197A (en) | Switched capacitor amplifier without dependency on variations in capacitance elements, and method for operating same | |
| JPH08273388A (en) | Sample hold circuit | |
| CN104702229A (en) | Single to differential conversion circuit and analog front-end circuit | |
| JP6922533B2 (en) | Voltage detector | |
| US10190890B2 (en) | Capacitance-to-voltage conversion circuit | |
| EP2403142A2 (en) | Signal monitoring systems | |
| EP3404422A1 (en) | Excitation circuit for a capacitive transducer, system including such an excitation circuit and method for measuring acceleration with such a system | |
| JP2000022500A (en) | Switched capacitor circuit | |
| JP5835073B2 (en) | CV conversion circuit | |
| JP4807795B2 (en) | Temperature measurement circuit | |
| JP4639162B2 (en) | Analog to digital converter | |
| JP5763112B2 (en) | Switched capacitor circuit | |
| US20150256191A1 (en) | Control method of d/a converter, d/a converter, control method of a/d converter, and a/d converter | |
| KR101197947B1 (en) | Hall device module equipped with double hall devices | |
| JP5826153B2 (en) | Semiconductor device | |
| JP2016034097A (en) | Integration circuit and a/d converter | |
| KR20190065025A (en) | Switched capacitor circuit to make amount of change in reference voltage even regardless of input level | |
| JP2004347493A (en) | Capacitive sensor device having function for detecting abnormality | |
| JP2012088281A (en) | Angular velocity sensor | |
| KR101791243B1 (en) | Magnetic sensor apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150313 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20150408 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20150408 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150717 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150728 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150907 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151006 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151019 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5835073 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |