JP5820252B2 - アレイアンテナ - Google Patents
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Description
2次元のX−Y平面のX軸、Y軸にそれぞれ2乃至複数個のX軸アレイ、Y軸アレイが配列され、当該X軸アレイ、Y軸アレイの交点にそれぞれ対応するアレイアンテナ素子Aij(i=1〜m、j=1〜n)が配置されていて、
当該各アレイアンテナ素子Aij(i=1〜m、j=1〜n)を制御する、前記X軸アレイの制御情報であるX軸アレイ制御情報Xi(i=1〜m)及び前記Y軸アレイの制御情報であるY軸アレイ制御情報Yj(j=1〜n)が、前記各アレイアンテナ素子Aij(i=1〜m、j=1〜n)にそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるUWB電子走査アレイアンテナであって、
前記UWB電子走査アレイアンテナは電圧制御遅延回路を備えており、
任意の前記アレイアンテナ素子Aij(i=1〜m、j=1〜n)に対する前記X軸アレイ制御情報Xi(i=1〜m)及びY軸アレイ制御情報Yj(j=1〜n)の入力を受けて各X軸アレイ制御情報Xi(i=1〜m)及びY軸アレイ制御情報Yj(j=1〜n)に対応する遅延時間信号を生成する情報加算回路が前記電圧制御遅延回路に配備されていて、
前記任意のアレイアンテナ素子Aij(i=1〜m、j=1〜n)に接続されている前記各インパルス発生器には当該情報加算回路から出力される前記遅延時間信号がトリガ信号としてそれぞれ入力される
ことを特徴としたUWB電子走査アレイアンテナ
である。
前記情報加算回路は、
任意の前記アレイアンテナ素子Aij(i=1〜m、j=1〜n)に対する前記X軸アレイ制御情報Xi(i=1〜m)及びY軸アレイ制御情報Yj(j=1〜n)の入力をそれぞれ受けてそれぞれに対応しているアナログ電圧を発生させる第一のデジタル−アナログ変換器及び、第二のデジタル−アナログ変換器と、
当該第一のデジタル−アナログ変換器及び、第二のデジタル−アナログ変換器の出力を加算するアナログ加算器と、
当該アナログ加算器からの出力を入力として受け、入力された電圧に比例した第一の遅延時間信号を生成し、外部から入力される第一のトリガパルスに対応させて前記生成した第一の遅延時間信号を前記インパルス発生器に出力する第一の電圧制御遅延回路と
を備えていると共に、
前記第一の電圧制御遅延回路に外部から入力される前記第一のトリガパルスは、前記各アレイアンテナ素子Aij(i=1〜m、j=1〜n)に接続されている各インパルス発生器ごとにそれぞれ配備される前記第一の電圧制御遅延回路のそれぞれに対して同時に入力される
ことを特徴とする請求項1記載のUWB電子走査アレイアンテナ
である。
前記情報加算回路は、
任意の前記アレイアンテナ素子Aij(i=1〜m、j=1〜n)に対する前記X軸アレイ制御情報Xi(i=1〜m)の入力、あるいは、前記Y軸アレイ制御情報Yj(j=1〜n)の入力の中のいずれか一方を受けて対応しているアナログ電圧を発生させる第三のデジタル−アナログ変換器及び、前記X軸アレイ制御情報Xi(i=1〜m)の入力、あるいは、前記Y軸アレイ制御情報Yj(j=1〜n)の入力の中の他方を受けて対応しているアナログ電圧を発生させる第四のデジタル−アナログ変換器と、
前記第三のデジタル−アナログ変換器からの出力あるいは前記第四のデジタル−アナログ変換器からの出力のどちらか一方を入力として受ける第二の電圧制御遅延回路と、前記第三のデジタル−アナログ変換器からの出力あるいは前記第四のデジタル−アナログ変換器からの出力の他方を入力として受ける第三の電圧制御遅延回路と
を備えており、
前記第二の電圧制御遅延回路及び前記第三の電圧制御遅延回路は、いずれも、入力された電圧に比例した遅延時間信号を生成するものであって、前記第二の電圧制御遅延回路あるいは、前記第三の電圧制御遅延回路の中のどちらか一方が、外部から入力される第二のトリガパルスに対応させて生成した第二の遅延時間信号を他方の電圧制御遅延回路に出力し、
当該他方の電圧制御遅延回路は、前記第三のデジタル−アナログ変換器あるいは前記第四のデジタル−アナログ変換器からの出力の中の他方による入力電圧に比例させて生成した第三の遅延時間信号を、前記第二の遅延時間信号を第三のトリガパルス信号として、前記インパルス発生器に出力するものであって、
前記第二のトリガパルスが、前記各アレイアンテナ素子Aij(i=1〜m、j=1〜n)に接続されている各インパルス発生器ごとにそれぞれ配備されて、前記第二の遅延時間信号を出力する前記第二の電圧制御遅延回路あるいは前記第三の電圧制御遅延回路のそれぞれに対して同時に入力される
ことを特徴とする請求項1記載のUWB電子走査アレイアンテナ
である。
前記X軸アレイ制御情報Xi(i=1〜m)及びY軸アレイ制御情報Yj(j=1〜n)がいずれもデジタル制御情報であって、
前記情報加算回路は、
任意の前記アレイアンテナ素子Aij(i=1〜m、j=1〜n)に対する前記X軸アレイ制御情報Xi(i=1〜m)とY軸アレイ制御情報Yj(j=1〜n)とを加算するデジタル情報加算回路と、
当該デジタル情報加算回路からの出力を入力として受け、当該入力に基づいて第四の遅延時間信号を生成し、外部から入力される第四のトリガパルスに対応させて前記生成した第四の遅延時間信号を前記インパルス発生器に出力する第一のプログラマブル遅延回路と
を備えており、
前記第一のプログラマブル遅延回路に外部から入力される前記第四のトリガパルスは、前記各アレイアンテナ素子Aij(i=1〜m、j=1〜n)に接続されている各インパルス発生器ごとにそれぞれ配備される前記第一のプログラマブル遅延回路のそれぞれに対して同時に入力されることを特徴とする請求項1記載のUWB電子走査アレイアンテナ
である。
前記X軸アレイ制御情報Xi(i=1〜m)及びY軸アレイ制御情報Yj(j=1〜n)がいずれもデジタル制御情報であって、
前記情報加算回路は、第二のプログラマブル遅延回路と第三のプログラマブル遅延回路とを備えており、
前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の一方は、任意の前記アレイアンテナ素子Aij(i=1〜m、j=1〜n)に対する前記X軸アレイ制御情報Xi(i=1〜m)の入力、あるいは、前記Y軸アレイ制御情報Yj(j=1〜n)の入力の中のいずれか一方を受けて対応する第五の遅延時間信号を生成し、外部から入力される第五のトリガパルスに対応させて前記生成した第五の遅延時間信号を前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の他方に出力し、
前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の他方は、任意の前記アレイアンテナ素子Aij(i=1〜m、j=1〜n)に対する前記X軸アレイ制御情報Xi(i=1〜m)の入力、あるいは、前記Y軸アレイ制御情報Yj(j=1〜n)の入力の中の他方を受けて対応する第六の遅延時間信号を生成し、前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の一方から出力されてきた前記第五の遅延時間信号を第六のトリガパルス信号として、前記生成された第五の遅延時間信号を前記インパルス発生器に出力するものであって、
前記第五のトリガパルスが、前記各アレイアンテナ素子Aij(i=1〜m、j=1〜n)に接続されている各インパルス発生器ごとにそれぞれ配備されていて前記第五の遅延時間信号を出力する前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の一方のそれぞれに対して同時に入力される
ことを特徴とする請求項1記載のUWB電子走査アレイアンテナ
である。
前記電圧制御遅延回路は1チップCMOS・ICに集積化されていることを特徴とした請求項1乃至請求項5のいずれか一項記載のUWB電子走査アレイアンテナ
である。
2次元のX−Y平面のX軸、Y軸にそれぞれ2乃至複数個のX軸アレイ、Y軸アレイが配列され、当該X軸アレイ、Y軸アレイの交点にそれぞれ対応するアレイアンテナ素子Aij(i=1〜m、j=1〜n)が配置されていて、
当該各アレイアンテナ素子Aij(i=1〜m、j=1〜n)を制御する、前記X軸アレイの制御情報であるX軸アレイ制御情報Xi(i=1〜m)及び前記Y軸アレイの制御情報であるY軸アレイ制御情報Yj(j=1〜n)が、前記各アレイアンテナ素子Aij(i=1〜m、j=1〜n)にそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるUWB電子走査アレイアンテナであって、
前記UWB電子走査アレイアンテナは電圧制御遅延回路を備えており、
任意の前記アレイアンテナ素子Aij(i=1〜m、j=1〜n)に対する前記X軸アレイ制御情報Xi(i=1〜m)又はY軸アレイ制御情報Yj(j=1〜n)の中のどちらか一方に基づいて対応している第一の時間遅延パルス列情報Txi(i=1〜m)またはTyj(j=1〜n)を生成する第一の遅延パルス発生回路と、
前記第一の時間遅延パルス列情報Txi(i=1〜m)またはTyj(j=1〜n)を入力信号として用い、前記X軸アレイ制御情報Xi(i=1〜m)又はY軸アレイ制御情報Yj(j=1〜n)の中の他方に基づいて第二の時間遅延パルス列情報Txi+Tyj(i=1〜m、j=1〜n)を生成し、前記各アレイアンテナ素子Aij(i=1〜m、j=1〜n)にそれぞれ接続されている前記各インパルス発生器への第七のトリガ信号として出力する第二の遅延パルス発生回路と
が前記電圧制御遅延回路に配備されていることを特徴とするUWB電子走査アレイアンテナ
である。
前記X軸アレイ制御情報Xi(i=1〜m)及び前記Y軸アレイ制御情報Yj(j=1〜n)に基づいてデジタル−アナログ変換してアナログ電圧を発生させ、
前記発生されたアナログ電圧の信号を、前記各インパルス発生器に対してそれぞれ配備されていて、電圧で遅延時間を制御する機能を有し、かつ外部トリガ信号で動作する電圧制御遅延回路に入力し、
前記それぞれの外部トリガ信号に、前記X軸アレイ制御情報Xi(i=1〜m)又は前記Y軸アレイ制御情報Yj(j=1〜n)に対応する時間遅延パルス列を用いることを特徴とした請求項7記載のUWB電子走査アレイアンテナ
である。
前記X軸アレイ制御情報Xi(i=1〜m)又は前記Y軸アレイ制御情報Yj(j=1〜n)に基づいて遅延時間を生成するデジタル制御プログラマブル遅延回路の入力に、前記X軸アレイ制御情報Xi(i=1〜m)又は前記Y軸アレイ制御情報Yj(j=1〜n)に基づいて生成したパルス列を用いることを特徴とした請求項7記載のUWB電子走査アレイアンテナ
である。
X軸アレイ又はY軸アレイの制御パルス列を、電圧制御CMOSリング発振器を構成する直列に接続された複数のインバータユニットのそれぞれの出力を利用して生成するとともに、
前記電圧制御CMOSリング発振器をPLL回路に構成し、その発振周波数をアレイ制御情報に基づいて制御する
ことを特徴とした請求項9記載のUWB電子走査アレイアンテナ
である。
前記電圧制御遅延回路は1チップCMOS・ICに集積化されていることを特徴とした請求項7乃至請求項10のいずれか一項記載のUWB電子走査アレイアンテナ
である。
アレイアンテナの各素子にインパルス発生器の代わりに相関検波回路またはサンプリング回路を接続してその入力とし、各素子に入力される受信信号を受信トリガ信号で相関検波、または、サンプリングを行うアレイアンテナの構成をとり、
受信トリガ信号としてインパルス発生器を用い、受信トリガ間隔を変えることによりアレイアンテナの受信ビーム方向を制御することを特徴とした請求項1乃至11いずれか一項記載のUWB電子走査アレイアンテナを用いた受信用UWB電子走査アレイアンテナ
である。
前記電圧制御遅延回路を電源電圧で遅延時間が変化するCMOSインバータで構成するとともに、
前記CMOSインバータと同一あるいは類似した製造プロセスで作成したCMOSインバータリング発振器の発振周波数をモニタすることにより前記電圧制御遅延回路の補正情報を得る
ことを特徴とした請求項2、3又は8記載のUWB電子走査アレイアンテナ
である。
前記インパルス発生器において、遅延時間補償回路を別個に設け、これを経由してトリガ信号をインパルス発生器に入力する
ことを特徴とした請求項1乃至13のいずれか一項記載のUWB電子走査アレイアンテナ
である。
103 時間(位相)情報加算回路
104 インパルス発生器
105 アンテナ素子
201、202 デジタル−アナログ変換回路(DAC)
203 アナログ情報加算器
204 電圧制御遅延回路
205 外部トリガパルス入力端子
401 デジタル情報加算回路
402 プログラマブル遅延回路
601、602 遅延パルス発生回路
701、702、801、802、901〜904 CMOSインバータ
703、809 入力端子
704、810 出力端子
705 入力端子(電源電圧)
706 外部付加容量
803 抵抗
804〜807 容量
808 制御端子
905 出力端子(CMOSインバータリング発振器端子)
906 入力端子(CMOSインバータリング発振器入力端子)
1001 時間(位相)補正回路
1002 補正信号入力端子
1101 分周器
1102 比較周波数発振器(Ref.Osc.)
1103 位相検波器(PD)
1104 低域通過フィルタ(LPF)
1105 制御回路
1106 送信ゲート信号発生器
1107〜1109 ANDゲート
1201 相関検波器
1202 相関検波器出力
Claims (14)
- 2次元のX−Y平面のX軸、Y軸にそれぞれ2乃至複数個のX軸アレイ、Y軸アレイが配列され、当該X軸アレイ、Y軸アレイの交点にそれぞれ対応するアレイアンテナ素子Aij(i=1〜m、j=1〜n)が配置されていて、
当該各アレイアンテナ素子Aij(i=1〜m、j=1〜n)を制御する、前記X軸アレイの制御情報であるX軸アレイ制御情報Xi(i=1〜m)及び前記Y軸アレイの制御情報であるY軸アレイ制御情報Yj(j=1〜n)が、前記各アレイアンテナ素子Aij(i=1〜m、j=1〜n)にそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるUWB電子走査アレイアンテナであって、
前記UWB電子走査アレイアンテナは電圧制御遅延回路を備えており、
任意の前記アレイアンテナ素子Aij(i=1〜m、j=1〜n)に対する前記X軸アレイ制御情報Xi(i=1〜m)及びY軸アレイ制御情報Yj(j=1〜n)の入力を受けて各X軸アレイ制御情報Xi(i=1〜m)及びY軸アレイ制御情報Yj(j=1〜n)に対応する遅延時間信号を生成する情報加算回路が前記電圧制御遅延回路に配備されていて、
前記任意のアレイアンテナ素子Aij(i=1〜m、j=1〜n)に接続されている前記各インパルス発生器には当該情報加算回路から出力される前記遅延時間信号がトリガ信号としてそれぞれ入力される
ことを特徴としたUWB電子走査アレイアンテナ。 - 前記情報加算回路は、
任意の前記アレイアンテナ素子Aij(i=1〜m、j=1〜n)に対する前記X軸アレイ制御情報Xi(i=1〜m)及びY軸アレイ制御情報Yj(j=1〜n)の入力をそれぞれ受けてそれぞれに対応しているアナログ電圧を発生させる第一のデジタル−アナログ変換器及び、第二のデジタル−アナログ変換器と、
当該第一のデジタル−アナログ変換器及び、第二のデジタル−アナログ変換器の出力を加算するアナログ加算器と、
当該アナログ加算器からの出力を入力として受け、入力された電圧に比例した第一の遅延時間信号を生成し、外部から入力される第一のトリガパルスに対応させて前記生成した第一の遅延時間信号を前記インパルス発生器に出力する第一の電圧制御遅延回路と
を備えていると共に、
前記第一の電圧制御遅延回路に外部から入力される前記第一のトリガパルスは、前記各アレイアンテナ素子Aij(i=1〜m、j=1〜n)に接続されている各インパルス発生器ごとにそれぞれ配備される前記第一の電圧制御遅延回路のそれぞれに対して同時に入力される
ことを特徴とする請求項1記載のUWB電子走査アレイアンテナ。 - 前記情報加算回路は、
任意の前記アレイアンテナ素子Aij(i=1〜m、j=1〜n)に対する前記X軸アレイ制御情報Xi(i=1〜m)の入力、あるいは、前記Y軸アレイ制御情報Yj(j=1〜n)の入力の中のいずれか一方を受けて対応しているアナログ電圧を発生させる第三のデジタル−アナログ変換器及び、前記X軸アレイ制御情報Xi(i=1〜m)の入力、あるいは、前記Y軸アレイ制御情報Yj(j=1〜n)の入力の中の他方を受けて対応しているアナログ電圧を発生させる第四のデジタル−アナログ変換器と、
前記第三のデジタル−アナログ変換器からの出力あるいは前記第四のデジタル−アナログ変換器からの出力のどちらか一方を入力として受ける第二の電圧制御遅延回路と、前記第三のデジタル−アナログ変換器からの出力あるいは前記第四のデジタル−アナログ変換器からの出力の他方を入力として受ける第三の電圧制御遅延回路と
を備えており、
前記第二の電圧制御遅延回路及び前記第三の電圧制御遅延回路は、いずれも、入力された電圧に比例した遅延時間信号を生成するものであって、前記第二の電圧制御遅延回路あるいは、前記第三の電圧制御遅延回路の中のどちらか一方が、外部から入力される第二のトリガパルスに対応させて生成した第二の遅延時間信号を他方の電圧制御遅延回路に出力し、
当該他方の電圧制御遅延回路は、前記第三のデジタル−アナログ変換器あるいは前記第四のデジタル−アナログ変換器からの出力の中の他方による入力電圧に比例させて生成した第三の遅延時間信号を、前記第二の遅延時間信号を第三のトリガパルス信号として、前記インパルス発生器に出力するものであって、
前記第二のトリガパルスが、前記各アレイアンテナ素子Aij(i=1〜m、j=1〜n)に接続されている各インパルス発生器ごとにそれぞれ配備されて、前記第二の遅延時間信号を出力する前記第二の電圧制御遅延回路あるいは前記第三の電圧制御遅延回路のそれぞれに対して同時に入力される
ことを特徴とする請求項1記載のUWB電子走査アレイアンテナ。 - 前記X軸アレイ制御情報Xi(i=1〜m)及びY軸アレイ制御情報Yj(j=1〜n)がいずれもデジタル制御情報であって、
前記情報加算回路は、
任意の前記アレイアンテナ素子Aij(i=1〜m、j=1〜n)に対する前記X軸アレイ制御情報Xi(i=1〜m)とY軸アレイ制御情報Yj(j=1〜n)とを加算するデジタル情報加算回路と、
当該デジタル情報加算回路からの出力を入力として受け、当該入力に基づいて第四の遅延時間信号を生成し、外部から入力される第四のトリガパルスに対応させて前記生成した第四の遅延時間信号を前記インパルス発生器に出力する第一のプログラマブル遅延回路と
を備えており、
前記第一のプログラマブル遅延回路に外部から入力される前記第四のトリガパルスは、前記各アレイアンテナ素子Aij(i=1〜m、j=1〜n)に接続されている各インパルス発生器ごとにそれぞれ配備される前記第一のプログラマブル遅延回路のそれぞれに対して同時に入力されることを特徴とする請求項1記載のUWB電子走査アレイアンテナ。 - 前記X軸アレイ制御情報Xi(i=1〜m)及びY軸アレイ制御情報Yj(j=1〜n)がいずれもデジタル制御情報であって、
前記情報加算回路は、第二のプログラマブル遅延回路と第三のプログラマブル遅延回路とを備えており、
前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の一方は、任意の前記アレイアンテナ素子Aij(i=1〜m、j=1〜n)に対する前記X軸アレイ制御情報Xi(i=1〜m)の入力、あるいは、前記Y軸アレイ制御情報Yj(j=1〜n)の入力の中のいずれか一方を受けて対応する第五の遅延時間信号を生成し、外部から入力される第五のトリガパルスに対応させて前記生成した第五の遅延時間信号を前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の他方に出力し、
前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の他方は、任意の前記アレイアンテナ素子Aij(i=1〜m、j=1〜n)に対する前記X軸アレイ制御情報Xi(i=1〜m)の入力、あるいは、前記Y軸アレイ制御情報Yj(j=1〜n)の入力の中の他方を受けて対応する第六の遅延時間信号を生成し、前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の一方から出力されてきた前記第五の遅延時間信号を第六のトリガパルス信号として、前記生成された第五の遅延時間信号を前記インパルス発生器に出力するものであって、
前記第五のトリガパルスが、前記各アレイアンテナ素子Aij(i=1〜m、j=1〜n)に接続されている各インパルス発生器ごとにそれぞれ配備されていて前記第五の遅延時間信号を出力する前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の一方のそれぞれに対して同時に入力される
ことを特徴とする請求項1記載のUWB電子走査アレイアンテナ。 - 前記電圧制御遅延回路は1チップCMOS・ICに集積化されていることを特徴とした請求項1乃至請求項5のいずれか一項記載のUWB電子走査アレイアンテナ。
- 2次元のX−Y平面のX軸、Y軸にそれぞれ2乃至複数個のX軸アレイ、Y軸アレイが配列され、当該X軸アレイ、Y軸アレイの交点にそれぞれ対応するアレイアンテナ素子Aij(i=1〜m、j=1〜n)が配置されていて、
当該各アレイアンテナ素子Aij(i=1〜m、j=1〜n)を制御する、前記X軸アレイの制御情報であるX軸アレイ制御情報Xi(i=1〜m)及び前記Y軸アレイの制御情報であるY軸アレイ制御情報Yj(j=1〜n)が、前記各アレイアンテナ素子Aij(i=1〜m、j=1〜n)にそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるUWB電子走査アレイアンテナであって、
前記UWB電子走査アレイアンテナは電圧制御遅延回路を備えており、
任意の前記アレイアンテナ素子Aij(i=1〜m、j=1〜n)に対する前記X軸アレイ制御情報Xi(i=1〜m)又はY軸アレイ制御情報Yj(j=1〜n)の中のどちらか一方に基づいて対応している第一の時間遅延パルス列情報Txi(i=1〜m)またはTyj(j=1〜n)を生成する第一の遅延パルス発生回路と、
前記第一の時間遅延パルス列情報Txi(i=1〜m)またはTyj(j=1〜n)を入力信号として用い、前記X軸アレイ制御情報Xi(i=1〜m)又はY軸アレイ制御情報Yj(j=1〜n)の中の他方に基づいて第二の時間遅延パルス列情報Txi+Tyj(i=1〜m、j=1〜n)を生成し、前記各アレイアンテナ素子Aij(i=1〜m、j=1〜n)にそれぞれ接続されている前記各インパルス発生器への第七のトリガ信号として出力する第二の遅延パルス発生回路と
が前記電圧制御遅延回路に配備されていることを特徴とするUWB電子走査アレイアンテナ。 - 前記X軸アレイ制御情報Xi(i=1〜m)及び前記Y軸アレイ制御情報Yj(j=1〜n)に基づいてデジタル−アナログ変換してアナログ電圧を発生させ、
前記発生されたアナログ電圧の信号を、前記各インパルス発生器に対してそれぞれ配備されていて、電圧で遅延時間を制御する機能を有し、かつ外部トリガ信号で動作する電圧制御遅延回路に入力し、
前記それぞれの外部トリガ信号に、前記X軸アレイ制御情報Xi(i=1〜m)又は前記Y軸アレイ制御情報Yj(j=1〜n)に対応する時間遅延パルス列を用いることを特徴とした請求項7記載のUWB電子走査アレイアンテナ。 - 前記X軸アレイ制御情報Xi(i=1〜m)又は前記Y軸アレイ制御情報Yj(j=1〜n)に基づいて遅延時間を生成するデジタル制御プログラマブル遅延回路の入力に、前記X軸アレイ制御情報Xi(i=1〜m)又は前記Y軸アレイ制御情報Yj(j=1〜n)に基づいて生成したパルス列を用いることを特徴とした請求項7記載のUWB電子走査アレイアンテナ。
- X軸アレイ又はY軸アレイの制御パルス列を、電圧制御CMOSリング発振器を構成する直列に接続された複数のインバータユニットのそれぞれの出力を利用して生成するとともに、
前記電圧制御CMOSリング発振器をPLL回路に構成し、その発振周波数をアレイ制御情報に基づいて制御する
ことを特徴とした請求項9記載のUWB電子走査アレイアンテナ。 - 前記電圧制御遅延回路は1チップCMOS・ICに集積化されていることを特徴とした請求項7乃至請求項10のいずれか一項記載のUWB電子走査アレイアンテナ。
- アレイアンテナの各素子にインパルス発生器の代わりに相関検波回路またはサンプリング回路を接続してその入力とし、各素子に入力される受信信号を受信トリガ信号で相関検波、または、サンプリングを行うアレイアンテナの構成をとり、
受信トリガ信号としてインパルス発生器を用い、受信トリガ間隔を変えることによりアレイアンテナの受信ビーム方向を制御することを特徴とした請求項1乃至11いずれか一項記載のUWB電子走査アレイアンテナを用いた受信用UWB電子走査アレイアンテナ。 - 前記電圧制御遅延回路を電源電圧で遅延時間が変化するCMOSインバータで構成するとともに、
前記CMOSインバータと同一あるいは類似した製造プロセスで作成したCMOSインバータリング発振器の発振周波数をモニタすることにより前記電圧制御遅延回路の補正情報を得る
ことを特徴とした請求項2、3又は8記載のUWB電子走査アレイアンテナ。 - 前記インパルス発生器において、遅延時間補償回路を別個に設け、これを経由してトリガ信号をインパルス発生器に入力する
ことを特徴とした請求項1乃至13のいずれか一項記載のUWB電子走査アレイアンテナ。
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