JP5814634B2 - 補正処理装置、撮像装置および補正処理方法 - Google Patents

Description

本発明は、補正処理装置、撮像装置および補正処理方法に関する。

近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、CCD（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばCMOS（Complementary Metal Oxide Semiconductor）トランジスタを用いたCMOS型固体撮像装置等がある。

従来、一般的なCMOS型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなCMOS型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。

この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するCMOS型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するCMOS型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のCMOS型固体撮像装置は、全画素を同時に露光した後、各光電変換部が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。

ただし、従来のグローバルシャッタ機能を有するCMOS型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、チップ面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。

この問題を解決するために、単位セル毎に配線層側にマイクロパッドを形成したMOSイメージセンサチップと、MOSイメージセンサチップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとをマイクロバンプによって接続してなる固体撮像装置が特許文献１に開示されている。また、光電変換部が形成された第１の基板と、複数のMOSトランジスタが形成された第２の基板とを貼り合わせた固体撮像装置によりチップ面積の増大を防ぐ方法が特許文献２に開示されている。

特開２００６−４９３６１号公報 特開２０１０−２１９３３９号公報

しかしながら、従来知られている固体撮像装置では、光電変換部が形成された第１の基板と、複数のMOSトランジスタが形成された第２の基板とを張り合わせるために、大きな加重を加える。そのため、この加重により第１の基板および第２の基板に大きな負荷がかかり、第１の基板に形成された光電変換部や第２の基板に形成されたMOSトランジスタの特性が変化する可能性が高い。特に、バンプを形成した直上と直下ではこの影響が大きいと考えられる。そして、この光電変換部やMOSトランジスタの特性変化により、例えばバンプの配置パターンに対応したノイズが撮影画像に表れる可能性がある。

図１１は、従来知られている、光電変換部が形成された第１の基板と、複数のMOSトランジスタが形成された第２の基板とを張り合わせた固体撮像装置が撮像した画像のノイズの例を示した概略図である。図示する例では、複数の画素からなる画素ブロック毎に１つのバンプが形成された固体撮像素子が撮像した画像１１０１を示しており、点線は各画素ブロックが撮像した領域を示している。また、図示する例では、バンプが形成された部分にノイズ１１０２が表れている。

また、バンプは金属を用いるため、バンプ付近の画素とバンプから離れた位置にある画素とでは熱の移動が異なるため、暗電流等の熱により発生するノイズに差異が生じる可能性がある。

本発明は上記の問題を解決するためになされたものであり、より高品質の画像を得ることができ、且つ固体撮像装置が形成されるチップ面積の縮小化を図ることができる補正処理装置、撮像装置および補正処理方法を提供することを目的とする。

本発明の一態様に係る補正処理装置は、第１の基板と、第２の基板と、前記第１の基板と前記第２の基板を電気的に接続する複数の接続部と、を有する固体撮像装置と、前記固体撮像装置と接続される補正処理部と、を備える補正処理装置であって、前記固体撮像装置は、複数の区分領域を有し、前記複数の区分領域の各々は、複数の画素を有し、前記複数の画素の各々は、前記第１の基板に含まれる光電変換素子と、前記第１の基板から前記接続部を介して前記第２の基板に送られた信号を出力する水平読み出し回路と、を有し、前記複数の接続部の各々は、前記複数の区分領域の対応する１つに含まれる接合領域に配置され、前記補正処理部は、前記複数の画素と前記接合領域の位置関係が前記複数の区分領域の間で同じであれば、前記複数の画素から出力される信号が前記複数の区分領域の間で同じように補正されるように動作することを特徴とする。

本発明の他の態様に係る撮像装置は、第１の基板と、第２の基板と、前記第１の基板と前記第２の基板を電気的に接続する複数の接続部と、を有する固体撮像装置と、前記固体撮像装置と接続される補正処理部と、を備える撮像装置であって、前記固体撮像装置は、複数の区分領域を有し、前記複数の区分領域の各々は、複数の画素を有し、前記複数の画素の各々は、前記第１の基板に含まれる光電変換素子と、前記第１の基板から前記接続部を介して前記第２の基板に送られた信号を出力する水平読み出し回路と、を有し、前記複数の接続部の各々は、前記複数の区分領域の対応する１つに含まれる接合領域に配置され、前記補正処理部は、前記複数の画素と前記接合領域の位置関係が前記複数の区分領域の間で同じであれば、前記複数の画素から出力される信号が前記複数の区分領域の間で同じように補正されるように動作することを特徴とする。

本発明の他の態様に係る補正処理方法は、第１の基板と、第２の基板と、前記第１の基板と前記第２の基板を電気的に接続する複数の接続部と、を有する固体撮像装置であって、前記固体撮像装置は、複数の区分領域を有し、前記複数の区分領域の各々は、複数の画素を有し、前記複数の画素の各々は、前記第１の基板に含まれる光電変換素子と、前記第１の基板から前記接続部を介して前記第２の基板に送られた信号を出力する水平読み出し回路と、を有し、前記複数の接続部の各々は、前記複数の区分領域の対応する１つに含まれる接合領域に配置される固体撮像装置の前記複数の画素から読み出した信号を補正する補正処理方法であって、前記複数の画素と前記接合領域の位置関係が前記複数の区分領域の間で同じであれば、前記複数の画素から出力される信号が前記複数の区分領域の間で同じように補正される補正処理ステップを有することを特徴とする。

本発明の一実施形態による撮像装置の構成を示すブロック図である。 本発明の一実施形態による撮像装置が備える撮像部の構成を示すブロック図である。 本発明の一実施形態による撮像装置が備える撮像部の断面図および平面図である。 本発明の一実施形態による撮像装置が備える画素の回路構成を示す回路図である。 本発明の一実施形態による撮像装置が備える画素の回路構成を示す回路図である。 本発明の一実施形態による撮像装置が備える画素を複数のグループに分類した状態を示す参考図である。 本発明の一実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。 本発明の一実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。 本発明の一実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。 本発明の一実施形態による撮像装置が備えるマイクロパットの配置例を示した概略図である。 従来知られている固体撮像装置が撮像した画像のノイズの例を示した概略図である。

（第１の実施形態）
以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。

図１は、本実施形態による撮像装置の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。

図１に示す撮像装置は、レンズ２０１と、撮像部２０２と、画像処理部２０３（補正処理部）と、表示部２０４と、駆動制御部２０５と、レンズ制御部２０６と、カメラ制御部２０７と、カメラ操作部２０８とを備えている。図１にはメモリカード２０９も示されているが、このメモリカード２０９を撮像装置に対して着脱可能に構成することによって、メモリカード２０９は撮像装置に固有の構成でなくても構わない。

図１に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。

レンズ２０１は、固体撮像装置（固体撮像素子）を構成する撮像部２０２の撮像面に被写体の光学像を結像するための撮影レンズである。撮像部２０２は、複数の画素を備え、レンズ２０１によって結像された被写体の光学像を光電変換によりデジタルの画像信号に変換して出力する。画像処理部２０３は、撮像部２０２から出力される画像信号に種々のデジタル的な画像処理を施す。また、画像処理部２０３は、補正係数算出部２０３１と、記憶部２０３２と、補正係数割当部２０３３とを備える。補正係数算出部２０３１は、画素の配置に基づいた補正係数αを算出する。記憶部２０３２は、補正係数算出部２０３２が算出した補正係数αを記憶する。補正係数割当部２０３３は、記憶部２０３２が記憶する補正係数αを、画素の配置に基づいて、各画素に割り当てる。また、画像処理部２０３は、補正係数割当部２０３３が割り当てた補正係数αを用いて、各画素が出力する画素信号の補正処理を行う。

表示部２０４は、画像処理部２０３により表示用に画像処理された画像信号に基づき画像を表示する。この表示部２０４は、静止画像を再生表示することができると共に、被撮像範囲の画像をリアルタイムに表示する動画（ライブビュー）表示を行うことができるようになっている。駆動制御部２０５は、カメラ制御部２０７からの指示に基づいて撮像部２０２の動作を制御する。レンズ制御部２０６は、カメラ制御部２０７からの指示に基づいて、レンズ２０１の絞りや焦点位置を制御する。

カメラ制御部２０７は、撮像装置全体を制御する。カメラ制御部２０７の動作は、撮像装置が内蔵するROMに格納されているプログラムに規定されている。カメラ制御部２０７は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。カメラ操作部２０８は、ユーザが撮像装置に対する各種の操作入力を行うための操作用の各種部材を有し、操作入力の結果に基づく信号をカメラ制御部２０７へ出力する。カメラ操作部２０８の具体例として、撮像装置の電源をオン・オフするための電源スイッチ、静止画撮影を指示するためのレリーズボタン、静止画撮影モードを単写モードと連写モードの間で切り替えるための静止画撮影モードスイッチなどが挙げられる。メモリカード２０９は、画像処理部２０３により記録用に処理された画像信号を保存するための記録媒体である。

なお、撮像部２０２と画像処理部２０３とが、請求項に係る補正処理装置に相当する。

図２は、撮像部２０２の構成を示している。撮像部２０２は、複数の画素１を有する画素部２と、垂直走査回路３と、列処理回路４と、水平読み出し回路５と、出力アンプ６と、制御回路７とを有する。図２に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。

画素部２では、複数の画素１が２次元の行列状に配列されている。図２では、１０行×１２列の１２０個の画素１が配列されているが、図２に示す画素の配列は一例であり、行数および列数は２以上であればよい。また、図２は、それぞれの画素１が行列状に配列されている様子を模式的に示した図であり、図２に示すようにそれぞれの画素１が分離して配置されているわけではない。後述するように、実際には複数の画素間で一部の回路要素を共有している。

本実施形態では、撮像部２０２が有する全画素からなる領域を画素信号の読み出し対象領域とするが、撮像部２０２が有する全画素からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。

垂直走査回路３は、例えばシフトレジスタで構成されており、行単位で画素１の駆動制御を行う。この駆動制御には、画素１のリセット動作、蓄積動作、信号読み出し動作等が含まれる。この駆動制御を行うため、垂直走査回路３は、行毎に設けられている制御信号線８を介してそれぞれの画素１へ制御信号（制御パルス）を出力し、画素１を行毎に独立して制御する。垂直走査回路３が駆動制御を行うことによって、列毎に設けられている垂直信号線９へ画素１から画素信号が出力される。

列処理回路４は、列毎の垂直信号線９に接続されており、画素１から出力された画素信号に対してノイズ除去や増幅等の信号処理を行う。水平読み出し回路５は、例えばシフトレジスタで構成されており、画素信号を読み出す画素列を選択して、選択した画素列に係る列処理回路４を順次選択し、列処理回路４から画素信号を順次水平信号線１０へ出力することにより画素信号を読み出す。出力アンプ６は、水平信号線１０へ出力された画素信号に対して信号処理を行い、出力端子１１を介して外部へ画素信号を出力する。制御回路７は、垂直走査回路３、列処理回路４、水平読み出し回路５等の動作の基準となるクロック信号や制御信号等を生成し、垂直走査回路３、列処理回路４、水平読み出し回路５等へ出力する。

図３は撮像部２０２の断面構造（図３（a））および平面構造（図３（b））を示している。撮像部２０２は、画素１を構成する回路要素（光電変換素子や、トランジスタ、容量等）が配置された２枚の基板（第１基板２０、第２基板２１）が重なった構造を有する。画素１を構成する回路要素は第１基板２０と第２基板２１に分配して配置されている。第１基板２０と第２基板２１は、画素１の駆動時に２枚の基板間で電気信号を授受可能なように電気的に接続されている。

第１基板２０の２つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第１基板２０に照射された光は光電変換素子に入射する。第１基板２０の２つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第２基板２１との接続用の電極である多数のマイクロパッド２２が形成されている。１画素毎あるいは複数画素毎に１つのマイクロパッド２２が配置される。また、第２基板２１の２つの主面のうち、第１基板２０と対向する側の主面において、マイクロパッド２２と対応する位置には、第１基板２０との接続用の電極である多数のマイクロパッド２３が形成されている。

マイクロパッド２２とマイクロパッド２３の間にはマイクロバンプ２４が形成されている。第１基板２０と第２基板２１は、マイクロパッド２２とマイクロパッド２３が互いに対向するように重ねて配置され、マイクロパッド２２とマイクロパッド２３間がマイクロバンプ２４によって電気的に接続されるように一体化されている。マイクロパッド２２、マイクロバンプ２４、マイクロパッド２３は、第１基板２０と第２基板２１を接続する接続部を構成する。第１基板２０に配置されている光電変換素子で発生した信号電荷に基づく信号は、マイクロパッド２２、マイクロバンプ２４、マイクロパッド２３を介して第２基板２１へ出力される。

第１基板２０の２つの主面のうち、光Lが照射される側の主面とは反対側の主面の周辺部には、マイクロパッド２２と同様の構造を有するマイクロパッド２５が形成されている。第２基板２１の２つの主面のうち、第１基板２０と対向する側の主面において、マイクロパッド２５と対応する位置には、マイクロパッド２３と同様の構造を有するマイクロパッド２６が形成されている。マイクロパッド２５とマイクロパッド２６の間にはマイクロバンプ２７が形成されている。第１基板２０に配置された回路要素、または第２基板２１に配置された回路要素を駆動するための電源電圧等は、マイクロパッド２５、マイクロバンプ２７、マイクロパッド２６を介して第１基板２０から第２基板２１へ、または第２基板２１から第１基板２０へ供給される。

第２基板２１の２つの主面のうち一方の主面の周辺部には、第１基板２０、第２基板２１以外の系とのインターフェースとして使用されるパッド２８が形成されている。パッド２８に代えて、第２基板２１を貫通する貫通電極を設け、貫通電極を外部接続用の電極として使用してもよい。図３に示す例では第１基板２０と第２基板２１の主面の面積が異なるが、第１基板２０と第２基板２１の主面の面積が同じであってもよい。また、マイクロバンプを設けずに、第１基板２０の表面に設けたマイクロパッド（第１の電極）と、第２基板２１の表面に設けたマイクロパッド（第２の電極）とを直接貼り合わせることにより第１基板２０と第２基板２１を接続してもよい。

画素１を構成する回路要素は第１基板２０と第２基板２１に分散して配置されている。画素１以外の垂直走査回路３、列処理回路４、水平読み出し回路５、出力アンプ６、制御回路７に関しては、それぞれ第１基板２０と第２基板２１のどちらに配置されていてもよい。また、垂直走査回路３、列処理回路４、水平読み出し回路５、出力アンプ６、制御回路７のそれぞれを構成する回路要素が第１基板２０と第２基板２１に分散して配置されていてもよい。画素１以外の構成についても第１基板２０と第２基板２１の間で信号の授受が必要となる場合があるが、画素１と同様にマイクロパッドとマイクロバンプを使用して第１基板２０と第２基板２１を接続したり、マイクロパッド同士を直接接続して第１基板２０と第２基板２１を接続したりすることが可能である。

図４は２画素分の画素１の回路構成を示している。画素１（２画素）は、光電変換素子１０１a，１０１bと、転送トランジスタ１０２a，１０２bと、FD（フローティングディフュージョン）１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５と、電流源１０６と、クランプ容量１０７と、サンプルトランジスタ１０８a，１０８bと、アナログメモリリセットトランジスタ１０９a，１０９bと、アナログメモリ１１０a，１１０bと、第２増幅トランジスタ１１１a，１１１bと、選択トランジスタ１１２a，１１２bとを有する。図４に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。

図４には第１の画素の回路要素と第２の画素の回路要素とが含まれる。第１の画素は、光電変換素子１０１aと、転送トランジスタ１０２aと、FD１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５と、電流源１０６と、クランプ容量１０７と、サンプルトランジスタ１０８aと、アナログメモリリセットトランジスタ１０９aと、アナログメモリ１１０aと、第２増幅トランジスタ１１１aと、選択トランジスタ１１２aとを有する。第２の画素は、光電変換素子１０１bと、転送トランジスタ１０２bと、FD１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５と、電流源１０６と、クランプ容量１０７と、サンプルトランジスタ１０８bと、アナログメモリリセットトランジスタ１０９bと、アナログメモリ１１０bと、第２増幅トランジスタ１１１bと、選択トランジスタ１１２bとを有する。図４に示す共有領域Shに配置されたFD１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５と、電流源１０６と、クランプ容量１０７とは、第１の画素と第２の画素とで共有されている。

光電変換素子１０１aの一端は接地されている。転送トランジスタ１０２aのドレイン端子は光電変換素子１０１aの他端に接続されている。転送トランジスタ１０２aのゲート端子は垂直走査回路３に接続されており、転送パルスΦTX１が供給される。

光電変換素子１０１bの一端は接地されている。転送トランジスタ１０２bのドレイン端子は光電変換素子１０１bの他端に接続されている。転送トランジスタ１０２bのゲート端子は垂直走査回路３に接続されており、転送パルスΦTX２が供給される。

FD１０３の一端は転送トランジスタ１０２a，１０２bのソース端子に接続されており、FD１０３の他端は接地されている。FDリセットトランジスタ１０４のドレイン端子は電源電圧VDDに接続されており、FDリセットトランジスタ１０４のソース端子は転送トランジスタ１０２a，１０２bのソース端子に接続されている。FDリセットトランジスタ１０４のゲート端子は垂直走査回路３に接続されており、FDリセットパルスΦRSTが供給される。

第１増幅トランジスタ１０５のドレイン端子は電源電圧VDDに接続されている。第１増幅トランジスタ１０５の入力部であるゲート端子は転送トランジスタ１０２a，１０２bのソース端子に接続されている。電流源１０６の一端は第１増幅トランジスタ１０５のソース端子に接続されており、電流源１０６の他端は接地されている。一例として、ドレイン端子が第１増幅トランジスタ１０５のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直走査回路３に接続されたトランジスタで電流源１０６を構成してもよい。クランプ容量１０７の一端は第１増幅トランジスタ１０５のソース端子および電流源１０６の一端に接続されている。

サンプルトランジスタ１０８aのドレイン端子はクランプ容量１０７の他端に接続されている。サンプルトランジスタ１０８aのゲート端子は垂直走査回路３に接続されており、サンプルパルスΦSH１が供給される。

サンプルトランジスタ１０８bのドレイン端子はクランプ容量１０７の他端に接続されている。サンプルトランジスタ１０８bのゲート端子は垂直走査回路３に接続されており、サンプルパルスΦSH２が供給される。

アナログメモリリセットトランジスタ１０９aのドレイン端子は電源電圧VDDに接続されており、アナログメモリリセットトランジスタ１０９aのソース端子はサンプルトランジスタ１０８aのソース端子に接続されている。アナログメモリリセットトランジスタ１０９aのゲート端子は垂直走査回路３に接続されており、クランプ＆メモリリセットパルスΦCL１が供給される。

アナログメモリリセットトランジスタ１０９bのドレイン端子は電源電圧VDDに接続されており、アナログメモリリセットトランジスタ１０９bのソース端子はサンプルトランジスタ１０８bのソース端子に接続されている。アナログメモリリセットトランジスタ１０９bのゲート端子は垂直走査回路３に接続されており、クランプ＆メモリリセットパルスΦCL２が供給される。

アナログメモリ１１０aの一端はサンプルトランジスタ１０８aのソース端子に接続されており、アナログメモリ１１０aの他端は接地されている。第２増幅トランジスタ１１１aのドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタ１１１aの入力部を構成するゲート端子はサンプルトランジスタ１０８aのソース端子に接続されている。選択トランジスタ１１２aのドレイン端子は第２増幅トランジスタ１１１aのソース端子に接続されており、選択トランジスタ１１２aのソース端子は垂直信号線９に接続されている。選択トランジスタ１１２aのゲート端子は垂直走査回路３に接続されており、選択パルスΦSEL１が供給される。

アナログメモリ１１０bの一端はサンプルトランジスタ１０８bのソース端子に接続されており、アナログメモリ１１０bの他端は接地されている。第２増幅トランジスタ１１１bのドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタ１１１bの入力部を構成するゲート端子はサンプルトランジスタ１０８bのソース端子に接続されている。選択トランジスタ１１２bのドレイン端子は第２増幅トランジスタ１１１bのソース端子に接続されており、選択トランジスタ１１２bのソース端子は垂直信号線９に接続されている。選択トランジスタ１１２bのゲート端子は垂直走査回路３に接続されており、選択パルスΦSEL２が供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。

光電変換素子１０１a，１０１bは、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。転送トランジスタ１０２a，１０２bは、光電変換素子１０１a，１０１bに蓄積された信号電荷をFD１０３に転送するトランジスタである。転送トランジスタ１０２aのオン／オフは、垂直走査回路３からの転送パルスΦTX１によって制御され、転送トランジスタ１０２bのオン／オフは、垂直走査回路３からの転送パルスΦTX２によって制御される。FD１０３は、光電変換素子１０１a，１０１bから転送された信号電荷を一時的に保持・蓄積する容量である。

FDリセットトランジスタ１０４は、FD１０３をリセットするトランジスタである。FDリセットトランジスタ１０４のオン／オフは、垂直走査回路３からのFDリセットパルスΦRSTによって制御される。FDリセットトランジスタ１０４と転送トランジスタ１０２a，１０２bを同時にオンにすることによって、光電変換素子１０１a，１０１bをリセットすることも可能である。FD１０３／光電変換素子１０１a，１０１bのリセットは、FD１０３／光電変換素子１０１a，１０１bに蓄積されている電荷量を制御してFD１０３／光電変換素子１０１a，１０１bの状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。

第１増幅トランジスタ１０５は、ゲート端子に入力される、FD１０３に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源１０６は、第１増幅トランジスタ１０５の負荷として機能し、第１増幅トランジスタ１０５を駆動する電流を第１増幅トランジスタ１０５に供給する。第１増幅トランジスタ１０５と電流源１０６はソースフォロワ回路を構成する。

クランプ容量１０７は、第１増幅トランジスタ１０５から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。サンプルトランジスタ１０８a，１０８bは、クランプ容量１０７の他端の電圧レベルをサンプルホールドし、アナログメモリ１１０a，１１０bに蓄積するトランジスタである。サンプルトランジスタ１０８aのオン／オフは、垂直走査回路３からのサンプルパルスΦSH１によって制御され、サンプルトランジスタ１０８bのオン／オフは、垂直走査回路３からのサンプルパルスΦSH２によって制御される。

アナログメモリリセットトランジスタ１０９a，１０９bは、アナログメモリ１１０a，１１０bをリセットするトランジスタである。アナログメモリリセットトランジスタ１０９ａ，１０９ｂのオン／オフは、垂直走査回路３からのクランプ＆メモリリセットパルスΦＣＬ１，ΦＣＬ２によって制御される。アナログメモリ１１０a，１１０bのリセットは、アナログメモリ１１０a，１１０bに蓄積されている電荷量を制御してアナログメモリ１１０a，１１０bの状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ１１０a，１１０bは、サンプルトランジスタ１０８a，１０８bによってサンプルホールドされたアナログ信号を保持・蓄積する。

アナログメモリ１１０a，１１０bの容量は、FD１０３の容量よりも大きな容量に設定される。アナログメモリ１１０a，１１０bには、単位面積当たりのリーク電流（暗電流）の少ない容量であるMIM（Metal Insulator Metal）容量やMOS（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。

第２増幅トランジスタ１１１a，１１１bは、ゲート端子に入力される、アナログメモリ１１０a，１１０bに蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第２増幅トランジスタ１１１a，１１１bと、垂直信号線９に接続された、負荷となる電流源１１３とはソースフォロワ回路を構成する。選択トランジスタ１１２a，１１２bは、画素１を選択し、第２増幅トランジスタ１１１a，１１１bの出力を垂直信号線９に伝えるトランジスタである。選択トランジスタ１１２aのオン／オフは、垂直走査回路３からの選択パルスΦSEL１によって制御され、選択トランジスタ１１２bのオン／オフは、垂直走査回路３からの選択パルスΦSEL２によって制御される。

図４に示す回路要素のうち、光電変換素子１０１a，１０１bは第１基板２０に配置され、アナログメモリ１１０a，１１０bは第２基板２１に配置され、他の回路要素は第１基板２０と第２基板２１のいずれかに配置される。図４の破線D１は第１基板２０と第２基板２１の境界線を示している。第１基板２０には、光電変換素子１０１a，１０１bと、転送トランジスタ１０２a，１０２bと、FD１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５とが配置されている。第２基板２１には、電流源１０６と、クランプ容量１０７と、サンプルトランジスタ１０８a，１０８bと、アナログメモリリセットトランジスタ１０９a，１０９bと、アナログメモリ１１０a，１１０bと、第２増幅トランジスタ１１１a，１１１bと、選択トランジスタ１１２a，１１２bとが配置されている。

第１基板２０の第１増幅トランジスタ１０５から出力された増幅信号は、マイクロパッド２２、マイクロバンプ２４、およびマイクロパッド２３を介して第２基板２１へ出力される。また、電源電圧VDDは、マイクロパッド２５、マイクロバンプ２７、およびマイクロパッド２６を介して第１基板２０と第２基板２１の間で授受される。

図４では、マイクロパッド２２、マイクロバンプ２４、マイクロパッド２３を含む接続部が第１増幅トランジスタ１０５のソース端子と、電流源１０６の一端およびクランプ容量１０７の一端との間の経路に配置されているが、これに限らない。接続部は、光電変換素子１０１a，１０１bからアナログメモリ１１０a，１１０bまでの電気的に接続された経路上のどこに配置されていてもよい。

図５は、第１基板２０と第２基板２１の境界線の例を示している。破線D１〜D５は、第１基板２０と第２基板２１の境界線として可能な例を示している。第１基板２０と第２基板２１の境界線は、破線D１〜D５のいずれであってもよく、これら以外もあり得る。破線D１については上述した通りである。破線D２が示す例では、光電変換素子１０１a，１０１bの他端と転送トランジスタ１０２a，１０２bのドレイン端子との間の経路に接続部が配置される。破線D３が示す例では、転送トランジスタ１０２a，１０２bのソース端子と、FD１０３の一端、FDリセットトランジスタ１０４のソース端子、および第１増幅トランジスタ１０５のゲート端子との間の経路に接続部が配置される。

破線D４が示す例では、クランプ容量１０７の他端と、サンプルトランジスタ１０８a，１０８bのドレイン端子との間の経路に接続部が配置される。破線D５が示す例では、サンプルトランジスタ１０８a，１０８bのソース端子と、アナログメモリリセットトランジスタ１０９a，１０９bのソース端子、アナログメモリ１１０a，１１０bの一端、および第２増幅トランジスタ１１１a，１１１bのゲート端子との間の経路に接続部が配置される。

上記の構成を有する全ての画素１は複数のグループに分類されており、それぞれの画素１は複数のグループのうちのいずれかに属する。図６は、一例として８行×８列の６４個の画素１を複数のグループに分類した状態を示している。図６において各画素１には便宜上の番号Pnm（n：１〜８、m：１〜８）を付与している。番号Pnmの数字nは行番号を示し、数字mは列番号を示している。

画素位置に応じて、画素１が複数のグループに分類されている。図６（a）は、２画素で１グループを構成した例を示している。垂直方向に隣接する２画素が１グループを構成する。図６（b）は、４画素で１グループを構成した例を示している。垂直方向に連続して配置されている４画素が１グループを構成する。行毎に画素１の駆動制御が行われるため、垂直方向に並んだ複数画素が１グループを構成している。１つの画素１に１つの光電変換素子が対応しているため、画素１が属するグループと光電変換素子が属するグループは等価である。同一グループ内の画素１の複数の光電変換素子（図６（a）の例では２個、図６（b）の例では４個）がFD１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５と、電流源１０６と、クランプ容量１０７とを共有する。

次に、図７および図８を参照し、画素１の動作を説明する。以下では２つの動作例を説明する。

＜第１の動作例＞
図７は、垂直走査回路３から行毎に画素１に供給される制御信号を示している。以下では、図４に示した２画素の単位で、図７に示す期間T１〜T６における画素１の動作を説明する。同一グループに属する２つの画素１のうち一方の画素１を第１の画素とし、他方の画素１を第２の画素とする。上記の複数のグループのそれぞれにおいて、動作の開始タイミング（図７の期間T１の開始タイミング）は同一である。

［期間T１の動作］
まず、転送パルスΦTX１，ΦTX２が“L”（Low）レベルから“H”（High）レベルに変化することで、転送トランジスタ１０２a，１０２bがオンとなる。同時に、FDリセットパルスΦRSTが“L”レベルから“H”レベルに変化することで、FDリセットトランジスタ１０４がオンとなる。期間T１は全ての画素１（以下、全画素と記載）で共通の期間であるため、全画素の光電変換素子１０１a，１０１bがリセットされる。

続いて、転送パルスΦTX１，ΦTX２およびFDリセットパルスΦRSTが“H”レベルから“L”レベルに変化することで、転送トランジスタ１０２a，１０２bおよびFDリセットトランジスタ１０４がオフとなる。これによって、全画素の光電変換素子１０１a，１０１bのリセットが終了し、全画素の露光（信号電荷の蓄積）が一括して（同時に）開始される。

［期間T２の動作］
期間T２は露光期間内の期間である。まず、クランプ＆メモリリセットパルスΦCL１が“L”レベルから“H”レベルに変化することで、アナログメモリリセットトランジスタ１０９aがオンとなる。これによって、アナログメモリ１１０aがリセットされる。同時に、サンプルパルスΦSH１が“L”レベルから“H”レベルに変化することで、サンプルトランジスタ１０８aがオンとなる。これによって、クランプ容量１０７の他端の電位が電源電圧VDDにリセットされると共に、サンプルトランジスタ１０８aがクランプ容量１０７の他端の電位のサンプルホールドを開始する。

続いて、FDリセットパルスΦRSTが“L”レベルから“H”レベルに変化することで、FDリセットトランジスタ１０４がオンとなる。これによって、FD１０３がリセットされる。続いて、FDリセットパルスΦRSTが“H”レベルから“L”レベルに変化することで、FDリセットトランジスタ１０４がオフとなる。これによって、FD１０３のリセットが終了する。FD１０３のリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングでFD１０３のリセットを行うことによって、FD１０３のリーク電流によるノイズをより低減することができる。

続いて、クランプ＆メモリリセットパルスΦCL１が“H”レベルから“L”レベルに変化することで、アナログメモリリセットトランジスタ１０９aがオフとなる。これによって、アナログメモリ１１０aのリセットが終了する。この時点でクランプ容量１０７は、第１増幅トランジスタ１０５から出力される増幅信号（FD１０３のリセット後の増幅信号）をクランプしている。

［期間T３の動作］
まず、転送パルスΦTX１が“L”レベルから“H”レベルに変化することで、転送トランジスタ１０２aがオンとなる。これによって、光電変換素子１０１aに蓄積されている信号電荷が、転送トランジスタ１０２aを介してFD１０３に転送され、FD１０３に蓄積される。これによって、第１の画素の露光（信号電荷の蓄積）が終了する。図７の露光期間１は第１の画素の露光期間（信号蓄積期間）を示している。続いて、転送パルスΦTX１が“H”レベルから“L”レベルに変化することで、転送トランジスタ１０２aがオフとなる。

続いて、サンプルパルスΦSH１が“H”レベルから“L”レベルに変化することで、サンプルトランジスタ１０８aがオフとなる。これによって、サンプルトランジスタ１０８aがクランプ容量１０７の他端の電位のサンプルホールドを終了する。

［期間T４，T５の動作］
上述した期間T２，T３の動作は、第１の画素の動作である。期間T４，T５の動作は、期間T２，T３の動作に対応しており、第２の画素の動作である。期間T４の動作は期間T２の動作と同様であり、期間T５の動作は期間T３の動作と同様であるため、期間T４，T５の動作の動作については説明を省略する。図７の露光期間２は第２の画素の露光期間（信号蓄積期間）を示している。

以下では、第１の画素のアナログメモリ１１０aの一端の電位の変化について説明する。第２の画素のアナログメモリ１１０bの一端の電位の変化についても同様である。

FD１０３のリセットが終了した後に光電変換素子１０１aからFD１０３に信号電荷が転送されることによるFD１０３の一端の電位の変化をΔVfd、第１増幅トランジスタ１０５のゲインをα１とすると、光電変換素子１０１aからFD１０３に信号電荷が転送されることによる第１増幅トランジスタ１０５のソース端子の電位の変化ΔVamp１はα１×ΔVfdとなる。

アナログメモリ１１０aとサンプルトランジスタ１０８aの合計のゲインをα２とすると、光電変換素子１０１aからFD１０３に信号電荷が転送された後のサンプルトランジスタ１０８aのサンプルホールドによるアナログメモリ１１０aの一端の電位の変化ΔVmemはα２×ΔVamp１、すなわちα１×α２×ΔVfdとなる。アナログメモリ１１０aのリセットが終了した時点のアナログメモリ１１０aの一端の電位は電源電圧VDDであるため、光電変換素子１０１aからFD１０３に信号電荷が転送された後、サンプルトランジスタ１０８aによってサンプルホールドされたアナログメモリ１１０aの一端の電位Vmemは以下の（１）式となる。（１）式において、ΔVmem<０、ΔVfd<０である。
Vmem＝VDD＋ΔVmem
＝VDD＋α１×α２×ΔVfd ・・・（１）

また、α２は以下の（２）式となる。（２）式において、CLはクランプ容量１０７の容量値であり、CSHはアナログメモリ１１０aの容量値である。ゲインの低下をより小さくするため、クランプ容量１０７の容量値CLはアナログメモリ１１０aの容量値CSHよりも大きいことがより望ましい。

［期間T６の動作］
期間T６では、アナログメモリ１１０a，１１０bに蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、第１の画素からの信号の読み出しが行われる。選択パルスΦSEL１が“L”レベルから“H”レベルに変化することで、選択トランジスタ１１２aがオンとなる。これによって、（１）式に示した電位Vmemに基づく信号が選択トランジスタ１１２aを介して垂直信号線９へ出力される。続いて、選択パルスΦSEL１が“H”レベルから“L”レベルに変化することで、選択トランジスタ１１２aがオフとなる。

続いて、クランプ＆メモリリセットパルスΦCL１が“L”レベルから“H”レベルに変化することで、アナログメモリリセットトランジスタ１０９aがオンとなる。これによって、アナログメモリ１１０aがリセットされる。続いて、クランプ＆メモリリセットパルスΦCL１が“H”レベルから“L”レベルに変化することで、アナログメモリリセットトランジスタ１０９aがオフとなる。

続いて、選択パルスΦSEL１が“L”レベルから“H”レベルに変化することで、選択トランジスタ１１２aがオンとなる。これによって、アナログメモリ１１０aをリセットしたときのアナログメモリ１１０aの一端の電位に基づく信号が選択トランジスタ１１２aを介して垂直信号線９へ出力される。続いて、選択パルスΦSEL１が“H”レベルから“L”レベルに変化することで、選択トランジスタ１１２aがオフとなる。

列処理回路４は、（１）式に示した電位Vmemに基づく信号と、アナログメモリ１１０aをリセットしたときのアナログメモリ１１０aの一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子１０１aに蓄積された信号電荷がFD１０３に転送された直後のFD１０３の一端の電位と、FD１０３の一端がリセットされた直後のFD１０３の電位との差分ΔVfdに基づく信号である。したがって、アナログメモリ１１０aをリセットすることによるノイズ成分と、FD１０３をリセットすることによるノイズ成分とを抑圧した、光電変換素子１０１aに蓄積された信号電荷に基づく信号成分を得ることができる。

列処理回路４から出力された信号は、水平読み出し回路５によって水平信号線１０へ出力される。出力アンプ６は、水平信号線１０へ出力された信号を処理し、出力端子１１から画素信号として出力する。以上で、第１の画素からの信号の読み出しが終了する。

続いて、第２の画素からの信号の読み出しが行われる。第２の画素からの信号の読み出しは第１の画素からの信号の読み出しと同様であるので、第２の画素からの信号の読み出しについては説明を省略する。

期間T６において画素１から信号を読み出す期間は、行毎に異なる。図８は、期間T６における各画素１の動作を示している。図８では、第１の画素である奇数行（i行）の画素１のクランプ＆メモリリセットパルスΦCL１をΦCL１-iとし、選択パルスΦSEL１をΦSEL１-iとしている。また、図８では、第２の画素である偶数行（j行）の画素１のクランプ＆メモリリセットパルスΦCL２をΦCL２-jとし、選択パルスΦSEL２をΦSEL２-jとしている。また、図８では行数nが偶数である場合を示している。

期間T６は、期間T６-１，T６-２，・・・，T６-nからなる。期間T６-１では、１行目および２行目の画素１から信号が読み出される。期間T６-１における画素１の動作は、図７の期間T６における画素１の動作と同様である。期間T６-２では、３行目および４行目の画素１から信号が読み出される。期間T６-２における画素１の動作も、図７の期間T６における画素１の動作と同様である。４行目以降の画素１についても、同様の動作が行毎に行われる。期間T６-Nでは、最終行目（n行目）の画素１から信号が読み出される。期間T６-Nにおける画素１の動作も、図７の期間T６における画素１の動作と同様である。以上の動作により、全画素から信号が読み出される。

上記の動作では、光電変換素子１０１a，１０１bからFD１０３に転送された信号電荷をFD１０３が各画素１の読み出しタイミングまで保持していなければならない。FD１０３が信号電荷を保持している期間中にノイズが発生すると、FD１０３が保持している信号電荷にノイズが重畳され、信号品質（S/N）が劣化する。

FD１０３が信号電荷を保持している期間（以下、保持期間と記載）中に発生するノイズの主な要因は、FD１０３のリーク電流による電荷（以下、リーク電荷と記載）と、光電変換素子１０１a，１０１b以外の部分に入射する光に起因する電荷（以下、光電荷と記載）である。単位時間に発生するリーク電荷と光電荷をそれぞれqid、qpnとし、保持期間の長さをtcとすると、保持期間中に発生するノイズ電荷Qnは（qid＋qpn）tcとなる。

FD１０３の容量をCfd、アナログメモリ１１０a，１１０bの容量をCmemとし、CfdとCmemの比（Cmem/Cfd）をAとする。また、前述したように、第１増幅トランジスタ１０５のゲインをα１、アナログメモリ１１０a，１１０bとサンプルトランジスタ１０８a，１０８bの合計のゲインをα２とする。露光期間中に光電変換素子１０１a，１０１bで発生した信号電荷をQphとすると、露光期間の終了後にアナログメモリ１１０a，１１０bに保持される信号電荷はA×α１×α２×Qphとなる。

光電変換素子１０１からFD１０３に転送された信号電荷に基づく信号は期間T３または期間T５にサンプルトランジスタ１０８によってサンプルホールドされ、アナログメモリ１１０に格納される。したがって、FD１０３に信号電荷が転送されてからアナログメモリ１１０に信号電荷が格納されるまでの時間は短く、FD１０３で発生したノイズは無視することができる。アナログメモリ１１０が信号電荷を保持している期間に発生するノイズを上記と同じQnと仮定すると、S/NはA×α１×α２×Qph/Qnとなる。

一方、特許文献２に記載された従来技術のように、容量蓄積部に保持された信号電荷を、増幅トランジスタを介して画素から読み出す場合のS/NはQph/Qnとなる。したがって、本実施形態のS/Nは従来技術のS/NのA×α１×α２倍となる。A×α１×α２が１よりも大きくなるようにアナログメモリ１１０a，１１０bの容量値を設定する（例えば、アナログメモリ１１０の容量値をFD１０３の容量値よりも十分大きくする）ことによって、信号品質の劣化を低減することができる。

上記の第１の動作例では、露光の開始タイミングは全画素で同一であるが、図７の露光期間１，２が示すように、同一グループ内で各画素１の露光の終了タイミングは異なる。ただし、露光期間の差は微小である。

＜第２の動作例＞
図９は、垂直走査回路３から行毎に画素１に供給される制御信号を示している。以下では、図４に示した２画素の単位で、図９に示す期間T１〜T６における画素１の動作を説明する。同一グループに属する２つの画素１のうち一方の画素１を第１の画素とし、他方の画素１を第２の画素とする。上記の複数のグループのそれぞれにおいて、動作の開始タイミング（図９の期間T１の開始タイミング）は同一である。以下では、第１の動作例と異なる部分のみ説明する。

図７に示した動作とは、期間T１，T１’における動作が異なる。期間T１では、第１の画素についてのみ光電変換素子１０１aのリセットが行われる。また、期間T１’では、第２の画素についてのみ光電変換素子１０１bのリセットが行われる。図９の露光期間１は第１の画素の露光期間（信号蓄積期間）を示し、露光期間２は第２の画素の露光期間（信号蓄積期間）を示している。

期間T１’の開始タイミングは、露光期間１と露光期間２の長さが同一となるように設定される。これによって、第２の動作例では全画素の露光期間の長さが同一となるため、より高画質な信号を得ることができる。また、第２の動作例でも、第１の動作例と同様に信号品質の劣化を低減することができる。

次に、本実施形態において、画素１が出力する画素信号の補正方法について説明する。本実施形態では、上述したグループ内での画素１の配置に応じて、画素１が出力する画素信号の補正を行う。図１０は、一例として８行×８列の６４個の画素１を、４行×４列の１６画素で１グループを構成した例を示している。図１０において各画素１には便宜上の番号Pnm（n：１〜８、m：１〜８）を付与している。番号Pnmの数字nは行番号を示し、数字mは列番号を示している。

図示する例では、画素番号Ｐ１１〜Ｐ１４，Ｐ２１〜Ｐ２４，Ｐ３１〜Ｐ３４，Ｐ４１〜Ｐ４４の１６個の画素１で、グループ３０１を構成している。また、画素番号Ｐ１５〜Ｐ１８，Ｐ２５〜Ｐ２８，Ｐ３５〜Ｐ３８，Ｐ４５〜Ｐ４８の１６個の画素１で、グループ３０２を構成している。また、画素番号Ｐ５１〜Ｐ５４，Ｐ６１〜Ｐ６４，Ｐ７１〜Ｐ７４，Ｐ８１〜Ｐ８４の１６個の画素１で、グループ３０３を構成している。また、画素番号Ｐ５５〜Ｐ５８，Ｐ６５〜Ｐ６８，Ｐ７５〜Ｐ７８，Ｐ８５〜Ｐ８８の１６個の画素１で、グループ３０４を構成している。

１つの画素１に１つの光電変換素子が対応しているため、画素１が属するグループと光電変換素子が属するグループは等価である。同一グループ内の１６個の画素１の複数の光電変換素子がFD１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５と、電流源１０６と、クランプ容量１０７とを共有する。

また、各グループ３０１〜３０４に含まれる画素１の複数の光電変換素子がFD１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５と、電流源１０６と、クランプ容量１０７とを共有するために、グループ３０１〜３０４のそれぞれにマイクロパッド２２が１つずつ配置されている。グループ３０１には、画素番号Ｐ２２，Ｐ２３，Ｐ３２，Ｐ３３の位置にマイクロパッド２２が配置されている。また、グループ３０２には、画素番号Ｐ２６，Ｐ２７，Ｐ３６，Ｐ３７の位置にマイクロパッド２２が配置されている。また、グループ３０３には、画素番号Ｐ６２，Ｐ６３，Ｐ７２，Ｐ７３の位置にマイクロパッド２２が配置されている。また、グループ３０４には、画素番号Ｐ６６，Ｐ６７，Ｐ７６，Ｐ７７の位置にマイクロパッド２２が配置されている。

なお、第１の基板２０と第２の基板２１とを貼り合わせる際に、第１の基板２０と第２の基板２１とには大きな加重がかかる。そのため、この加重により第１の基板２０および第２の基板２１に大きな負荷がかかり、第１の基板２１に形成された光電変換素子の特性が変化する可能性が高い。特に、マイクロパッド２２が配置された部分ではこの影響が大きく、ノイズも大きくなる可能性が高い。従って、例えばマイクロパット２２の配置パターンに対応したノイズが撮影画像に表れる可能性がある（図１１参照）。

また、マイクロパット２２は金属であるため、マイクロパット２２付近の画素１と、マイクロパット２２から離れた位置にある画素１とでは、マイクロパット２２を介した熱エネルギーの移動量が異なる。つまり、暗電流等の温度依存があるノイズの発生量はマイクロパット２２からの距離に関係し、画素ブロック毎に暗電流のパターンノイズが発生する可能性がある。

上述した理由により、画素１が出力する画素信号には、グループ３０１〜３０４における画素１の位置（配置パターン）に応じたノイズが含まれる。そこで、本実施形態では、配置パターンに応じたノイズを補正するために、グループ３０１〜３０４における画素１の位置に応じて補正係数αを決定し、決定した補正係数を用いて画素１が出力する画素信号を補正する。本実施形態では、画像処理部２０３が備える補正係数算出部２０３１が補正係数αを算出する。また、記憶部２０３２は、補正係数算出部２０３１が算出した補正係数αを記憶する。また、補正係数割当部２０３３は、画素１が出力する画素信号の補正処理を行う際に、記憶部２０３２が記憶している補正係数αを各画素信号に対して割り当てる。また、画像処理部２０３は、補正係数割当部２０３３が割り当てた補正係数αを用いて、画素１が出力する画素信号の補正処理を行う。

例えば、補正係数算出部２０３１は、グループ３０１〜３０４のそれぞれにおいて、１行１列の位置（１，１）に配置されている画素１（画素番号Ｐ１１，Ｐ１５，Ｐ５１，Ｐ５５）の補正係数α（１，１）を算出する。また、補正係数算出部２０３１は、グループ３０１〜３０４のそれぞれにおいて、１行２列の位置（１，２）に配置されている画素１（画素番号Ｐ１２，Ｐ１６，Ｐ５２，Ｐ５６）の補正係数α（１，２）を算出する。また、補正係数算出部２０３１は、他の画素１についても同様に、グループ３０１〜３０４のそれぞれにおける位置（ｘ，ｙ）に応じて補正係数α（ｘ，ｙ）を算出する。なお、補正係数算出部２０３１は、任意のタイミング（例えば、撮像装置の電源投入後や、ユーザに指示されたタイミングなど）で補正係数α（ｘ，ｙ）を算出してもよく、また、撮像装置の出荷前に補正係数α（ｘ，ｙ）を算出し、記憶部２０３２に補正係数α（ｘ，ｙ）を記憶させた状態で撮像装置を出荷するようにしてもよい。

次に、補正係数α（ｘ，ｙ）の決定方法について説明する。撮像装置の撮像部２０２が均一な光源を撮像した場合やシャッターを閉じて撮像した場合では、ノイズが無ければ各画素１が出力する画素信号の値は同じ値となる。そこで、撮像装置は、撮像部２０２が均一な光源を撮像した際やシャッターを閉じて撮像した際に各画素１が出力する画素信号を用いて、全ての画素１が出力した画素信号の値が、基準となる画素１が出力した画素信号の値と同じ値となるように、補正係数α（ｘ，ｙ）を決定する。なお、基準となる画素１は、任意の画素１としてよい。

なお、補正係数α（ｘ，ｙ）は、画素１の位置（ｘ，ｙ）によって決まる値であるため、補正係数α（ｘ，ｙ）を決定する際には、グループ３０１〜３０４のいずれかのグループに含まれる画素１が出力する画素信号のみを用いて補正係数α（ｘ，ｙ）を決定してもよく、また、グループ３０１〜３０４における位置（ｘ，ｙ）が同じ画素１が出力する画素信号の平均値をそれぞれ算出し、算出した平均値を用いて補正係数α（ｘ，ｙ）を決定するようにしてもよい。

また、暗電流等の温度依存があるノイズよりも、第１の基板２０と第２の基板２１とを貼り合わせる際にマイクロパット２２にかかる負荷によるノイズの影響が大きいため、マイクロパット２２が配置されていない画素１では共通の補正係数αを用いるようにしてもよい。図１０に示した例では、画素番号Ｐ１１〜Ｐ１８，Ｐ２１，Ｐ２４，Ｐ２５，Ｐ２８，Ｐ３１，Ｐ３４，Ｐ３５，Ｐ３８，Ｐ４１〜Ｐ４８，Ｐ５１〜Ｐ５８，Ｐ６１，Ｐ６５，Ｐ６８，Ｐ７１，Ｐ７４，Ｐ７５，Ｐ７８，Ｐ８１〜Ｐ８８の画素１で共通の補正係数αを用いるようにしてもよい。これにより、補正係数αを記憶する記憶部２０３２の記憶容量を削減することが可能となる。

また、撮像部２０２がシャッターを閉じて撮像した際に各画素１が出力する画素信号を用いて、全ての画素１が出力した画素信号の値が、基準となる画素１が出力した画素信号の値と同じ値となるように、補正係数α（ｘ，ｙ）を決定する場合、オプティカルブラック（ＯＢ）領域の画素を基準となる画素としてもよい。オプティカルブラック領域の画素は、物理的に遮光されているため、より精度の良い補正係数α（ｘ，ｙ）を算出することができる。

また、上述したとおり、マイクロパット２２を介した熱エネルギーの移動量が異なるために発生する画素信号のノイズの発生量は、マイクロパット２２からの距離に関係するため、マイクロパット２２からの距離に応じた補正係数αを用いるようにしてもよい。例えば、図１０に示した例では、グループ３０１では画素番号P１１，P１４，P４１，P４４の画素１は、マイクロパット２２からの距離が同じであるため、共通の補正係数αを用いるようにしてもよい。これにより、補正係数αを記憶する記憶部２０３２の記憶容量を削減することが可能となる。

上述したとおり、撮像部２２が備える第１基板２０と第２基板２１とは、マイクロパット２２，２３とマイクロバンプ２４とで電気的に接続されている。また、第１基板２０と第２基板２１とを貼り合わせる際には大きな加重がかかり、第１の基板２１に形成された光電変換素子の特性が変化する可能性が高い。特に、マイクロパッド２２が配置された部分ではこの影響が大きく、ノイズも大きくなる可能性が高い。従って、撮像部２０２が撮像した画像には、グループ３０１〜３０４における画素１の配置パターンに応じた画素信号のノイズが発生する。

そこで、本実施形態では、上述したノイズを補正するために、補正係数算出部２０３１は、グループ３０１〜３０４における画素１の位置に応じて補正係数αを算出する。また、記憶部２０３２は、補正係数算出部２０３１が算出した補正係数αを記憶する。また、補正係数割当部２０３３は、各画素１が配置されている位置に応じて、記憶部２０３２が記憶する補正係数αを割り当てる。また、画像処理部２０３は、補正係数割当部２０３３割り当てた補正係数αを用いて、各画素１が出力する画素信号の補正処理を行う。これにより、撮像部２０２が撮像した画像に含まれる、グループ３０１〜３０４における画素１の配置パターンに応じた画素信号のノイズを削減することができる。従って、本実施形態における撮像装置は、固体撮像装置（固体撮像素子）のチップ面積の縮小化を図りつつ、より高品質の画像を得ることができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

例えば、本実施形態に係る固体撮像装置は、２枚の基板が接続部により接続されていてもよいし、３枚以上の基板が接続部で接続部により接続されていてもよい。また、３枚以上の基板が接続部で接続される固体撮像装置の場合、そのうちの２枚の基板が請求項に係る第１の基板と第２の基板とに相当する。

また、例えば、本発明の一態様に係る補正処理装置は、
「第１の基板と第２の基板とが接続部を介して電気的に接続される固体撮像装置を備える補正処理装置であって、
前記固体撮像装置が有する画素は、
前記第１の基板に含まれる光電変換手段と、
前記第１の基板から前記接続部を介して前記第２の基板に送られた信号を出力する水平読み出し手段と、
を有し、
当該補正処理装置は、
前記第１の基板と前記接続部との接合部分を示す接合領域の前記第１の基板上における配置パターンに応じて、前記画素から出力される信号の補正を制御する補正処理手段
をさらに有することを特徴とする補正処理装置。」
であってもよい。

また、上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体（ＤＶＤ媒体，ハードディスク媒体、メモリ媒体など）、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム（例えば、サーバとクライアント端末を含むシステム）など、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。

例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、
「第１の基板と第２の基板とが接続部を介して電気的に接続される固体撮像装置の前記画素から読み出した信号を補正する補正処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、
前記第１の基板と前記接続部との接合部分を示す接合領域の前記第１の基板上における配置パターンに応じて、前記第１の基板に含まれる光電変換素子と、前記第１の基板から前記接続部を介して前記第２の基板に送られた信号を出力する水平読み出し回路とを備える画素から出力される信号の補正を制御する補正処理ステップ
を含むプログラムコードが記録されたコンピュータプログラムプロダクト。」
であってもよい。

上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。

ここで、「コンピュータ」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。

また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。

以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、１または複数の機能を実行するために、１つの部品を複数の部品と置き換えてもよいし、複数の部品を１つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は１またはそれ以上の数量である。請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズ・プラス・ファンクションの限定を含むものと解してはならない。

本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。

１・・・画素、２・・・画素部、３・・・垂直走査回路、４・・・列処理回路、５・・・水平読み出し回路、６・・・出力アンプ、７・・・制御回路、２０・・・第１基板、２１・・・第２基板、２２，２３，２５，２６・・・マイクロパッド、２４，２７・・・マイクロバンプ、２８・・・パッド、１０１ａ，１０１ｂ・・・光電変換素子、１０２ａ，１０２ｂ・・・転送トランジスタ、１０３・・・FD、１０４・・・FDリセットトランジスタ、１０５・・・第１増幅トランジスタ、１０６，１１３・・・電流源、１０７・・・クランプ容量、１０８ａ，１０８ｂ・・・サンプルトランジスタ、１０９ａ，１０９ｂ・・・アナログメモリリセットトランジスタ、１１０ａ，１１０ｂ・・・アナログメモリ、１１１ａ，１１１ｂ・・・第２増幅トランジスタ、１１２ａ，１１２ｂ・・・選択トランジスタ、２０１・・・レンズ、２０２・・・撮像部、２０３・・・画像処理部、２０４・・・表示部、２０５・・・駆動制御部、２０６・・・レンズ制御部、２０７・・・カメラ制御部、２０８・・・カメラ操作部、２０９・・・メモリカード、２０３１・・・補正係数算出部、２０３２・・・記憶部、２０３３・・・補正係数割当部

Claims (19)

1. 第１の基板と、第２の基板と、前記第１の基板と前記第２の基板を電気的に接続する複数の接続部と、を有する固体撮像装置と、
   前記固体撮像装置と接続される補正処理部と、
   を備える補正処理装置であって、
   前記固体撮像装置は、複数の区分領域を有し、
   前記複数の区分領域の各々は、複数の画素を有し、
   前記複数の画素の各々は、
   前記第１の基板に含まれる光電変換素子と、
   前記第１の基板から前記接続部を介して前記第２の基板に送られた信号を出力する水平読み出し回路と、
   を有し、
   前記複数の接続部の各々は、前記複数の区分領域の対応する１つに含まれる接合領域に配置され、
   前記補正処理部は、前記複数の画素と前記接合領域の位置関係が前記複数の区分領域の間で同じであれば、前記複数の画素から出力される信号が前記複数の区分領域の間で同じように補正されるように動作する
   ことを特徴とする補正処理装置。
2. 前記複数の画素の各々は、
   前記第２の基板に含まれ、前記光電変換素子で発生した信号を蓄積する信号蓄積回路と、
   前記光電変換素子で発生した信号を増幅する増幅回路と、
   をさらに有し、
   前記信号蓄積回路は、前記増幅回路によって増幅された増幅信号を蓄積する
   ことを特徴とする請求項１に記載の補正処理装置。
3. 前記複数の画素の各々は、
   前記増幅信号中のノイズを低減するノイズ低減回路
   をさらに有し、
   前記信号蓄積回路は、前記ノイズが低減された増幅信号を蓄積する
   ことを特徴とする請求項２に記載の補正処理装置。
4. 前記複数の区分領域内に、前記接合領域を含むよう構成される
   ことを特徴とする請求項１に記載の補正処理装置。
5. 前記補正処理部は、前記複数の画素のうち、前記接合領域からの距離が所定の閾値よりも大きい前記画素から出力される前記信号の信号レベルを低くするように動作する
   ことを特徴とする請求項１に記載の補正処理装置。
6. 前記補正処理部は、前記複数の画素の各々に、補正係数を割り当てる補正係数割当部を備え、
   前記補正処理部は、前記補正係数をもとに、前記複数の画素から出力される前記信号を補正する
   ことを特徴とする請求項１に記載の補正処理装置。
7. 前記複数の区分領域の各々において、前記複数の画素の中から基準画素を設定し、前記基準画素から出力される前記信号をもとに、前記補正係数を算出する補正係数算出部を有し、
   前記補正係数割当部は、前記複数の画素に、前記補正係数を割り当てる
   ことを特徴とする請求項６に記載の補正処理装置。
8. 前記補正係数算出部は、前記複数の画素のうち、前記接合領域からの距離が所定の閾値よりも大きい前記画素を前記基準画素として設定する
   ことを特徴とする請求項７に記載の補正処理装置。
9. 前記第１の基板上には遮光された遮光領域が形成されており、
   前記補正係数算出部は、前記遮光領域に含まれる前記画素を前記基準画素として設定する
   ことを特徴とする請求項７に記載の補正処理装置。
10. 前記補正係数算出部は、前記複数の画素と前記接合領域の位置関係が前記複数の区分領域の間で同じ当該画素から出力される前記信号の平均値を算出し、当該算出した平均値を用いて前記補正係数を算出する
    ことを特徴とする請求項７に記載の補正処理装置。
11. 前記増幅回路は、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅してソースおよびドレインの一方から増幅信号を出力する増幅トランジスタを含む
    ことを特徴とする請求項３に記載の補正処理装置。
12. 前記ノイズ低減回路は、
    前記増幅トランジスタから出力された前記増幅信号をクランプするクランプ容量と、
    前記クランプ容量でクランプされた前記増幅信号に応じた信号をソースおよびドレインの一方に受け、当該ソースおよびドレインの一方に受けた信号をサンプルホールドして前記信号蓄積回路に蓄積するトランジスタと、
    をさらに有することを特徴とする請求項１１に記載の補正処理装置。
13. 前記複数の接続部の各々は、前記複数の画素の対応する１つに含まれる前記光電変換素子から前記信号蓄積回路までの電気的に接続された経路において、前記光電変換素子と前記増幅トランジスタの間、前記増幅トランジスタと前記クランプ容量の間、前記クランプ容量と前記トランジスタの間、または前記トランジスタと前記信号蓄積回路の間に配置されることを特徴とする請求項１２に記載の補正処理装置。
14. 前記複数の接続部の各々は、バンプを含むことを特徴とする請求項１に記載の補正処理装置。
15. 前記複数の接続部の各々は、前記第１の基板の表面に形成された第１の電極と、前記第２の基板の表面に形成され、前記第１の電極と貼り合わされた第２の電極とを有することを特徴とする請求項１に記載の補正処理装置。
16. 前記第２の基板は、前記光電変換素子に入射する光が照射される前記第１の基板の表面とは反対側の表面と接続されることを特徴とする請求項１に記載の補正処理装置。
17. 前記光電変換素子をリセットする第１のリセット回路と、
    前記増幅回路の入力部をリセットする第２のリセット回路と、
    前記複数の光電変換素子のそれぞれで発生した信号を前記増幅回路の入力部に順次転送する転送回路と、
    前記信号蓄積回路に蓄積された前記増幅信号を増幅して第２の増幅信号を出力する第２の増幅回路と、
    前記第２の増幅回路の入力部をリセットする第３のリセット回路と、
    をさらに有することを特徴とする請求項２に記載の補正処理装置。
18. 第１の基板と、第２の基板と、前記第１の基板と前記第２の基板を電気的に接続する複数の接続部と、を有する固体撮像装置と、
    前記固体撮像装置と接続される補正処理部と、
    を備える撮像装置であって、
    前記固体撮像装置は、複数の区分領域を有し、
    前記複数の区分領域の各々は、複数の画素を有し、
    前記複数の画素の各々は、
    前記第１の基板に含まれる光電変換素子と、
    前記第１の基板から前記接続部を介して前記第２の基板に送られた信号を出力する水平読み出し回路と、
    を有し、
    前記複数の接続部の各々は、前記複数の区分領域の対応する１つに含まれる接合領域に配置され、
    前記補正処理部は、前記複数の画素と前記接合領域の位置関係が前記複数の区分領域の間で同じであれば、前記複数の画素から出力される信号が前記複数の区分領域の間で同じように補正されるように動作する
    ことを特徴とする撮像装置。
19. 第１の基板と、第２の基板と、前記第１の基板と前記第２の基板を電気的に接続する複数の接続部と、を有する固体撮像装置であって、
    前記固体撮像装置は、複数の区分領域を有し、
    前記複数の区分領域の各々は、複数の画素を有し、
    前記複数の画素の各々は、
    前記第１の基板に含まれる光電変換素子と、
    前記第１の基板から前記接続部を介して前記第２の基板に送られた信号を出力する水平読み出し回路と、
    を有し、
    前記複数の接続部の各々は、前記複数の区分領域の対応する１つに含まれる接合領域に配置される固体撮像装置の前記複数の画素から読み出した信号を補正する補正処理方法であって、
    前記複数の画素と前記接合領域の位置関係が前記複数の区分領域の間で同じであれば、前記複数の画素から出力される信号が前記複数の区分領域の間で同じように補正される補正処理ステップ
    を有することを特徴とする補正処理方法。

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