JP5799508B2 - Defect inspection apparatus and defect inspection method - Google Patents

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Description

本発明は、欠陥検査装置及び欠陥検査方法に関する。   The present invention relates to a defect inspection apparatus and a defect inspection method.

半導体装置の製造工程では、１枚の半導体ウェハから製造できる良品の半導体装置の歩留りを計算して、生産状況を把握したり、製造コストを予想したりすることがある。また、良品の半導体装置の歩留りが低くなった場合には、製造装置をメンテナンスしたり、製造条件を見直したりすることがある。   In the manufacturing process of a semiconductor device, the yield of a good semiconductor device that can be manufactured from one semiconductor wafer may be calculated to grasp the production status or predict the manufacturing cost. In addition, when the yield of a good semiconductor device becomes low, the manufacturing apparatus may be maintained or the manufacturing conditions may be reviewed.

ここで、従来の半導体装置の歩留りの計算方法としては、半導体ウェハに形成したエピタキシャル層の表面の原子レベルのスリップラインを検査するものがある。この歩留りの計算方法では、半導体ウェハの表面にレーザ光を照射してスリップラインの座標データを取得する。この座標データとチップ領域の境界を示す格子データを重ねてスリップラインのマップデータを作成し、スリップラインが存在するチップ領域の個数Ｎをカウントする。さらに、半導体ウェハに形成することができる半導体チップの個数Ｎ０を用いて、スリップ率Ｎ／Ｎ０を演算する。そして、品種ごとにスリップ率と良品率の関係を調べたデータに基づいて良品となる半導体装置の歩留りを予想する。   Here, as a method for calculating the yield of a conventional semiconductor device, there is an inspection method of an atomic level slip line on the surface of an epitaxial layer formed on a semiconductor wafer. In this yield calculation method, the surface data of a semiconductor wafer is irradiated with laser light to acquire coordinate data of a slip line. The coordinate data and the lattice data indicating the boundary of the chip area are overlapped to create slip line map data, and the number N of chip areas where the slip line exists is counted. Further, the slip ratio N / N0 is calculated using the number N0 of semiconductor chips that can be formed on the semiconductor wafer. The yield of a semiconductor device that is a non-defective product is predicted based on data obtained by examining the relationship between the slip rate and the non-defective product rate for each product type.

特開平８−２０１３０５号公報Japanese Patent Laid-Open No. 8-201305

しかしながら、従来の半導体装置の歩留りの計算方法では、半導体ウェハや薄膜の表面にできた傷が半導体装置の歩留りに与える影響を評価するものであり、薄膜に異物が付着したり、製造工程に不具合があったりした場合に、半導体装置の歩留りに与える影響を判定することはできなかった。
また、従来の半導体装置の歩留りの計算方法では、製造工程中にエピタキシャル層を形成する工程が存在しない場合や、製造工程の初期段階で半導体ウェハをパターニングする前、例えば素子分離領域を形成する前に歩留りを計算することは困難であった。
この発明は、このような事情に鑑みてなされたものであり、パターニングを行う前の半導体装置の歩留りを効率的に、かつ高精度に算出することを目的とする。 However, the conventional method for calculating the yield of semiconductor devices evaluates the effect of scratches on the surface of a semiconductor wafer or thin film on the yield of the semiconductor device. In such a case, the influence on the yield of the semiconductor device could not be determined.
Further, in the conventional method for calculating the yield of a semiconductor device, when there is no process for forming an epitaxial layer during the manufacturing process, or before patterning a semiconductor wafer at the initial stage of the manufacturing process, for example, before forming an element isolation region. It was difficult to calculate the yield.
The present invention has been made in view of such circumstances, and an object of the present invention is to efficiently and accurately calculate the yield of a semiconductor device before patterning.

実施形態の一観点によれば、薄膜を形成した後で、前記薄膜をパターニングする前の基板の表面の画像データを取得する工程と、前記基板上に形成される半導体装置の品種ごとに形成され、前記半導体装置の回路パターンが疎に形成される領域をマスクするマスクパターンを選択する工程と、前記マスクパターンを用いて、前記画像データから前記薄膜のパターニング後に前記半導体装置の回路パターンが密に形成される領域に発生した欠陥を前記薄膜のパターニング前に抽出する工程と、前記基板上に形成される前記半導体装置のチップの総数と、抽出した前記欠陥が含まれる前記半導体装置のチップの数とから、半導体装置の予想歩留り率を算出する工程と、を含む半導体装置の欠陥検査方法が提供される。
According to one aspect of the embodiment, after forming the thin film, the image data of the surface of the substrate before patterning the thin film is obtained, and the semiconductor device formed on the substrate is formed for each type. A step of selecting a mask pattern for masking a region in which the circuit pattern of the semiconductor device is formed sparsely, and the circuit pattern of the semiconductor device is densely patterned after patterning the thin film from the image data using the mask pattern. A step of extracting defects generated in a region to be formed before patterning the thin film; a total number of chips of the semiconductor device formed on the substrate; and a number of chips of the semiconductor device including the extracted defects. And a step of calculating the expected yield rate of the semiconductor device.

また、実施形態の別の観点によれば、薄膜を形成した後で、前記薄膜をパターニングする前の基板の表面の画像データを取得する検査制御部と、前記基板上に形成する半導体装置の品種ごとに形成され、前記薄膜のパターニング後に前記半導体装置の回路パターンが疎に形成される領域をマスクするマスクパターンを用いて、前記画像データから前記半導体装置の回路パターンが密に形成される領域に発生した欠陥を前記薄膜のパターニング前に抽出する欠陥抽出部と、前記基板上に形成される前記半導体装置のチップの総数と、抽出した前記欠陥が含まれる前記半導体装置のチップの数とから、予想される半導体装置の歩留りを予想歩留り率として算出するカウント部と、を含むことを特徴とする半導体装置の欠陥検査装置が提供される。 Further, according to another aspect of the embodiment, after forming a thin film, an inspection control unit that acquires image data of the surface of the substrate before patterning the thin film, and a type of semiconductor device formed on the substrate A mask pattern that masks a region in which circuit patterns of the semiconductor device are formed sparsely after patterning of the thin film, and is formed into a region in which circuit patterns of the semiconductor device are formed densely from the image data. From the defect extraction unit that extracts the generated defects before patterning the thin film, the total number of chips of the semiconductor device formed on the substrate, and the number of chips of the semiconductor device including the extracted defects, There is provided a defect inspection apparatus for a semiconductor device, comprising: a counting unit that calculates an expected yield of the semiconductor device as an expected yield rate.

マスクパターンを用いて基板上の欠陥を抽出して半導体装置の予想歩留り率を算出するので、基板上にパターンを形成する前に基板の良否を判定することが可能になる。基板の良否判定が早期に行われることにより、プロセス異常を早期に発見することが可能になる。   Since the defect on the substrate is extracted using the mask pattern and the expected yield rate of the semiconductor device is calculated, it is possible to determine the quality of the substrate before forming the pattern on the substrate. By determining whether a substrate is good or bad at an early stage, it becomes possible to detect a process abnormality at an early stage.

図１は、本発明の第１の実施の形態に係る欠陥検査装置のブロック図である。FIG. 1 is a block diagram of a defect inspection apparatus according to the first embodiment of the present invention. 図２は、本発明の第１の実施の形態に係る欠陥検査方法のフローチャートである。FIG. 2 is a flowchart of the defect inspection method according to the first embodiment of the present invention. 図３Ａは、本発明の第１の実施の形態に係る判定用の欠陥を抽出する工程を説明する図であって、マップデータの画像の一例を示す図である。FIG. 3A is a diagram illustrating a process of extracting a defect for determination according to the first embodiment of the present invention, and is a diagram illustrating an example of an image of map data. 図３Ｂは、本発明の第１の実施の形態に係る判定用の欠陥を抽出する工程を説明する図であって、中間過程の画像の一例を示す図である。FIG. 3B is a diagram illustrating a process of extracting a defect for determination according to the first embodiment of the present invention, and is a diagram illustrating an example of an intermediate process image. 図３Ｃは、本発明の第１の実施の形態に係る判定用の欠陥を抽出する工程を説明する図であって、判定用の欠陥を抽出した画像の一例を示す図である。FIG. 3C is a diagram illustrating a process of extracting a defect for determination according to the first embodiment of the present invention, and is a diagram illustrating an example of an image from which a defect for determination is extracted. 図４は、本発明の第１の実施の形態に係る製品パターンの一例を示す図である。FIG. 4 is a diagram showing an example of a product pattern according to the first embodiment of the present invention. 図５は、本発明の第１の実施の形態に係る欠陥検査方法の適用例として、半導体ウェハに素子分離領域を形成するまでのプロセスで良否判定を行う場合のフローチャートである。FIG. 5 is a flowchart in the case of performing pass / fail judgment in a process until an element isolation region is formed on a semiconductor wafer as an application example of the defect inspection method according to the first embodiment of the present invention. 図６は、本発明の第２の実施の形態に係る欠陥検査装置のブロック図である。FIG. 6 is a block diagram of a defect inspection apparatus according to the second embodiment of the present invention. 図７は、本発明の第２の実施の形態に係る欠陥検査方法のフローチャートである。FIG. 7 is a flowchart of the defect inspection method according to the second embodiment of the present invention. 図８は、本発明の第２の実施の形態に係る製品パターンの一例を示す図である。FIG. 8 is a diagram showing an example of a product pattern according to the second embodiment of the present invention.

発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない。 The objects and advantages of the invention will be realized and attained by means of the elements and combinations particularly pointed out in the appended claims.
The foregoing general description and the following detailed description are exemplary and explanatory only and are not intended to limit the invention.

（第１の実施の形態）
図面を参照して第１の実施の形態について詳細に説明する。
半導体装置の欠陥検査装置（以下、欠陥検査装置）１は、半導体ウェハ２（基板）の画像を取得する外観検査部３と、データ処理を行うデータ処理部４とを含んで構成されている。 (First embodiment)
The first embodiment will be described in detail with reference to the drawings.
A semiconductor device defect inspection apparatus (hereinafter referred to as a defect inspection apparatus) 1 includes an appearance inspection unit 3 that acquires an image of a semiconductor wafer 2 (substrate) and a data processing unit 4 that performs data processing.

外観検査部３は、半導体ウェハ２を載置するステージ１０を有する。ステージ１０は、直交する２方向に半導体ウェハ２を水平移動可能なＸステージ１１とＹステージ１２とを有し、半導体ウェハ２を保持するホルダ１３には、半導体ウェハ２を位置決めする位置決めピン１４が設けられている。
また、外観検査部３は、半導体ウェハ２上に配置されるＣＣＤ（Charge Coupled Device）センサを有する撮像カメラ１５と、半導体ウェハ２を照らす照明装置１６とが設けられている。撮像カメラ１５の出力は、データ処理部４に接続されている。なお、外観検査部３の構成は、図示した構成に限定されない。例えば、外観検査部３は、半導体ウェハ２の位置を固定し、撮像カメラ１５を移動させる構成でも良い。 The appearance inspection unit 3 includes a stage 10 on which the semiconductor wafer 2 is placed. The stage 10 includes an X stage 11 and a Y stage 12 that can move the semiconductor wafer 2 horizontally in two orthogonal directions. A holder 13 that holds the semiconductor wafer 2 has positioning pins 14 that position the semiconductor wafer 2. Is provided.
The appearance inspection unit 3 is provided with an imaging camera 15 having a CCD (Charge Coupled Device) sensor disposed on the semiconductor wafer 2 and an illumination device 16 that illuminates the semiconductor wafer 2. The output of the imaging camera 15 is connected to the data processing unit 4. The configuration of the appearance inspection unit 3 is not limited to the illustrated configuration. For example, the appearance inspection unit 3 may be configured to fix the position of the semiconductor wafer 2 and move the imaging camera 15.

データ処理部４は、ＣＰＵ（Central Processing Unit）やＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）を含んで構成される制御部２１を有する。さらに、データ処理部４には、データを表示するディスプレイなどの表示部２２と、データの入出力を制御する入出力制御部２３と、データを記憶する記憶部２４とが設けられている。   The data processing unit 4 includes a control unit 21 including a CPU (Central Processing Unit), a ROM (Read Only Memory), and a RAM (Random Access Memory). Further, the data processing unit 4 is provided with a display unit 22 such as a display for displaying data, an input / output control unit 23 for controlling input / output of data, and a storage unit 24 for storing data.

ここで、制御部２１は、記憶部２４に記憶されている欠陥検査用のプログラムを実行することで各種の機能を実現する。この実施の形態の制御部２１は、検査制御部３１と、識別データ作成部３２と、欠陥抽出部３３と、カウント部３４と、判定部３５とに機能分割できる。欠陥抽出部３３は、サイズ抽出部３６Ａと、パターン抽出部３６Ｂとを含んでいる。   Here, the control unit 21 realizes various functions by executing a defect inspection program stored in the storage unit 24. The control unit 21 of this embodiment can be functionally divided into an inspection control unit 31, an identification data creation unit 32, a defect extraction unit 33, a count unit 34, and a determination unit 35. The defect extraction unit 33 includes a size extraction unit 36A and a pattern extraction unit 36B.

検査制御部３１は、外観検査部３を制御すると共に、外観検査部３の出力信号を受けて半導体ウェハ２の画像データを作成する。識別データ作成部３２は、欠陥として抽出すべき欠陥を識別するためのデータを作成する。欠陥抽出部３３は、画像データから欠陥を抽出する処理を行う。さらに、サイズ抽出部３６Ａは、検査制御部３１で抽出した欠陥から所定のサイズ以上の欠陥を抽出する処理を行う。欠陥抽出部３３のパターン抽出部３６Ｂは、検査制御部３１で抽出した欠陥から所定の領域にある欠陥を抽出する処理を行う。カウント部３４は、半導体ウェハ２上の欠陥の数を計算したり、１枚の半導体ウェハ２から製造される半導体装置の歩留り率を計算したりする。判定部３５は、歩留り率に基づいて、半導体ウェハ２の良否、つまり半導体ウェハ２から必要な数以上の半導体装置を製造できるか否かを判定する。   The inspection control unit 31 controls the appearance inspection unit 3 and generates image data of the semiconductor wafer 2 in response to an output signal from the appearance inspection unit 3. The identification data creation unit 32 creates data for identifying a defect to be extracted as a defect. The defect extraction unit 33 performs processing for extracting defects from the image data. Furthermore, the size extraction unit 36A performs a process of extracting defects having a predetermined size or more from the defects extracted by the inspection control unit 31. The pattern extraction unit 36 </ b> B of the defect extraction unit 33 performs a process of extracting defects in a predetermined region from the defects extracted by the inspection control unit 31. The count unit 34 calculates the number of defects on the semiconductor wafer 2 or calculates the yield rate of a semiconductor device manufactured from one semiconductor wafer 2. Based on the yield rate, the determination unit 35 determines whether or not the semiconductor wafer 2 is good, that is, whether or not a required number or more of semiconductor devices can be manufactured from the semiconductor wafer 2.

なお、入出力制御部２３としては、作業者が操作するキーボードや、マウス、サーバとの通信を行う通信制御装置、外部記録装置へのデータの入出力を制御するドライブ装置、プリンタなどがあげられる。
記憶部２４には、欠陥検査装置１を動作させるための様々なデータが保存されている。さらに、この実施の形態では、記憶部２４に、マップデータ３７と、欠陥識別データ３８と、製品パターン３９と、歩留りデータ４０とが記憶されている。なお、欠陥識別データ３８は、欠陥サイズデータ３８Ａと、電気特性データ３８Ｂとか作成されるデータである。また、各データ３７，３８，３８Ａ，３８Ｂ，４０、及び製品パターン３９は、半導体装置の品種ごとに記憶部２４に記憶されている。 Examples of the input / output control unit 23 include a keyboard operated by an operator, a mouse, a communication control device that performs communication with a server, a drive device that controls input / output of data to / from an external recording device, and a printer. .
The storage unit 24 stores various data for operating the defect inspection apparatus 1. Furthermore, in this embodiment, map data 37, defect identification data 38, product pattern 39, and yield data 40 are stored in the storage unit 24. The defect identification data 38 is data created such as defect size data 38A and electrical characteristic data 38B. The data 37, 38, 38A, 38B, 40 and the product pattern 39 are stored in the storage unit 24 for each type of semiconductor device.

次に、図２のフローチャートを主に参照して、欠陥検査装置１を用いて半導体ウェハ２に形成した薄膜上の欠陥を検査する欠陥検査方法について説明する。この欠陥検査方法は、半導体装置の製造方法に含まれるのもであって、欠陥の大きさ及び位置と、半導体装置の品種とに基づいて、半導体ウェハ２の良否を判定することを特徴とする。なお、検査対象となるのは、スクライブラインや、配線パターンなどが形成される前で、薄膜を一様に形成した半導体ウェハ２である。   Next, a defect inspection method for inspecting defects on a thin film formed on the semiconductor wafer 2 using the defect inspection apparatus 1 will be described mainly with reference to the flowchart of FIG. This defect inspection method is included in the method for manufacturing a semiconductor device, and is characterized in that the quality of the semiconductor wafer 2 is determined based on the size and position of the defect and the type of the semiconductor device. . The inspection target is the semiconductor wafer 2 on which a thin film is uniformly formed before scribe lines, wiring patterns, and the like are formed.

まず、ステップＳ１０１で、欠陥検査装置１は、検査対象となる半導体ウェハ２を収容したウェハカセットを受け取り、ウェハカセットに付与されているＩＤ情報を取得し、半導体ウェハ２を用いて製造する半導体装置の品種を特定する。   First, in step S <b> 101, the defect inspection apparatus 1 receives a wafer cassette containing a semiconductor wafer 2 to be inspected, acquires ID information given to the wafer cassette, and manufactures using the semiconductor wafer 2. Identify the varieties.

続くステップＳ１０２で、外観検査部３が半導体ウェハ２の表面の画像を取得してマッ
プデータ３７を作成する。具体的には、外観検査部３は、ホルダ１３上に半導体ウェハ２が搬入されたら、データ処理部４の検査制御部３１からの指令に基づいて位置決めピン１４を半導体ウェハ２に押し付け、半導体ウェハ２の位置決めを行う。この後、真空吸着によって半導体ウェハ２をホルダ１３に吸着保持する。さらに、ステージ１０を駆動させて、半導体ウェハ２の検査対象となる領域を撮像カメラ１５の下方に配置する。そして、照明装置１６で半導体ウェハ２を照明しながら、撮像カメラ１５で半導体ウェハ２の表面の画像を取得する。 In subsequent step S102, the appearance inspection unit 3 acquires an image of the surface of the semiconductor wafer 2 and creates map data 37. Specifically, when the semiconductor wafer 2 is loaded onto the holder 13, the appearance inspection unit 3 presses the positioning pins 14 against the semiconductor wafer 2 based on a command from the inspection control unit 31 of the data processing unit 4. Position 2 is performed. Thereafter, the semiconductor wafer 2 is sucked and held on the holder 13 by vacuum suction. Further, the stage 10 is driven, and the region to be inspected of the semiconductor wafer 2 is arranged below the imaging camera 15. Then, while illuminating the semiconductor wafer 2 with the illumination device 16, an image of the surface of the semiconductor wafer 2 is acquired with the imaging camera 15.

撮像カメラ１５の撮像領域は、半導体ウェハ２の検査対象領域より小さいので、検査制御部３１がステージ１０のＸステージ１１及びＹステージ１２のそれぞれを駆動させて撮像位置を移動させながら、撮像カメラ１５による撮像を行う。撮像カメラ１５で撮像した半導体ウェハ２の画像は、画像信号としてデータ処理部４に出力される。データ処理部４の検査制御部３１は、ステージ１０の駆動量から算出される半導体ウェハ２上の撮像位置の座標データと、その座標の画像信号とを関連付けたマップデータ３７を作成し、記憶部２４に記憶する。   Since the imaging area of the imaging camera 15 is smaller than the inspection target area of the semiconductor wafer 2, the inspection control unit 31 drives the X stage 11 and the Y stage 12 of the stage 10 to move the imaging position, and the imaging camera 15. Perform imaging with. An image of the semiconductor wafer 2 captured by the imaging camera 15 is output to the data processing unit 4 as an image signal. The inspection control unit 31 of the data processing unit 4 creates map data 37 in which the coordinate data of the imaging position on the semiconductor wafer 2 calculated from the driving amount of the stage 10 and the image signal of the coordinates are associated with each other, and the storage unit 24.

図３Ａに一例を示すように、マップデータ３７からは、半導体ウェハ２の表面画像４１が得られる。この表面画像４１には、半導体ウェハ２上に形成した薄膜４２の画像が表示される。そして、薄膜４２の表面の欠陥４３も同時に表示される。欠陥４３のサイズは、様々なものがあり、図３には一例として、サイズの大きい欠陥４３Ａと、サイズが小さい欠陥４３Ｂが発生した場合が示されている。欠陥としては、異物の付着や、薄膜４２に形成されたボイドなどがあげられる。   As shown in FIG. 3A as an example, a surface image 41 of the semiconductor wafer 2 is obtained from the map data 37. In this surface image 41, an image of the thin film 42 formed on the semiconductor wafer 2 is displayed. And the defect 43 on the surface of the thin film 42 is also displayed simultaneously. There are various sizes of the defect 43, and FIG. 3 shows, as an example, a case where a large size defect 43A and a small size defect 43B are generated. Examples of the defect include adhesion of foreign matters and voids formed in the thin film 42.

次に、ステップＳ１０３で、欠陥検査装置１が欠陥個数データを作成する。欠陥個数データの作成にあたっては、最初に欠陥抽出部３３がマップデータ３７から薄膜４２上の欠陥を抽出する。欠陥４３の抽出方法としては、例えば、表面画像４１において、輝度が所定の閾値を越えている画素を抽出し、隣接する画素郡を１つの欠陥４３として判定することがあげられる。さらに、カウント部３４が、マップデータ３７から抽出した半導体ウェハ２上の欠陥４３の数をカウントして欠陥個数データを作成する。欠陥個数データは、記憶部２４に記憶される。   Next, in step S103, the defect inspection apparatus 1 creates defect number data. In creating the defect count data, the defect extraction unit 33 first extracts defects on the thin film 42 from the map data 37. As a method for extracting the defect 43, for example, in the surface image 41, pixels whose luminance exceeds a predetermined threshold value are extracted, and adjacent pixel groups are determined as one defect 43. Further, the count unit 34 counts the number of defects 43 on the semiconductor wafer 2 extracted from the map data 37 and creates defect number data. The defect number data is stored in the storage unit 24.

続くステップＳ１０４では、サイズ抽出部３６Ａが、欠陥のサイズを調べて欠陥サイズデータ３８Ａを作成する。欠陥サイズデータ３８Ａは、欠陥の座標とサイズとが関連付けて作成される。欠陥のサイズは、欠陥として抽出される画素群の画素数から算出される。画素の大きさは、予めわかっているので、画素の大きさに画素数を掛け算すると、欠陥のサイズが得られる。   In subsequent step S104, the size extraction unit 36A examines the size of the defect and creates defect size data 38A. The defect size data 38A is created by associating defect coordinates and sizes. The size of the defect is calculated from the number of pixels in the pixel group extracted as a defect. Since the size of the pixel is known in advance, the size of the defect can be obtained by multiplying the size of the pixel by the number of pixels.

さらに、ステップＳ１０５で、識別データ作成部３２が欠陥識別データ３８を作成する。欠陥識別データ３８は、欠陥のサイズを調べた欠陥サイズデータ３８Ａと、半導体ウェハ２の電気試験の結果である電気特性データ３８Ｂとから作成される。   Further, in step S105, the identification data creation unit 32 creates the defect identification data 38. The defect identification data 38 is created from defect size data 38A obtained by examining the size of the defect and electrical characteristic data 38B that is a result of an electrical test of the semiconductor wafer 2.

電気特性データ３８Ｂの作成は、半導体ウェハ２上に半導体装置を形成した後に、不図示の電気試験装置を用いて行われる。例えば、半導体ウェハ２上の各半導体装置の半導体回路の電極パッドにプローブを当て、半導体回路の設計時に作成したテストパターンを入力する。そして、このとき得られる出力信号から半導体回路の特性を調べる。半導体回路の動作不良が確認されたときは、その半導体回路の座標データを取得する。そして、半導体ウェハ２の検査対象となる全ての半導体回路について同様の検査を行い、動作不良を起こしている全ての半導体回路の座標データを取得すると、電気特性データ３８Ｂが作成される。   The electrical characteristic data 38B is created using an electrical test apparatus (not shown) after a semiconductor device is formed on the semiconductor wafer 2. For example, a probe is applied to an electrode pad of a semiconductor circuit of each semiconductor device on the semiconductor wafer 2 and a test pattern created at the time of designing the semiconductor circuit is input. And the characteristic of a semiconductor circuit is investigated from the output signal obtained at this time. When a malfunction of the semiconductor circuit is confirmed, coordinate data of the semiconductor circuit is acquired. Then, the same inspection is performed on all the semiconductor circuits to be inspected of the semiconductor wafer 2 and the coordinate data of all the semiconductor circuits causing the operation failure is acquired, and the electrical characteristic data 38B is created.

そして、電気特性データ３８Ｂと、欠陥サイズデータ３８Ａとを組み合わせると、半導体装置の電気特性を悪化させる結果のサイズについてデータベースとなる欠陥識別データ３８が形成される。ここで、欠陥識別データ３８は、半導体装置の電気特性に影響を与える欠陥、つまり動作不良を起こした半導体回路に形成されている欠陥の位置とサイズの情報から形成されている。このような欠陥識別データ３８からは、半導体装置が動作不良を起こすような欠陥のサイズが、例えば０．５μｍ以上であることがわかる。   When the electrical characteristic data 38B and the defect size data 38A are combined, defect identification data 38 serving as a database for the size resulting from the deterioration of the electrical characteristics of the semiconductor device is formed. Here, the defect identification data 38 is formed from information on the position and size of a defect that affects the electrical characteristics of the semiconductor device, that is, a defect formed in a semiconductor circuit that has caused a malfunction. From such defect identification data 38, it can be seen that the size of the defect that causes the semiconductor device to malfunction is, for example, 0.5 μm or more.

続く、ステップＳ１０６では、欠陥抽出部３３が、製品パターン３９を選択する。
図４の製品パターン３９Ａに一例を示すように、製品パターン３９Ａは、欠陥を抽出する領域を決定するマスクパターンであり、半導体ウェハ２に製造される半導体装置のチップのレイアウトに基づいて作成されている。すなわち、製品パターン３９Ａは、半導体ウェハ２の外縁に相当するライン５２で区画される領域に、チップパターン５３が格子状に配置されている。各チップパターン５３は、半導体装置の回路パターンの疎密に合わせて密パターン領域５４と疎パターン領域５５に分けられており、疎パターン領域５５がマスクになっている。チップパターン５３においてマスクされている領域は、回路パターンが疎に形成される領域である。疎パターン領域５５がマスクになっているのは、回路パターンが疎になる領域は、歩留りに影響を与え難いため、歩留りの判定対象から除外することが可能だからである。これに対し、密パターン領域５４がチップパターン５３においてマスクされていないのは、この領域に欠陥が生じると半導体装置の電気特性に影響を与え易いので、欠陥の検査を詳細に行う必要があるためである。なお、密パターンとは、ロジック回路やメモリなどが形成される領域で、配線や素子パターンが他の領域に比べて密に形成される領域である。また、疎パターンとは、配線や素子パターンの配置間隔が相対的に広い領域や、ダミーパターンが形成される領域などである。 In subsequent step S106, the defect extraction unit 33 selects the product pattern 39.
As shown in the product pattern 39A in FIG. 4, the product pattern 39A is a mask pattern that determines a region from which a defect is extracted, and is created based on the layout of the chip of the semiconductor device manufactured on the semiconductor wafer 2. Yes. That is, in the product pattern 39 </ b> A, the chip patterns 53 are arranged in a lattice pattern in a region partitioned by the line 52 corresponding to the outer edge of the semiconductor wafer 2. Each chip pattern 53 is divided into a dense pattern region 54 and a sparse pattern region 55 according to the density of the circuit pattern of the semiconductor device, and the sparse pattern region 55 is used as a mask. The area masked in the chip pattern 53 is an area where circuit patterns are formed sparsely. The sparse pattern area 55 is used as a mask because an area where the circuit pattern is sparse does not affect the yield and can be excluded from the yield determination target. On the other hand, the dense pattern region 54 is not masked in the chip pattern 53 because defects in this region tend to affect the electrical characteristics of the semiconductor device, so that the defect inspection must be performed in detail. It is. Note that a dense pattern is a region where a logic circuit, a memory, or the like is formed, and a wiring or an element pattern is formed more densely than other regions. Further, the sparse pattern is a region where the arrangement interval of wirings and element patterns is relatively wide, a region where a dummy pattern is formed, or the like.

次に、ステップＳ１０７で、欠陥抽出部３３が、半導体ウェハ２の良否判定に用いる欠陥を抽出して判定用欠陥データを作成する。判定用欠陥データは、半導体装置の歩留りに影響を与える欠陥を抽出することで作成される。この実施の形態で、判定用欠陥データは、マップデータ３７と、欠陥識別データ３８と、製品パターン３９とを用いて作成される。   Next, in step S107, the defect extraction unit 33 extracts defects used for quality determination of the semiconductor wafer 2 and creates determination defect data. The defect data for determination is created by extracting defects that affect the yield of the semiconductor device. In this embodiment, the defect data for determination is created using map data 37, defect identification data 38, and product pattern 39.

まず、サイズ抽出部３６Ａが、マップデータ３７と欠陥識別データ３８とから、半導体ウェハ２上の欠陥のうち、半導体装置の電気特性に影響を与えるサイズ以上の欠陥を抽出する。その結果、図３Ｂの中間過程の画像４４に一例を示すように、大きいサイズの欠陥４３Ａのみが抽出される。なお、ここでは、図３Ａに示すマップデータ３７のサイズの小さい欠陥４３Ｂが、欠陥識別データ３８に定義される半導体装置の電気特性に影響を与えるサイズより小さいものとする。また、サイズの大きい欠陥４３Ａが、欠陥識別データ３８に定義される半導体装置の電気特性に影響を与えるサイズより大きい、つまり半導体装置の電気特性に影響を与える可能性があるサイズであったものとする。   First, the size extraction unit 36A extracts, from the map data 37 and the defect identification data 38, defects having a size larger than the size that affects the electrical characteristics of the semiconductor device among the defects on the semiconductor wafer 2. As a result, as shown in an example of the intermediate process image 44 in FIG. 3B, only the large-size defect 43A is extracted. Here, it is assumed that the small defect 43B in the map data 37 shown in FIG. 3A is smaller than the size that affects the electrical characteristics of the semiconductor device defined in the defect identification data 38. Further, the defect 43A having a large size is larger than the size that affects the electrical characteristics of the semiconductor device defined in the defect identification data 38, that is, the size that may affect the electrical characteristics of the semiconductor device. To do.

さらに、図３Ｂに示す中間結果から、パターン抽出部３６Ｂが、製品パターン３９を用いて密パターン領域５４中に形成された欠陥を抽出する。このときの抽出結果の一例を、図３Ｃに示す。この画像４５において、半導体ウェハ２上に表示されている欠陥４６は、製品パターン３９の密パターン領域５４内の欠陥であって、欠陥識別データ３８で特定されるサイズ以上の欠陥である。つまり、画像４５中に表示されている欠陥４６は、マップデータ３７に含まれる欠陥データを、欠陥識別データ３８と製品パターン３９とでフィルタリングしたときに抽出される欠陥データであり、この欠陥４６が存在する領域に形成される半導体装置は、不良品になると考えられる。そして、このようにして抽出された欠陥の位置データが、判定用欠陥データになる。なお、以上においては、図３Ｂを参照して説明したように、２つのステップに分けて判定用欠陥データを作成していたが、マップデータ３７と欠陥識別データ３８とを用いて１つのステップで判定用欠陥データを作成しても
良い。 Further, from the intermediate result shown in FIG. 3B, the pattern extraction unit 36B extracts defects formed in the dense pattern region 54 using the product pattern 39. An example of the extraction result at this time is shown in FIG. 3C. In this image 45, the defect 46 displayed on the semiconductor wafer 2 is a defect in the dense pattern region 54 of the product pattern 39 and is a defect having a size larger than the size specified by the defect identification data 38. That is, the defect 46 displayed in the image 45 is defect data extracted when the defect data included in the map data 37 is filtered by the defect identification data 38 and the product pattern 39. A semiconductor device formed in an existing region is considered to be a defective product. The defect position data extracted in this way becomes the defect data for determination. In the above, as described with reference to FIG. 3B, the defect data for determination is created in two steps. However, the map data 37 and the defect identification data 38 are used in one step. Defect defect data for determination may be created.

次に、図２のステップＳ１０８で、欠陥検査装置１のカウント部３４が、予想歩留り率を算出する。ここでは、欠陥判定データで特定される欠陥位置を含むチップ領域の数を欠陥チップ数としてカウントする。１枚の半導体ウェハ２上のチップ領域の総数は、半導体装置の品種ごとに決まっているので、欠陥のないチップ数をチップ領域の総数で割ると、予想歩留り率が算出される。   Next, in step S108 of FIG. 2, the counting unit 34 of the defect inspection apparatus 1 calculates an expected yield rate. Here, the number of chip areas including the defect position specified by the defect determination data is counted as the number of defective chips. Since the total number of chip areas on one semiconductor wafer 2 is determined for each type of semiconductor device, the expected yield rate is calculated by dividing the number of chips without defects by the total number of chip areas.

さらに、ステップＳ１０９で、判定部３５が良否判定を行う。良否判定にあたっては、記憶部２４の歩留りデータ４０を半導体ウェハ２のＩＤ情報で検索し、その品種の半導体装置に必要とされる歩留り率（規定の歩留り率）を取得する。さらに、規定の歩留り率と予想歩留り率とを比較し、予想歩留り率が規定の歩留り率以上であれば、その半導体ウェハ２を良品と判定し（ステップＳ１０９でＯＫ）、ステップＳ１１０に進んで、その半導体ウェハ２を使った半導体装置の製造を許可する。これに対して、予想歩留り率が規定の歩留り率未満であれば（ステップＳ１０９でＮＧ）、ステップＳ１１１に進む。この場合は、後の工程を実行しても必要な数又は必要な性能の半導体装置を得られないので、その半導体ウェハ２での半導体装置の製造は不可であると判定する。   Further, in step S109, the determination unit 35 determines pass / fail. In the pass / fail judgment, the yield data 40 in the storage unit 24 is searched with the ID information of the semiconductor wafer 2 to obtain the yield rate (specified yield rate) required for the semiconductor device of that type. Further, the specified yield rate is compared with the expected yield rate, and if the expected yield rate is equal to or higher than the specified yield rate, the semiconductor wafer 2 is determined to be non-defective (OK in step S109), and the process proceeds to step S110. The manufacture of the semiconductor device using the semiconductor wafer 2 is permitted. On the other hand, if the expected yield rate is less than the prescribed yield rate (NG in step S109), the process proceeds to step S111. In this case, it is determined that the semiconductor device cannot be manufactured on the semiconductor wafer 2 because a semiconductor device having the required number or required performance cannot be obtained even if the subsequent process is executed.

次に、本実施の形態の欠陥検査方法の適用例として、半導体ウェハ２に素子分離領域を形成するまでのプロセスで良否判定を行う場合について説明する。
最初に、図５のステップＳ２０１で半導体ウェハ２の表面にイニシャル酸化膜を形成する。半導体ウェハ２は、例えばウェハカセットに複数収容された状態で不図示のイニシャル酸化膜の成膜装置に搬入される。イニシャル酸化膜の成膜装置では、ウェハカセットから半導体ウェハ２を１枚ずつ取り出してイニシャル酸化膜を形成する。イニシャル酸化膜を形成した後は、半導体ウェハ２をウェハカセットに戻す。 Next, as an application example of the defect inspection method of the present embodiment, a case will be described in which pass / fail judgment is performed in a process until an element isolation region is formed on the semiconductor wafer 2.
First, an initial oxide film is formed on the surface of the semiconductor wafer 2 in step S201 of FIG. For example, a plurality of semiconductor wafers 2 are carried into an initial oxide film forming apparatus (not shown) while being housed in a wafer cassette. In the initial oxide film forming apparatus, the semiconductor wafers 2 are taken out from the wafer cassette one by one to form an initial oxide film. After the initial oxide film is formed, the semiconductor wafer 2 is returned to the wafer cassette.

続いて、ステップＳ２０２で半導体ウェハ２のイニシャル酸化膜上の全面に第１の薄膜を一様に形成する。第１の薄膜は、不図示の第１の成膜装置において形成される。この段階で半導体ウェハ２上にパターンは、形成されていない。
次のステップＳ２０３では、欠陥検査装置１が、半導体ウェハ２に形成した第１の薄膜の欠陥を図２のステップＳ１０１からステップＳ１１１に示す処理を行って検査する。欠陥検査の結果、良品判定された場合には、ステップＳ２０４に進む。これに対し、不良判定された場合には、ここでの処理を終了する。 Subsequently, in step S202, a first thin film is uniformly formed on the entire surface of the initial oxide film of the semiconductor wafer 2. The first thin film is formed in a first film forming apparatus (not shown). At this stage, no pattern is formed on the semiconductor wafer 2.
In the next step S203, the defect inspection apparatus 1 inspects the defect of the first thin film formed on the semiconductor wafer 2 by performing the processes shown in steps S101 to S111 in FIG. If a non-defective product is determined as a result of the defect inspection, the process proceeds to step S204. On the other hand, when a defect is determined, the process here is terminated.

次に、ステップＳ２０４で半導体ウェハ２の第１の薄膜上の全面に第２の薄膜を一様に形成する。第２の薄膜は、不図示の第２の成膜装置において形成される。この段階で半導体ウェハ２上にパターンは、形成されていない。
続くステップＳ２０５では、欠陥検査装置１が、半導体ウェハ２に形成した第２の薄膜の欠陥を図２のステップＳ１０１からステップＳ１１１に示す処理を行って検査する。欠陥検査の結果、良品判定された場合には、ステップＳ２０６に進む。これに対し、不良判定された場合には、ここでの処理を終了する。 Next, in step S204, the second thin film is uniformly formed on the entire surface of the semiconductor wafer 2 on the first thin film. The second thin film is formed in a second film forming apparatus (not shown). At this stage, no pattern is formed on the semiconductor wafer 2.
In subsequent step S205, the defect inspection apparatus 1 inspects the defect of the second thin film formed on the semiconductor wafer 2 by performing the processes shown in steps S101 to S111 in FIG. If a non-defective product is determined as a result of the defect inspection, the process proceeds to step S206. On the other hand, when a defect is determined, the process here is terminated.

次に、ステップＳ２０６で半導体ウェハ２の第２の薄膜上の全面に第３の薄膜を一様に形成する。第３の薄膜は、不図示の第３の成膜装置において形成される。この段階で半導体ウェハ２上にパターンは、形成されていない。
次のステップＳ２０７では、欠陥検査装置１が、半導体ウェハ２に形成した第３の薄膜の欠陥を図２のステップＳ１０１からステップＳ１１１に示す処理を行って検査する。欠陥検査の結果、良品判定された場合には、ステップＳ２０８に進む。これに対し、不良判定された場合には、ここでの処理を終了する。 Next, in step S206, a third thin film is uniformly formed on the entire surface of the semiconductor wafer 2 on the second thin film. The third thin film is formed in a third film forming apparatus (not shown). At this stage, no pattern is formed on the semiconductor wafer 2.
In the next step S207, the defect inspection apparatus 1 inspects the defect of the third thin film formed on the semiconductor wafer 2 by performing the processes shown in steps S101 to S111 in FIG. If a non-defective product is determined as a result of the defect inspection, the process proceeds to step S208. On the other hand, when a defect is determined, the process here is terminated.

続いて、ステップＳ２０８において、第３の薄膜の上にレジスト膜を形成し、レジスト膜を露光及び現像して形成したレジストパターンをマスクにして、各膜及び半導体ウェハ２をエッチングして素子分離溝を形成する。この段階で、半導体ウェハ２上にパターンが形成される。
さらに、ステップＳ２０９で、素子分離溝にシリコン酸化膜を、例えば熱酸化により形成する。この後、レジスト膜や各膜をアッシング等により除去すると、素子分離領域が形成される。 Subsequently, in step S208, a resist film is formed on the third thin film, and the resist pattern formed by exposing and developing the resist film is used as a mask to etch each film and the semiconductor wafer 2 to form element isolation grooves. Form. At this stage, a pattern is formed on the semiconductor wafer 2.
In step S209, a silicon oxide film is formed in the element isolation trench by, for example, thermal oxidation. Thereafter, when the resist film and each film are removed by ashing or the like, an element isolation region is formed.

ここで、ステップＳ２０３，Ｓ２０５，Ｓ２０７において製造不可と判定された場合には、その半導体ウェハ２、又はその半導体ウェハ２を含むロットが廃棄処分される。また、その半導体ウェハ２、又はその半導体ウェハ２を含むロットに形成した薄膜を除去して、その後にステップＳ１０１からの処理を再度実施しても良い。
なお、図５に示すフローチャートにおいて、成膜工程の数は３回に限定されない。成膜工程は、１回でも良いし、４回以上でも良い。 Here, when it is determined in steps S203, S205, and S207 that the manufacture is impossible, the semiconductor wafer 2 or the lot including the semiconductor wafer 2 is discarded. Further, the thin film formed on the semiconductor wafer 2 or the lot including the semiconductor wafer 2 may be removed, and then the processing from step S101 may be performed again.
In the flowchart shown in FIG. 5, the number of film forming steps is not limited to three. The film forming process may be performed once or four times or more.

以上、説明したように、この実施の形態では、半導体ウェハ２上にパターニングを行う前に、半導体ウェハ２の良否判定を行うので、パターニング後に良否判定を行う場合に比べて、半導体ウェハ２の良否判定を早期に行うことができる。このため、製造工程の無駄が少なくなる。   As described above, in this embodiment, since the quality of the semiconductor wafer 2 is determined before patterning on the semiconductor wafer 2, the quality of the semiconductor wafer 2 is determined as compared with the case where the quality is determined after patterning. Judgment can be made early. For this reason, the waste of a manufacturing process decreases.

また、この実施の形態では、半導体装置の電気特性に影響を与える欠陥に着目して歩留り率を計算するようにしたので、歩留り率の予測精度が向上する。さらに、半導体装置の回路パターンの粗密に着目して歩留り率を計算するようにしたので、歩留り率の予測精度が向上する。これらのことから、半導体装置の製造工程において、生産状況の把握や製造コストの予想を精度良く行うことが可能になる。また、歩留り率が悪くなったときは、何らかの不具合が生じていることが想定される。このことから、歩留り率を評価することで、工程異常の早期発見や、製造工程の改良、製造装置のメンテナンスのための知見を得ることができる。
さらに、歩留り率を計算する対象とする欠陥のサイズや位置に条件を付けることで、対象となる欠陥を絞り込んだので、検査工程の効率化が図れる。 In this embodiment, since the yield rate is calculated by paying attention to defects that affect the electrical characteristics of the semiconductor device, the yield rate prediction accuracy is improved. Furthermore, since the yield rate is calculated by paying attention to the density of the circuit pattern of the semiconductor device, the prediction accuracy of the yield rate is improved. For these reasons, in the manufacturing process of the semiconductor device, it becomes possible to accurately grasp the production status and predict the manufacturing cost. Further, when the yield rate is deteriorated, it is assumed that some trouble has occurred. From this, by evaluating the yield rate, knowledge for early detection of process abnormality, improvement of the manufacturing process, and maintenance of the manufacturing apparatus can be obtained.
Furthermore, since the target defects are narrowed down by applying conditions to the size and position of the defects for which the yield rate is calculated, the efficiency of the inspection process can be improved.

（第２の実施の形態）
図面を参照して第２の実施の形態について詳細に説明する。なお、第１の実施の形態と同一の構成要素には、同じ符号を付してある。また、第１の実施の形態と重複する説明は省略する。 (Second Embodiment)
The second embodiment will be described in detail with reference to the drawings. In addition, the same code | symbol is attached | subjected to the component same as 1st Embodiment. Moreover, the description which overlaps with 1st Embodiment is abbreviate | omitted.

この実施の形態は、欠陥の数や位置に応じて、半導体装置の品種を決定することを特徴とする。
図６に示すように、この半導体装置の製造装置１は、データ処理部４の制御部２１が品種設定部６０としても機能する。品種設定部６０は、記憶部２４に予め登録されている複数の品種のＩＤ情報から特定の品種のＩＤ情報を選択する処理や、予想歩留り率に応じて半導体ウェハ２や、その半導体ウェハ２を含むロットに品種を付与する処理を行う。また、品種設定部６０は、予想歩留り率を計算する品種を変更するための処理も行う。 This embodiment is characterized in that the type of semiconductor device is determined in accordance with the number and position of defects.
As shown in FIG. 6, in the semiconductor device manufacturing apparatus 1, the control unit 21 of the data processing unit 4 also functions as a product type setting unit 60. The product type setting unit 60 selects the ID information of a specific product type from the ID information of a plurality of product types registered in advance in the storage unit 24, and selects the semiconductor wafer 2 or the semiconductor wafer 2 according to the expected yield rate. A process of assigning a variety to a lot including it is performed. The product type setting unit 60 also performs processing for changing the product type for which the expected yield rate is calculated.

次に、この実施の形態の欠陥検査方法について、図７のフローチャートを参照して説明する。なお、この欠陥検査方法は、半導体装置の製造方法に含まれる。   Next, the defect inspection method of this embodiment will be described with reference to the flowchart of FIG. This defect inspection method is included in the method for manufacturing a semiconductor device.

まず、ステップＳ１０２で、外観検査部３を用いて半導体ウェハ２の表面の画像を取得し、検査制御部３１が、半導体ウェハ２のマップデータ３７を作成する。ステップＳ１０３で、欠陥検査装置１のカウント部３４は、半導体ウェハ２上の欠陥４３の数をカウント
して欠陥個数データを作成する。続くステップＳ１０５で、サイズ抽出部３６Ａが欠陥サイズデータ３８を作成する。 First, in step S102, an image of the surface of the semiconductor wafer 2 is acquired using the appearance inspection unit 3, and the inspection control unit 31 creates map data 37 of the semiconductor wafer 2. In step S103, the count unit 34 of the defect inspection apparatus 1 counts the number of defects 43 on the semiconductor wafer 2 to create defect number data. In subsequent step S105, the size extraction unit 36A creates defect size data 38.

さらに、ステップＳ１０４Ａで、品種設定部６０が１つ目の品種のＩＤ情報を選択する。
続くステップＳ１０５では、選択した品種の電気特性データ３８ＢをＩＤ情報で検索する。さらに、電気特性データ３８Ｂと欠陥サイズデータ３８Ａから、１つ目の品種の欠陥識別データ３８を作成する。この後、ステップＳ１０６で、１つ目の品種の製品パターン３９を、ＩＤ情報を用いて選択する。 Further, in step S104A, the product type setting unit 60 selects ID information of the first product type.
In a succeeding step S105, the electrical characteristic data 38B of the selected product type is searched with the ID information. Further, defect identification data 38 of the first product type is created from the electrical characteristic data 38B and the defect size data 38A. Thereafter, in step S106, the product pattern 39 of the first product type is selected using the ID information.

次に、ステップＳ１０７で、マップデータ３７と、１つ目の品種について計算した欠陥識別データ３８と、選択した製品パターン３９とを用いて、パターン抽出部３６Ｂが判定に用いる欠陥を抽出し、判定用欠陥データを作成する。ここでの欠陥抽出方法は、第１の実施の形態と同様である。   Next, in step S107, using the map data 37, the defect identification data 38 calculated for the first product, and the selected product pattern 39, the pattern extraction unit 36B extracts defects used for the determination, and the determination is made. Create defect data. The defect extraction method here is the same as in the first embodiment.

さらに、ステップＳ１０８でカウント部３４が、抽出した欠陥を用いて、欠陥のないチップの割合を示す予想歩留り率を算出し、ステップＳ１０９で判定部３５が半導体ウェハ２の良否を判定する。   Further, in step S108, the counting unit 34 calculates an expected yield rate indicating the proportion of chips having no defect using the extracted defect, and in step S109, the determination unit 35 determines the quality of the semiconductor wafer 2.

ここで、ステップＳ１０９の良否判定では、ステップＳ１０４Ａで選択した品種の半導体装置の規定の歩留り率を歩留りデータ４０からＩＤ情報を用いて検索し、ステップＳ１０８で算出した予想歩留り率と比較する。予想歩留り率が規定の歩留り率以上であれば、その半導体ウェハ２を良品と判定し（ステップＳ１０９でＹｅｓ）、ステップＳ１２０に進んで、その半導体ウェハ２を使った半導体装置の製造を許可する。さらに、品種設定部６０がその半導体ウェハ２又はその半導体ウェハ２を含むロットに、ステップＳ１０４Ａで選択した品種のＩＤ情報を付与する。そして、この半導体ウェハ２を含むロットは、付与されたＩＤ情報の品種の製造工程に送られ、その品種の半導体装置が製造される。   Here, in the pass / fail determination in step S109, the specified yield rate of the semiconductor device of the type selected in step S104A is searched from the yield data 40 using the ID information, and compared with the expected yield rate calculated in step S108. If the expected yield rate is equal to or higher than the specified yield rate, the semiconductor wafer 2 is determined as a non-defective product (Yes in step S109), and the process proceeds to step S120, where the manufacture of the semiconductor device using the semiconductor wafer 2 is permitted. Further, the product type setting unit 60 assigns the ID information of the product type selected in step S104A to the semiconductor wafer 2 or the lot including the semiconductor wafer 2. Then, the lot including the semiconductor wafer 2 is sent to the manufacturing process of the kind of the assigned ID information, and the semiconductor device of that kind is manufactured.

これに対し、予想歩留り率が規定の歩留り率未満であれば（ステップＳ１０９でＮｏ）、ステップＳ１２１に進む。ステップＳ１２１で、品種設定部６０は、記憶部２４に登録されている品種が他にもあるか調べる。記憶部２４に登録され、かつ判定処理を実施していない品種が他にもある場合には（ステップＳ１２１でＹｅｓ）、半導体ウェハ２を他の品種の半導体装置の製造に使用できる可能性があるので、ステップＳ１０４Ａに戻る。これに対して、全ての品種の判定処理が終了していた場合には（ステップＳ１２１でＮｏ）、予定されていた全ての品種において半導体装置の製造が適当でないと判断されたことになるので、ステップＳ１２２に進み、その半導体ウェハ２又はロットでの半導体装置の製造を不可にする。   On the other hand, if the expected yield rate is less than the prescribed yield rate (No in step S109), the process proceeds to step S121. In step S121, the product type setting unit 60 checks whether there are other product types registered in the storage unit 24. If there are other types that are registered in the storage unit 24 and that have not been subjected to the determination process (Yes in step S121), there is a possibility that the semiconductor wafer 2 can be used for manufacturing semiconductor devices of other types. Therefore, the process returns to step S104A. On the other hand, when the determination process for all the types has been completed (No in step S121), it is determined that the semiconductor device is not suitable for manufacturing in all the planned types. Proceeding to step S122, the semiconductor device cannot be manufactured in the semiconductor wafer 2 or lot.

ここで、ステップＳ１２１で、記憶部２４に登録され、かつ判定処理を実施していない品種が他にもあると判定された場合には、ステップＳ１０４ＡからステップＳ１２１を繰り返す。ステップＳ１０４Ａでは、品種設定部６０が２番目の品種を選択し、以降の処理は２番目の品種について欠陥の抽出と良否判定を行う。すなわち、ステップＳ１０７で２番目の品種の判定用欠陥データを作成し、ステップＳ１０８で２番目の品種を製造した場合の予想歩留り率を算出する。さらに、ステップＳ１０９で２番目の品種の規定の歩留り率と予想歩留り率を比較し、２番目の品種の半導体装置を製造可能であるか判定する。これは、品種によって、パターンが密な領域の大きさや、数、配置が異なり、さらに規定の歩留り率も異なるため、１つ目の品種の製造に適しない場合でも、２つ目の品種であれば十分な歩留りが得られる可能性があるからである。   Here, if it is determined in step S121 that there are other varieties registered in the storage unit 24 and not subjected to the determination process, steps S104A to S121 are repeated. In step S104A, the product type setting unit 60 selects the second product type, and the subsequent processing performs defect extraction and pass / fail judgment for the second product type. That is, defect data for determination of the second product type is created in step S107, and an expected yield rate when the second product type is manufactured in step S108 is calculated. Further, in step S109, the prescribed yield rate of the second product type is compared with the expected yield rate, and it is determined whether the semiconductor device of the second product type can be manufactured. This is because the size, number, and arrangement of dense patterns differ depending on the product type, and the specified yield rate also differs, so even if it is not suitable for manufacturing the first product type, This is because a sufficient yield may be obtained.

そして、２つ目の品種について良品判定された場合（ステップＳ１０９でＹｅｓ）、そ
の半導体ウェハ２又はその半導体ウェハ２を含むロットに、品種設定部６０が２番目の品種のＩＤ情報を付与する。これにより、以降はその半導体ウェハ２又はその半導体ウェハ２を含むロットに２番目の品種の製造工程が実施される。
そして、いずれかの品種に対して良品判定されるか、記憶部２４に登録されている全ての品種についての判定処理が終了するまで、前記の処理が繰り返される。 When the non-defective product is determined for the second product type (Yes in step S109), the product type setting unit 60 assigns ID information of the second product type to the semiconductor wafer 2 or the lot including the semiconductor wafer 2. As a result, the manufacturing process of the second product type is subsequently performed on the semiconductor wafer 2 or the lot including the semiconductor wafer 2.
Then, the above process is repeated until a non-defective product is determined for any product type or the determination process for all product types registered in the storage unit 24 is completed.

ここで、ステップＳ１０４Ａで品種の選択する順番は、ランダムでも良いし、予め設定しても良い。品種を選択する順番としては、欠陥が発生したときに歩留り率が下がり易い品種を優先的に判定することがあげられる。この場合に優先的に判定対象に選ばれる品種としては、例えば、１枚の半導体ウェハ２に形成するチップ数が少ない品種、又は１つにチップ内の密パターン領域の総面積が大きい品種、あるいはその両方の条件を満たす品種などがある。   Here, the order in which the types are selected in step S104A may be random or may be set in advance. As the order of selecting the product type, it is possible to preferentially determine the product type whose yield rate tends to decrease when a defect occurs. In this case, as a kind preferentially selected as a determination target, for example, a kind having a small number of chips formed on one semiconductor wafer 2, or a kind having a large total area of a dense pattern area in a chip, or There are varieties that satisfy both conditions.

このことについて、図４に示す製品パターン３９Ａと、図８に示す製品パターン３９Ｂとの比較によって説明する。なお、図６の製品パターン３９Ｂは、チップパターン６３が格子状に配列されており、各チップパターン６３は、密パターン領域６４と疎パターン領域６５とに区分けされ、疎パターン領域５がマスクになっている。   This will be described by comparing the product pattern 39A shown in FIG. 4 with the product pattern 39B shown in FIG. In the product pattern 39B of FIG. 6, chip patterns 63 are arranged in a lattice pattern, and each chip pattern 63 is divided into a dense pattern region 64 and a sparse pattern region 65, and the sparse pattern region 5 serves as a mask. ing.

製品パターン３９Ｂは、図４の製品パターン３９Ａに比べて、チップパターン６３の数が少なく、かつ１つのチップパターン６３内の密パターン領域６４の総面積が大きい。この製品パターン３９Ｂでは、密パターン領域６４が大きいため、密パターン領域６４に欠陥が発生し易い。さらに、１枚の半導体ウェハ２から製造されるチップ数が少ないので、欠陥が発生した場合には予想歩留り率が下がり易い。このため、この製品パターン３９Ｂの品種に適合する半導体ウェハ２を優先的に調べることで、半導体ウェハ２が廃棄される可能性を低減でき、生産効率を向上できる。   The product pattern 39B has a smaller number of chip patterns 63 and a larger total area of the dense pattern regions 64 in one chip pattern 63 than the product pattern 39A of FIG. In the product pattern 39B, since the dense pattern region 64 is large, defects are likely to occur in the dense pattern region 64. Furthermore, since the number of chips manufactured from one semiconductor wafer 2 is small, the expected yield rate tends to decrease when a defect occurs. For this reason, the possibility of the semiconductor wafer 2 being discarded can be reduced and the production efficiency can be improved by preferentially examining the semiconductor wafer 2 that matches the product pattern 39B.

ここで、この欠陥検査方法は、図５に示す半導体ウェハ２に素子分離領域を形成するまでのプロセスで良否判定を行う場合に適用することができる。この場合、ステップＳ２０３、ステップＳ２０５、ステップＳ２０７のそれぞれのステップで、この実施の形態の欠陥検査方法を実施する。この場合は、欠陥が発生したときに歩留り率が下がり易い品種を優先的に判定すれば、効率良く半導体ウェハ２の良否判定と品種の決定が行える。
また、ステップＳ２０３及びステップＳ２０５を実施せずに、ステップＳ２０７の最後の判定タイミングのみで、この欠陥検査方法を実施しても良い。 Here, this defect inspection method can be applied to the case where the quality is determined in the process until the element isolation region is formed on the semiconductor wafer 2 shown in FIG. In this case, the defect inspection method of this embodiment is performed in each of step S203, step S205, and step S207. In this case, if a product whose yield rate is likely to decrease when a defect occurs is preferentially determined, the quality of the semiconductor wafer 2 can be determined and the product can be determined efficiently.
Further, this defect inspection method may be performed only at the final determination timing in step S207 without performing steps S203 and S205.

以上説明したように、この実施の形態では、半導体装置の品種を決める前に、半導体装置の製造プロセスを開始し、最初に半導体ウェハ２にパターンを形成するまでの間に欠陥の発生状態に応じて、製造する半導体装置の品種を決定するようにした。これにより、欠陥の発生状態に応じて品種を決定することが可能になるので、予め品種を決定した場合に比べて、半導体ウェハ２を廃棄処分にする可能性を低減でき、製造工程の効率化が図れる。その他の効果は、第１の実施の形態と同様である。   As described above, in this embodiment, the semiconductor device manufacturing process is started before the pattern of the semiconductor device 2 is formed before the type of the semiconductor device is determined. Thus, the type of semiconductor device to be manufactured is determined. This makes it possible to determine the type according to the state of occurrence of defects, and therefore, compared to the case where the type is determined in advance, the possibility of disposing of the semiconductor wafer 2 can be reduced, and the manufacturing process becomes more efficient. Can be planned. Other effects are the same as those of the first embodiment.

なお、欠陥検査装置１は、半導体装置の製造装置の一部であっても良い。例えば、複数の製造装置や、検査装置を統括するホストコンピュータに、制御部２１及び各データを記憶させ、前記の各処理を実行させても良い。
また、欠陥サイズデータ３８Ａ，電気特性データ３８Ｂの少なくとも１つは、別のコンピュータ又は製造装置や検査装置で作成したものを取得して使用しても良い。 The defect inspection apparatus 1 may be a part of a semiconductor device manufacturing apparatus. For example, the control unit 21 and each data may be stored in a plurality of manufacturing apparatuses or a host computer that controls the inspection apparatus, and the above-described processes may be executed.
Further, at least one of the defect size data 38A and the electrical characteristic data 38B may be acquired and used by another computer, a manufacturing apparatus, or an inspection apparatus.

さらに、第１、第２の実施の形態のそれぞれにおいて、欠陥識別データを用いずに、製品パターン３９のみを用いて判定用欠陥データを抽出しても良い。回路パターンが密に形成される領域は、半導体装置の電気特性を悪化させる原因になり易いので、この領域に欠
陥が発生したことのみに着目して予想歩留り率を計算しても半導体ウェハ２の評価の効率化が図れる。 Further, in each of the first and second embodiments, the defect data for determination may be extracted using only the product pattern 39 without using the defect identification data. A region where circuit patterns are densely formed tends to be a cause of deteriorating the electrical characteristics of the semiconductor device. Therefore, even if the expected yield rate is calculated by paying attention only to the occurrence of defects in this region, the semiconductor wafer 2 Efficient evaluation can be achieved.

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。   All examples and conditional expressions given here are intended to help the reader understand the inventions and concepts that have contributed to the promotion of technology, such examples and It is to be construed without being limited to the conditions, and the organization of such examples in the specification is not related to showing the superiority or inferiority of the invention. While embodiments of the present invention have been described in detail, various changes, substitutions and variations can be made thereto without departing from the spirit and scope of the present invention.

以下に、前記の実施の形態の特徴を付記する。
（付記１） 薄膜を形成した基板の表面の画像データを取得する工程と、前記基板上に形成される半導体装置の品種ごとに形成され、前記半導体装置の回路パターンが疎に形成される領域をマスクするマスクパターンを選択する工程と、前記マスクパターンを用いて、前記画像データから前記半導体装置の回路パターンが密に形成される領域の欠陥を抽出する工程と、前記基板上に形成される前記半導体装置のチップの総数と、抽出した前記欠陥が含まれる前記半導体装置のチップの数とから、半導体装置の予想歩留り率を算出する工程と、を含む半導体装置の欠陥検査方法。
（付記２） 前記半導体装置が電気的な不良を起こす原因となった欠陥のサイズを特定する欠陥識別データを取得する工程とを含み、前記欠陥を抽出する工程は、前記半導体装置が電気的な不良を起こす原因となった欠陥のサイズより小さい欠陥を除去し、かつ前記半導体装置の回路パターンが密に形成される領域の欠陥を抽出する工程であることを特徴とする付記１に記載の欠陥検査方法。
（付記３） 前記予想歩留り率と、前記基板上に形成する半導体装置の品種ごとに予め決定されている規定の歩留り率とを比較し、前記予想歩留り率が前記規定の歩留り率以上であれば、前記基板による前記半導体装置の製造を許可する判定工程を含むことを特徴とする付記１又は付記２に記載の欠陥検査方法。
（付記４） 前記半導体装置の製造を許可した前記基板に対し、前記マスクパターンで特定される記半導体装置の品種の情報を付与する工程と、前記半導体装置の製造が許可されなかった前記基板に対し、別の品種の前記マスクパターンを選択して欠陥を抽出する工程と、を含むことを特徴とする付記１乃至付記３のいずれか一項に記載の欠陥検査方法。
（付記５） 前記マスクパターンは、１枚の基板から形成される前記半導体装置のチップの数が少ない品種と、１つの前記チップ内の回路パターンが密な領域の総面積が大きい品種との少なくとも一方を満たす品種から順番に選択されることを特徴とする付記４に記載の欠陥検査方法。
（付記６） 前記予想歩留り率は、前記基板上にパターンを形成する前に算出することを特徴とする付記１乃至付記５のいずれか一項に記載の欠陥検査方法。
（付記７） 薄膜を形成した基板の表面の画像データを取得する検査制御部と、前記基板上に形成する半導体装置の品種ごとに形成され、前記半導体装置の回路パターンが疎に形成される領域をマスクするマスクパターンを用いて、前記画像データから前記半導体装置の回路パターンが密に形成される領域の欠陥を抽出する欠陥抽出部と、前記基板上に形成される前記半導体装置のチップの総数と、抽出した前記欠陥が含まれる前記半導体装置のチップの数とから、予想される半導体装置の歩留りを予想歩留り率として算出するカウント部と、を含むことを特徴とする半導体装置の欠陥検査装置。
（付記８） 前記欠陥抽出部は、前記半導体装置が電気的な不良を起こす原因となった欠陥のサイズ以下の欠陥を除外するサイズ抽出部を含むことを特徴とする付記７に記載の欠陥検査装置。
（付記９） 前記予想歩留り率と、前記基板上に形成する半導体装置の品種ごとに予め決定されている規定の歩留り率とを比較し、前記予想歩留り率が前記規定の歩留り率以上であれば、前記基板による前記半導体装置の製造を許可する判定部を含むことを特徴とする
付記７又は付記８に記載の欠陥検査装置。
（付記１０） 前記マスクパターンを選択する前記半導体装置の品種を決定すると共に、その品種の情報を前記基板に付与する品種設定部を有する付記７乃至付記９のいずれか一項に記載の欠陥検査装置。 The features of the above embodiment will be added below.
(Supplementary Note 1) A step of acquiring image data of a surface of a substrate on which a thin film is formed, and a region where a circuit pattern of the semiconductor device is formed sparsely for each type of semiconductor device formed on the substrate. A step of selecting a mask pattern to be masked, a step of extracting defects in a region where circuit patterns of the semiconductor device are densely formed from the image data using the mask pattern, and the step of forming on the substrate. A method of inspecting a defect of a semiconductor device, comprising: calculating an expected yield rate of the semiconductor device from the total number of chips of the semiconductor device and the number of chips of the semiconductor device including the extracted defect.
(Additional remark 2) The process of extracting the said defect includes the process of acquiring the defect identification data which specifies the size of the defect which caused the said semiconductor device to cause an electrical failure, The said semiconductor device is an electrical The defect according to appendix 1, wherein the defect is a step of removing a defect smaller than the size of the defect causing the defect and extracting a defect in a region where the circuit pattern of the semiconductor device is densely formed. Inspection method.
(Supplementary Note 3) The expected yield rate is compared with a predetermined yield rate determined in advance for each type of semiconductor device formed on the substrate, and if the expected yield rate is equal to or higher than the specified yield rate. The defect inspection method according to appendix 1 or appendix 2, further comprising a determination step of permitting manufacture of the semiconductor device using the substrate.
(Additional remark 4) The process which provides the information of the kind of the said semiconductor device specified with the said mask pattern with respect to the said board | substrate which permitted manufacture of the said semiconductor device, and the said board | substrate with which manufacture of the said semiconductor device was not permitted On the other hand, the defect inspection method according to any one of appendix 1 to appendix 3, including a step of selecting a different mask pattern and extracting a defect.
(Supplementary Note 5) The mask pattern is at least one of a type having a small number of chips of the semiconductor device formed from a single substrate and a type having a large total area of a dense circuit pattern in one chip. Item 5. The defect inspection method according to appendix 4, wherein products are selected in order from a variety satisfying one.
(Supplementary note 6) The defect inspection method according to any one of supplementary notes 1 to 5, wherein the expected yield rate is calculated before a pattern is formed on the substrate.
(Additional remark 7) The area | region in which the inspection control part which acquires the image data of the surface of the board | substrate in which the thin film was formed, and the semiconductor device formed on the said board | substrate is formed, and the circuit pattern of the said semiconductor apparatus is formed sparsely A defect extraction unit for extracting defects in a region where circuit patterns of the semiconductor device are densely formed from the image data using a mask pattern for masking, and a total number of chips of the semiconductor device formed on the substrate And a counting unit that calculates the expected yield of the semiconductor device from the number of chips of the semiconductor device that includes the extracted defect as an expected yield rate. .
(Additional remark 8) The said defect extraction part contains the size extraction part which excludes the defect below the size of the defect which caused the said semiconductor device to cause an electrical defect, The defect inspection of Additional remark 7 characterized by the above-mentioned apparatus.
(Supplementary Note 9) The predicted yield rate is compared with a predetermined yield rate determined in advance for each type of semiconductor device formed on the substrate, and if the expected yield rate is equal to or higher than the specified yield rate. The defect inspection apparatus according to appendix 7 or appendix 8, further comprising a determination unit that permits manufacture of the semiconductor device using the substrate.
(Supplementary Note 10) The defect inspection according to any one of Supplementary Notes 7 to 9, which includes a type setting unit that determines a type of the semiconductor device for selecting the mask pattern and applies the type information to the substrate. apparatus.

１ 欠陥検査装置
２ 半導体ウェハ（基板）
４ データ処理部
２１ 制御部
３１ 検査制御部
３２ 識別データ作成部
３３ 欠陥抽出部
３４ カウント部
３５ 判定部
３６Ａ サイズ抽出部
３６Ｂ パターン抽出部
３７ マップデータ
３８ 欠陥識別データ
３９ 製品パターン（マスクパターン）
４０ 歩留りデータ
４３ 欠陥
５４，６４ 密パターン領域
５５，６５ 疎パターン領域
６０ 品種設定部 1 Defect Inspection Equipment 2 Semiconductor Wafer (Substrate)
4 Data Processing Unit 21 Control Unit 31 Inspection Control Unit 32 Identification Data Creation Unit 33 Defect Extraction Unit 34 Count Unit 35 Determination Unit 36A Size Extraction Unit 36B Pattern Extraction Unit 37 Map Data 38 Defect Identification Data 39 Product Pattern (Mask Pattern)
40 Yield data 43 Defect 54, 64 Dense pattern area 55, 65 Sparse pattern area 60 Type setting section

Claims (5)

薄膜を形成した後で、前記薄膜をパターニングする前の基板の表面の画像データを取得する工程と、
前記基板上に形成される半導体装置の品種ごとに形成され、前記半導体装置の回路パターンが疎に形成される領域をマスクするマスクパターンを選択する工程と、
前記マスクパターンを用いて、前記画像データから前記薄膜のパターニング後に前記半導体装置の回路パターンが密に形成される領域に発生した欠陥を前記薄膜のパターニング前に抽出する工程と、
前記基板上に形成される前記半導体装置のチップの総数と、抽出した前記欠陥が含まれる前記半導体装置のチップの数とから、半導体装置の予想歩留り率を算出する工程と、
を含む半導体装置の欠陥検査方法。 After forming the thin film, obtaining image data of the surface of the substrate before patterning the thin film; and
Selecting a mask pattern that is formed for each type of semiconductor device formed on the substrate and masks a region where the circuit pattern of the semiconductor device is formed sparsely;
Using the mask pattern , extracting defects generated in a region where circuit patterns of the semiconductor device are densely formed after patterning the thin film from the image data before patterning the thin film ;
Calculating an expected yield rate of the semiconductor device from the total number of chips of the semiconductor device formed on the substrate and the number of chips of the semiconductor device including the extracted defects;
Inspection method for semiconductor devices including 記半導体装置が電気的な不良を起こす原因となった欠陥のサイズを特定する欠陥識別データを取得する工程とを含み、
前記欠陥を抽出する工程は、前記半導体装置が電気的な不良を起こす原因となった欠陥のサイズより小さい欠陥を除去し、かつ前記半導体装置の回路パターンが密に形成される領域の欠陥を抽出する工程であることを特徴とする請求項１に記載の欠陥検査方法。 Including the step of obtaining defect identification data for specifying the size of the defect that caused the semiconductor device to cause an electrical failure,
The step of extracting the defects removes defects smaller than the size of the defect that caused the semiconductor device to cause an electrical failure, and extracts defects in a region where the circuit pattern of the semiconductor device is densely formed. The defect inspecting method according to claim 1, wherein the defect inspecting method is a step of 前記予想歩留り率と、前記基板上に形成する半導体装置の品種ごとに予め決定されている規定の歩留り率とを比較し、前記予想歩留り率が前記規定の歩留り率以上であれば、前記基板による前記半導体装置の製造を許可する判定工程を含むことを特徴とする請求項１又は請求項２に記載の欠陥検査方法。   The expected yield rate is compared with a prescribed yield rate determined in advance for each type of semiconductor device formed on the substrate, and if the expected yield rate is equal to or higher than the prescribed yield rate, the substrate The defect inspection method according to claim 1, further comprising a determination step for permitting manufacture of the semiconductor device. 前記半導体装置の製造を許可した前記基板に対し、前記マスクパターンで特定される前記半導体装置の品種の情報を付与する工程と、
前記半導体装置の製造が許可されなかった前記基板に対し、別の品種の前記マスクパターンを選択して欠陥を抽出する工程と、
を含むことを特徴とする請求項１乃至請求項３のいずれか一項に記載の欠陥検査方法。 To said substrate that permits the fabrication of the semiconductor device, the step of applying the information varieties before Symbol semiconductor device specified by the mask pattern,
A step of extracting defects by selecting another type of the mask pattern for the substrate that is not permitted to manufacture the semiconductor device;
The defect inspection method according to claim 1, further comprising: 薄膜を形成した後で、前記薄膜をパターニングする前の基板の表面の画像データを取得する検査制御部と、
前記基板上に形成する半導体装置の品種ごとに形成され、前記薄膜のパターニング後に前記半導体装置の回路パターンが疎に形成される領域をマスクするマスクパターンを用いて、前記画像データから前記半導体装置の回路パターンが密に形成される領域に発生した欠陥を前記薄膜のパターニング前に抽出する欠陥抽出部と、
前記基板上に形成される前記半導体装置のチップの総数と、抽出した前記欠陥が含まれる前記半導体装置のチップの数とから、予想される半導体装置の歩留りを予想歩留り率として算出するカウント部と、
を含むことを特徴とする半導体装置の欠陥検査装置。 After forming the thin film, an inspection control unit for acquiring image data of the surface of the substrate before patterning the thin film;
A mask pattern is formed for each type of semiconductor device formed on the substrate and masks a region where a circuit pattern of the semiconductor device is formed sparsely after patterning the thin film . A defect extraction unit for extracting defects generated in an area where circuit patterns are densely formed before patterning the thin film ;
A count unit for calculating an expected yield of the semiconductor device as an expected yield rate from the total number of chips of the semiconductor device formed on the substrate and the number of chips of the semiconductor device including the extracted defect; ,
A defect inspection apparatus for a semiconductor device, comprising:
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