JP5776480B2 - 情報処理装置、正当性検証方法、正当性検証プログラム - Google Patents
情報処理装置、正当性検証方法、正当性検証プログラム Download PDFInfo
- Publication number
- JP5776480B2 JP5776480B2 JP2011222618A JP2011222618A JP5776480B2 JP 5776480 B2 JP5776480 B2 JP 5776480B2 JP 2011222618 A JP2011222618 A JP 2011222618A JP 2011222618 A JP2011222618 A JP 2011222618A JP 5776480 B2 JP5776480 B2 JP 5776480B2
- Authority
- JP
- Japan
- Prior art keywords
- ram
- information processing
- data
- processing apparatus
- validity verification
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/60—Protecting data
- G06F21/64—Protecting data integrity, e.g. using checksums, certificates or signatures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1408—Protection against unauthorised use of memory or access to memory by using cryptography
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1458—Protection against unauthorised use of memory or access to memory by checking the subject access rights
- G06F12/1466—Key-lock mechanism
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Bioethics (AREA)
- General Health & Medical Sciences (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Storage Device Security (AREA)
Description
正当性検証の対象となる被検証データが格納された補助記憶装置と、
前記正当性検証のためのプログラムが格納されたプログラムメモリと、
第1のRAM(Random Access Memory)と、
第2のRAMと、
前記正当性検証のためのプログラムに従って前記正当性検証を実行する実行手段と、
を備え、
前記正当性検証を実行する際に、前記被検証データが前記補助記憶装置から前記第1のRAMにコピーされ、前記実行手段が、前記第2のRAMを作業領域とし、前記第1のRAMに格納された前記被検証データに対して前記正当性検証を実行することを特徴とする、
情報処理装置である。
以下、図面を参照し、本発明の第1実施例に係る情報処理装置1について説明する。
図2は、本発明の第1実施例に係る情報処理装置1のシステム構成例である。情報処理装置1は、主要な構成として、CPU10と、ブートデバイス11と、補助記憶装置12と、暗号計算エンジン13と、RAM14#1、14#2と、DMA(Direct Memory Access)コントローラ15と、がバス16によって接続された構成となっている。
本実施例に係る情報処理装置1は、起動時(電源投入時、再起動時)等において、被検証データ12Aが改竄・破壊等されていないかどうかを検証するための正当性検証を行う。正当性検証を行うタイミングについては特段の制約はなく、任意に定めてよい。以下、その手順等について説明する。
以上説明した本実施例の情報処理装置1によれば、被検証データ12AがコピーされるRAM14#1と、正当性検証プログラム11Bの一部又は全部が展開され、作業領域として使用されるRAM14#2を使い分けているため、正当性検証を行う際のアクセス干渉の発生を低減することができ、より迅速に正当性検証を行うことができる。
以下、図面を参照し、本発明の第2実施例に係る情報処理装置2について説明する。
図4は、本発明の第2実施例に係る情報処理装置2のシステム構成例である。情報処理装置2は、構成要素について第1実施例と共通するため、各構成について同一の符号を付し、それぞれの機能等についての説明は省略する。
図5は、情報処理装置2の起動時における処理の流れを示すフローチャートである。
以上説明した本実施例の情報処理装置2によれば、第1実施例の情報処理装置1と同様の効果を奏するのに加え、正当性検証用署名鍵12Dのデータサイズが比較的大きい場合に、更に迅速に正当性検証を行うことができる。
以下、図面を参照し、本発明の第3実施例に係る情報処理装置3について説明する。
図6は、本発明の第3実施例に係る情報処理装置3のシステム構成例である。情報処理装置3における第1実施例と共通する構成要素については、第1実施例と同一の符号を付し、それぞれの機能等についての説明は省略する。
図7は、情報処理装置3の起動時における処理の流れを示すフローチャートである。
以上説明した本実施例の情報処理装置3によれば、第1実施例の情報処理装置1と同様の効果を奏するのに加え、暗号計算エンジン13に計算指示を行ってから暗号計算エンジン13が計算を終了するまでの間に、並行実施プログラム11Eを実行可能であるため、更に迅速に正当性検証を行うことができる。
以下、図面を参照し、本発明の第4実施例に係る情報処理装置4について説明する。
図8は、本発明の第4実施例に係る情報処理装置4のシステム構成例である。情報処理装置4における第1実施例と共通する構成要素については、第1実施例と同一の符号を付し、それぞれの機能等についての説明は省略する。
図9は、情報処理装置4の起動時における処理の流れを示すフローチャートである。
以上説明した本実施例の情報処理装置4によれば、第1実施例の情報処理装置1と同様の効果を奏するのに加え、補助記憶装置12に格納された被検証データ12A*が暗号化されていることにより、情報処理装置4としてのセキュリティ性を高めることができる。
以下、図面を参照し、本発明の第5実施例に係る情報処理装置5について説明する。
図10は、本発明の第5実施例に係る情報処理装置5のシステム構成例である。情報処理装置5における第4実施例と共通する構成要素については、第4実施例と同一の符号を付し、それぞれの機能等についての説明は省略する。
図11は、情報処理装置5の起動時における処理の流れを示すフローチャートである。
以上説明した本実施例の情報処理装置5によれば、第1実施例の情報処理装置1と同様の効果を奏するのに加え、補助記憶装置12に格納された被検証データ12A*や正当性検証用署名鍵12D*が暗号化されていることにより、情報処理装置5としてのセキュリティ性を高めることができる。
以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。
10 CPU
11 ブートデバイス
11A BIOS
11B 正当性検証プログラム
11C 秘密鍵
11D 比較データ
11E 並行実施プログラム
12 補助記憶装置
12A 被検証データ
12B オペレーティングシステム
12C アプリケーションプログラム
12D 正当性検証用署名鍵
12E 復号用署名鍵
13 暗号計算エンジン
14#1、14#2、14#3、14#4 RAM
15 DMAコントローラ
16 バス
17 SoC
Claims (11)
- 正当性検証の対象となる被検証データが格納された補助記憶装置と、
前記正当性検証のためのプログラムが格納されたプログラムメモリと、
第1のRAM(Random Access Memory)と、
第2のRAMと、
前記正当性検証のためのプログラムに従って前記正当性検証を実行する実行手段と、
を備え、
前記正当性検証を実行する際に、前記被検証データが前記補助記憶装置から前記第1のRAMにコピーされ、前記実行手段が、前記第2のRAMを作業領域とし、前記第1のRAMに格納された前記被検証データに対して前記正当性検証を実行することを特徴とする、
情報処理装置。 - 請求項1に記載の情報処理装置であって、
前記正当性検証を実行する際に、前記正当性検証のためのプログラムの少なくとも一部が前記第2のRAMに展開される、
情報処理装置。 - 請求項1又は2に記載の情報処理装置であって、
前記第1のRAMと前記第2のRAMは、異なる入出力ポートを有する別体のRAMである、
情報処理装置。 - 請求項1ないし3のいずれか1項に記載の情報処理装置であって、
前記実行手段は、前記第1のRAMに格納された前記被検証データに対して暗号計算を行う暗号計算手段を含み、
前記正当性検証を実行する際に、前記暗号計算に用いられる鍵データの少なくとも一部が、前記補助記憶装置から前記第2のRAMにコピーされて用いられる、
情報処理装置。 - 請求項1ないし3のいずれか1項に記載の情報処理装置であって、
前記実行手段は、CPU(Central Processing Unit)と、該CPUとは別体の暗号計算手段を含み、
前記暗号計算手段は、前記CPUからの指示により前記補助記憶装置から前記第1のRAMにコピーされた前記被検証データに対して暗号計算を行い、該暗号計算が終了したときに前記CPUに対して割り込み通知を行う手段である、
情報処理装置。 - 請求項1ないし3のいずれか1項に記載の情報処理装置であって、
前記補助記憶装置に格納された被検証データは暗号化されており、前記補助記憶装置から第3のRAMにコピーされ、復号手段によって復号された後に前記第1のRAMにコピーされる、
情報処理装置。 - 請求項6に記載の情報処理装置であって、
前記実行手段は、前記第1のRAMに格納された前記被検証データに対して暗号計算を行う暗号計算手段を含み、
前記暗号計算に用いられる鍵データの少なくとも一部は暗号化されて前記補助記憶装置に格納されており、前記補助記憶装置から第4のRAMにコピーされ、復号手段によって復号された後に前記暗号計算に用いられる、
情報処理装置。 - 請求項1ないし7のいずれか1項に記載の情報処理装置であって、
少なくとも前記補助記憶装置と前記第1のRAM間のデータ転送を制御するDMAコントローラを備え、該DMAコントローラの制御によって前記被検証データが前記補助記憶装置から前記第1のRAMにコピーされる、
情報処理装置。 - 請求項1ないし8のいずれか1項に記載の情報処理装置であって、
前記プログラムメモリはROMであり、
前記プログラムメモリ、前記第1のRAM、前記第2のRAM、前記実行手段は、SoC(System-on-a-Chip)又はASIC(Application Specific Integrated Circuit)として構成される、
情報処理装置。 - 情報処理装置が、補助記憶装置に格納された被検証データに対して正当性検証を実行する正当性検証方法であって、
前記被検証データを前記補助記憶装置から第1のRAMにコピーするステップと、
前記第1のRAMに格納された前記被検証データに対して、第2のRAMを作業領域として暗号計算を行う、又は暗号計算手段に行わせるステップと、
前記暗号計算の結果を予め格納された比較データと比較するステップと、
を備える正当性検証方法。 - 情報処理装置に、補助記憶装置に格納された被検証データに対して正当性検証を実行させるための情報処理装置によって読み取り可能な正当性検証プログラムであって、
前記被検証データを前記補助記憶装置から第1のRAMにコピーするステップと、
前記第1のRAMに格納された前記被検証データに対して、第2のRAMを作業領域として暗号計算を行う、又は暗号計算手段に行わせるステップと、
前記暗号計算の結果を予め格納された比較データと比較するステップと、
を前記情報処理装置に実行させる正当性検証プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011222618A JP5776480B2 (ja) | 2011-10-07 | 2011-10-07 | 情報処理装置、正当性検証方法、正当性検証プログラム |
US13/644,059 US9213864B2 (en) | 2011-10-07 | 2012-10-03 | Data processing apparatus and validity verification method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011222618A JP5776480B2 (ja) | 2011-10-07 | 2011-10-07 | 情報処理装置、正当性検証方法、正当性検証プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013084079A JP2013084079A (ja) | 2013-05-09 |
JP5776480B2 true JP5776480B2 (ja) | 2015-09-09 |
Family
ID=48042871
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011222618A Expired - Fee Related JP5776480B2 (ja) | 2011-10-07 | 2011-10-07 | 情報処理装置、正当性検証方法、正当性検証プログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US9213864B2 (ja) |
JP (1) | JP5776480B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6136834B2 (ja) * | 2013-10-07 | 2017-05-31 | 富士通株式会社 | ストレージ制御装置、制御プログラムおよび制御方法 |
EP3070434B1 (en) * | 2013-11-11 | 2020-07-01 | Clarion Co., Ltd. | Information processing device and information processing method |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005227995A (ja) | 2004-02-12 | 2005-08-25 | Sony Corp | 情報処理装置、および情報処理方法、並びにコンピュータ・プログラム |
KR100654446B1 (ko) * | 2004-12-09 | 2006-12-06 | 삼성전자주식회사 | 보안 부팅 장치 및 방법 |
JP4931542B2 (ja) | 2005-10-12 | 2012-05-16 | パナソニック株式会社 | ロード先情報に対する改ざん検証機能を備えたプログラムローダ、プログラムローダを含むプロセッサ、プロセッサを含むデータ処理装置、プログラムロード方法、及び集積回路 |
US8127144B2 (en) | 2005-10-12 | 2012-02-28 | Panasonic Corporation | Program loader operable to verify if load-destination information has been tampered with, processor including the program loader, data processing device including the processor, promgram loading method, and integrated circuit |
JP4769608B2 (ja) | 2006-03-22 | 2011-09-07 | 富士通株式会社 | 起動検証機能を有する情報処理装置 |
US20080134321A1 (en) * | 2006-12-05 | 2008-06-05 | Priya Rajagopal | Tamper-resistant method and apparatus for verification and measurement of host agent dynamic data updates |
US8683213B2 (en) * | 2007-10-26 | 2014-03-25 | Qualcomm Incorporated | Progressive boot for a wireless device |
JP5085287B2 (ja) | 2007-11-21 | 2012-11-28 | 株式会社リコー | 情報処理装置、正当性検証方法および正当性検証プログラム |
JP2009237666A (ja) * | 2008-03-26 | 2009-10-15 | Seiko Epson Corp | 電子機器 |
JP5796447B2 (ja) * | 2011-10-07 | 2015-10-21 | 株式会社リコー | 情報処理装置、正当性検証方法、正当性検証プログラム |
-
2011
- 2011-10-07 JP JP2011222618A patent/JP5776480B2/ja not_active Expired - Fee Related
-
2012
- 2012-10-03 US US13/644,059 patent/US9213864B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013084079A (ja) | 2013-05-09 |
US20130091324A1 (en) | 2013-04-11 |
US9213864B2 (en) | 2015-12-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5670578B2 (ja) | 機密コードおよびデータを保護するためのアーキテクチャを含む方法および装置 | |
US9842212B2 (en) | System and method for a renewable secure boot | |
TWI567580B (zh) | 用於防止惡意軟體執行的方法與系統 | |
JP6067449B2 (ja) | 情報処理装置、情報処理プログラム | |
JP5796447B2 (ja) | 情報処理装置、正当性検証方法、正当性検証プログラム | |
WO2019104988A1 (zh) | Plc的安全处理单元及其总线仲裁方法 | |
JP5740573B2 (ja) | 情報処理装置および情報処理方法 | |
KR20050008847A (ko) | 휴면 보호 | |
JP2013545182A5 (ja) | ||
EP2270707B1 (en) | Loading secure code into a memory | |
US20160055331A1 (en) | Detecting exploits against software applications | |
US20150301957A1 (en) | Secured memory system and method therefor | |
CN113177201A (zh) | 程序校验、签名方法及装置、soc芯片 | |
JP5776480B2 (ja) | 情報処理装置、正当性検証方法、正当性検証プログラム | |
JP2007066021A (ja) | 外部データ改ざん検出装置、および外部データ改ざん検出方法 | |
CN114995918A (zh) | 基板管理控制器的启动方法、配置方法、装置及电子设备 | |
JP6017287B2 (ja) | 制御方法および情報処理装置 | |
JP2011164858A (ja) | ライセンス設定システムおよびライセンス設定方法 | |
JP7341376B2 (ja) | 情報処理装置、情報処理方法、及び、情報処理プログラム | |
WO2022261865A1 (zh) | 一种芯片安全启动方法及芯片 | |
WO2015157842A1 (en) | Secured memory system and method therefor | |
TW201346764A (zh) | 開機保全軟體方法 | |
JP2007249996A (ja) | プログラム開発支援装置およびプログラム実装方法 | |
JP2007156904A (ja) | マイコンシステム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140905 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150514 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150609 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150622 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5776480 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
LAPS | Cancellation because of no payment of annual fees |