JP5772918B2

JP5772918B2 - Band pass filter

Info

Publication number: JP5772918B2
Application number: JP2013218803A
Authority: JP
Inventors: 光利今村
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2013-10-22
Filing date: 2013-10-22
Publication date: 2015-09-02
Anticipated expiration: 2031-09-23
Also published as: JP2014027690A

Description

本発明は、帯域通過フィルタ、特にＬＣ並列共振器とトラップ共振器とを備える帯域通過フィルタに関するものである。 The present invention relates to a bandpass filter, and more particularly to a bandpass filter including an LC parallel resonator and a trap resonator.

従来から、ＬＣ並列共振器とトラップ共振器とを備える帯域通過フィルタとして、例えば特許文献１に記載のものが知られている。 Conventionally, as a band pass filter including an LC parallel resonator and a trap resonator, for example, a filter described in Patent Document 1 is known.

この帯域通過フィルタは、図６のように、入力端子Ｐ１と出力端子Ｐ２との間に、インダクタＬ１とコンデンサＣ１の並列接続からなるＬＣ並列共振器と、インダクタＬ２とコンデンサＣ２の並列接続からなるＬＣ並列共振器が接続されている。そして、入力端子Ｐ１と、インダクタＬ１とコンデンサＣ１の並列接続からなるＬＣ並列共振器との間に、インダクタＬ３とコンデンサＣｔ₁の並列接続からなるトラップ共振器が直列に接続されている。また、出力端子Ｐ２と、インダクタＬ２とコンデンサＣ２の並列接続からなるＬＣ並列共振器との間に、インダクタＬ４とコンデンサＣｔ₂の並列接続からなるトラップ共振器が直列に接続されている。これらのトラップ共振器は、通過帯域外の所望の周波数に必要な減衰量を確保するために設けられる。 As shown in FIG. 6, this band-pass filter includes an LC parallel resonator composed of an inductor L1 and a capacitor C1 connected in parallel between an input terminal P1 and an output terminal P2, and a parallel connection of an inductor L2 and a capacitor C2. An LC parallel resonator is connected. A trap resonator formed of a parallel connection of an inductor L3 and a capacitor Ct ₁ is connected in series between the input terminal P1 and an LC parallel resonator formed of a parallel connection of the inductor L1 and the capacitor C1. In addition, a trap resonator including a parallel connection of an inductor L4 and a capacitor Ct ₂ is connected in series between the output terminal P2 and an LC parallel resonator including a parallel connection of the inductor L2 and the capacitor C2. These trap resonators are provided in order to ensure the attenuation necessary for a desired frequency outside the passband.

特開２００２−９４３４９号公報JP 2002-94349 A

ところが、図６のように、入出力端子とＬＣ並列共振器の間にトラップ共振器を直列に接続した場合には、入出力端子とＬＣ並列共振器の間でインピーダンスの不整合が生じる。したがって、特許文献１に記載の帯域通過フィルタを外部回路と接続するにあたっては、この不整合を解消する必要があった。このため、例えば、ＬＣ並列共振器とトラップ共振器との間に、インピーダンス不整合を解消するコンデンサやインダクタ等の調整素子を別途設ける必要があった。 However, as shown in FIG. 6, when a trap resonator is connected in series between the input / output terminal and the LC parallel resonator, impedance mismatch occurs between the input / output terminal and the LC parallel resonator. Therefore, when connecting the bandpass filter described in Patent Document 1 to an external circuit, it is necessary to eliminate this mismatch. For this reason, for example, it is necessary to separately provide an adjustment element such as a capacitor or an inductor for eliminating impedance mismatch between the LC parallel resonator and the trap resonator.

本発明は上記の課題に鑑みてなされたものであり、特別な素子を設けなくとも、インピーダンスの不整合を抑えることができる帯域通過フィルタを提供することをその目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a band-pass filter that can suppress impedance mismatching without providing a special element.

本発明に係る帯域通過フィルタは、入力端子と、出力端子と、入力端子と出力端子の間に配置され、一端が接地され、並列接続された第１のキャパシタおよび第１のインダクタを含むＬＣ並列共振器と、ＬＣ並列共振器と入力端子または出力端子との間の少なくとも一方に配置され、ＬＣ並列共振器と電磁界結合するように設けられ、並列接続された第２のキャパシタおよび第２のインダクタを含むトラップ共振器とを備えたものである。複数の誘電体層と、誘電体層上に形成された複数の電極層とが積層されてなる。第１のキャパシタは、第１のキャパシタ電極層と、接地電極層が対向して構成されている。第１のインダクタは、第１の線路電極層と、第１の線路電極層の一端と第１のキャパシタ電極層とを電気的に接続する第１のビア電極と、第１の線路電極層の他端と接地電極層とを電気的に接続する第２のビア電極とで構成されるループ形状である。第２のキャパシタは、第２および第３のキャパシタ電極層が対向して構成されている。第２のインダクタは、第２の線路電極層と、第２の線路電極層の一端と第２のキャパシタ電極層とを電気的に接続する第３のビア電極と、第２の線路電極層の他端と第３のキャパシタ電極層とを電気的に接続する第４のビア電極とで構成されるループ形状である。第１および第２のインダクタは互いに隣接して配置される。第１のインダクタの第１および第２のビア電極を含む面または第２のインダクタの第３および第４のビア電極を含む面と垂直な方向からみて、第１のインダクタのループ形状と第２のインダクタのループ形状とは少なくとも一部が重なり、かつ第１のインダクタに流れる信号の向きと第２のインダクタに流れる信号の向きが逆であって、ＬＣ並列共振器とトラップ共振器の電磁界結合が容量性となるように第１および第２のインダクタが配置されている。入力端子または出力端子は第３のキャパシタ電極層に接続される。トラップ共振器において第３のキャパシタ電極層、第４のビア電極、第２の線路電極層、第３のビア電極、および第２のキャパシタ電極層の順に信号が流れるとき、ＬＣ並列共振器において第１のキャパシタ電極層、第１のビア電極、第１の線路電極層、第２のビア電極、および接地電極層の順に信号が流れることを特徴としている。 The band-pass filter according to the present invention includes an input terminal, an output terminal, an LC parallel circuit including a first capacitor and a first inductor that are arranged between the input terminal and the output terminal, one end of which is grounded and connected in parallel. A second capacitor connected in parallel and connected to the LC parallel resonator and disposed in at least one of the LC parallel resonator and the input terminal or the output terminal; And a trap resonator including an inductor. A plurality of dielectric layers and a plurality of electrode layers formed on the dielectric layers are laminated. The first capacitor is configured such that the first capacitor electrode layer and the ground electrode layer face each other. The first inductor includes a first line electrode layer, a first via electrode that electrically connects one end of the first line electrode layer and the first capacitor electrode layer, and a first line electrode layer It is a loop shape composed of a second via electrode that electrically connects the other end and the ground electrode layer. The second capacitor is configured such that the second and third capacitor electrode layers face each other. The second inductor includes a second line electrode layer, a third via electrode that electrically connects one end of the second line electrode layer and the second capacitor electrode layer, and a second line electrode layer The loop shape is constituted by a fourth via electrode that electrically connects the other end and the third capacitor electrode layer. The first and second inductors are disposed adjacent to each other. The loop shape of the first inductor and the second shape when viewed from the direction perpendicular to the plane including the first and second via electrodes of the first inductor or the plane including the third and fourth via electrodes of the second inductor. And the direction of the signal flowing through the first inductor is opposite to the direction of the signal flowing through the second inductor, and the electromagnetic field of the LC parallel resonator and the trap resonator is at least partially overlapped. The first and second inductors are arranged so that the coupling is capacitive . The input terminal or the output terminal is connected to the third capacitor electrode layer. When a signal flows in the order of the third capacitor electrode layer, the fourth via electrode, the second line electrode layer, the third via electrode, and the second capacitor electrode layer in the trap resonator, the second capacitor electrode layer in the LC parallel resonator A signal flows in the order of one capacitor electrode layer, a first via electrode, a first line electrode layer, a second via electrode, and a ground electrode layer .

また、本発明に係る他の帯域通過フィルタは、入力端子と、出力端子と、入力端子と出力端子の間に配置され、一端が接地され、並列接続された第１のキャパシタおよび第１のインダクタを含むＬＣ並列共振器と、ＬＣ並列共振器と入力端子または出力端子との間の少なくとも一方に配置され、ＬＣ並列共振器と電磁界結合するように設けられ、並列接続された第２のキャパシタおよび第２のインダクタを含むトラップ共振器とを備えたものである。複数の誘電体層と、誘電体層上に形成された複数の電極層とが積層されてなる。第１のキャパシタは、第１のキャパシタ電極層と、接地電極層が対向して構成されている。第１のインダクタは、第１の線路電極層と、第１の線路電極層の一端と第１のキャパシタ電極層とを電気的に接続する第１のビア電極と、第１の線路電極層の他端と接地電極層とを電気的に接続する第２のビア電極とで構成されるループ形状である。第２のキャパシタは、第２および第３のキャパシタ電極層が対向して構成されている。第２のインダクタは、第２の線路電極層と、第２の線路電極層の一端と第２のキャパシタ電極層とを電気的に接続する第３のビア電極と、第２の線路電極層の他端と第３のキャパシタ電極層とを電気的に接続する第４のビア電極とで構成されるループ形状である。第１および第２のインダクタは互いに隣接して配置される。第１のインダクタの第１および第２のビア電極を含む面または第２のインダクタの第３および第４のビア電極を含む面と垂直な方向からみて、第１のインダクタのループ形状と第２のインダクタのループ形状とは少なくとも一部が重なり、かつ第１のインダクタに流れる信号の向きと第２のインダクタに流れる信号の向きが同じであって、ＬＣ並列共振器とトラップ共振器の電磁界結合が誘導性となるように第１および第２のインダクタが配置されている。入力端子または出力端子は第３のキャパシタ電極層に接続される。トラップ共振器において第３のキャパシタ電極層、第４のビア電極、第２の線路電極層、第３のビア電極、および第２のキャパシタ電極層の順に信号が流れるとき、ＬＣ並列共振器において接地電極層、第２のビア電極、第１の線路電極層、第１のビア電極、および第１のキャパシタ電極層の順に信号が流れることを特徴としている。 Another bandpass filter according to the present invention includes an input terminal, an output terminal, a first capacitor and a first inductor which are arranged between the input terminal and the output terminal, one end of which is grounded and connected in parallel. An LC parallel resonator including the second parallel capacitor, the second capacitor disposed in at least one of the LC parallel resonator and the input terminal or the output terminal, and provided to be electromagnetically coupled to the LC parallel resonator and connected in parallel And a trap resonator including a second inductor. A plurality of dielectric layers and a plurality of electrode layers formed on the dielectric layers are laminated. The first capacitor is configured such that the first capacitor electrode layer and the ground electrode layer face each other. The first inductor includes a first line electrode layer, a first via electrode that electrically connects one end of the first line electrode layer and the first capacitor electrode layer, and a first line electrode layer It is a loop shape composed of a second via electrode that electrically connects the other end and the ground electrode layer. The second capacitor is configured such that the second and third capacitor electrode layers face each other. The second inductor includes a second line electrode layer, a third via electrode that electrically connects one end of the second line electrode layer and the second capacitor electrode layer, and a second line electrode layer The loop shape is constituted by a fourth via electrode that electrically connects the other end and the third capacitor electrode layer. The first and second inductors are disposed adjacent to each other. The loop shape of the first inductor and the second shape when viewed from the direction perpendicular to the plane including the first and second via electrodes of the first inductor or the plane including the third and fourth via electrodes of the second inductor. And the direction of the signal flowing through the first inductor and the direction of the signal flowing through the second inductor are the same, and the electromagnetic field of the LC parallel resonator and the trap resonator The first and second inductors are arranged so that the coupling is inductive . The input terminal or the output terminal is connected to the third capacitor electrode layer. When a signal flows in the order of the third capacitor electrode layer, the fourth via electrode, the second line electrode layer, the third via electrode, and the second capacitor electrode layer in the trap resonator, it is grounded in the LC parallel resonator. A signal flows in the order of the electrode layer, the second via electrode, the first line electrode layer, the first via electrode, and the first capacitor electrode layer .

好ましくは、ＬＣ並列共振器は複数であり、複数のＬＣ並列共振器のうち、トラップ共振器と最も近接しているＬＣ並列共振器の第１のインダクタのループ形状の積層方向の高さが、トラップ共振器の第２のインダクタのループ形状の積層方向の高さと同じである。 Preferably , there are a plurality of LC parallel resonators, and among the plurality of LC parallel resonators, the height in the stacking direction of the loop shape of the first inductor of the LC parallel resonator closest to the trap resonator is: to be the same as the height in the stacking direction of the loop shape of the second inductor of the trap resonator.

好ましくは、ＬＣ並列共振器は複数であり、複数のＬＣ並列共振器のうち、トラップ共振器と最も近接しているＬＣ並列共振器の第１のキャパシタ電極層とトラップ共振器の第２または第３のキャパシタ電極層は、誘電体層上に形成された結合電極層と誘電体層を介して対向し、結合電極層を介して、ＬＣ並列共振器とトラップ共振器とが互いに電磁界結合している。 Preferably , there are a plurality of LC parallel resonators, and of the plurality of LC parallel resonators, the first capacitor electrode layer of the LC parallel resonator closest to the trap resonator and the second or second of the trap resonators . The capacitor electrode layer 3 faces the coupling electrode layer formed on the dielectric layer through the dielectric layer, and the LC parallel resonator and the trap resonator are electromagnetically coupled to each other through the coupling electrode layer. Tei Ru.

好ましくは、誘電体層上に形成され、接地電極層に接続された調整用電極層をさらに備え、調整用電極層は、ＬＣ並列共振器の第１の線路電極層を基準として、接地電極層および第１のキャパシタ電極層と積層方向において逆側に、かつ、積層方向からみて、第１の線路電極層と重なるように形成される。 Preferably , the semiconductor device further includes an adjustment electrode layer formed on the dielectric layer and connected to the ground electrode layer, and the adjustment electrode layer is based on the first line electrode layer of the LC parallel resonator. and on the opposite side in the first capacitor electrode layer and the stacking direction, and, when viewed in the stacking direction, Ru is formed to overlap with the first line electrode layer.

本発明に係る帯域通過フィルタによれば、トラップ共振器とＬＣ並列共振器が電磁界結合しているため、インピーダンスの不整合を抑えることが可能である。 According to the bandpass filter of the present invention, since the trap resonator and the LC parallel resonator are electromagnetically coupled, impedance mismatch can be suppressed.

本発明に係る帯域通過フィルタの等価回路図である。FIG. 3 is an equivalent circuit diagram of a bandpass filter according to the present invention. 本発明に係る帯域通過フィルタの斜視図である。It is a perspective view of the bandpass filter concerning the present invention. 本発明に係る帯域通過フィルタの分解斜視図である。It is a disassembled perspective view of the band pass filter which concerns on this invention. 本発明に係る帯域通過フィルタのシミュレーション波形である。It is a simulation waveform of the band pass filter which concerns on this invention. （Ａ）はキャパシタ電極と結合電極の位置関係を示す誘電体層の平面図である。（Ｂ）は（Ａ）で表される構成の等価回路図である。(A) is a top view of the dielectric material layer which shows the positional relationship of a capacitor electrode and a coupling electrode. (B) is an equivalent circuit diagram of the configuration represented by (A). 従来の帯域通過フィルタの等価回路図である。It is an equivalent circuit diagram of a conventional band pass filter.

以下において、本発明を実施するための形態について説明する。 Hereinafter, modes for carrying out the present invention will be described.

（第１の実施形態）
図１は、第１の実施形態に係る帯域通過フィルタの等価回路図である。本実施形態において、端子Ｔ１は入力端子であり、Ｔ２は出力端子である。端子Ｔ１、Ｔ２の間には、３個のＬＣ並列共振器ＬＣ２、ＬＣ３、ＬＣ４と、２個のトラップ共振器ＬＣ１、ＬＣ５が配置されている。ＬＣ並列共振器ＬＣ２、ＬＣ３、ＬＣ４は、それぞれ一端が接地されている。また、ＬＣ並列共振器ＬＣ２とＬＣ３、及びＬＣ並列共振器ＬＣ３とＬＣ４は、互いに電磁界結合している。複数のＬＣ並列共振器ＬＣ２、ＬＣ３、ＬＣ４は、特定の周波数帯域の信号を通過させて、それ以外の周波数帯域の信号を遮断する機能を有する。 (First embodiment)
FIG. 1 is an equivalent circuit diagram of the band-pass filter according to the first embodiment. In the present embodiment, the terminal T1 is an input terminal, and T2 is an output terminal. Between the terminals T1, T2, three LC parallel resonators LC2, LC3, LC4 and two trap resonators LC1, LC5 are arranged. One end of each of the LC parallel resonators LC2, LC3, and LC4 is grounded. The LC parallel resonators LC2 and LC3 and the LC parallel resonators LC3 and LC4 are electromagnetically coupled to each other. The plurality of LC parallel resonators LC2, LC3, and LC4 have a function of passing a signal in a specific frequency band and blocking a signal in the other frequency band.

トラップ共振器ＬＣ１は、端子Ｔ１とＬＣ並列共振器ＬＣ２の間に直列に接続されている。また、トラップ共振器ＬＣ５は、端子Ｔ２とＬＣ並列共振器ＬＣ４の間に直列に接続されている。トラップ共振器ＬＣ１、ＬＣ５は、通過帯域外の所望の周波数帯域に必要な減衰量を確保するために設けられる。 The trap resonator LC1 is connected in series between the terminal T1 and the LC parallel resonator LC2. The trap resonator LC5 is connected in series between the terminal T2 and the LC parallel resonator LC4. The trap resonators LC1 and LC5 are provided in order to ensure the attenuation necessary for a desired frequency band outside the pass band.

図２は、本実施形態に係る帯域通過フィルタの斜視図である。帯域通過フィルタ１は、実装面と対向しうる２つの主面と、４つの側面を有する直方体状である。帯域通過フィルタ１の４つの側面には、それぞれ、入力端子２と、出力端子４と、接地端子３、５とが形成されている。 FIG. 2 is a perspective view of the band-pass filter according to the present embodiment. The band pass filter 1 has a rectangular parallelepiped shape having two main surfaces that can face the mounting surface and four side surfaces. An input terminal 2, an output terminal 4, and ground terminals 3 and 5 are formed on the four side surfaces of the band pass filter 1, respectively.

図３は、本実施形態に係る帯域通過フィルタの分解斜視図である。帯域通過フィルタは、複数の誘電体層１１ａ〜１１ｋと、誘電体層１１ａ〜１１ｋ上に形成された複数の電極層と、誘電体層１１ｃ〜１１ｉをその積層方向に貫通するビア電極６１、６２、６３、６４、６５、６６、６７、６８、６９、７０とで構成される。 FIG. 3 is an exploded perspective view of the band-pass filter according to the present embodiment. The bandpass filter includes a plurality of dielectric layers 11a to 11k, a plurality of electrode layers formed on the dielectric layers 11a to 11k, and via electrodes 61 and 62 that penetrate the dielectric layers 11c to 11i in the stacking direction. 63, 64, 65, 66, 67, 68, 69, 70.

入力電極層２１ａ、出力電極層２３ａ、接地電極層２５ａ、２７ａは、誘電体層１１ａ上に形成されている。調整電極層４３ｂは、誘電体層１１ｂ上に形成されている。線路電極層３３ｃ、３３ｄは、それぞれ誘電体層１１ｃ、１１ｄ上に形成されている。線路電極層３１ｅ、３２ｅ、３４ｅ、３５ｅは、誘電体層１１ｅ上に形成されている。線路電極層３１ｆ、３２ｆ、３４ｆ、３５ｆは、誘電体層１１ｆ上に形成されている。引出電極層３７ｇ、３８ｇは、誘電体層１１ｇ上に形成されている。接続電極層３９ｈ、４０ｈ、結合電極層４１ｈは、誘電体層１１ｈ上に形成されている。キャパシタ電極層５１ｉ、５２ｉ、５３ｉ、５４ｉ、５５ｉは、誘電体層１１ｉ上に形成されている。引出電極層２２ｊ、２４ｊ、接地電極層２５ｊは、誘電体層１１ｊ上に形成されている。入力電極層２１ｋ、出力電極層２３ｋ、接地電極層２５ｋ、２７ｋは、誘電体層１１ｋ上に形成されている。入力電極層２１ｋ、出力電極層２３ｋ、接地電極層２５ｋ、２７ｋは、積層後に積層体の表面に露出するように形成される。また、ビア電極６１、６２、６３、６４、６５、６６、６７、６８、６９、７０は、誘電体層１１を貫通するように、積層体の積層方向に沿って形成されている。 The input electrode layer 21a, the output electrode layer 23a, and the ground electrode layers 25a and 27a are formed on the dielectric layer 11a. The adjustment electrode layer 43b is formed on the dielectric layer 11b. The line electrode layers 33c and 33d are formed on the dielectric layers 11c and 11d, respectively. The line electrode layers 31e, 32e, 34e, and 35e are formed on the dielectric layer 11e. The line electrode layers 31f, 32f, 34f, and 35f are formed on the dielectric layer 11f. The extraction electrode layers 37g and 38g are formed on the dielectric layer 11g. The connection electrode layers 39h and 40h and the coupling electrode layer 41h are formed on the dielectric layer 11h. The capacitor electrode layers 51i, 52i, 53i, 54i, and 55i are formed on the dielectric layer 11i. The lead electrode layers 22j and 24j and the ground electrode layer 25j are formed on the dielectric layer 11j. The input electrode layer 21k, the output electrode layer 23k, and the ground electrode layers 25k and 27k are formed on the dielectric layer 11k. The input electrode layer 21k, the output electrode layer 23k, and the ground electrode layers 25k and 27k are formed so as to be exposed on the surface of the stacked body after stacking. The via electrodes 61, 62, 63, 64, 65, 66, 67, 68, 69 and 70 are formed along the stacking direction of the stacked body so as to penetrate the dielectric layer 11.

トラップ共振器ＬＣ１のキャパシタＣ１（図１参照）は、キャパシタ電極層５１ｉと引出電極層２２ｊが、誘電体層１１ｉを介して対向して構成されている。引出電極層２２ｊはキャパシタ電極層としての役割を有する。 The capacitor C1 (see FIG. 1) of the trap resonator LC1 is configured such that the capacitor electrode layer 51i and the extraction electrode layer 22j face each other with the dielectric layer 11i interposed therebetween. The lead electrode layer 22j has a role as a capacitor electrode layer.

トラップ共振器ＬＣ１のインダクタＬ１（図１参照）は、線路電極層３１ｅ、３１ｆと、ビア電極６１、６２と、で構成される。ビア電極６１は、線路電極層３１ｅ、３１ｆの一端とキャパシタ電極層５１ｉとを電気的に接続している。また、ビア電極６２は、線路電極層３１ｅ、３１ｆの他端と引出電極層２２ｊとを電気的に接続している。このように、キャパシタ電極層５１ｉとビア電極６１との接続点を始点とし、線路電極層３１ｅ、３１ｆを経由して、引出電極層２２ｊとビア電極６２との接続点を終点とするループ形状でインダクタＬ１が形成される。 The inductor L1 (see FIG. 1) of the trap resonator LC1 includes line electrode layers 31e and 31f and via electrodes 61 and 62. The via electrode 61 electrically connects one end of the line electrode layers 31e and 31f and the capacitor electrode layer 51i. The via electrode 62 electrically connects the other ends of the line electrode layers 31e and 31f and the extraction electrode layer 22j. As described above, the loop shape has a connection point between the capacitor electrode layer 51i and the via electrode 61 as a starting point, and a connection point between the lead electrode layer 22j and the via electrode 62 via the line electrode layers 31e and 31f. An inductor L1 is formed.

線路電極層３１ｅ、３１ｆは、並列にビア電極６１、６２と接続されている。これにより、インダクタ全体の抵抗を小さくすることができ、トラップ共振器のＱ特性を向上させることができる。 The line electrode layers 31e and 31f are connected to the via electrodes 61 and 62 in parallel. Thereby, the resistance of the whole inductor can be reduced, and the Q characteristic of the trap resonator can be improved.

引出電極層３７ｇはビア電極６２と接続されている。また、引出電極層３７ｇは、積層体の側面に引き出されて、入力電極層２１ａ、２１ｋ、引出電極層２２ｊと接続される。 The extraction electrode layer 37 g is connected to the via electrode 62. In addition, the extraction electrode layer 37g is extracted to the side surface of the stacked body and connected to the input electrode layers 21a and 21k and the extraction electrode layer 22j.

ＬＣ並列共振器ＬＣ２のキャパシタＣ２（図１参照）は、キャパシタ電極層５２ｉと接地電極層２５ｊが、誘電体層１１ｉを介して対向して構成されている。 The capacitor C2 (see FIG. 1) of the LC parallel resonator LC2 is configured such that the capacitor electrode layer 52i and the ground electrode layer 25j face each other with the dielectric layer 11i interposed therebetween.

ＬＣ並列共振器ＬＣ２のインダクタＬ２（図１参照）は、線路電極層３２ｅ、３２ｆと、ビア電極６３、６４と、で構成されている。ビア電極６３は、線路電極層３２ｅ、３２ｆの一端とキャパシタ電極層５２ｉとを電気的に接続している。また、ビア電極６４は、線路電極層３２ｅ、３２ｆの他端と接地電極層２５ｊとを電気的に接続している。このように、キャパシタ電極層５２ｉとビア電極６３との接続点を始点とし、線路電極層３２ｅ、３２ｆを経由して、グランド電極層２５ｊとビア電極６４との接続点を終点とするループ形状でインダクタＬ２が形成される。 The inductor L2 (see FIG. 1) of the LC parallel resonator LC2 includes line electrode layers 32e and 32f and via electrodes 63 and 64. The via electrode 63 electrically connects one end of the line electrode layers 32e and 32f and the capacitor electrode layer 52i. The via electrode 64 electrically connects the other end of the line electrode layers 32e and 32f and the ground electrode layer 25j. As described above, the loop shape has a connection point between the capacitor electrode layer 52i and the via electrode 63 as a starting point, and a connection point between the ground electrode layer 25j and the via electrode 64 via the line electrode layers 32e and 32f. An inductor L2 is formed.

接続電極層３９ｈは、トラップ共振器ＬＣ１のビア電極６１と、ＬＣ並列共振器ＬＣ２のビア電極６３とを電気的に接続している。 The connection electrode layer 39h electrically connects the via electrode 61 of the trap resonator LC1 and the via electrode 63 of the LC parallel resonator LC2.

ＬＣ並列共振器ＬＣ３のキャパシタＣ３（図１参照）は、キャパシタ電極層５３ｉと接地電極層２５ｊが、誘電体層１１ｉを介して対向して構成されている。 The capacitor C3 (see FIG. 1) of the LC parallel resonator LC3 is configured such that the capacitor electrode layer 53i and the ground electrode layer 25j face each other with the dielectric layer 11i interposed therebetween.

ＬＣ並列共振器ＬＣ３のインダクタＬ３（図１参照）は、線路電極層３３ｃ、３３ｄと、ビア電極６５、６６と、で構成される。ビア電極６５は、線路電極層３３ｃ、３３ｄの一端と接地電極層２５ｊとを電気的に接続している。また、ビア電極６６は、線路電極層３３ｃ、３３ｄの他端とキャパシタ電極層５３ｉとを電気的に接続している。このように、グランド電極層２５ｊとビア電極６５との接続点を始点とし、線路電極層３３ｃ、３３ｄを経由して、キャパシタ電極層５３ｉとビア電極６６との接続点を終点とするループ形状でインダクタＬ３が形成される。 The inductor L3 (see FIG. 1) of the LC parallel resonator LC3 includes line electrode layers 33c and 33d and via electrodes 65 and 66. The via electrode 65 electrically connects one end of the line electrode layers 33c and 33d and the ground electrode layer 25j. The via electrode 66 electrically connects the other end of the line electrode layers 33c and 33d and the capacitor electrode layer 53i. As described above, the loop shape has a connection point between the ground electrode layer 25j and the via electrode 65 as a start point, and a connection point between the capacitor electrode layer 53i and the via electrode 66 via the line electrode layers 33c and 33d. An inductor L3 is formed.

ＬＣ並列共振器ＬＣ４のキャパシタＣ４（図１参照）は、キャパシタ電極層５４ｉと接地電極層２５ｊが、誘電体層１１ｉを介して対向して構成されている。 The capacitor C4 (see FIG. 1) of the LC parallel resonator LC4 is configured such that the capacitor electrode layer 54i and the ground electrode layer 25j face each other with the dielectric layer 11i interposed therebetween.

ＬＣ並列共振器ＬＣ４のインダクタＬ４（図１参照）は、線路電極層３４ｅ、３４ｆと、ビア電極６７、６８と、で構成される。ビア電極６７は、線路電極層３４ｅ、３４ｆの一端とキャパシタ電極層５４ｉとを電気的に接続している。また、ビア電極６８は、線路電極層３４ｅ、３４ｆの他端と接地電極層２５ｊとを電気的に接続している。このように、キャパシタ電極層５４ｉとビア電極６７との接続点を始点とし、線路電極層３４ｅ、３４ｆを経由して、グランド電極層２５ｊとビア電極６８との接続点を終点とするループ形状でインダクタＬ４が形成される。 The inductor L4 (see FIG. 1) of the LC parallel resonator LC4 includes line electrode layers 34e and 34f and via electrodes 67 and 68. The via electrode 67 electrically connects one end of the line electrode layers 34e and 34f and the capacitor electrode layer 54i. The via electrode 68 electrically connects the other end of the line electrode layers 34e and 34f and the ground electrode layer 25j. As described above, the loop shape has a connection point between the capacitor electrode layer 54i and the via electrode 67 as a start point, and a connection point between the ground electrode layer 25j and the via electrode 68 via the line electrode layers 34e and 34f. An inductor L4 is formed.

トラップ共振器ＬＣ５のキャパシタＣ５（図１参照）は、キャパシタ電極層５５ｉと引出電極層２４ｊが、誘電体層１１ｉを介して対向して構成されている。 The capacitor C5 (see FIG. 1) of the trap resonator LC5 is configured such that the capacitor electrode layer 55i and the extraction electrode layer 24j face each other with the dielectric layer 11i interposed therebetween.

トラップ共振器ＬＣ５のインダクタＬ５（図１参照）は、線路電極層３５ｅ、３５ｆと、ビア電極６９、７０と、で構成されている。ビア電極６９は、線路電極層３５ｅ、３５ｆの一端とキャパシタ電極層５５ｉとを電気的に接続している。また、ビア電極７０は、線路電極層３５ｅ、３５ｆの他端と引出電極層２４ｊとを電気的に接続している。このように、キャパシタ電極層５５ｉとビア電極６９との接続点を始点とし、線路電極層３５ｅ、３５ｆを経由して、引出電極層２４ｊとビア電極７０との接続点を終点とするループ形状でインダクタＬ５が形成される。 The inductor L5 (see FIG. 1) of the trap resonator LC5 includes line electrode layers 35e and 35f and via electrodes 69 and 70. The via electrode 69 electrically connects one end of the line electrode layers 35e and 35f and the capacitor electrode layer 55i. The via electrode 70 electrically connects the other end of the line electrode layers 35e and 35f and the extraction electrode layer 24j. As described above, the loop shape has a connection point between the capacitor electrode layer 55i and the via electrode 69 as a start point, and a connection point between the lead electrode layer 24j and the via electrode 70 via the line electrode layers 35e and 35f. An inductor L5 is formed.

引出電極層３８ｇはビア電極７０と接続されている。そして、引出電極層３８ｇは、積層体の側面で出力電極層２３ａ、２３ｋ、引出電極層２４ｊと接続されている。 The extraction electrode layer 38 g is connected to the via electrode 70. The extraction electrode layer 38g is connected to the output electrode layers 23a and 23k and the extraction electrode layer 24j on the side surface of the stacked body.

接続電極層４０ｈは、ＬＣ並列共振器ＬＣ４のインダクタを構成するビア電極６７と、トラップ共振器ＬＣ５のインダクタを構成するビア電極６９とを電気的に接続している。 The connection electrode layer 40h electrically connects the via electrode 67 constituting the inductor of the LC parallel resonator LC4 and the via electrode 69 constituting the inductor of the trap resonator LC5.

結合電極層４１ｈは、ＬＣ並列共振器ＬＣ２のキャパシタを構成するキャパシタ電極５２ｉと、ＬＣ並列共振器ＬＣ４のキャパシタを構成するキャパシタ電極５４ｉと、誘電体層１１ｈを介して対向して、結合キャパシタＣ２４（図２参照）を構成する。ＬＣ並列共振器ＬＣ２とＬＣ４は結合キャパシタＣ２４を介して、互いに結合している。 The coupling electrode layer 41h is opposed to the capacitor electrode 52i constituting the capacitor of the LC parallel resonator LC2, the capacitor electrode 54i constituting the capacitor of the LC parallel resonator LC4 via the dielectric layer 11h, and the coupling capacitor C24. (See FIG. 2). The LC parallel resonators LC2 and LC4 are coupled to each other via a coupling capacitor C24.

本実施形態では、トラップ共振器ＬＣ１とＬＣ並列共振器ＬＣ２が互いに電磁界結合している。また、ＬＣ並列共振器ＬＣ４とトラップ共振器ＬＣ５が互いに電磁界結合している。そのため、トラップ共振器ＬＣ１、ＬＣ５を配置したときにＬＣ並列共振器との間で生じるインピーダンスの不整合を抑えることができる。 In the present embodiment, the trap resonator LC1 and the LC parallel resonator LC2 are electromagnetically coupled to each other. The LC parallel resonator LC4 and the trap resonator LC5 are electromagnetically coupled to each other. For this reason, it is possible to suppress impedance mismatch between the trap resonators LC1 and LC5 and the LC parallel resonator.

より具体的には、トラップ共振器ＬＣ１のインダクタの２個のビア電極６１、６２を含む面と垂直な方向からみて、トラップ共振器ＬＣ１のインダクタのループ形状と、ＬＣ並列共振器ＬＣ２のインダクタのループ形状とは、少なくとも一部が重なっている。これにより、トラップ共振器ＬＣ１とＬＣ並列共振器ＬＣ２とが結合している。同様に、ＬＣ並列共振器ＬＣ４のインダクタのループ形状と、トラップ共振器ＬＣ５のインダクタのループ形状とは、少なくとも一部が重なっている。これにより、ＬＣ並列共振器とトラップ共振器ＬＣ５とが結合している。 More specifically, the loop shape of the inductor of the trap resonator LC1 and the inductor of the LC parallel resonator LC2 when viewed from the direction perpendicular to the plane including the two via electrodes 61 and 62 of the inductor of the trap resonator LC1. The loop shape is at least partially overlapped. Thereby, the trap resonator LC1 and the LC parallel resonator LC2 are coupled. Similarly, at least a part of the loop shape of the inductor of the LC parallel resonator LC4 and the loop shape of the inductor of the trap resonator LC5 overlap each other. Thereby, the LC parallel resonator and the trap resonator LC5 are coupled.

また、本実施形態では、積層体内において、トラップ共振器ＬＣ１と最も近接しているＬＣ並列共振器ＬＣ２のループ形状の積層方向の高さが、トラップ共振器ＬＣ１のループ形状の積層方向の高さと同じである。ここで、ループ形状の積層方向の高さとは、ループ形状を構成する複数のビア電極のうち、最も長いビア電極の長さを意味する。したがって、トラップ共振器ＬＣ１のループ形状の積層方向の高さは、ビア電極６２の長さとなる。また、ＬＣ並列共振器ＬＣ２のループ形状の積層方向の高さは、ビア電極６４の長さとなる。また、このとき、線路電極３１ｅ、３２ｅは、同じ誘電体層１１ｅ上に形成されており、線路電極３１ｆ、３２ｆは、同じ誘電体層１１ｆ上に形成されている。 In the present embodiment, the height in the stacking direction of the loop shape of the LC parallel resonator LC2 closest to the trap resonator LC1 in the stacked body is the height in the stacking direction of the loop shape of the trap resonator LC1. The same. Here, the height of the loop shape in the stacking direction means the length of the longest via electrode among the plurality of via electrodes constituting the loop shape. Therefore, the height of the trap resonator LC <b> 1 in the stacking direction of the loop shape is the length of the via electrode 62. The height of the LC parallel resonator LC2 in the stacking direction of the loop shape is the length of the via electrode 64. At this time, the line electrodes 31e and 32e are formed on the same dielectric layer 11e, and the line electrodes 31f and 32f are formed on the same dielectric layer 11f.

同様に、本実施形態では、ＬＣ並列共振器ＬＣ４のループ形状の積層方向の高さが、トラップ共振器ＬＣ５のループ形状の積層方向の高さと同じである。 Similarly, in the present embodiment, the height of the LC parallel resonator LC4 in the stacking direction of the loop shape is the same as the height of the trap resonator LC5 in the stacking direction of the loop shape.

トラップ共振器ＬＣ１、ＬＣ５のインダクタと、トラップ共振器ＬＣ１、ＬＣ５と最も近接しているＬＣ並列共振器ＬＣ２、ＬＣ４のインダクタは、積層方向の高さが異なっていてもよい。互いのインダクタの積層方向の高さを調節することで、結合の程度を調節することができる。 The inductors of the trap resonators LC1 and LC5 and the inductors of the LC parallel resonators LC2 and LC4 closest to the trap resonators LC1 and LC5 may have different heights in the stacking direction. The degree of coupling can be adjusted by adjusting the height of the inductors in the stacking direction.

引出電極層２２ｊから入力された信号は、トラップ共振器ＬＣ１の中では、ビア電極６２→線路電極層３１ｅ、３１ｆ→ビア電極６１の順で通過する。すなわち、入力端子側の側面（図２参照）からみたときに、信号は時計回りと逆方向に流れる。 The signal input from the extraction electrode layer 22j passes through the trap resonator LC1 in the order of the via electrode 62 → the line electrode layer 31e, 31f → the via electrode 61. That is, when viewed from the side surface on the input terminal side (see FIG. 2), the signal flows in the direction opposite to the clockwise direction.

ＬＣ並列共振器ＬＣ２では、接続電極層３９ｈを通過した信号が、ビア電極６３→線路電極層３２ｅ、３２ｆ→ビア電極６４の順で流れる。すなわち、入力端子側の側面からみたときには、信号は時計回りと順方向に流れる。 In the LC parallel resonator LC2, the signal that has passed through the connection electrode layer 39h flows in the order of the via electrode 63 → the line electrode layer 32e, 32f → the via electrode 64. That is, when viewed from the side of the input terminal, the signal flows clockwise and forward.

ＬＣ並列共振器ＬＣ３は、ＬＣ並列共振器ＬＣ２と電磁界結合しており、信号は接地電極層２５ｊに向かって流れる。そのため、ＬＣ並列共振器ＬＣ３では、ビア電極６６→線路電極層３３ｃ、３３ｄ→ビア電極６５の順で信号が流れる。すなわち、入力端子側の側面からみたときには、信号は時計回りと逆方向に流れる。 The LC parallel resonator LC3 is electromagnetically coupled to the LC parallel resonator LC2, and the signal flows toward the ground electrode layer 25j. Therefore, in the LC parallel resonator LC3, a signal flows in the order of the via electrode 66 → the line electrode layer 33c, 33d → the via electrode 65. That is, when viewed from the side surface on the input terminal side, the signal flows in the direction opposite to the clockwise direction.

ＬＣ並列共振器ＬＣ４は、ＬＣ並列共振器ＬＣ３と電磁界結合しており、信号は接地電極層２５に向かって信号が流れる。そのため、ＬＣ並列共振器ＬＣ４では、ビア電極６７→線路電極層３４ｅ、３４ｆ→ビア電極６８の順で信号が流れる。すなわち、入力端子側の側面からみたときには、信号は時計回りと順方向に流れる。 The LC parallel resonator LC4 is electromagnetically coupled to the LC parallel resonator LC3, and a signal flows toward the ground electrode layer 25. Therefore, in the LC parallel resonator LC4, a signal flows in the order of the via electrode 67 → the line electrode layer 34e, 34f → the via electrode 68. That is, when viewed from the side of the input terminal, the signal flows clockwise and forward.

トラップ共振器ＬＣ５では、接続電極層４０ｈを通過した信号は、ビア電極７０→線路電極層３５ｅ、３５ｆ→ビア電極６９の順で流れる。入力端子側の側面からみたときには、信号はＬＣ並列共振器ＬＣ４とは逆の方向、すなわち、時計回りと逆方向に流れる。 In the trap resonator LC5, the signal passing through the connection electrode layer 40h flows in the order of the via electrode 70 → the line electrode layer 35e, 35f → the via electrode 69. When viewed from the side surface on the input terminal side, the signal flows in the opposite direction to the LC parallel resonator LC4, that is, in the opposite direction to the clockwise direction.

以上のように、本実施形態では、トラップ共振器ＬＣ１とＬＣ並列共振器ＬＣ２の信号が流れる方向は逆である。そのため、トラップ共振器ＬＣ１とＬＣ並列共振器ＬＣ２は容量性の結合が強い状態となっている。同様に、ＬＣ並列共振器ＬＣ４とトラップ共振器ＬＣ５も、容量性の結合が強い状態となっている。 As described above, in this embodiment, the direction in which the signals of the trap resonator LC1 and the LC parallel resonator LC2 flow is opposite. Therefore, the trap resonator LC1 and the LC parallel resonator LC2 are in a state of strong capacitive coupling. Similarly, the LC parallel resonator LC4 and the trap resonator LC5 are also in a state of strong capacitive coupling.

一方で、例えばトラップ共振器ＬＣ１とＬＣ並列共振器ＬＣ２において、信号の流れる向きが同じになるように接続電極層３９ｈが形成されていてもよい。この場合には、トラップ共振器ＬＣ１とＬＣ並列共振器ＬＣ２は誘導性の結合が強い状態となる。 On the other hand, for example, in the trap resonator LC1 and the LC parallel resonator LC2, the connection electrode layer 39h may be formed so that the signal flows in the same direction. In this case, the trap resonator LC1 and the LC parallel resonator LC2 are in a strong inductive coupling state.

ＬＣ並列共振器ＬＣ２、ＬＣ３、ＬＣ４がインピーダンス５０Ωで設計されているときに、トラップ共振器のインピーダンスが５０Ωよりも大きい場合には、ＬＣ並列共振器とトラップ共振器の結合を容量性とすることで、インピーダンスを小さくして、インピーダンスの不整合を解消することが可能である。一方、トラップ共振器のインピーダンスが５０Ωよりも小さい場合には、ＬＣ並列共振器とトラップ共振器の結合を誘導性とすることで、インピーダンスを大きくすることができる。 When the LC parallel resonators LC2, LC3, and LC4 are designed with an impedance of 50Ω, and the impedance of the trap resonator is larger than 50Ω, the coupling between the LC parallel resonator and the trap resonator should be capacitive. Thus, it is possible to reduce the impedance and eliminate the impedance mismatch. On the other hand, when the impedance of the trap resonator is smaller than 50Ω, the impedance can be increased by making the coupling between the LC parallel resonator and the trap resonator inductive.

また、本実施形態では、誘電体層１１ｂ上に調整電極層４３ｂが設けられている。調整電極層４３ｂは積層体の側面で接地電極層２５ａ、２７ａ、２５ｊ、２５ｋ、２７ｋと接続されている。この調整電極層４３ｂは、ＬＣ並列共振器ＬＣ３の線路電極層３３ｃ、３３ｄを基準として、接地電極層２５ｊ及びキャパシタ電極層５３ｉと積層方向において逆側に形成されている。すなわち、調整電極層４３ｂは、線路電極３３ｃ、３３ｄとビア電極６５、６６で構成されるループ形状の外側に位置している。そして、調整電極層４３ｂは、積層方向からみて、線路電極層３２ｅ、３２ｆ、３３ｃ、３３ｄ、３４ｅ、３４ｆと重なるように形成されている。調整電極層４３ｂは、帯域通過フィルタの通過周波数帯域幅を調整するために設けられる。 In the present embodiment, the adjustment electrode layer 43b is provided on the dielectric layer 11b. The adjustment electrode layer 43b is connected to the ground electrode layers 25a, 27a, 25j, 25k, and 27k on the side surface of the multilayer body. The adjustment electrode layer 43b is formed on the opposite side in the stacking direction from the ground electrode layer 25j and the capacitor electrode layer 53i with reference to the line electrode layers 33c and 33d of the LC parallel resonator LC3. That is, the adjustment electrode layer 43b is located outside the loop shape formed by the line electrodes 33c and 33d and the via electrodes 65 and 66. The adjustment electrode layer 43b is formed so as to overlap the line electrode layers 32e, 32f, 33c, 33d, 34e, and 34f when viewed from the stacking direction. The adjustment electrode layer 43b is provided to adjust the pass frequency bandwidth of the band pass filter.

図４は、本実施形態に係る帯域通過フィルタの減衰特性とインピーダンス特性のシミュレーション波形結果である。図４（Ａ）は、図１〜図３で説明した、３段のＬＣ並列共振器と、３段のうち両端のＬＣ並列共振器に電磁界結合している２つのトラップ共振器を備える帯域通過フィルタについてのものである。一方、図４（Ｂ）は、図４（Ａ）と同様の構成だが、ＬＣ並列共振器とトラップ共振器が電磁界結合していない帯域通過フィルタについてのものである。 FIG. 4 shows simulation waveform results of the attenuation characteristics and impedance characteristics of the bandpass filter according to the present embodiment. FIG. 4A shows a band including the three-stage LC parallel resonator described in FIGS. 1 to 3 and two trap resonators that are electromagnetically coupled to the LC parallel resonators at both ends of the three stages. It is about a pass filter. On the other hand, FIG. 4B is a configuration similar to FIG. 4A, but relates to a band-pass filter in which the LC parallel resonator and the trap resonator are not electromagnetically coupled.

図４（Ｂ）では、入出力端子とＬＣ並列共振器間のインピーダンスの不整合により、通過帯域の挿入損失が部分的に増大している。一方、図４（Ａ）では、インピーダンスの不整合が解消されているため、通過帯域の挿入損失の増大が解消されている。また、通過帯域より高周波の領域の減衰特性も、図４（Ｂ）に比べて改善していることが分かる。 In FIG. 4B, the insertion loss of the pass band partially increases due to impedance mismatch between the input / output terminal and the LC parallel resonator. On the other hand, in FIG. 4A, since the impedance mismatch is eliminated, an increase in the insertion loss of the passband is eliminated. It can also be seen that the attenuation characteristics in the higher frequency region than the pass band are also improved as compared to FIG.

（第２の実施形態）
第１の実施形態では、ＬＣ並列共振器のループ形状の一部とトラップ共振器のループ形状の一部を重ねることにより、ＬＣ並列共振器とトラップ共振器のインダクタ同士が互いに電磁界結合している例について説明した。本実施形態では、結合電極層を介して、ＬＣ並列共振器とトラップ共振器のキャパシタ同士が互いに電磁界結合している例について説明する。第１の実施形態と共通する部分については記載を省略する。 (Second Embodiment)
In the first embodiment, the LC parallel resonator and the trap resonator inductors are electromagnetically coupled to each other by overlapping a part of the LC parallel resonator loop shape and a part of the trap resonator loop shape. Explained an example. In the present embodiment, an example in which the capacitors of the LC parallel resonator and the trap resonator are electromagnetically coupled to each other via the coupling electrode layer will be described. Description of parts common to the first embodiment is omitted.

図５（Ａ）は、キャパシタ電極と結合電極の位置関係を示す誘電体層の平面図である。本実施形態では、第１の実施形態で示した構成とともに、結合電極層４２ｈを、誘電体層１１ｈ（図示せず）上に設けている。なお、第１の実施形態の帯域通過フィルタに存在している接続電極層３９ｈ（図３参照）は、本実施形態では不要である。結合電極層４２ｈは、トラップ共振器ＬＣ１のキャパシタ電極５１ｉおよびトラップ共振器ＬＣ２のキャパシタ電極５２と、誘電体層１１ｈを介して対向し結合容量を構成する。 FIG. 5A is a plan view of the dielectric layer showing the positional relationship between the capacitor electrode and the coupling electrode. In the present embodiment, in addition to the configuration shown in the first embodiment, the coupling electrode layer 42h is provided on the dielectric layer 11h (not shown). Note that the connection electrode layer 39h (see FIG. 3) existing in the bandpass filter of the first embodiment is not necessary in this embodiment. The coupling electrode layer 42h is opposed to the capacitor electrode 51i of the trap resonator LC1 and the capacitor electrode 52 of the trap resonator LC2 via the dielectric layer 11h, and constitutes a coupling capacitance.

図５（Ｂ）は、図５（Ａ）で表される構成の等価回路図である。図５（Ｂ）は、図１の第１の実施形態の等価回路と比較して、トラップ共振器ＬＣ１とＬＣ並列共振器ＬＣ２の間に、結合電極層４２ｈとトラップ共振器ＬＣ１のキャパシタ電極５１ｉが対向して構成された結合容量Ｃ１２ａと、結合電極層４２ｈとＬＣ並列共振器ＬＣ２のキャパシタ電極５２ｉが対向して構成された結合容量Ｃ１２ｂがある点で異なる。このように、トラップ共振器とＬＣ並列共振器の間に容量を構成することでも、入出力端子とＬＣ並列共振器間のインピーダンスの不整合を防ぐことができる。結合容量Ｃ１２ａ、Ｃ１２ｂの大きさは、図５（Ａ）の結合電極層４２ｈの位置や大きさを調節することにより、調節可能である。 FIG. 5B is an equivalent circuit diagram of the configuration shown in FIG. FIG. 5B shows a coupling electrode layer 42h and a capacitor electrode 51i of the trap resonator LC1 between the trap resonator LC1 and the LC parallel resonator LC2 as compared with the equivalent circuit of the first embodiment of FIG. Are different from each other in that there is a coupling capacitor C12a configured so that the coupling electrode layer 42h and the capacitor electrode 52i of the LC parallel resonator LC2 are opposed to each other. As described above, impedance mismatch between the input / output terminal and the LC parallel resonator can also be prevented by configuring the capacitance between the trap resonator and the LC parallel resonator. The sizes of the coupling capacitors C12a and C12b can be adjusted by adjusting the position and size of the coupling electrode layer 42h in FIG.

なお、本実施形態では、入力端子側のトラップ共振器とＬＣ並列共振器の間に容量Ｃ１２ａ、Ｃ１２ｂを設ける例について説明した。出力端子側のトラップ共振器とＬＣ並列共振子の間に容量を設けてもよい。 In this embodiment, the example in which the capacitors C12a and C12b are provided between the trap resonator on the input terminal side and the LC parallel resonator has been described. A capacitor may be provided between the trap resonator on the output terminal side and the LC parallel resonator.

また、本実施形態は上記の実施形態に限定されるものではなく、要旨を逸脱しない範囲において種々の変更が可能である。 Further, the present embodiment is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present embodiment.

１帯域通過フィルタ
２入力端子
３、５接地端子
４出力端子
１１誘電体層
２１入力電極層
２２引出電極層
２３出力電極層
２４引出電極層
２５接地電極層
２７接地電極層
３１、３２、３３、３４、３５線路電極層
３７、３８引出電極層
３９、４０接続電極層
４１、４２結合電極層
４３調整電極層
５１、５２、５３、５４、５５キャパシタ電極層
６１、６２、６３、６４、６５、６６、６７、６８、６９、７０ビア電極
Ｔ１、Ｔ２端子
ＬＣ１、ＬＣ５トラップ共振器
ＬＣ２、ＬＣ３、ＬＣ４ＬＣ並列共振器 DESCRIPTION OF SYMBOLS 1 Band pass filter 2 Input terminal 3, 5 Ground terminal 4 Output terminal 11 Dielectric layer 21 Input electrode layer 22 Lead electrode layer 23 Output electrode layer 24 Lead electrode layer 25 Ground electrode layer 27 Ground electrode layer 31, 32, 33, 34 , 35 Line electrode layer 37, 38 Lead electrode layer 39, 40 Connection electrode layer 41, 42 Coupling electrode layer 43 Adjustment electrode layer 51, 52, 53, 54, 55 Capacitor electrode layer 61, 62, 63, 64, 65, 66 , 67, 68, 69, 70 Via electrode T1, T2 terminal LC1, LC5 Trap resonator LC2, LC3, LC4 LC parallel resonator

Claims

入力端子と、
出力端子と、
前記入力端子と前記出力端子の間に配置され、一端が接地され、並列接続された第１のキャパシタおよび第１のインダクタを含むＬＣ並列共振器と、
前記ＬＣ並列共振器と前記入力端子または前記出力端子との間の少なくとも一方に配置され、前記ＬＣ並列共振器と電磁界結合するように設けられ、並列接続された第２のキャパシタおよび第２のインダクタを含むトラップ共振器と、
を備え、
複数の誘電体層と、前記誘電体層上に形成された複数の電極層とが積層されてなり、
前記第１のキャパシタは、第１のキャパシタ電極層と、接地電極層が対向して構成されており、
前記第１のインダクタは、第１の線路電極層と、前記第１の線路電極層の一端と前記第１のキャパシタ電極層とを電気的に接続する第１のビア電極と、前記第１の線路電極層の他端と前記接地電極層とを電気的に接続する第２のビア電極と、で構成されるループ形状であり、
前記第２のキャパシタは、第２および第３のキャパシタ電極層が対向して構成されており、
前記第２のインダクタは、第２の線路電極層と、前記第２の線路電極層の一端と前記第２のキャパシタ電極層とを電気的に接続する第３のビア電極と、前記第２の線路電極層の他端と前記第３のキャパシタ電極層とを電気的に接続する第４のビア電極と、で構成されるループ形状であり、
前記第１および第２のインダクタは互いに隣接して配置され、
前記第１のインダクタの前記第１および第２のビア電極を含む面または前記第２のインダクタの前記第３および第４のビア電極を含む面と垂直な方向からみて、前記第１のインダクタのループ形状と前記第２のインダクタのループ形状とは少なくとも一部が重なり、かつ前記第１のインダクタに流れる信号の向きと前記第２のインダクタに流れる信号の向きが逆であって、前記ＬＣ並列共振器と前記トラップ共振器の電磁界結合が容量性となるように前記第１および第２のインダクタが配置され、
前記入力端子または前記出力端子は前記第３のキャパシタ電極層に接続され、
前記トラップ共振器において前記第３のキャパシタ電極層、前記第４のビア電極、前記第２の線路電極層、前記第３のビア電極、および前記第２のキャパシタ電極層の順に信号が流れるとき、前記ＬＣ並列共振器において前記第１のキャパシタ電極層、前記第１のビア電極、前記第１の線路電極層、前記第２のビア電極、および前記接地電極層の順に信号が流れる帯域通過フィルタ。 An input terminal;
An output terminal;
An LC parallel resonator including a first capacitor and a first inductor which are arranged between the input terminal and the output terminal, one end of which is grounded and connected in parallel;
A second capacitor and a second capacitor arranged in at least one of the LC parallel resonator and the input terminal or the output terminal, and provided to be electromagnetically coupled to the LC parallel resonator; A trap resonator including an inductor;
With
A plurality of dielectric layers and a plurality of electrode layers formed on the dielectric layers are laminated,
The first capacitor includes a first capacitor electrode layer and a ground electrode layer facing each other,
The first inductor includes a first line electrode layer, a first via electrode that electrically connects one end of the first line electrode layer and the first capacitor electrode layer, and the first inductor A second via electrode that electrically connects the other end of the line electrode layer and the ground electrode layer, and a loop shape,
The second capacitor is configured such that the second and third capacitor electrode layers are opposed to each other,
The second inductor includes a second line electrode layer, a third via electrode that electrically connects one end of the second line electrode layer and the second capacitor electrode layer, and the second inductor A loop shape including a fourth via electrode that electrically connects the other end of the line electrode layer and the third capacitor electrode layer;
The first and second inductors are disposed adjacent to each other;
When viewed from a direction perpendicular to the plane including the first and second via electrodes of the first inductor or the plane including the third and fourth via electrodes of the second inductor, the first inductor includes: The loop shape and the loop shape of the second inductor at least partially overlap, and the direction of the signal flowing through the first inductor and the direction of the signal flowing through the second inductor are opposite, and the LC parallel The first and second inductors are arranged so that electromagnetic coupling between the resonator and the trap resonator is capacitive ;
The input terminal or the output terminal is connected to the third capacitor electrode layer;
In the trap resonator, when a signal flows in the order of the third capacitor electrode layer, the fourth via electrode, the second line electrode layer, the third via electrode, and the second capacitor electrode layer, the first capacitor electrode layer in the LC parallel resonators, the first via electrode, the first line electrode layer, the second via electrode, and the Ru signal in the order of the ground electrode layer flows bandpass filter .

入力端子と、
出力端子と、
前記入力端子と前記出力端子の間に配置され、一端が接地され、並列接続された第１のキャパシタおよび第１のインダクタを含むＬＣ並列共振器と、
前記ＬＣ並列共振器と前記入力端子または前記出力端子との間の少なくとも一方に配置され、前記ＬＣ並列共振器と電磁界結合するように設けられ、並列接続された第２のキャパシタおよび第２のインダクタを含むトラップ共振器と、
を備え、
複数の誘電体層と、前記誘電体層上に形成された複数の電極層とが積層されてなり、
前記第１のキャパシタは、第１のキャパシタ電極層と、接地電極層が対向して構成されており、
前記第１のインダクタは、第１の線路電極層と、前記第１の線路電極層の一端と前記第１のキャパシタ電極層とを電気的に接続する第１のビア電極と、前記第１の線路電極層の他端と前記接地電極層とを電気的に接続する第２のビア電極と、で構成されるループ形状であり、
前記第２のキャパシタは、第２および第３のキャパシタ電極層が対向して構成されており、
前記第２のインダクタは、第２の線路電極層と、前記第２の線路電極層の一端と前記第２のキャパシタ電極層とを電気的に接続する第３のビア電極と、前記第２の線路電極層の他端と前記第３のキャパシタ電極層とを電気的に接続する第４のビア電極と、で構成されるループ形状であり、
前記第１および第２のインダクタは互いに隣接して配置され、
前記第１のインダクタの前記第１および第２のビア電極を含む面または前記第２のインダクタの前記第３および第４のビア電極を含む面と垂直な方向からみて、前記第１のインダクタのループ形状と前記第２のインダクタのループ形状とは少なくとも一部が重なり、かつ前記第１のインダクタに流れる信号の向きと前記第２のインダクタに流れる信号の向きが同じであって、前記ＬＣ並列共振器と前記トラップ共振器の電磁界結合が誘導性となるように前記第１および第２のインダクタが配置され、
前記入力端子または前記出力端子は前記第３のキャパシタ電極層に接続され、
前記トラップ共振器において前記第３のキャパシタ電極層、前記第４のビア電極、前記第２の線路電極層、前記第３のビア電極、および前記第２のキャパシタ電極層の順に信号が流れるとき、前記ＬＣ並列共振器において前記接地電極層、前記第２のビア電極、前記第１の線路電極層、前記第１のビア電極、および前記第１のキャパシタ電極層の順に信号が流れる帯域通過フィルタ。 An input terminal;
An output terminal;
An LC parallel resonator including a first capacitor and a first inductor which are arranged between the input terminal and the output terminal, one end of which is grounded and connected in parallel;
A second capacitor and a second capacitor arranged in at least one of the LC parallel resonator and the input terminal or the output terminal, and provided to be electromagnetically coupled to the LC parallel resonator; A trap resonator including an inductor;
With
A plurality of dielectric layers and a plurality of electrode layers formed on the dielectric layers are laminated,
The first capacitor includes a first capacitor electrode layer and a ground electrode layer facing each other,
The first inductor includes a first line electrode layer, a first via electrode that electrically connects one end of the first line electrode layer and the first capacitor electrode layer, and the first inductor A second via electrode that electrically connects the other end of the line electrode layer and the ground electrode layer, and a loop shape,
The second capacitor is configured such that the second and third capacitor electrode layers are opposed to each other,
The second inductor includes a second line electrode layer, a third via electrode that electrically connects one end of the second line electrode layer and the second capacitor electrode layer, and the second inductor A loop shape including a fourth via electrode that electrically connects the other end of the line electrode layer and the third capacitor electrode layer;
The first and second inductors are disposed adjacent to each other;
When viewed from a direction perpendicular to the plane including the first and second via electrodes of the first inductor or the plane including the third and fourth via electrodes of the second inductor, the first inductor includes: The loop shape and the loop shape of the second inductor at least partially overlap, and the direction of the signal flowing through the first inductor and the direction of the signal flowing through the second inductor are the same, and the LC parallel The first and second inductors are arranged so that electromagnetic coupling between the resonator and the trap resonator is inductive ,
The input terminal or the output terminal is connected to the third capacitor electrode layer;
In the trap resonator, when a signal flows in the order of the third capacitor electrode layer, the fourth via electrode, the second line electrode layer, the third via electrode, and the second capacitor electrode layer, the ground electrode layer in the LC parallel resonators, the second via electrode, the first line electrode layer, the first via electrode, and the first bandpass filter Ru signal flows in the order of the capacitor electrode layer .

前記ＬＣ並列共振器は複数であり、
前記複数のＬＣ並列共振器のうち、前記トラップ共振器と最も近接しているＬＣ並列共振器の前記第１のインダクタのループ形状の積層方向の高さが、前記トラップ共振器の前記第２のインダクタのループ形状の積層方向の高さと同じである、請求項１または２に記載の帯域通過フィルタ。 A plurality of the LC parallel resonators;
Among the plurality of LC parallel resonators, the height in the stacking direction of the loop shape of the first inductor of the LC parallel resonator closest to the trap resonator is the second height of the trap resonator. The band pass filter according to claim 1 or 2, wherein the loop shape of the inductor is the same as the height in the stacking direction.

前記ＬＣ並列共振器は複数であり、
前記複数のＬＣ並列共振器のうち、前記トラップ共振器と最も近接しているＬＣ並列共振器の前記第１のキャパシタ電極層と前記トラップ共振器の前記第２または第３のキャパシタ電極層は、前記誘電体層上に形成された結合電極層と前記誘電体層を介して対向し、前記結合電極層を介して、前記ＬＣ並列共振器と前記トラップ共振器とが互いに電磁界結合している、請求項１〜３のいずれか１項に記載の帯域通過フィルタ。 A plurality of the LC parallel resonators;
Among the plurality of LC parallel resonators, the first capacitor electrode layer of the LC parallel resonator closest to the trap resonator and the second or third capacitor electrode layer of the trap resonator are: The LC parallel resonator and the trap resonator are electromagnetically coupled to each other through the coupling electrode layer, facing the coupling electrode layer formed on the dielectric layer via the dielectric layer. The band-pass filter according to claim 1.

前記誘電体層上に形成され、前記接地電極層に接続された調整用電極層をさらに備え、
前記調整用電極層は、前記ＬＣ並列共振器の前記第１の線路電極層を基準として、前記接地電極層および前記第１のキャパシタ電極層と積層方向において逆側に、かつ、前記積層方向からみて、前記第１の線路電極層と重なるように形成された、請求項１〜４のいずれか１項に記載の帯域通過フィルタ。 An adjustment electrode layer formed on the dielectric layer and connected to the ground electrode layer;
The adjustment electrode layer is opposite to the ground electrode layer and the first capacitor electrode layer in the stacking direction with respect to the first line electrode layer of the LC parallel resonator, and from the stacking direction. Accordingly, the band-pass filter according to claim 1, wherein the band-pass filter is formed so as to overlap with the first line electrode layer.