JP5770454B2

JP5770454B2 - Harmonic component measuring device

Info

Publication number: JP5770454B2
Application number: JP2010261186A
Authority: JP
Inventors: 敏昭塩田
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2010-11-24
Filing date: 2010-11-24
Publication date: 2015-08-26
Anticipated expiration: 2030-11-24
Also published as: JP2012112762A

Description

本発明は高調波成分測定装置に関し、詳しくはデジタル演算により電圧実効値、電流実効値、有効電力などを測定すると共に、電圧、電流の高調波成分の測定も行う装置の改善に関する。 The present invention relates to a harmonic component measuring apparatus, and more particularly to improvement of an apparatus that measures a voltage effective value, a current effective value, an active power, and the like by digital calculation and also measures a harmonic component of a voltage and a current.

近年、動作制御をきめ細かく行うとともに電力の利用効率を改善するために、インバータに代表される電力変換器が、各種の家庭用電気機器や産業用電気機器に広く使用されている。これに伴って、これら電力変換器のスイッチング動作時に発生する高調波成分が他の機器に影響を与え、不要な動作を引き起こしたり、損傷させたりすることがある。 In recent years, power converters typified by inverters have been widely used in various household electric appliances and industrial electric appliances in order to perform detailed operation control and improve power utilization efficiency. Along with this, harmonic components generated during the switching operation of these power converters may affect other devices, causing unnecessary operation or damage.

そこで、これらの不具合発生を防止するために、交流電力測定にあたっては、電圧実効値、電流実効値、有効電力の他に、電圧高調波成分、電流高調波成分、有効電力高調波成分なども測定解析できることが求められている。 Therefore, in order to prevent these problems from occurring, when measuring AC power, voltage harmonic components, current harmonic components, active power harmonic components, etc. are measured in addition to the effective voltage value, effective current value, and active power. It is required to be able to analyze.

図８は特許文献１に開示された高調波成分測定装置の構成を説明するブロック図である。電圧入力回路１は、入力された電圧を後段回路の処理に適したレベルに正規化する。Ａ／Ｄ変換器２は電圧入力回路１により入力された電圧をデジタル信号に変換する。ゼロクロス検出器３は電圧入力回路１から入力された電圧がゼロレベルを横切ることを検出するものであり、入力電圧がLOWからHIGHまたはHIGHからLOWへ変化することを検出することにより検出出力が反転する。このゼロクロス検出器３の検出出力周波数は入力電圧信号の基本周波数となる。 FIG. 8 is a block diagram illustrating the configuration of the harmonic component measuring apparatus disclosed in Patent Document 1. In FIG. The voltage input circuit 1 normalizes the input voltage to a level suitable for the processing of the subsequent circuit. The A / D converter 2 converts the voltage input by the voltage input circuit 1 into a digital signal. The zero cross detector 3 detects that the voltage input from the voltage input circuit 1 crosses the zero level, and the detection output is inverted by detecting that the input voltage changes from LOW to HIGH or HIGH to LOW. To do. The detection output frequency of the zero cross detector 3 is the fundamental frequency of the input voltage signal.

電流入力回路４は、入力された電流を後段回路の処理に適したレベルに正規化する。Ａ／Ｄ変換器５は電流入力回路４から入力された電流をデジタル信号に変換する。ゼロクロス検出器６は電流入力回路４から入力された電流がゼロレベルを横切ることを検出するものであり、入力電流がLOWからHIGHまたはHIGHからLOWへ変化することを検出することにより検出出力が反転する。このゼロクロス検出器６の検出出力周波数は入力電流信号の基本周波数となる。 The current input circuit 4 normalizes the input current to a level suitable for the processing of the subsequent circuit. The A / D converter 5 converts the current input from the current input circuit 4 into a digital signal. The zero-cross detector 6 detects that the current input from the current input circuit 4 crosses the zero level, and the detection output is inverted by detecting that the input current changes from LOW to HIGH or HIGH to LOW. To do. The detection output frequency of the zero cross detector 6 becomes the fundamental frequency of the input current signal.

Ａ／Ｄ変換器２から出力される電圧瞬時値の変換データおよびＡ／Ｄ変換器５から出力される電流瞬時値の変換データは、ＤＳＰ７およびＤＳＰ１７に入力される。ゼロクロス検出器３、６の出力信号は、切替器９に入力されている。 The conversion data of the instantaneous voltage value output from the A / D converter 2 and the conversion data of the instantaneous current value output from the A / D converter 5 are input to the DSP 7 and the DSP 17. The output signals of the zero cross detectors 3 and 6 are input to the switch 9.

切替器９は、ゼロクロス検出器３、６の出力のどちらか一方をＣＰＵ１０の設定により選択してＰＬＬサンプリングクロック発生器１３に入力する。なお、ゼロクロス検出器３、６のいずれの出力を用いるかは、測定対象によって使い分ける。例えば電流波形に歪みが生じる機器の場合は電圧のゼロクロス検出器３の出力を使用し、インバータ制御された機器のように電圧波形に歪みが生じる場合は電流のゼロクロス検出器６の出力を使用する。 The switch 9 selects one of the outputs of the zero-cross detectors 3 and 6 according to the setting of the CPU 10 and inputs it to the PLL sampling clock generator 13. Note that which output of the zero-cross detectors 3 and 6 is used depends on the measurement object. For example, the output of the voltage zero-cross detector 3 is used in the case of a device in which the current waveform is distorted, and the output of the current zero-cross detector 6 is used in the case where the voltage waveform is distorted as in an inverter-controlled device. .

固定サンプリングクロック発生器１２は、任意に設定された固定サンプリングクロックを発生する。固定サンプリングクロックはＡ／Ｄ変換器２、５に入力され、Ａ／Ｄ変換器２、５はこれに基づいてＡ／Ｄ変換を行う。また固定サンプリングクロックは、フラグ回路２３にも入力する。 The fixed sampling clock generator 12 generates an arbitrarily set fixed sampling clock. The fixed sampling clock is input to the A / D converters 2 and 5, and the A / D converters 2 and 5 perform A / D conversion based on this. The fixed sampling clock is also input to the flag circuit 23.

ＰＬＬサンプリングクロック発生器１３は、切替器９を介して選択的に入力されるゼロクロス検出器３またはゼロクロス検出器６の出力信号の整数倍のＰＬＬサンプリングクロックを発生し、フラグ回路２３に出力する。 The PLL sampling clock generator 13 generates a PLL sampling clock that is an integral multiple of the output signal of the zero-cross detector 3 or the zero-cross detector 6 that is selectively input via the switch 9 and outputs the PLL sampling clock to the flag circuit 23.

カウンタ用クロック発生器２２は、カウンタＡ１９とカウンタＢ２１のカウント値を１カウントずつアップするためのカウンタ用クロックを発生する。このカウンタ用クロックの周波数は、固定サンプリングクロックの周波数より十分高いものとする。 The counter clock generator 22 generates a counter clock for increasing the count values of the counter A19 and the counter B21 by one count. The frequency of the counter clock is assumed to be sufficiently higher than the frequency of the fixed sampling clock.

カウンタＡ１９は、ある固定サンプリングクロックから次の固定サンプリングクロックまでの間だけ、カウンタ用クロックごとにカウントアップする。次の固定サンプリングクロックが来ると、カウンタＡ１９のカウント値はラッチＡ１８に読み込んで保持され、カウンタＡ１９はカウント値を０に初期化する。 The counter A19 counts up for each counter clock only from one fixed sampling clock to the next fixed sampling clock. When the next fixed sampling clock comes, the count value of the counter A19 is read and held in the latch A18, and the counter A19 initializes the count value to zero.

カウンタＢ２１は、ある固定サンプリングクロックから次に来るＰＬＬサンプリングクロックまでの期間、カウンタ用クロックごとにカウントアップする。ＰＬＬサンプリングクロックが来ると、カウンタＢ２１はカウント値を０に初期化する。ただし、ある固定サンプリングクロックから次の固定サンプリングクロックまでの間にＰＬＬサンプリングクロックがなかった場合は、次の固定サンプリングクロックがあったタイミングでカウント値を０に初期化する。カウンタＢ２１のカウント値は、固定サンプリングクロックが来たタイミングでラッチＢ２０に読み込み保持される。 The counter B21 counts up for each counter clock during a period from a certain fixed sampling clock to the next PLL sampling clock. When the PLL sampling clock comes, the counter B21 initializes the count value to zero. However, if there is no PLL sampling clock between a certain fixed sampling clock and the next fixed sampling clock, the count value is initialized to 0 at the timing when the next fixed sampling clock is present. The count value of the counter B21 is read and held in the latch B20 at the timing when the fixed sampling clock arrives.

フラグ回路２３は、固定サンプリングクロックと次の固定サンプリングクロックの間にＰＬＬサンプリングクロックがあった場合、次の固定サンプリングクロックのタイミングで出力を１に保持する。また、その間にＰＬＬサンプリングクロックがなかった場合は、出力を０に保持する。 When there is a PLL sampling clock between the fixed sampling clock and the next fixed sampling clock, the flag circuit 23 holds the output at 1 at the timing of the next fixed sampling clock. If there is no PLL sampling clock in the meantime, the output is held at 0.

ＤＳＰ７（Digital Signal Processor）は、Ａ／Ｄ変換器２によりデジタル値に変換された電圧瞬時値v(n)と、Ａ／Ｄ変換器５によりデジタル値に変換された電流瞬時値a(n)に基づき、電圧実効値、電流実効値、有効電力を演算する。 The DSP 7 (Digital Signal Processor) includes an instantaneous voltage value v (n) converted into a digital value by the A / D converter 2 and an instantaneous current value a (n) converted into a digital value by the A / D converter 5. Based on the above, the effective voltage value, effective current value, and active power are calculated.

ＤＳＰ１７は、固定サンプリングクロックのタイミングでＡ／Ｄ変換されたＡ／Ｄ変換器２およびＡ／Ｄ変換器５の出力値を読み込む。このとき、１回のＡ／Ｄ値を読み込むとともに、その１回前のＡ／Ｄ値もＤＳＰ１７内部に保存しておく。また、固定サンプリングクロックのタイミングで、ラッチＡ１８、ラッチＢ２０およびフラグ回路２３の出力を読み込む。 The DSP 17 reads the output values of the A / D converter 2 and the A / D converter 5 that have been A / D converted at the timing of the fixed sampling clock. At this time, one A / D value is read and the previous A / D value is also stored in the DSP 17. Further, the outputs of the latch A18, the latch B20 and the flag circuit 23 are read at the timing of the fixed sampling clock.

そしてＤＳＰ１７は、フラグ回路２３の出力が１の場合に、固定サンプリングクロックの間にある［ラッチＢ２０の値／ラッチＡ１８の値のタイミング］の値を、前後の固定サンプリングクロックのタイミングのデータから直線補間によって求める。そしてＤＳＰ１７は、補間した値を対象データとしてＦＦＴ演算を行う。ＤＳＰ１７は、このようなＦＦＴ演算を電圧瞬時値に対して行うことにより電圧の基本波成分と高調波成分を計算し、電流瞬時値に対して行うことにより電流の基本波成分と高調波成分を計算し、これら電圧のＦＦＴ結果と電流のＦＦＴ結果に基づき有効電力の基本波成分と高調波成分をそれぞれ計算する。 When the output of the flag circuit 23 is 1, the DSP 17 linearly calculates the value of [the value of the latch B20 / the value of the latch A18] between the fixed sampling clocks from the timing data of the preceding and succeeding fixed sampling clocks. Find by interpolation. The DSP 17 performs an FFT operation using the interpolated value as target data. The DSP 17 calculates the fundamental wave component and the harmonic component of the voltage by performing such an FFT operation on the instantaneous voltage value, and calculates the fundamental wave component and the harmonic component of the current by performing the FFT operation on the instantaneous current value. The fundamental power component and the harmonic component of the active power are calculated based on the FFT result of the voltage and the FFT result of the current.

これらＤＳＰ７で計算された電圧実効値Ｖ、電流実効値Ａ、有効電力Ｐと、ＤＳＰ１７で計算された電圧と電流と有効電力の基本波成分と高調波成分は、ＣＰＵ１０を介して表示器１１に表示される。なお、ＣＰＵ１０は、ＤＳＰ７、１７で計算された各測定値を表示器１１に表示するとともに、操作部１４からの操作入力により切替器９を切替制御する。 The effective voltage value V, the effective current value A, the active power P calculated by the DSP 7, and the fundamental wave component and the harmonic component of the voltage, current, and active power calculated by the DSP 17 are sent to the display 11 via the CPU 10. Is displayed. The CPU 10 displays each measured value calculated by the DSPs 7 and 17 on the display 11 and controls the switch 9 by an operation input from the operation unit 14.

このようにゼロクロスの整数倍のポイント数のＦＦＴ演算を行うと、ＦＦＴ演算結果の各周波数成分は電圧/電流の基本波成分および高調波成分の周波数と一致することになり、入力信号を取りこぼすことなくリアルタイムにＦＦＴ演算を行うことができ、基本波成分と高調波成分を高精度に演算できる。特に、直線補間することにより、ＦＦＴ演算したとき入力波形に本来含まれない成分を低減でき、本来含まれる成分の振幅をより精度よく求めることできる。 When the FFT calculation is performed with the number of points that is an integral multiple of zero cross in this way, each frequency component of the FFT calculation result matches the frequency of the fundamental and harmonic components of the voltage / current, and the input signal is lost. The FFT calculation can be performed in real time, and the fundamental wave component and the harmonic component can be calculated with high accuracy. In particular, by performing linear interpolation, components that are not originally included in the input waveform when the FFT operation is performed can be reduced, and the amplitude of the components that are originally included can be obtained more accurately.

なお、上記のＰＬＬサンプリングクロック発生器１３の代わりに、特許文献２にて提案したサンプリングクロック発生器を用いることにより、精度よく基本周波数のＮ倍のサンプリングクロックを発生させることもできる。特許文献２では、ゼロクロスを基準とする基本周波数を高速な基準クロックでカウントし、これを定数Ｎで除算することによってＦＦＴ演算を行うクロックパルスの間隔（クロック数）を求めている。なお定数Ｎで除算したときの整数部でそのクロック数をダウンカウントし、補間タイミングを信号パルスとして出力している。 In place of the PLL sampling clock generator 13, the sampling clock generator proposed in Patent Document 2 can be used to generate a sampling clock N times the basic frequency with high accuracy. In Patent Document 2, the basic frequency based on zero crossing is counted by a high-speed reference clock, and this is divided by a constant N to obtain the clock pulse interval (number of clocks) for performing the FFT operation. The number of clocks is down-counted by the integer part when divided by the constant N, and the interpolation timing is output as a signal pulse.

特開２００９−２６４７５３号公報JP 2009-264753 A 特開２００７−１９８７６３号公報JP 2007-198763 A

電圧や電流の測定装置において、多チャンネルにして複数の信号の測定を可能とすることは従来から行われている。例えばオシロスコープなどでは、２チャンネル、４チャンネルなどの構成のものが一般に提供されている。 2. Description of the Related Art Conventionally, in a voltage and current measuring device, it is possible to measure a plurality of signals using multiple channels. For example, an oscilloscope or the like generally has a configuration of 2 channels, 4 channels, or the like.

高調波成分測定装置においても、複数の信号を同時に測定する要望がある。図９は測定対象の例としてのマトリックスコンバータの一種を説明する図である。マトリックスコンバータ８０は、三相電源８２から供給される入力Ｒ、Ｓ、ＴをＰＷＭ制御して任意の電圧や周波数の出力Ｕ、Ｖ、Ｗに変換し、三相モータ８４などの機器に供給する装置である。このような装置に対して入力と出力を１台の装置で同時に測定することができれば、その挙動を測る上で非常に便宜がよい。 Even in the harmonic component measuring apparatus, there is a demand for measuring a plurality of signals simultaneously. FIG. 9 is a diagram for explaining one type of matrix converter as an example of a measurement target. The matrix converter 80 performs PWM control on the inputs R, S, and T supplied from the three-phase power source 82 to convert them into outputs U, V, and W of arbitrary voltages and frequencies, and supplies them to devices such as the three-phase motor 84. Device. If the input and output of such a device can be measured simultaneously with one device, it is very convenient to measure the behavior.

そこで簡単に考えれば、測定したい信号の数だけの複数組のＡ／Ｄ変換器（電圧用と電流用で１組）を備えることが想起される。図９の例であれば、６組のＡ／Ｄ変換器（合計１２個のＡ／Ｄ変換器）を備えればよいということになる。 In view of this, it is recalled that a plurality of sets of A / D converters (one set for voltage and one for current) corresponding to the number of signals to be measured are provided. In the example of FIG. 9, six sets of A / D converters (a total of 12 A / D converters) may be provided.

しかしながら、高調波成分測定装置はオシロスコープのように単に測定すればよいだけではなく、その後のＦＦＴ演算を主要な処理としている。そしてＦＦＴ演算は、ゼロクロスを基準とするタイミングで行う必要がある。仮にアナログ入力信号の基本周波数の周波数が異なっていると、正しいＦＦＴ演算の結果を得ることができない。したがって、複数組のＡ／Ｄ変換器を備えていたとしても、複数の信号のうち同時に正しくＦＦＴ演算できるのは基本周波数が同じものだけであり、マトリックスコンバータ８０やインバータのように周波数が異なる場合には、依然として複数台の高調波成分測定装置が必要になってしまうという問題がある。 However, the harmonic component measuring apparatus is not limited to simply measuring like an oscilloscope, and the subsequent FFT calculation is the main process. The FFT operation needs to be performed at a timing based on the zero cross. If the fundamental frequency of the analog input signal is different, a correct FFT operation result cannot be obtained. Therefore, even if a plurality of sets of A / D converters are provided, only a signal having the same fundamental frequency can be correctly subjected to the FFT operation at the same time among the plurality of signals, and the frequencies are different as in the matrix converter 80 or the inverter. However, there is still a problem that a plurality of harmonic component measuring devices are required.

そこで本発明は、基本周波数が異なる複数系統の信号の高調波成分を１台の装置で同時に測定することが可能な高調波成分測定装置を提供することを目的としている。 Therefore, an object of the present invention is to provide a harmonic component measuring apparatus capable of simultaneously measuring harmonic components of signals of a plurality of systems having different fundamental frequencies with one apparatus.

上記課題を解決するために、本発明にかかる高調波成分測定装置の代表的な構成は、サンプリングクロックに基づいて複数のアナログ入力信号をデジタルデータに変換する複数のＡ／Ｄ変換器と、複数のアナログ入力信号のゼロクロスを検出する複数のゼロクロス検出器と、複数のゼロクロス検出器が接続され、基本周波数が異なる系統の数に応じて設けられ、その系統ごとにゼロクロス信号を出力する複数の切替器と、複数の切替器のいずれかの出力信号に基づきその系統のアナログ入力信号の基本周波数を求め、その整数倍の周波数の補間タイミングを発生する複数の補間タイミング発生器と、各系統においてデジタルデータからその系統の補間タイミングにおける値を、サンプリングクロックの１周期以内に時分割で系統の数に応じた補間処理を行うことによって求める１つの補間処理器と、デジタルデータの補間された値をＦＦＴ演算して複数系統のアナログ入力信号の基本波成分と高調波成分とを演算するＦＦＴ演算器と、を備えたことを特徴とする。
In order to solve the above problems, a representative configuration of a harmonic component measuring apparatus according to the present invention includes a plurality of A / D converters that convert a plurality of analog input signals into digital data based on a sampling clock, and a plurality of A / D converters. Multiple zero-cross detectors that detect zero-crossing of analog input signals and multiple zero-crossing detectors are connected, and the basic frequency is provided according to the number of different systems, and multiple switches that output zero-cross signals for each system And a plurality of interpolation timing generators that calculate the basic frequency of the analog input signal of the system based on the output signal of one of the plurality of switchers and generate an interpolation timing of an integral multiple of the frequency, and digital in each system the value in the interpolation timing of the system from the data, corresponding to the number of lines in a time division within one period of the sampling clock And one interpolation processor for obtaining by performing between processing, and FFT computing unit for computing a fundamental wave component and harmonic wave components of the analog input signal of a plurality of systems of interpolated value to the FFT operation of the digital data, the It is characterized by having.

上記構成によれば、基本周波数が異なる複数系統の信号の高調波成分を１台の装置で同時に測定することができる。また、１つの系統について複数の入力信号の高調波成分を測定することができる。これにより、周波数を変換する装置の入力信号と出力信号や、信号の周波数が異なる複数箇所の高調波を同時に測定することができ、使用者の便宜に供することができる。 According to the said structure, the harmonic component of the signal of several systems from which fundamental frequency differs can be measured simultaneously with one apparatus. Further, harmonic components of a plurality of input signals can be measured for one system. As a result, it is possible to simultaneously measure the input signal and the output signal of the device for converting the frequency, and the harmonics at a plurality of places where the frequency of the signal is different, which can be used for the convenience of the user.

本発明によれば、基本周波数が異なる複数系統の信号の高調波成分を１台の装置で同時に測定することができる。 According to the present invention, harmonic components of signals of a plurality of systems having different fundamental frequencies can be simultaneously measured with a single device.

本実施形態にかかる高調波成分測定装置の一例を示すブロック図である。It is a block diagram which shows an example of the harmonic component measuring apparatus concerning this embodiment. 第２ＦＰＧＡの内部構成を示すブロック図である。It is a block diagram which shows the internal structure of 2nd FPGA. 補間タイミング発生器の内部構成を説明するブロック図である。It is a block diagram explaining the internal structure of an interpolation timing generator. 補間タイミング発生器の内部の各出力例を示すタイミングチャートである。It is a timing chart which shows each output example inside an interpolation timing generator. 補間処理器の内部構成を説明するブロック図である。It is a block diagram explaining the internal structure of an interpolation processor. 補間処理器の動作を説明するタイミングチャートである。It is a timing chart explaining operation | movement of an interpolation processor. 補間方法を説明する図である。It is a figure explaining the interpolation method. 特許文献１に開示された高調波成分測定装置の構成を説明するブロック図である。It is a block diagram explaining the structure of the harmonic component measuring apparatus disclosed by patent document 1. FIG. 測定対象の例としてのマトリックスコンバータの一種を説明する図である。It is a figure explaining the kind of matrix converter as an example of a measuring object.

以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また本発明に直接関係のない要素は図示を省略する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The dimensions, materials, and other specific numerical values shown in the embodiments are merely examples for facilitating understanding of the invention, and do not limit the present invention unless otherwise specified. In the present specification and drawings, elements having substantially the same function and configuration are denoted by the same reference numerals, and redundant description is omitted, and elements not directly related to the present invention are not illustrated. To do.

図１は本実施形態にかかる高調波成分測定装置の一例を示すブロック図であって、図８と共通する部分には同一の符号を付して説明を省略する。図１の電圧入力回路１、Ａ／Ｄ変換器２、ゼロクロス検出器３、電流入力回路４、Ａ／Ｄ変換器５、ゼロクロス検出器６、ＣＰＵ１０、表示器１１、固定サンプリングクロック発生器１２、操作部１４の機能および動作は図８に示したものと同じである。また第１ＦＰＧＡ８は、図８のＤＳＰ７と同様に瞬時値の総和平均から電圧実効値、電流実効値、有効電力を演算する。 FIG. 1 is a block diagram showing an example of a harmonic component measuring apparatus according to the present embodiment. The same reference numerals are given to the same parts as those in FIG. 1, voltage input circuit 1, A / D converter 2, zero cross detector 3, current input circuit 4, A / D converter 5, zero cross detector 6, CPU 10, display 11, fixed sampling clock generator 12, The function and operation of the operation unit 14 are the same as those shown in FIG. Further, the first FPGA 8 calculates the voltage effective value, the current effective value, and the active power from the sum total average of the instantaneous values as in the DSP 7 of FIG.

ここで、本実施形態では、電圧入力回路１、Ａ／Ｄ変換器２、ゼロクロス検出器３、電流入力回路４、Ａ／Ｄ変換器５、ゼロクロス検出器６をまとめてブロックとして、同様の構成の６つのブロック３０を備えている。図１では１、２、６番目のブロック３０ａ、３０ｂ、３０ｆの３つだけを代表して図示している。以下、ブロック３０ａ、３０ｂ、３０ｆを含む６つのブロックのうち任意のブロックを指す場合に、ブロック３０と表記する。すなわち、入力可能とするアナログ信号の数に応じた複数のＡ／Ｄ変換器と、複数のゼロクロス検出器を備えている。これにより、６つのアナログ入力信号の電圧および電流をサンプリングできると共に、各信号のゼロクロス信号を得ることができる。 Here, in the present embodiment, the voltage input circuit 1, the A / D converter 2, the zero cross detector 3, the current input circuit 4, the A / D converter 5, and the zero cross detector 6 are collectively configured as a block, and the same configuration The six blocks 30 are provided. In FIG. 1, only three of the first, second, and sixth blocks 30a, 30b, and 30f are shown as representatives. Hereinafter, when referring to an arbitrary block among the six blocks including the blocks 30a, 30b, and 30f, the block 30 is described. That is, a plurality of A / D converters corresponding to the number of analog signals that can be input and a plurality of zero cross detectors are provided. As a result, the voltages and currents of the six analog input signals can be sampled, and the zero-cross signal of each signal can be obtained.

ただし本実施形態では、アナログ信号の数は６つであるが、それらの基本周波数は２つ（２種類）である場合を例に用いて説明する。具体例としては、図９に示したマトリックスコンバータ８０の入力Ｒ、Ｓ、Ｔと出力Ｕ、Ｖ、Ｗが挙げられる（入力側と出力側で基本周波数が異なる）。以下、このように基本周波数が異なる信号の群を「系統」と称する。 However, in this embodiment, although the number of analog signals is six, the case where there are two (two types) of fundamental frequencies will be described as an example. Specific examples include inputs R, S, and T and outputs U, V, and W of the matrix converter 80 shown in FIG. 9 (basic frequencies differ between the input side and the output side). Hereinafter, a group of signals having different fundamental frequencies is referred to as a “system”.

第２ＦＰＧＡ１５は、後述するように補間タイミング（ＦＦＴ演算の入力データのタイミング）を発生させると共に、補間データを演算して、ＦＦＴ演算による電圧、電流および有効電力の基本波成分と高調波成分を計算する。したがって図１の構成では、図８に示したＤＳＰ１７、ＰＬＬサンプリングクロック発生器１３、ラッチＡ１８、カウンタＡ１９、ラッチＢ２０、カウンタＢ２１、カウンタ用クロック発生器２２、フラグ回路２３がなくなっている。 As described later, the second FPGA 15 generates interpolation timing (timing of input data for FFT calculation), calculates interpolation data, and calculates fundamental and harmonic components of voltage, current, and active power by FFT calculation. To do. Accordingly, the DSP 17, the PLL sampling clock generator 13, the latch A18, the counter A19, the latch B20, the counter B21, the counter clock generator 22, and the flag circuit 23 shown in FIG.

各ブロック３０のゼロクロス検出器３、６は、複数の切替器（第１切替器５０、第２切替器５１）に接続されている。切替器の数は処理しようとする系統の数に応じて設けられる。本実施形態では２系統の基本周波数を処理する構成であるから２つの切替器を設けている。第１切替器５０は、各ブロック３０のゼロクロス検出器３、６のいずれか１つの出力をＣＰＵ１０の設定により選択して、ゼロクロス信号１として第２ＦＰＧＡ１５に出力する。第２切替器５１は、同様に、ゼロクロス信号２を第２ＦＰＧＡ１５に出力する。ゼロクロス検出器３、６のいずれの出力を用いるかは、測定対象によって使い分ける。例えば電流波形に歪みが生じる機器の場合は電圧のゼロクロス検出器３の出力を使用し、インバータ制御された機器のように電圧波形に歪みが生じる場合は電流のゼロクロス検出器６の出力を使用する。 The zero cross detectors 3 and 6 of each block 30 are connected to a plurality of switches (first switch 50 and second switch 51). The number of switches is provided according to the number of systems to be processed. In this embodiment, since two systems of fundamental frequencies are processed, two switches are provided. The first switch 50 selects one of the outputs of the zero-cross detectors 3 and 6 of each block 30 according to the setting of the CPU 10 and outputs the selected zero-cross signal 1 to the second FPGA 15. Similarly, the second switch 51 outputs the zero cross signal 2 to the second FPGA 15. Which output of the zero cross detectors 3 and 6 is used depends on the measurement object. For example, the output of the voltage zero-cross detector 3 is used in the case of a device in which the current waveform is distorted, and the output of the current zero-cross detector 6 is used in the case where the voltage waveform is distorted as in an inverter-controlled device. .

ここで、第１切替器５０と第２切替器５１は、基本周波数が異なる系統ごとにゼロクロス信号を出力する。すなわち、第１切替器５０は１つめの系統のゼロクロス信号を出力し、第２切替器５１は２つめの系統のゼロクロス信号を出力する。その切り替え（選択）はＣＰＵ１０から設定され、ＣＰＵ１０は操作部１４からの操作入力により動作する。換言すれば、使用者は各ブロック３０に入力されるアナログ入力信号の種類を認識し、操作部１４を操作して、第１切替器５０および第２切替器５１がそれぞれどのブロック３０のゼロクロス検出器３または６の信号を出力するかの設定値を入力する。 Here, the first switch 50 and the second switch 51 output a zero cross signal for each system having a different fundamental frequency. That is, the first switch 50 outputs a zero-cross signal of the first system, and the second switch 51 outputs a zero-cross signal of the second system. The switching (selection) is set by the CPU 10, and the CPU 10 is operated by an operation input from the operation unit 14. In other words, the user recognizes the type of analog input signal input to each block 30 and operates the operation unit 14 to detect the zero cross of which block 30 each of the first switch 50 and the second switch 51. The set value for whether the signal of the device 3 or 6 is output is input.

図２は第２ＦＰＧＡ１５の内部構成を示すブロック図である。第２ＦＰＧＡ１５は、複数の補間タイミング発生器（第１補間タイミング発生器５３、第２補間タイミング発生器５４）と、補間処理器４１、メモリ４２、ＦＦＴ演算器４３を有している。 FIG. 2 is a block diagram showing an internal configuration of the second FPGA 15. The second FPGA 15 includes a plurality of interpolation timing generators (a first interpolation timing generator 53 and a second interpolation timing generator 54), an interpolation processor 41, a memory 42, and an FFT calculator 43.

第１補間タイミング発生器５３は第１切替器５０からゼロクロス信号１を入力され、固定サンプリングクロック発生器１２から固定サンプリングクロックを入力される。そして第１補間タイミング発生器５３は、ある固定サンプリングクロックと次の固定サンプリングクロックとの間に補間タイミングを含むか否かを示す補間タイミングフラグ１と、その固定サンプリングクロックから補間タイミングまでの差分である補間係数α１を補間処理器４１に出力する。 The first interpolation timing generator 53 receives the zero cross signal 1 from the first switch 50 and the fixed sampling clock from the fixed sampling clock generator 12. The first interpolation timing generator 53 includes an interpolation timing flag 1 indicating whether or not an interpolation timing is included between a certain fixed sampling clock and the next fixed sampling clock, and a difference from the fixed sampling clock to the interpolation timing. A certain interpolation coefficient α1 is output to the interpolation processor 41.

第２補間タイミング発生器５４は第２切替器５１からゼロクロス信号２を入力され、固定サンプリングクロック発生器１２から固定サンプリングクロックを入力される。そして第２補間タイミング発生器５４は、ある固定サンプリングクロックと次の固定サンプリングクロックとの間に補間タイミングを含むか否かを示す補間タイミングフラグ２と、その固定サンプリングクロックから補間タイミングまでの差分である補間係数α２を補間処理器４１に出力する。 The second interpolation timing generator 54 receives the zero cross signal 2 from the second switch 51 and the fixed sampling clock from the fixed sampling clock generator 12. The second interpolation timing generator 54 includes an interpolation timing flag 2 indicating whether or not an interpolation timing is included between a certain fixed sampling clock and the next fixed sampling clock, and a difference from the fixed sampling clock to the interpolation timing. A certain interpolation coefficient α2 is output to the interpolation processor 41.

図３は第１補間タイミング発生器５３または第２補間タイミング発生器５４の内部構成を説明するブロック図である。これらの内部構成は同一であるため区別せずに説明する。 FIG. 3 is a block diagram illustrating the internal configuration of the first interpolation timing generator 53 or the second interpolation timing generator 54. Since these internal structures are the same, they will be described without distinction.

立ち上がりエッジ検出器２４は、第１切替器５０または第２切替器５１から入力されるゼロクロス信号の立ち上がりエッジを検出することによりパルスを１つ生成し、パルスカウンタ２５に出力する。 The rising edge detector 24 generates one pulse by detecting the rising edge of the zero cross signal input from the first switch 50 or the second switch 51 and outputs the pulse to the pulse counter 25.

パルスカウンタ２５には、入力されるゼロクロス信号の他、図示しない基準クロック発生源から一定間隔のパルス列よりなる基準クロックも入力されている。基準クロックの周波数は固定サンプリングクロックの周波数より十分高いものとする。そしてパルスカウンタ２５は、ゼロクロス信号パルスから次のゼロクロス信号パルスまでの時間、基準クロックのパルス数をカウントする。カウント終了後、そのカウント値をメモリ２６に出力する。 In addition to the input zero-cross signal, the pulse counter 25 is also supplied with a reference clock composed of a pulse train at regular intervals from a reference clock generation source (not shown). The frequency of the reference clock is sufficiently higher than the frequency of the fixed sampling clock. The pulse counter 25 counts the time from the zero cross signal pulse to the next zero cross signal pulse and the number of pulses of the reference clock. After the count is completed, the count value is output to the memory 26.

メモリ２６は、パルスカウンタ２５の出力をＭ個保存できる領域を持っている。立ち上がりエッジ検出器２４の出力パルスがあるごとに、パルスカウンタ２５のカウント値出力はメモリ２６に保存される。１回目の立ち上がりエッジ検出器２４の出力パルスによりメモリ２６のメモリ領域１にパルスカウンタ２５のカウント値出力が保存され、２回目の立ち上がりエッジ検出器２４の出力パルスによりメモリ２６のメモリ領域２にパルスカウンタ２５のカウント値出力が保存され、Ｍ回目の立ち上がりエッジ検出器２４の出力パルスによりメモリ２６のメモリ領域Ｍにパルスカウンタ２５のカウント値出力が保存される。 The memory 26 has an area where M outputs of the pulse counter 25 can be stored. Every time there is an output pulse of the rising edge detector 24, the count value output of the pulse counter 25 is stored in the memory 26. The count value output of the pulse counter 25 is stored in the memory area 1 of the memory 26 by the output pulse of the first rising edge detector 24, and the pulse is output to the memory area 2 of the memory 26 by the output pulse of the second rising edge detector 24. The count value output of the counter 25 is stored, and the count value output of the pulse counter 25 is stored in the memory area M of the memory 26 by the output pulse of the Mth rising edge detector 24.

そして、（Ｍ＋１）回目の立ち上がりエッジ検出器２４の出力パルスではメモリ２６の先頭に戻ってメモリ領域１にパルスカウンタ２５のカウント値出力が保存され、（Ｍ＋２）回目の立ち上がりエッジ検出器２４の出力パルスではメモリ２６のメモリ領域２にパルスカウンタ２５のカウント値出力が保存される。 Then, the output pulse of the (M + 1) th rising edge detector 24 returns to the beginning of the memory 26 and the count value output of the pulse counter 25 is stored in the memory area 1, and the output of the (M + 2) th rising edge detector 24 is output. In the pulse, the count value output of the pulse counter 25 is stored in the memory area 2 of the memory 26.

第１加算器２７は、メモリ２６のメモリ領域１〜Ｍまでに保存されているパルスカウンタ２５のカウント値をすべて加算し、加算結果を２進数で第１演算器２８に出力する。 The first adder 27 adds all the count values of the pulse counter 25 stored in the memory areas 1 to M of the memory 26 and outputs the addition result to the first calculator 28 in binary.

第１演算器２８は、除算器、乗算器、シフタなどで構成される。除算器の場合、定数１として数値Ｎが入力され、第１加算器２７の加算出力をＮで除算した数値が出力される。乗算器の場合、定数１として（１／Ｎ）を計算した数値が入力され、第１加算器２７の加算出力に（１／Ｎ）を乗算した数値が出力される。Ｎが２のべき数の場合、シフタを用いることもできる。シフタの場合、定数１として（ｌｏｇ_２Ｎ）を計算した数値が入力され、第１加算器２７の加算出力を右へ（ｌｏｇ_２Ｎ）ビット分シフトした数値が出力される。 The first computing unit 28 includes a divider, a multiplier, a shifter, and the like. In the case of a divider, a numerical value N is input as a constant 1, and a numerical value obtained by dividing the addition output of the first adder 27 by N is output. In the case of a multiplier, a numerical value obtained by calculating (1 / N) as a constant 1 is input, and a numerical value obtained by multiplying the addition output of the first adder 27 by (1 / N) is output. When N is a power of 2, a shifter can be used. In the case of a shifter, a numerical value obtained by calculating (log ₂ N) as a constant 1 is input, and a numerical value obtained by shifting the addition output of the first adder 27 to the right by (log ₂ N) bits is output.

第２演算器２９も、除算器、乗算器、シフタなどで構成される。除算器の場合、定数２として数値Ｍが入力され、第１演算器２８の出力をＭで除算した数値が出力される。乗算器の場合は、定数２として（１／Ｍ）を計算した数値が入力され、第１演算器２８の出力に（１／Ｍ）を乗算した数値が出力される。Ｍが２のべき数の場合、シフタを用いることもできる。シフタの場合、定数２として（ｌｏｇ_２Ｍ）を計算した数値が入力され、第１演算器２８の出力を右へ（ｌｏｇ_２Ｍ）ビット分シフトした数値が出力される。 The second computing unit 29 is also composed of a divider, a multiplier, a shifter, and the like. In the case of a divider, a numerical value M is input as the constant 2, and a numerical value obtained by dividing the output of the first arithmetic unit 28 by M is output. In the case of a multiplier, a numerical value obtained by calculating (1 / M) as a constant 2 is input, and a numerical value obtained by multiplying the output of the first arithmetic unit 28 by (1 / M) is output. When M is a power of 2, a shifter can be used. In the case of a shifter, a numerical value obtained by calculating (log ₂ M) as a constant 2 is input, and a numerical value obtained by shifting the output of the first computing unit 28 to the right by (log ₂ M) bits is output.

第２加算器３４には、第２演算器２９の出力値と、第１減算器３６の出力値が入力される。第２加算器３４はこれらを加算して出力する。 The output value of the second calculator 29 and the output value of the first subtracter 36 are input to the second adder 34. The second adder 34 adds these and outputs them.

セレクタ３５は、第２加算器３４の出力と第１減算器３６の出力が入力されており、補間タイミング判定器３７の出力が０か１かによっていずれか一方を出力する。補間タイミング判定器３７の出力が０のときは第１減算器３６の出力を出力し、１のときは第２加算器３４の出力を出力する。 The selector 35 receives the output of the second adder 34 and the output of the first subtractor 36, and outputs one of them depending on whether the output of the interpolation timing determiner 37 is 0 or 1. When the output of the interpolation timing determination unit 37 is 0, the output of the first subtractor 36 is output, and when the output is 1, the output of the second adder 34 is output.

第１減算器３６は、セレクタ３５の出力と、固定サンプリングクロック、および係数導出部３８が出力する係数ｈが入力されている。第１減算器３６は、固定サンプリングのタイミングで、セレクタ３５の出力から係数ｈを引いた出力値βを出力する。出力値βは小数を含む数値である。 The first subtracter 36 receives the output of the selector 35, the fixed sampling clock, and the coefficient h output from the coefficient derivation unit 38. The first subtracter 36 outputs an output value β obtained by subtracting the coefficient h from the output of the selector 35 at a fixed sampling timing. The output value β is a numerical value including a decimal number.

補間タイミング判定器３７は、第１減算器３６の出力値βが係数ｈ以下のとき（β≦ｈ）は１を出力し、出力値βがｈより大きいとき（β＞ｈ）は０を出力する。第１補間タイミング発生器５３の補間タイミング判定器３７の出力を補間タイミングフラグ１、第２補間タイミング発生器５４の補間タイミング判定器３７の出力を補間タイミングフラグ２とする。 The interpolation timing determination unit 37 outputs 1 when the output value β of the first subtracter 36 is less than or equal to the coefficient h (β ≦ h), and outputs 0 when the output value β is greater than h (β> h). To do. The output of the interpolation timing determiner 37 of the first interpolation timing generator 53 is referred to as an interpolation timing flag 1, and the output of the interpolation timing determiner 37 of the second interpolation timing generator 54 is referred to as an interpolation timing flag 2.

係数導出部３８は、基準クロックの周波数を固定サンプリングクロックの周波数で除した係数ｈを出力する。係数ｈは、固定サンプリングクロックの間隔が基準クロックの何クロック分であるかを意味しており、小数を含む数値である。 The coefficient deriving unit 38 outputs a coefficient h obtained by dividing the frequency of the reference clock by the frequency of the fixed sampling clock. The coefficient h means how many clocks of the reference clock the fixed sampling clock interval is, and is a numerical value including a decimal.

第２減算器３９は、補間タイミング判定器３７から補間タイミングフラグ１または２（値は１）が出力されたタイミングで、係数ｈから第１減算器３６の出力値βを引いた値を出力する。第１補間タイミング発生器５３の第２減算器３９の出力を補間係数α１、第２補間タイミング発生器５４の第２減算器３９の出力を補間係数α２とする。出力値βが小数を含む数値であるから、補間係数αも同様に小数を含む数値である。 The second subtracter 39 outputs a value obtained by subtracting the output value β of the first subtracter 36 from the coefficient h at the timing when the interpolation timing flag 1 or 2 (value is 1) is output from the interpolation timing determination unit 37. . The output of the second subtracter 39 of the first interpolation timing generator 53 is the interpolation coefficient α1, and the output of the second subtractor 39 of the second interpolation timing generator 54 is the interpolation coefficient α2. Since the output value β is a numerical value including a decimal, the interpolation coefficient α is also a numerical value including a decimal.

上記構成によれば、パルスカウンタ２５はゼロクロス信号の間隔が基準クロックの何クロック分であるかを数え、メモリ２６にＭ個分のゼロクロス信号のクロック数を記憶させる。これを第１加算器２７で加算して第２演算器２９においてＭで割ることにより、クロック数の平均を取ることができる。また第１演算器２８でＮで割っていることにより、第２演算器２９からはゼロクロス信号のカウント数の１／Ｎの数値が出力される。 According to the above configuration, the pulse counter 25 counts how many reference clocks the zero-cross signal interval is, and causes the memory 26 to store the number of M zero-cross signal clocks. This is added by the first adder 27 and divided by M in the second calculator 29, whereby the average number of clocks can be taken. Further, by dividing by N in the first calculator 28, the second calculator 29 outputs a numerical value 1 / N of the count number of the zero cross signal.

そして第１減算器３６においてゼロクロス信号のクロック数から係数ｈ（固定サンプリングクロックのクロック数）を引くのであるが、その出力値βが係数ｈより大きい限り（補間タイミング判定器３７においてβ＞ｈ）、セレクタ３５では出力値βが選択されるため、繰り返し減算が行われる。固定サンプリングクロックのタイミングで出力値βが係数ｈずつ減り、ついにβ≦ｈとなると、第２減算器３９から係数ｈ−出力値β＝補間係数αが出力されることになる。したがって補間係数αは係数ｈ以下の数値であって、直近の固定サンプリングクロックから補間タイミングまでの差分を意味する。残ったβは第２加算器３４において第２演算器２９の出力値と加算され、ふたたび繰り返し減算が行われる。 The first subtracter 36 subtracts the coefficient h (the number of clocks of the fixed sampling clock) from the clock number of the zero-cross signal. As long as the output value β is larger than the coefficient h (β> h in the interpolation timing determination unit 37). Since the output value β is selected in the selector 35, subtraction is repeatedly performed. When the output value β decreases by a factor h at the timing of the fixed sampling clock, and finally β ≦ h, the second subtracter 39 outputs the factor h−the output value β = the interpolation factor α. Therefore, the interpolation coefficient α is a numerical value equal to or less than the coefficient h, and means a difference from the latest fixed sampling clock to the interpolation timing. The remaining β is added to the output value of the second computing unit 29 in the second adder 34, and the subtraction is repeated again.

図４は第１補間タイミング発生器５３の内部の各出力例を示すタイミングチャートである。例として、基準クロック周波数=１３２ＭＨｚ、固定サンプリングクロック周波数＝２ＭＨｚ、ゼロクロス信号の周波数＝１．０２ｋＨｚ、Ｍ＝２、Ｎ＝５１２としている。 FIG. 4 is a timing chart showing an example of each output inside the first interpolation timing generator 53. As an example, reference clock frequency = 132 MHz, fixed sampling clock frequency = 2 MHz, zero cross signal frequency = 1.02 kHz, M = 2, and N = 512.

図５は補間処理器４１の内部構成を説明するブロック図、図６は補間処理器４１の動作を説明するタイミングチャートである。補間処理器４１は、各系統においてデジタルデータからその系統の補間タイミングにおける値を補間によって求める。本実施形態では、補間タイミングを中心とする６点（前３点、後３点）のサンプリングクロックのデジタルデータを用いてスプライン補間を行う。 FIG. 5 is a block diagram for explaining the internal configuration of the interpolation processor 41, and FIG. 6 is a timing chart for explaining the operation of the interpolation processor 41. The interpolation processor 41 obtains a value at the interpolation timing of the system from the digital data in each system by interpolation. In this embodiment, spline interpolation is performed using digital data of sampling clocks of 6 points (front 3 points and rear 3 points) centering on the interpolation timing.

補間処理器４１は、６つのブロック３０に対して、電圧のＡＤ値を記憶する６つのメモリ４４と、電流のＡＤ値を記憶する６つのメモリ４５とを備えている。図５では１番目の４４ａ、４５ａ、６番目の４４ｆ、４５ｆの４つだけを代表して図示している。一対のメモリ４４ａ、４５ａはブロック３０ａに対応していて、他の一対のメモリ４４ｆ、４５ｆは、ブロック３０ｆに対応している。 The interpolation processor 41 includes, for the six blocks 30, six memories 44 that store voltage AD values and six memories 45 that store current AD values. In FIG. 5, only four of the first 44a and 45a and the sixth 44f and 45f are shown as representatives. The pair of memories 44a and 45a corresponds to the block 30a, and the other pair of memories 44f and 45f corresponds to the block 30f.

メモリ４４ａは、固定サンプリングクロックごとのＡＤＵ１データ（ブロック３０ａの電圧のＡＤ値）を最新のものから過去６回分保持し、古い時刻のＡＤＵ１データから順番に、ｙ０ｕ１、ｙ１ｕ１、ｙ２ｕ１、ｙ３ｕ１、ｙ４ｕ１、ｙ５ｕ１として出力する。メモリ４４ｆはブロック３０ｆのＡＤＵ６データを受けて、ｙ０ｕ６、ｙ１ｕ６、ｙ２ｕ６、ｙ３ｕ６、ｙ４ｕ６、ｙ５ｕ６を出力する。他のメモリ４４（２番目〜５番目）も同様にブロック３０（２番目〜５番目）の電圧のＡＤ値を６回分ずつ保持して出力する。 The memory 44a holds the ADU1 data (AD value of the voltage of the block 30a) for the past six times from the latest one for each fixed sampling clock, and y0u1, y1u1, y2u1, y3u1, y4u1, y4u1, Output as y5u1. The memory 44f receives the ADU6 data of the block 30f and outputs y0u6, y1u6, y2u6, y3u6, y4u6, y5u6. Similarly, the other memories 44 (second to fifth) hold and output the AD value of the voltage of the block 30 (second to fifth) for six times.

メモリ４５ａは、固定サンプリングクロックごとのＡＤＩ１データ（ブロック３０ａの電流のＡＤ値）を最新のものから過去６回分保持し、古い時刻のＡＤＩ１データから順番に、ｙ０ｉ１、ｙ１ｉ１、ｙ２ｉ１、ｙ３ｉ１、ｙ４ｉ１、ｙ５ｉ１として出力する。メモリ４５ｆはブロック３０ｆのＡＤＩ６データを受けて、ｙ０ｉ６、ｙ１ｉ６、ｙ２ｉ６、ｙ３ｉ６、ｙ４ｉ６、ｙ５ｉ６を出力する。以下メモリ４５（２番目〜５番目）も同様に、ブロック３０（２番目〜５番目）の電流のＡＤ値を６回分ずつ保持して出力する。 The memory 45a holds ADI1 data (AD value of the current of the block 30a) for the past six times from the latest one for each fixed sampling clock, and y0i1, y1i1, y2i1, y3i1, y4i1, Output as y5i1. The memory 45f receives the ADI6 data of the block 30f and outputs y0i6, y1i6, y2i6, y3i6, y4i6, y5i6. Thereafter, the memory 45 (second to fifth) similarly holds and outputs the AD value of the current of the block 30 (second to fifth) for six times.

第３切替器５５は、補間演算器５９に電圧側のデータを入力するとき、６つのメモリ４４のいずれかの出力をｙ０、ｙ１、ｙ３、ｙ４、ｙ５として出力する。補間演算器５９に電流側のデータを入力するとき、６つのメモリ４５のいずれかの出力をｙ０、ｙ１、ｙ３、ｙ４、ｙ５として出力する。図６に示すように、第３切替器５５は、固定サンプリングクロックを時分割して、６つのブロック３０の電圧および電流の値を順番に切り替えて出力する。 The third switch 55 outputs one of the outputs of the six memories 44 as y0, y1, y3, y4, and y5 when voltage-side data is input to the interpolation calculator 59. When current-side data is input to the interpolation calculator 59, the output of any of the six memories 45 is output as y0, y1, y3, y4, and y5. As shown in FIG. 6, the third switch 55 time-divides the fixed sampling clock, and sequentially switches and outputs the voltage and current values of the six blocks 30.

シフタ４６は、３段のシフタで構成され、固定サンプリングクロックごとに補間タイミングフラグ１を１段目にラッチし、それを固定サンプリングクロックごとに、２段目、３段目にシフトし、３段目のデータを出力する。これにより補間タイミング発生器４０から補間タイミングフラグ１が出力された後に３回目の固定サンプリングクロックが到達したときに、シフタ４６から補間タイミングフラグ１が出力される。シフタ４７も同様に、補間タイミングフラグ２が出力された後に３回目の固定サンプリングクロックが到達したときに補間タイミングフラグ２を出力する。 The shifter 46 is composed of a three-stage shifter, latches the interpolation timing flag 1 in the first stage for each fixed sampling clock, and shifts it to the second and third stages for each fixed sampling clock. Output eye data. Thus, the interpolation timing flag 1 is output from the shifter 46 when the third fixed sampling clock arrives after the interpolation timing flag 1 is output from the interpolation timing generator 40. Similarly, the shifter 47 outputs the interpolation timing flag 2 when the third fixed sampling clock arrives after the interpolation timing flag 2 is output.

第４切替器５６は、シフタ４６およびシフタ４７から補間タイミングフラグ１および２を入力される。図６に示すように、第４切替器５６は、補間タイミングフラグ１または補間タイミングフラグのいずれか一方が１のとき１を出力し、両方が０のときは０を出力する。 The fourth switch 56 receives the interpolation timing flags 1 and 2 from the shifter 46 and the shifter 47. As shown in FIG. 6, the fourth switch 56 outputs 1 when either the interpolation timing flag 1 or the interpolation timing flag is 1, and outputs 0 when both are 0.

シフタ４８も３段のシフタで構成され、固定サンフリングクロックごとに補間タイミング発生器４０からの補間係数α１を１段目にラッチし、それを固定サンプリングクロックごとに、２段目、３段目にシフトし、３段目のデータを補間係数α１として出力する。シフタ４９も同様に、補間係数α２をラッチし、３回目の固定サンプリングクロックが到達したときに補間係数α２を出力する。 The shifter 48 is also composed of a three-stage shifter, and the interpolation coefficient α1 from the interpolation timing generator 40 is latched in the first stage for each fixed sampling clock, and the second and third stages for each fixed sampling clock. The third stage data is output as the interpolation coefficient α1. Similarly, the shifter 49 latches the interpolation coefficient α2, and outputs the interpolation coefficient α2 when the third fixed sampling clock arrives.

第５切替器５７は、シフタ４６、４７、４８、４９に接続されている。そして図６に示すように、補間タイミングフラグ１が１のとき補間係数α１を出力し、補間タイミングフラグ２が１のとき補間係数α２を出力する。補間タイミングフラグ１と２の両方が１のとき、第３切替器５５から１つめの系統のデータが出力されるタイミングでは補間係数α１を出力し、第３切替器５５から２つめの系統のデータが出力されるタイミングでは補間係数α２を出力する。補間タイミングフラグ１と２の両方が０のとき、第５切替器５７はなにも出力しない（０を出力してもよい）。 The fifth switch 57 is connected to the shifters 46, 47, 48 and 49. Then, as shown in FIG. 6, when the interpolation timing flag 1 is 1, the interpolation coefficient α1 is output, and when the interpolation timing flag 2 is 1, the interpolation coefficient α2 is output. When both of the interpolation timing flags 1 and 2 are 1, the interpolation coefficient α1 is output at the timing when the first switch data is output from the third switch 55, and the second switch data is output from the third switch 55. Is output at an output timing of the interpolation coefficient α2. When both the interpolation timing flags 1 and 2 are 0, the fifth switch 57 does not output anything (may output 0).

なお補間演算器５９は、補間タイミングフラグ１のみが１のときは１つめの系統のデータのみを出力し、補間タイミングフラグ２のみが１のときは２つめの系統のデータのみを出力する。補間タイミングフラグ１と２の両方が１のとき、１つめの系統のデータに引き続いて順番に２つめの系統のデータを出力する。 The interpolation calculator 59 outputs only the data of the first system when only the interpolation timing flag 1 is 1, and outputs only the data of the second system when only the interpolation timing flag 2 is 1. When both of the interpolation timing flags 1 and 2 are 1, the data of the second system is output in order following the data of the first system.

補間演算器５９は、第４切替器５６の出力が１であって、かつ第３切替器５５にデータがあるときに、補間演算を実行する。 The interpolation calculator 59 executes the interpolation calculation when the output of the fourth switch 56 is 1 and there is data in the third switch 55.

図７は補間方法を説明する図である。図７に示すように、１つの補間データを求めるのに、それより前の固定サンプリングのＡＤ値で近い時刻から３点、それより後の固定サンプリングのＡＤ値で近い時刻から３点の計６点のみを使用して補間データを演算する。そして、別の補間データを求めるときは、その時刻の前後の６点の固定サンプリングのＡＤ値（ｘ０，ｙ０）〜（ｘ５，ｙ５）を使用して補間データを演算する。 FIG. 7 is a diagram for explaining an interpolation method. As shown in FIG. 7, in order to obtain one interpolation data, a total of 6 points from a time close to the AD value of the fixed sampling before that, and 3 points from a time close to the AD value of the fixed sampling after that are obtained. Calculate interpolation data using only points. Then, when obtaining other interpolation data, the interpolation data is calculated using AD sampling values (x0, y0) to (x5, y5) of six fixed points before and after the time.

補間演算器５９は、第３切替器５５の出力が電圧側のデータのとき、補間演算器５９で補間したＡＤ値をｙｕとして出力する。第３切替器５５の出力が電流側のデータのとき、補間演算器５９で補間したＡＤ値をｙｉとして出力する。このようにして、各系統のデジタルデータを、その系統の補間タイミングで補間した値が、補間演算器５９から（補間処理器４１から）出力される。 When the output of the third switch 55 is data on the voltage side, the interpolation calculator 59 outputs the AD value interpolated by the interpolation calculator 59 as yu. When the output of the third switch 55 is data on the current side, the AD value interpolated by the interpolation calculator 59 is output as yi. In this way, a value obtained by interpolating the digital data of each system at the interpolation timing of that system is output from the interpolation calculator 59 (from the interpolation processor 41).

図２に示したメモリ４２は、補間処理器４１の出力ｙｕ、ｙｉをそれぞれＦＦＴポイント数分保存する。ＦＦＴ演算器４３は、メモリ４２にｙｕまたはｙｉがＦＦＴポイント数分が貯まったら、ＦＦＴ演算を行う。そして電圧のＡＤ値を補間したデータから電圧の基本波成分と高調波成分を、電流のＡＤ値を補間したデータから電流の基本波成分と高調波成分を、電圧のＦＦＴ結果と電流のＦＦＴ結果から有効電力の基本波成分と高調波成分を計算し、ＣＰＵ１０へ転送する。 The memory 42 shown in FIG. 2 stores the outputs yu and ii of the interpolation processor 41 by the number of FFT points. The FFT computing unit 43 performs an FFT computation when yu or ii is stored in the memory 42 for the number of FFT points. Then, the fundamental wave component and harmonic component of the voltage are obtained from the data obtained by interpolating the AD value of the voltage, the fundamental wave component and harmonic component of the current are obtained from the data obtained by interpolating the AD value of the current, the FFT result of the voltage and the FFT result of the current. The fundamental component and the harmonic component of the active power are calculated from the above and transferred to the CPU 10.

上記説明したように、本実施形態にかかる高調波成分測定装置の構成によれば、基本周波数が異なる複数系統の信号の高調波成分を１台の装置で同時に測定することができる。また、１つの系統について複数の入力信号の高調波成分を測定することができる。これにより、周波数を変換する装置の入力信号と出力信号や、信号の周波数が異なる複数箇所の高調波を同時に測定することができ、使用者の便宜に供することができる。 As described above, according to the configuration of the harmonic component measuring apparatus according to the present embodiment, harmonic components of signals of a plurality of systems having different fundamental frequencies can be simultaneously measured with one apparatus. Further, harmonic components of a plurality of input signals can be measured for one system. As a result, it is possible to simultaneously measure the input signal and the output signal of the device for converting the frequency, and the harmonics at a plurality of places where the frequency of the signal is different, which can be used for the convenience of the user.

また、補間の際には補間係数αの分解能も重要であるが、従来技術のように補間タイミングを基準クロックと一致した信号パルスとするのではなく、小数を含む数値で表現した補間係数αを用いている。したがって、図３の第１補間タイミング発生器５３では、基準クロックの（Ｎ×Ｍ）倍の分解能で補間係数αを数値として求められるので、補間タイミングの分解能を飛躍的に高めることができ、補間精度の向上を図ることができる。なお、従来技術の直線補間で、本発明と同等の精度を達成するには５倍以上高速で高価なＡＤ変換器が必要であるが、本発明によればそのようなコストアップを回避することができる。 In addition, the resolution of the interpolation coefficient α is important at the time of interpolation, but the interpolation coefficient α expressed by a numerical value including decimal numbers is not used as a signal pulse in which the interpolation timing coincides with the reference clock as in the prior art. Used. Therefore, in the first interpolation timing generator 53 of FIG. 3, the interpolation coefficient α can be obtained as a numerical value with a resolution (N × M) times the reference clock, so that the resolution of the interpolation timing can be drastically increased. The accuracy can be improved. In order to achieve the same accuracy as that of the present invention with the linear interpolation of the prior art, an AD converter that is five times faster and more expensive is necessary. According to the present invention, such an increase in cost is avoided. Can do.

なお、上記実施形態においては２系統の場合を例に用いて説明したが、本発明はこれに限定するものではない。切替器５０、５１などを増やすことにより、さらに多くの系統に対応させることができる。 In the above embodiment, the case of two systems has been described as an example, but the present invention is not limited to this. By increasing the number of switches 50, 51, etc., it is possible to deal with more systems.

また、上記実施形態では、全ての入力信号は、その入力信号の基本周波数に基づいた系統の補間タイミングでＦＦＴ演算をすると説明した。しかし本発明はこれに限定するものではなく、１つの入力信号を異なる系統の補間タイミングでＦＦＴ演算したり、複数の系統の補間タイミングで複数回ＦＦＴ演算したりして、得られた解析結果を個別または同時に表示してもよい。例えば、入力信号が６０Ｈｚ、出力信号が１ｋＨｚといったように周波数変換を行う装置において、入力信号の補間タイミングで入力信号を解析するのと同時に、出力信号の系統の補間タイミングで入力信号を解析する。これにより、出力側から入力側に影響するノイズがＦＦＴ演算によって１ｋＨｚの基本波成分・高調波成分として算出されることから、これらの成分に着目した解析を同時に行うことができる。 Further, in the above embodiment, it has been described that all the input signals are subjected to the FFT calculation at the system interpolation timing based on the fundamental frequency of the input signal. However, the present invention is not limited to this, and FFT analysis is performed on one input signal with different system interpolation timings, or multiple times with multiple system interpolation timings. They may be displayed individually or simultaneously. For example, in an apparatus that performs frequency conversion such that the input signal is 60 Hz and the output signal is 1 kHz, the input signal is analyzed at the interpolation timing of the output signal system simultaneously with the analysis of the input signal at the interpolation timing of the input signal. As a result, noise affecting the input side from the output side is calculated as a fundamental wave component / harmonic component of 1 kHz by FFT calculation, so that analysis focusing on these components can be performed simultaneously.

このような動作は、補間処理器４１における動作をわずかに変更することで実現が可能である。例えば図６にあるように、ＡＤＵ１データに対して補間タイミングフラグ１が１のとき、第３切替器５５の出力をｙ０ｕ１、ｙ１ｕ１、ｙ２ｕ１、ｙ３ｕ１、ｙ４ｕ１、ｙ５ｕ１とすると、補間演算器の出力ｙｕ１は１つめの系統の補間タイミングでの補間データとなる。ここでさらに、補間タイミングフラグ２が１のときにも第３切替器５５の出力をｙ０ｕ１、ｙ１ｕ１、ｙ２ｕ１、ｙ３ｕ１、ｙ４ｕ１、ｙ５ｕ１とすることにより、補間演算器５９の出力ｙｕ１が２つめの系統の補間タイミングでの補間データとなり、１つの入力信号に対して同時に異なる系統の補間データを生成することができる。 Such an operation can be realized by slightly changing the operation in the interpolation processor 41. For example, as shown in FIG. 6, when the interpolation timing flag 1 is 1 for the ADU1 data and the output of the third switch 55 is y0u1, y1u1, y2u1, y3u1, y4u1, y5u1, the output yu1 of the interpolation calculator Is interpolation data at the interpolation timing of the first system. Further, when the interpolation timing flag 2 is 1, the output of the third switch 55 is set to y0u1, y1u1, y2u1, y3u1, y4u1, y5u1, so that the output yu1 of the interpolation calculator 59 is the second system. Thus, interpolation data of different systems can be generated simultaneously for one input signal.

上記動作は、従来のようにＦＦＴ演算の入力データのタイミングが１種類の装置では実現不可能であり、また仮に複数の入力信号をそれぞれ異なる固定サンプリングクロックで取得する装置があったとしても実現不可能である。すなわち、本実施形態の構成のように、複数の系統で補間により入力データを生成してＦＦＴ演算を行う構成によって初めて実現可能となる。 The above operation cannot be realized with a single device in which the timing of the input data of the FFT operation is different from the conventional one, and even if there is a device that acquires a plurality of input signals with different fixed sampling clocks. Is possible. That is, as in the configuration of the present embodiment, it can be realized only by a configuration in which input data is generated by interpolation in a plurality of systems and an FFT operation is performed.

また本実施形態では補間点の前後６点を使用したが、前後８点にして補間精度をさらに上げてもよい。また逆に前後４点にして、演算器の個数を減らしたり、演算時間を短くしたりすることも可能である。なお前後４点にすると補間精度は下がるが、直線補間する場合よりは精度を高めることができる。また、８点より多くしてもそれ以上の精度の向上はほとんど見られず、演算負荷が急激に増大するため、利益が少ない。そのため、補間点は４点以上８点以下とすることが好ましい。 In this embodiment, six points before and after the interpolation point are used. However, the interpolation accuracy may be further increased by using eight points before and after the interpolation point. Conversely, it is possible to reduce the number of arithmetic units or shorten the arithmetic time by using four points in the front and rear. Note that the interpolation accuracy decreases when the number of points is four before and after, but the accuracy can be improved as compared with the case of linear interpolation. Further, even if the number of points is more than 8, no further improvement in accuracy is observed, and the calculation load increases rapidly, so that there is little profit. Therefore, the number of interpolation points is preferably 4 points or more and 8 points or less.

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。 As mentioned above, although preferred embodiment of this invention was described referring an accompanying drawing, it cannot be overemphasized that this invention is not limited to the example which concerns. It will be apparent to those skilled in the art that various changes and modifications can be made within the scope of the claims, and these are naturally within the technical scope of the present invention. Understood.

本発明は高調波成分測定装置として、詳しくはデジタル演算により電圧実効値、電流実効値、有効電力などを測定すると共に、電圧、電流の高調波成分の測定も行う装置として利用することができる。 The present invention can be used as a harmonic component measuring apparatus, specifically, an apparatus that measures a voltage effective value, a current effective value, an active power, and the like by digital calculation and also measures a harmonic component of a voltage and a current.

１…電圧入力回路、２…Ａ／Ｄ変換器、３…ゼロクロス検出器、４…電流入力回路、５…Ａ／Ｄ変換器、６…ゼロクロス検出器、７…ＤＳＰ、８…第１ＦＰＧＡ、９…切替器、１０…ＣＰＵ、１１…表示器、１２…固定サンプリングクロック発生器、１３…ＰＬＬサンプリングクロック発生器、１４…操作部、１５…第２ＦＰＧＡ、１７…ＤＳＰ、１８…ラッチＡ、１９…カウンタＡ、２０…ラッチＢ、２１…カウンタＢ、２２…カウンタ用クロック発生器、２３…フラグ回路、２４…立ち上がりエッジ検出器、２５…パルスカウンタ、２６…メモリ、２７…第１加算器、２８…第１演算器、２９…第２演算器、３４…第２加算器、３５…セレクタ、３６…第１減算器、３７…補間タイミング判定器、３８…係数導出部、３９…第２減算器、４１…補間処理器、４２…メモリ、４３…ＦＦＴ演算器、４４…メモリ、４５…メモリ、４６…シフタ、４７、４８、４９…シフタ、５０…第１切替器、５１…第２切替器、５３…第１補間タイミング発生器、５４…第２補間タイミング発生器、５５…第３切替器、５６…第４切替器、５７…第５切替器、５９…補間演算器、８０…マトリックスコンバータ、８２…三相電源、８４…三相モータ DESCRIPTION OF SYMBOLS 1 ... Voltage input circuit, 2 ... A / D converter, 3 ... Zero cross detector, 4 ... Current input circuit, 5 ... A / D converter, 6 ... Zero cross detector, 7 ... DSP, 8 ... 1st FPGA, 9 ... Switcher, 10 ... CPU, 11 ... Display, 12 ... Fixed sampling clock generator, 13 ... PLL sampling clock generator, 14 ... Operating section, 15 ... Second FPGA, 17 ... DSP, 18 ... Latch A, 19 ... Counter A, 20 ... Latch B, 21 ... Counter B, 22 ... Counter clock generator, 23 ... Flag circuit, 24 ... Rising edge detector, 25 ... Pulse counter, 26 ... Memory, 27 ... First adder, 28 DESCRIPTION OF SYMBOLS 1st calculator, 29 ... 2nd calculator, 34 ... 2nd adder, 35 ... Selector, 36 ... 1st subtractor, 37 ... Interpolation timing determination device, 38 ... Coefficient derivation | leading-out part, 39 ... 2nd subtractor , DESCRIPTION OF SYMBOLS 1 ... Interpolation processor, 42 ... Memory, 43 ... FFT calculator, 44 ... Memory, 45 ... Memory, 46 ... Shifter, 47, 48, 49 ... Shifter, 50 ... 1st switch, 51 ... 2nd switch, 53 ... First interpolation timing generator, 54 ... Second interpolation timing generator, 55 ... Third switch, 56 ... Fourth switch, 57 ... Fifth switch, 59 ... Interpolation calculator, 80 ... Matrix converter, 82 ... Three-phase power supply, 84 ... Three-phase motor

Claims

サンプリングクロックに基づいて複数のアナログ入力信号をデジタルデータに変換する複数のＡ／Ｄ変換器と、
前記複数のアナログ入力信号のゼロクロスを検出する複数のゼロクロス検出器と、
前記複数のゼロクロス検出器が接続され、基本周波数が異なる系統の数に応じて設けられ、その系統ごとにゼロクロス信号を出力する複数の切替器と、
前記複数の切替器のいずれかの出力信号に基づきその系統のアナログ入力信号の基本周波数を求め、その整数倍の周波数の補間タイミングを発生する複数の補間タイミング発生器と、
各系統において前記デジタルデータからその系統の補間タイミングにおける値を、前記サンプリングクロックの１周期以内に時分割で系統の数に応じた補間処理を行うことによって求める１つの補間処理器と、
デジタルデータの補間された値をＦＦＴ演算して複数系統のアナログ入力信号の基本波成分と高調波成分とを演算するＦＦＴ演算器と、
を備えたことを特徴とする高調波成分測定装置。 A plurality of A / D converters for converting a plurality of analog input signals into digital data based on a sampling clock;
A plurality of zero cross detectors for detecting zero crosses of the plurality of analog input signals;
The plurality of zero cross detectors are connected and provided according to the number of systems having different fundamental frequencies, and a plurality of switches for outputting a zero cross signal for each system,
A plurality of interpolation timing generators for obtaining a basic frequency of an analog input signal of the system based on an output signal of any of the plurality of switches, and generating an interpolation timing of an integral multiple of the frequency,
The value in the interpolation timing of the system from the digital data in each line, and one interpolation processor for obtaining by performing an interpolation process corresponding to the number of lines in a time division within one period of the sampling clock,
An FFT calculator that performs an FFT operation on the interpolated value of the digital data to calculate a fundamental wave component and a harmonic component of analog input signals of a plurality of systems;
A harmonic component measuring apparatus comprising: