JP5761643B2 - Signal reproduction device - Google Patents

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Description

本発明は、雑音を含む入力信号を再生するための信号再生装置に関する。   The present invention relates to a signal reproducing apparatus for reproducing an input signal including noise.

従来から、雑音が付加された微小電気信号の検出を行う際には、フィルタを用いて雑音成分を含む周波数成分を除去する手法や、入力信号を平均化することで雑音を減衰させる手法等が採られていた。また、下記特許文献１に記載されたように、パワースペクトルの解析や統計的解析等のデータ処理を繰り返し行うことによって、雑音に埋もれた微小信号の検出を行う手法も考案されている。   Conventionally, when detecting a small electrical signal with added noise, there are a method of removing a frequency component including a noise component using a filter and a method of attenuating the noise by averaging the input signal. It was taken. Also, as described in Patent Document 1 below, a method of detecting a minute signal buried in noise by repeatedly performing data processing such as power spectrum analysis and statistical analysis has been devised.

また、下記特許文献２に記載のように、複数のＦＥＴのゲート端子に入力信号を印加して、生成されたドレイン−ソース間電流を合成して出力することで、確率共鳴現象を発現させて検出感度を向上させる装置も検討され始めている。   In addition, as described in Patent Document 2 below, by applying an input signal to the gate terminals of a plurality of FETs and synthesizing and outputting the generated drain-source current, a stochastic resonance phenomenon is caused to occur. Devices for improving the detection sensitivity are also being studied.

特開２００２−２２１５４６号公報JP 2002-221546 A 特開２００９−２１２５５１号公報JP 2009-212551 A

しかしながら、上述したような確率共鳴現象を利用した信号再生の方法においては、入力信号の振幅やオフセットが特定されていないような場合に、系の応答特性を安定して得ることが難しいという傾向にあり、入力信号に付加する雑音やオフセットをその都度調整する必要が生じていた。   However, in the signal reproduction method using the stochastic resonance phenomenon as described above, when the amplitude or offset of the input signal is not specified, it is difficult to stably obtain the response characteristic of the system. There is a need to adjust the noise and offset added to the input signal each time.

そこで、本発明は、かかる課題に鑑みて為されたものであり、入力信号の振幅やオフセットが変化しても良好な応答特性を安定して得ることが可能な信号再生装置を提供することを目的とする。   Accordingly, the present invention has been made in view of the above problems, and provides a signal reproducing apparatus that can stably obtain good response characteristics even when the amplitude or offset of an input signal changes. Objective.

上記課題を解決するため、本発明の信号再生装置は、雑音を含む入力信号を入力する入力端子と、雑音を生成する複数の雑音源と、入力信号を雑音源を介してゲート端子に受けると同時にドレイン端子にバイアス電圧が印加されることにより、又は入力信号をゲート端子に受けると同時にドレイン端子に雑音源を介してバイアス電圧が印加されることにより、ゲート端子で受ける入力信号又はドレイン端子に印加されるバイアス電圧に、複数の雑音源のそれぞれにより生成された雑音が付加される複数の電界効果トランジスタと、複数の電界効果トランジスタのソース端子に接続されて、複数の電界効果トランジスタのドレイン端子とソース端子との間の電流を合成して出力する加算回路とを備え、複数の電界効果トランジスタは、同一値のバイアス電圧が印加された際に、入力信号に対してドレイン端子とソース端子との間に異なる電流を生成するように設定されている、ことを特徴とする。 To solve the above problems, a signal reproducing apparatus of the present invention includes an input terminal for inputting an input signal containing noise, and a plurality of noise sources generating noise, a gate receiving terminal via a noise source input signal that the by a bias voltage is applied simultaneously drain terminal, or bias voltage via a noise source by Rukoto is applied to receive at the same time the drain terminal of the input signal to the gate terminal, the input signal or the drain receives at the gate terminal the bias voltage applied to the terminals, and a plurality of field effect transistors noise generated by each of the plurality of noise sources Ru is added, is connected to the source terminals of the field effect transistor, the plurality of field effect transistors A summing circuit that synthesizes and outputs current between the drain terminal and the source terminal, and the plurality of field effect transistors have the same value. When the bias voltage is applied, it is configured to produce a different current between the drain and source terminals for the input signal, characterized in that.

このような信号再生装置によれば、ドレイン端子に同一電圧値のバイアス電圧が印加された複数の電界効果トランジスタのゲート端子に、雑音成分を含む入力信号が印加され、それらの電界効果トランジスタのドレイン−ソース間電流が加算回路によって合成されて出力される。このとき、ゲート電圧に入力された入力信号に対して複数の電界効果トランジスタ間で異なるドレイン−ソース間電流が生成されるように設定されているので、広範囲の入力電圧値に対していずれかの電界効果トランジスタをサブスレッショルド領域で動作させることができるので、様々な電圧値の入力信号に対してその検出感度を上昇させる現象である確率共鳴現象を発現させることができる。その結果、事前の回路パラメータの調整無しに、様々なオフセット電圧、雑音電圧が付加された入力信号の中から入力信号のみを強調して出力させることが可能になる。   According to such a signal reproducing device, an input signal including a noise component is applied to the gate terminals of a plurality of field effect transistors having the same bias voltage applied to the drain terminals, and the drains of these field effect transistors are applied. -The source-to-source current is synthesized by the adder circuit and output. At this time, since different drain-source currents are generated between a plurality of field effect transistors with respect to an input signal input to the gate voltage, any one of the input voltage values over a wide range is set. Since the field effect transistor can be operated in the subthreshold region, a stochastic resonance phenomenon, which is a phenomenon that increases the detection sensitivity of an input signal with various voltage values, can be exhibited. As a result, it is possible to emphasize and output only the input signal from among the input signals to which various offset voltages and noise voltages are added without adjusting the circuit parameters in advance.

このような信号再生装置によれば、ドレイン端子に同一電圧値のバイアス電圧が印加された複数の電界効果トランジスタのゲート端子に、雑音成分を含む入力信号が印加され、それらの電界効果トランジスタのドレイン−ソース間電流が加算回路によって合成されて出力される。このとき、ゲート電圧に関する閾値電圧が複数の電界効果トランジスタ間で異なる電圧値に設定されているので、広範囲の入力電圧値に対していずれかの電界効果トランジスタをサブスレッショルド領域で動作させることができるので、様々な電圧値の入力信号に対してその検出感度を上昇させる現象である確率共鳴現象を発現させることができる。その結果、事前の回路パラメータの調整無しに、様々なオフセット電圧、雑音電圧が付加された入力信号の中から入力信号のみを強調して出力させることが可能になる。   According to such a signal reproducing device, an input signal including a noise component is applied to the gate terminals of a plurality of field effect transistors having the same bias voltage applied to the drain terminals, and the drains of these field effect transistors are applied. -The source-to-source current is synthesized by the adder circuit and output. At this time, since the threshold voltage related to the gate voltage is set to a different voltage value among the plurality of field effect transistors, any one of the field effect transistors can be operated in the subthreshold region with respect to a wide range of input voltage values. Therefore, a stochastic resonance phenomenon, which is a phenomenon that increases the detection sensitivity of an input signal having various voltage values, can be expressed. As a result, it is possible to emphasize and output only the input signal from among the input signals to which various offset voltages and noise voltages are added without adjusting the circuit parameters in advance.

本発明によれば、入力信号の振幅やオフセットが変化しても良好な応答特性を安定して得ることが可能な信号再生装置を提供することができる。   According to the present invention, it is possible to provide a signal reproducing apparatus capable of stably obtaining good response characteristics even when the amplitude or offset of an input signal changes.

本発明の好適な一実施形態である信号再生装置の回路図である。1 is a circuit diagram of a signal reproducing apparatus which is a preferred embodiment of the present invention. 図１のＦＥＴの構造例を示す斜視図である。It is a perspective view which shows the structural example of FET of FIG. 図１の加算回路の構成の一例を示す回路図である。FIG. 2 is a circuit diagram illustrating an example of a configuration of an addition circuit in FIG. 1. 一般的なＦＥＴのゲート−ソース間電圧とドレイン−ソース間電流との関係を示すグラフである。It is a graph which shows the relationship between the gate-source voltage of a common FET, and the drain-source current. 図１の各ＦＥＴのゲート−ソース間電圧とドレイン−ソース間電流との関係を示すグラフである。It is a graph which shows the relationship between the gate-source voltage and drain-source current of each FET of FIG. 図１の各ＦＥＴにおける雑音電圧と入出力相関係数との関係を示すグラフである。It is a graph which shows the relationship between the noise voltage in each FET of FIG. 1, and an input-output correlation coefficient. 図１の信号再生装置における入出力相関係数と雑音電圧との関係を示すグラフである。2 is a graph showing a relationship between an input / output correlation coefficient and a noise voltage in the signal reproduction device of FIG. 図１の信号再生装置におけるＳＮＲと雑音電圧との関係を示すグラフである。2 is a graph showing the relationship between SNR and noise voltage in the signal reproduction device of FIG. 1. 図１の信号再生装置における入力信号の波形を示すグラフである。It is a graph which shows the waveform of the input signal in the signal reproducing | regenerating apparatus of FIG. 本発明の変形例である信号再生装置の回路図である。It is a circuit diagram of the signal reproducing | regenerating apparatus which is a modification of this invention. 本発明の変形例である信号再生装置の回路図である。It is a circuit diagram of the signal reproducing | regenerating apparatus which is a modification of this invention. 本発明の変形例である信号再生装置の回路図である。It is a circuit diagram of the signal reproducing | regenerating apparatus which is a modification of this invention. 従来の信号再生装置における入出力相関係数と雑音電圧との関係を示すグラフである。It is a graph which shows the relationship between the input-output correlation coefficient and noise voltage in the conventional signal reproducing | regenerating apparatus.

以下、図面を参照しつつ本発明に係る信号再生装置の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。また、各図面は説明用のために作成されたものであり、説明の対象部位を特に強調するように描かれている。そのため、図面における各部材の寸法比率は、必ずしも実際のものとは一致しない。   Hereinafter, preferred embodiments of a signal reproduction device according to the present invention will be described in detail with reference to the drawings. In the description of the drawings, the same or corresponding parts are denoted by the same reference numerals, and redundant description is omitted. Each drawing is made for the purpose of explanation, and is drawn so as to particularly emphasize the target portion of the explanation. Therefore, the dimensional ratio of each member in the drawings does not necessarily match the actual one.

図１は、本発明の好適な一実施形態である信号再生装置１の回路図である。信号再生装置１は、雑音に埋もれた画像信号や音声信号等のアナログ信号である微小信号から、微小信号を再生して取り出すための装置であり、入力信号ＶＩＮが入力される入力端子３と出力信号ＶＯＵＴを取り出すための加算回路４との間に、Ｎ個（Ｎは２以上の整数）の確率共鳴素子である電流源回路５１〜５Ｎが並列に接続された構成を有している。入力信号ＶＩＮは、任意の周波数のパルス信号等のアナログ信号であり、予め熱雑音等のランダムなレベル及び周波数の雑音が加えられている。FIG. 1 is a circuit diagram of a signal reproducing apparatus 1 which is a preferred embodiment of the present invention. The signal reproduction apparatus 1 is an apparatus for reproducing and extracting a minute signal from a minute signal that is an analog signal such as an image signal or an audio signal buried in noise, and an input terminal 3 to which an input signal VIN is input. The current source circuits 5 1 to 5 N, which are N (N is an integer of 2 or more) stochastic resonators, are connected in parallel with the adder circuit 4 for taking out the output signal VOUT. ing. The input signal VIN is an analog signal such as a pulse signal having an arbitrary frequency, and has a random level and frequency noise such as thermal noise added in advance.

電流源回路５１〜５Ｎは、それぞれ、電界効果トランジスタ（以下、ＦＥＴという）６１〜６Ｎと、雑音源７１〜７Ｎとから構成されている。ＦＥＴ６１〜６Ｎのドレイン端子には、それぞれ、同一電圧値のバイアス電圧ＶＤＤが印加されており、それらのソース端子は、それぞれ、加算回路４の入力に接続されている。それぞれのＦＥＴ６１〜６Ｎのゲート端子は、雑音源７１〜７Ｎを介して入力端子３に接続されている。このような接続構成により、それぞれのＦＥＴ６１〜６Ｎは、ドレイン端子に同一値のバイアス電圧ＶＤＤが印加された状態で共通の入力信号ＶＩＮをゲート端子に受けることにより、ドレイン−ソース間電流ＩＤＳ１〜ＩＤＳＮを生成し、それらの電流ＩＤＳ１〜ＩＤＳＮを加算回路４に入力する。なお、ＦＥＴ６１〜６Ｎは、ドレイン−ソース間が導通するための閾値電圧Ｖｔｈとして０Ｖ近傍の値を有している（詳細は後述する）。The current source circuits 5 1 to 5 N are respectively composed of field effect transistors (hereinafter referred to as FETs) 6 1 to 6 N and noise sources 7 1 to 7 N. Bias voltages V DD having the same voltage value are applied to the drain terminals of the FETs 6 1 to 6 N , respectively, and their source terminals are respectively connected to the inputs of the adder circuit 4. The gate terminals of the respective FETs 6 1 to 6 N are connected to the input terminal 3 through noise sources 7 1 to 7 N. With such a connection configuration, each of the FETs 6 1 to 6 N receives the common input signal VIN at the gate terminal in a state where the bias voltage V DD having the same value is applied to the drain terminal. Currents I DS1 to I DSN are generated, and these currents I DS1 to I DSN are input to the adder circuit 4. The FETs 6 1 to 6 N have a value in the vicinity of 0 V as the threshold voltage V th for conducting between the drain and the source (details will be described later).

上記ＦＥＴ６１〜６Ｎとしては、例えば、ＧａＡｓ基板上に変調ドープヘテロ接合を有する半導体チャネル１０をチャネル幅Ｗで細線状に形成し、その半導体チャネル１０上にゲート長ＬＧのショットキーゲート１１を設けたような半導体装置が用いられる。この半導体チャネルとしては、ＧａＡｓ層１２及びＡｌＧａＡｓ層１３がこの順で積層されたＡｌＧａＡｓ／ＧａＡｓ変調ドープヘテロ接合を採用することができる。図２には、このような構造のＦＥＴ６１〜６Ｎの構造例が示されている。また、ＡｌＧａＡｓ層１４は、この半導体装置のサブスレッショルドスロープを小さくして理想値に近づけるために設けられる。ただし、ＦＥＴ６１〜６Ｎの構成としては、上記構成に限定されず、ＪＦＥＴやＭＯＳＦＥＴ等の他の様々な構成を採用することもできる。As the FET 6 1 to 6 N, for example, the semiconductor channel 10 having a modulation doped heterostructure junction on a GaAs substrate to form a thin line in a channel width is W, the Schottky gate 11 of the gate length L G thereon semiconductor channel 10 A semiconductor device as provided is used. As this semiconductor channel, an AlGaAs / GaAs modulation doped heterojunction in which the GaAs layer 12 and the AlGaAs layer 13 are laminated in this order can be adopted. FIG. 2 shows a structural example of the FETs 6 1 to 6 N having such a structure. The AlGaAs layer 14 is provided in order to reduce the subthreshold slope of the semiconductor device to approach the ideal value. However, the configuration of the FETs 6 1 to 6 N is not limited to the above configuration, and various other configurations such as JFETs and MOSFETs may be employed.

雑音源７１〜７Ｎは、入力端子３から入力された入力信号ＶＩＮに雑音を意図的に付加するための抵抗素子である。このように抵抗素子を雑音源として用いることにより、入力信号ＶＩＮに対して複数の雑音源７１〜７Ｎの間で無相関な熱雑音を付加することができる。また、雑音源７１〜７Ｎを構成する抵抗素子の抵抗値を変更することにより、入力信号ＶＩＮに加える雑音の平均レベルを適宜調整することも可能となる。The noise sources 7 1 to 7 N are resistance elements for intentionally adding noise to the input signal VIN input from the input terminal 3. By using the resistance element as a noise source in this way, it is possible to add uncorrelated thermal noise between the plurality of noise sources 7 1 to 7 N with respect to the input signal VIN . In addition, by changing the resistance values of the resistance elements constituting the noise sources 7 1 to 7 N , it is possible to appropriately adjust the average level of noise added to the input signal VIN .

加算回路４は、ＦＥＴ６１〜６Ｎのドレイン−ソース間電流ＩＤＳ１〜ＩＤＳＮを合成し、合成電流ＩＯＵＴに対応する出力信号ＶＯＵＴを出力する回路である。図３は、加算回路４の構成の一例を示す回路図である。同図に示すように、加算回路４においては、ドレイン−ソース間電流ＩＤＳ１〜ＩＤＳＮのそれぞれが抵抗素子を介してオペアンプの反転入力に入力され、そのオペアンプの反転入力と出力との間には帰還抵抗が接続され、オペアンプの非反転入力は接地されている。そして、そのオペアンプの出力電圧が出力信号ＶＯＵＴとして出力されることにより、ドレイン−ソース間電流ＩＤＳ１〜ＩＤＳＮが加算された合成電流ＩＯＵＴに対応した出力信号ＶＯＵＴが取り出される。The adder circuit 4 is a circuit that synthesizes drain-source currents I DS1 to I DSN of the FETs 6 1 to 6 N and outputs an output signal VOUT corresponding to the synthesized current I OUT . FIG. 3 is a circuit diagram showing an example of the configuration of the adder circuit 4. As shown in the figure, in the adder circuit 4, each of the drain-source currents I DS1 to I DSN is input to the inverting input of the operational amplifier via the resistance element, and between the inverting input and the output of the operational amplifier. Is connected to a feedback resistor, and the non-inverting input of the operational amplifier is grounded. Then, the output voltage of the operational amplifier is output as the output signal V OUT , so that the output signal V OUT corresponding to the combined current I OUT obtained by adding the drain-source currents I DS1 to I DSN is extracted.

ここで、ＦＥＴ６１〜６Ｎは、同一値のバイアス電圧ＶＤＤが印加された際に、ゲート端子の印加電圧に関して異なる閾値電圧Ｖｔｈを持つようにそれらの特性が設定されている。このような閾値電圧Ｖｔｈは、ＦＥＴ６１〜６Ｎ間でゲート長ＬＧに差を設けるようにＦＥＴ６１〜６Ｎを設計および作製することにより実現される。また、ＦＥＴ６１〜６Ｎ間でチャネル幅Ｗに差を設けるように設定しても良い。ここで言うＦＥＴの「閾値電圧Ｖｔｈ」とは、ノーマリオフ型のＦＥＴにおいてドレイン−ソース間が導通するために必要とされるゲート電圧の値を示す。例えば、所定のバイアス電圧ＶＤＤを印加した際のＦＥＴのドレイン電流ＩＤＳのゲート電圧ＶＧに対する特性（伝達特性）が図４に示すような特性を有する場合には、次のようにして閾値電圧Ｖｔｈが特定される。すなわち、特性曲線のうちで線形変化している部分を対象に外挿して得られた直線において、ドレイン電流ＩＤＳ＝０となるゲート電圧ＶＧの値が閾値電圧Ｖｔｈである。Here, the characteristics of the FETs 6 1 to 6 N are set so that when the bias voltage V DD having the same value is applied, the threshold voltages V th differ with respect to the applied voltage of the gate terminal. Such threshold voltage V th is achieved by designing and manufacturing the FET 6 1 to 6 N to provide a difference in the gate length L G between FET 6 1 to 6 N. Further, the channel width W may be set to be different between the FETs 6 1 to 6 N. The “threshold voltage V th ” of the FET referred to here indicates the value of the gate voltage required for conduction between the drain and the source in the normally-off type FET. For example, when the characteristics for a gate voltage V G of the drain current I DS of the FET at the time of applying a predetermined bias voltage V DD (transfer characteristic) has a characteristic as shown in FIG. 4, in the following threshold The voltage V th is specified. That is, in the straight line obtained by extrapolating the portion that is linearly changing in the characteristic curve, the value of the gate voltage V G at which the drain current I DS = 0 is the threshold voltage V th .

なお、ＦＥＴ６１〜６Ｎは、それらの閾値電圧Ｖｔｈが所定電圧範囲内での等間隔で均等に分布していることが好適である。さらには、閾値電圧Ｖｔｈの設定間隔ΔＶｔｈは、入力信号ＶＩＮに含まれるアナログ信号の振幅電圧をΔＶとした場合に、下記式（１）；
０ ＜ ΔＶｔｈ ＜ ΔＶ×３ …（１）
を満たすように設定されていることがより好適である。Note that it is preferable that the threshold voltages V th of the FETs 6 1 to 6 N are evenly distributed at equal intervals within a predetermined voltage range. Furthermore, the setting interval ΔV th of the threshold voltage V th is expressed by the following formula (1) when the amplitude voltage of the analog signal included in the input signal V IN is ΔV:
0 <ΔV th <ΔV × 3 (1)
It is more preferable that it is set so as to satisfy.

また、ＦＥＴ６１〜６Ｎは、サブスレッショルドスロープがより小さく設定される方が、入出力相関が良くなるので好ましい。「サブスレッショルドスロープ」とは、サブスレッショルド領域におけるゲート電圧ＶＧに対するドレイン電流ＩＤＳの依存性を表す数値であり、小さい数値であるほどドレイン電流ＩＤＳがゲート電圧ＶＧの変化に敏感であることを示している。具体的には、ドレイン電流を下記式（２）；
ＩＤＳ＝ｅｘｐ｛（ＶＧ−Ｖｔｈ）／Ｓ｝ …（２）
で表したときの数値Ｓが、サブスレッショルドスロープである。サブスレッショルドスロープは、チャネル幅Ｗを細くすること、又は下部障壁層１４（図２）を設け、チャネル層を薄層化することにより、小さく設定することができる。Further, the FETs 6 1 to 6 N are preferably set to have a smaller subthreshold slope because the input / output correlation is improved. The “subthreshold slope” is a numerical value indicating the dependence of the drain current I DS on the gate voltage V G in the sub-threshold region, and the smaller the numerical value, the more sensitive the drain current I DS is to the change in the gate voltage V G. It is shown that. Specifically, the drain current is expressed by the following formula (2);
I DS = exp {(V G -V th) / S} ... (2)
The numerical value S expressed by the above is the subthreshold slope. The subthreshold slope can be set small by reducing the channel width W or by providing the lower barrier layer 14 (FIG. 2) and making the channel layer thinner.

具体的なＦＥＴの設計パラメータの例を挙げると、信号再生装置１が７つのＦＥＴ６１〜６７によって構成される場合には、それぞれのＦＥＴ６１〜６７のゲート長ＬＧ及びチャネル幅Ｗが、（LG,W）=（123nm,290nm），（164nm,330nm），（164nm,320nm）、（655nm,660nm），（650nm,660nm），（690nm,660nm），（100nm,400nm）と設定される。このように設定されたＦＥＴ６１〜６７のドレイン電流ＩＤＳのゲート電圧ＶＧに対する特性曲線Ｓ１〜Ｓ７を図５に示す。このように、バイアス電圧ＶＤＤ＝０．１Ｖの場合の各ＦＥＴ６１〜６７のそれぞれの閾値電圧は、0.080 V，0.082 V，-0.091 V，-0.047 V，-0.064 V，-0.140 V，-0.180 Vとなり、一部を除いてはほぼ等間隔で分散して分布している。Examples of the design parameters of a particular FET, when the signal reproducing apparatus 1 is constituted by seven FET 6 1 to 6 7, the respective FET 6 1 to 6 7 gate length L G and the channel width W of , (L G , W) = (123 nm, 290 nm), (164 nm, 330 nm), (164 nm, 320 nm), (655 nm, 660 nm), (650 nm, 660 nm), (690 nm, 660 nm), (100 nm, 400 nm) Is set. Shows the characteristic curve S 1 to S 7 with respect to the gate voltage V G of the thus configured FET 6 1 to 6 7 to the drain current I DS in FIG. Thus, respective threshold voltages of the FET 6 1 to 6 7 when the bias voltage V DD = 0.1 V is, 0.080 V, 0.082 V, -0.091 V, -0.047 V, -0.064 V, -0.140 V, -0.180 V, except for some parts, distributed almost equally spaced.

また、ＦＥＴ６１〜６Ｎのいずれかの閾値電圧Ｖｔｈが、入力信号ＶＩＮ（オフセット電圧ＶＢ、振幅電圧ΔＶ）の電圧値が閾値電圧Ｖｔｈよりも小さくなるように、すなわち、入力信号ＶＩＮがいずれかのＦＥＴ６１〜６Ｎのサブスレッショルド領域においてゲート端子に印加されるように設定されていることが好適である（図４）。このようにすることで、ＦＥＴ６１〜６Ｎのゲート端子に入力信号ＶＩＮを印加する際にＦＥＴ６１〜６ＮのうちのいずれかのＦＥＴをサブスレッショルド領域で動作させることができる。Further, the threshold voltage V th of any one of the FETs 6 1 to 6 N is set so that the voltage value of the input signal V IN (offset voltage V B , amplitude voltage ΔV) is smaller than the threshold voltage V th , that is, the input signal It is preferable that VIN is set to be applied to the gate terminal in the subthreshold region of any one of the FETs 6 1 to 6 N (FIG. 4). In this way, it is possible to operate one of the FET of the FET 6 1 to 6 N when applying an input signal V IN to the gate terminal of the FET 6 1 to 6 N in the sub-threshold region.

以上説明した信号再生装置１によれば、ドレイン端子に同一電圧値のバイアス電圧ＶＤＤが印加された複数のＦＥＴ６１〜６Ｎのゲート端子に、雑音成分を含む入力信号ＶＩＮが印加され、それらのＦＥＴ６１〜６Ｎのドレイン−ソース間電流ＩＤＳ１〜ＩＤＳＮが加算回路４によって合成されて出力される。このとき、ゲート電圧ＶＧに関する閾値電圧Ｖｔｈが複数のＦＥＴ６１〜６Ｎ間で異なる電圧値に設定されているので、入力信号ＶＩＮの広範囲の入力電圧値に対していずれかのＦＥＴ６１〜６Ｎをサブスレッショルド領域で動作させることができるので、様々な電圧値の入力信号ＶＩＮに対してその検出感度を上昇させる現象である確率共鳴現象を発現させることができる。その結果、ＦＥＴ６１〜６Ｎおよび雑音源７１〜７Ｎを含む電流源回路５１〜５Ｎ等に関する事前の回路パラメータの調整無しに、様々なオフセット電圧、雑音電圧が付加された入力信号ＶＩＮの中から入力信号のみを強調して出力させることが可能になる。According to the signal reproducing device 1 described above, the input signal VIN including a noise component is applied to the gate terminals of the plurality of FETs 6 1 to 6 N to which the bias voltage V DD having the same voltage value is applied to the drain terminal, The drain-source currents I DS1 to I DSN of the FETs 6 1 to 6 N are synthesized by the adder circuit 4 and output. At this time, since the threshold voltage V th related to the gate voltage V G is set to a different voltage value among the plurality of FETs 6 1 to 6 N , any one of the FETs 6 1 with respect to a wide range of input voltage values of the input signal VIN. Since ˜6 N can be operated in the subthreshold region, a stochastic resonance phenomenon, which is a phenomenon of increasing the detection sensitivity of the input signal VIN of various voltage values, can be expressed. As a result, an input signal to which various offset voltages and noise voltages are added without any prior adjustment of circuit parameters relating to the current source circuits 5 1 to 5 N including the FETs 6 1 to 6 N and the noise sources 7 1 to 7 N. It is possible to emphasize and output only the input signal from among VIN .

図６には、オフセット電圧ＶＢ＝−０．３Ｖの場合の各ＦＥＴ６１〜６７における雑音電圧と入出力相関係数との関係を示している。各曲線Ｃ１〜Ｃ７は、入力信号ＶＩＮと各ＦＥＴ６１〜６７の出力電流ＩＤＳ１〜ＩＤＳ７との相関を示しており、同一のオフセット電圧ＶＢで雑音電圧が変化した場合に相関係数のピークが７つのＦＥＴ６１〜６７で広い範囲に分散していることがわかる。Figure 6 shows the relationship between the noise voltage at each FET 6 1 to 6 7 in the case of the offset voltage V B = -0.3 V and output correlation coefficient. The curves C 1 -C 7 shows the correlation between the output current I DS1 ~I DS7 input signal V IN and the FET 6 1 to 6 7, when the noise voltage is changed at the same offset voltage V B It can be seen that the correlation coefficient peaks are dispersed in a wide range by the seven FETs 6 1 to 6 7 .

また、図７は、オフセット電圧ＶＢを様々に変化させた場合の信号再生装置１における入力信号ＶＩＮ及び出力信号ＶＯＵＴから求められる入出力相関係数と雑音電圧との関係を示すグラフであり、図１３は、特開２００９−２１２５５１号公報に記載された従来の信号再生装置における入出力相関係数と雑音電圧との関係を示すグラフである。この従来の信号再生装置においては、７つのＦＥＴの閾値電圧Ｖｔｈが同一値に設定されている。これらの結果から、従来装置においては、オフセット電圧ＶＢが変化すると雑音電圧に対する入出力相関係数のピークが変化している。具体的には、オフセット電圧が負であってその絶対値が大きい場合にはピークが高雑音側にシフトし、低雑音側ではほとんど応答しない。一方、本実施形態においては、入出力相関係数のピークは消失し、全体的に平坦化され応答ピークの幅が拡がった応答特性を示しており、さらに、応答特性はオフセット電圧ＶＢにほとんど依存しない。つまり、様々なオフセット電圧ＶＢや雑音電圧に対して入力信号ＶＩＮの検出感度を維持することができる。Further, FIG. 7 is a graph showing the relationship between input and output correlation coefficient and the noise voltage obtained from the input signal V IN and the output signal V OUT in the signal reproducing apparatus 1 when variously changing the offset voltage V B FIG. 13 is a graph showing the relationship between the input / output correlation coefficient and the noise voltage in the conventional signal reproducing apparatus described in Japanese Patent Application Laid-Open No. 2009-212551. In this conventional signal reproducing apparatus, the threshold voltages Vth of the seven FETs are set to the same value. From these results, in the conventional device, when the offset voltage V B changes, the peak of the input / output correlation coefficient with respect to the noise voltage changes. Specifically, when the offset voltage is negative and its absolute value is large, the peak shifts to the high noise side and hardly responds on the low noise side. On the other hand, in the present embodiment, the peak of the input / output correlation coefficient disappears, showing a response characteristic that is flattened as a whole and the width of the response peak is expanded, and the response characteristic is almost equal to the offset voltage V B. Do not depend. That is, it is possible to maintain the detection sensitivity of the input signal V IN with respect to various offset voltages V B and noise voltage.

さらに、図８は、オフセット電圧ＶＢ＝−０．３Ｖの場合の雑音電圧とＳＮＲ値との関係を示すグラフである。同図中、曲線ＳＮ１は本実施形態の信号再生装置１における関係、曲線ＳＮ２は特開２００９−２１２５５１号公報に記載された従来の信号再生装置における関係、曲線ＳＮ３は波形を繰り返しサンプリングし、その波形を加算平均化する処理を７回施した場合の関係、曲線ＳＮ４は線形増幅器で増幅のみ行った場合の関係を示している。この結果から、信号再生装置１は、従来のサンプリングおよび平均化処理による特性よりも、広い雑音域で５ｄＢ以上高いＳＮＲを示す。また、従来装置に比較して広い雑音域でＳＮＲが高くなっており、特に低雑音領域では応答特性が著しく改善されていることがわかる。Further, FIG. 8 is a graph showing the relationship between the noise voltage and the SNR value when the offset voltage V B = −0.3V. In the figure, a curve SN 1 is a relationship in the signal reproduction device 1 of the present embodiment, a curve SN 2 is a relationship in a conventional signal reproduction device described in Japanese Patent Application Laid-Open No. 2009-212551, and a curve SN 3 is a sampling of a waveform repeatedly. and, the relationship between the case of applying the process of averaging of the waveform seven times, the curve SN 4 shows the relationship between the case of performing only amplified in a linear amplifier. From this result, the signal reproduction device 1 exhibits an SNR higher by 5 dB or more in a wide noise range than the characteristics obtained by the conventional sampling and averaging processes. Further, it can be seen that the SNR is high in a wide noise region as compared with the conventional device, and the response characteristic is remarkably improved particularly in the low noise region.

また、ＦＥＴ６１〜６Ｎは、閾値電圧Ｖｔｈの設定間隔が式（１）を満たすように設定されている。こうすることで、様々なオフセット電圧ＶＢが付加された入力電圧値ＶＩＮに関して、入力信号ＶＩＮと出力信号ＶＯＵＴとの相関値のオフセット電圧ＶＢに対する依存性を効果的に低減することができる。Further, the FETs 6 1 to 6 N are set so that the setting interval of the threshold voltage V th satisfies the formula (1). This effectively reduces the dependency of the correlation value between the input signal V IN and the output signal VOUT on the offset voltage V B with respect to the input voltage value V IN to which various offset voltages V B are added. Can do.

例えば、図９に示すような入力信号ＶＩＮが入力された場合を想定する。この場合、ＦＥＴ６１〜６Ｎのうち少なくとも２つのＦＥＴの閾値電圧Ｖｔｈｉ，Ｖｔｈｊ（Ｖｔｈｉ＞Ｖｔｈｊ、ｉ，ｊは自然数）が、下記式（３）；
Ｖｔｈｉ＜Ｖｍａｘ＋Ｖｒｍｓ，
Ｖｔｈｊ＞Ｖｍｉｎ−Ｖｒｍｓ…（３）
の条件を満たせば、入力信号が変化してもいずれかのＦＥＴをサブスレッショルド領域で動作させることができるので、入力信号ＶＩＮと出力信号ＶＯＵＴとの相関を大きくすることができることがわかる。ここで、Ｖｍａｘは入力信号ＶＩＮの最大値、Ｖｍｉｎは入力信号ＶＩＮの最小値、Ｖｒｍｓは雑音のＲＭＳ値である。さらに、全てのＦＥＴ６１〜６Ｎの閾値電圧のなかの最大値及び最小値が式（３）の条件を満たすことがより望ましいこともわかる。従って、確立共鳴のピーク近傍を想定し入力信号の振幅ΔＶがＶｒｍｓと同程度となるように雑音が設定された場合、
ΔＶｔｈ＝Ｖｔｈｉ−Ｖｔｈｊ＜３×ΔＶ …（４）
を満たすように２つのＦＥＴの閾値電圧の間隔が設定されれば、オフセット電圧ＶＢが様々に変化した場合であっても、ＦＥＴ６１〜６Ｎのうち少なくとも２つのＦＥＴの閾値電圧Ｖｔｈが式（３）を満たしやすくなる。その結果、式（１）を満たせば安定して入力信号ＶＩＮと出力信号ＶＯＵＴとの相関を高めることができる。For example, it is assumed that an input signal VIN as shown in FIG. 9 is input. In this case, FET 6 1 to 6 N least two threshold voltage V thi the FET of, V thj (V thi> V thj, i, j is a natural number) is a compound represented by the following formula (3);
V thi <V max + V rms ,
V thj > V min −V rms (3)
If the above condition is satisfied, any FET can be operated in the subthreshold region even if the input signal changes, so that the correlation between the input signal VIN and the output signal VOUT can be increased. Here, V max is the maximum value of the input signal VIN , V min is the minimum value of the input signal VIN , and V rms is the RMS value of noise. Further, it can be seen that it is more desirable that the maximum value and the minimum value among the threshold voltages of all the FETs 6 1 to 6 N satisfy the condition of the expression (3). Therefore, when the noise is set so that the amplitude ΔV of the input signal is approximately equal to V rms assuming the vicinity of the peak of the established resonance,
ΔV th = V thi −V thj <3 × ΔV (4)
If the interval between the threshold voltages of the two FETs is set so as to satisfy the condition, even if the offset voltage V B changes variously, the threshold voltages V th of at least two FETs among the FETs 6 1 to 6 N are It becomes easy to satisfy Formula (3). As a result, if the expression (1) is satisfied, the correlation between the input signal VIN and the output signal VOUT can be stably increased.

さらに、ＦＥＴ６１〜６Ｎが、ゲート長ＬＧ又はチャネル幅Ｗに差を設けることにより、異なる閾値電圧Ｖｔｈを有するように設定されているので、一連の半導体集積化プロセスにおいて容易に閾値の異なる複数のＦＥＴを作製することができる。Moreover, FET 6 1 to 6 N is, by providing a difference in the gate length L G or channel width W, because it is set to have different threshold voltages V th, easily threshold in a series of semiconductor integrated process A plurality of different FETs can be produced.

なお、本発明は、前述した実施形態に限定されるものではない。例えば、図１０に示す本発明の変形例である信号再生装置１０１のように、入力端子３とＦＥＴ６１〜６Ｎのゲート端子との間にオフセット付加回路（電圧源回路）８を設け、オフセット付加回路８によって入力信号ＶＩＮにオフセット電圧を付加して、いずれかのＦＥＴ６１〜６Ｎのゲート−ソース間電圧ＶＧがサブスレッショルド領域になるようにしてもよい。 また、図１１に示す本発明の変形例である信号再生装置２０１のように、ＦＥＴ６１〜６Ｎのドレイン端子のそれぞれに雑音源９１〜９Ｎを接続し、雑音源９１〜９Ｎによってドレイン端子に付加されるバイアス電圧ＶＤＤに対して雑音を重畳させてもよい。このようにしても、ＦＥＴ６１〜６Ｎのゲート−ドレイン間の相対電位に無相関な雑音が付加され、雑音源９１〜９Ｎを構成する抵抗素子の抵抗値を変更することにより入出力相関係数、すなわちＳＮＲの最適化が容易になり、入力信号の検出感度を大きくすることができる。In addition, this invention is not limited to embodiment mentioned above. For example, an offset addition circuit (voltage source circuit) 8 is provided between the input terminal 3 and the gate terminals of the FETs 6 1 to 6 N as in the signal reproducing device 101 which is a modification of the present invention shown in FIG. An offset voltage may be added to the input signal VIN by the additional circuit 8 so that the gate-source voltage V G of any one of the FETs 6 1 to 6 N is in the subthreshold region. Also, as in the signal reproducing apparatus 201 is a modification of the present invention shown in FIG. 11, to connect the noise source 9 1 to 9 N to the respective drain terminals of the FET 6 1 to 6 N, the noise source 9 1 to 9 N Thus, noise may be superimposed on the bias voltage V DD applied to the drain terminal. Even in this case, uncorrelated noise is added to the relative potential between the gates and drains of the FETs 6 1 to 6 N , and input / output is performed by changing the resistance values of the resistance elements constituting the noise sources 9 1 to 9 N. The correlation coefficient, that is, the SNR can be easily optimized, and the detection sensitivity of the input signal can be increased.

また、上述した信号再生装置１，１０１，２０１では、ＦＥＴ６１〜６Ｎが同一値のバイアス電圧ＶＤＤが印加された際にゲート端子の印加電圧に関して異なる閾値電圧Ｖｔｈを持つように設定されることにより、ＦＥＴ６１〜６Ｎが入力電圧ＶＩＮに対して異なるドレイン電流ＩＤＳを生成するようにされていた。これに対して、図１２に示す本発明の変形例である信号再生装置３０１のように、ＦＥＴ３０６１〜３０６Ｎのそれぞれのゲート端子に入力される入力信号ＶＩＮに対して、互いに異なるオフセット電圧が付加されることにより、ＦＥＴ３０６１〜３０６Ｎが入力電圧ＶＩＮに対して異なるドレイン電流ＩＤＳを生成するようにされてもよい。詳細には、ＦＥＴ３０６１〜３０６Ｎは、同一値のバイアス電圧ＶＤＤが印加された際にゲート端子の印加電圧に関して同一の閾値電圧Ｖｔｈを持つように設定されており、雑音源７１〜７ＮとＦＥＴ３０６１〜３０６Ｎのゲート端子との間には、それぞれ、異なるオフセット電圧ＶＯＦＦを印加することが可能なオフセット電圧源３０８１〜３０８Ｎが接続されている。このような構成によっても、広範囲の入力電圧値に対していずれかの電界効果トランジスタをサブスレッショルド領域で動作させることができる。この場合、ＦＥＴ３０６１〜３０６Ｎのうち少なくとも２つのＦＥＴに印加されるオフセット電圧ＶＯＦＦｉ，ＶＯＦＦｊ（ＶＯＦＦｉ＞ＶＯＦＦｊ、ｉ，ｊは自然数）が、下記式（５）；
Ｖｔｈ−ＶＯＦＦｊ＜Ｖｍａｘ＋Ｖｒｍｓ，
Ｖｔｈ−ＶＯＦＦｉ＞Ｖｍｉｎ−Ｖｒｍｓ…（５）
の条件を満たせば、入力信号が変化してもいずれかのＦＥＴをサブスレッショルド領域で動作させることができるので、入力信号ＶＩＮと出力信号ＶＯＵＴとの相関を大きくすることができることがわかる。ここで、必ずしも全てのＦＥＴ３０６１〜３０６Ｎにオフセット電圧源を接続する必要は無く、最低限２つのＦＥＴに接続されていればよい。Further, in the signal reproducing apparatuses 1 , 101 and 201 described above, the FETs 6 1 to 6 N are set to have different threshold voltages V th with respect to the applied voltage of the gate terminal when the bias voltage V DD having the same value is applied. Thus, the FETs 6 1 to 6 N generate different drain currents I DS with respect to the input voltage VIN . On the other hand, different offset voltages with respect to the input signal VIN input to the respective gate terminals of the FETs 306 1 to 306 N as in the signal reproducing device 301 which is a modification of the present invention shown in FIG. , The FETs 306 1 to 306 N may generate different drain currents I DS with respect to the input voltage VIN . Specifically, the FETs 306 1 to 306 N are set to have the same threshold voltage V th with respect to the applied voltage of the gate terminal when the bias voltage V DD having the same value is applied, and the noise sources 7 1 to The offset voltage sources 308 1 to 308 N that can apply different offset voltages V OFF are connected between 7 N and the gate terminals of the FETs 306 1 to 306 N , respectively. Even with such a configuration, any one of the field effect transistors can be operated in the subthreshold region with respect to a wide range of input voltage values. In this case, offset voltages V OFFi and V OFFj (V OFFi > V OFFj , i, j are natural numbers) applied to at least two FETs among the FETs 306 1 to 306 N are expressed by the following formula (5):
V th −V OFFj <V max + V rms ,
V th −V OFFi > V min −V rms (5)
If the above condition is satisfied, any FET can be operated in the subthreshold region even if the input signal changes, so that the correlation between the input signal VIN and the output signal VOUT can be increased. Here, it is not always necessary to connect the offset voltage source to all the FETs 306 1 to 306 N , and it is sufficient that the FETs are connected to at least two FETs.

また、ＦＥＴ６１〜６Ｎが異なる閾値電圧Ｖｔｈを有するように設定するために、ゲート絶縁膜（接合形ＦＥＴの場合は障壁層）の厚さを変化させても良いし、チャネル不純物濃度（接合形ＦＥＴの場合はキャリア供給層の不純物濃度）を変化させても良い。In addition, in order to set the FETs 6 1 to 6 N to have different threshold voltages V th , the thickness of the gate insulating film (a barrier layer in the case of a junction FET) may be changed, or the channel impurity concentration ( In the case of a junction FET, the impurity concentration of the carrier supply layer may be changed.

ここで、複数の電界効果トランジスタの閾値電圧の設定間隔が、入力信号の振幅の３倍よりも小さい、ことが好ましい。こうすれば、様々なオフセット電圧が付加された入力電圧値に関して、入力信号と出力信号との相関値のオフセット電圧に対する依存性を低減することができる。   Here, it is preferable that the threshold voltage setting interval of the plurality of field effect transistors is smaller than three times the amplitude of the input signal. In this way, the dependency of the correlation value between the input signal and the output signal on the offset voltage can be reduced with respect to the input voltage value to which various offset voltages are added.

また、複数の電界効果トランジスタは、ゲート長に差を設けることにより、異なる閾値電圧を有するように設定されている、ことが好ましい。この場合、一連の集積化プロセスのなかで容易に閾値の異なる複数の電界効果トランジスタを作製することができる。   The plurality of field effect transistors are preferably set to have different threshold voltages by providing a difference in gate length. In this case, a plurality of field effect transistors having different threshold values can be easily manufactured in a series of integration processes.

さらに、複数の電界効果トランジスタは、チャネル幅に差を設けることにより、異なる閾値電圧を有するように設定されている、ことも好ましい。この場合も、一連の集積化プロセスのなかで容易に閾値の異なる複数の電界効果トランジスタを作製することができる。   Furthermore, it is also preferable that the plurality of field effect transistors are set to have different threshold voltages by providing a difference in channel width. Also in this case, a plurality of field effect transistors having different threshold values can be easily manufactured in a series of integration processes.

本発明は、雑音を含む入力信号を再生するための信号再生装置を使用用途とし、入力信号の振幅やオフセットが変化しても良好な応答特性を安定して得ることを可能にするものである。   The present invention uses a signal reproducing apparatus for reproducing an input signal including noise, and makes it possible to stably obtain good response characteristics even if the amplitude and offset of the input signal change. .

１，１０１，２０１，３０１…信号再生装置、４…加算回路、６１〜６Ｎ…ＦＥＴ（電界効果トランジスタ）、ＩＤＳ，ＩＤＳ１〜ＩＤＳＮ…ドレイン電流、ＬＧ…ゲート長、ＶＤＤ…バイアス電圧、Ｖｔｈ…閾値電圧、Ｗ…チャネル幅。1,101,201,301 ... signal reproducing apparatus, 4 ... adding circuit, 6 1 ~6 N ... FET (field effect transistor), I DS, I DS1 ~I DSN ... drain current, L G ... gate length, V DD … Bias voltage, V th … Threshold voltage, W… Channel width.

Claims (4)

雑音を含む入力信号を入力する入力端子と、
雑音を生成する複数の雑音源と、
前記入力信号を前記雑音源を介してゲート端子に受けると同時にドレイン端子にバイアス電圧が印加されることにより、又は前記入力信号を前記ゲート端子に受けると同時に前記ドレイン端子に前記雑音源を介してバイアス電圧が印加されることにより、前記ゲート端子で受ける入力信号又は前記ドレイン端子に印加されるバイアス電圧に、前記複数の雑音源のそれぞれにより生成された雑音が付加される複数の電界効果トランジスタと、
前記複数の電界効果トランジスタのソース端子に接続されて、前記複数の電界効果トランジスタの前記ドレイン端子と前記ソース端子との間の電流を合成し、合成した電流に対応する出力電圧信号を出力する加算回路とを備え、
前記複数の電界効果トランジスタの全てが、同一値の前記バイアス電圧が印加された際に前記ゲート端子の印加電圧に関して互いに異なる閾値電圧を有するように設定されており、同一値の前記バイアス電圧が印加された際に、前記入力信号に対して前記ドレイン端子と前記ソース端子との間に異なる電流を生成するように設定され、かつ、前記複数の電界効果トランジスタのいずれかの前記閾値電圧が、前記入力信号の電圧値よりも大きくなるように設定されることにより、雑音を含む前記入力信号を再生する、
ことを特徴とする信号再生装置。 An input terminal for inputting an input signal including noise;
Multiple noise sources that generate noise;
By the the input signal Ru received in the gate terminal through the noise source bias voltage to the drain terminal simultaneously it is applied, or the noise source via the input signal to the receiving when the drain terminal simultaneously to said gate terminal bias voltage is applied Te by Rukoto, the input signal or the bias voltage applied to the drain terminal receives at a gate terminal, said plurality of the plurality of field effect transistors that will be added is generated noise by each of the noise source When,
An addition connected to the source terminals of the plurality of field effect transistors, combining currents between the drain terminals and the source terminals of the plurality of field effect transistors, and outputting an output voltage signal corresponding to the combined currents With circuit,
All of the plurality of field effect transistors are set to have different threshold voltages with respect to the applied voltage of the gate terminal when the same value of the bias voltage is applied, and the same value of the bias voltage is applied. Is set to generate different currents between the drain terminal and the source terminal with respect to the input signal, and the threshold voltage of any of the plurality of field effect transistors is The input signal including noise is reproduced by being set to be larger than the voltage value of the input signal.
A signal reproducing apparatus characterized by the above. 前記複数の電界効果トランジスタは、ゲート長に差を設けることにより、異なる閾値電圧を有するように設定されている、
ことを特徴とする請求項１記載の信号再生装置。 The plurality of field effect transistors are set to have different threshold voltages by providing a difference in gate length.
Signal reproducing apparatus according to claim 1 Symbol mounting, characterized in that. 前記複数の電界効果トランジスタは、チャネル幅に差を設けることにより、異なる閾値電圧を有するように設定されている、
ことを特徴とする請求項１又は２に記載の信号再生装置。 The plurality of field effect transistors are set to have different threshold voltages by providing a difference in channel width.
The signal reproducing apparatus according to claim 1 or 2 , characterized in that 前記複数の電界効果トランジスタのそれぞれの前記ゲート端子に入力される前記入力信号に対して、互いに異なるオフセット電圧が付加可能に構成されている、
ことを特徴とする請求項１記載の信号再生装置。 Different offset voltages can be added to the input signals input to the gate terminals of the plurality of field effect transistors,
The signal reproducing apparatus according to claim 1.
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