JP5755596B2

JP5755596B2 - Semiconductor memory device

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Publication number: JP5755596B2
Application number: JP2012097925A
Authority: JP
Inventors: 鎌田　義彦; 義彦鎌田; 裕子横田; 浩司田畑; 倫行浜野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-04-23
Filing date: 2012-04-23
Publication date: 2015-07-29
Anticipated expiration: 2032-04-23
Also published as: JP2013225365A

Description

実施形態は、より負側の閾値レベルのデータを読み出し可能な半導体記憶装置に関する。 The embodiment relates to a semiconductor memory device capable of reading data of a more negative threshold level.

メモリセルが例えば、２値のデータを保持可能とし、電荷蓄積層に電荷を蓄積すると“０”データを保持し、この電荷が電荷蓄積層から抜けると閾値分布は負側に位置し、“１”データ、すなわち消去状態とされる。 For example, if the memory cell can hold binary data, and if charge is stored in the charge storage layer, it holds “0” data. When this charge is removed from the charge storage layer, the threshold distribution is positioned on the negative side, and “1” “Data, that is, an erased state.

特表２００６−５００７２９号公報Special table 2006-500729 gazette

より負側の閾値レベルのデータを読み出し可能な半導体記憶装置を提供する。 Provided is a semiconductor memory device capable of reading data of a more negative threshold level.

実施形態に係る半導体記憶装置によれば、データを保持可能なメモリセルが複数直列接続され、ソース及びドレインを有するＮＡＮＤストリングを複数含み、前記ソースで前記ＮＡＮＤストリングの各々が共通接続されたメモリセルアレイと、前記ＮＡＮＤストリングの各々と、対応する前記ドレインで接続されるビット線と、互いに直列接続された第１トランジスタ及び第２トランジスタを含み、前記メモリセルから前記データを読み出す際、これら第１、第２トランジスタによって前記ビット線を第１電圧にチャージするセンスアンプと、前記データの読み出し時において、前記ソースに第２電圧を供給しつつ、前記第１トランジスタ、前記第２トランジスタのゲートに前記第１電圧及び前記第２電圧の和を供給する電圧発生回路とを具備する。 According to the semiconductor memory device of the embodiment, a plurality of memory cells capable of holding data are connected in series, and a plurality of NAND strings having a source and a drain are included, and each of the NAND strings is connected in common at the source. Each of the NAND strings, a corresponding bit line connected by the drain, and a first transistor and a second transistor connected in series, and when reading the data from the memory cell, the first, A sense amplifier that charges the bit line to a first voltage by a second transistor, and a second voltage is supplied to the source at the time of reading the data, and the first transistor and the gate of the second transistor are supplied to the first transistor. A voltage generating circuit for supplying a sum of one voltage and the second voltage To.

第１実施形態に係るＮＡＮＤフラッシュメモリの全体構成例。1 is an example of the overall configuration of a NAND flash memory according to a first embodiment. 第１実施形態に係るメモリセルの閾値分布。4 is a threshold distribution of memory cells according to the first embodiment. 第１実施形態に係る電圧切替回路の回路図。1 is a circuit diagram of a voltage switching circuit according to a first embodiment. 第１実施形態に係るセンスアンプの回路図。1 is a circuit diagram of a sense amplifier according to a first embodiment. 第１実施形態に係るＣＥＬＳＲＣの上限を示した概念図。The conceptual diagram which showed the upper limit of CELSRC which concerns on 1st Embodiment. 第１実施形態に係る読み出し動作の概念図。FIG. 3 is a conceptual diagram of a read operation according to the first embodiment. 第１実施形態に係る読み出し動作の際のタイムチャート。3 is a time chart for a read operation according to the first embodiment. 第２実施形態に係る読み出し動作の概念図。The conceptual diagram of the read-out operation | movement which concerns on 2nd Embodiment. 第２実施形態に係る読み出し動作の際のタイムチャート。The time chart in the case of the read-out operation | movement which concerns on 2nd Embodiment. 第３実施形態に係る読み出し動作の概念図。The conceptual diagram of the read-out operation | movement which concerns on 3rd Embodiment. 第３実施形態に係る読み出し動作の際のタイムチャート。The time chart in the case of the read-out operation | movement which concerns on 3rd Embodiment.

以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 Hereinafter, this embodiment will be described with reference to the drawings. In the description, common parts are denoted by common reference symbols throughout the drawings. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Accordingly, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

[第１の実施形態]
本実施形態に係る半導体記憶装置は、データの読み出し時においてＣＥＬＳＲＣに正の電圧を印加し、疑似的にメモリセルＭＣのゲートに負の電圧を掛けることで、このメモリセルＭＣの負側の閾値を読み出すものである。なお、ＣＥＬＳＲＣとは、後述する複数のＮＡＮＤストリングが共通接続されるソース線ＳＬのノードに相当し、このノードの電位を電圧ＣＥＬＳＲＣとも表現することがある。 [First embodiment]
The semiconductor memory device according to the present embodiment applies a positive voltage to CELSRC at the time of reading data, and artificially applies a negative voltage to the gate of the memory cell MC, thereby reducing the threshold on the negative side of the memory cell MC. Is read out. Note that CELSRC corresponds to a node of the source line SL to which a plurality of NAND strings described later are commonly connected, and the potential of this node may also be expressed as a voltage CELSRC.

１．全体構成例
図１を用いて本実施形態に係る半導体記憶装置の全体構成例について説明する。
１．＜全体構成例＞
図１に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ１、ロウデータ２、データ入出力回路３、制御部４、センスアンプ６、及び電圧発生回路５を備える。 1. Overall configuration example
An example of the overall configuration of the semiconductor memory device according to this embodiment will be described with reference to FIG.
1. <Example of overall configuration>
As shown in FIG. 1, the semiconductor memory device according to this embodiment includes a memory cell array 1, row data 2, a data input / output circuit 3, a control unit 4, a sense amplifier 6, and a voltage generation circuit 5.

１−１．＜メモリセルアレイ１＞
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＣを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮＤストリング１０の各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。 1-1. <Memory cell array 1>
The memory cell array 1 includes blocks BLK0 to BLKs including a plurality of nonvolatile memory cells MC (s is a natural number). Each of the blocks BLK0 to BLKs includes a plurality of NAND strings 10 in which nonvolatile memory cells MC are connected in series. Each of the NAND strings 10 includes, for example, 64 memory cells MC and select transistors ST1 and ST2.

メモリセルＭＣは、２値以上のデータを保持可能とする。このメモリセルＭＣの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルＭＣの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。 The memory cell MC can hold data of two or more values. The structure of this memory cell MC includes a floating gate (charge conductive layer) formed on a p-type semiconductor substrate with a gate insulating film interposed therebetween, and a control gate formed on the floating gate with an inter-gate insulating film interposed therebetween. FG structure including The structure of the memory cell MC may be a MONOS type. The MONOS type includes a charge storage layer (for example, an insulating film) formed on a semiconductor substrate with a gate insulating film interposed therebetween, and an insulating film (hereinafter, referred to as a dielectric constant higher than the charge storage layer). And a control gate formed on the block layer.

メモリセルＭＣの制御ゲートはワード線に電気的に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルＭＣは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＣの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。 The control gate of the memory cell MC is electrically connected to the word line, the drain is electrically connected to the bit line, and the source is electrically connected to the source line. Memory cell MC is an n-channel MOS transistor. The number of memory cells MC is not limited to 64, but may be 128, 256, 512, etc., and the number is not limited.

またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。 The adjacent memory cells MC share the source and drain. And it arrange | positions so that the current path may be connected in series between selection transistor ST1, ST2. The drain region on one end side of the memory cells MC connected in series is connected to the source region of the select transistor ST1, and the source region on the other end side is connected to the drain region of the select transistor ST2.

同一行にあるメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。 The control gates of the memory cells MC in the same row are commonly connected to any of the word lines WL0 to WL63, and the gate electrodes of the select transistors ST1 and ST2 of the memory cells MC in the same row are connected to the select gate lines SGD1 and SGS1, respectively. Commonly connected. For simplification of description, the word lines WL0 to WL63 may be simply referred to as word lines WL in the following when they are not distinguished. Further, the drains of the select transistors ST1 in the same column in the memory cell array 1 are commonly connected to any of the bit lines BL0 to BLn. Hereinafter, the bit lines BL0 to BLn are collectively referred to as a bit line BL (n: natural number) unless they are distinguished. The sources of the selection transistors ST2 are commonly connected to the source line SL.

また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される。 Data is collectively written in the plurality of memory cells MC connected to the same word line WL, and this unit is called a page. Further, data is erased from the plurality of memory cells MC in a unit of block BLK.

１−２．＜メモリセルＭＣの閾値分布＞
図２を用いて上記メモリセルＭＣの閾値分布について説明する。図２は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルＭＣの数を示したグラフである。 1-2. <Threshold distribution of memory cell MC>
The threshold distribution of the memory cell MC will be described with reference to FIG. FIG. 2 is a graph in which the horizontal axis indicates the threshold distribution (voltage) and the vertical axis indicates the number of memory cells MC.

図示するように、各々のメモリセルＭＣは、例えば２値（2-levels）のデータ（１ビットデータ：閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータ）を保持できる。また、メモリセルＭＣは、消去状態において、“１”データ（例えば負電圧）に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。 As shown in the figure, each memory cell MC can hold, for example, binary (2-levels) data (1-bit data: two types of data “1” and “0” in order of increasing threshold voltage Vth). . In the erased state, the memory cell MC is set to “1” data (for example, negative voltage), and is set to a positive threshold voltage by writing data and injecting charge into the charge storage layer.

１−３．＜周辺回路＞
図１に戻って、周辺回路について説明する。
１−３−１．＜ロウデコーダ２＞
ロウデコーダ２は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部４から与えられるブロック選択信号をデコードし、その結果に基づいてブロックＢＬＫを選択する。次いで、選択したブロックＢＬＫ内の各ワード線ＷＬに対し書き込み電圧、読み出し電圧、及び消去電圧のいずれか電圧を転送する。一例を挙げると、ロウデコーダ２は、例えば読み出し電圧として、読み出し対象のワード線ＷＬに選択読み出し電圧（以下、Ｖｃｇｒ）を転送し、それ以外のワード線ＷＬに非選択読み出し電圧（以下、電圧Ｖｒｅａｄ）を転送する。 1-3. <Peripheral circuit>
Returning to FIG. 1, the peripheral circuit will be described.
1-3-1. <Row decoder 2>
The row decoder 2 decodes a block selection signal supplied from the control unit 4 during a data write operation, a read operation, and an erase operation, and selects a block BLK based on the result. Next, one of a write voltage, a read voltage, and an erase voltage is transferred to each word line WL in the selected block BLK. For example, the row decoder 2 transfers a selected read voltage (hereinafter referred to as Vcgr) to a read target word line WL as a read voltage, for example, and a non-selected read voltage (hereinafter referred to as voltage Vread) to other word lines WL. ).

１−３−２．＜データ入出力回路３＞
データ入出力回路３は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部４へ出力する。またデータ入出力回路３は、書き込みデータを、データ線Ｄ_ｌｉｎｅを介してセンスアンプ６へと出力する。データをホストへ出力する際は、制御部４の制御に基づき、センスアンプ６が増幅したデータを、データ線Ｄ_ｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。 1-3-2. <Data input / output circuit 3>
The data input / output circuit 3 outputs an address and a command supplied from a host via an I / O terminal (not shown) to the control unit 4. The data input / output circuit 3 outputs write data to the sense amplifier 6 through the data line D _line . When data is output to the host, the data amplified by the sense amplifier 6 is received via the data line D _line based on the control of the control unit 4 and then output to the host via the I / O terminal.

１−３−３．＜制御部４＞
制御部４は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路３を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部４はアドレス、及び動作シーケンスに基づき、例えばブロック選択信号／カラム選択信号を生成し、このブロック選択信号をロウデコーダ２に出力する。また、制御部４はカラム選択信号をセンスアンプ６に出力する。カラム選択信号とは、センスアンプ６のカラム方向を選択する信号である。 1-3-3. <Control unit 4>
The control unit 4 controls the operation of the entire NAND flash memory. That is, an operation sequence in a data write operation, a read operation, and an erase operation is executed based on the address and command given from a host (not shown) via the data input / output circuit 3. The control unit 4 generates, for example, a block selection signal / column selection signal based on the address and the operation sequence, and outputs this block selection signal to the row decoder 2. Further, the control unit 4 outputs a column selection signal to the sense amplifier 6. The column selection signal is a signal for selecting the column direction of the sense amplifier 6.

また、制御部４には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部４は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）からデータ入出力回路３へと供給された信号がアドレスであるのか、データであるのかを区別する。 The control unit 4 is given a control signal supplied from a memory controller (not shown). The control unit 4 distinguishes whether the signal supplied from the host to the data input / output circuit 3 via an I / O terminal (not shown) is an address or data based on the supplied control signal. .

更に、本実施形態に係る制御部４は、読み出し動作時において、センスアンプ６を構成する各トランジスタへの信号（後述する信号Ｓ１、信号Ｓ２、及び信号Ｓ３）の供給タイミングや、トランジスタに印加する電圧の大きさを制御する。 Furthermore, the control unit 4 according to the present embodiment applies a signal (signal S1, signal S2, and signal S3, which will be described later) to each transistor constituting the sense amplifier 6 at the time of a read operation, and applies it to the transistor. Control the magnitude of the voltage.

１−３−４．＜電圧発生回路５＞
本実施形態に係る電圧発生回路５は、例えば読み出し電圧Ｖｃｇｒ及び電圧Ｖｒｅａｄを生成し、これを上記ロウデコーダ２に供給し、また電圧発生回路５は電圧Ｖ１を生成し、これをＣＥＬＳＲＣへと供給する。またこの電圧発生回路５は、電圧切替回路５−１を備える。この電圧切替回路５−１は、例えば読み出し時において、所定の大きさの信号ＢＬＸ、信号ＢＬＣを生成し、これをセンスアンプ６に出力する。以下、図３を用いてこの電圧切替回路５−１の構成について説明する。 1-3-4. <Voltage generation circuit 5>
The voltage generation circuit 5 according to the present embodiment generates, for example, a read voltage Vcgr and a voltage Vread and supplies them to the row decoder 2, and the voltage generation circuit 5 generates a voltage V1 and supplies it to CELSRC. To do. The voltage generation circuit 5 includes a voltage switching circuit 5-1. The voltage switching circuit 5-1 generates a signal BLX and a signal BLC having predetermined magnitudes at the time of reading, for example, and outputs them to the sense amplifier 6. Hereinafter, the configuration of the voltage switching circuit 5-1 will be described with reference to FIG.

１−３−４−１．電圧切替回路５−１の構成
図３に電圧切替回路５−１の構成を示す。電圧切替回路５−１は、信号ＢＬＸと信号ＢＬＣの電圧差を調整する機能を有する。図示するように、電圧切替回路５−１は、電流源５０、ｎチャネル型ＭＯＳトランジスタ５１〜５３、抵抗素子５４〜５７、並びにミラー回路５８を備える。 1-3-4-1. Configuration of voltage switching circuit 5-1
FIG. 3 shows the configuration of the voltage switching circuit 5-1. The voltage switching circuit 5-1 has a function of adjusting a voltage difference between the signal BLX and the signal BLC. As illustrated, the voltage switching circuit 5-1 includes a current source 50, n-channel MOS transistors 51 to 53, resistance elements 54 to 57, and a mirror circuit 58.

電流源５０の入力端には、内部電圧ＶＤＤが供給され、例えば電流Ｉ_５８をノードＮ１に出力する。このノードＮ１にはＭＯＳトランジスタ５１の電流経路の一端が接続され、他端はノードＮ２に接続され、ゲートには信号Ｓ１が供給される。また、ＭＯＳトランジスタ５２の電流経路の一端は、ノードＮ２でＭＯＳトランジスタ５１の他端と共通接続され、他端はノードＮ３に接続され、ゲートには信号Ｓ２が供給される。更にＭＯＳトランジスタ５３の電流経路の一端は、ノードＮ３でＭＯＳトランジスタ５２の電流経路の他端と共通接続され、他端はノードＮ４に接続され、ゲートには信号Ｓ３が供給される。なお、上述したようにこれら信号Ｓ１〜Ｓ３の“Ｌ”又は“Ｈ”いずれか信号は、制御部４から供給される。 The input terminal of the current source 50, the internal voltage VDD is supplied, for example, outputs a current _{I 58} in the node N1. One end of the current path of the MOS transistor 51 is connected to the node N1, the other end is connected to the node N2, and a signal S1 is supplied to the gate. One end of the current path of the MOS transistor 52 is commonly connected to the other end of the MOS transistor 51 at the node N2, the other end is connected to the node N3, and the signal S2 is supplied to the gate. Further, one end of the current path of the MOS transistor 53 is commonly connected to the other end of the current path of the MOS transistor 52 at the node N3, the other end is connected to the node N4, and a signal S3 is supplied to the gate. As described above, either “L” or “H” of these signals S 1 to S 3 is supplied from the control unit 4.

また、抵抗素子５４の一端はノードＮ１に接続され、他端はノードＮ２に接続される。抵抗素子５５の他端はノードＮ２に接続され、他端はノードＮ３に接続される。更に抵抗素子５６の一端はノードＮ３に接続され、他端はノードＮ４に接続される。 Further, one end of resistance element 54 is connected to node N1, and the other end is connected to node N2. The other end of resistance element 55 is connected to node N2, and the other end is connected to node N3. Furthermore, one end of resistance element 56 is connected to node N3, and the other end is connected to node N4.

更にこのノードＮ４には、ミラー回路５８が接続される。以下、ミラー回路５８の構成について説明する。ミラー回路５８は、例えばｎ＝２５、すなわち２５個のｎチャネル型ＭＯＳトランジスタ５８−１〜５８−２５が並列接続された構成とされる。つまり、各々のゲート及びドレインは共通接続され、これらＭＯＳトランジスタ５８−１〜５８−２５によって、例えばＩ_５８がＣＥＬＳＲＣに向かって流れる。 Further, a mirror circuit 58 is connected to the node N4. Hereinafter, the configuration of the mirror circuit 58 will be described. The mirror circuit 58 has a configuration in which, for example, n = 25, that is, 25 n-channel MOS transistors 58-1 to 58-25 are connected in parallel. That is, each gate and drain are connected in common, and for example, I ₅₈ flows toward CELSRC by these MOS transistors 58-1 to 58-25.

そして、上記信号Ｓ１〜Ｓ３がオフ状態とされれば、この電流Ｉ_５８は、抵抗素子５４〜５６を経由することとなり、これら抵抗素子５４〜５６によって電圧降下が生じる。これら抵抗素子５４〜５６によって降下する電圧を、電圧ＢＬＣ２ＢＬＸとする。すなわち、信号Ｓ１〜Ｓ３がオフ状態とされた場合、信号ＢＬＸと信号ＢＬＣとの間に、電圧ＢＬＣ２ＢＬＸだけの電位差が生じる。 When the signals S1 to S3 are turned off, the current I ₅₈ passes through the resistance elements 54 to 56, and a voltage drop is generated by the resistance elements 54 to 56. The voltage dropped by these resistance elements 54 to 56 is referred to as voltage BLC2BLX. That is, when the signals S1 to S3 are turned off, a potential difference of only the voltage BLC2BLX is generated between the signal BLX and the signal BLC.

これに対し、信号Ｓ１〜Ｓ３がすべてオン状態とされると、電流Ｉ_５８は、これらＭＯＳトランジスタ５１〜５３を通過する。このため、ノードＮ１とノードＮ４との間には電位差が生じず、信号ＢＬＣ＝信号ＢＬＸとされる。 On the other hand, when all of the signals S1 to S3 are turned on, the current I ₅₈ passes through these MOS transistors 51 to 53. Therefore, no potential difference is generated between the node N1 and the node N4, and the signal BLC = the signal BLX.

なお、ミラー回路５８において、これらＭＯＳトランジスタ５８−１〜５８−２５で、電流Ｉ_５８を流す場合、１つ当たりのＭＯＳトランジスタは、電流Ｉ_５８／５０を流すことになる。 Note that in the mirror circuit 58, in the MOS transistors 58-1～58-25, when supplying a current _{I 58,} MOS transistors per one would flow a current _I 58/50.

抵抗素子５７の一端は、ノードＮ５（ＭＯＳトランジスタ５８−１〜５８−２５のソース）に接続され、他端はＣＥＬＳＲＣに接続される。 One end of resistance element 57 is connected to node N5 (the sources of MOS transistors 58-1 to 58-25), and the other end is connected to CELSRC.

１−３−５．＜センスアンプ６＞
データの読み出し時において、センスアンプ６はビット線ＢＬに定電流を流し、これによってメモリセルＭＣが流す電流を直接センスする。このため、センスアンプ６は、全ビット線ＢＬに対して一括読み出しが出来る。またメモリセルＭＣの有するデータによりビット線ＢＬに流れる電流値が決まる。つまり、ビット線ＢＬに接続されたセンスアンプ６による“１”、または“０”の判定はこのメモリセルＭＣが流す電流の値の相違により決定される。なお、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。以下、センスアンプ６の構成について述べる。 1-3-5. <Sense amplifier 6>
At the time of reading data, the sense amplifier 6 applies a constant current to the bit line BL, thereby directly sensing the current flowing through the memory cell MC. Therefore, the sense amplifier 6 can perform batch reading with respect to all the bit lines BL. The value of the current flowing through the bit line BL is determined by the data stored in the memory cell MC. That is, the determination of “1” or “0” by the sense amplifier 6 connected to the bit line BL is determined by the difference in the value of the current flowing through the memory cell MC. Note that when data is written, the write data is transferred to the corresponding bit line BL. Hereinafter, the configuration of the sense amplifier 6 will be described.

図４に示すようにセンスアンプ６は、ｎチャネル型ＭＯＳトランジスタ２０〜２３、２５〜３６、ｐチャネル型ＭＯＳトランジスタ３７〜４０、並びにキャパシタ素子２４を備える。なお、以下ではＭＯＳトランジスタの閾値電位ＶｔｈにそのＭＯＳトランジスタの参照符号を付すことでＭＯＳトランジスタの閾値電位を表す。例えば、ＭＯＳトランジスタ２１の閾値電位はＶｔｈ２１とする。 As shown in FIG. 4, the sense amplifier 6 includes n-channel MOS transistors 20 to 23, 25 to 36, p-channel MOS transistors 37 to 40, and a capacitor element 24. In the following, the threshold potential of the MOS transistor is represented by adding the reference numeral of the MOS transistor to the threshold potential Vth of the MOS transistor. For example, the threshold potential of the MOS transistor 21 is Vth21.

ＭＯＳトランジスタ２０の電流経路の一端はビット線ＢＬに接続され、ゲートには信号ＢＬＳが供給される。信号ＢＬＳは、読み出し動作、書き込み動作の際、“Ｈ”レベルとされ、ビット線ＢＬとセンスアンプ６とを接続可能とする信号である。 One end of the current path of the MOS transistor 20 is connected to the bit line BL, and a signal BLS is supplied to the gate. The signal BLS is a signal that is set to the “H” level during the read operation and the write operation, and enables the bit line BL and the sense amplifier 6 to be connected.

ＭＯＳトランジスタ２１の電流経路の一端はＭＯＳトランジスタ２０の電流経路の他端に接続され、他端はＳＣＯＭに接続され、ゲートには信号ＢＬＣが供給される。信号ＢＬＣとはビット線ＢＬを所定の電位にクランプするための信号である。仮にＭＯＳトランジスタ２１に信号ＢＬＣ＝（Ｖｂｌｃ＋Ｖｔｈ２１）が与えられると、ビット線ＢＬの電位は、電圧Ｖｂｌｃとなる。 One end of the current path of the MOS transistor 21 is connected to the other end of the current path of the MOS transistor 20, the other end is connected to SCOM, and a signal BLC is supplied to the gate. The signal BLC is a signal for clamping the bit line BL to a predetermined potential. If the signal BLC = (Vblc + Vth21) is applied to the MOS transistor 21, the potential of the bit line BL becomes the voltage Vblc.

ＭＯＳトランジスタ２２の電流経路の一端はＳＣＯＭに接続され、他端には電圧ＶＨＳＡ（＝電圧ＶＤＤ）が供給され、ゲートには信号ＢＬＸ（電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２＋ＢＬＣ２ＢＬＸ）又は電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２））が供給される。なお、本実施形態では、信号ＢＬＸ＝電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２）とする。従って、本実施形態における“１”データ読み出しの際、ＳＣＯＭの電位は、電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ）とされる。 One end of the current path of the MOS transistor 22 is connected to SCOM, the other end is supplied with a voltage VHSA (= voltage VDD), and the gate is supplied with a signal BLX (voltage (Vblc + CELSRC + Vth22 + BLC2BLX) or voltage (Vblc + CELSRC + Vth22)). In the present embodiment, the signal BLX = voltage (Vblc + CELSRC + Vth22). Therefore, the potential of SCOM is set to the voltage (Vblc + CELSRC) when “1” data is read in the present embodiment.

またなお、電圧ＢＬＣ２ＢＬＸとは、ＳＣＯＭに電圧ＶＨＳＡを確実に転送するための電圧である。例えば信号ＢＬＸ＜信号ＢＬＣとされると、ビット線ＢＬに供給する電圧が信号ＢＬＸに律速してしまう。これを防ぐため信号ＢＬＸの電圧は電圧ＢＬＣよりも高い電圧とされる。なお、信号ＢＬＸ＝電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２＋ＢＬＣ２ＢＬＸ）とされるケースについては、第２実施形態にて説明する。 The voltage BLC2BLX is a voltage for reliably transferring the voltage VHSA to SCOM. For example, when the signal BLX <the signal BLC, the voltage supplied to the bit line BL is limited by the signal BLX. In order to prevent this, the voltage of the signal BLX is set higher than the voltage BLC. The case where the signal BLX = voltage (Vblc + CELSRC + Vth22 + BLC2BLX) will be described in the second embodiment.

なお、信号ＢＬＣ、信号ＢＬＸ、及び信号ＸＸＬに電圧ＣＥＬＳＲＣを加算するのは、ソースＳＬの電位を電圧ＣＥＬＳＲＣに上昇させた場合であっても、対応するＭＯＳトランジスタ２１、２２、及び２３におけるゲート−ソース間の電位、すなわちＶｇｓの値を維持させるためである。以下、具体的に述べる。 Note that the voltage CELSRC is added to the signal BLC, the signal BLX, and the signal XXL even when the potential of the source SL is increased to the voltage CELSRC. This is to maintain the potential between the sources, that is, the value of Vgs. The details will be described below.

読み出し時、ソースＳＬに電圧ＣＥＬＳＲＣを供給した場合であって、且つＮＡＮＤストリング１０が導通（読み出し対象とされるメモリセルＭＣがオン）した場合、ビット線ＢＬの電位は電圧ＣＥＬＳＲＣとされる。つまり、ソースＳＬに電圧ＶＳＳ（０Ｖ）を供給した場合に比べ、ビット線ＢＬの電位が電圧ＣＥＬＳＲＣ分上昇する。 At the time of reading, when the voltage CELSRC is supplied to the source SL and the NAND string 10 is turned on (the memory cell MC to be read is turned on), the potential of the bit line BL is set to the voltage CELSRC. That is, the potential of the bit line BL is increased by the voltage CELSRC as compared with the case where the voltage VSS (0 V) is supplied to the source SL.

この結果、例えば信号ＢＬＣ＝（Ｖｂｌｃ＋Ｖｔｈ２１）であって、ソース電位が電圧ＣＥＬＳＲＣであると、ソースＳＬに電圧ＶＳＳ（０Ｖ）を供給した場合に比べ、ＭＯＳトランジスタ２１のＶｇｓの値がＣＥＬＳＲＣ分減少してしまう。このように、ソースＳＬに印加する電圧に応じてＶｇｓの値が変化することを防止するため、信号ＢＬＣの値には電圧ＣＥＬＳＲＣを加算する。なお、信号ＢＬＸ、及び信号ＸＸＬについても同様の理由である。 As a result, for example, when the signal BLC = (Vblc + Vth21) and the source potential is the voltage CELSRC, the value of Vgs of the MOS transistor 21 is decreased by CELSRC as compared with the case where the voltage VSS (0 V) is supplied to the source SL. End up. In this way, the voltage CELSRC is added to the value of the signal BLC in order to prevent the value of Vgs from changing according to the voltage applied to the source SL. The same reason applies to the signal BLX and the signal XXL.

ＭＯＳトランジスタ２３の電流経路の一端は、ノードＳＣＯＭに接続され、他端はＳＥＮ（検知部）に接続され、ゲートには信号ＸＸＬ（Ｖｂｌｃ＋Ｖｔｈ２３＋ＢＬＣ２ＢＬＸ＋ＢＬＸ２ＸＸＬ）が供給される。ここで、信号ＢＬＣ、信号ＢＬＸ、及び信号ＸＸＬの間には、信号ＢＬＣ＝信号ＢＬＸ＜信号ＸＸＬ、又は信号ＢＬＣ＜信号ＢＬＸ＜信号ＸＸＬなる電圧関係が成り立つ。つまり、ＭＯＳトランジスタ２２よりもＭＯＳトランジスタ２３の電流駆動力の方が大きい。これは、“１”データをセンスする際、ＭＯＳトランジスタ２２が流す電流よりもＭＯＳトランジスタ２３が流す電流を大きくすることで、ノードＳＥＮの電位を優先的にビット線ＢＬに流すためである。また、ＭＯＳトランジスタ２１とＭＯＳトランジスタ２２の閾値を同一とし、Ｖｔｈ２１＝Ｖｔｈ２２が成り立つものとする。 One end of the current path of the MOS transistor 23 is connected to the node SCOM, the other end is connected to SEN (detection unit), and a signal XXL (Vblc + Vth23 + BLC2BLX + BLX2XXL) is supplied to the gate. Here, a voltage relationship of signal BLC = signal BLX <signal XXL or signal BLC <signal BLX <signal XXL is established between the signal BLC, the signal BLX, and the signal XXL. That is, the current driving capability of the MOS transistor 23 is greater than that of the MOS transistor 22. This is because when the “1” data is sensed, the current flowing through the MOS transistor 23 is made larger than the current flowing through the MOS transistor 22 so that the potential of the node SEN flows preferentially to the bit line BL. Further, the threshold values of the MOS transistor 21 and the MOS transistor 22 are the same, and Vth21 = Vth22 is established.

引き続き、構成について説明する。キャパシタ素子２４の一方の電極には、ノードＮ１０でクロックＣＬＫ（＝電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ））が供給され、他方の電極はノードＳＥＮに接続される。このクロックＣＬＫは、ノードＳＥＮの電位をブーストするための機能を有する。ＭＯＳトランジスタ２５の電流経路の一端はノードＮ１０に接続され、ゲートには信号ＳＥＮが供給される。つまり、このノードＳＥＮの電位に応じてＭＯＳトランジスタ２５がオン・オフする。ＭＯＳトランジスタ２６の電流経路の一端は、ＭＯＳトランジスタ２５の他端と接続され、電流経路の他端はノードＮ１１に接続され、ゲートには信号ＳＴＢが供給される。ＭＯＳトランジスタ２７の電流経路の一端はノードＳＥＮに接続され、電流経路の他端はノードＮ１１に接続され、ゲートには信号ＢＬＱ（＝電圧（ＶＤＤ＋Ｖｔｈ２７＋Ｖα）が供給される。ここで、Ｖαとは、後述するＭＯＳトランジスタ３１から転送される電圧ＶＤＤを確実にノードＳＥＮに転送するために追加された電圧（ガードバンド電圧）である。 Next, the configuration will be described. One electrode of the capacitor element 24 is supplied with a clock CLK (= voltage (Vblc + BLC2BLX)) at the node N10, and the other electrode is connected to the node SEN. This clock CLK has a function for boosting the potential of the node SEN. One end of the current path of the MOS transistor 25 is connected to the node N10, and a signal SEN is supplied to the gate. That is, the MOS transistor 25 is turned on / off according to the potential of the node SEN. One end of the current path of the MOS transistor 26 is connected to the other end of the MOS transistor 25, the other end of the current path is connected to the node N11, and a signal STB is supplied to the gate. One end of the current path of the MOS transistor 27 is connected to the node SEN, the other end of the current path is connected to the node N11, and a signal BLQ (= voltage (VDD + Vth27 + Vα)) is supplied to the gate. This is a voltage (guard band voltage) added to reliably transfer the voltage VDD transferred from the MOS transistor 31 described later to the node SEN.

ＭＯＳトランジスタ２８の電流経路の一端はノードＳＥＮに接続され、ゲートには信号ＬＳＬが供給される。またＭＯＳトランジスタ２９の電流経路の一端は、ＭＯＳトランジスタ２８の電流経路の他端に接続され、電流経路の他端は、接地（電圧ＶＬＳＡ）され、ゲートはノードＮ１１に接続される。これらＭＯＳトランジスタ２８及び２９は、データを演算するためのトランジスタである。 One end of the current path of the MOS transistor 28 is connected to the node SEN, and a signal LSL is supplied to the gate. One end of the current path of the MOS transistor 29 is connected to the other end of the current path of the MOS transistor 28, the other end of the current path is grounded (voltage VLSA), and the gate is connected to the node N11. These MOS transistors 28 and 29 are transistors for calculating data.

ＭＯＳトランジスタ３０の電流経路の一端はノードＮ１１に接続され、他端はノードＬＡＴ_Ｓに接続され、ゲートには信号ＳＴＬが供給される。ＭＯＳトランジスタ３１の電流経路の一端には電圧ＶＤＤが供給され、電流経路の他端は、ＭＯＳトランジスタ３２の電流経路の一端と接続され、ゲートには電圧（ＶＤＤ＋Ｖｔｈ３１＋Ｖα）の大きさの信号が供給される。また、ＭＯＳトランジスタ３２の電流経路の他端はノードＮ１１に接続され、ゲートには信号ＬＰＣ（＝電圧（ＶＤＤ＋Ｖｔｈ３２＋Ｖα））が供給される。ＭＯＳトランジスタ３３の電流経路の一端はノードＮ１１に接続され、電流経路の他端はＤＢＵＳ（必要に応じて接地電位）に接続され、ゲートには信号ＤＳＷが供給される。なお、ノードＮ１１が接続される配線をＬＢＵＳと呼ぶこともある。なお、電圧Ｖαとは、電圧ＶＤＤを確実にノードＳＥＮに転送するために追加された電圧（ガードバンド電圧）である。 One end of the current path of the MOS transistor 30 is connected to the node N11, the other end is connected to the node LAT_S, and a signal STL is supplied to the gate. The voltage VDD is supplied to one end of the current path of the MOS transistor 31, the other end of the current path is connected to one end of the current path of the MOS transistor 32, and a signal having a voltage (VDD + Vth31 + Vα) is supplied to the gate. The The other end of the current path of the MOS transistor 32 is connected to the node N11, and a signal LPC (= voltage (VDD + Vth32 + Vα)) is supplied to the gate. One end of the current path of the MOS transistor 33 is connected to the node N11, the other end of the current path is connected to DBUS (ground potential if necessary), and a signal DSW is supplied to the gate. Note that the wiring to which the node N11 is connected may be referred to as LBUS. Note that the voltage Vα is a voltage (guard band voltage) added to reliably transfer the voltage VDD to the node SEN.

ＭＯＳトランジスタ３４の電流経路の一端はノードＬＡＴ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＩＮＶ_Ｓが接続される。ＭＯＳトランジスタ３５の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＬＡＴ_Ｓに接続される。ＭＯＳトランジスタ３６の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端はノードＮ１１に接続され、ゲートには信号ＳＴＩが供給される。ＭＯＳトランジスタ３７の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＬが供給される。ＭＯＳトランジスタ３８の電流経路の一端はＭＯＳトランジスタ３８の電流経路の他端と接続され、電流経路の他端はノードＬＡＴ_Ｓに接続され、ゲートはノードＩＮＶ_Ｓに接続される。ＭＯＳトランジスタ３９の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＩが供給される。ＭＯＳトランジスタ４０の電流経路の一端は、ＭＯＳトランジスタ３９の電流経路の他端と接続され、電流経路の他端はノードＩＮＶ_Ｓに接続され、ゲートはノードＬＡＴ_Ｓに接続される。つまり、ＭＯＳトランジスタ３４、３５、３８、及び４０でラッチ回路ＳＤＬを構成し、このラッチ回路ＳＤＬはノードＬＡＴ_Ｓのデータを保持する。 One end of the current path of the MOS transistor 34 is connected to the node LAT_S, the other end of the current path is grounded, and the gate is connected to the node INV_S. One end of the current path of the MOS transistor 35 is connected to the node INV_S, the other end of the current path is grounded, and the gate is connected to the node LAT_S. One end of the current path of the MOS transistor 36 is connected to the node INV_S, the other end of the current path is connected to the node N11, and a signal STI is supplied to the gate. The voltage VDD is supplied to one end of the current path of the MOS transistor 37, and the signal SLL is supplied to the gate. One end of the current path of the MOS transistor 38 is connected to the other end of the current path of the MOS transistor 38, the other end of the current path is connected to the node LAT_S, and the gate is connected to the node INV_S. The voltage VDD is supplied to one end of the current path of the MOS transistor 39, and the signal SLI is supplied to the gate. One end of the current path of the MOS transistor 40 is connected to the other end of the current path of the MOS transistor 39, the other end of the current path is connected to the node INV_S, and the gate is connected to the node LAT_S. That is, the MOS transistors 34, 35, 38, and 40 constitute a latch circuit SDL, and the latch circuit SDL holds data of the node LAT_S.

２．ＣＥＬＳＲＣの電位の上限値について
次に、図５を用いて、読み出し時にＣＥＬＳＲＣに供給する電圧Ｖ１の上限について説明する。図５は、図４のセンスアンプ６であって、このセンスアンプ６を構成するＭＯＳトランジスタの一部を示す。 2. About the upper limit of the potential of CELSRC
Next, the upper limit of the voltage V1 supplied to CELSRC at the time of reading will be described with reference to FIG. FIG. 5 shows a part of the MOS transistor that is the sense amplifier 6 of FIG. 4 and that constitutes the sense amplifier 6.

上述したように、本実施形態では、電圧発生回路５によってＣＥＬＳＲＣの電位を上昇させ、負側に判定閾値をシフトさせることで、負に分布するデータを読み出す。するとこの読み出し動作において、信号ＢＬＸ及び信号ＢＬＣの値も上昇する。以下、ＭＯＳトランジスタ２２のゲート−ソース間電位、すなわちＶｇｓを挙げ、ＣＥＬＳＲＣの上限について説明する。 As described above, in the present embodiment, negatively distributed data is read by increasing the potential of CELSRC by the voltage generation circuit 5 and shifting the determination threshold value to the negative side. Then, in this read operation, the values of the signal BLX and the signal BLC also increase. Hereinafter, the gate-source potential of the MOS transistor 22, that is, Vgs will be described and the upper limit of CELSRC will be described.

ＭＯＳトランジスタ２２の電流経路の一端には電圧ＶＤＤが供給されるため、このＭＯＳトランジスタ２２のＶｇｓは、ＢＬＸ−ＶＨＳＡ＝（Ｖｌｂｃ＋Ｖｔｈ２２＋ＣＥＬＳＲＣ）−ＶＤＤとされる。このＶｇｓがＭＯＳトランジスタ２２の閾値Ｖｔｈ２２を超えると、このＭＯＳトランジスタ２２が常にオンしてしまい誤読み出しの原因となる（つまり、チャージシェア時に、矢印方向に電荷が流れてしまう）。この現象を防ぐため、つまりＭＯＳトランジスタ２２がオフ状態を維持するためには、ＶｇｓとＶｔｈ２２が下記（１）式を満たせば、図中に示した矢印方向の電荷移動を防ぐことが出来る。
Ｖｇｓ≦Ｖｔｈ２２（１）
よって、上記（１）式より、ＭＯＳトランジスタ２２がオフ状態を維持するための、ＣＥＬＳＲＣに供給する電圧Ｖ１の上限値は、以下（２）式で表される。
ＣＥＬＳＲＣ≦ＶＤＤ−Ｖｌｂｃ（２）
以上から、ＣＥＬＳＲＣに供給される電圧Ｖ１の上限値は、電圧（ＶＤＤ−Ｖｂｌｃ）となる。 Since the voltage VDD is supplied to one end of the current path of the MOS transistor 22, the Vgs of the MOS transistor 22 is BLX−VHSA = (Vlbc + Vth22 + CELSRC) −VDD. When this Vgs exceeds the threshold value Vth22 of the MOS transistor 22, the MOS transistor 22 is always turned on, causing erroneous reading (that is, charge flows in the direction of the arrow during charge sharing). In order to prevent this phenomenon, that is, in order to maintain the MOS transistor 22 in the OFF state, if Vgs and Vth22 satisfy the following expression (1), charge movement in the direction of the arrow shown in the figure can be prevented.
Vgs ≦ Vth22 (1)
Therefore, from the above equation (1), the upper limit value of the voltage V1 supplied to CELSRC for maintaining the MOS transistor 22 in the OFF state is represented by the following equation (2).
CELSRC ≦ VDD−Vlbc (2)
From the above, the upper limit value of the voltage V1 supplied to CELSRC is the voltage (VDD−Vblc).

３．読み出し時の電圧切替回路５−１及びセンスアンプ６の動作を示した概念図
次に、図６を用いて読み出し動作（具体的には、プリチャージ動作）における電圧切替回路５−１及びセンスアンプ６の動作について説明する。なお、ここでは、センスアンプ６の一部構成（ＭＯＳトランジスタ２１、２２、２３）を示し、他の構成は省略する。 3. Conceptual diagram showing the operation of the voltage switching circuit 5-1 and the sense amplifier 6 at the time of reading.
Next, operations of the voltage switching circuit 5-1 and the sense amplifier 6 in the read operation (specifically, the precharge operation) will be described with reference to FIG. Here, a partial configuration (MOS transistors 21, 22, 23) of the sense amplifier 6 is shown, and other configurations are omitted.

図６に示すように、本実施形態では、プリチャージ動作の際、制御部４によって信号Ｓ１〜Ｓ３をそれぞれ“Ｈ”レベルとし、ＭＯＳトランジスタ５１〜５３をオン状態とする。 As shown in FIG. 6, in the present embodiment, during the precharge operation, the signals S1 to S3 are set to the “H” level by the control unit 4 and the MOS transistors 51 to 53 are turned on.

つまり、電流源５０は、電流Ｉ_５８をこれらＭＯＳトランジスタ５１〜５３を介して、ミラー回路５８に供給する。従って、ノードＮ１とノードＮ４との電位は同値、すなわち信号ＢＬＸ＝信号ＢＬＣとされる。そして、ミラー回路５８は２５個のＭＯＳトランジスタ５８−１〜５８−２５で構成されるため、ＭＯＳトランジスタ２２及び２３は、上述したように電流Ｉ_５８／２５をビット線ＢＬに流すことで、ビット線ＢＬをプリチャージする。この様子を、次の図７に示す。 That is, the current source 50 supplies the current I ₅₈ to the mirror circuit 58 via these MOS transistors 51 to 53. Therefore, the potentials of the nodes N1 and N4 are the same, that is, the signal BLX = the signal BLC. Since mirror circuit 58 which is composed of 25 pieces of MOS transistors 58-1～58-25, MOS transistors 22 and 23, a current is passed _I 58/25 as described above to the bit line BL, and the bit The line BL is precharged. This is shown in FIG.

４．読み出し動作を示したタイムチャート
次に、図７を用いて読み出し動作について説明する。図７は、信号ＢＬＸ、信号ＢＬＣ、ＣＥＬＳＲＣ、ビット線ＢＬ、ノードＳＥＮ、クロックＣＬＫ、及び信号ＸＸＬの変化を示したタイムチャートである。 4). Time chart showing read operation
Next, the read operation will be described with reference to FIG. FIG. 7 is a time chart illustrating changes in the signal BLX, the signal BLC, CELSRC, the bit line BL, the node SEN, the clock CLK, and the signal XXL.

図示するように、時刻ｔ０において、電圧切替回路５−１によって信号ＢＬＸの電位を電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２）に、そして信号ＢＬＣの電位を電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２１）に上昇させる。 As shown in the figure, at time t0, the voltage switching circuit 5-1 raises the potential of the signal BLX to the voltage (Vblc + CELSRC + Vth22) and the potential of the signal BLC to the voltage (Vblc + CELSRC + Vth21).

また時刻ｔ０において電圧発生回路５によってＣＥＬＳＲＣの電位を、電圧（ＶＤＤ−Ｖｂｌｃ）に上昇させる。 At time t0, the voltage generation circuit 5 raises the potential of CELSRC to the voltage (VDD−Vblc).

これにより、同時刻ｔ０において、ビット線ＢＬのプリチャージが開始され、電位が電圧Ｖｂｌｃまで上昇する。また時刻ｔ０においてＣＥＬＳＲＣの電位が上昇し、その後電圧Ｖ１（＝ＶＤＤ−Ｖｂｌｃ）まで上昇する。 Thereby, at the same time t0, the precharge of the bit line BL is started, and the potential rises to the voltage Vblc. At time t0, the potential of CELSRC rises and then rises to voltage V1 (= VDD−Vblc).

その後、時刻ｔ１において、ＭＯＳトランジスタ３１、３２、２７をオン状態としてノードＳＥＮの電位を上昇させる。すると、時刻ｔ３でノードＳＥＮの電位が電圧ＶＤＤに達する。 Thereafter, at time t1, the MOS transistors 31, 32 and 27 are turned on to raise the potential of the node SEN. Then, the potential of the node SEN reaches the voltage VDD at time t3.

次いで、ここでは図示しないが、ビット線ＢＬの電位が上昇した後、ロウデコーダ２によるワード線ＷＬへの読み出し電圧（Ｖｃｇｒ（例えば、０Ｖ）及びＶｒｅａｄ）の転送が行われる。 Next, although not shown here, after the potential of the bit line BL rises, the read voltage (Vcgr (for example, 0 V) and Vread) is transferred to the word line WL by the row decoder 2.

この結果、例えば、読み出し対象のメモリセルＭＣが“０”データを保持する場合、ＮＡＮＤストリング１０は非導通とされ（図中、（ａ）線）、ビット線ＢＬは電圧ＶＤＤを維持する。これに対しメモリセルＭＣが“１”データを保持する場合、ＮＡＮＤストリングは導通し（図中、（ｂ）線）、ＣＥＬＳＲＣの電位にまで下降する。 As a result, for example, when the memory cell MC to be read holds “0” data, the NAND string 10 is turned off (line (a) in the figure), and the bit line BL maintains the voltage VDD. On the other hand, when the memory cell MC holds “1” data, the NAND string becomes conductive (line (b) in the figure) and drops to the potential of CELSRC.

また、時刻ｔ３において、制御部４によってクロックＣＬＫを“Ｈ”レベルとし、ノードＳＥＮの電位を電圧（ＶＤＤ＋Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）とする。 At time t3, the control unit 4 sets the clock CLK to the “H” level and sets the potential of the node SEN to the voltage (VDD + Vblc + BLC2BLX).

次いで、時刻ｔ４において制御部４によって信号ＸＸＬがオン状態とし、センス動作を実行する。これにより、必要に応じてノードＳＥＮとＳＣＯＭとのチャージシェアが行われ、データ読み出しが行われる。つまり、（ｂ）線で示す様に、ビット線ＢＬの電位は下降しているため、チャージシェアが生じる。すなわち時刻ｔ４においてノードＳＥＮの電位が“Ｌ”レベルとされる。この結果、センスアンプ６によって“１”データが読み出される。 Next, the signal XXL is turned on by the control unit 4 at time t4, and the sensing operation is executed. Thereby, charge sharing between the nodes SEN and SCOM is performed as necessary, and data reading is performed. That is, as indicated by the line (b), the charge share occurs because the potential of the bit line BL is lowered. That is, the potential of the node SEN is set to the “L” level at time t4. As a result, “1” data is read by the sense amplifier 6.

これに対し、（ａ）線ではビット線ＢＬの電位が下降しないため、ノードＳＥＮの電位は“Ｈ”レベルを維持する。このためチャージシェアは生じず、ノードＳＥＮの電位は電圧（ＶＤＤ＋Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）とされる。 On the other hand, since the potential of the bit line BL does not drop in the (a) line, the potential of the node SEN maintains the “H” level. Therefore, no charge sharing occurs, and the potential of the node SEN is set to a voltage (VDD + Vblc + BLC2BLX).

＜第１の実施形態に係る効果＞
第１の実施形態に係る半導体記憶装置によれば、（１）及び（２）の効果を得ることが出来る。
（１）負側に位置するメモリセルの閾値を読み出すことが出来る。
本実施形態に係る半導体記憶装置は、信号ＢＬＸの値を信号ＢＬＣと同値とすることで、ＣＥＬＳＲＣの上限値を上げることが出来る。具体的には、上述したように、ＣＥＬＳＲＣの上限値を、電圧（ＶＤＤ−Ｖｂｌｃ）とすることが出来る。この効果について、比較例を挙げて説明する。なお、同一の構成については、同一の符号を用いて説明する。 <Effect according to the first embodiment>
According to the semiconductor memory device of the first embodiment, the effects (1) and (2) can be obtained.
(1) The threshold value of the memory cell located on the negative side can be read.
The semiconductor memory device according to the present embodiment can increase the upper limit of CELSRC by setting the value of the signal BLX to the same value as the signal BLC. Specifically, as described above, the upper limit value of CELSRC can be set to the voltage (VDD−Vblc). This effect will be described with reference to a comparative example. In addition, about the same structure, it demonstrates using the same code | symbol.

比較例に係る半導体記憶装置では、読み出し動作時において、ビット線ＢＬを十分にプリチャージすべく、信号ＢＬＸ（電圧（Ｖｌｂｃ＋Ｖｔｈ２２＋ＣＥＬＳＲＣ＋ＢＬＣ２ＢＬＸ）＞信号ＢＬＣ（電圧（Ｖｌｂｃ＋Ｖｔｈ２１＋ＣＥＬＳＲＣ））の関係を持たせている。これは、例えば信号ＢＬＸ＜信号ＢＬＣであると、プリチャージされる電圧は、信号ＢＬＸの値に律速されてしまうからである。つまり、信号ＢＬＣがどれだけ大きな値であっても、信号ＢＬＸに起因した値までしかプリチャージされない。 The semiconductor memory device according to the comparative example has a relationship of signal BLX (voltage (Vlbc + Vth22 + CELSRC + BLC2BLX)> signal BLC (voltage (Vlbc + Vth21 + CELSRC)) in order to sufficiently precharge the bit line BL during the read operation. For example, if the signal BLX <the signal BLC, the precharged voltage is limited by the value of the signal BLX, that is, no matter how large the signal BLC is, it is caused by the signal BLX. It is precharged only up to the specified value.

しかし、信号ＢＬＸ＞信号ＢＬＣと設定すると、ＣＥＬＳＲＣの上限値が低く設定されてしまう。 However, if signal BLX> signal BLC is set, the upper limit value of CELSRC is set low.

これに対し本実施形態に係る半導体記憶装置によれば、信号ＢＬＸにおいて下げた電圧分だけ、すなわち電圧ＢＬＣ２ＢＬＸだけＣＥＬＳＲＣの上限値を上げることが出来る。これは、上述したように、信号ＢＬＣ＝信号ＢＬＣとしたからである。 On the other hand, according to the semiconductor memory device of this embodiment, the upper limit value of CELSRC can be increased by the amount of voltage lowered in the signal BLX, that is, the voltage BLC2BLX. This is because the signal BLC = the signal BLC as described above.

（２）プリチャージ電位を維持しつつ、上記（１）の効果を満たすことが出来る。
本実施形態に係る半導体記憶装置によれば、信号ＢＬＸ＝信号ＢＬＣとした場合、ＭＯＳトランジスタ２２とＭＯＳトランジスタ２１とのトランジスタサイズが同じであるため、電流Ｉ_５８が流れる際のチャネル長が、上記比較例で挙げた場合に比べ２倍となってしまう。 (2) The effect (1) can be satisfied while maintaining the precharge potential.
According to the semiconductor memory device of this embodiment, when the signal BLX = the signal BLC, the MOS transistor 22 and the MOS transistor 21 have the same transistor size, so that the channel length when the current I ₅₈ flows is It becomes twice as compared with the case given in the comparative example.

そこで、本実施形態では、ミラー回路５８を構成するＭＯＳトランジスタの数を１／２とすることで、１つ当たりのＭＯＳトランジスタに流す電流値を大きくする。つまり、本実施形態では、ｎ＝２５個とすることで、ＭＯＳトランジスタ２２、ＭＯＳトランジスタ２１にＩ_５８／２５の電流値が流れるようにする。 Therefore, in this embodiment, the number of MOS transistors constituting the mirror circuit 58 is halved to increase the value of current flowing through each MOS transistor. That is, in this embodiment, by setting n = 25, the current value of I _58/25 flows through the MOS transistor 22 and the MOS transistor 21.

比較例に係る構成では、信号ＢＬＸ＞信号ＢＬＣとされるため、ＭＯＳトランジスタ２２の電流駆動力Ｉ_ｆ２２は、ＭＯＳトランジスタ２１の電流駆動力Ｉ_ｆ２１よりも大きい。このため、プリチャージをする電流値は、ＭＯＳトランジスタ２１におけるチャネル長に応じた大きさにすれば良い。従って、比較例に係る構成では、チャネル長は本実施形態よりも半分であったため、ミラー回路５８は、５０個のＭＯＳトランジスタで、電流Ｉ_５８を流せば良かった。 In the configuration according to the comparative example, because it is a signal BLX> signal BLC, the current driving force _{I f22} of the MOS transistor 22 is larger than the current driving force _{I f21} of the MOS transistor 21. For this reason, the current value for precharging may be set in accordance with the channel length in the MOS transistor 21. Therefore, in the configuration according to the comparative example, the channel length is half that of the present embodiment. Therefore, the mirror circuit 58 may be 50 MOS transistors and the current I ₅₈ may be passed.

この構成を、そのまま本実施形態に適用してしまうと、上述したようにチャネル長は比較例の２倍の長さのため、プリチャージの際にビット線ＢＬに流れる電流値は１／２となってしまう。このため、ミラー回路５８を構成するＭＯＳトランジスタの数を１／２とし、上述したようにＭＯＳトランジスタ１つ当たりの電流値を上げることで、プリチャージ電位を維持する。すなわち、例えば“０”データ読み出しの際に、ＳＣＯＭの電位を高めに維持することが出来るため、誤読み出しの防止を低減することが出来る。 If this configuration is applied to the present embodiment as it is, the channel length is twice that of the comparative example as described above, so that the value of the current flowing through the bit line BL during precharging is ½. turn into. Therefore, the number of MOS transistors constituting the mirror circuit 58 is halved, and the precharge potential is maintained by increasing the current value per MOS transistor as described above. That is, for example, when reading “0” data, the potential of SCOM can be kept high, so that prevention of erroneous reading can be reduced.

（３）ＭＯＳトランジスタ２１の閾値ばらつきを抑制することが出来る。
（２）の効果で説明したように、本実施形態に係る構成では、ミラー回路５８は２５個のＭＯＳトランジスタ５８−１〜５８−２５で構成される。このため、これらＭＯＳトランジスタ５８−１〜５８−２５の各々が流す電流値は、上記比較例に上げたミラー回路５８を構成するＭＯＳトランジスタの倍の電流値を流す。つまり、信号ＢＬＸ、及び信号ＢＬＣの大きさが比較例に比べ２倍の大きさとされるため、ＭＯＳトランジスタ２１の閾値が多少ばらついたとしても、これら閾値のばらつきの影響を小さくすることが出来る。 (3) The threshold variation of the MOS transistor 21 can be suppressed.
As described in the effect (2), in the configuration according to the present embodiment, the mirror circuit 58 includes 25 MOS transistors 58-1 to 58-25. For this reason, the current value that each of the MOS transistors 58-1 to 58-25 flows is a current value that is twice that of the MOS transistor that constitutes the mirror circuit 58 described in the comparative example. That is, since the magnitudes of the signal BLX and the signal BLC are twice as large as those in the comparative example, even if the threshold value of the MOS transistor 21 varies somewhat, the influence of variations in these threshold values can be reduced.

［第２の実施形態］
次に、図８及び図９を用いて第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態に係る半導体記憶装置は、ビット線ＢＬをプリチャージする際には、信号ＢＬＸ＞信号ＢＬＣとし、またこのビット線ＢＬが充電された後は、信号ＢＬＸ＝信号ＢＬＣに切り替えるものである。なお、上記第１の実施形態と同一の構成については、説明を省略する。 [Second Embodiment]
Next, a semiconductor memory device according to the second embodiment will be described with reference to FIGS. In the semiconductor memory device according to the second embodiment, when the bit line BL is precharged, the signal BLX> the signal BLC, and after the bit line BL is charged, the signal BLX = the signal BLC is switched. It is. The description of the same configuration as that of the first embodiment is omitted.

１．構成例
１−１．制御部４
本実施形態に係る制御部４は、プリチャージ期間と、センス期間とに分けて、電圧設定回路５−１を構成するＭＯＳトランジスタ５１〜５３の供給される信号Ｓ１〜Ｓ３のオン・オフを制御する。 1. Configuration example
1-1. Control unit 4
The control unit 4 according to the present embodiment controls on / off of the signals S1 to S3 supplied to the MOS transistors 51 to 53 constituting the voltage setting circuit 5-1, divided into a precharge period and a sense period. To do.

具体的には、プリチャージ期間では、信号Ｓ１〜Ｓ３をオフ状態とすることで、信号ＢＬＸ＞信号ＢＬＣとする。すなわち、信号ＢＬＸの方を、信号ＢＬＣに比べ電圧ＢＬＣ２ＢＬＸだけ大きな値とする。 Specifically, in the precharge period, the signals S1 to S3 are turned off so that the signal BLX> the signal BLC. That is, the signal BLX is set to a value larger than the signal BLC by the voltage BLC2BLX.

１−２．電圧切替回路５−１
図８を用いて本実施形態に係る電圧切替回路５−１について説明する。本実施形態に係る電圧切替回路５−１は、ミラー回路５８を構成するＭＯＳトランジスタの数がｎ＝５０とされる。以下、ミラー回路５８を構成するＭＯＳトランジスタをＭＯＳトランジスタ５８−１〜５８−５０とすると、これら１つずつのＭＯＳトランジスタに流れる電流は、電流Ｉ_５８／５０となる。 1-2. Voltage switching circuit 5-1
The voltage switching circuit 5-1 according to the present embodiment will be described with reference to FIG. In the voltage switching circuit 5-1 according to the present embodiment, the number of MOS transistors constituting the mirror circuit 58 is n = 50. Hereinafter, when the MOS transistors constituting the mirror circuit 58 and MOS transistors 58-1～58-50, the current flowing through the MOS transistors of one by these 1, a current _I 58/50.

また、制御部４により、信号Ｓ１〜Ｓ３がオフ状態とされると、ノードＮ１とノードＮ４とで電位差が生じる。つまり、上述したように、ノードＮ１の方が、電圧ＢＬＣ２ＢＬＸだけ大きな値とされる。すなわち、信号ＢＬＸ（電圧（Ｖｌｂｃ＋Ｖｔｈ２２＋ＣＥＬＳＲＣ＋ＢＬＣ２ＢＬＸ））がＭＯＳトランジスタ２２に供給される。 Further, when the signals S1 to S3 are turned off by the control unit 4, a potential difference is generated between the node N1 and the node N4. That is, as described above, the node N1 has a value that is larger by the voltage BLC2BLX. That is, the signal BLX (voltage (Vlbc + Vth22 + CELSRC + BLC2BLX)) is supplied to the MOS transistor 22.

２．読み出し動作を示すタイムチャート
次に、図９を用いて第２の実施形態に係る読み出し動作について説明する。なお、上記第１の実施形態と異なる動作について説明し、上記第１の実施形態と同一の動作については説明を省略する。図９は、信号ＢＬＸ、信号ＢＬＣ、ＣＥＬＳＲＣ、ビット線ＢＬ、ノードＳＥＮ、クロックＣＬＫ、及び信号ＸＸＬの変化を示したタイムチャートである。 2. Time chart showing read operation
Next, a read operation according to the second embodiment will be described with reference to FIG. The operation different from that of the first embodiment will be described, and the description of the same operation as that of the first embodiment will be omitted. FIG. 9 is a time chart illustrating changes in the signal BLX, the signal BLC, CELSRC, the bit line BL, the node SEN, the clock CLK, and the signal XXL.

図９に示すように、時刻ｔ３の前後で、信号ＢＬＸの値を電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２＋ＢＬＣ２ＢＬＸ）から電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２）に切り替える。具体的には、制御部４によって時刻ｔ３において、信号Ｓ１〜Ｓ３をオン状態からオフ状態へと切り替える。すなわち、時刻ｔ３以降、信号ＢＬＸ＝信号ＢＬＣとする。これにより、ＣＥＬＳＲＣの上限値は、上記第１の実施形態と同じ値であっても、誤読み出しが生じない。 As shown in FIG. 9, before and after time t3, the value of the signal BLX is switched from the voltage (Vblc + CELSRC + Vth22 + BLC2BLX) to the voltage (Vblc + CELSRC + Vth22). Specifically, at time t3, the control unit 4 switches the signals S1 to S3 from the on state to the off state. That is, after time t3, the signal BLX = the signal BLC. Thereby, even if the upper limit value of CELSRC is the same value as in the first embodiment, erroneous reading does not occur.

＜第２の実施形態に係る効果＞
第２の実施形態に係る半導体記憶装置によれば、上記（１）の効果に加え、更に下記（３）の効果を得ることが出来る。
（３）ＣＥＬＳＲＣの上限値を下げることなく、ＭＯＳトランジスタ２２の閾値ばらつきの影響を低減することが出来る。
上記効果について説明する。本実施形態に係る半導体記憶装置であると、時刻ｔ３まで、すなわちビット線ＢＬの充電期間では、信号ＢＬＸの値を信号ＢＬＣよりも大きくする。これにより、センスアンプ６毎異なるＭＯＳトランジスタ２２の閾値ばらつきを低減することが出来、ビット線ＢＬに供給するプリチャージ電位のばらつきを低減することが出来る。 <Effects of Second Embodiment>
According to the semiconductor memory device of the second embodiment, the following effect (3) can be obtained in addition to the effect (1).
(3) It is possible to reduce the influence of variations in threshold values of the MOS transistor 22 without lowering the upper limit value of CELSRC.
The above effect will be described. In the semiconductor memory device according to the present embodiment, the value of the signal BLX is made larger than that of the signal BLC until time t3, that is, during the charging period of the bit line BL. Thereby, it is possible to reduce the threshold variation of the MOS transistors 22 that are different for each sense amplifier 6, and to reduce the variation of the precharge potential supplied to the bit line BL.

また、本実施形態に係る半導体記憶装置であれば、センス、すなわち、信号ＸＸＬをオン状態とする直前で信号ＢＬＸの値を抵抗素子５４〜５７での電圧降下分下げることで、ＣＥＬＳＲＣに供給される電位も電圧（ＶＤＤ−Ｖｂｌｃ）とすることが出来る。つまり、ＭＯＳトランジスタ２２の閾値ばらつきを抑制しつつ、第１の実施形態と同様に、メモリセルＭＣの負側の閾値分布を読み出すことが出来る。 Further, in the semiconductor memory device according to the present embodiment, sense, that is, the value of the signal BLX is lowered by the voltage drop in the resistance elements 54 to 57 immediately before the signal XXL is turned on, and then supplied to the CELSRC. The potential to be applied can also be a voltage (VDD−Vblc). That is, the negative threshold distribution of the memory cell MC can be read out as in the first embodiment while suppressing the threshold variation of the MOS transistor 22.

［第３の実施形態］
次に、図１０、及び図１１を用いて第３の実施形態に係る半導体記憶装置について説明する。第３の実施形態に係る半導体記憶装置は、上記第２の実施形態におけるセンス動作の前後で、電圧設定回路５−１におけるミラー回路５８を構成するＭＯＳトランジスタの数ｎを５０＝＞２５と切り替えるものである。以下、上記第１、第２の実施形態と同一の構成については説明を省略し、異なる構成について説明する。 [Third Embodiment]
Next, a semiconductor memory device according to the third embodiment will be described with reference to FIGS. In the semiconductor memory device according to the third embodiment, the number n of MOS transistors constituting the mirror circuit 58 in the voltage setting circuit 5-1 is switched to 50 => 25 before and after the sensing operation in the second embodiment. Is. Hereinafter, the description of the same configuration as the first and second embodiments will be omitted, and a different configuration will be described.

１．構成
１−１．電圧切替回路５−１
図１０を用いて第３の実施形態に係る電圧切替回路５−１について説明する。図１０に示すように、電圧切替回路５−１は、ＭＯＳトランジスタ５９−１、及び５９−２、並びに抵抗素子５７−１、及び５７−２を更に備える。なお、本実施形態においてミラー回路５８は、ミラー部５８−１、及びミラー部５８−２を備えるものとする。以下、構成について説明する。 1. Configuration 1-1. Voltage switching circuit 5-1
A voltage switching circuit 5-1 according to the third embodiment will be described with reference to FIG. As shown in FIG. 10, the voltage switching circuit 5-1 further includes MOS transistors 59-1 and 59-2, and resistance elements 57-1 and 57-2. In the present embodiment, the mirror circuit 58 includes a mirror unit 58-1 and a mirror unit 58-2. The configuration will be described below.

ミラー部５８−１は、ＭＯＳトランジスタ５８−１〜５８−２５を備え、各々のドレイン及びゲートがノードＮ４で共通接続され、ソースはＭＯＳトランジスタ５９−１の電流経路の一端に接続される。ＭＯＳトランジスタ５９−１のゲートにはスイッチＳＷ＜０＞が供給され、ソースは抵抗素子５７−１の一端に接続される。 The mirror unit 58-1 includes MOS transistors 58-1 to 58-25, each drain and gate are commonly connected at the node N4, and the source is connected to one end of the current path of the MOS transistor 59-1. The switch SW <0> is supplied to the gate of the MOS transistor 59-1, and the source is connected to one end of the resistance element 57-1.

また、ミラー部５８−２は、ＭＯＳトランジスタ５８−２６〜５８−５０を備え、各々のドレイン及びゲートがノードＮ４で共通接続され、ソースはＭＯＳトランジスタ５９−２の電流経路の一端に接続される。また、ＭＯＳトランジスタ５９−２のゲートにはスイッチＳＷ＜１＞が供給され、ソースは抵抗素子５７−１の一端に接続される。 The mirror unit 58-2 includes MOS transistors 58-26 to 58-50, each drain and gate are commonly connected at the node N4, and the source is connected to one end of the current path of the MOS transistor 59-2. . Further, the switch SW <1> is supplied to the gate of the MOS transistor 59-2, and the source is connected to one end of the resistance element 57-1.

すなわち、スイッチＳＷ＜０＞、ＳＷ＜１＞のオン・オフでミラー回路５８を構成するＭＯＳトランジスタの数ｎを可変に設定する。上述したが、ｎ＝２５とされると、ＭＯＳトランジスタ２１には、電流Ｉ_５８／２５が流れ、これに対し、ｎ＝５０とされると、ＭＯＳトランジスタ２１には、電流Ｉ_５８／５０が流れる。 That is, the number n of MOS transistors constituting the mirror circuit 58 is variably set by turning on / off the switches SW <0> and SW <1>. If is described above, are n = 25, the MOS transistor 21, the current _I 58/25 flow, contrast, if it is the n = 50, the MOS transistor 21, a current _I 58/50 Flowing.

２．読み出し動作を示すタイムチャート
次に、図１１を用いて第３の実施形態に係る読み出し動作について説明する。図１１は、スイッチＳＷ＜０＞、スイッチＳＷ＜１＞、信号ＢＬＸ、信号ＢＬＣ、ＣＥＬＳＲＣ、ビット線ＢＬ、ノードＳＥＮ、クロックＣＬＫ、及び信号ＸＸＬの変化を示したタイムチャートである。なお、上記第１、第２の実施形態と異なる動作について説明し、上記第１、及び第２の実施形態と同一の動作については説明を省略する。
図１１に示すように、時刻ｔ０において、スイッチＳＷ＜０＞、及びＳＷ＜１＞のそれぞれを“Ｈ”レベルとする。すなわち、ｎ＝５０のＭＯＳトランジスタ５８−１〜５８−５０によって、定電流Ｉ_５８を流す。つまり、ＭＯＳトランジスタ２１に、電流Ｉ_５８／５０を流す。 2. Time chart showing read operation
Next, a read operation according to the third embodiment will be described with reference to FIG. FIG. 11 is a time chart showing changes in the switch SW <0>, the switch SW <1>, the signal BLX, the signals BLC, CELSRC, the bit line BL, the node SEN, the clock CLK, and the signal XXL. The operation different from the first and second embodiments will be described, and the description of the same operation as the first and second embodiments will be omitted.
As shown in FIG. 11, at time t0, the switches SW <0> and SW <1> are set to the “H” level. That is, the constant current I ₅₈ is caused to flow by the n = 50 MOS transistors 58-1 to 58-50. That is, the current I _{58/50 is} passed through the MOS transistor 21.

その後、時刻ｔ３において、スイッチＳＷ＜１＞を“Ｌ”レベルとし、ｎ＝２５でミラー回路５８を構成させる。すなわち、ｎ＝２５のＭＯＳトランジスタ５８−１〜５８−５０によって、定電流Ｉ_５８を流す。つまり、時刻ｔ３以降ＭＯＳトランジスタ２１に、電流Ｉ_５８／２５を流す。 Thereafter, at time t3, the switch SW <1> is set to the “L” level, and the mirror circuit 58 is configured with n = 25. That is, the constant current I ₅₈ is caused to flow by the n = 25 MOS transistors 58-1 to 58-50. That is, the current I _58/25 is supplied to the MOS transistor 21 after time t3.

＜第３の実施形態に係る効果＞
第３の実施形態に係る半導体記憶装置であると、上記（１）〜（３）の効果に加え、更に下記（４）の効果を得ることが出来る。
（４）データの誤読み出しを抑制することが出来る。
第３の実施形態に係る半導体記憶装置によれば、時刻ｔ３において、信号ＢＬＸ＝信号ＢＬＣにすると共に、定電流Ｉ_５８を流すＭＯＳトランジスタの数ｎを５０から２５に変更する。このため、ＭＯＳトランジスタ２１を流れる電流Ｉ_５８の値を時刻ｔ３の前後で保存することが出来る。 <Effects According to Third Embodiment>
In the semiconductor memory device according to the third embodiment, in addition to the effects (1) to (3), the following effect (4) can be obtained.
(4) It is possible to suppress erroneous reading of data.
According to the semiconductor memory device of the third embodiment, at time t3, the signal BLX = the signal BLC, and the number n of MOS transistors through which the constant current I _{58 is} passed is changed from 50 to 25. Therefore, the value of the current I ₅₈ flowing through the MOS transistor 21 can be stored before and after the time t3.

つまり、ｔ３の前後でｎ＝５０のままであると、上記第１の実施形態の効果で挙げた比較例で説明したように、ＭＯＳトランジスタ２１に流れる電流値は１／２となってしまい、例えば“１”データを読み出すビット線ＢＬの電位が時刻ｔ３を境に急激に下降する恐れがある。これは、ＣＥＬＳＲＣへと抜ける電流の方が、ＭＯＳトランジスタ２１を流れる電流Ｉ_５８／５０よりも大きいからである。これ伴い、隣接する、例えば“０”データを読み出すビット線ＢＬの電位がカップリングで下降する恐れがある。この結果ＳＣＯＭの電位が下降してしまい、センスの際に誤読み出しを起こしてしまう可能性がある。 That is, if n = 50 before and after t3, the current value flowing through the MOS transistor 21 is halved as described in the comparative example given as the effect of the first embodiment. For example, the potential of the bit line BL from which “1” data is read may drop sharply at time t3. This is because the current flowing out to CELSRC is larger than the current I _58/50 flowing through the MOS transistor 21. Along with this, there is a risk that the potential of the adjacent bit line BL that reads, for example, “0” data drops due to coupling. As a result, the potential of SCOM drops, and erroneous reading may occur during sensing.

しかし、第３の実施形態に係る半導体記憶装置であれば、上述したように、ＭＯＳトランジスタ２１を流れる電流Ｉ_５８の値を時刻ｔ３の前後で保存することが出来るため、誤読み出しを抑制することが出来る。 However, in the semiconductor memory device according to the third embodiment, as described above, the value of the current I ₅₈ flowing through the MOS transistor 21 can be stored before and after the time t3, so that erroneous reading is suppressed. I can do it.

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。 Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention in the implementation stage. Furthermore, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, the problem described in the column of the problem to be solved by the invention can be solved, and the effect described in the column of the effect of the invention Can be extracted as an invention.

１…メモリセルアレイ、２…ロウデコーダ、３…データ入出力回路、４…制御部、５…電圧発生回路、５−１…電圧切替回路、６…センスアンプ、２０〜２３、２５〜３６、５１〜５３…ｎチャネル型ＭＯＳトランジスタ、ＭＯＳトランジスタ３８〜４０…ｐチャネル型ＭＯＳトランジスタ、５０…電流源、５４〜５６…抵抗素子 DESCRIPTION OF SYMBOLS 1 ... Memory cell array, 2 ... Row decoder, 3 ... Data input / output circuit, 4 ... Control part, 5 ... Voltage generation circuit, 5-1 ... Voltage switching circuit, 6 ... Sense amplifier, 20-23, 25-36, 51 ... 53 n-channel MOS transistor, MOS transistors 38-40 ... p-channel MOS transistor, 50 ... current source, 54-56 ... resistance element

Claims

データを保持可能なメモリセルが複数直列接続され、ソース及びドレインを有するＮＡＮＤストリングを複数含み、前記ソースで前記ＮＡＮＤストリングの各々が共通接続されたメモリセルアレイと、
前記ＮＡＮＤストリングの各々と、対応する前記ドレインで接続されるビット線と、
互いに直列接続された第１トランジスタ及び第２トランジスタを含み、前記メモリセルから前記データを読み出す際、これら第１、第２トランジスタによって前記ビット線を第１電圧にチャージするセンスアンプと、
前記データの読み出し時において、前記ソースに第２電圧を供給しつつ、前記第１トランジスタ、前記第２トランジスタのゲートに前記第１電圧及び前記第２電圧の和を供給する電圧発生回路と
を具備する半導体記憶装置。 A memory cell array in which a plurality of memory cells capable of holding data are connected in series, each including a plurality of NAND strings having a source and a drain, and each of the NAND strings is commonly connected at the source;
Each of the NAND strings and the corresponding bit line connected by the drain;
A sense amplifier including a first transistor and a second transistor connected in series with each other, and when reading the data from the memory cell, the first and second transistors charge the bit line to a first voltage;
A voltage generation circuit for supplying a sum of the first voltage and the second voltage to the gate of the first transistor and the second transistor while supplying a second voltage to the source when reading the data; A semiconductor memory device.

前記電圧発生回路は、前記第１トランジスタ及び前記第２トランジスタのゲートに前記第１電圧と前記第２電圧との和を供給する電圧切替回路を含み、
前記電圧切替回路は、第１ノードに第１電流を供給する電流源と、
前記第２トランジスタとミラー回路を構成し、前記第１電流を第２ノードに流すトランジスタ群を備え、
前記ミラー回路を構成する前記トランジスタ群の数は、前記第１トランジスタ及び前記第２トランジスタのチャネル長に応じた値である
ことを特徴とする請求項１記載の半導体記憶装置。 The voltage generation circuit includes a voltage switching circuit that supplies a sum of the first voltage and the second voltage to gates of the first transistor and the second transistor,
The voltage switching circuit includes a current source that supplies a first current to a first node;
Comprising a transistor group that constitutes a mirror circuit with the second transistor, and causes the first current to flow to a second node;
2. The semiconductor memory device according to claim 1, wherein the number of the transistor groups constituting the mirror circuit is a value corresponding to a channel length of the first transistor and the second transistor.

関電圧切替回路は、前記データを読み出す前におけるビット線のプリチャージ時に、前記第１トランジスタのゲートに前記和に第３電圧を足した電圧を供給する
ことを特徴とする請求項２記載の半導体記憶装置。 3. The semiconductor according to claim 2, wherein the Seki voltage switching circuit supplies a voltage obtained by adding the third voltage to the sum to the gate of the first transistor when the bit line is precharged before reading the data. Storage device.

前記ミラー回路を構成し、前記第２ノードに前記第１電流を流す前記トランジスタ群の数を可変とする制御部を更に備え、
前記制御部は、前記プリチャージの後であって、前記データを読み出す際に、前記トランジスタ群の前記値を第１の数から、この第１の数よりも少ない第２の数に切り替える
ことを特徴とする請求項３記載の半導体記憶装置。 Further comprising a control unit that configures the mirror circuit and makes the number of the transistor groups that flow the first current to the second node variable;
The control unit switches the value of the transistor group from the first number to a second number smaller than the first number when the data is read after the precharge. 4. The semiconductor memory device according to claim 3, wherein:

前記第２ノードは、第３ノードと第４ノードとを含み、
前記ミラー回路を構成する前記トランジスタ群は、前記第１ノードの電流を前記第３ノードに流す第１トランジスタ群と、前記第１ノードの電流を前記第４ノードに流す第２トランジスタ群とを含み、
前記トランジスタ群の数の切替は、前記第３ノード及び前記第４ノードにそれぞれ接続されるスイッチのオン又はオフに応じて行われる
ことを特徴とする請求項４記載の半導体記憶装置。 The second node includes a third node and a fourth node;
The transistor group constituting the mirror circuit includes a first transistor group that causes the current of the first node to flow to the third node, and a second transistor group that causes the current of the first node to flow to the fourth node. ,
The semiconductor memory device according to claim 4, wherein switching of the number of transistor groups is performed according to on or off of switches connected to the third node and the fourth node, respectively.