JP5743092B2

JP5743092B2 - Information processing system

Info

Publication number: JP5743092B2
Application number: JP2011192638A
Authority: JP
Inventors: 一将小沢
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2011-09-05
Filing date: 2011-09-05
Publication date: 2015-07-01
Anticipated expiration: 2031-09-05
Also published as: JP2013055524A

Description

本発明は、夫々が各種情報処理を司る複数の機能モジュールを含む情報処理システムに関する。 The present invention relates to an information processing system including a plurality of functional modules, each of which controls various types of information processing.

このような情報処理システムとして、プロセッサ、及びこのプロセッサの制御対象となる周辺機器を機能モジュールとして備えたコンピュータシステムが存在する。かかるコンピュータシステムでは、電源投入時において、一旦、プロセッサ及び周辺機器の各々をリセットして夫々の状態を初期化してから通常の動作に移行させるようにしている。この際、リセットを開始してからそのリセット処理が完了するまでの期間（以下、起動時間と称する）は、プロセッサ及び周辺機器各々の間で同一になるとは限らない。そこで、電源投入後にシステム全体を円滑に通常動作に移行させるべく、所定のシーケンスに従った順にプロセッサ及び周辺機器の各々をリセットするようにしている。例えば、先ず、周辺機器のリセットを開始し、この周辺機器の起動時間として想定される想定起動時間の経過後に、プロセッサのリセットを開始するのである。この際、製造上のバラツキ、或いは温度変動等に伴い、プロセッサ及び周辺機器各々の起動時間が想定起動時間よりも長くなる虞がある。そこで、実際には、周辺機器に対してリセットを開始してから、［想定起動時間＋マージン期間］の経過後に、プロセッサに対してリセットを開始するようにしている。 As such an information processing system, there is a computer system including a processor and peripheral devices to be controlled by the processor as functional modules. In such a computer system, when the power is turned on, the processor and peripheral devices are once reset to initialize their respective states and then shift to a normal operation. At this time, the period from the start of reset to the completion of the reset process (hereinafter referred to as start-up time) is not necessarily the same between the processor and the peripheral devices. Therefore, in order to smoothly shift the entire system to normal operation after power-on, each of the processor and peripheral devices is reset in the order according to a predetermined sequence. For example, first, the reset of the peripheral device is started, and the reset of the processor is started after the assumed start-up time assumed as the start-up time of the peripheral device has elapsed. At this time, the startup time of each of the processor and the peripheral device may be longer than the assumed startup time due to manufacturing variations or temperature fluctuations. Therefore, in practice, the reset is started for the processor after [Estimated start-up time + margin period] has elapsed after the reset for the peripheral device is started.

よって、製造上のバラツキ、或いは温度変動等に伴う想定起動時間の増大を考慮したマージン期間を加算した分だけシステム全体の起動時間が長くなってしまうという問題が生じた。 Therefore, there arises a problem that the start-up time of the entire system becomes longer by the addition of the margin period considering the increase in the assumed start-up time due to manufacturing variations or temperature fluctuations.

そこで、ウオッチドッグタイマを利用してＣＰＵ（Central Processing Unit）の動作が正常動作状態にあるか否かを監視し、ＣＰＵが正常動作に移行するまでの間に、周辺機器をリセットしておくようにした技術が提案されている（例えば、特許文献１の図２参照）。 Therefore, a watchdog timer is used to monitor whether the operation of the CPU (Central Processing Unit) is in a normal operation state, and the peripheral device is reset until the CPU shifts to a normal operation. A technique described above has been proposed (see, for example, FIG. 2 of Patent Document 1).

しかしながら、ウオッチドッグタイマを利用してＣＰＵ及び周辺機器各々が正常であるか否かを判定させる為には、ウオッチドッグタイマの他に、これらＣＰＵ及び周辺機器各々内にウオッチドッグタイマ用の監視信号を生成する回路を設ける必要があり、システム全体の構成が大規模化してしまうという問題が生じた。 However, in order to determine whether the CPU and peripheral devices are normal using the watch dog timer, in addition to the watch dog timer, a monitoring signal for the watch dog timer is provided in each of the CPU and peripheral devices. It is necessary to provide a circuit for generating the system, and there is a problem that the configuration of the entire system becomes large-scale.

特開２００７−１２２２９８号公報JP 2007-122298 A

本発明は、小規模な構成でシステムリセット時の起動時間を短縮させることが可能な情報処理システムを提供することを目的とする。 An object of the present invention is to provide an information processing system capable of shortening the startup time at the time of system reset with a small configuration.

本発明に係る情報処理システムは、夫々が、システムクロック信号に位相同期した内部クロック信号を生成するＰＬＬ回路及び前記内部クロック信号に同期した信号処理を施す信号処理部を含む複数の機能モジュールと、前記機能モジュールの各々をリセットさせるシステムリセット信号を生成するリセット生成部と、を含む情報処理システムであって、前記複数の機能モジュールの内の１の機能モジュールでは、前記システムリセット信号に応じて前記１の機能モジュールに含まれる前記ＰＬＬ回路及び前記信号処理部をリセットした後に前記１の機能モジュールに含まれる前記ＰＬＬ回路に対するリセットを解除し、このリセット解除後に前記１の機能モジュールに含まれる前記ＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号を前記１の機能モジュールとは異なる他の機能モジュールに供給する一方、位相ロックしている場合には起動完了を示す第２の起動状態信号を前記他の機能モジュールに供給すると共に前記１の機能モジュールに含まれる前記信号処理部に対するリセットを解除し、前記他の機能モジュールでは、前記第１の起動状態信号に応じて前記他の機能モジュールに含まれる前記ＰＬＬ回路及び前記信号処理部をリセットし、前記第２の起動状態信号に応じて前記他の機能モジュールに含まれる前記ＰＬＬ回路に対するリセットを解除し、このリセット解除後に前記他の機能モジュールに含まれるＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックした場合に前記他の機能モジュールに含まれる前記信号処理部に対するリセットを解除する。 An information processing system according to the present invention includes a plurality of functional modules each including a PLL circuit that generates an internal clock signal that is phase-synchronized with a system clock signal, and a signal processing unit that performs signal processing synchronized with the internal clock signal; an information processing system comprising a reset generator for generating a system reset signal for resetting each of the functional modules, in one of the functional modules of the plurality of functional modules, said in response to the system reset signal cancels the reset for the PLL circuit included in the first function module after resetting the PLL circuit and the signal processing unit included in the first functional module, the PLL included in the first function module after the reset release The internal clock signal generated by the circuit When the phase lock is not applied to the system clock signal, the first activation state signal indicating the activation is supplied to another function module different from the first function module, while the activation is completed when the phase is locked. Is supplied to the other functional module, and the reset of the signal processing unit included in the first functional module is released. In the other functional module, the first activation state signal the included in another function module resets said PLL circuit and the signal processing unit, to release the reset for the PLL circuit included in the other functional modules in response to the second activation state signal in response to, the internal clock signal generated by the PLL circuit included after the reset release to the other functional modules the sheet Release the reset for the signal processing unit in Temu clock signal included the other functional modules when phase lock.

又、本発明に係る情報処理システムは、夫々が、システムクロック信号に位相同期した内部クロック信号を生成するＰＬＬ回路及び前記内部クロック信号に同期した信号処理を施す信号処理部を含む複数の機能モジュールと、前記機能モジュールの各々をリセットさせるシステムリセット信号を生成するリセット生成部と、を含む情報処理システムであって、前記複数の機能モジュールの内の１の機能モジュールでは、前記システムリセット信号に応じて前記１の機能モジュールに含まれる前記ＰＬＬ回路及び前記信号処理部をリセットした後に前記１の機能モジュールに含まれる前記ＰＬＬ回路に対するリセットを解除し、このリセット解除後に前記１の機能モジュールに含まれる前記ＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号を前記１の機能モジュールとは異なる他の機能モジュールに供給する一方、位相ロックしている場合には起動完了を示す第２の起動状態信号を前記他の機能モジュールに供給すると共に前記１の機能モジュールに含まれる前記信号処理部に対するリセットを解除し、前記他の機能モジュールでは、前記第１の起動状態信号に応じて前記他の機能モジュールに含まれる前記信号処理部をリセットすると共に、前記システムリセット信号に応じて前記他の機能モジュールに含まれる前記ＰＬＬ回路をリセットした後に当該ＰＬＬ回路に対するリセットを解除し、このリセット解除後に、前記他の機能モジュールに含まれる前記ＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックし且つ前記第２の起動状態信号が供給されている場合に前記他の機能モジュールに含まれる前記信号処理部に対するリセットを解除する。 The information processing system according to the present invention includes a plurality of functional modules each including a PLL circuit that generates an internal clock signal that is phase-synchronized with a system clock signal and a signal processing unit that performs signal processing synchronized with the internal clock signal. And a reset generation unit that generates a system reset signal for resetting each of the functional modules, wherein one functional module of the plurality of functional modules responds to the system reset signal. It cancels the reset for the PLL circuit included in the first function module after resetting the PLL circuit and the signal processing unit included in the first function module Te are included in the first function module after the reset release The internal clock signal generated by the PLL circuit When the phase lock is not applied to the system clock signal, a first activation state signal indicating activation is supplied to another function module different from the function module 1, while activation is performed when the phase is locked. A second activation state signal indicating completion is supplied to the other function module, and the reset for the signal processing unit included in the one function module is released. In the other function module, the first activation state The signal processing unit included in the other functional module is reset according to a signal, and the reset for the PLL circuit is released after the PLL circuit included in the other functional module is reset according to the system reset signal. and, after this reset, generated by the PLL circuit included in the other functional modules It said internal clock signal to release the reset for the signal processing unit in which the phase locked to the system clock signal and the second activation state signal is included in the other functional modules when they are supplied.

本発明による情報処理システムでは、システムリセット信号に応じて各機能モジュール内に形成されているＰＬＬ回路及び中核となる信号処理部を夫々リセットするにあたり、先ず、ＰＬＬ回路のリセットを解除し、そのリセット解除後に、このＰＬＬ回路で生成された内部クロック信号がシステムクロック信号に位相ロックしたときに信号処理部に対するリセットを解除するようにしている。更に、各機能モジュールの内の１の機能モジュール及び他の機能モジュールの順にリセットを実施すべく、この１の機能モジュールでは、自身のＰＬＬ回路で生成された内部クロック信号がシステムクロック信号に位相ロックした時に起動完了を示す起動状態信号を他の機能モジュールに供給するようにしている。この際、他の機能モジュールでは、自身のＰＬＬ回路に対するリセット解除後に、このＰＬＬ回路で生成された内部クロック信号がシステムクロック信号に位相ロックしており且つ起動完了を示す起動状態信号が１の機能モジュールから供給されたときに、信号処理部に対するリセットを解除する。 In the information processing system according to the present invention, in order to reset the PLL circuit formed in each functional module and the core signal processing unit in response to the system reset signal, first, the reset of the PLL circuit is canceled and the reset is performed. After the release, when the internal clock signal generated by the PLL circuit is phase-locked to the system clock signal, the reset for the signal processing unit is released. Furthermore, in order to perform reset in order of one functional module and other functional modules in each functional module, the internal clock signal generated by its own PLL circuit is phase-locked to the system clock signal. In this case, an activation state signal indicating completion of activation is supplied to other functional modules. At this time, in other function modules, after the reset of its own PLL circuit is released, the internal clock signal generated by this PLL circuit is phase-locked to the system clock signal and the activation state signal indicating completion of activation is 1. When supplied from the module, the reset for the signal processing unit is released.

よって、上記したリセットシーケンスによれば、各機能モジュールの起動時間として想定される想定起動時間にマージン期間を加味した時間経過をもって順次、機能モジュール各々のリセットを解除して行く場合に比して、システム全体の起動期間を短縮させることが可能となる。 Therefore, according to the above-described reset sequence, as compared with the case where the reset of each functional module is canceled sequentially with the passage of time including the margin period in the assumed activation time assumed as the activation time of each functional module, It is possible to shorten the startup period of the entire system.

更に、本発明においては、各機能モジュール内に位相ロック検出回路及びアンドゲートを付加するだけで、上記した如きリセットシーケンスを実現することができるので、各機能モジュール内にウオッチドッグタイマ及び監視信号生成回路を設ける場合に比してシステム全体を小規模化することが可能となる。 Furthermore, in the present invention, the reset sequence as described above can be realized only by adding a phase lock detection circuit and an AND gate in each function module, so that a watchdog timer and a monitor signal generation are provided in each function module. Compared to the case where a circuit is provided, the entire system can be reduced in size.

本発明による情報処理システムの概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the information processing system by this invention. 図１に示される周辺機器１及びＣＰＵ２の内部の動作を示すタイムチャートである。It is a time chart which shows operation | movement inside the peripheral device 1 and CPU2 which are shown by FIG. 図１に示される情報処理システムの変形例を示すブロック図である。It is a block diagram which shows the modification of the information processing system shown by FIG. 図３に示される周辺機器１及びＣＰＵ２の内部の動作を示すタイムチャートである。It is a time chart which shows the operation | movement inside the peripheral device 1 and CPU2 which are shown by FIG. 図１に示される情報処理システムの応用例を示すブロック図である。It is a block diagram which shows the application example of the information processing system shown by FIG.

本発明においては、夫々がシステムクロック信号（ＣＫ_S）に位相同期した内部クロック信号（ＣＫ１、ＣＫ２）を生成するＰＬＬ回路（１０、２０）及びこの内部クロック信号に同期した信号処理を実行する信号処理部（１２、２２）を含む複数の機能モジュールを備えた情報処理システムを、システムリセット信号に応じて以下の如くリセットする。 In the present invention, a PLL circuit (10, 20) that generates internal clock signals (CK1, CK2) that are phase-synchronized with the system clock signal (CK _S ), and a signal that executes signal processing synchronized with the internal clock signal. An information processing system including a plurality of functional modules including the processing units (12, 22) is reset as follows according to a system reset signal.

複数の機能モジュールの内の１の機能モジュール（１）では、先ず、システムリセット信号に応じてＰＬＬ回路（１０）及び信号処理部（１２）をリセットした後にこのＰＬＬ回路（１０）に対するリセットのみを解除する。そして、このリセット解除後にＰＬＬ回路（１０）で生成された内部クロック信号（ＣＫ１）がシステムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号（ＢＴ１_CL）を他の機能モジュール（２）に供給する。一方、位相ロックしている場合には起動完了を示す第２の起動状態信号（ＢＴ１_CL）をこの他の機能モジュールに供給すると共に信号処理部（１２）に対するリセットを解除する。 In one functional module (1) of the plurality of functional modules, first, the PLL circuit (10) and the signal processing unit (12) are reset according to the system reset signal, and then only the reset to the PLL circuit (10) is performed. To release. Then, when the internal clock signal (CK1) generated by the PLL circuit (10) after the reset release is not phase-locked to the system clock signal, the first activation state signal (BT1 _CL ) indicating that the activation is in progress To the functional module (2). On the other hand, when the phase is locked, the second activation state signal (BT1 _CL ) indicating completion of activation is supplied to the other functional modules and the reset for the signal processing unit (12) is released.

他の機能モジュール（２）では、起動中を示す第１の起動状態信号（ＢＴ１_CL）に応じてＰＬＬ回路（２０）及び信号処理部（２２）をリセットする。そして、起動完了を示す第２の起動状態信号（ＢＴ１_CL）に応じてＰＬＬ回路（２０）に対するリセットのみを解除し、このリセット解除後に、当該ＰＬＬ回路によって生成された内部クロック信号（ＣＫ２）がシステムクロック信号に位相ロックしたときに信号処理部（２２）に対するリセットを解除する。 In the other functional module (2), the PLL circuit (20) and the signal processing unit (22) are reset in response to the first activation state signal (BT1 _CL ) indicating the activation. Then, only the reset for the PLL circuit (20) is canceled in response to the second activation state signal (BT1 _CL ) indicating the completion of activation, and after the reset is released, the internal clock signal (CK2) generated by the PLL circuit is When the phase is locked to the system clock signal, the reset for the signal processing unit (22) is released.

図１は、本発明に係る情報処理システムの一例を示すブロック図である。 FIG. 1 is a block diagram showing an example of an information processing system according to the present invention.

図１に示すように、かかる情報処理システムは、夫々が独立したＩＣチップに構築されている機能モジュールとして、周辺機器１、ＣＰＵ（Central Processing Unit）２、リセット信号生成部３、クロック信号発生部４、及びパワーオンリセット部５の各々が基板上に形成されてなるものである。尚、この情報処理システムとしては、図１に示されるが如き機能モジュールによる形態に限定されるものではない。 As shown in FIG. 1, the information processing system includes a peripheral device 1, a CPU (Central Processing Unit) 2, a reset signal generation unit 3, a clock signal generation unit as functional modules constructed in independent IC chips. 4 and the power-on reset unit 5 are formed on the substrate. The information processing system is not limited to the form of functional modules as shown in FIG.

クロック信号発生部４は、この情報処理システムに電源を投入する電源スイッチ６による電源投入に応じてシステムクロック信号ＣＫ_Sを生成し、これを周辺機器１、ＣＰＵ２及びリセット信号生成部３の各々に供給する。 Clock signal generating section 4 generates a system clock signal CK _S in accordance with the power-on by the power switch 6 to power on the information processing system, which in each of the peripheral device 1, CPU 2 and a reset signal generator 3 Supply.

パワーオンリセット部５は、電源スイッチ６による電源投入に応じて、図２に示す如きパルス状のパワーオンリセット信号Ｒ_ONを生成し、これをリセット信号生成部３に供給する。 The power-on reset unit 5 generates a pulse-shaped power-on reset signal R _ON as shown in FIG. 2 in response to power-on by the power switch 6 and supplies this to the reset signal generation unit 3.

リセット信号生成部３は、パワーオンリセット信号Ｒ_ONに応じて、図２に示す如きパルス幅ＴＲに亘り論理レベル０の状態を維持した後、論理レベル１の状態に遷移してこの論理レベル１の状態を維持するパルス状のシステムリセット信号ＲＳを生成し、これをシステムクロック信号ＣＫ_Sに応じたタイミングで周辺機器１に供給する。尚、システムリセット信号ＲＳにおける論理レベル０はリセット実行を促すものであり、論理レベル１はリセット解除を促すものである。 In response to the power-on reset signal R _ON , the reset signal generation unit 3 maintains the logic level 0 state over the pulse width TR as shown in FIG. state to generate a pulsed system reset signal RS to maintain supplies this to the peripheral device 1 at a timing according to the system clock signal CK _S. The logic level 0 in the system reset signal RS prompts reset execution, and the logic level 1 prompts reset release.

周辺機器１に設けられているＰＬＬ（Phase-locked loop）回路１０は、パッドＰＤを介して周辺機器１に入力されたシステムリセット信号ＲＳが論理レベル０である間はリセット状態にある。尚、以降、外部端子、中継端子、入力又は出力バッファを含む接続部を「パッド」と称する。その後、かかるシステムリセット信号ＲＳの論理レベル１への遷移に応じて、ＰＬＬ回路１０は、そのリセット状態を解除し、パッドＰＤを介して周辺機器１に入力されたシステムクロック信号ＣＫ_Sに位相同期した内部クロック信号ＣＫ１を生成する為の起動を開始する。この際、ＰＬＬ回路１０の起動中、つまり起動開始直後から図２に示す如き期間Ｔ１_NGを経過するまでの間は、内部クロック信号ＣＫ１の位相は不安定な状態にある。そして、この期間Ｔ１_NGの経過後、内部クロック信号ＣＫ１の位相は安定してシステムクロック信号ＣＫ_Sの位相に同期した状態、いわゆる位相ロック状態に遷移する。ＰＬＬ回路１０は、かかる内部クロック信号ＣＫ１を位相ロック検出回路１１及び周辺信号処理部１２に供給する。位相ロック検出回路１１は、内部クロック信号ＣＫ１の位相がシステムクロック信号ＣＫ_Sの位相に合致しているか否か、つまり位相ロックしているか否かを検出し、位相ロックしている場合には論理レベル１、位相ロックしていない場合には論理レベル０のＰＬＬロック信号ＰＬ１をアンドゲート１３に供給する。よって、位相ロック検出回路１１は、図２に示す如く、ＰＬＬ回路１０の起動開始直後は論理レベル０、引き続き期間Ｔ１_NGが経過した時点で論理レベル０の状態から論理レベル１の状態に遷移するＰＬＬロック信号ＰＬ１をアンドゲート１３に供給する。アンドゲート１３は、ＰＬＬロック信号ＰＬ１及びシステムリセット信号ＲＳの論理積を求め、その論理積結果を起動状態信号ＢＴ１_CLとして生成する。すなわち、アンドゲート１３は、ＰＬＬロック信号ＰＬ１又はシステムリセット信号ＲＳが論理レベル０となる場合にはＰＬＬ回路１０が起動中であることを示す論理レベル０の起動状態信号ＢＴ１_CL（第１の起動状態信号）を生成する一方、両者が共に論理レベル１である場合には起動完了を示す論理レベル１の起動状態信号ＢＴ１_CL（第２の起動状態信号）を生成する。アンドゲート１３は、かかる起動状態信号ＢＴ１_CLを周辺信号処理部１２に供給すると共に、これをパッドＰＤを介して外部出力してＣＰＵ２に供給する。周辺信号処理部１２は、データ制御バス７を介してＣＰＵ２側から供給された各種情報データ及び処理命令に基づき、周辺機器１としての主機能を司る信号処理を情報データに施し、得られたデータ処理結果をデータ制御バス７を介してＣＰＵ２側に送出する。尚、周辺信号処理部１２には、このデータ処理を内部クロック信号ＣＫ１に同期させる為のフリップフロップを含む同期化回路（図示せぬ）と、データ処理の途中結果及び最終結果を保持する為のレジスタ（図示せぬ）と、が含まれている。周辺信号処理部１２は、起動状態信号ＢＴ１_CLが論理レベル０の状態にある間、つまり図２に示すように、ＰＬＬ回路１０のリセット中及び起動中の期間に亘り、上記した同期化回路及びレジスタに保持されていた内容を初期値にリセットする。そして、起動状態信号ＢＴ１_CLが論理レベル１の状態に遷移すると、そのリセット状態が解除される。つまり、この時点において周辺機器１の起動が完了し、以降、周辺機器１は上記した如きデータ処理が可能な通常動作状態となる。 A PLL (Phase-locked loop) circuit 10 provided in the peripheral device 1 is in a reset state while the system reset signal RS input to the peripheral device 1 via the pad PD is at a logic level 0. Hereinafter, a connection portion including an external terminal, a relay terminal, an input or output buffer is referred to as a “pad”. Then, depending on the transition to a logic level 1 of such a system reset signal RS, PLL circuit 10 releases the reset state, the phase synchronization with the system clock signal CK _S input to the peripheral device 1 via the pad PD Start for generating the internal clock signal CK1 is started. At this time, the phase of the internal clock signal CK1 is in an unstable state during the activation of the PLL circuit 10, that is, immediately after the start of the activation until the period T1 _NG as shown in FIG. 2 elapses. Then, after the lapse of this period T1 _NG, the phase of the internal clock signal CK1 is stable state in synchronization with the phase of the system clock signal CK _S, a transition to a so-called phase-locked state. The PLL circuit 10 supplies the internal clock signal CK1 to the phase lock detection circuit 11 and the peripheral signal processing unit 12. Phase lock detection circuit 11, whether the phase of the internal clock signal CK1 meets the phase of the system clock signal CK _S, i.e. to detect whether or not the phase lock, the logic if you phase lock When level 1 and phase lock are not performed, a PLL lock signal PL 1 of logic level 0 is supplied to the AND gate 13. Therefore, as shown in FIG. 2, the phase lock detection circuit 11 transitions from the logic level 0 state to the logic level 1 state immediately after the start of the start of the PLL circuit 10 and subsequently when the period T1 _NG has elapsed. The PLL lock signal PL1 is supplied to the AND gate 13. The AND gate 13 obtains a logical product of the PLL lock signal PL1 and the system reset signal RS, and generates a logical product result as the activation state signal BT1 _CL . That is, the AND gate 13 activates the activation level signal BT1 _CL (first activation) indicating that the PLL circuit 10 is activated when the PLL lock signal PL1 or the system reset signal RS becomes logic 0. On the other hand, when both of them are at the logic level 1, the activation state signal BT1 _CL (second activation state signal) of the logic level 1 indicating the completion of activation is generated. The AND gate 13 supplies the activation state signal BT1 _CL to the peripheral signal processing unit 12 and outputs it to the CPU 2 through the pad PD. The peripheral signal processing unit 12 performs signal processing that controls the main function of the peripheral device 1 on the information data based on various information data and processing instructions supplied from the CPU 2 side via the data control bus 7, and the obtained data The processing result is sent to the CPU 2 side via the data control bus 7. The peripheral signal processing unit 12 includes a synchronization circuit (not shown) including a flip-flop for synchronizing the data processing with the internal clock signal CK1, and a data processing intermediate result and a final result. And a register (not shown). The peripheral signal processing unit 12 performs the above-described synchronization circuit and the above-described synchronization circuit while the activation state signal BT1 _CL is in the logic level 0 state, that is, during the reset and activation periods of the PLL circuit 10 as shown in FIG. The contents held in the register are reset to the initial values. When the activation state signal BT1 _CL transitions to the logic level 1 state, the reset state is released. That is, at this time point, the peripheral device 1 is completely started up, and thereafter, the peripheral device 1 enters a normal operation state in which data processing as described above is possible.

ＣＰＵ２の内部に設けられているＰＬＬ回路２０は、パッドＰＤを介してＣＰＵ２に入力された起動状態信号ＢＴ１_CLが論理レベル０である間はリセット状態にある。その後、かかる起動状態信号ＢＴ１_CLの論理レベル１への遷移に応じて、ＰＬＬ回路２０は、そのリセット状態を解除し、パッドＰＤを介してＣＰＵ２に入力されたシステムクロック信号ＣＫ_Sに位相同期した内部クロック信号ＣＫ２を生成する為の起動を開始する。この際、ＰＬＬ回路２０の起動中、つまり起動開始直後から図２に示す如き期間Ｔ２_NGを経過するまでの間は、内部クロック信号ＣＫ２の位相は不安定な状態にある。そして、この期間Ｔ２_NGの経過後、内部クロック信号ＣＫ２の位相は安定してシステムクロック信号ＣＫ_Sの位相に同期した状態、いわゆるロック状態に遷移する。ＰＬＬ回路２０は、かかる内部クロック信号ＣＫ２を位相ロック検出回路２１及びＣＰＵコア部２２に供給する。位相ロック検出回路２１は、内部クロック信号ＣＫ２の位相がシステムクロック信号ＣＫ_Sの位相に合致しているか否か、つまり位相ロックしているか否かを検出し、位相ロックしている場合には論理レベル１、位相ロックしていない場合には論理レベル０のＰＬＬロック信号ＰＬ２をアンドゲート２３に供給する。例えば、位相ロック検出回路２１は、単位期間毎に、システムクロック信号ＣＫ_Sのクロックパルス数と、内部クロック信号ＣＫ２のクロックパルスの数とを測定し、両クロックパルス数同士の比が所定比率と一致する回数が所定回数以上に亘り連続した場合に、ロックしていることを表す論理レベル１のＰＬＬロック信号ＰＬ２をアンドゲート２３に供給する。よって、位相ロック検出回路２１は、図２に示す如く、ＰＬＬ回路２０の起動開始直後は論理レベル０、引き続き期間Ｔ２_NGが経過した時点で論理レベル０の状態から論理レベル１の状態に遷移するＰＬＬロック信号ＰＬ２をアンドゲート２３に供給する。アンドゲート２３は、ＰＬＬロック信号ＰＬ２及びシステムリセット信号ＲＳの論理積を求め、その論理積結果を起動状態信号ＢＴ２_CLとして生成する。すなわち、アンドゲート２３は、ＰＬＬロック信号ＰＬ２又は起動状態信号ＢＴ１_CLが論理レベル０となる場合にはＰＬＬ回路２０が起動中であることを示す論理レベル０の起動状態信号ＢＴ２_CL（第１の起動状態信号）を生成する一方、両者が共に論理レベル１である場合には起動完了を示す論理レベル１の起動状態信号ＢＴ２_CL（第２の起動状態信号）を生成する。アンドゲート２３は、かかる起動状態信号ＢＴ２_CLをＣＰＵコア部２２に供給する。中央信号処理部としてのＣＰＵコア部２２は、データ制御バス７に接続されているＲＯＭ（図示せぬ）に格納されているプログラムに従った制御を内部クロック信号ＣＫ２に同期したタイミングで実行し、この際得られた各種情報データ及び処理命令を、データ制御バス７を介して周辺機器１に送出する。尚、ＣＰＵコア部２２は、命令デコーダ、プログラムカウンタ、レジスタ、メモリ、演算部及び制御部（図示せぬ）を含み、上記した起動状態信号ＢＴ２_CLが論理レベル０の状態にある間、つまりＰＬＬ回路２０のリセット中及び起動中の期間に亘り、上記したプログラムカウンタ、レジスタ及びメモリに保持されていた内容を初期値にリセットする。そして、起動状態信号ＢＴ２_CLが論理レベル０から論理レベル１の状態に遷移した時点で、ＣＰＵコア部２２のリセット状態が解除される。つまり、この時点においてＣＰＵ２の起動が完了し、以降、ＣＰＵ２は上記した如き周辺機器１に対する制御が可能な通常動作状態となる。 The PLL circuit 20 provided in the CPU 2 is in a reset state while the activation state signal BT1 _CL input to the CPU 2 via the pad PD is at the logic level 0. Then, depending on the transition to a logic level 1 such activation state signal BT1 _CL, PLL circuit 20 releases the reset state, and the phase synchronization with the system clock signal CK _S input to CPU2 through the pad PD Start-up for generating the internal clock signal CK2 is started. At this time, the phase of the internal clock signal CK2 is in an unstable state during the activation of the PLL circuit 20, that is, immediately after the activation is started until the period T2 _NG as shown in FIG. 2 elapses. Then, after this period T2 _NG, the phase of the internal clock signal CK2 is stable state in synchronization with the phase of the system clock signal CK _S, a transition to a so-called locked state. The PLL circuit 20 supplies the internal clock signal CK2 to the phase lock detection circuit 21 and the CPU core unit 22. Phase lock detection circuit 21, whether the phase of the internal clock signal CK2 is consistent with the phase of the system clock signal CK _S, i.e. to detect whether or not the phase lock, if you phase lock logic When the level 1 and the phase are not locked, the PLL lock signal PL 2 at the logic level 0 is supplied to the AND gate 23. For example, phase lock detection circuit 21 for each unit period, the number of clock pulses of the system clock signal CK _S, and measuring the number of clock pulses of the internal clock signal CK2, the ratio of the two clock pulses with each other and a predetermined ratio When the number of times of coincidence continues for a predetermined number of times or more, a logic level 1 PLL lock signal PL2 indicating lock is supplied to the AND gate 23. Therefore, as shown in FIG. 2, the phase lock detection circuit 21 transitions from the logic level 0 state to the logic level 1 state immediately after the start of the start of the PLL circuit 20, and when the period T2 _NG continues. The PLL lock signal PL2 is supplied to the AND gate 23. The AND gate 23 obtains a logical product of the PLL lock signal PL2 and the system reset signal RS, and generates a logical product result as the activation state signal BT2 _CL . That is, the AND gate 23 activates the activation state signal BT2 _CL (first level) indicating that the PLL circuit 20 is activated when the PLL lock signal PL2 or the activation state signal BT1 _CL becomes the logic level 0. On the other hand, when both of them are at the logic level 1, an activation state signal BT2 _CL (second activation state signal) having a logic level 1 indicating completion of activation is generated. The AND gate 23 supplies the activation state signal BT2 _CL to the CPU core unit 22. The CPU core unit 22 as a central signal processing unit executes control according to a program stored in a ROM (not shown) connected to the data control bus 7 at a timing synchronized with the internal clock signal CK2, Various information data and processing instructions obtained at this time are sent to the peripheral device 1 via the data control bus 7. The CPU core unit 22 includes an instruction decoder, a program counter, a register, a memory, a calculation unit, and a control unit (not shown). While the above-described activation state signal BT2 _CL is in a logic level 0 state, that is, a PLL. The contents held in the above-described program counter, register, and memory are reset to initial values over a period during which the circuit 20 is reset and activated. The reset state of the CPU core unit 22 is released when the activation state signal BT2 _CL transitions from the logic level 0 to the logic level 1 state. That is, at this point in time, the activation of the CPU 2 is completed, and thereafter, the CPU 2 enters a normal operation state in which the peripheral device 1 can be controlled as described above.

以下に、図１に示す情報処理システムにおける電源投入時のリセットシーケンスについて、図２を参照しつつ説明する。 Hereinafter, a reset sequence at power-on in the information processing system shown in FIG. 1 will be described with reference to FIG.

周辺機器１内では、先ず、システムリセット信号ＲＳがリセットを促す論理レベル０の状態にある間に亘りＰＬＬ回路１０がリセットされる。その後、システムリセット信号ＲＳが論理レベル１の状態に遷移すると、ＰＬＬ回路１０に対するリセットが解除され、引き続きＰＬＬ回路１０は、外部入力されたシステムクロック信号ＣＫ_Sに位相同期した内部クロック信号ＣＫ１を生成する為の起動を開始する。このＰＬＬ回路１０の起動中（期間Ｔ１_NG）は、内部クロック信号ＣＫ１の位相は不安定な状態にあるが、起動完了後、内部クロック信号ＣＫ１の位相は安定してシステムクロック信号ＣＫ_Sの位相に同期した状態、いわゆる位相ロック状態に遷移する。これにより、図２に示す如く、ＰＬＬロック信号ＰＬ１が論理レベル０の状態から、位相ロック状態にあることを示す論理レベル１に遷移する。また、周辺機器１内では、システムリセット信号ＲＳが論理レベル０の状態にある間、又はＰＬＬロック信号ＰＬ１が論理レベル０の状態にある間、つまりＰＬＬ回路１０が起動中（Ｔ１_NG）であるが故に内部クロック信号ＣＫ１が位相ロックしていない状態にある間は、論理レベル０の起動状態信号ＢＴ１_CLが生成される。この論理レベル０の起動状態信号ＢＴ１_CLに応じて周辺機器１の中核となる周辺信号処理部１２がリセットされる。一方、システムリセット信号ＲＳがリセット解除を促す論理レベル１の状態に遷移し、且つＰＬＬロック信号ＰＬ１が論理レベル１の状態にある間、つまり内部クロック信号ＣＫ１が位相ロック状態にある場合には、ＰＬＬ回路１０の起動が完了したことを表す論理レベル１の起動状態信号ＢＴ１_CLが生成される。かかる論理レベル１の起動状態信号ＢＴ１_CLに応じて上記した周辺信号処理部１２に対するリセットが解除され、周辺信号処理部１２は通常のデータ処理が可能な状態に移行する。よって、周辺信号処理部１２は、例えシステムリセット信号ＲＳがリセットの解除を促す論理レベル１の状態に遷移しても、ＰＬＬ回路１０で生成された内部クロック信号ＣＫ１が不安定な状態にある間（Ｔ１_NG）は、リセット状態に維持される。これにより、ＰＬＬ回路１０の起動直後に生成された不安定な内部クロック信号ＣＫ１による、周辺信号処理部１２の誤動作が防止される。 In the peripheral device 1, first, the PLL circuit 10 is reset while the system reset signal RS is in a logic level 0 state that prompts resetting. Thereafter, when the system reset signal RS is changed to the state of the logic level 1, the reset is released to the PLL circuit 10, subsequently PLL circuit 10 generates an internal clock signal CK1 synchronized in phase with the system clock signal CK _S which is an external input Start to start. During startup of the PLL circuit 10 (period T1 _NG) is the phase of the internal clock signal CK1 is in an unstable state, after activation completion, the phase of the internal clock signal CK1 is stable phase of the system clock signal CK _S Transition to a state synchronized with the so-called phase lock state. As a result, as shown in FIG. 2, the PLL lock signal PL1 transits from the logic level 0 state to the logic level 1 indicating the phase lock state. Further, in the peripheral device 1, while the system reset signal RS is in the logic level 0 state or while the PLL lock signal PL1 is in the logic level 0 state, that is, the PLL circuit 10 is being activated (T1 _NG ). Therefore, while the internal clock signal CK1 is not phase-locked, the activation level signal BT1 _CL having the logic level 0 is generated. The peripheral signal processing unit 12 that is the core of the peripheral device 1 is reset in response to the activation state signal BT1 _CL of the logic level 0. On the other hand, when the system reset signal RS transitions to a logic level 1 state that prompts reset release and the PLL lock signal PL1 is in a logic level 1, that is, when the internal clock signal CK1 is in a phase lock state, A logic level 1 activation state signal BT1 _CL indicating that activation of the PLL circuit 10 has been completed is generated. In response to the activation state signal BT1 _CL of the logic level 1, the reset for the peripheral signal processing unit 12 is released, and the peripheral signal processing unit 12 shifts to a state where normal data processing is possible. Therefore, the peripheral signal processing unit 12 is in a state where the internal clock signal CK1 generated by the PLL circuit 10 is in an unstable state even if the system reset signal RS makes a transition to a logic level 1 state that prompts the reset release. (T1 _NG ) is maintained in the reset state. This prevents malfunction of the peripheral signal processing unit 12 due to the unstable internal clock signal CK1 generated immediately after the PLL circuit 10 is activated.

また、図１に示される情報処理システムでは、周辺機器１に搭載されているＰＬＬ回路１０の起動完了状態を示す起動状態信号ＢＴ１_CLをＣＰＵ２側に供給し、この起動状態信号ＢＴ１_CLによってＣＰＵ２を以下の如くリセットするようにしている。 Further, in the information processing system shown in FIG. 1, a startup state signal BT1 _CL indicating the startup completion state of the PLL circuit 10 mounted on the peripheral device 1 is supplied to the CPU 2 side, and the CPU 2 is supplied by the startup state signal BT1 _CL . Reset is performed as follows.

すなわち、ＣＰＵ２内では、起動状態信号ＢＴ１_CLが論理レベル０の状態にある間、つまり、システムリセット信号ＲＳがリセットを促す論理レベル０の状態にある間（ＴＲ）及び周辺機器１の内部クロック信号ＣＫ１が不安定な状態にある間（Ｔ１_NG）において、ＰＬＬ回路２０がリセットされる。その後、周辺機器１内の内部クロック信号ＣＫ１が位相ロック状態に遷移すると、図２に示す如く、ＰＬＬ回路２０のリセットが解除され、引き続きＰＬＬ回路２０は、外部入力されたシステムクロック信号ＣＫ_Sに位相同期した内部クロック信号ＣＫ２を生成すべき起動を開始する。このＰＬＬ回路２０の起動中（期間Ｔ２_NG）は、内部クロック信号ＣＫ２の位相は不安定な状態にあるが、起動完了後、内部クロック信号ＣＫ２の位相は安定してシステムクロック信号ＣＫ_Sの位相に同期した状態、いわゆる位相ロック状態に遷移する。これにより、図２に示す如く、ＰＬＬロック信号ＰＬ２が論理レベル０の状態から、このＰＬＬ回路２０が位相ロック状態にあることを示す論理レベル１に遷移する。この際、起動状態信号ＢＴ１_CLが論理レベル０の状態にある間、又はＰＬＬロック信号ＰＬ２が論理レベル０の状態にある間、つまりＰＬＬ回路２０が起動中（Ｔ２_NG）であるが故に内部クロック信号ＣＫ２が位相ロックしていない状態にある間は、論理レベル０の起動状態信号ＢＴ２_CLが生成される。この論理レベル０の起動状態信号ＢＴ２_CLに応じてＣＰＵ２の中核となるＣＰＵコア部２２がリセットされる。一方、起動状態信号ＢＴ１_CLが周辺機器１側のＰＬＬ回路１０の起動完了を表す論理レベル１の状態にあり、且つＰＬＬロック信号ＰＬ２が論理レベル１の状態にある間は、ＰＬＬ回路２０の起動が完了したことを表す論理レベル１の起動状態信号ＢＴ２_CLが生成される。かかる論理レベル１の起動状態信号ＢＴ２_CLに応じて上記したＣＰＵコア部２２に対するリセットが解除される。 That is, in the CPU 2, while the activation state signal BT 1 _CL is in the logic level 0 state, that is, while the system reset signal RS is in the logic level 0 state prompting reset (TR) and the internal clock signal of the peripheral device 1. While CK1 is in an unstable state (T1 _NG ), the PLL circuit 20 is reset. After that, when the internal clock signal CK1 in the peripheral device 1 transitions to the phase locked state, the reset of the PLL circuit 20 is canceled as shown in FIG. 2, and the PLL circuit 20 continues to the system clock signal CK _S inputted externally. Start to generate the internal clock signal CK2 synchronized in phase is started. While the PLL circuit 20 is being activated (period T2 _NG ), the phase of the internal clock signal CK2 is in an unstable state, but after the activation is completed, the phase of the internal clock signal CK2 is stable and the phase of the system clock signal CK _S. Transition to a state synchronized with the so-called phase lock state. As a result, as shown in FIG. 2, the PLL lock signal PL2 transitions from the logic level 0 state to the logic level 1 indicating that the PLL circuit 20 is in the phase lock state. At this time, while the activation state signal BT1 _CL is in the logic level 0 state, or while the PLL lock signal PL2 is in the logic level 0 state, that is, because the PLL circuit 20 is being activated (T2 _NG ), the internal clock while the signal CK2 is in a state which is not phase-locked, activation state signal BT2 _CL logic level 0 is generated. The CPU core unit 22 which is the core of the CPU 2 is reset in response to the activation state signal BT2 _CL of the logic level 0. On the other hand, while the activation state signal BT1 _CL is in the logic level 1 state indicating completion of the activation of the PLL circuit 10 on the peripheral device 1 side and the PLL lock signal PL2 is in the logic level 1 state, the activation of the PLL circuit 20 is performed. Is generated, a logic level 1 activation state signal BT2 _CL is generated. In response to the logic level 1 activation state signal BT2 _CL , the reset of the CPU core unit 22 is released.

よって、ＣＰＵコア部２２は、例えシステムリセット信号ＲＳがリセットの解除を促す論理レベル１の状態に遷移しても、周辺機器１及びＣＰＵ２各々のＰＬＬ回路（１０、２０）で生成された内部クロック信号（ＣＫ１、ＣＫ２）が不安定な状態にある間（Ｔ１_NG＋Ｔ２_NG）はリセット状態に維持される。これにより、ＰＬＬ回路２０の起動直後に生成された不安定な内部クロック信号ＣＫ２による、ＣＰＵコア部２２の誤動作が防止される。 Therefore, even if the system reset signal RS transits to a logic level 1 state that prompts the reset to be released, the CPU core unit 22 generates an internal clock generated by the PLL circuit (10, 20) of each of the peripheral device 1 and the CPU 2. While the signals (CK1, CK2) are in an unstable state (T1 _NG + T2 _NG ), the reset state is maintained. This prevents malfunction of the CPU core unit 22 due to the unstable internal clock signal CK2 generated immediately after the PLL circuit 20 is activated.

また、図１に示す情報処理システムでは、上記した如き起動状態信号ＢＴ１_CLに応じて、ＣＰＵ２に搭載されているＰＬＬ回路２０を起動させ、このＰＬＬ回路２０の起動完了後にＣＰＵコア部２２のリセットを解除するようにしている。 Further, in the information processing system shown in FIG. 1, the PLL circuit 20 mounted on the CPU 2 is activated in response to the activation state signal BT1 _CL as described above, and the CPU core unit 22 is reset after the activation of the PLL circuit 20 is completed. To cancel.

よって、システムリセット信号ＲＳに応じて周辺機器１及びＣＰＵ２をリセットするにあたり、図２に示す如く、周辺機器１及びＣＰＵ２の順に且つ夫々のＰＬＬ回路の動作が安定してから順次、リセットを解除することが可能となる。 Therefore, when the peripheral device 1 and the CPU 2 are reset in response to the system reset signal RS, as shown in FIG. 2, the reset is sequentially released after the operation of each PLL circuit is stabilized in the order of the peripheral device 1 and the CPU 2. It becomes possible.

更に、かかるリセットシーケンスによれば、各ＰＬＬ回路の起動完了をもって直ちに周辺機器１及びＣＰＵ２のリセットが解除されるので、周辺機器及びＣＰＵ夫々の起動時間として想定される想定起動時間にマージン期間を加味した時間経過をもって順次リセットを解除して行く場合に比して、システム全体の起動時間が短縮される。 Further, according to such a reset sequence, the reset of the peripheral device 1 and the CPU 2 is immediately released upon completion of the activation of each PLL circuit. Compared with the case where the reset is sequentially released with the passage of time, the startup time of the entire system is shortened.

また、かかるリセットシーケンスを実現する為に、各機能モジュール内に位相ロック検出回路及びアンドゲートを付加するだけで良いので、各機能モジュール内にウオッチドッグタイマ及び監視信号生成回路を設けるようにした情報処理システムに比してシステム全体を小規模化することが可能となる。 In addition, in order to realize such a reset sequence, it is only necessary to add a phase lock detection circuit and an AND gate in each function module. Therefore, information in which a watchdog timer and a monitoring signal generation circuit are provided in each function module. The entire system can be made smaller than the processing system.

図３は、図１に示される情報処理システムの変形例を示すブロック図である。 FIG. 3 is a block diagram showing a modification of the information processing system shown in FIG.

尚、図３に示す構成では、ＣＰＵ２内に設けられている２入力のアンドゲート２３に代えて３入力のアンドゲート２４を採用し、リセット信号生成部３から送出されたシステムリセット信号ＲＳを外部入力する為のパッドＰＤをＣＰＵ２に設けたものである。この際、周辺機器１で生成された起動状態信号ＢＴ１_CLに代えてシステムリセット信号ＲＳで直にＰＬＬ回路２０をリセットすると共に、アンドゲート２４によってシステムリセット信号ＲＳ、起動状態信号ＢＴ１_CL及びＰＬＬロック信号ＰＬ２の論理積結果を起動状態信号ＢＴ２_CLとする点を除く他の構成は図１に示すものと同一である。 In the configuration shown in FIG. 3, a 3-input AND gate 24 is employed instead of the 2-input AND gate 23 provided in the CPU 2, and the system reset signal RS sent from the reset signal generation unit 3 is externally transmitted. A pad PD for inputting is provided in the CPU 2. At this time, resets the immediately PLL circuit 20 by the system reset signal RS in place of the activation state signal BT1 _CL generated by the peripheral device 1, the system reset signal RS by the AND gate 24, activation state signal BT1 _CL and the PLL lock other configurations except for the point that the result of ANDing the activation state signal BT2 _CL signal PL2 is the same as that shown in FIG.

以下に、図３に示す構成による動作について、図４を参照しつつ説明する。 Hereinafter, the operation of the configuration shown in FIG. 3 will be described with reference to FIG.

尚、図４に示すように、周辺機器１内での動作及びその作用効果は、図３に示されるものと同一であるので、以下に、ＣＰＵ２内での動作のみ説明する。 As shown in FIG. 4, the operation in the peripheral device 1 and the operation and effect thereof are the same as those shown in FIG. 3, so only the operation in the CPU 2 will be described below.

すなわち、図３に示される情報処理システムにおけるＣＰＵ２では、周辺機器１で生成された起動状態信号ＢＴ１_CLと共に、リセット信号生成部３で生成されたシステムリセット信号ＲＳを外部入力し、両信号に応じてＣＰＵ２を以下の如くリセットするようにしている。 That is, the CPU 2 in the information processing system shown in FIG. 3 externally inputs the system reset signal RS generated by the reset signal generation unit 3 together with the activation state signal BT1 _CL generated by the peripheral device 1, and responds to both signals. The CPU 2 is reset as follows.

ＣＰＵ２内において、先ず、システムリセット信号ＲＳがリセットを促す論理レベル０の状態にある間（ＴＲ）にＰＬＬ回路２０がリセットされる。その後、図４に示す如くシステムリセット信号ＲＳが論理レベル１の状態に遷移すると、ＰＬＬ回路２０に対するリセットが解除され、引き続きＰＬＬ回路２０は、外部入力されたシステムクロック信号ＣＫ_Sに位相同期した内部クロック信号ＣＫ２を生成すべき起動を開始する。このＰＬＬ回路２０の起動中（期間Ｔ２_NG）は、内部クロック信号ＣＫ２の位相は不安定な状態にあるが、起動完了後、内部クロック信号ＣＫ２の位相は安定してシステムクロック信号ＣＫ_Sの位相に同期した状態、いわゆる位相ロック状態に遷移する。これにより、図４に示す如く、ＰＬＬロック信号ＰＬ２が論理レベル０の状態から、位相ロック状態にあることを示す論理レベル１の状態に遷移する。また、ＣＰＵ２内では、システムリセット信号ＲＳが論理レベル０となる場合（ＴＲ）、又は起動状態信号ＢＴ１_CLが論理レベル０となる場合（Ｔ１_NG）、又はＰＬＬロック信号ＰＬ２が論理レベル０となる場合に、図４に示す如き論理レベル０の起動状態信号ＢＴ２_CLが生成される。この論理レベル０の起動状態信号ＢＴ２_CLに応じて、ＣＰＵ２の中核となるＣＰＵコア部２２がリセットされる。その後、システムリセット信号ＲＳがリセット解除を促す論理レベル１に遷移し、起動状態信号ＢＴ１_CLがＰＬＬ回路１０の起動完了状態を示す論理レベル１となり且つ起動状態信号ＢＴ２_CLがＰＬＬ回路２０の起動完了状態を示す論理レベル１となった場合に、図４に示す如く起動状態信号ＢＴ２_CLが論理レベル０から論理レベル１に遷移する。かかる論理レベル１の起動状態信号ＢＴ２_CLに応じて上記したＣＰＵコア部２２に対するリセットが解除され、ＣＰＵコア部２２は通常動作が可能な状態に移行する。 In the CPU 2, first, the PLL circuit 20 is reset while the system reset signal RS is in a logic level 0 state that prompts resetting (TR). Thereafter, when the system reset signal RS as shown in FIG. 4 is changed to the state of the logic level 1, the internal reset is released to the PLL circuit 20, subsequently PLL circuit 20, synchronized in phase with the system clock signal CK _S which is an external input The start to generate the clock signal CK2 is started. While the PLL circuit 20 is being activated (period T2 _NG ), the phase of the internal clock signal CK2 is in an unstable state, but after the activation is completed, the phase of the internal clock signal CK2 is stable and the phase of the system clock signal CK _S. Transition to a state synchronized with the so-called phase lock state. As a result, as shown in FIG. 4, the PLL lock signal PL2 transits from the logic level 0 state to the logic level 1 state indicating the phase lock state. In the CPU 2, the system reset signal RS becomes a logic level 0 (TR), the activation state signal BT 1 _CL becomes a logic level 0 (T 1 _NG ), or the PLL lock signal PL 2 becomes a logic level 0. In this case, an activation state signal BT2 _CL having a logic level 0 as shown in FIG. 4 is generated. In response to the activation level signal BT2 _CL of logic level 0, the CPU core unit 22 serving as the core of the CPU 2 is reset. Thereafter, the system reset signal RS transits to a logic level 1 that prompts reset release, the activation state signal BT1 _CL becomes a logic level 1 indicating the activation completion state of the PLL circuit 10, and the activation state signal BT2 _CL completes the activation of the PLL circuit 20. When the logic level 1 indicates the state, the activation state signal BT2 _CL transits from the logic level 0 to the logic level 1 as shown in FIG. In response to the activation state signal BT2 _CL of the logic level 1, the above-described reset for the CPU core unit 22 is released, and the CPU core unit 22 shifts to a state where normal operation is possible.

よって、ＣＰＵコア部２２は、例えシステムリセット信号ＲＳがリセットの解除を促す論理レベル１の状態に遷移しても、周辺機器１及びＣＰＵ２各々のＰＬＬ回路（１０、２０）で生成された内部クロック信号（ＣＫ１、ＣＫ２）が不安定な状態にある間はリセット状態に維持される。これにより、ＰＬＬ回路２０の起動直後に生成された不安定な内部クロック信号ＣＫ２による、ＣＰＵコア部２２の誤動作が防止される。 Therefore, even if the system reset signal RS makes a transition to the logic level 1 state that prompts the reset to be released, the CPU core unit 22 generates the internal clock generated by the PLL circuits (10, 20) of the peripheral device 1 and the CPU 2 While the signals (CK1, CK2) are in an unstable state, the reset state is maintained. This prevents malfunction of the CPU core unit 22 due to the unstable internal clock signal CK2 generated immediately after the PLL circuit 20 is activated.

また、図３に示す情報処理システムでは、図１に示す構成と同様に、周辺機器１及びＣＰＵ２各々内に設けた位相ロック検出回路（１１、２１）によってＰＬＬ回路（１０、２０）の動作が安定しているか否かを検出し、その検出結果に基づいて夫々のリセット状態を解除して行くようにしている。よって、周辺機器及びＣＰＵ各々の起動時間として想定される想定起動時間にマージン期間を加味した時間の経過をもって順次、リセットを解除して行く場合に比して、システム全体の起動期間を短縮させることが可能となる。更に、周辺機器及びＣＰＵ各々内に、ウオッチドッグタイマ及び監視信号生成回路を設ける場合に比して回路規模を小規模化することが可能となる。 In the information processing system shown in FIG. 3, the operation of the PLL circuit (10, 20) is performed by the phase lock detection circuit (11, 21) provided in each of the peripheral device 1 and the CPU 2 as in the configuration shown in FIG. Whether it is stable or not is detected, and each reset state is canceled based on the detection result. Therefore, the startup period of the entire system can be shortened as compared to the case where the reset is released sequentially with the passage of time including the margin period in the assumed startup time assumed as the startup time of each peripheral device and CPU. Is possible. Furthermore, the circuit scale can be reduced as compared with the case where a watchdog timer and a monitoring signal generation circuit are provided in each of the peripheral device and the CPU.

更に、図３に示す情報処理システムでは、周辺機器１のＰＬＬ回路１０の起動が完了し、且つＣＰＵ２のＰＬＬ回路２０の起動が完了した場合に、ＣＰＵコア部２２に対するリセットを解除するようにしている。よって、システムリセット信号ＲＳに応じて周辺機器１及びＣＰＵ２をリセットするにあたり、図４に示す如く、必ず周辺機器１及びＣＰＵ２の順に、且つ夫々のＰＬＬ回路の動作が安定してから順次、リセットが解除されることになる。 Further, in the information processing system shown in FIG. 3, when the activation of the PLL circuit 10 of the peripheral device 1 is completed and the activation of the PLL circuit 20 of the CPU 2 is completed, the reset to the CPU core unit 22 is canceled. Yes. Therefore, in resetting the peripheral device 1 and the CPU 2 in response to the system reset signal RS, as shown in FIG. 4, the reset is always performed in the order of the peripheral device 1 and the CPU 2 and after the operation of each PLL circuit is stabilized. It will be released.

この際、図３に示す構成では、論理レベル０のシステムリセット信号ＲＳに応じて周辺機器１のＰＬＬ回路１０及びＣＰＵ２のＰＬＬ回路２０を共にリセットし、論理レベル１のシステムリセット信号ＲＳに応じて、これらＰＬＬ回路１０及び２０のリセット状態を同時に解除するようにしている。 At this time, in the configuration shown in FIG. 3, both the PLL circuit 10 of the peripheral device 1 and the PLL circuit 20 of the CPU 2 are reset in accordance with the system reset signal RS at the logic level 0, and according to the system reset signal RS at the logic level 1. The reset states of these PLL circuits 10 and 20 are canceled at the same time.

よって、図１に示す構成を採用した場合に比して、リセット開始からＰＬＬ回路２０の起動完了までに費やされる時間が短縮されるので、システム全体の起動期間を更に短縮させることが可能となる。 Therefore, as compared with the case where the configuration shown in FIG. 1 is adopted, the time taken from the start of reset to the completion of the startup of the PLL circuit 20 is shortened, so that the startup period of the entire system can be further shortened. .

尚、図１及び図３に示す実施例では、情報処理システムに搭載されている機能モジュールとして単一の周辺機器１及びＣＰＵ２を例にとってその接続形態を示しているが、図５に示す如く複数の周辺機器１₁〜１_n（ｎは２以上の整数）及びＣＰＵ２を直列に多段接続する場合にも同様な効果を奏することができる。 In the embodiment shown in FIG. 1 and FIG. 3, a single peripheral device 1 and CPU 2 are shown as an example of functional modules installed in the information processing system. However, as shown in FIG. The same effect can be obtained when the peripheral devices 1 ₁ to 1 _n (n is an integer of 2 or more) and the CPU 2 are connected in multiple stages in series.

要するに、本発明においては、夫々が、システムクロック信号（ＣＫ_S）に位相同期した内部クロック信号（ＣＫ１、ＣＫ２）を生成するＰＬＬ回路（１０、２０）及びこの内部クロック信号に同期して動作する信号処理部（１２、２２）を含む複数の機能モジュール（１₁〜１_n、２）を備えた情報処理システムを、以下の如くリセットするものである。 In short, in the present invention, each of the PLL circuits (10, 20) for generating the internal clock signals (CK1, CK2) phase-synchronized with the system clock signal (CK _S ) and the internal clock signal operate. An information processing system including a plurality of functional modules (1 ₁ to 1 _n , 2) including a signal processing unit (12, 22) is reset as follows.

この際、複数の機能モジュールの内の１の機能モジュール（１）には、ＰＬＬ回路（１０）で生成された内部クロック信号（ＣＫ１）がシステムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第１ＰＬＬロック信号（ＰＬ１）を生成する第１ロック検出部（１１）が含まれている。更に、この１の機能モジュール（１）には、以下の如き第１リセット制御部（アンドゲート１３）が含まれている。第１リセット制御部（１３）は、システムリセット信号がリセットを促す状態にある場合又は第１ＰＬＬロック信号が位相ロック状態にないことを示す場合には起動中を示す第１の起動状態信号（ＢＴ１_CL）を生成してこれを他の機能モジュール（２）に供給する。一方、システムリセット信号がリセット解除を促す状態に有り且つ第１ＰＬＬロック信号が位相ロック状態を示す場合には、第１リセット制御部（１３）は、起動完了を示す第２の起動状態信号（ＢＴ１_CL）を生成してこれを他の機能モジュール（２）に供給すると共に信号処理部（１２）に対するリセットを解除する。 At this time, whether or not the internal clock signal (CK1) generated by the PLL circuit (10) is in a phase-locked state with respect to the system clock signal is one of the plurality of functional modules (1). And a first lock detector (11) for generating a first PLL lock signal (PL1) indicating the detection result. Further, the one functional module (1) includes the following first reset control unit (AND gate 13). When the system reset signal is in a state of prompting resetting or when the first PLL lock signal indicates that it is not in the phase locked state, the first reset control unit (13) _CL ) is generated and supplied to the other function module (2). On the other hand, when the system reset signal is in a state of prompting reset release and the first PLL lock signal indicates the phase lock state, the first reset control unit (13) outputs the second start state signal (BT1) indicating the start completion. _CL ) is generated and supplied to the other function module (2), and the reset for the signal processing unit (12) is released.

一方、他の機能モジュール（２）には、ＰＬＬ回路（２０）で生成された内部クロック信号（ＣＫ２）がシステムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第２ＰＬＬロック信号（ＣＫ２）を生成する第２ロック検出部（２１）が含まれている。更に、他の機能モジュール（２）には、以下の如き第２リセット制御部（アンドゲート２３、２４）が含まれている。第２リセット制御部（アンドゲート２３、２４）は、上記した１の機能モジュール（１）から起動中を示す第１の起動状態信号が供給されている場合又は第２ＰＬＬロック信号が位相ロック状態にないことを示す場合には信号処理部（２２）をリセットせしめる信号（ＢＴ２_CL）を生成する。一方、上記した１の機能モジュールから起動完了を示す第２の起動状態信号が供給されており且つ第２ＰＬＬロック信号が位相ロック状態を示す場合には、第２リセット制御部は、信号処理部（２２）に対するリセットを解除せしめる信号（ＢＴ２_CL）を生成する。 On the other hand, the other functional module (2) detects whether or not the internal clock signal (CK2) generated by the PLL circuit (20) is in a phase-locked state with respect to the system clock signal, and indicates the detection result. A second lock detector (21) that generates a second PLL lock signal (CK2) is included. Further, the other functional module (2) includes the following second reset control unit (AND gates 23 and 24). The second reset control unit (and gates 23 and 24) receives the first activation state signal indicating activation from the one functional module (1), or the second PLL lock signal is in the phase locked state. When it indicates that there is no signal, a signal (BT2 _CL ) for resetting the signal processing unit (22) is generated. On the other hand, when the second activation state signal indicating the completion of activation is supplied from the one functional module described above and the second PLL lock signal indicates the phase lock state, the second reset control unit includes the signal processing unit ( A signal (BT2 _CL ) for releasing the reset for 22) is generated.

かかる構成において、上記した１の機能モジュール（１）では、先ず、システムリセット信号に応じてＰＬＬ回路（１０）及び信号処理部（１２）をリセットした後にこのＰＬＬ回路（１０）に対するリセットのみを解除する。そして、このリセット解除後にＰＬＬ回路（１０）で生成された内部クロック信号（ＣＫ１）がシステムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号（ＢＴ１_CL）を他の機能モジュール（２）に供給する。一方、位相ロックしている場合には起動完了を示す第２の起動状態信号（ＢＴ１_CL）をこの他の機能モジュールに供給すると共に信号処理部（１２）に対するリセットを解除する。 In such a configuration, in the above-described one functional module (1), first, the PLL circuit (10) and the signal processing unit (12) are reset according to the system reset signal, and then only the reset for the PLL circuit (10) is released. To do. Then, when the internal clock signal (CK1) generated by the PLL circuit (10) after the reset release is not phase-locked to the system clock signal, the first activation state signal (BT1 _CL ) indicating that the activation is in progress To the functional module (2). On the other hand, when the phase is locked, the second activation state signal (BT1 _CL ) indicating completion of activation is supplied to the other functional modules and the reset for the signal processing unit (12) is released.

他の機能モジュール（２）では、起動中を示す第１の起動状態信号（ＢＴ１_CL）に応じてＰＬＬ回路（２０）及び信号処理部（２２）をリセットする。そして、起動完了を示す第２の起動状態信号（ＢＴ１_CL）に応じてＰＬＬ回路（２０）に対するリセットのみを解除し、このリセット解除後に、当該ＰＬＬ回路によって生成された内部クロック信号（ＣＫ２）がシステムクロック信号に位相ロックしたときに信号処理部（２２）に対するリセットを解除するのである。 In the other functional module (2), the PLL circuit (20) and the signal processing unit (22) are reset in response to the first activation state signal (BT1 _CL ) indicating the activation. Then, only the reset for the PLL circuit (20) is canceled in response to the second activation state signal (BT1 _CL ) indicating the completion of activation, and after the reset is released, the internal clock signal (CK2) generated by the PLL circuit is When the phase is locked to the system clock signal, the reset for the signal processing unit (22) is released.

１周辺機器
２ＣＰＵ
３リセット信号生成部
１０、２０ＰＬＬ回路
１１、２１位相ロック検出回路
１２信号処理部
１３、２３アンドゲート
２２ＣＰＵコア部 1 Peripheral device 2 CPU
3 reset signal generation unit 10, 20 PLL circuit 11, 21 phase lock detection circuit 12 signal processing unit 13, 23 AND gate 22 CPU core unit

Claims

夫々が、システムクロック信号に位相同期した内部クロック信号を生成するＰＬＬ回路及び前記内部クロック信号に同期した信号処理を施す信号処理部を含む複数の機能モジュールと、前記機能モジュールの各々をリセットさせるシステムリセット信号を生成するリセット生成部と、を含む情報処理システムであって、
前記複数の機能モジュールの内の１の機能モジュールでは、前記システムリセット信号に応じて前記１の機能モジュールに含まれる前記ＰＬＬ回路及び前記信号処理部をリセットした後に前記１の機能モジュールに含まれる前記ＰＬＬ回路に対するリセットを解除し、このリセット解除後に前記１の機能モジュールに含まれる前記ＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号を前記１の機能モジュールとは異なる他の機能モジュールに供給する一方、位相ロックしている場合には起動完了を示す第２の起動状態信号を前記他の機能モジュールに供給すると共に前記１の機能モジュールに含まれる前記信号処理部に対するリセットを解除し、
前記他の機能モジュールでは、前記第１の起動状態信号に応じて前記他の機能モジュールに含まれる前記ＰＬＬ回路及び前記信号処理部をリセットし、前記第２の起動状態信号に応じて前記他の機能モジュールに含まれる前記ＰＬＬ回路に対するリセットを解除し、このリセット解除後に前記他の機能モジュールに含まれるＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックした場合に前記他の機能モジュールに含まれる前記信号処理部に対するリセットを解除することを特徴とする情報処理システム。 A plurality of functional modules each including a PLL circuit that generates an internal clock signal that is phase-synchronized with the system clock signal, a signal processing unit that performs signal processing synchronized with the internal clock signal, and a system that resets each of the functional modules An information processing system including a reset generation unit that generates a reset signal,
In one functional module of the plurality of functional modules, the PLL circuit and the signal processing unit included in the one functional module are reset according to the system reset signal and then included in the one functional module. The reset to the PLL circuit is canceled, and after the reset is released, the internal clock signal generated by the PLL circuit included in the one functional module is not phase locked to the system clock signal, indicating that the system is being activated. One activation state signal is supplied to another functional module different from the one functional module, while a second activation state signal indicating activation completion is supplied to the other functional module when the phase is locked. It cancels the reset for the signal processing unit included in the first function module with
The other functional module resets the PLL circuit and the signal processing unit included in the other functional module according to the first activation state signal, and the other functional module according to the second activation state signal . The reset to the PLL circuit included in the functional module is released, and when the internal clock signal generated by the PLL circuit included in the other functional module is phase-locked to the system clock signal after the reset is released, the other An information processing system for releasing a reset for the signal processing unit included in the functional module .

前記１の機能モジュールには、当該機能モジュールの前記ＰＬＬ回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第１ＰＬＬロック信号を生成する第１ロック検出部と、
前記システムリセット信号がリセットを促す状態にある場合又は前記第１ＰＬＬロック信号が位相ロック状態にないことを示す場合には前記第１の起動状態信号を生成する一方、前記システムリセット信号がリセット解除を促す状態に有り且つ前記第１ＰＬＬロック信号が位相ロック状態を示す場合には前記第２の起動状態信号を生成する第１リセット制御部と、が含まれていることを特徴とする請求項１記載の情報処理システム。 The first functional module includes a first PLL lock that detects whether the internal clock signal generated by the PLL circuit of the functional module is in a phase locked state with respect to the system clock signal and indicates the detection result. A first lock detector for generating a signal;
When the system reset signal is in a state of prompting resetting or when the first PLL lock signal indicates that the phase lock state is not present, the first activation state signal is generated, while the system reset signal cancels the reset. 2. A first reset control unit for generating the second activation state signal when it is in an urging state and the first PLL lock signal indicates a phase lock state. Information processing system.

前記他の機能モジュールには、当該機能モジュールの前記ＰＬＬ回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第２ＰＬＬロック信号を生成する第２ロック検出部と、
前記１の機能モジュールから前記第１の起動状態信号が供給されている場合又は前記第２ＰＬＬロック信号が位相ロック状態にないことを示す場合には前記信号処理部をリセットせしめる一方、前記１の機能モジュールから前記第２の起動状態信号が供給されており且つ前記第２ＰＬＬロック信号が位相ロック状態を示す場合には前記信号処理部に対するリセットを解除せしめる信号を生成する第２リセット制御部と、が含まれていることを特徴とする請求項１又は２記載の情報処理システム。 The other functional module includes a second PLL lock that detects whether the internal clock signal generated by the PLL circuit of the functional module is in a phase-locked state with respect to the system clock signal and indicates the detection result. A second lock detector for generating a signal;
When the first activation state signal is supplied from the one function module or when the second PLL lock signal indicates that the phase lock state is not present, the signal processing unit is reset, while the first function A second reset control unit that generates a signal for releasing the reset for the signal processing unit when the second activation state signal is supplied from the module and the second PLL lock signal indicates a phase lock state; The information processing system according to claim 1, wherein the information processing system is included.

前記１の機能モジュール及び前記他の機能モジュールは夫々独立したＩＣチップに構築されており、
前記１の機能モジュールには前記システムリセット信号を入力する為の第１外部端子と、前記起動状態信号を出力する為の第２外部端子と、が設けられており、
前記他の機能モジュールには前記起動状態信号を入力する為の第３外部端子が設けられていることを特徴とする請求項１〜３のいずれか１に記載の情報処理システム。 The one functional module and the other functional module are each constructed in an independent IC chip,
The first functional module is provided with a first external terminal for inputting the system reset signal and a second external terminal for outputting the activation state signal,
The information processing system according to any one of claims 1 to 3, wherein a third external terminal for inputting the activation state signal is provided in the other functional module.

前記他の機能モジュールに含まれる前記信号処理部は、プログラムに従って各種制御を実行するプロセッサであり、
前記１の機能モジュールに含まれる前記信号処理部は、前記プロセッサの指令によって各種データ処理を行う周辺機器であることを特徴とする請求項１〜４のいずれか１に記載の情報処理システム。 The signal processing unit included in the other functional module is a processor that executes various controls according to a program,
5. The information processing system according to claim 1, wherein the signal processing unit included in the one functional module is a peripheral device that performs various types of data processing in accordance with instructions from the processor.

夫々が、システムクロック信号に位相同期した内部クロック信号を生成するＰＬＬ回路及び前記内部クロック信号に同期した信号処理を施す信号処理部を含む複数の機能モジュールと、前記機能モジュールの各々をリセットさせるシステムリセット信号を生成するリセット生成部と、を含む情報処理システムであって、
前記複数の機能モジュールの内の１の機能モジュールでは、前記システムリセット信号に応じて前記１の機能モジュールに含まれる前記ＰＬＬ回路及び前記信号処理部をリセットした後に前記１の機能モジュールに含まれる前記ＰＬＬ回路に対するリセットを解除し、このリセット解除後に前記１の機能モジュールに含まれる前記ＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号を前記１の機能モジュールとは異なる他の機能モジュールに供給する一方、位相ロックしている場合には起動完了を示す第２の起動状態信号を前記他の機能モジュールに供給すると共に前記１の機能モジュールに含まれる前記信号処理部に対するリセットを解除し、
前記他の機能モジュールでは、前記第１の起動状態信号に応じて前記他の機能モジュールに含まれる前記信号処理部をリセットすると共に、前記システムリセット信号に応じて前記他の機能モジュールに含まれる前記ＰＬＬ回路をリセットした後に当該ＰＬＬ回路に対するリセットを解除し、このリセット解除後に、前記他の機能モジュールに含まれる前記ＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックし且つ前記第２の起動状態信号が供給されている場合に前記他の機能モジュールに含まれる前記信号処理部に対するリセットを解除することを特徴とする情報処理システム。 A plurality of functional modules each including a PLL circuit that generates an internal clock signal that is phase-synchronized with the system clock signal, a signal processing unit that performs signal processing synchronized with the internal clock signal, and a system that resets each of the functional modules An information processing system including a reset generation unit that generates a reset signal,
In one functional module of the plurality of functional modules, the PLL circuit and the signal processing unit included in the one functional module are reset according to the system reset signal and then included in the one functional module. The reset to the PLL circuit is canceled, and after the reset is released, the internal clock signal generated by the PLL circuit included in the one functional module is not phase locked to the system clock signal, indicating that the system is being activated. One activation state signal is supplied to another functional module different from the one functional module, while a second activation state signal indicating activation completion is supplied to the other functional module when the phase is locked. It cancels the reset for the signal processing unit included in the first function module with
And in the other functional modules, resets the signal processing unit included in the other functional modules in response to the first activation state signal, included in the other functional modules in response to the system reset signal the After resetting the PLL circuit, the reset to the PLL circuit is released, and after the reset release, the internal clock signal generated by the PLL circuit included in the other functional module is phase-locked to the system clock signal and the An information processing system for releasing a reset for the signal processing unit included in the other functional module when a second activation state signal is supplied.

前記１の機能モジュールには、当該機能モジュールの前記ＰＬＬ回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第１ＰＬＬロック信号を生成する第１ロック検出部と、
前記システムリセット信号がリセットを促す状態にある場合又は前記第１ＰＬＬロック信号が位相ロック状態にないことを示す場合には前記第１の起動状態信号を生成する一方、前記システムリセット信号がリセット解除を促す状態に有り且つ前記第１ＰＬＬロック信号が位相ロック状態を示す場合には前記第２の起動状態信号を生成する第１リセット制御部と、が含まれていることを特徴とする請求項６記載の情報処理システム。 The first functional module includes a first PLL lock that detects whether the internal clock signal generated by the PLL circuit of the functional module is in a phase locked state with respect to the system clock signal and indicates the detection result. A first lock detector for generating a signal;
When the system reset signal is in a state of prompting resetting or when the first PLL lock signal indicates that the phase lock state is not present, the first activation state signal is generated, while the system reset signal cancels the reset. 7. A first reset control unit for generating the second activation state signal when in a prompt state and when the first PLL lock signal indicates a phase lock state is included. Information processing system.

前記他の機能モジュールには、当該機能モジュールの前記ＰＬＬ回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第２ＰＬＬロック信号を生成する第２ロック検出部と、
前記１の機能モジュールから前記第１の起動状態信号が供給されている場合、前記システムリセット信号がリセットを促す状態にある場合、又は前記第２ＰＬＬロック信号が位相ロック状態にないことを示す場合には前記信号処理部をリセットせしめる一方、前記１の機能モジュールから前記第２の起動状態信号が供給されており且つ前記システムリセット信号がリセット解除を促す状態にあり且つ前記第２ＰＬＬロック信号が位相ロック状態を示す場合には前記信号処理部に対するリセットを解除せしめる信号を生成する第２リセット制御部と、が含まれていることを特徴とする請求項７記載の情報処理システム。 The other functional module includes a second PLL lock that detects whether the internal clock signal generated by the PLL circuit of the functional module is in a phase-locked state with respect to the system clock signal and indicates the detection result. A second lock detector for generating a signal;
When the first activation state signal is supplied from the one functional module, when the system reset signal is in a state of prompting resetting, or when the second PLL lock signal indicates not in a phase lock state Resets the signal processing unit, while the second activation state signal is supplied from the first functional module, the system reset signal is in a state of prompting reset release, and the second PLL lock signal is phase locked. the information processing system according to claim 7 Symbol mounting, characterized in that the second reset control unit for generating a signal allowed to cancel the reset, is contained with respect to the signal processing unit to indicate status.

前記１の機能モジュール及び前記他の機能モジュールは夫々独立したＩＣチップに構築されており、
前記１の機能モジュールには前記システムリセット信号を入力する為の第１外部端子と、前記起動状態信号を出力する為の第２外部端子と、が設けられており、
前記他の機能モジュールには前記起動状態信号を入力する為の第３外部端子と、前記システムリセット信号を入力する為の第４外部端子と、が設けられていることを特徴とする請求項６〜８のいずれか１に記載の情報処理システム。 The one functional module and the other functional module are each constructed in an independent IC chip,
The first functional module is provided with a first external terminal for inputting the system reset signal and a second external terminal for outputting the activation state signal,
7. The other functional module is provided with a third external terminal for inputting the activation state signal and a fourth external terminal for inputting the system reset signal. The information processing system according to any one of?

前記他の機能モジュールに含まれる前記信号処理部は、プログラムに従って各種制御を実行するプロセッサであり、
前記１の機能モジュールに含まれる前記信号処理部は、前記プロセッサの指令によって各種データ処理を行う周辺機器であることを特徴とする請求項６〜９のいずれか１に記載の情報処理システム。 The signal processing unit included in the other functional module is a processor that executes various controls according to a program,
The information processing system according to claim 6, wherein the signal processing unit included in the one functional module is a peripheral device that performs various types of data processing according to instructions from the processor.