JP5734057B2 - マイクロコントローラ及びその制御方法 - Google Patents

Description

本発明は、マイクロコントローラ及びその制御方法に関するものである。

近年、機器の消費電力の低減化の要求が高まっている。例えば、ＵＡＲＴ通信機能を搭載したマイクロコントローラでは、図２２の動作タイミングチャートに示すように、任意のタイミングで来るＵＡＲＴデータの受信のため、常時チップステートをＲＵＮの状態にしなければならない。つまり、マイクロコントローラにおいて、データ受信のためのＵＡＲＴデータ受信部及びその受信データの処理のためＣＰＵへのクロック供給が常に必要であった。この結果、ＵＡＲＴデータ受信の有無に関わらず多くの電力を消費していた。

このような問題を解決するため、特許文献１のような技術がある。図２３に特許文献１で開示されているＵＡＲＴデータの受信システム１のブロック図を示す。図２３に示すように、受信システム１は、データ受信部２と、クロック信号供給制御手段３と、発振器４と、割込み制御部５と、ＣＰＵ６とを有する。データ受信部２は、ＦＩＦＯメモリ７を有する。

データ受信部２は、ＨＡＬＴ（節電期間）中に受信信号のスタートビットを検出するとＵＡＲＴデータのデータ受信を開始する。また、スタートビットを検出したデータ受信部２は、起動要求信号をクロック信号供給制御手段３に、割込み信号を割込み制御部５に出力する。このことにより、割込み制御部５、ＣＰＵ６にクロック信号が供給され、割込み制御部５、ＣＰＵ６が動作を開始する。

ここで、ＨＡＬＴであっても発振器４が停止していないことからデータ受信部２は、クロック信号供給制御手段３を経由したクロック信号に応じて動作している。このクロック信号を動作クロックとして、データ受信部２はＦＩＦＯメモリ７に、受信したＵＡＲＴデータを格納する。

クロック信号供給制御手段３は、データ受信部２から起動要求信号を受信すると、割り込み制御部５及びＣＰＵ６へクロック信号を供給する。

割込み制御部５はデータ受信部２からの割込み信号を受信すると、他の周辺回路からの割込み信号との調停を行った後、ＣＰＵ６へ割込み信号を出力する。

ＣＰＵ６は、クロック供給が再開されると、データ受信部２のＦＩＦＯメモリ７内の全データを読み出す。そして、ＣＰＵ６は、その後データ受信部２の受信バッファにあるＵＡＲＴデータを直接読み出す。このような動作により、ＣＰＵ６は、受信システム１が受信したＵＡＲＴデータを漏らさず処理することが可能となる。

受信システム１の動作を説明するフローチャートを図２４に示す。まず、ＨＡＬＴ（節電期間）である場合（Ｓ１ＹＥＳ）、データ受信部２へクロック信号が供給され、ＣＰＵ６へのクロック信号供給を停止している（Ｓ２）。データ受信部２がＵＡＲＴデータの受信を開始すると起動要求信号がクロック信号供給制御手段３に送信され（Ｓ３ＹＥＳ）、ＣＰＵ６へクロック信号が供給される（Ｓ４）。

図２５に受信システム１の動作タイミングチャートを示す。図２５に示すように、時刻ｔ１以前では、受信システム１が構成されているチップのチップステートがＨＡＬＴになっている。この状態では、割込み制御部５、ＣＰＵ６にクロック信号が供給されておらず、図２２のように常時動作している場合に比べ、消費電流が低減される。

時刻ｔ１で、ＵＡＲＴデータを受信すると、割込み制御部５、ＣＰＵ６にクロック信号が供給され、割込み制御部５、ＣＰＵ６が動作を開始する。このため、チップステートもＲＵＮ状態となる。

ＵＡＲＴデータが送信されない時刻ｔ２以降では、チップステートがＨＡＬＴとなる。この状態では、時刻ｔ１以前と同様、割込み制御部５、ＣＰＵ６にクロック信号が供給されなくなるため消費電流が低減される。

また、関連技術として、その他にも特許文献２〜４のようなものがある。特許文献２には、発振制御部が発振イネーブル信号で水晶発振器を制御し、その発振イネーブル信号がロウレベルとなると水晶発振器が停止する技術が開示されている。また、特許文献３には、パリティエラーが検出されるとＵＡＲＴが再送信要求信号を送信し、その後、ＵＡＲＴが動作を停止し、ＵＡＲＴ信号がロウレベルとなり待機状態となる技術が開示されている。更に、特許文献４には、所要のビット数を計数して受信完了を検出するまに、いずれの基本パターンとも異なる受信入力信号が入力される場合、これを異常と判定する技術が開示されている。

特開２００７−５８３４７号公報 特開２００４−２４６７９３号公報 特開平５−３４２４３５号公報 特開２００３−１８６８６３号公報

このように、従来の受信システム１では図２５に示すように、時刻ｔ１以前、時刻ｔ２以降において、消費電流の低減化が可能である。しかし、受信システム１では、チップステートがＨＡＬＴの状態でも、発振器４は常に動作を継続している。近年、機器の低消費電力化の要求がますます厳しくなっている。このように更なる消費電流の削減が要求されおり、マイクロコントローラチップの消費電力を可能な限り低減する機構が求められている。

本発明の一態様は、入力データが入力されると、前記入力データに応じて起動要求信号を出力するデータ入力部と、前記起動要求信号に応じて起動し、クロック信号を生成する発振器と、前記データ入力部からの前記起動要求信号を前記発振器に出力し、起動後に生成される前記発振器からのクロック信号を、前記データ入力部の動作クロック信号である第１のクロック信号と、第２のクロック信号として供給するクロック信号供給制御部と、前記第２のクロック信号を動作クロックとして動作し、その動作時に前記入力データに応じた処理を行うＣＰＵと、を有するマイクロコントローラである。

本発明の他の態様は、発振器と、入力データを入力するデータ入力部と、前記入力データに応じた処理を行うＣＰＵと、を備えるマイクロコントローラの制御方法であって、前記入力データが入力されると、前記入力データに応じて前記データ入力部が起動要求信号を出力し、前記起動要求信号に応じて前記発振器が起動し、クロック信号を生成し、前記発振器が生成したクロック信号に応じた第１のクロック信号により前記データ入力部が動作し、前記データ入力部が正常に動作を終了した場合、前記発振器が生成したクロック信号に応じた第２のクロック信号を動作クロックとして前記ＣＰＵに供給し、前記ＣＰＵの動作時に前記入力データに応じた処理を行うマイクロコントローラの制御方法である。

本発明にかかるマイクロコントローラでは、クロック信号を生成する発振器が、データ入力部の出力する起動要求信号を受け取るまで動作を停止している。このため、入力データがない状態では、発振器がクロック信号を生成せず、ＣＰＵも動作を停止している。よって、入力データがない状態の消費電流を、動作維持のための最小限度まで削減することが可能である。

本発明では、マイクロコントローラの消費電流の低減化が可能である。

実施の形態１にかかるマイクロコントローラのブロック構成である。 実施の形態１にかかるマイクロコントローラの動作を説明するためのブロック構成図である。 実施の形態１にかかるマイクロコントローラの動作を説明するためのブロック構成図である。 実施の形態１にかかるマイクロコントローラの動作を説明するためのフローチャートである。 実施の形態１にかかるマイクロコントローラの動作を説明するためのタイミングチャートである。 実施の形態１にかかるマイクロコントローラの動作を説明するためのタイミングチャートである。 実施の形態１にかかる発振器の好適な条件を説明するための表である。 一般的なＵＡＲＴデータを説明するための模擬図である。 実施の形態１にかかるデータ受信部の動作を説明するためのタイミングチャートである。 実施の形態１にかかるマイクロコントローラの効果を説明するためのタイミングチャートである。 実施の形態２にかかるマイクロコントローラのブロック構成である。 実施の形態２にかかるマイクロコントローラの動作を説明するためのブロック構成図である。 実施の形態２にかかるマイクロコントローラの動作を説明するためのブロック構成図である。 実施の形態２にかかるマイクロコントローラの動作を説明するためのフローチャートである。 実施の形態２にかかるマイクロコントローラの動作を説明するためのタイミングチャートである。 実施の形態３にかかるマイクロコントローラのブロック構成である。 実施の形態３にかかるノイズ検出回路の構成とその周辺回路の接続関係を説明するための図である。 実施の形態３にかかるマイクロコントローラの動作を説明するためのブロック構成図である。 実施の形態３にかかるマイクロコントローラの動作を説明するためのブロック構成図である。 実施の形態３にかかるマイクロコントローラの動作を説明するためのフローチャートである。 実施の形態３にかかるマイクロコントローラの動作を説明するためのタイミングチャートである。 従来技術の問題点を説明するためのタイミングチャートである。 従来技術のブロック構成である。 従来技術の動作を説明するためのフローチャートである。 従来技術の動作を説明するためのタイミングチャートである。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をＵＡＲＴの受信システムを有するマイクロコントローラに適用したものである。図１に本実施の形態にかかるマイクロコントローラ１００のブロック構成を示す。

図１に示すように、マイクロコントローラ１００は、データ受信部１０１と、クロック信号供給制御部１０２と、発振器１０３と、割込み制御部１０４と、ＣＰＵ１０５とを有する。

データ受信部１０１は、カウンタ１１１と、制御回路１１２と、受信バッファ１１３とを有する。データ受信部１０１は、ＵＡＲＴデータの受信を開始し、スタートビットを検出すると、起動要求信号をクロック信号供給制御部１０２へ出力する。また、正常にＵＡＲＴデータの受信が完了すると受信完了割り込み信号を割込み制御部１０４へ出力する。但し、ＵＡＲＴデータの受信エラーが発生した場合は、クロック信号供給制御部１０２への起動要求信号の出力を停止する。

また、データ受信部１０１は、カウンタ１１１を用いて、発振器１０３の発振安定時間によって発生するサンプリングタイミングの誤差を補正する。

発振器１０３は、クロック信号供給制御部１０２からの起動要求信号を受信すると動作を開始し、クロック信号をクロック信号供給制御部１０２へ供給する。また、クロック信号供給制御部１０２からの起動要求信号が停止した場合、チップステートがＳＴＯＰならば動作を停止する。このため、クロック信号供給制御部１０２へのクロック信号の供給も停止する。

なお、チップステートには、ＲＵＮ、ＳＴＯＰ、ＳＮＯＯＺＥがあるものとする。チップステートがＲＵＮの場合は、ＣＰＵ１０５、データ受信部１０１、割込み制御部１０４にクロック信号が供給され、そのクロック信号に応じて、各々が動作している状態とする。また、チップステートがＳＴＯＰの場合は、発振器１０３が停止しており、データ受信部１０１、割込み制御部１０４、ＣＰＵ１０５にクロック信号が供給されない状態とする。チップステートがＳＮＯＯＺＥの場合は、ＣＰＵ１０５にクロック信号が供給されないが、クロック信号がデータ受信部１０１及び割り込み制御部１０４にはクロック信号が供給される状態とする。

クロック信号供給制御部１０２は、制御回路１２１を有する。データ受信部１０１から起動要求信号を受信すると、クロック信号供給制御部１０２は、その起動要求信号を発振器１０３へ出力する。上述したように、起動要求信号に応じて発振器１０３が起動し、起動後に発振器１０３はクロック信号の供給を開始する。そして、クロック信号供給制御部１０２は、発振器１０３から供給されたクロック信号をデータ受信部１０１及び割込み制御部１０４へ、それぞれクロック信号ＣＬＫ１、ＣＬＫ２として供給する。更にその後、受信完了割込み信号を受信すると、ＣＰＵ１０５へクロック信号ＣＬＫ３の供給を開始する。これら起動要求信号、受信完了割込み信号、クロック信号の各信号の入出力制御は制御回路１２１により制御される。

割込み制御部１０４は、データ受信部１０１から受信した受信完了割込み信号をクロック信号供給制御部１０２とＣＰＵ１０５へ出力する。なお、この割込み制御部１０４の機能は、データ受信部１０１の制御回路１１２が有するようにしてもよい。

ＣＰＵ１０５は、クロック信号供給制御部１０２からクロック信号が供給されると、データ受信部１０１の受信バッファ１１３の保持するデータを読み出し、ＵＡＲＴ受信データの処理を開始する。

図２、図３を用いて、マイクロコントローラ１００の基本動作を説明する。まず、図２に示すように、データ受信部１０１は、ＵＡＲＴデータを受信しデータのスタートビットを検出すると、例えばハイレベルの起動要求信号を出力する。クロック信号供給制御部１０２の制御回路１２１は、その起動要求信号を発振器１０３に出力し、発振器１０３がクロック信号の供給を開始する。なお、図中の実線の矢印は信号が入力されたことを、点線の矢印は信号が入力されていないことをそれぞれ意味する。

クロック信号供給制御部１０２は、発振器１０３からのクロック信号を、クロック信号ＣＬＫ１としてデータ受信部１０１に、クロック信号ＣＬＫ２として割り込み制御部１０４に供給する。そして、データ受信部１０１がクロック信号ＣＬＫ１を動作クロックとして、割り込み制御部１０４がクロック信号ＣＬＫ２を動作クロックとして動作を開始する。

なお、図２に示すように、発振器１０３が動作を開始し、データ受信部１０１及び割り込み制御部１０４にクロック信号が供給されるが、ＣＰＵ１０５にはクロック信号が供給されないためチップステートがＳＮＯＯＺＥとなる。

次に、図３に示すように、ＵＡＲＴデータの受信を完了すると、データ受信部１０１が受信完了割込み信号を割込み制御部１０４へ出力する。また、データ受信部１０１は、起動要求信号の出力を停止する。割込み制御部１０４は、データ受信部１０１からの受信完了割込み信号をＣＰＵ１０５及びクロック信号供給制御部１０２の制御回路１２１へ出力する。

クロック信号供給制御部１０２は、クロック信号供給制御部１０２の制御回路１２１が受信完了割込み信号を受信すると発振器１０３からのクロック信号をクロック信号ＣＬＫ３としてＣＰＵ１０５へ供給する。ＣＰＵ１０５は割込み制御部１０４からの受信完了割込み信号で動作を開始し、クロック信号ＣＬＫ３に応じてデータ受信部１０１の受信バッファ１１３から読み出したＵＡＲＴデータを処理する。

なお、データ受信部１０１が起動要求信号の出力を停止することから、発振器１０３が入力する起動要求信号も停止する。しかし、発振器１０３は、ＣＰＵ１０５が動作しておりチップステートがＲＵＮとなっていることからクロック信号の供給を停止しない。

なお、ＣＰＵ１０５が全ての処理を終了した場合、ＣＰＵ１０５がチップステートをＳＴＯＰとする。この場合、発振器１０３が起動要求信号を入力していないため、発振器１０３は動作を停止する。このため、データ受信部１０１、割込み制御部１０４、ＣＰＵ１０５も動作を停止し、データ受信部１０１がＵＡＲＴデータを受信する前の状態に戻る。

次に、このようなマイクロコントローラ１００の動作を説明するフローチャートを図４に示す。図４に示すように、節電期間（チップステートがＳＴＯＰ）である場合（Ｓ１０１ＹＥＳ）では、発振器１０３が停止しており、データ受信部１０１、ＣＰＵ１０５、割込み制御部１０４へのクロック信号の供給が停止する（Ｓ１０２）。

データ受信部１０１がＵＡＲＴデータを受信し、起動要求信号が出力されると（Ｓ１０３ＹＥＳ）、データ受信部１０１、割込み制御部１０４へのクロック信号の供給が開始される（Ｓ１０４）。なお、この状態では、ＣＰＵ１０５へクロック信号の供給がされていないため、チップステートはＳＮＯＯＺＥである。

データ受信部１０１がＵＡＲＴデータを正常に受信完了した場合（Ｓ１０５ＹＥＳ）、ＣＰＵ１０５へクロック信号の供給を開始する（Ｓ１０６）。つまり、チップステートがＲＵＮとなる。なお、ステップＳ１０５で、データ受信部１０１がＵＡＲＴデータを正常に受信完了しなかった場合（Ｓ１０５ＮＯ）、ＣＰＵ１０５へクロック信号の供給を開始せず、ステップＳ１０２へ戻る。

次に、このようなマイクロコントローラ１００の動作を説明するタイミングチャートを図５、図６に示す。図５はマイクロコントローラ１００が、ＵＡＲＴデータを正常に受信した場合のタイミングチャートである。図６はマイクロコントローラ１００が、ＵＡＲＴデータを正常に受信できず、受信エラーが発生した場合のタイミングチャートである。まず、図５のタイミングチャートの動作を説明する。

図５示すように、時刻ｔ１以前は、データ受信部１０１がＵＡＲＴデータを受信していない状態で、ＵＡＲＴデータの受信を待機している。このためチップステートはＳＴＯＰの状態であり、発振器１０３がクロック信号を供給していない。

時刻ｔ１で、データ受信部１０１がＵＡＲＴデータを受信する。ＵＡＲＴデータのスタートビット（ロウレベル）を検出すると、データ受信部１０１が起動要求信号をロウレベルからハイレベルに立ち上げる。このハイレベルの起動要求信号が、発振器１０３に入力され、時刻ｔ２に発振器１０３がクロック信号の供給を開始する。そして、クロック信号供給制御部１０２からクロック信号ＣＬＫ１がデータ受信部１０１に供給される。また、クロック信号ＣＬＫ２が割込み制御部１０４に供給される。

時刻ｔ２〜ｔ３の間、データ受信部１０１がクロック信号ＣＬＫ１の供給を受けて、ＵＡＲＴデータの受信動作を開始する。データ受信部１０１は、クロック信号ＣＬＫ１のタイミングに応じて、ＵＡＲＴデータをサンプリングする。このサンプリングしたデータは、受信バッファ１１３に保持される。この時刻ｔ２〜ｔ３の間、チップステートはＳＮＯＯＺＥとなる。

時刻ｔ３で、データ受信部１０１が、ＵＡＲＴデータのストップビット（ハイレベル）を検出すると、受信完了割込み信号を出力する。この受信割込み信号に応じて、クロック信号供給制御部１０２がクロック信号ＣＬＫ３をＣＰＵ１０５に供給する。ＣＰＵ１０５は、このクロック信号ＣＬＫ３に応じて動作を開始し、受信バッファ１１３のＵＡＲＴデータに対する処理を行う。

次に、図６のタイミングチャートの動作を説明する。時刻ｔ２以前の動作は、図５で説明したのと同様であり、ここでの説明は省略する。

時刻ｔ２〜ｔ３でＵＡＲＴデータの受信エラーが発生した場合、時刻ｔ３にデータ受信部１０１は起動要求信号の出力を停止する（ハイレベルからロウレベルに立ち下げる）。発振器１０３は、チップステートがＲＵＮでないときに、起動要求信号が停止されるためクロック信号の供給を停止する。このため、クロック信号ＣＬＫ１、ＣＬＫ２のデータ受信部１０１及び割込み制御部１０４への供給が停止される。よって、時刻ｔ３以降は、チップステートがＳＴＯＰとなる。

なお、通常のマイクロコントローラではＵＡＲＴデータの受信エラーが発生した場合、受信エラー割込み信号を出力し、その受信エラー割込み信号に応じてエラー処理を行う。しかし、本実施の形態１のマイクロコントローラ１００では、受信エラー割込み信号を出力せず、起動要求信号を停止することでその後のエラー処理を行っている。

また、本実施の形態１の発振器１０３は、マイクロコントローラ１００に接続するＣＲ発振器や水晶発振器、もしくは、マイクロコントローラ１００が備える内蔵発振器が考えられる。これらの発振器の特徴をまとめた表を図７に示す。図７に示すように、ＣＲ発振器は発振安定時間が短いが、周波数精度が低い。周波数精度が低いと、データ受信部１０１が受信する受信データのサンプリングに影響し、ボーレート誤差が大きくなる欠点がある。

また、図７に示すように、水晶発振器では、周波数精度は高いが、発振安定時間が長い欠点がある。発振安定時間が長いと、データ受信部１０１が行う最初のデータサンプリングに間に合わない場合があり、データ受信エラーが発生する可能性がある。

最後にマイクロコントローラ１００が内蔵する内蔵発振器では、周波数精度も高く±２％程度以下でありボーレート誤差の悪化を低減できる。更に発振安定時間も短いため、データ受信部１０１の動作開始が、ＵＡＲＴデータのサンプリング開始限度期間内で収めることが可能となる。このため、本実施の形態１の発振器１０３は、内蔵発振器が最も好適であることがわかる。但し、ＵＡＲＴデータの送受信の規格によっては、ＣＲ発振器や水晶発振器を用いてもかまわない。

更に、内蔵発振器により発振器１０３が実現される場合であっても、発振安定時間によるＵＡＲＴデータのサンプリング誤差が発生する場合がある。正確なＵＡＲＴデータのサンプリングには、この誤差が補正される必要がある。このため、図８、図９を用いてデータ受信部１０１が行う上記誤差の補正について説明する。但し、以下では、マイクロコントローラ１００が送受信するＵＡＲＴデータが８ビットである場合を想定する。

まず、図８にＵＡＲＴデータのプロトコルを示す。図８に示すように、データ受信部１０１が入力するＵＡＲＴデータは、時間軸に対して、スタートビット（ＳＴ）、ｂｉｔ７〜ｂｉｔ０、パリティビット（Ｐ）、ストップビット（ＳＰ）の順で送信される。スタートビット（ＳＴ）は必ずロウレベルであり、ストップビット（ＳＰ）は必ずハイレベルである。

例えば、図８では、ｂｉｔ７〜ｂｉｔ０、パリティビット（Ｐ）が全てロウレベルである場合を示している。このように、ＵＡＲＴデータでは、スタートビット（ＳＴ）のロウレベルからハイレベルのストップビット（ＳＰ）までに、必ずロウレベルからハイレベルへの立ち上がる箇所があることになる。

図９に、本実施の形態１のデータ受信部１０１の動作タイミングチャートを示す。この図９では、データ受信部１０１に入力されるＵＡＲＴデータ、データ受信部１０１内部で処理されるＵＡＲＴデータ、カウンタ１１１がカウントするカウントデータ、受信バッファ１１３が有するシフトレジスタの記憶する値を示す。なお、データ受信部１０１に入力されるＵＡＲＴデータのｂｉｔ７〜ｂｉｔ１がロウレベル、ｂｉｔ０、パリティビット（Ｐ）がハイレベルであるとする。

また、本例ではカウンタ１１１は、サンプリングカウンタと、ビットカウンタを有するものとする。ここで、サンプリングカウンタはＵＡＲＴデータのサンプリングするタイミングを規定し、ビットカウンタはＵＡＲＴデータの何ビット目のデータをサンプリングしたかを識別する。

時刻ｔ１にデータ受信部１０１にＵＡＲＴデータが入力される。但し、上述したように、この時点でデータ受信部１０１にはクロック信号ＣＬＫ１が入力されていない。このため、ＵＡＲＴデータのサンプリング動作を開始できない。

時刻ｔ２に、クロック信号ＣＬＫ１が入力され、サンプリング動作が開始される。このため、時刻ｔ２からサンプリングカウンタ及びビットカウンタが動作を開始する。この時刻ｔ１〜ｔ２の遅延期間Ｔｄlｙは、上述した発振器１０３の発振安定期間に影響される。そして、時刻ｔ２からサンプリングカウンタが規定する所定の期間後の時刻ｔ３にデータ受信部１０１がスタートビット（ＳＴ）をサンプリングする。なお、サンプリング時点からビットカウンタが規定する所定の期間後に何ビット目のデータをサンプリングしたかの識別が毎回行われる。

時刻ｔ４に、ｂｉｔ７のＵＡＲＴデータがサンプリングされる。この場合、ロウレベルをサンプリングすることになるため、シフトレジスタが「ｘｘｘｘｘｘｘ０」を記憶する。なお、上記「ｘ」は不定の状態を示す。その後、時刻ｔ５〜ｔ１０まで同様の動作を行い、ロウレベルのｂｉｔ７〜ｂｉｔ１をサンプリングする。

時刻ｔ１１にＵＡＲＴデータがロウレベルからハイレベルに立ち上がる。このとき、データ受信部１０１は、立ち上がりエッジに応じてカウンタをリセットし、リセット後に再びサンプリングカウンタとビットカウンタを動作（リスタート）させる。このリスタート後のサンプリングタイミングは、上述した発振安定時間によるサンプリング誤差を含んでいない。このため、時刻ｔ１１後にデータ受信部１０１が行うｂｉｔ０、パリティビット（Ｐ）、ストップビット（ＳＰ）のサンプリングは、遅延期間Ｔｄlｙに影響されない正常なサンプリングタイミング（時刻ｔ１２、ｔ１３、・・・）で行うことができる。

このように、１つのＵＡＲＴデータ中に必ず発生するロウからハイへの立ち上がりエッジを利用して発振器１０３の発振安定期間によるサンプリング誤差を補正する。なお、この補正は、発振器１０３が動作してから最初のＵＡＲＴデータのみ実行される。これは、ＵＡＲＴデータを連続して入力する場合、ＣＰＵ１０５が動作処理を続けチップステートがＲＵＮのままとなり、発振器１０３が停止しないためである。

ここで、従来のマイクロコントローラでは任意のタイミングで入力されるＵＡＲＴデータに対応するため、常時ＲＵＮ状態を維持しなければならなかった。このため、図２２に示すように、ＵＡＲＴデータの非受信の期間であっても常時消費電流が発生し低消費電力化が難しかった。また、図２３の受信システム１においても、発振器４は常時動作しなければならず、その分の消費電流が発生する。このため、図２５に示すように、図２２と比較して低消費電流化が可能であるが、よりいっそうの消費電力の低減化は困難であった。

ここで本実施の形態１のマイクロコントローラ１００は、チップステートがＳＴＯＰの場合、発振器１０３を停止させ、ＵＡＲＴデータを受信すると起動要求信号により発振器１０３を動作させ、チップステートをＳＮＯＯＺＥに移行させる。チップステートがＳＮＯＯＺＥの間は、動作クロック信号を供給せずＣＰＵ１０５の動作は停止しており、データ受信部１０１（及び割込み制御部１０４）に動作クロック信号を供給し動作させる。その後、ＵＡＲＴデータの受信が完了するとデータ受信部１０１が受信完了割込み信号を出力し、チップステートをＲＵＮにする。チップステートがＲＵＮの場合、動作クロック信号が供給されＣＰＵ１０５が動作を開始する。

このことにより、本実施の形態１のマイクロコントローラ１００は、図１０に示すように、チップステートがＳＴＯＰの場合（時刻ｔ１以前）、動作クロック信号を供給する発振器１０３も停止しており、消費電流が極めて少ない状態とすることが可能である。

そして、ＵＡＲＴデータを受信し、チップステートがＳＮＯＯＺＥとなった場合（時刻ｔ１〜ｔ２の期間）、データ受信部１０１（及び割込み制御部１０４）は動作するが、ＣＰＵ１０５の動作は停止する。このため、時刻ｔ１〜ｔ２の期間、消費電流は最大にならず、ＣＰＵ１０５の消費電流分を削減している。このように、従来の受信システム１と比較しても、本実施の形態１は更なる消費電流の低減化が可能となっている。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、本発明を、ＡＤ変換機能を有するマイクロコントローラに適用したものである。図１１に本実施の形態２にかかるマイクロコントローラ２００のブロック構成を示す。

図１１に示すように、マイクロコントローラ２００は、ＡＤ変換部２０１と、クロック信号供給制御部１０２と、発振器１０３と、割込み制御部１０４と、ＣＰＵ１０５とを有する。なお、図１１に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態２が実施の形態１と異なるのは、入力データがＵＡＲＴデータから特に制限のないアナログ信号となり、データ受信部１０１がＡＤ変換部２０１に置き換わった点である。よって、本実施の形態２では、その実施の形態１との相違部分を重点的に説明し、その他の実施の形態１と同様の部分は必要でない限り説明を省略する。

ＡＤ変換部２０１は、比較器２１１と、制御回路２１２と、バッファ２１３とを有する。ＡＤ変換部２０１は、クロック信号ＣＬＫ１に応じて、アナログ入力信号をデジタルデータ信号に変換する。変換したデジタルデータは、バッファ２１３に記憶される。

比較器２１１は、アナログ入力信号の電圧と、基準電圧等で決定される閾値を入力し比較する。その比較結果は、起動トリガ信号として制御回路２１２へ送信される。例えば、アナログ入力信号の電圧が上記閾値を規定する基準電圧を超えるもしくは下回った場合、起動トリガ信号が比較器から出力される。

制御回路２１２は、実施の形態１の制御回路１１２とほぼ同様の動作を行うが、実施の形態１と異なり、起動要求信号の出力を、上記起動トリガ信号を基にして行う。また、アナログ入力信号からデジタルデータ信号へ変換を完了すると、実施の形態１の受信完了割込み信号の代わりに、変換完了割込み信号を出力する。

但し、実施の形態１の受信完了割込み信号と、変換完了割込み信号は、動作完了に対する割込み信号であり、基本的に同様の信号とみなしてかまわない。また、実施の形態１と同様、発振器１０３がクロック信号を供給していない状態をチップステートがＳＴＯＰであるとし、ＣＰＵ１０５にクロック信号が供給され動作している状態をチップステートがＲＵＮであるとする。更に、ＡＤ変換部２０１、割込み制御部１０４にクロック信号が供給され動作しているが、ＣＰＵ１０５にはクロック信号が供給されておらず動作を停止している状態をチップステートがＳＮＯＯＺＥとする。

図１２、図１３を用いて、マイクロコントローラ２００の基本動作を説明する。なお、起動トリガ信号は、アナログ入力信号が閾値を超えた場合に出力されるものとする。まず、図１２に示すように、ＡＤ変換部２０１は、アナログ入力信号の電圧が上昇し閾値を超えると、例えばハイレベルの起動要求信号を出力する。クロック信号供給制御部１０２の制御回路１２１は、その起動要求信号を発振器１０３に出力し、発振器１０３がクロック信号の供給を開始する。

クロック信号供給制御部１０２は、発振器１０３からのクロック信号を、クロック信号ＣＬＫ１としてＡＤ変換部２０１に、クロック信号ＣＬＫ２として割り込み制御部１０４に供給する。そして、ＡＤ変換部２０１がクロック信号ＣＬＫ１を動作クロックとして、割り込み制御部１０４がクロック信号ＣＬＫ２を動作クロックとして動作を開始する。

なお、図１２に示すように、発振器１０３が動作を開始し、ＡＤ変換部２０１及び割り込み制御部１０４にクロック信号が供給されるが、ＣＰＵ１０５にはクロック信号が供給されないためチップステートがＳＮＯＯＺＥとなる。

次に、図１３に示すように、ＡＤ変換部２０１がアナログ入力信号をデジタルデータに変換完了すると、ＡＤ変換部２０１が変換完了割込み信号を割込み制御部１０４へ出力する。また、ＡＤ変換部２０１は、起動要求信号の出力を停止する。割込み制御部１０４は、ＡＤ変換部２０１からの変換完了割込み信号をＣＰＵ１０５及びクロック信号供給制御部１０２の制御回路１２１へ出力する。

クロック信号供給制御部１０２は、クロック信号供給制御部１０２の制御回路１２１が変換完了割込み信号を受信すると発振器１０３からのクロック信号をクロック信号ＣＬＫ３としてＣＰＵ１０５へ供給する。ＣＰＵ１０５は割込み制御部１０４からの変換完了割込み信号で動作を開始し、クロック信号ＣＬＫ３に応じてＡＤ変換部２０１のバッファ２１３から読み出したデジタルデータを処理する。

なお、ＡＤ変換部２０１が起動要求信号の出力を停止することから、発振器１０３が入力する起動要求信号も停止する。しかし、発振器１０３は、ＣＰＵ１０５が動作しておりチップステートがＲＵＮとなっていることからクロック信号の供給を停止しない。

なお、ＣＰＵ１０５が全ての処理を終了した場合、ＣＰＵ１０５がチップステートをＳＴＯＰとする。この場合、発振器１０３が起動要求信号を入力していないため、発振器１０３は動作を停止する。よって、ＡＤ変換部２０１、割込み制御部１０４、ＣＰＵ１０５も動作を停止する。

次に、このようなマイクロコントローラ２００の動作を説明するフローチャートを図１４に示す。図１４に示すように、節電期間（チップステートがＳＴＯＰ）である場合（Ｓ２０１ＹＥＳ）では、発振器１０３が停止しており、ＡＤ変換部２０１、ＣＰＵ１０５、割込み制御部１０４へのクロック信号の供給が停止する（Ｓ２０２）。

ＡＤ変換部２０１が入力するアナログ入力信号が閾値を超え、起動要求信号が出力されると（Ｓ２０３ＹＥＳ）、ＡＤ変換部２０１、割込み制御部１０４へのクロック信号の供給が開始される（Ｓ２０４）。なお、この状態では、ＣＰＵ１０５へクロック信号の供給がされていないため、チップステートはＳＮＯＯＺＥである。

ＡＤ変換部２０１がアナログ入力信号をデジタルデータに変換完了した場合（Ｓ２０５ＹＥＳ）、ＣＰＵ１０５へクロック信号の供給を開始する（Ｓ２０６）。つまり、チップステートがＲＵＮとなる。

次に、このようなマイクロコントローラ２００の動作を説明するタイミングチャートを図１５に示す。図１５に示すように、時刻ｔ１以前は、ＡＤ変換部２０１に入力するアナログ入力信号が閾値を超えていない状態で、ＡＤ変換部２０１はＡＤ変換動作を行わず、変換待機状態である。このためチップステートはＳＴＯＰの状態であり、発振器１０３がクロック信号を供給していない。

時刻ｔ１で、ＡＤ変換部２０１に入力するアナログ入力信号が閾値を超えると、比較器２１１が起動トリガを出力し、制御回路２１２が起動要求信号をロウレベルからハイレベルに立ち上げる。このハイレベルの起動要求信号が、発振器１０３に入力され、時刻ｔ２に発振器１０３がクロック信号の供給を開始する。そして、クロック信号供給制御部１０２からクロック信号ＣＬＫ１がＡＤ変換部２０１に供給される。また、クロック信号ＣＬＫ２が割込み制御部１０４に供給される。

時刻ｔ２〜ｔ３の間、ＡＤ変換部２０１がクロック信号ＣＬＫ１の供給を受けて、アナログ入力信号をデジタルデータにＡＤ変換する。このデジタルデータは、バッファ２１３に保持される。この時刻ｔ２〜ｔ３の間、チップステートはＳＮＯＯＺＥとなる。

時刻ｔ３で、ＡＤ変換部２０１が、ＡＤ変換動作を完了すると、変換完了割込み信号を出力する。この、変換完了割込み信号に応じて、クロック信号供給制御部１０２がクロック信号ＣＬＫ３をＣＰＵ１０５に供給する。ＣＰＵ１０５は、このクロック信号ＣＬＫ３に応じて動作を開始し、バッファ２１３のデジタルデータに対する処理を行う。

また、実施の形態１と同様、発振器１０３の発振安定時間をＡＤ変換部２０１の動作開始時間よりも短くすることで、時刻ｔ１に入力したアナログ入力信号のＡＤ変換も可能となる。

このように本実施の形態２のマイクロコントローラ２００は、アナログ信号変換待機時、つまりチップステートがＳＴＯＰの期間において発振器１０３を停止させることで、消費電流の低減化を可能としている。更に、ＡＤ変換完了後、つまりチップステートがＲＵＮの期間にＣＰＵ１０５を起動させている。これはＳＴＯＰからＲＵＮまでのＳＮＯＯＺＥの期間、ＣＰＵ１０５を動作させておらず、消費電流を低減させることが可能である。以上のように、本実施の形態２のマイクロコントローラ２００のように、本発明を実施の形態１で記載したＵＡＲＴシステム以外にも適用することができ、従来と比較して消費電流の低減が可能である。

発明の実施の形態３

以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３は、実施の形態１と同様、本発明をＵＡＲＴの受信システムを有するマイクロコントローラに適用したものである。図１６に本実施の形態３にかかるマイクロコントローラ３００のブロック構成を示す。

図１６に示すように、マイクロコントローラ３００は、データ受信部３０１と、クロック信号供給制御部１０２と、発振器１０３と、割込み制御部１０４と、ＣＰＵ１０５とを有する。

データ受信部３０１は、カウンタ１１１と、制御回路１１２と、受信バッファ１１３と、ノイズ検出回路３１４とを有する。

なお、図１６に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。

本実施の形態３が実施の形態１と異なるのは、データ受信部３０１の構成であり、データ受信部３０１がノイズ検出回路３１４を有する点である。よって、本実施の形態３では、その実施の形態１との相違部分を重点的に説明し、その他の実施の形態１と同様の部分は必要でない限り説明を省略する。

ノイズ検出回路３１４は、データ受信部３０１がＵＡＲＴデータではなく、ノイズを受信した場合に、それを検出してクロック信号供給制御部１０２へ検出信号を送信し、制御回路１１２からの起動要求信号の出力を停止する。データ受信部３０１への入力がＵＡＲＴデータかノイズかの判断は、例えば、データ受信部３０１が入力する最初のクロック信号ＣＬＫ１の立ち上がりエッジのときに、ＵＡＲＴデータの値がハイレベルであるかロウレベルであるかにより行う。

例えば、最初のクロック信号ＣＬＫ１の立ち上がりエッジ時に、ＵＡＲＴデータの値がロウレベルであれば通常のＵＡＲＴデータをＵＡＲＴ受信端子が受信したと判断する。逆に、最初のクロック信号ＣＬＫ１の立ち上がりエッジ時に、ＵＡＲＴデータの値がハイレベルである場合、ＵＡＲＴデータのスタートビットとしては短すぎるため、ノイズであると判断する。

図１７に、ノイズ検出回路３１４の構成と、そのノイズ検出回路３１４と制御回路１１２を含む周辺回路との関係の一例を示す。なお、本例は一例であり、同様の機能を備える場合では他の構成であってもかまわない。

図１７に示すように、ノイズ検出回路３１４は、フリップフロップＦＦ３１と、インバータ回路ＩＶ３２とＡＮＤ回路ＡＮＤ３３とを有する。

フリップフロップＦＦ３１は、データ入力端子Ｄがデータ受信部３０１のＵＡＲＴ受信端子と接続され、クロック入力端子がＡＮＤ回路ＡＮＤ３３の出力端子と接続される。また、データ出力端子Ｑが、インバータ回路ＩＶ３２の入力端子と接続される。このため、フリップフロップＦＦ３１は、ＡＮＤ回路ＡＮＤ３３からの出力信号の立ち上がりエッジに応じて、データ入力端子Ｄに印加されているデータの値をラッチし、データ出力端子Ｑから出力する。

インバータ回路ＩＶ３２は、フリップフロップＦＦ３１のデータ出力端子Ｑからの信号を入力し、その反転信号を検知信号として出力する。

ＡＮＤ回路ＡＮＤ３３は、一方の入力端子にクロック信号ＣＬＫ１を入力し、他方の入力端子に制御回路１１２からのステータス信号を入力する。そして、その演算結果をフリップフロップＦＦ３１のクロック入力端子に出力する。このため、ＡＮＤ回路ＡＮＤ３３は、フリップフロップＦＦ３１のクロック入力端子に対して、ステータス信号がハイレベルの場合、クロック信号ＣＬＫ１を出力し、ロウレベルの場合、ロウレベルの固定値を出力する。

本例において制御回路１１２は起動要求信号を、ＡＮＤ回路ＡＮＤ３４を経由してクロック信号供給制御部１０２へ出力する。ＡＮＤ回路ＡＮＤ３４は、一方の入力端子にインバータ回路ＩＶ３２が出力する検出信号を入力し、他方の入力端子に制御回路１１２からの起動要求信号を入力する。このため、ＡＮＤ回路ＡＮＤ３４は、検出信号がハイレベルの場合、制御回路１１２からの起動要求信号をそのまま出力し、検出信号がロウレベルの場合、ロウレベルの値に固定した起動要求信号を出力する。

制御回路１１２は、本例においてクロック信号ＣＬＫ１が所定の回数（例えば、１クロック）より多く入力された場合、ステータス信号をハイレベルからロウレベルに立ち下げる機能を有するものとする。

図１８、図１９を用いて、マイクロコントローラ３００がＵＡＲＴデータではなく、ノイズを受信した場合の動作を説明する。まず、図１８に示すように、データ受信部３０１は、ノイズを受信すると、ＵＡＲＴデータの受信時と同様、ハイレベルの起動要求信号を出力する。クロック信号供給制御部１０２の制御回路１２１は、その起動要求信号を発振器１０３に出力し、発振器１０３がクロック信号の供給を開始する。そして、実施の形態１と同様、クロック信号供給制御部１０２は、発振器１０３からのクロック信号を、クロック信号ＣＬＫ１としてデータ受信部３０１に、クロック信号ＣＬＫ２として割り込み制御部１０４に供給する。

なお、この時点では、データ受信部１０１及び割り込み制御部１０４にクロック信号が供給されるが、ＣＰＵ１０５にはクロック信号が供給されないためチップステートがＳＮＯＯＺＥとなる。

次に、図１９に示すように、データ受信部３０１が受信したのがノイズのため、制御回路１１２からの起動要求信号が停止（ロウレベル出力）される。この時点で、チップステートがＲＵＮではなくＳＮＯＯＺＥのため、発振器１０３がクロック信号の供給を停止する。このため、クロック信号ＣＬＫ１、ＣＬＫ２のデータ受信部１０１及び割込み制御部１０４への供給も停止され、チップステートがＳＴＯＰとなる。

次に、このようなマイクロコントローラ３００の動作を説明するフローチャートを図２０に示す。図２０に示すように、節電期間（チップステートがＳＴＯＰ）である場合（Ｓ３０１ＹＥＳ）では、発振器１０３が停止しており、データ受信部３０１、ＣＰＵ１０５、割込み制御部１０４へのクロック信号の供給が停止する（Ｓ３０２）。

データ受信部３０１がＵＡＲＴデータもしくはノイズを受信し、起動要求信号が出力されると（Ｓ３０３ＹＥＳ）、データ受信部３０１、割込み制御部１０４へのクロック信号の供給が開始される（Ｓ３０４）。なお、この状態では、ＣＰＵ１０５へクロック信号の供給がされていないため、チップステートはＳＮＯＯＺＥである。

データ受信部３０１がＵＡＲＴデータではなく、ノイズを受信したと判断された場合（Ｓ３０５ＹＥＳ）、ＣＰＵ１０５へクロック信号の供給を開始せず、ステップＳ３０２へ戻る。一方、データ受信部３０１がノイズではなくＵＡＲＴデータを受信したと判断された場合（Ｓ３０５ＮＯ）、実施の形態１と同様、データ受信部３０１がＵＡＲＴデータを開始する。

データ受信部３０１がＵＡＲＴデータを正常に受信完了した場合（Ｓ３０６ＹＥＳ）、ＣＰＵ１０５へクロック信号の供給を開始する（Ｓ３０７）。つまり、チップステートがＲＵＮとなる。なお、ステップＳ３０６で、データ受信部３０１がＵＡＲＴデータを正常に受信完了しなかった場合（Ｓ３０６ＮＯ）、ＣＰＵ１０５へクロック信号の供給を開始せず、ステップＳ３０２へ戻る。

次に、このようなマイクロコントローラ３００がＵＡＲＴデータではなく、ノイズを受信した場合の動作を説明するタイミングチャートを図２１に示す。

図２１に示すように、時刻ｔ１以前は、実施の形態１と同様、データ受信部３０１がＵＡＲＴデータを受信していない状態で、ＵＡＲＴデータの受信を待機している。このためチップステートはＳＴＯＰの状態であり、発振器１０３がクロック信号を供給していない。

時刻ｔ１で、データ受信部３０１がＵＡＲＴデータではなくノイズを受信する。ノイズにより引き起こされたロウレベルの信号を検出すると、データ受信部３０１が起動要求信号をロウレベルからハイレベルに立ち上げる。このハイレベルの起動要求信号が、発振器１０３に入力され、時刻ｔ２に発振器１０３がクロック信号の供給を開始する。そして、クロック信号供給制御部１０２からクロック信号ＣＬＫ１がデータ受信部１０１に供給される。また、クロック信号ＣＬＫ２が割込み制御部１０４に供給される。

但し、通常のＵＡＲＴデータのスタートビットＳＴが規定されたＴ１の期間ロウレベルとなるのに、ノイズにより引き起こされた信号では、Ｔ１よりも短いＴ２でハイレベルとなる。

このため、例えば、図１７の構成を例に説明すると、時刻ｔ２にフリップフロップＦＦ３１がハイレベルのデータを、クロック信号ＣＬＫ１の立ち上がりエッジでラッチし、インバータ回路ＩＶ３２に出力する。そして、インバータ回路ＩＶ３２により、反転されたロウレベルの検出信号がＡＮＤ回路ＡＮＤ３４に入力される。このため、制御回路１１２からＡＮＤ回路ＡＮＤ３４を経由して出力されるハイレベルの起動要求信号が、ロウレベルに立ち下げられ、データ受信部３０１が起動要求信号の出力を停止する。このことにより、発振器１０３がクロック信号の供給を停止し、クロック信号ＣＬＫ１、ＣＬＫ２のデータ受信部１０１及び割込み制御部１０４への供給も停止される。よって、時刻ｔ３以降は、チップステートがＳＴＯＰとなる。このように、本実施の形態３のマイクロコントローラ３００でも、実施の形態１と同様、受信エラー割込み信号を出力せず、起動要求信号を停止することでその後のエラー処理を行う。

以上のような実施の形態３のマイクロコントローラ３００は、データ受信部３０１に入力されるＵＡＲＴデータが、ノイズであると判定した場合、クロック信号ＣＬＫ１の最初の供給タイミングで、起動要求信号の出力を停止する。このことにより、ノイズをＵＡＲＴデータのスタートビットＳＴであると誤判定して、発振器１０３がクロック信号の供給を続ける状態を防止することが可能となる。このため、実施の形態１と比較して、より確実に消費電流の低減化が可能となる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１００、２００、３００ マイクロコントローラ
１０１、３０１ データ受信部
１０２ クロック信号供給制御部
１０３ 発振器
１０４ 割込み制御部
１０５ ＣＰＵ
１１１ カウンタ
１１２、１２１、２１２ 制御回路
１１３、２１３ バッファ
２１１ 比較器
２０１ ＡＤ変換部
３１４ ノイズ検知回路
ＦＦ３１ フリップフロップ回路
ＩＶ３２ インバータ回路
ＡＮＤ３３、ＡＮＤ３４ ＡＮＤ回路

Claims (19)

1. トリガとなる第１の入力データが入力されると起動要求信号を出力するデータ入力部と、
   前記起動要求信号に応じて起動し、クロック信号を生成する発振器と、
   前記データ入力部からの前記起動要求信号を前記発振器に出力し、起動後に生成される前記発振器のクロック信号から第１と第２のクロック信号を生成し、当該第１のクロック信号を前記データ入力部の動作クロック信号として供給するクロック信号供給制御部と、
   前記第２のクロック信号を動作クロックとして動作するＣＰＵと、を有し、
   前記データ入力部は、前記第１の入力データに次ぐ第２の入力データに対して前記第１のクロック信号を用いて受信処理を行い、
   前記クロック信号供給制御部は、前記データ入力部による前記第２の入力データの受信処理後、前記第２のクロック信号の前記ＣＰＵへの供給を開始し、
   前記第１と第２の入力データとで１つのＵＡＲＴデータが構成され、前記第１の入力データは前記ＵＡＲＴデータのスタートビットであり、前記第２の入力データは、前記ＵＡＲＴデータのうち、スタートビットよりも後のビットからストップビットまでのデータである
   マイクロコントローラ。
2. 前記データ入力部は、前記受信処理が正常に終了した場合は、第１の割り込み信号を前記クロック信号供給制御部及び前記ＣＰＵへ出力し、
   前記クロック信号供給制御部は、前記第１の割り込み信号を受信すると、前記第２のクロック信号の前記ＣＰＵへの供給を開始する
   請求項１に記載のマイクロコントローラ。
3. 前記発振器は、前記データ入力部が前記起動要求信号の出力を停止し、且つ、前記ＣＰＵが処理動作を終了した場合、前記クロック信号の生成を停止する
   請求項２に記載のマイクロコントローラ。
4. 前記データ入力部は、前記受信処理が正常に終了しなかった場合は、前記起動要求信号の出力を停止し、
   前記発振器は、前記起動要求信号の出力が停止された場合は前記クロック信号の生成を停止する
   請求項１に記載のマイクロコントローラ。
5. 前記データ入力部は、前記ＵＡＲＴデータを受信するデータ受信部であり、
   前記第１の入力データが入力されると前記起動要求信号を出力し、
   前記第１のクロック信号が供給されると、前記第１のクロック信号を用いて受信した前記第２の入力データを内部のバッファに記憶し、
   前記ＵＡＲＴのストップビットを受信すると、前記第１の割込み信号を出力し、
   前記ＣＰＵは、
   前記第１の割込み信号を入力すると、前記第２のクロック信号に応じて、前記バッフ
   ァ内に記憶されている前記第２の入力データを読み出し、その読み出したデータに応じた処理動作を行う
   請求項２または請求項３に記載のマイクロコントローラ。
6. 前記データ入力部は、前記ＵＡＲＴデータを受信するデータ受信部であり、
   前記第１の入力データが入力されると前記起動要求信号を出力し、
   前記第１のクロック信号が供給されると、前記第１のクロック信号を用いて受信した前記第２の入力データを内部のバッファに記憶し、
   前記第２の入力データに対して受信エラーが発生した場合、前記起動要求信号の出力を停止する
   請求項４に記載のマイクロコントローラ。
7. 前記データ入力部は、カウンタを有し、そのカウンタで規定される所定のタイミングで前記第２の入力データのサンプリングを行い、そのサンプリングのデータを前記バッファに記憶し、
   前記第２の入力データがロウレベルからハイレベルに立ち上がる立ち上がりエッジに同期して、前記カウンタをリスタートさせる
   請求項５または請求項６に記載のマイクロコントローラ。
8. 前記ＵＡＲＴデータは、前記発振器が停止した状態のときに、最初に前記データ入力部が受信するＵＡＲＴデータである
   請求項５〜請求項７のいずれか１項に記載のマイクロコントローラ。
9. 前記発振器は、当該マイクロコントローラの内蔵発振器であり、周波数精度が±２％以下である
   請求項１〜請求項８のいずれか１項に記載のマイクロコントローラ。
10. 発振器と、入力データを入力するデータ入力部と、前記入力データに応じた処理を行うＣＰＵと、を備えるマイクロコントローラの制御方法であって、
    トリガとなる第１の入力データが入力されると前記データ入力部が起動要求信号を出力し、
    前記起動要求信号に応じて前記発振器が起動し、クロック信号を生成し、
    前記発振器が生成したクロック信号から第１のクロック信号を生成し、前記データ入力部は、前記第１の入力データに次ぐ第２の入力データに対して前記第１のクロック信号を用いて受信処理を行い、
    前記データ入力部が前記受信処理を正常に終了した場合、前記発振器が生成したクロック信号に応じた第２のクロック信号を動作クロックとして前記ＣＰＵに供給し、前記ＣＰＵの動作時に前記第２の入力データに応じた処理を行い、
    前記第１と第２の入力データとで１つのＵＡＲＴデータが構成され、前記第１の入力データは前記ＵＡＲＴデータのスタートビットであり、前記第２の入力データは、前記ＵＡＲＴデータのうち、スタートビットよりも後のビットからストップビットまでのデータである
    マイクロコントローラの制御方法。
11. 前記データ入力部が前記起動要求信号の出力を停止し、且つ、前記ＣＰＵが処理動作を終了した場合、前記発振器が前記クロック信号の生成を停止する
    請求項１０に記載のマイクロコントローラの制御方法。
12. 前記データ入力部が正常に動作を終了しなかった場合、前記発振器が前記クロック信号の生成を停止する
    請求項１０に記載のマイクロコントローラの制御方法。
13. 前記ＵＡＲＴデータを受信する受信部である前記データ入力部は、
    前記第１の入力データが入力されると前記起動要求信号を出力し、
    前記第１のクロック信号が供給されると、前記第１のクロック信号を用いて受信した前記第２の入力データを内部のバッファに記憶し、
    前記ＵＡＲＴデータのストップビットを受信すると、第１の割込み信号を出力し、
    前記ＣＰＵは、
    前記第１の割込み信号を入力すると、供給される前記第２のクロック信号に応じて、前記バッファ内に記憶されている前記第２の入力データを読み出し、その読み出したデータに応じた処理動作を行う
    請求項１０もしくは請求項１１に記載のマイクロコントローラの制御方法。
14. 前記ＵＡＲＴデータを受信する受信部である前記データ入力部は、
    前記第１の入力データが入力されると、前記起動要求信号を出力し、
    前記第１のクロック信号が供給されると、前記第１のクロック信号を用いて受信した前記第２の入力データを内部のバッファに記憶し、
    前記第２の入力データに対して受信エラーが発生した場合、前記起動要求信号の前記発振器への入力を停止し、前記発振器が前記クロック信号の生成を停止する
    請求項１２に記載のマイクロコントローラの制御方法。
15. 前記データ入力部は、カウンタを有し、そのカウンタで規定される所定のタイミングで前記第２の入力データのサンプリングを行い、そのサンプリングのデータを前記バッファに記憶し、
    前記第２の入力データがロウレベルからハイレベルに立ち上がる立ち上がりエッジに同期して、前記カウンタをリスタートさせる
    請求項１３または請求項１４に記載のマイクロコントローラの制御方法。
16. 前記ＵＡＲＴデータは、前記発振器が停止した状態のときに、最初に前記データ入力部が受信するＵＡＲＴデータである
    請求項１３〜請求項１５のいずれか１項に記載のマイクロコントローラの制御方法。
17. 前記発振器は、当該マイクロコントローラの内蔵発振器であり、周波数精度が±２％以下である
    請求項１０〜請求項１６のいずれか１項に記載のマイクロコントローラの制御方法。
18. 前記データ受信部は、ノイズ検出回路を更に有し、
    前記ノイズ検出回路が、前記第１の入力データがノイズであると判定した場合、前記データ受信部が出力する前記起動要求信号を停止する
    請求項６に記載のマイクロコントローラ。
19. 前記データ入力部が、前記第１の入力データがノイズであると判定した場合、前記起動要求信号の出力を停止する
    請求項１４に記載のマイクロコントローラの制御方法。

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