JP5729126B2 - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor device Download PDFInfo
- Publication number
- JP5729126B2 JP5729126B2 JP2011111138A JP2011111138A JP5729126B2 JP 5729126 B2 JP5729126 B2 JP 5729126B2 JP 2011111138 A JP2011111138 A JP 2011111138A JP 2011111138 A JP2011111138 A JP 2011111138A JP 5729126 B2 JP5729126 B2 JP 5729126B2
- Authority
- JP
- Japan
- Prior art keywords
- heat sink
- semiconductor chip
- solder
- protective film
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10157—Shape being other than a cuboid at the active surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/183—Connection portion, e.g. seal
- H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
本発明は、放熱用のヒートシンクの一面上に半導体チップを搭載し、ヒートシンクおよび半導体チップをモールド樹脂にて封止してなる半導体装置の製造方法に関するものである。 The present invention, a semiconductor chip is mounted on the surface of the heat sink for heat dissipation, to a semiconductor equipment manufacturing method comprising sealing the heat sink and the semiconductor chip at the molding resin.
従来より、例えば、特許文献1には、ヒートシンクの一面にはんだを介して搭載部品を搭載し、ヒートシンク、はんだ、搭載部品をモールド樹脂にて封止してなる半導体装置が開示されている。 Conventionally, for example, Patent Document 1 discloses a semiconductor device in which a mounting component is mounted on one surface of a heat sink via solder, and the heat sink, the solder, and the mounting component are sealed with a mold resin.
このような半導体装置は、モールド樹脂とヒートシンクとの密着性を高めるためにブラスト等により粗化したヒートシンクの一面に、搭載部品がはんだを介して搭載されている。 In such a semiconductor device, a mounting component is mounted via solder on one surface of a heat sink roughened by blasting or the like in order to improve adhesion between the mold resin and the heat sink.
しかしながら、粗化したヒートシンクは、はんだ濡れ性が低いため、搭載部品をはんだを介して搭載する際に、はんだにボイドが発生してしまうという問題がある。 However, since the roughened heat sink has low solder wettability, there is a problem that voids are generated in the solder when mounting the mounted component via the solder.
この問題を解決するため、例えば、特許文献2には、ヒートシンクのうち搭載部品を搭載する部分にマスクを配置してヒートシンクの一面を粗化し、その後、マスクを除去して搭載部品をはんだを介して搭載することが開示されている。 In order to solve this problem, for example, in Patent Document 2, a mask is arranged on a portion of a heat sink where a mounting component is mounted to roughen one surface of the heat sink, and then the mask is removed and the mounting component is placed via solder. It is disclosed that it is mounted.
しかしながら、上記特許文献2の製造方法の場合、搭載部品は治具等により保持されて搭載されることになるが、搭載される際に若干のズレがあるため、このズレを考慮して搭載部品よりも大きいマスクを搭載領域に配置してヒートシンクの一面を粗化する。このため、ヒートシンクにはんだを介して搭載部品を搭載すると、ヒートシンクの一面のうちはんだが接触するはんだ接触領域と粗化された粗化領域との間に非粗化領域が形成されてしまう。この場合、ヒートシンクの一面のうちはんだ接触領域近傍には、搭載部品、はんだ、ヒートシンクの熱膨張係数の違いによって大きな熱応力が生じるため、この部分に非粗化領域が形成されるとモールド樹脂が剥離しやすくなってしまうという問題がある。 However, in the case of the manufacturing method disclosed in Patent Document 2, the mounted component is mounted by being held by a jig or the like. However, since there is a slight shift when mounted, the mounted component is taken into account when this shift is made. A larger mask is placed in the mounting area to roughen one side of the heat sink. For this reason, when mounting components are mounted on the heat sink via solder, a non-roughened region is formed between the solder contact region where the solder contacts and the roughened roughened region on one surface of the heatsink. In this case, a large thermal stress is generated in the vicinity of the solder contact area on one surface of the heat sink due to the difference in thermal expansion coefficients of the mounted component, solder, and heat sink. There is a problem that it becomes easy to peel off.
なお、上記では、ヒートシンクにはんだを介して搭載部品を搭載する例について説明したが、ヒートシンクに銀ペーストや導電性接着剤等の導電性部材を介して搭載部品を搭載する場合にも同様の問題が発生する。 In the above description, the example in which the mounting component is mounted on the heat sink via the solder has been described. However, the same problem occurs when the mounting component is mounted on the heat sink via a conductive member such as silver paste or a conductive adhesive. Occurs.
本発明は上記点に鑑みて、搭載部品としての半導体チップを搭載するヒートシンクの一面のうち導電性部材接触領域と粗化領域との間に非粗化領域が形成されることを抑制する半導体装置の製造方法を提供することを目的とする。 In view of the above, the present invention provides a semiconductor device that suppresses formation of a non-roughened region between a conductive member contact region and a roughened region on one surface of a heat sink on which a semiconductor chip as a mounting component is mounted. It is an object of the present invention to provide a manufacturing method for a device.
上記目的を達成するため、請求項1に記載の発明では、一面(30a)を有する第1ヒートシンク(30)を用意する工程と、第1ヒートシンク(30)に搭載される半導体チップ(10、20)を用意する工程と、第1ヒートシンク(30)に第1導電性部材(70)を介して半導体チップ(10、20)を搭載する搭載工程と、搭載工程の後、半導体チップ(10、20)をマスクとして、半導体チップ(10、20)および第1ヒートシンク(30)の一面(30a)を粗化する第1粗化処理工程と、半導体チップ(10、20)および第1導電性部材(70)と、第1ヒートシンク(30)の少なくとも一部をモールド樹脂(60)で封止する工程と、を行い、半導体チップ(10)を用意する工程では、半導体基板を用いて構成され、素子構造が形成される共に半導体基板の表面側に素子構造の一部と電気的に接続された表面電極(112)が形成されたセル領域と、セル領域の外周に設けられ、半導体基板の表面側に保護膜(120)が形成されると共に、素子構造のうち表面電極(112)と電気的に接続された部分と異なる一部と電気的に接続され、保護膜(120)に形成された開口部(120a)から露出するパッド部(119)を備えた外周領域と、を有するものを用意し、第1粗化処理工程では、ウェットブラストを行うことを特徴としている。 To achieve the above object, according to the first aspect of the present invention, a step of preparing a first heat sink (30) having one surface (30a) and a semiconductor chip (10, 20) mounted on the first heat sink (30) are provided. ), A mounting step of mounting the semiconductor chip (10, 20) on the first heat sink (30) via the first conductive member (70), and a semiconductor chip (10, 20) after the mounting step. ) As a mask, a first roughening process for roughening one surface (30a) of the semiconductor chip (10, 20) and the first heat sink (30), and the semiconductor chip (10, 20) and the first conductive member ( 70) have rows and steps, a of sealing at least a portion with a molding resin (60) of the first heat sink (30), in the step of preparing a semiconductor chip (10), is constructed by using the semiconductor substrate A cell region in which a surface electrode (112) electrically connected to a part of the device structure is formed on the surface side of the semiconductor substrate, and an outer periphery of the cell region, A protective film (120) is formed on the surface side, and is electrically connected to a part of the element structure different from the part electrically connected to the surface electrode (112), and formed on the protective film (120). And an outer peripheral region having a pad portion (119) exposed from the opening (120a), and wet blasting is performed in the first roughening treatment step .
このような半導体装置の製造方法では、半導体チップ(10、20)をマスクとして、半導体チップ(10、20)および第1ヒートシンク(30)の一面(30a)を粗化しているため、第1ヒートシンク(30)の一面(30a)では、第1導電性部材(70)と接触する導電性部材接触領域以外の部分が粗化された粗化領域となる。したがって、第1ヒートシンク(30)の一面(30a)において、導電性部材接触領域と粗化領域との間に非粗化領域が形成されることを抑制することができ、モールド樹脂(60)が剥離することを抑制することができる。 In such a method of manufacturing a semiconductor device, the semiconductor chip (10, 20) and the one surface (30a) of the first heat sink (30) are roughened using the semiconductor chip (10, 20) as a mask. On one surface (30a) of (30), a portion other than the conductive member contact region in contact with the first conductive member (70) is a roughened region. Therefore, it is possible to suppress the formation of a non-roughened region between the conductive member contact region and the roughened region on one surface (30a) of the first heat sink (30), and the mold resin (60) It can suppress peeling.
また、請求項2に記載の発明のように、半導体チップ(10)を用意する工程では、表面電極(112)が金属膜の積層構造とされているものを用意することができる。この場合、請求項3に記載の発明のように、金属膜のうちの少なくとも一部がニッケルで構成されているものを用意することができる。 Further, as in the second aspect of the present invention, in the step of preparing the semiconductor chip (10), it is possible to prepare the surface electrode (112) having a laminated structure of metal films. In this case, as in the invention described in claim 3 , it is possible to prepare a film in which at least a part of the metal film is made of nickel.
そして、請求項4に記載の発明のように、半導体チップ(10)を用意する工程では、パッド部(119)が金属膜の積層構造とされているものを用意することができる。 As in the invention described in claim 4 , in the step of preparing the semiconductor chip (10), it is possible to prepare the pad portion (119) having a metal film laminated structure.
また、請求項5に記載の発明のように、半導体チップ(10)を挟んで第1ヒートシンク(30)と反対側に配置される第2ヒートシンク(40)を用意する工程と、第2ヒートシンク(40)に第2導電性部材(71)を配置する配置工程と、配置工程の後、第2導電性部材(71)をマスクとして、第2導電性部材(71)および第2ヒートシンク(40)の一面(40a)を粗化する第2粗化処理工程と、を行い、封止工程の前に、第2導電性部材(71)を介して半導体チップ(10)と第2ヒートシンク(40)とを接続する接続工程を行い、封止工程では、第2ヒートシンク(40)の少なくとも一部をモールド樹脂(60)で封止することができる。 According to a fifth aspect of the present invention, a step of preparing a second heat sink (40) disposed on the opposite side of the first heat sink (30) across the semiconductor chip (10), and a second heat sink ( 40) arranging the second conductive member (71), and after the arranging step, the second conductive member (71) and the second heat sink (40) using the second conductive member (71) as a mask. A second roughening treatment step of roughening one surface (40a) of the semiconductor chip and the second heat sink (40) through the second conductive member (71) before the sealing step. In the sealing step, at least a part of the second heat sink (40) can be sealed with the mold resin (60).
このように、本発明は、半導体チップ(10)を挟んで第1、第2ヒートシンク(30、40)を配置する両面放熱構造の半導体装置についても適用することができる。そして、第2ヒートシンク(40)に第2導電性部材(71)を配置した後、第2導電性部材(72)をマスクとして第2ヒートシンク(40)の一面(40a)を粗化しているため、第2ヒートシンク(40)の一面(40a)では、第2導電性部材(71)と接触する導電性部材接触領域以外の部分が粗化された粗化領域となる。したがって、第2ヒートシンク(40)の一面(40a)において、導電性部材接触領域と粗化領域との間に非粗化領域が形成されることを抑制することができ、モールド樹脂(60)が剥離することを抑制することができる。 Thus, the present invention can also be applied to a semiconductor device having a double-sided heat dissipation structure in which the first and second heat sinks (30, 40) are arranged with the semiconductor chip (10) interposed therebetween. Then, after the second conductive member (71) is disposed on the second heat sink (40), the one surface (40a) of the second heat sink (40) is roughened using the second conductive member (72) as a mask. On the one surface (40a) of the second heat sink (40), a portion other than the conductive member contact region that comes into contact with the second conductive member (71) becomes a roughened region. Therefore, it is possible to suppress the formation of a non-roughened region between the conductive member contact region and the roughened region on one surface (40a) of the second heat sink (40), and the mold resin (60) It can suppress peeling.
また、請求項6に記載の発明のように、搭載工程では、半導体チップ(10)の表面電極(112)に第3導電性部材(72)を介して導体部材(50)を搭載し、第1粗化処理工程では、半導体チップ(10)および導体部材(50)をマスクとして、半導体チップ(10)のうち導体部材(50)から突出する部分および第1ヒートシンク(30)の一面(30a)を粗化し、接続工程では、導体部材(50)および第2導電性部材(71)を介して半導体チップ(10)と第2ヒートシンク(40)とを接続することができる。 Further, as in the invention described in claim 6 , in the mounting step, the conductor member (50) is mounted on the surface electrode (112) of the semiconductor chip (10) via the third conductive member (72), In the one roughening treatment step, the semiconductor chip (10) and the conductor member (50) are used as a mask, the portion of the semiconductor chip (10) protruding from the conductor member (50) and the one surface (30a) of the first heat sink (30). In the connecting step, the semiconductor chip (10) and the second heat sink (40) can be connected via the conductor member (50) and the second conductive member (71).
そして、請求項7に記載の発明のように、搭載工程では、導体部材(50)上にはんだ(71a)を配置し、配置工程では、第2導電性部材(71)としてはんだ(71b)を配置し、接続工程では、導体部材(50)上に配置されたはんだ(71a)と第2ヒートシンク(40)の一面(40a)に配置されたはんだ(71b)とを接合することによって、半導体チップ(10)と第2ヒートシンク(40)とを接続することができる。 Then, as in the invention according to claim 7, in mounting step, placing the solder (71a) on the conductor member (50), in the arrangement step, a second conductive member (71) solder (71b) In the arranging and connecting step, the semiconductor chip is formed by joining the solder (71a) arranged on the conductor member (50) and the solder (71b) arranged on one surface (40a) of the second heat sink (40). (10) and the second heat sink (40) can be connected.
このように、第2導電性部材(71)としてはんだ(71a)を配置した場合には、はんだ(71a)の表面も凹凸形状とされているため、はんだ(71b)を導体部材(50)と直接接合しようとするとボイドが発生する可能性がある。このため、導体部材(50)にもはんだ(71a)を配置し、このはんだ(71a)と第2ヒートシンク(40)上に配置されたはんだ(71b)とを接合することによってはんだ(71)を構成することにより、第2ヒートシンク(40)と導体部材(50)との間に配置されるはんだ(71)にボイドが形成されることを抑制することができる。 Thus, when the solder (71a) is arranged as the second conductive member (71), the surface of the solder (71a) is also uneven, so that the solder (71b) is replaced with the conductor member (50). When trying to join directly, voids may occur. Therefore, the solder (71a) is also disposed on the conductor member (50), and the solder (71a) is joined by joining the solder (71a) and the solder (71b) disposed on the second heat sink (40). By comprising, it can suppress that a void is formed in the solder (71) arrange | positioned between a 2nd heat sink (40) and a conductor member (50).
また、請求項8に記載の発明のように、第1粗化処理工程では、半導体チップ(10)にパッド部(119)を被覆するマスク(130)が配置された状態で行うことができる。このように、パッド部(119)を被覆するマスク(130)を配置することにより、パッド部(119)の表面が粗化されることを抑制することができ、パッド部(119)に外部と接続する接続部材(80)を接続する際に接続不良が発生することを抑制することができる。
It is preferable as defined in
さらに、請求項9に記載の発明のように、第1粗化処理工程の後であって封止工程の前に、パッド部(119)に導電性部材(141)を配置して当該パッド部(119)の表面を平坦化することができる。このように、パッド部(119)の表面を平坦化することにより、パッド部(119)に外部と接続する接続部材(80)を接続する際に接続不良が発生することを抑制することができる。 Further, as in the ninth aspect of the invention, after the first roughening treatment step and before the sealing step, the conductive member (141) is disposed on the pad portion (119), and the pad portion The surface of (119) can be planarized. As described above, by flattening the surface of the pad portion (119), it is possible to suppress the occurrence of connection failure when connecting the connection member (80) connected to the outside to the pad portion (119). .
そして、請求項10に記載の発明のように、第1粗化処理工程の後であって封止工程の前に、パッド部(119)に接続部材(80)をはんだ接合することができる。このように、パッド部(119)が粗化されている場合には、パッド部(119)に外部と接続する接続部材(80)をはんだ接合することにより、接続不良が発生することを抑制することができる。 Then, as in the invention according to claim 1 0, before the after the A in the sealing step of the first roughening treatment step, may be soldered to the connecting member (80) to the pad portion (119) . As described above, when the pad portion (119) is roughened, the connection member (80) connected to the outside is soldered to the pad portion (119) to suppress the occurrence of a connection failure. be able to.
また、請求項11に記載に発明のように、半導体チップ(10)を用意する工程では、保護膜(120)として、素子構造の耐圧を保持する第1表面保護膜(121)上に第2表面保護膜(122)が積層されたものを用意することができる。 Moreover, as the invention according to claim 1 1, in the step of preparing a semiconductor chip (10), as a protective film (120), first on the first surface protective layer which holds the breakdown voltage of the device structure (121) A laminate in which a two-surface protective film (122) is laminated can be prepared.
これによれば、素子構造の耐圧を保持する第1表面保護膜(121)上に第2表面保護膜(122)を配置しているため、第1表面保護膜(121)が粗化されることを抑制することができる。 According to this, since the second surface protective film (122) is disposed on the first surface protective film (121) that maintains the breakdown voltage of the element structure, the first surface protective film (121) is roughened. This can be suppressed.
この場合、請求項12に記載の発明のように、半導体チップ(10)を用意する工程では、第1表面保護膜(121)上に絶縁フィルムで構成される第2表面保護膜(122)を貼り付けたものを用意することができる。 In this case, as in the invention according to claim 1 2, in the step of preparing a semiconductor chip (10), a second surface passivation film made of an insulating film on the first surface passivation film (121) (122) Can be prepared.
また、請求項13に記載の発明のように、半導体チップ(10)を用意する工程では、保護膜(120)を構成すると共に素子構造の耐圧を保持する第1表面保護膜(121)が形成されたものを用意し、第1粗化処理工程または接続工程の後に、第1表面保護膜(121)上に第2表面保護膜(122)を配置して保護膜(120)を構成し、保護膜(120)の膜厚を第1粗化処理工程の前の第1表面保護膜(121)の膜厚より厚くすることができる。 It is preferable as defined in claim 1 3, in the step of preparing a semiconductor chip (10), the first surface protecting film which holds the breakdown voltage of the device structure while forming the protective layer (120) (121) The formed film is prepared, and after the first roughening treatment step or the connection step, the second surface protective film (122) is disposed on the first surface protective film (121) to form the protective film (120). The film thickness of the protective film (120) can be made larger than the film thickness of the first surface protective film (121) before the first roughening treatment step.
このように、素子構造の耐圧を保持する第1表面保護膜(121)が粗化される場合には、粗化された後に第2表面保護膜(122)を配置して保護膜(120)を構成することにより、素子構造の耐圧を保持する保護膜(120)を形成することができ、信頼性が低下することを抑制することができる。 As described above, when the first surface protective film (121) that retains the breakdown voltage of the element structure is roughened, the second surface protective film (122) is disposed after the roughening to protect the protective film (120). By forming this, it is possible to form a protective film (120) that maintains the breakdown voltage of the element structure, and it is possible to suppress a decrease in reliability.
そして、請求項14に記載の発明のように、第1ヒートシンク(30)を用意する工程では、一面(30a)の面積が一面(30a)と反対側の他面(30b)の面積より小さくされたテーパ形状とされているものを用意することができる。これによれば、第1粗化処理工程において、第1ヒートシンク(30)の一面(30a)に対して垂直方向から第1粗化処理を行う際に、第1ヒートシンク(30)の側面も粗化処理することができる。 Then, as in the invention according to claim 1 4, in the step of providing a first heat sink (30), smaller than the area of the other surface of the area one side of the one surface (30a) and (30a) opposite to (30b) A tapered shape can be prepared. According to this, in the first roughening process, when the first roughening process is performed from the vertical direction on the one surface (30a) of the first heat sink (30), the side surface of the first heat sink (30) is also roughened. Can be processed.
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.
(第1実施形態)
本発明の第1実施形態について図面を参照しつつ説明する。図1は、本実施形態における半導体装置の平面図、図2(a)は図1中のA−A断面図、図2(b)は図1中のB−B断面図である。
(First embodiment)
A first embodiment of the present invention will be described with reference to the drawings. 1 is a plan view of the semiconductor device according to the present embodiment, FIG. 2A is a cross-sectional view taken along the line AA in FIG. 1, and FIG. 2B is a cross-sectional view taken along the line BB in FIG.
図1および図2に示されるように、半導体装置は、第1、第2半導体チップ10、20と、第1、第2半導体チップ10、20を挟んで対向して配置される第1、第2ヒートシンク30、40と、第1半導体チップ10および第2半導体チップ20と第2ヒートシンク40との間に配置されるヒートシンクブロック50と、モールド樹脂60とを備えている。なお、本実施形態では、ヒートシンクブロック50が本発明の導体部材に相当している。
As shown in FIG. 1 and FIG. 2, the semiconductor device includes first and
第1半導体チップ10は、本実施形態では、絶縁ゲートバイポーラトランジスタ(以下では、単にIGBTという)が形成されたものであり、第1半導体チップ10の裏面がコレクタ面、表面がエミッタ面とされたものである。以下に、本実施形態における第1半導体チップ10の具体的な構成について説明する。図3(a)は、図2に示す第1半導体チップ10の平面図、図3(b)は図3(a)中のD−D断面図である。
In this embodiment, the
図3に示されるように、第1半導体チップ10は、IGBTが備えられるセル領域と、セル領域の外周を囲むように構成された外周領域とを有している。そして、p+型コレクタ層100の表面に高濃度のn型不純物層で構成されているFS層(フィールドストップ層)101が備えられていると共に、このFS層101の上にp+型コレクタ層100やFS層101よりも低濃度とされているn−型ドリフト層102が備えられている。FS層101は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、裏面側から注入されるホールの注入量を制御するために備えられるものである。
As shown in FIG. 3, the
また、セル領域では、n−型ドリフト層102の表層部に、所定深さのp型ベース領域103が形成されている。さらに、p型ベース領域103を貫通してn−型ドリフト層102まで達するように複数個のトレンチ104が形成されており、このトレンチ104によってp型ベース領域103が複数個に分離されている。具体的には、トレンチ104は複数所定のピッチ(間隔)で形成されており、図3の紙面奥行き方向に各トレンチ104が平行に延設されたストライプ構造、もしくは平行に延設されたのちその先端部において引き回されることで環状構造とされている。そして、環状構造とされる場合、各トレンチ104が構成する環状構造は複数本ずつを1組として多重リング構造が構成され、隣接する多重リング構造同士の長手方向が平行となるように配置されている。
In the cell region, a p-
また、隣接するトレンチ104によってp型ベース領域103が複数に分割された状態とされている。そして、p型ベース領域103の一部がチャネル領域を構成するp型チャネル層103aとなる。p型チャネル層103aの表層部には、トレンチ104から離間した位置にp型チャネル層103aより高不純物濃度で構成されたp+型ボディ領域105が形成されている。p+型ボディ領域105は、ラッチアップによる素子の破壊を防止するのための高濃度層であり、p型チャネル層103aの一部を構成する部分としても機能する。
Further, the p-
さらに、p型チャネル層103aの表層部には、p+型ボディ領域105よりも浅いn+型エミッタ領域106が形成されている。n+型エミッタ領域106は、n−型ドリフト層102よりも高不純物濃度で構成され、p型ベース領域103内において終端しており、かつトレンチ104の側面に接するように配置されている。より詳しくは、トレンチ104の長手方向に沿って棒状に延設されており、トレンチ104の先端よりも内側で終端する構造とされている。
Further, an n + -
また、各トレンチ104内は、各トレンチ104の内壁表面を覆うように形成されたゲート絶縁膜107と、このゲート絶縁膜107の表面に形成されたドープトPoly−Si等により構成されるゲート電極108により埋め込まれている。
Further, in each
なお、p型ベース領域103のうち、n+型エミッタ領域106が形成されない領域はフロート層103bとなる。
Of the p-
また、p+型コレクタ層100、FS層101、n−型ドリフト層102で構成される半導体基板の表面には、絶縁膜109が形成されており、この絶縁膜109上にエミッタ電極110が形成されている。このエミッタ電極110は、絶縁膜109に形成されたコンタクトホール109a介してn+型エミッタ領域106やp型チャネル層103aと電気的に接続されている。また、エミッタ電極110上には、接続電極111が形成されており、当該接続電極111はエミッタ電極110を介してn+型エミッタ領域106やp型チャネル層103aと電気的に接続されている。この接続電極111は、半導体基板側からはんだとの接合強度を向上させるニッケルメッキ、はんだとの接合性を向上させる金メッキが順に積層されて構成されている。すなわち、本実施形態では、エミッタ電極110および接続電極111が積層構造とされており、これらエミッタ電極110および接続電極111にて本発明の表面電極112が構成されている。
Further, an insulating
さらに、p+型コレクタ層100の裏面には、p+型コレクタ層100と電気的に接続されるコレクタ電極113が形成されている。コレクタ電極113は、例えば、半導体基板側からAl−Si、Ti、Ni、Auが順に積層されることで構成されている。このようにして、セル領域が形成されている。
Further, on the rear surface of the p + -
次に、外周領域について説明する。外周領域には、半導体基板の表面に、耐圧を向上させるためのLOCOS膜114が形成されており、絶縁膜109がLOCOS膜114を覆って形成されている。また、n−型ドリフト層102の表層部において、セル領域の外周を囲むようにp型ベース領域103よりも深くされたp型拡散層115が形成されていると共に、さらにp型拡散層115の外周を囲むように図示しないp型ガードリング層が多重リング構造として形成されている。
Next, the outer peripheral area will be described. In the outer peripheral region, a
各p型ガードリング層は、絶縁膜109およびLOCOS膜114に形成された図示しないコンタクトホールを介して、各p型ガードリング層と対応して配置された外周電極116に対して電気的に接続されている。すなわち、図3(b)では、外周電極116を1つしか示していないが、外周電極116は、実際にはp型ガードリング層と対応する数だけ備えられている。そして、各外周電極116は、互いに電気的に分離されており、p型ガードリング層と同様に多重リング構造とされている。
Each p-type guard ring layer is electrically connected to an outer
また、p型拡散層115上には、絶縁膜109を介してゲート電極108と電気的に接続されるゲートパッド117が形成されている。このゲートパッド117は、例えば、Al等で構成されており、図3(b)とは別断面においてゲート電極108と電気的に接続されている。そして、ゲートパッド117上には、接続パッド118が形成されており、当該接続パッド118はゲートパッド117を介してゲート電極108と電気的に接続されている。この接続パッド118は、接続電極111と同じ製造工程で形成され、接続電極111と同様に、半導体基板側からニッケルメッキ、金メッキが順に積層されて構成されている。そして、この接続パッド118に対してワイヤが接合されることにより、ゲート電極108と外部との電気的な接続が図られるようになっている。すなわち、本実施形態では、ゲートパッド117および接続パッド118が積層構造とされており、これらゲートパッド117および接続パッド118にて本発明のパッド部119が構成されている。
Further, a
また、外周領域には、接続パッド118を露出させる開口部120aが形成された保護膜120が形成されている。すなわち、外周領域のうち外部との電気的な接続が図られない部分には、保護膜120が形成されている。本実施形態では、この保護膜120は、ポリイミドやBPSG膜等で構成される第1表面保護膜121と、絶縁フィルムで構成される第2表面保護膜122とが積層されて構成されている。第1表面保護膜121は、素子構造の絶縁耐圧を保持する膜厚以上に備えられており、第2表面保護膜122は、後述の粗化処理工程において、第1表面保護膜121の膜厚を確保することができる膜厚以上とされている。以上が図1に示す第1半導体チップ10の基本的な構成である。
In the outer peripheral region, a
第2半導体チップ20は、還流用ダイオードが形成されたものであり、第2半導体チップ20の裏面がカソード面、表面がアノード面とされたものである。以下に、本実施形態における第2半導体チップ20の具体的な構成について説明する。図4(a)は、図2に示す第2半導体チップ20の平面図、図4(b)は図4(a)中のE−E断面図である。
The
図4に示されるように、第2半導体チップ20は、ダイオードが備えられるセル領域と、セル領域の外周を囲むように形成された外周領域とを備え、n−型ドリフト層200を有している。そして、セル領域において、n−型ドリフト層200の表層部にp型領域201が形成されている。また、n−型ドリフト層200で構成される半導体基板の表面にアノード電極202が形成されており、アノード電極202はp型領域201と電気的に接続されている。そして、アノード電極202上には、接続電極203が形成されており、接続電極203はアノード電極202を介してp型領域201と電気的に接続されている。接続電極203は、半導体基板側からニッケルメッキ、はんだとの接合性を向上させる金メッキが順に積層されて構成されている。すなわち、セル領域には、アノード電極202と接続電極203が積層されて表面電極204が構成されている。
As shown in FIG. 4, the
さらに、n−型ドリフト層200の裏面にはカソード電極205が形成されている。カソード電極205は、例えば、半導体基板側からAl−Si、Ti、Ni、Auが順に積層されることで構成されている。このようにして、セル領域が形成されている。
Further, a
次に、外周領域について説明する。第2半導体チップ20の外周領域は、第1半導体チップ10の外周領域とほぼ同じであり、ゲートパッド117および接続パッド118を備えていない点が第1半導体チップ10の外周領域と異なるのみである。すなわち、外周領域には、半導体基板の表面に、耐圧を向上させるためのLOCOS膜206が形成されており、絶縁膜207がLOCOS膜206を覆って形成されている。また、n−型ドリフト層200の表層部において、セル領域の外周を囲むようにp型領域201よりも深くされたp型拡散層208が形成されていると共に、さらにp型拡散層208の外周を囲むように図示しないp型ガードリング層が多重リング構造として形成されている。
Next, the outer peripheral area will be described. The outer peripheral region of the
各p型ガードリング層は、絶縁膜207およびLOCOS膜206に形成された図示しないコンタクトホールを介して、各p型ガードリング層と対応して配置された外周電極209に対して電気的に接続されている。すなわち、図4(b)では、外周電極209を1つしか示していないが、外周電極209は、実際にはp型ガードリング層と対応する数だけ備えられている。そして、各外周電極209は、互いに電気的に分離されており、p型ガードリング層と同様に多重リング構造とされている。
Each p-type guard ring layer is electrically connected to an outer
また、外周領域には、外周電極を覆う保護膜210が形成されている。本実施形態では、この保護膜210は、ポリイミドやBPSG膜等で構成される第1表面保護膜211と、絶縁フィルムで構成される第2表面保護膜212とが積層されて構成されている。第1表面保護膜121は、素子構造の絶縁耐圧を保持する膜厚以上に備えられており、第2表面保護膜122は、後述の粗化処理工程において、第1表面保護膜121の膜厚を確保することができる膜厚以上とされている。以上が図2に示す第2半導体チップ10の基本的な構成である。
A
そして、図3(b)に示されるように、第1半導体チップ10は、接続パッド118および第2表面保護膜122の表面が凹凸形状とされて粗化されており、半導体基板の側面も凹凸形状とされて粗化されている。また、図4(b)に示されるように、第2半導体チップ20は、第2表面保護膜212の表面が凹凸形状とされて粗化されており、半導体基板の側面も凹凸形状とされて粗化されている。これについては、具体的には後述するが、第1ヒートシンク30に第1、第2半導体チップ10、20を搭載した状態で、第1ヒートシンク30の粗化処理を行ったためである。
As shown in FIG. 3B, the surface of the
なお、接続パッド118に形成されている凹部の底面は接続パッド118内に位置しており、第2表面保護膜122、212に形成されている凹部の底面は第2表面保護膜122、212内に位置している。すなわち、接続パッド118の凹部は下地膜であるゲートパッド117を露出させるものではなく、第2表面保護膜122、212の凹部は下地膜である第1表面保護膜121、211を露出させるものではない。
The bottom surface of the recess formed in the
第1、第2ヒートシンク30、40は、図1および図2に示されるように、Fe、Cu、Mo、42アロイ、コバール等の導電性および放熱性に優れた金属材料で構成されており、それぞれ一面30a、40aおよび当該一面30a、40aと反対側の他面30b、40bを有する矩形板状とされている。また、第1、第2ヒートシンク30、40は、所定の一辺に外側に突出する端子部31、41を備えており、端子部31、41を介して外部と電気的な接続が図られるようになっている。
As shown in FIGS. 1 and 2, the first and
そして、第1、第2半導体チップ10、20、第1、第2ヒートシンク30、40と、ヒートシンクブロック50は、はんだ70、71、72を介して電気的および熱的に接続されている。具体的には、第1ヒートシンク30の一面30aがはんだ70を介して第1半導体チップ10の裏面に熱的および電気的に接続されていると共に、はんだ70を介して第2半導体チップ20の裏面に熱的および電気的に接続されている。そして、第2ヒートシンク40の一面40aがはんだ71を介してヒートシンクブロック50に電気的および熱的に接続されており、ヒートシンクブロック50がはんだ72を介して第1半導体チップ10の表面に熱的および電気的に接続されている。また、第2ヒートシンク40がはんだ71を介してヒートシンクブロック50に熱的および電気的に接続されており、ヒートシンクブロック50がはんだ72を介して第2半導体チップ20の表面に熱的および電気的に接続されている。
The first and second semiconductor chips 10, 20, the first and second heat sinks 30, 40 and the
すなわち、第1半導体チップ10のコレクタ面と第2半導体チップ20のカソード面とが共通の第1ヒートシンク30の一面30aに接続され、第1半導体チップ10のエミッタ面と第2半導体チップ20のアノード面とが共通の第2ヒートシンク40の一面40aに接続されている。
That is, the collector surface of the
そして、第1、第2半導体チップ10、20の表面では、はんだ72、ヒートシンクブロック50、はんだ71、第2ヒートシンク40を介して放熱が行われ、第1、第2半導体チップ10、20の裏面では、はんだ70、第1ヒートシンク30を介して放熱が行われる。
Then, heat is radiated on the surfaces of the first and
なお、本実施形態では、はんだ70が本発明の第1導電性部材に相当し、はんだ71が本発明の第2導電性部材に相当し、はんだ72が本発明の第3導電性部材に相当している。
In this embodiment, the
また、第1ヒートシンク30の一面30aは、凹凸形状とされて粗化された粗化領域が形成されている。具体的には、第1ヒートシンク30の一面30aは、はんだ70と接触するはんだ接触領域以外の部分が粗化領域とされている。言い換えると、はんだ70と接触するはんだ接触領域の端部まで粗化領域が形成されており、はんだ接触領域と粗化領域との間に非粗化領域が存在しない状態とされている。
Further, the one
さらに、第1ヒートシンク30は、側面も凹凸形状とされて粗化されている。つまり、本実施形態では、第1ヒートシンク30は、はんだ接触領域および他面30bを除く領域が粗化されている。
Furthermore, the side surface of the
そして、第2ヒートシンク40の一面40aも凹凸形状とされて粗化された粗化領域が形成されている。具体的には、第2ヒートシンク40の一面40aのうちはんだ71と接触するはんだ接触領域以外の部分が粗化領域とされている。言い換えると、はんだ71と接触するはんだ接触領域の端部まで粗化領域が形成されており、はんだ接触領域と粗化領域との間に非粗化領域が存在しない状態とされている。
And the roughened area | region where the one
さらに、第2ヒートシンク40は、側面も凹凸形状とされて粗化されている。つまり、本実施形態では、第2ヒートシンク40は、はんだ接触領域および他面40bを除く領域が粗化されている。
Furthermore, the side surface of the
また、本実施形態では、第1ヒートシンク30に備えられた端子部31のうち、一面30a側の表面および側面が凹凸形状とされて粗化されている。同様に、図2中では示されていないが、第2ヒートシンク40に備えられた端子部41のうち、一面40a側の表面および側面が凹凸形状とされて粗化されている。
In the present embodiment, among the
第1ヒートシンク30の外側には、複数の接続端子部32が備えられている。本実施形態では、第1ヒートシンク30を挟んで端子部31と反対側に複数の接続端子部32が備えられているが、接続端子部32は、例えば、端子部31側に備えられていてもよい。これら接続端子部32は、それぞれ第1半導体チップ10のエミッタ面に形成された接続パッド118とワイヤ80を介して結線されて電気的に接続されている。
A plurality of
そして、第1、第2半導体チップ10、20、第1、第2ヒートシンク30、40、接続端子部32、およびワイヤ80は、端子部31、41および接続端子部32の一部がアウターリードとして露出すると共に、第1ヒートシンク30の他面30bおよび第2ヒートシンク40の他面40bが露出するように、モールド樹脂60によって封止されている。
The first and
なお、モールド樹脂60は、エポキシ系樹脂にシリカ、アルミナ、窒化ボロン(BN)等のフィラーが混在され、第1、第2ヒートシンク30、40の熱膨張係数に近づけたものを用いることが好ましい。以上が本実施形態における半導体装置の構成である。
The
次に、上記半導体装置の製造方法について説明する。図5は、図1に示す半導体装置の製造工程を示す断面図である。なお、図5(a)〜(c)、(g)、(h)は、図1中のA−A断面に相当しており、図5(d)〜(f)は図1中のC−C断面に相当している。 Next, a method for manufacturing the semiconductor device will be described. FIG. 5 is a cross-sectional view showing a manufacturing process of the semiconductor device shown in FIG. 5 (a) to (c), (g), and (h) correspond to the AA cross section in FIG. 1, and FIGS. 5 (d) to (f) correspond to C in FIG. Corresponds to the -C cross section.
まず、図5(a)に示されるように、第1ヒートシンク30および接続端子部32が図示しないフレーム部によって一体化されたリードフレームを用意する。次に、図5(b)に示されるように、第1ヒートシンク30の一面30aにはんだ70、第1、第2半導体チップ10、20、はんだ72、ヒートシンクブロック50、はんだ71を構成するはんだ71aを順に配置する。そして、真空リフローによって第1ヒートシンク30にはんだ70を介して第1、第2半導体チップ10、20を接合すると共に、第1、第2半導体チップ10、20にはんだ72を介してヒートシンクブロック50を接合する。
First, as shown in FIG. 5A, a lead frame in which the
なお、このリフロー工程は、はんだ70、72のボイド率を低減させるために還元雰囲気にて行うことが好ましい。また、ヒートシンクブロック50上に配置されたはんだ71aは、具体的には後述するが、図5(g)の工程において、はんだ71にボイドが発生することを抑制するためのものである。
This reflow process is preferably performed in a reducing atmosphere in order to reduce the void ratio of the
ここで、本実施形態の第1、第2半導体チップ10、20の製造方法について簡単に説明する。第1、第2半導体チップ10、20は、半導体ウェハに対して一般的な半導体製造プロセスを行った後、チップ単位に分割されることで形成されるが、本実施形態では、第2表面保護膜122、212を備えたチップを次のように用意する。図6は、第1半導体チップ10の製造工程を示す平面図である。
Here, a method for manufacturing the first and
図6(a)に示されるように、半導体ウェハ300に対して一般的な半導体製造プロセスを行い、各チップ形成領域301に第2表面保護膜122以外の素子構造が形成されたものを用意する。また、図6(b)に示されるように、各チップ形成領域301の接続電極111および接続パッド118と対応する領域がプレス等で打ち抜かれ、これらの領域が開口部400aとされた絶縁フィルム400を用意する。その後、図6(c)に示されるように、絶縁フィルム400を半導体ウェハ300に貼り付けることによって、半導体ウェハ300上の所望の位置、すなわち、第1表面保護膜121上にのみ第2表面保護膜122が配置される。その後は、絶縁フィルム400を備えた半導体ウェハ300をチップ単位に分割することによって、上記第1半導体チップ10が製造される。
As shown in FIG. 6A, a general semiconductor manufacturing process is performed on the
また、第2半導体チップ20も同様に、半導体ウェハに対して一般的な半導体製造プロセスを行って、各チップ形成領域に第2表面保護膜212以外の素子構造が形成されたものを用意する。次に、接続電極203と対応する領域に開口部が形成された絶縁フィルムを用意し、この絶縁フィルムを半導体ウェハに貼り付けた後、絶縁フィルムを備えた半導体ウェハをチップ単位に分割することによって、上記第2半導体チップ20が製造される。
Similarly, the
続いて、図5(c)に示されるように、はんだ70、第1、第2半導体チップ10、20、はんだ72、ヒートシンクブロック50、はんだ71aをマスクとし、これらと共に第1ヒートシンク30をブラストして粗化処理する。
Subsequently, as shown in FIG. 5C, the
これによって、第1ヒートシンク30の一面30aでは、第1、第2半導体チップ10、20が搭載された領域、より具体的には、はんだ70と接触するはんだ接触領域以外の部分が粗化された粗化領域となる。つまり、はんだ接触領域以外の部分が粗化処理されるため、第1ヒートシンク30の一面30aにおいて、はんだ接触領域と粗化領域との間に非粗化領域が形成されることを抑制することができる。
As a result, the
なお、この工程におけるブラストは、ドライブラストでも構わないが、ブラスト時の静電破壊を防止したり、ブラスト時の異物が残らないようにするために、水と研磨剤からなるスラリーを吹き付けるウェットブラストによって行うのが好ましい。 The blasting in this step may be drive blasting. However, in order to prevent electrostatic breakdown during blasting or to prevent foreign matter from remaining during blasting, wet blasting with a slurry of water and abrasive is used. It is preferable to carry out by:
また、本実施形態では、ブラストは、第1ヒートシンク30の一面30aに対して垂直であると共に、図5中紙面奥行き方向に延びる法平面を挟み、当該法平面に対して所定角度傾斜した2方向(図5(e)中図示の矢印方向)から行うと共に、第1ヒートシンク30の一面30aに対して垂直であると共に、図5中紙面左右方向に延びる法平面を挟み、当該法平面に対して所定角度傾斜した2方向から行うことにより、第1ヒートシンク30の側面も粗化処理している。このように、4方向からブラストを行う場合には、例えば、ブラストガンの吹き付け方向を変更したり、第1ヒートシンク30の配置方向を変更したりすることによって行うことができる。
Further, in the present embodiment, the blast is perpendicular to the one
そして、上記のように、第1、第2半導体チップ10、20をマスクとし、第1ヒートシンク30の一面30aに対して4方向からブラストしているため、図3(a)および図3(b)に示されるように、第1、第2半導体チップ10、20では、ヒートシンクブロック50(はんだ72)から突出する部分、すなわち第1半導体チップ10における接続パッド118、第2表面保護膜122、半導体基板の側面、第2半導体チップ20における第2表面保護膜212の表面、半導体基板の側面も粗化処理される。
As described above, since the first and
また、図5(a)〜(c)とは別工程において、図5(d)に示されるように第2ヒートシンク40を用意し、図5(e)に示されるように、第2ヒートシンク40にはんだ71を構成するはんだ71bを配置する。その後、図5(f)に示されるように、はんだ71bをマスクとし、はんだ71bと共に第2ヒートシンク40をブラストして粗化処理する。
5A to 5C, a
これによって、第2ヒートシンク40の一面40aでは、はんだ71bと接触するはんだ接触領域以外の部分が粗化された粗化領域となる。つまり、はんだ接触領域以外の部分が粗化処理されるため、第2ヒートシンク40の一面40aのうちはんだ接触領域と粗化領域との間に、非粗化領域が形成されることを抑制することができる。また、はんだ71bもブラストされるため、はんだ71bの表面は凹凸形状とされている。
As a result, on the one
なお、図5(f)の工程では、図5(c)の工程と同様にウェットブラストを行うことが好ましい。また、この工程では、第1ヒートシンク30に対するブラストと同様に、第2ヒートシンク40の一面40aに対して4方向からブラストを行うことにより、第2ヒートシンク40の側面も粗化処理している。以上説明した図5(a)〜(c)に示す工程と、図5(d)〜(f)に示す工程とは、別工程にて行うため、いずれの工程から先に行ってもよい。
In the step of FIG. 5 (f), it is preferable to perform wet blasting similarly to the step of FIG. 5 (c). Further, in this step, similarly to the blasting for the
続いて、図5(g)に示されるように、接続端子部32および接続パッド118に対してワイヤボンディングを行い、接続端子部32および接続パッド118をワイヤ80を介して電気的に接続する。そして、ヒートシンクブロック50上に配置されたはんだ71aと第2ヒートシンク40に配置されたはんだ71bとが接触するように、第2ヒートシンク40を配置し、リフロー工程によってはんだ71a、71bからなるはんだ71を介して第2ヒートシンク40をヒートシンクブロック50に接合する。
Subsequently, as illustrated in FIG. 5G, wire bonding is performed on the
この場合、第2ヒートシンク40に搭載されているはんだ71bの表面は凹凸形状とされているため、はんだ71bをヒートシンクブロック50と直接接合しようとするとはんだ71bにボイドが発生する可能性がある。このため、本実施形態では、ヒートシンクブロック50にもはんだ71aを配置し、このはんだ71aとはんだ71bとを接合することによりはんだ71を構成して第2ヒートシンク40とヒートシンクブロック50との間に配置されるはんだ71にボイドが発生することを抑制している。
In this case, since the surface of the
その後、図5(h)に示されるように、端子部31、41および接続端子部32の一部がアウターリードとして露出すると共に、第1ヒートシンク30の他面30bおよび第2ヒートシンク40の他面40bが露出するように、第1、第2半導体チップ10、20、第1、第2ヒートシンク30、40、接続端子部32、はんだ70〜72、およびワイヤ80をモールド樹脂60によって封止する。これにより、上記半導体装置が製造される。
After that, as shown in FIG. 5 (h), the
以上説明したように、本実施形態では、第1ヒートシンク30にはんだ70、第1、第2半導体チップ10、20、はんだ72、ヒートシンクブロック50、はんだ71aを搭載した後、これらをマスクとし、これらと共に第1ヒートシンク30をブラストして粗化処理している。このため、第1ヒートシンク30の一面30aでは、はんだ70と接触するはんだ接触領域以外の部分が粗化された粗化領域となる。したがって、第1ヒートシンク30の一面30aにおいて、はんだ接触領域と粗化領域との間に非粗化領域が形成されることを抑制することができ、モールド樹脂60が剥離することを抑制することができる。
As described above, in this embodiment, after the
また、第2ヒートシンク40に対してもはんだ71bを搭載した後、はんだ71bをマスクとし、はんだ71bと共に第2ヒートシンク40をブラストして粗化処理している。このため、第2ヒートシンク40の一面40aでは、はんだ71bと接触するはんだ接触領域以外の部分が粗化された粗化領域となる。したがって、第2ヒートシンク40の一面40aにおいて、はんだ接触領域と粗化領域との間に非粗化領域が形成されることを抑制することができ、モールド樹脂60が剥離することを抑制することができる。
Moreover, after mounting the
さらに、本実施形態では、ヒートシンクブロック50上にはんだ71aを配置した状態で、第1ヒートシンク30の粗化処理を行っている。このため、第2ヒートシンク40をヒートシンクブロック50に接合する際に、第2ヒートシンク40とヒートシンクブロック50との間に配置されるはんだ71にボイドが発生することを抑制することができる。
Further, in the present embodiment, the roughening process of the
さらに、第1、第2半導体チップ10、20のうち接続パッド118および第2表面保護膜122、212も粗化処理されるため、これらとモールド樹脂60との密着力をアンカー効果によって向上させることができ、さらにモールド樹脂60が剥離することを抑制することができる。
Furthermore, since the
また、本実施形態では、第1、第2半導体チップ10、20の側面、第1ヒートシンク30の側面もブラストしているため、これらとモールド樹脂60との密着力も向上させることができる。
In the present embodiment, since the side surfaces of the first and
また、保護膜120は、素子構造の絶縁耐圧を保持する第1表面保護膜121上に第2表面保護膜122を配置して構成している。このため、粗化処理の際に第1表面保護膜121が粗化されることを防止することができ、保護膜120の絶縁破壊によって素子の耐圧が低下することを抑制することができる。
Further, the
(第2実施形態)
本発明の第2実施形態について説明する。上記第1実施形態では、第1、第2半導体チップ10、20をマスクとし、第1、第2半導体チップ10、20と共に第1ヒートシンク30を粗化する製造方法について説明した。しかしながら、この製造方法では、上記のように、第1半導体チップ10のうちヒートシンクブロック50からはみ出す接続パッド118の表面にも凹凸が形成されることになり、接続パッド118と接続端子部32との間でワイヤボンディングを行った際に、電気的な接続不良が発生する可能性がある。
(Second Embodiment)
A second embodiment of the present invention will be described. In the first embodiment, the manufacturing method for roughening the
このため、本実施形態は、接続パッド118を被覆するマスクを配置した状態で第1ヒートシンク30を粗化処理するようにしたものであり、その他に関しては上記第1実施形態と同様であるためここでは説明を省略する。図7は、本実施形態における半導体装置の製造工程の一部を示す断面図である。なお、図7(a)は図5(b)における第1半導体チップ10の拡大図に相当しており、図7(b)は図5(c)における第1半導体チップ10の拡大図に相当している。また、図8は、図7(a)に示す第1半導体チップ10の平面図である。
For this reason, in the present embodiment, the
図7(a)および図8に示されるように、第1半導体チップ10を用意する際には、例えば、SUS等で構成され、保護膜120に形成された開口部120aを閉塞することによって接続パッド118を被覆するマスク130が配置されたものを用意する。
As shown in FIGS. 7A and 8, when preparing the
そして、図7(b)に示されるように、この状態でブラストを行うことにより、接続パッド118の表面が粗化されることを抑制しつつ、第1ヒートシンク30の一面30aを粗化することができる。
7B, the
このように、接続パッド118がマスク130で被覆された状態でブラストを行うことにより、接続パッド118の表面に凹凸が形成されることを抑制することができる。このため、上記第1実施形態と比較して、接続パッド118と接続端子部32との電気的な接続を確実に行うことができ、電気的な接続不良が発生すること抑制することができる。
Thus, by performing blasting in a state where the
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態は、上記第1実施形態に対して、第1ヒートシンク30の粗化処理を行った後に接続パッド118に導電性部材を追加するものであり、その他に関しては第1実施形態と同様であるためここでは説明を省略する。図9は、本実施系形態における半導体装置の製造工程の一部を示す断面図である。なお、図9(a)は図5(c)における第1半導体チップ10の拡大図に相当している。
(Third embodiment)
A third embodiment of the present invention will be described. In the present embodiment, a conductive member is added to the
図9(a)および上記のように、第1ヒートシンク30のブラストを行った後は、接続パッド118は、表面に凹凸が形成されて粗化されている。このため、図9(b)に示されるように、接続パッド118の表面に注入器140等によってエポキシ系の導電性接着剤等の導電性部材141を塗布して表面を平坦化する。
As shown in FIG. 9A and as described above, after the
このように、接続パッド118に導電性部材141を配置して接続パッド118の表面を平坦化することにより、上記第1実施形態と比較して、接続パッド118と接続端子部32との間でワイヤボンディングを行った際に、電気的な接続不良が発生することを抑制することができる。
In this way, by disposing the
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態は、上記第1実施形態に対して、接続パッド118とワイヤ80との接合を変更したものであり、その他に関しては上記第1実施形態と同様であるため、ここでは説明を省略する。図10は、本実施系形態における半導体装置の製造工程の一部を示す断面図である。なお、図10(a)は図5(c)における第1半導体チップ10の拡大図に相当している。
(Fourth embodiment)
A fourth embodiment of the present invention will be described. This embodiment is different from the first embodiment in the connection between the
図10(a)および上記のように、第1ヒートシンク30のブラストを行った後は、接続パッド118は、表面に凹凸が形成されて粗化されている。このため、図10(b)に示されるように、接続パッド118の表面に注入器140によってはんだ142を配置し、はんだ142とワイヤ80とをはんだ接合することによって接続パッド118とワイヤ80とを電気的に接続する。なお、本実施形態では、ワイヤ80が本発明の接続部材に相当している。
As shown in FIG. 10A and as described above, after the
このように、はんだ142とワイヤ80とをはんだ接合することによって接続パッド118とワイヤ80とを電気的に接続することにより、上記第1実施形態と比較して、接続パッド118とワイヤ80との電気的な接続を確実に行うことができ、電気的な接続不良が発生すること抑制することができる。
In this way, by electrically connecting the
(第5実施形態)
本発明の第5実施形態について説明する。本実施形態は、上記第1実施形態に対して、第1、第2ヒートシンク30、40およびヒートシンクブロック50の形状を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図11は、本実施形態における半導体装置の製造工程を示す断面図である。
(Fifth embodiment)
A fifth embodiment of the present invention will be described. In this embodiment, the shapes of the first and
図11(a)に示されるように、本実施形態では、第1ヒートシンク30として、一面30aより他面30bの面積が大きくなるテーパ形状とされているものを用意する。そして、この第1ヒートシンク30の一面30aに、はんだ70、第1、第2半導体チップ10、20、はんだ72、ヒートシンクブロック50、はんだ71aを順に搭載する。なお、ヒートシンクブロック50もはんだ72と接触する面積がはんだ71aと接触する面積より大きくなるテーパ形状とされている。
As shown in FIG. 11A, in the present embodiment, a
その後、第1ヒートシンク30の一面30aに対して垂直方向からブラストする。この場合、第1ヒートシンク30は、一面30aより他面30bの面積が大きくなるテーパ形状とされているため、側面も同時に粗化することができる。同様に、ヒートシンクブロック50の側面も同時に粗化することができる。
Thereafter, blasting is performed from the direction perpendicular to the one
また、図11(a)とは別工程において、図11(b)に示されるように、第2ヒートシンク40として、一面40aより他面40bの面積が大きくなるテーパ形状とされているものを用意する。その後、一面40aにはんだ71bを搭載し、一面40aに対して垂直方向からブラストする。この場合も、第2ヒートシンク40は、一面40aより他面40bの面積が大きくなるテーパ形状とされているため、側面も同時に粗化することができる。
Also, in a step different from that shown in FIG. 11A, as shown in FIG. 11B, a
その後、図11(c)に示されるように、上記図5(g)および(h)と同様の工程を行うことにより、半導体装置が製造される。 Thereafter, as shown in FIG. 11C, a semiconductor device is manufactured by performing the same steps as in FIGS. 5G and 5H.
これによれば、第1、第2ヒートシンク30、40の一面30a、40aに対して垂直方向からブラストを行うのみで側面も粗化することができるため、製造工程を簡略化することができる。
According to this, since the side surfaces can be roughened only by blasting the
(第6実施形態)
本発明の第6実施形態について説明する。本実施形態は、第1実施形態に対して、第2ヒートシンク40およびヒートシンクブロック50を備えない構成としたものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図12(a)は本実施形態における半導体装置の断面図、図12(b)は図12(a)に示す第1半導体チップ10の断面図である。なお、図12(a)は図1に示すB−B断面に相当しており、図12(a)には示されていないが第1ヒートシンク30には第2半導体チップ20も搭載されている。
(Sixth embodiment)
A sixth embodiment of the present invention will be described. The present embodiment is different from the first embodiment in that the
図12に示されるように、本実施形態の半導体装置は、第1ヒートシンク30にはんだ70を介して第1、第2半導体チップ10、20が搭載されており、第1ヒートシンク30の他面30bが露出するように、第1、第2半導体チップ10、20、第1ヒートシンク30、はんだ70がモールド樹脂60にて封止されている。
As shown in FIG. 12, in the semiconductor device of the present embodiment, the first and
また、第1半導体チップ10上にはヒートシンクブロックが配置されないため、図3(b)に示す接続電極111は配置されていない。また、接続電極111と同じ工程で形成される接続パッド118も形成されていない。すなわち、本実施形態では、エミッタ電極110のみによって本発明の表面電極112が構成されており、ゲートパッド117のみによって本発明のパッド部119が構成されている。そして、エミッタ電極110およびアノード電極202は、接続端子部32の一つと図示しないワイヤによって結線されて電気的に接続されている。
Further, since the heat sink block is not disposed on the
また、このような半導体装置では、第1、第2半導体チップ10、20上にはヒートシンクブロック50が配置されないため、第1、第2半導体チップ10、20は表面が全てブラストされる。そして、エミッタ電極110およびアノード電極202は、表面が凹凸形状とされて粗化されている。
In such a semiconductor device, since the
なお、エミッタ電極110に形成されている凹部の底面は当該エミッタ電極110内に位置し、アノード電極202に形成されている凹部の底面は当該アノード電極202内に位置している。すなわち、エミッタ電極110およびアノード電極202はブラストされても貫通しない厚さとされており、上記第1実施形態より膜厚が厚くされている。
The bottom surface of the recess formed in the
このように、第2ヒートシンク40やヒートシンクブロック50を備えない半導体装置においても本発明は適用することができる。
Thus, the present invention can also be applied to a semiconductor device that does not include the
なお、本実施形態においても、上記各実施形態のように、接続電極111、203を配置してもよい。図13は、本実施形態における変形例の第1半導体チップ10の断面図である。図13に示されるように、エミッタ電極110上に接続電極111を配置し、第1ヒートシンク30の一面30aを粗化処理する際に、エミッタ電極110が粗化処理されることを防止するようにしてもよい。同様に、特に図示しないが、アノード電極202上に接続電極203を配置し、第1ヒートシンク30の一面30aを粗化処理する際に、アノード電極202が粗化処理されることを防止するようにしてもよい。すなわち、接続電極111、203をエミッタ電極110およびアノード電極202を保護する保護電極として機能させるようにしてもよい。このように接続電極111、203を配置する場合には、接続電極111、203上にはんだが配置されないため、表面に金メッキが配置されていなくてもよく、接続電極111、203をニッケルメッキ膜のみで構成することもできる。
Also in this embodiment, the
また、特に図示しないが、ゲートパッド117上に接続パッド118を配置し、ゲートパッド117が粗化処理されることを防止するようにしてもよい。すなわち接続パッド118をゲートパッド117を保護する保護パッドとして機能させるようにしてもよい。
Although not particularly illustrated, the
また、本実施形態においても、上記第2実施形態のように、ゲートパッド117を被覆するマスク130を配置してゲートパッド117が粗化されることを防止してもよい。さらに、エミッタ電極110およびアノード電極202を被覆するマスクを配置してエミッタ電極110およびアノード電極202が粗化されることを防止してもよい。そして、上記第3実施形態のように、第1ヒートシンク30を粗化処理した後、エミッタ電極110、ゲートパッド117、アノード電極202上にエポキシ系の導電性接着剤等の導電性部材を配置して表面を平坦化してもよい。さらに、上記第4実施形態のように、第1ヒートシンク30を粗化処理した後、エミッタ電極110、ゲートパッド117、アノード電極202にワイヤ80をはんだ接合してもよい。
Also in this embodiment, the
(他の実施形態)
(1)上記各実施形態では、第1〜第3導電性部材としてはんだ70、71、72を用いた例について説明したが、例えば、第1〜第3導電性部材として銀ペーストや導電性接着剤等を用いることもできる。
(Other embodiments)
(1) In each of the above-described embodiments, the example in which the
また、上記各実施形態では、ブラストによって粗化工程を行う例について説明したが、例えば、レーザ等によって粗化工程を行うようにしてもよい。 Moreover, although each said embodiment demonstrated the example which performs a roughening process by blast, you may make it perform a roughening process with a laser etc., for example.
さらに、上記各実施形態では、第1ヒートシンク30に、はんだ70、第1、第2半導体チップ10、20、はんだ72、ヒートシンクブロック50、はんだ71aを搭載した状態で第1ヒートシンク30の粗化処理を行う例について説明したが、次のようにすることもできる。すなわち、例えば、第1ヒートシンク30にはんだ70、第1半導体チップ10を搭載し、第2ヒートシンク40にはんだ71、ヒートシンクブロック50、はんだ72を搭載する。そして、この状態で第1、第2ヒートシンク30、40を粗化処理するようにしてもよい。
Furthermore, in each said embodiment, the roughening process of the
また、上記第1〜第5実施形態では、保護膜120、210を第1表面保護膜121、211上に絶縁フィルムで構成される第2表面保護膜122、212を貼り付けて構成されるものとし、第1ヒートシンク30の一面30aを粗化処理した際に第1表面保護膜121、211が粗化処理されることを防止するものについて説明したが、次のようにすることもできる。
In the first to fifth embodiments, the
すなわち、第2表面保護膜122、212を備えていない状態で第1、第2半導体チップ10、20を第1ヒートシンク30に搭載し、この状態で第1ヒートシンク30の一面30aを粗化する。その後、第1表面保護膜121、211上にディスペンサー、インクジェット等の注入器によって第2表面保護膜122、212を配置して保護膜120、210を構成し、保護膜120、210の膜厚を第1ヒートシンク30を粗化処理する前の第1表面保護膜121、211以上の厚さにする。このように、第1ヒートシンク30を粗化処理した後に保護膜120、210の膜厚を確保して素子構造の絶縁耐圧を保持するようにしてもよい。
That is, the first and
(2)上記各実施形態では、第1、第2ヒートシンク30、40の他面30b、40bがそれぞれモールド樹脂60から露出する半導体装置について説明したが、例えば、次のような半導体装置とされていてもよい。図14は、他の実施形態における半導体装置の断面図であり、図1中のA−A断面に相当するものである。
(2) In each of the above embodiments, the semiconductor device in which the
図14(a)に示されるように、第1ヒートシンク30の他面30bがモールド樹脂60から露出すると共に第2ヒートシンク40の他面40bがモールド樹脂60に封止される半導体装置とすることができる。また、図14(b)に示されるように、第1ヒートシンク30の他面30bがモールド樹脂60に封止されると共に第2ヒートシンク40の他面40bがモールド樹脂60から露出する半導体装置とすることができる。さらに、図14(c)に示されるように、第1、第2ヒートシンク30、40の他面がモールド樹脂60に封止される半導体装置とすることができる。
14A, the
なお、図14に示す半導体装置において、第1、第2ヒートシンク30、40の他面30b、40bがモールド樹脂60に封止される場合には、当該他面30b、40bも粗化されていることが好ましい。
In the semiconductor device shown in FIG. 14, when the
さらに、上記各実施形態において、次の半導体装置とすることもできる。図15、図16は、他の実施形態における半導体装置の断面図である。 Furthermore, in each of the embodiments described above, the following semiconductor device can be used. 15 and 16 are cross-sectional views of semiconductor devices according to other embodiments.
図15に示されるように、上記第6実施形態において、他面30bがモールド樹脂60に封止されている半導体装置とすることができる。また、図16に示されるように、第2ヒートシンク30とヒートシンクブロック50とが一体化されている半導体装置とすることもできる。
As shown in FIG. 15, in the sixth embodiment, a semiconductor device in which the
10 第1半導体チップ
20 第2半導体チップ
30 第1ヒートシンク
40 第2ヒートシンク
50 ヒートシンクブロック
60 モールド樹脂
70〜72 はんだ
80 ワイヤ
DESCRIPTION OF
Claims (14)
前記第1ヒートシンク(30)に搭載される半導体チップ(10、20)を用意する工程と、
前記第1ヒートシンク(30)に第1導電性部材(70)を介して前記半導体チップ(10、20)を搭載する搭載工程と、
前記搭載工程の後、前記半導体チップ(10、20)をマスクとして、前記半導体チップ(10、20)および前記第1ヒートシンク(30)の一面(30a)を粗化する第1粗化処理工程と、
前記半導体チップ(10、20)および前記第1導電性部材(70)と、前記第1ヒートシンク(30)の少なくとも一部をモールド樹脂(60)で封止する工程と、を行い、
前記半導体チップ(10)を用意する工程では、半導体基板を用いて構成され、素子構造が形成される共に前記半導体基板の表面側に前記素子構造の一部と電気的に接続された表面電極(112)が形成されたセル領域と、前記セル領域の外周に設けられ、前記半導体基板の表面側に保護膜(120)が形成されると共に、前記素子構造のうち前記表面電極(112)と電気的に接続された部分と異なる一部と電気的に接続され、前記保護膜(120)に形成された開口部(120a)から露出するパッド部(119)を備えた外周領域と、を有するものを用意し、
前記第1粗化処理工程では、ウェットブラストを行うことを特徴とする半導体装置の製造方法。 Providing a first heat sink (30) having one surface (30a);
Preparing a semiconductor chip (10, 20) to be mounted on the first heat sink (30);
A mounting step of mounting the semiconductor chip (10, 20) on the first heat sink (30) via a first conductive member (70);
A first roughening treatment step of roughening one surface (30a) of the semiconductor chip (10, 20) and the first heat sink (30) using the semiconductor chip (10, 20) as a mask after the mounting step; ,
Wherein the semiconductor chip (10, 20) and said first conductive member (70), have rows and step of sealing with a molding resin (60), the at least a portion of the first heat sink (30),
In the step of preparing the semiconductor chip (10), a surface electrode (constituted by using a semiconductor substrate, on which an element structure is formed and electrically connected to a part of the element structure on the surface side of the semiconductor substrate) 112), and a protective film (120) is formed on the surface side of the semiconductor substrate, and the surface electrode (112) of the element structure is electrically connected to the cell region. And an outer peripheral region having a pad portion (119) exposed from an opening (120a) formed in the protective film (120), which is electrically connected to a part different from the connected portion. Prepare
In the first roughening treatment step, wet blasting is performed .
前記第2ヒートシンク(40)に第2導電性部材(71)を配置する配置工程と、
前記配置工程の後、前記第2導電性部材(71)をマスクとして、前記第2導電性部材(71)および前記第2ヒートシンク(40)の一面(40a)を粗化する第2粗化処理工程と、を行い、
前記封止工程の前に、前記第2導電性部材(71)を介して前記半導体チップ(10)と前記第2ヒートシンク(40)とを接続する接続工程を行い、
前記封止工程では、前記第2ヒートシンク(40)の少なくとも一部を前記モールド樹脂(60)で封止することを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置の製造方法。 Preparing a second heat sink (40) disposed on the opposite side of the first heat sink (30) across the semiconductor chip (10);
An arranging step of arranging a second conductive member (71) on the second heat sink (40);
After the arrangement step, a second roughening process is performed to roughen one surface (40a) of the second conductive member (71) and the second heat sink (40) using the second conductive member (71) as a mask. Process,
Before the sealing step, a connecting step of connecting the semiconductor chip (10) and the second heat sink (40) through the second conductive member (71) is performed.
In the sealing step, manufacture of the semiconductor device according to any one of claims 1 to 4, characterized in that sealing at least a portion in the mold resin (60) of the second heat sink (40) Method.
前記第1粗化処理工程では、前記半導体チップ(10)および前記導体部材(50)をマスクとして、前記半導体チップ(10)のうち前記導体部材(50)から突出する部分および前記第1ヒートシンク(30)の一面(30a)を粗化し、
前記接続工程では、前記導体部材(50)および前記第2導電性部材(71)を介して前記半導体チップ(10)と前記第2ヒートシンク(40)とを接続することを特徴とする請求項2に記載の半導体装置の製造方法。 In the mounting step, a conductor member (50) is mounted on the surface electrode (112) of the semiconductor chip (10) via a third conductive member (72),
In the first roughening treatment step, with the semiconductor chip (10) and the conductor member (50) as a mask, a portion of the semiconductor chip (10) protruding from the conductor member (50) and the first heat sink ( 30) roughening one side (30a),
Wherein in the connecting step, claim 2, characterized in that for connecting the conductor member (50) and said second via electrically conductive member (71) wherein said semiconductor chip (10) second heat sink (40) The manufacturing method of the semiconductor device as described in any one of Claims 1-3.
前記配置工程では、前記第2導電性部材(71)としてはんだ(71b)を配置し、
前記接続工程では、前記導体部材(50)上に配置されたはんだ(71a)と前記第2ヒートシンク(40)の一面(40a)に配置されたはんだ(71b)とを接合することによって、前記半導体チップ(10)と前記第2ヒートシンク(40)とを接続することを特徴とする請求項6に記載の半導体装置の製造方法。 In the mounting step, solder (71a) is disposed on the conductor member (50),
In the arranging step, the solder (71b) is arranged as the second conductive member (71),
In the connecting step, the semiconductor (71a) disposed on the conductor member (50) and the solder (71b) disposed on the one surface (40a) of the second heat sink (40) are joined to each other. The method for manufacturing a semiconductor device according to claim 6 , wherein the chip (10) and the second heat sink (40) are connected.
前記第1粗化処理工程または前記接続工程の後に、前記第1表面保護膜(121)上に第2表面保護膜(122)を配置して前記保護膜(120)を構成し、前記保護膜(120)の膜厚を前記第1粗化処理工程の前の前記第1表面保護膜(121)の膜厚より厚くすることを特徴とする請求項1ないし10のいずれか1つに記載の半導体装置の製造方法。 In the step of preparing the semiconductor chip (10), a protective film (120) is formed and a first surface protective film (121) that holds the breakdown voltage of the element structure is formed.
After the first roughening treatment step or the connecting step, a second surface protective film (122) is disposed on the first surface protective film (121) to constitute the protective film (120), and the protective film according to any one of claims 1 to 1 0, characterized in that thicker than said thickness before the first roughening treatment step (120) the first surface passivation film (121) Semiconductor device manufacturing method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011111138A JP5729126B2 (en) | 2011-05-18 | 2011-05-18 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011111138A JP5729126B2 (en) | 2011-05-18 | 2011-05-18 | Manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012243890A JP2012243890A (en) | 2012-12-10 |
JP5729126B2 true JP5729126B2 (en) | 2015-06-03 |
Family
ID=47465282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011111138A Expired - Fee Related JP5729126B2 (en) | 2011-05-18 | 2011-05-18 | Manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5729126B2 (en) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016115704A (en) * | 2014-12-11 | 2016-06-23 | トヨタ自動車株式会社 | Semiconductor device |
JP6432461B2 (en) * | 2015-07-21 | 2018-12-05 | 株式会社デンソー | Electronic equipment |
JP6605382B2 (en) * | 2016-03-30 | 2019-11-13 | 新光電気工業株式会社 | Semiconductor device and manufacturing method of semiconductor device |
DE102016117841A1 (en) * | 2016-09-21 | 2018-03-22 | HYUNDAI Motor Company 231 | Pack with roughened encapsulated surface to promote adhesion |
DE102016119485A1 (en) * | 2016-10-12 | 2018-04-12 | Infineon Technologies Ag | A chip carrier having an electrically conductive layer that extends beyond a thermally conductive dielectric sheet structure |
CN108463884B (en) * | 2016-12-13 | 2021-06-22 | 新电元工业株式会社 | Electronic module |
JP7045180B2 (en) * | 2017-12-18 | 2022-03-31 | 株式会社日立製作所 | Power semiconductor devices, modules and manufacturing methods |
JP2020017582A (en) * | 2018-07-24 | 2020-01-30 | トヨタ自動車株式会社 | Method for manufacturing semiconductor device |
JP7020328B2 (en) * | 2018-07-24 | 2022-02-16 | トヨタ自動車株式会社 | Manufacturing method of semiconductor device |
JP6958529B2 (en) * | 2018-10-02 | 2021-11-02 | 株式会社デンソー | Semiconductor device |
JP2020096009A (en) * | 2018-12-10 | 2020-06-18 | トヨタ自動車株式会社 | Semiconductor device |
JP7088224B2 (en) * | 2019-03-19 | 2022-06-21 | 株式会社デンソー | Semiconductor modules and semiconductor devices used for them |
WO2020189508A1 (en) * | 2019-03-19 | 2020-09-24 | 株式会社デンソー | Semiconductor module and semiconductor device used therefor |
JP7243750B2 (en) * | 2020-04-17 | 2023-03-22 | 株式会社デンソー | Semiconductor equipment and semiconductor modules |
WO2021210344A1 (en) * | 2020-04-17 | 2021-10-21 | 株式会社デンソー | Semiconductor device and semiconductor module |
JP7314886B2 (en) * | 2020-09-01 | 2023-07-26 | 株式会社デンソー | Element packages and semiconductor devices |
CN116438655A (en) * | 2020-11-17 | 2023-07-14 | 三菱电机株式会社 | Power semiconductor module, method for manufacturing the same, and power conversion device |
JP2022125445A (en) * | 2021-02-17 | 2022-08-29 | 三菱電機株式会社 | Semiconductor device and method for manufacturing the same |
WO2023242953A1 (en) * | 2022-06-14 | 2023-12-21 | 三菱電機株式会社 | Semiconductor device and method for producing same |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS647630A (en) * | 1987-06-30 | 1989-01-11 | Sony Corp | Bonding structure of semiconductor device |
JP3132053B2 (en) * | 1991-07-10 | 2001-02-05 | 松下電器産業株式会社 | Solid electrolytic capacitors |
JP2002368165A (en) * | 2001-06-11 | 2002-12-20 | Denso Corp | Resin-sealed semiconductor device |
JP2005150419A (en) * | 2003-11-17 | 2005-06-09 | Nippon Soken Inc | Semiconductor device |
JP2005223123A (en) * | 2004-02-05 | 2005-08-18 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method thereof |
JP2009105266A (en) * | 2007-10-24 | 2009-05-14 | Fuji Electric Device Technology Co Ltd | Method of manufacturing semiconductor apparatus |
JP5342154B2 (en) * | 2008-02-25 | 2013-11-13 | ルネサスエレクトロニクス株式会社 | Manufacturing method of semiconductor device |
-
2011
- 2011-05-18 JP JP2011111138A patent/JP5729126B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2012243890A (en) | 2012-12-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5729126B2 (en) | Manufacturing method of semiconductor device | |
JP5141076B2 (en) | Semiconductor device | |
US11362012B2 (en) | Semiconductor device | |
JP4984485B2 (en) | Semiconductor device | |
JP2012138584A (en) | Method of manufacturing semiconductor device | |
JP2008258499A (en) | Electrode structure and semiconductor device | |
JP6696480B2 (en) | Semiconductor device | |
US11742256B2 (en) | Semiconductor device | |
JP4930548B2 (en) | Light emitting device and manufacturing method thereof | |
JP5732880B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2019161108A (en) | Light-emitting device, light-emitting element, and method for manufacturing light-emitting element | |
JP6634117B2 (en) | Semiconductor device | |
JP5098630B2 (en) | Semiconductor device and manufacturing method thereof | |
JP4293272B2 (en) | Semiconductor device | |
US11538734B2 (en) | Power semiconductor package with highly reliable chip topside | |
JP2010225914A (en) | Schottky barrier diode | |
JP2009164240A (en) | Semiconductor device | |
JP5056105B2 (en) | Semiconductor device and manufacturing method thereof | |
WO2020166512A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
JP5418654B2 (en) | Semiconductor device | |
JP6330640B2 (en) | Manufacturing method of semiconductor device | |
JP4620994B2 (en) | Semiconductor device | |
JP7222827B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2020107685A (en) | Semiconductor module | |
US20240112991A1 (en) | Semiconductor module, semiconductor device, and vehicle |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130731 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140620 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140708 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140905 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150310 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150323 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5729126 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |