JP5723435B2 - マルチ―チップシステム及びそのレジスタ設定方法 - Google Patents

Description

本実施例は、マルチ―チップシステム及びそのレジスタ設定方法に関し、より詳細には、同一の機能を行う２個以上の単一チップ及びこれを制御するマスターチップで構成されたマルチ―チップシステムにおいて、レジスタ'書き込み'動作時に全てのスレーブチップに同時に'書き込み'が可能なマルチ―チップシステム及びそのレジスタ設定方法に関する。

この部分に記述された内容は、単純に本実施例に対する背景情報を提供するだけで、従来の技術を構成するものではない。

図１は、一般的なマルチ―チップシステムの構成を例示した図である。

図１に示したように、マルチ―チップシステムは、同一の機能を行う２個以上のスレーブチップと、これらを制御するマスターチップとで構成される。マスターチップは、Ｉ^２Ｃ（Ｉｎｔｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）などの汎用インターフェース方式を使用して各スレーブチップのレジスタを制御することによってシステムを駆動する。各スレーブチップは、固有に割り当てられた固定チップアイディーで区別される。各スレーブチップのレジスタに'書き込み'／'読み取り'動作をするとき、マスターチップでは、まず、チップアイディーを伝達し、スレーブチップのインターフェースデコーディング部では、伝達されたチップアイディーが自分の固定チップアイディーと一致する場合に'書き込み'／'読み取り'動作を行う。

一方、マルチ―チップシステムの動作のための初期設定過程では、全てのスレーブチップの同一のアドレスに同一のデータを書き込む場合が存在する。例えば、ダイバーシティ受信システムの場合、チャンネルの周波数チューニングのために初期設定値を各スレーブチップごとに設定し、ダイバーシティシステムを動作させるが、特に、チャンネル周波数チューニング時間は重要な性能要素の一つになる。従来の方式によると、レジスタを設定するにおいて各スレーブチップの固定チップアイディーを変えながら全てのスレーブチップに個別的に接近して'書き込み'命令を与えるので、初期設定時間が性能低下の要因として作用するようになる。

本実施例は、同一の機能を行う２個以上のスレーブチップ及びこれを制御するマスターチップで構成されたマルチ―チップシステムにおいて、レジスタ'書き込み'動作時に全てのスレーブチップに同時に'書き込み'が可能なマルチ―チップシステム及びそのレジスタ設定方法を提供することを主な目的とする。

本実施例の一側面によると、複数のスレーブチップと、前記複数のスレーブチップを制御するマスターチップとを備えたマルチ―チップシステムにおいて、前記複数のスレーブチップには、共通チップアイディー及び固定チップアイディーが設定されており、前記マスターチップは、前記共通チップアイディーを用いて前記複数のスレーブチップに同時に'書き込み'命令を行い、前記固定チップアイディーを用いて前記複数のスレーブチップに対して個別的に'書き込み'命令を行うように構成されたことを特徴とするマルチ―チップシステムを提供する。

前記共通チップアイディーは、前記複数のスレーブチップに共通的に付与された論理的チップアイディーであって、前記固定チップアイディーは、前記複数のスレーブチップにそれぞれ割り当てられた物理的なチップアイディーであることを特徴とする。

前記複数のスレーブチップは、前記命令に用いられたチップアイディーが共通チップアイディー又は自分の固定チップアイディーと一致する場合に前記'書き込み'動作を行うように構成することができる。

前記マスターチップと前記複数のスレーブチップは、Ｉ^２Ｃ（Ｉｎｔｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）又はＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）バスを介して接続するように構成することができる。

本実施例の他の側面によると、共通チップアイディー及び固定チップアイディーが設定された複数のスレーブチップと、前記複数のスレーブチップを制御するマスターチップとを備えたマルチ―チップシステムの動作方法において、前記マスターチップが、前記共通チップアイディー又は前記固定チップアイディーを用いて前記複数のスレーブチップに'書き込み'動作を命令する過程と、前記複数のスレーブチップが、前記命令に用いられたチップアイディーが共通チップアイディー又は自分の固定チップアイディーと一致する場合に前記'書き込み'動作を行う過程とを含むマルチ―チップシステムの動作方法を提供する。

以上説明したように、本実施例によると、マルチ―チップシステムにおいてマスターチップから各スレーブチップに伝達される'書き込み'命令の回数を減少させることができ、その結果、各スレーブチップのレジスタ設定時間を短縮させることができる。

一般的なマルチ―チップシステムの構成を例示した図である。 本発明の一実施例に係る、Ｉ^２Ｃバスを介してマスターチップが複数のスレーブチップと連結された形態のマルチ―チップを示した図である。 本発明の一実施例に係るマルチチップシステムにおいて、Ｉ^２Ｃインターフェースを用いて複数のスレーブチップのレジスタを書き込むときのプロトコルの例示である。 本発明の一実施例に係る、ＳＰＩバスを介してマスターチップが複数のスレーブチップと連結された形態のマルチ―チップを示した図である。 本発明の一実施例に係るマルチチップシステムにおいて、ＳＰＩインターフェースを用いて複数のスレーブチップのレジスタを書き込むときのプロトコルの例示である。 本発明の一実施例に係る、レジスタ'書き込み'動作時における各スレーブチップのインターフェースプロトコルデコーディングの動作順序を示したフローチャートである。 本発明の一実施例に係る、レジスタ'読み取り'動作順序を示したフローチャートである。

以下、本発明の一部の実施例を例示的な図面を通して詳細に説明する。各図面の構成要素に参照符号を付加するにおいて、同一の構成要素に対しては、それらが異なる図面上に表示されるとしても、可能な限り同一の符号を付していることに留意しなければならない。また、本発明を説明するにおいて、関連する公知の構成又は機能に対する具体的な説明が本発明の要旨を不明瞭にし得ると判断される場合は、それについての詳細な説明は省略する。

明細書全体において、ある部分がある構成要素を'含む'、'備える'とするとき、これは、特別に反対の記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。また、明細書に記載した'...部'、'モジュール'などの用語は、少なくとも一つの機能や動作を処理する単位を意味し、これは、ハードウェアやソフトウェア又はハードウェアとソフトウェアとの結合で具現することができる。

本発明の一実施例に係るマルチ―チップシステムは、同一の機能をする２個以上のスレーブチップと、これを制御するマスターチップとで構成されており、各スレーブチップに固定チップアイディー及び共通チップアイディーが割り当てられている。スレーブチップの固定チップアイディーは、一般にいくつかのピンで決定される物理的チップアイディーであり、共通チップアイディーは、各スレーブチップに共通的に割り当てられた論理的チップアイディーであり得る。マスターチップは、Ｉ^２Ｃ（Ｉｎｔｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）などの汎用インターフェース方式を使用して各スレーブチップのレジスタを制御することによってシステムを駆動する。特に、本発明の一実施例によると、マスターチップは、スレーブチップのレジスタ'書き込み'動作時、固定チップアイディーを用いて所望の各スレーブチップにレジスタを設定するだけでなく、共通チップアイディーを用いて全てのスレーブチップに同時にレジスタを設定することができる。

以下では、図２及び図３を参照して、Ｉ^２Ｃインターフェースが適用されたマルチ―チップシステムにおける本発明の一実施例に係るレジスタ設定動作を説明する。

図２は、本発明の一実施例に係る、Ｉ^２Ｃバスを介してマスターチップが複数のスレーブチップと連結された形態のマルチ―チップを示した図である。

Ｉ^２Ｃインターフェースは、マイクロプロセッサーと低速周辺装置との間の通信の用途でＰｈｉｌｉｐｓで開発した同期通信規格である。Ｉ^２Ｃバスは、両方向オープンドレイン（Ｏｐｅｎ Ｄｒａｉｎ）線であるＳＣＬ（Ｓｅｒｉａｌ Ｃｌｏｃｋ）及びＳＤＡ（Ｓｅｒｉａｌ Ｄａｔａ）からなり、各ノードはマスター―スレーブ（Ｍａｓｔｅｒ―Ｓｌａｖｅ）形態で動作する。

ＳＣＬは、通信の同期のためのクロック用線であって、ＳＤＡはデータ用線である。マスターチップは、ＳＣＬに同期のためのクロックを出力し、スレーブチップは、ＳＣＬに出力されるクロックに合わせてＳＤＡを介してデータを出力または入力する。一つのＳＤＡ線のみでデータを取り交わすので、Ｉ^２Ｃバスは半二重（Ｈａｌｆ―ｄｕｐｌｅｘ）通信のみが可能である。ＳＣＬ線とＳＤＡ線はいずれもオープンドレインであるので、二つの線にはそれぞれプルアップ抵抗（Ｐｕｌｌ―ｕｐ Ｒｅｓｉｓｔｏｒ）を連結しなければならない。

全てのＩ^２ＣマスターチップとスレーブチップのＳＣＬは互いに連結され、ＳＤＡも互いに連結される。すなわち、全ての装置がＳＣＬとＳＤＡをそれぞれ共有している形態である。

ＳＣＬとＳＤＡはいずれもオープンドレインであるので、全ての装置のＳＣＬとＳＤＡはそれぞれワイヤードＡＮＤ（Ｗｉｒｅｄ―ＡＮＤ）で連結されている。ワイヤードＡＮＤ連結では、いずれか一つのチップが'０'を出力すると、該当の信号の状態は論理'０'になる。ＳＣＬやＳＤＡに連結されているいずれかのチップが論理'０'を出力した場合、他のチップがその信号の状態を論理'１'にし得る方法はない。したがって、Ｉ^２Ｃバスに連結されてはいるが、現在通信に参加していない各チップは、いずれも自分の出力をフローティング（Ｆｌｏａｔｉｎｇ）状態に維持しなければならない。

Ｉ^２Ｃバスで使用されるデータパケットの形式は、ＡＣＫを含む９ビットの形態であって、Ｉ^２Ｃインターフェースで通信の基本単位になる。マスターチップは、ＳＣＬとＳＤＡがいずれも'１'の状態でＳＤＡを'０'に変え、すなわち、開始条件を出力しながら通信の開始を知らせる。開始条件の後からはＳＣＬの状態が'０'である区間のみでＳＤＡの論理値が変わる。マスターチップがＳＣＬに出力するクロックに同期を合わせて、ＳＤＡにはデータがＭＳＢから一ビットずつ出力される。ＳＣＬは、常にマスターチップが出力する信号であるが、ＳＤＡは、現在の動作がマスターの'読み取り'であるか、それとも'書き込み'であるかによってマスターチップ又はスレーブチップの出力であり得る。

Ｉ^２Ｃバスでマスターチップが各スレーブチップを区分する手段は、スレーブチップの固定チップアイディーである。全てのＩ^２Ｃスレーブチップは固定チップアイディーを有しており、マスターチップは、このような固定チップアイディーによって所望のスレーブチップを指定する。通常、固定チップアイディーの長さが７ビットであるので、この場合、マスターチップは最大１２８個のスレーブチップ装置と連結することができる。また、本発明の一実施例に係るマルチ―チップシステムでは、各スレーブチップにこのような固定チップアイディーが割り当てられる他に、全てのスレーブチップに共通的に共通チップアイディーが割り当てられている。

以下では、図３を参照して、Ｉ^２Ｃマスターチップがスレーブチップのチップアイディーを指定し、データを取り交わす方法について説明する。

図３は、本発明の一実施例に係るマルチチップシステムにおいて、Ｉ^２Ｃインターフェースを用いて複数のスレーブチップのレジスタを書き込むときのプロトコルの例示である。

マスターチップは、開始条件に続いてスレーブチップの７ビットチップアイディーを出力する。全てのスレーブチップに対して同一のデータをレジスタ上の同一のアドレスに書き込む場合、マスターチップは共通チップアイディーを出力する。また、スレーブチップごとにレジスタ上の他のアドレス及び／又は他のデータを書き込む場合、マスターチップは、各スレーブチップに割り当てられた固定チップアイディーを出力する。

バスに連結されている全てのスレーブチップは、ＳＤＡ線を継続して監視しながら、マスターチップが出力したチップアイディーが自分の固定チップアイディー又は共通チップアイディーと一致するかどうかを検査する。マスターチップが出力したチップアイディーがいずれかのスレーブチップの固定チップアイディーと一致すると、そのスレーブチップは、ＡＣＫビットに'０'を出力してマスターチップに応答する。マスターチップが出力したチップアイディーが全てのスレーブチップに共通に割り当てられた共通チップアイディーと一致すると、約束された１個のスレーブチップのみがＡＣＫビットに'０'を出力するように設計される。これは、全てのスレーブチップがＡＣＫビットに'０'を出力する場合に発生し得るＡＣＫビットの衝突を防止するためである。マスターチップが出力したチップアイディーを有するスレーブチップがない場合、いずれのものもＡＣＫビットに'０'を出力しないので、ＡＣＫビットの状態は'１'に維持され、マスターチップはＮＡＣＫ（Ｎｏ Ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ）を受けるようになる。

７ビットのチップアイディーの次に来る８番目のビット（Ｒ／Ｗ Ｉｎｄｉｃａｔｏｒ）は、次の動作がマスターチップの'読み取り'であるか、それとも'書き込み'であるかを示す。

マスターチップがこのビットで０を出力した場合、これは、マスターチップの'書き込み'動作を意味するので、スレーブチップアイディーの次の１バイトデータはマスターチップの出力である。このデータは、マスターチップによってチップアイディーが指定されたスレーブチップのためのものであるので、そのスレーブチップ（共通チップアイディーの場合は全てのスレーブチップ）がこの値を読み込む。すなわち、図３に示したように、'書き込み'動作時、マスターチップは、スレーブチップアイディー及びＲ／Ｗ Ｉｄｉｃａｔｏｒ（ビット値＝０）を含む'ＣＭＤ'を出力した後、アクセスするレジスタのアドレス（図３の'ＡＤＤＲ'）及び該当のアドレスに書き込まれるデータ（図３の'ＤＡＴＡ'）を順次出力する。

その一方、７ビットのチップアイディーの次に来る８番目のビットが１であると、これは、次の動作がマスターチップの'読み取り'であることを意味する。そのため、マスターチップによって固定チップアイディーが指定されたスレーブチップは、ＡＣＫに応答した後、続いて、マスターチップに送るデータを出力する。一方、マスターチップの'読み取り'動作は、各スレーブチップの'読み取り'結果のデータをマスターチップが認識する作業であるので、'書き込み'動作とは異なり、全てのスレーブチップに対して同時に行うことはできない。したがって、'読み取り'動作時に共通チップアイディーが伝達される場合は、事前に約束された一つのスレーブチップのみを読む動作を行うように共通チップアイディーを単一チップアイディーに変える過程が必要であり、スレーブチップの立場では、これが自分の固定チップアイディーと一致する場合に'読み取り'動作を行うようになる。

以下では、図４及び図５を参照して、ＳＰＩインターフェースが適用されたマルチ―チップシステムにおける本発明の一実施例に係るレジスタ設定動作を説明する。

図４は、本発明の一実施例に係る、ＳＰＩバスを介してマスターチップが複数のスレーブチップと連結された形態のマルチ―チップを示した図である。

ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ）インターフェースは、Ｍｏｔｏｒｏｌａによって開発された全二重（Ｆｕｌｌ Ｄｕｐｌｅｘ）通信が可能な同期通信規格である。Ｉ^２Ｃと同様に、マスターチップ―スレーブチップ方式で動作し、マスターチップが同期のためのクロックを出力する。前記のＩ^２Ｃスレーブチップと同様に、各ＳＰＩスレーブチップも固定チップアイディーと共通チップアイディーを有している。

図４に示したように、ＳＰＩバスで定義された信号は次の４個の信号である。ＳＣＬＫ（Ｓｅｒｉａｌ Ｃｌｏｃｋ）は、マスターチップが出力する同期用クロック信号である。ＳＣＬＫを基準にしてマスターチップとスレーブチップとの間のデータ交換が進められる。ＭＯＳＩ（Ｍａｓｔｅｒ Ｏｕｔｐｕｔ Ｓｌａｖｅ Ｉｎｐｕｔ）は、マスターチップの出力であって、スレーブチップに情報を送るための信号である。その一方、ＭＩＳＯ（Ｍａｓｔｅｒ Ｉｎｐｕｔ Ｓｌａｖｅ Ｏｕｔｐｕｔ）は、スレーブチップの出力であって、マスターチップがスレーブチップの情報を受け取るための信号である。図４に示したように、マスターチップとスレーブチップは、ＭＯＳＩどうしが互いに連結され、ＭＩＳＯどうしが互いに連結される。また、ＳＳは、マスターチップがスレーブチップを活性化するためのマスターチップの出力であり、各スレーブチップは、／ＣＥ（Ｃｈｉｐ Ｅｎａｂｌｅ）入力が'０'である間のみに活性化される。

マスターチップと複数のスレーブチップのＳＣＬＫ、ＭＯＳＩ及びＭＩＳＯは、それぞれ互いに連結されており、スレーブチップの／ＣＥもマスターチップのＳＳ端子に共通的に連結される。すなわち、図２のＩ^２Ｃの場合と類似する方式で構成される。

このような構成のマルチチップシステムにおいて、マスターチップは、スレーブチップとデータを取り交わす場合、まず、ＳＳ信号を'０'に設定し、全てのスレーブチップを活性化させる。次に、マスターチップは、ＳＬＣＫに同期のためのクロックを出力するが、このクロックに合わせてＭＯＳＩにデータを一ビットずつ出す。通常、ＳＰＩ通信は８ビット単位で進められるが、１２ビットや１６ビット又はそれ以上の長さが一つの単位になる場合もある。データの伝送は、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｙｔｅ）から開始することもでき、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）から開始することもできる。

図５は、本発明の一実施例に係るマルチチップシステムにおいて、ＳＰＩインターフェースを用いて複数のスレーブチップのレジスタを書き込むときのプロトコルの例示である。

Ｉ^２Ｃと同様に、ＳＰＩでも、マスターチップは、まず、ＭＯＳＩ上にチップアイディー及びＲ／Ｗ Ｉｄｉｃａｔｏｒなどのその他情報を含むＣＭＤを伝送した後、アクセスするレジスタのアドレス（図５でＡＤＤＲ）及び該当のアドレスに書き込まれるデータ（図５でＤＡＴＡ）を順次出力する。各スレーブチップは、伝達されたチップアイディーが自分の物理的なチップアイディー（固定チップアイディー）及び共通チップアイディーのうちいずれか一つと一致する場合、ＡＤＤＲとＤＡＴＡを追加的に受け取り、レジスタ上の該当のアドレスに該当のデータを書き込む動作を行う。

以上の例示は、Ｉ^２Ｃ、ＳＰＣなどのインターフェースが適用されたマルチ―チップシステムで使用可能な多様なプロトコルのうちの一つであり、Ｉ^２Ｃ、ＳＰＣなどのインターフェースを有するマルチ―チップシステムの適用分野によって多様な方式に変形することができる。

図６は、本発明の一実施例に係る、レジスタ'書き込み'動作時における各スレーブチップのインターフェースプロトコルデコーディングの動作順序を示したフローチャートである。

マスターチップは、全てのスレーブチップに対して同一のデータをレジスタ上の同一のアドレスに書き込む場合に共通チップアイディーを伝達し、スレーブチップごとに異なるアドレスに異なるデータを書き込む場合に各スレーブチップに割り当てられた固定チップアイディーを伝達する。

まず、スレーブチップは、バスを介して定められたインターフェースプロトコルによってマスターチップからチップアイディーを受信する（Ｓ６１０）。次に、スレーブチップは、マスターチップから伝達されたチップアイディーが既に割り当てられた共通チップアイディー又は自分の固定チップアイディーと一致するかどうかを判断する（Ｓ６２０）。伝達されたチップアイディーが既に割り当てられた共通チップアイディー又は自分の固定チップアイディーと一致する場合（Ｓ６２０で'はい'）、レジスタ上のアドレス及びデータを受け取り（Ｓ６３０、Ｓ６４０）、該当のアドレスへの該当のデータの'書き込み'動作を行う（Ｓ６５０）。伝達されたチップアイディーが共通チップアイディー及び自分の固定チップアイディーのいずれにも一致しない場合（Ｓ６２０で'いいえ'）は'書き込み'動作を行わない。

図７は、本発明の一実施例に係る、レジスタ'読み取り'動作順序を示したフローチャートである。

'読み取り'動作は、各スレーブチップの'読み取り'結果のデータをマスターチップが認識する動作であるので、'書き込み'動作とは異なり、全てのスレーブチップに対して同時に行うことができない。したがって、'読み取り'動作時にマスターチップからチップアイディーが伝達されると（Ｓ７１０）、まず、伝達されたチップアイディーが共通チップアイディーであるかどうかを判断する（Ｓ７２０）。判断の結果、共通チップアイディーが伝達された場合（Ｓ７２０の'はい'）は、事前に約束された一つのスレーブチップのみを読み取る動作を行うように共通チップアイディーを単一チップアイディーに変える過程（Ｓ７３０）が必要であり、スレーブチップは、これが自分の固定チップアイディーと一致するかどうかを判断し（Ｓ７４０）、一致する場合（Ｓ７４０の'はい'）、レジスタ上のアドレスを受け取り（Ｓ７５０）、'読み取り'動作を行う（Ｓ７６０）。

図６及び図７では、各過程を順次実行することを記載しているが、これは、本発明の一実施例の技術思想を例示的に説明したものに過ぎない。すなわち、本発明の一実施例の属する技術分野で通常の知識を有する者であれば、本発明の一実施例の本質的な特性から逸脱しない範囲で図６及び図７に記載した順序を変更して実行したり、各過程中の一つ以上の過程を並列的に実行することによって多様に修正及び変形して適用可能である。

以上の説明は、本実施例の技術思想を例示的に説明したものに過ぎなく、本実施例の属する技術分野で通常の知識を有する者であれば、本実施例の本質的な特性から逸脱しない範囲で多様な修正及び変形が可能であろう。したがって、本実施例は、本実施例の技術思想を限定するためのものではなく、説明するためのものであって、このような実施例によって本実施例の技術思想の範囲が限定されることはない。本実施例の保護範囲は、下記の特許請求の範囲によって解釈すべきであり、それと同等な範囲内の全ての技術思想は、本実施例の権利範囲に含まれるものと解釈すべきであろう。

Claims (7)

1. 複数のスレーブチップと、前記複数のスレーブチップを制御するマスターチップと、を備えたマルチ―チップシステムにおいて、
   前記複数のスレーブチップには、共通チップアイディー及び固定チップアイディーが設定されており、前記マスターチップは、前記共通チップアイディーを用いて前記複数のスレーブチップに同時に'書き込み'命令を行い、前記固定チップアイディーを用いて前記複数のスレーブチップに対して個別的に'書き込み'命令を行うように構成され、
   前記マスターチップが出力したチップアイディーが全てのスレーブチップに共通に割り当てられた前記共通チップアイディーと一致すると、約束された１個のスレーブチップのみがＡＣＫビットに'０'を出力する、ことを特徴とするマルチ―チップシステム。
2. 前記共通チップアイディーは、前記複数のスレーブチップに共通的に付与された論理的なチップアイディーであって、前記固定チップアイディーは、前記複数のスレーブチップのそれぞれに割り当てられた物理的なチップアイディーであることを特徴とする、請求項１に記載のマルチ―チップシステム。
3. 前記複数のスレーブチップは、前記命令に用いられたチップアイディーが共通チップアイディー又は自分の固定チップアイディーと一致する場合に前記'書き込み'動作を行うことを特徴とする、請求項１に記載のマルチ―チップシステム。
4. 前記マスターチップと前記複数のスレーブチップは、Ｉ^２Ｃ（Ｉｎｔｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）又はＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）バスを介して接続することを特徴とする、請求項１に記載のマルチ―チップシステム。
5. 前記ＳＰＩバスを介して接続する場合、前記複数のスレーブチップを同時に活性化した後、ＭＯＳＩ（Ｍａｓｔｅｒ Ｏｕｔｐｕｔ Ｓｌａｖｅ Ｉｎｐｕｔ）端子に共通チップアイディー及び固定チップアイディーを出力することによって前記複数のスレーブチップに同時に'書き込み'動作を命令することを特徴とする、請求項４に記載のマルチ―チップシステム。
6. 前記マスターチップのＳＳ（Ｓｌａｖｅ Ｓｅｌｅｃｔ）端子は、前記複数のスレーブチップのＣＥ（Ｃｈｉｐ Ｅｎａｂｌｅ）端子に共通的に連結されたことを特徴とする、請求項５に記載のマルチ―チップシステム。
7. 共通チップアイディー及び固定チップアイディーが設定された複数のスレーブチップと、前記複数のスレーブチップを制御するマスターチップと、を備えたマルチ―チップシステムの動作方法において、
   前記マスターチップが、前記共通チップアイディー又は前記固定チップアイディーを用いて前記複数のスレーブチップに'書き込み'動作を命令する過程；及び
   前記複数のスレーブチップが、前記命令に用いられたチップアイディーが共通チップアイディー又は自分の固定チップアイディーと一致する場合に前記'書き込み'動作を行う過程；を含み、
   前記マスターチップが出力したチップアイディーが全てのスレーブチップに共通に割り当てられた前記共通チップアイディーと一致すると、約束された１個のスレーブチップのみがＡＣＫビットに'０'を出力するマルチ―チップシステムの動作方法。