JP5723435B2 - マルチ―チップシステム及びそのレジスタ設定方法 - Google Patents
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- 複数のスレーブチップと、前記複数のスレーブチップを制御するマスターチップと、を備えたマルチ―チップシステムにおいて、
前記複数のスレーブチップには、共通チップアイディー及び固定チップアイディーが設定されており、前記マスターチップは、前記共通チップアイディーを用いて前記複数のスレーブチップに同時に'書き込み'命令を行い、前記固定チップアイディーを用いて前記複数のスレーブチップに対して個別的に'書き込み'命令を行うように構成され、
前記マスターチップが出力したチップアイディーが全てのスレーブチップに共通に割り当てられた前記共通チップアイディーと一致すると、約束された1個のスレーブチップのみがACKビットに'0'を出力する、ことを特徴とするマルチ―チップシステム。 - 前記共通チップアイディーは、前記複数のスレーブチップに共通的に付与された論理的なチップアイディーであって、前記固定チップアイディーは、前記複数のスレーブチップのそれぞれに割り当てられた物理的なチップアイディーであることを特徴とする、請求項1に記載のマルチ―チップシステム。
- 前記複数のスレーブチップは、前記命令に用いられたチップアイディーが共通チップアイディー又は自分の固定チップアイディーと一致する場合に前記'書き込み'動作を行うことを特徴とする、請求項1に記載のマルチ―チップシステム。
- 前記マスターチップと前記複数のスレーブチップは、I2C(Inter Integrated Circuit)又はSPI(Serial Peripheral Interface)バスを介して接続することを特徴とする、請求項1に記載のマルチ―チップシステム。
- 前記SPIバスを介して接続する場合、前記複数のスレーブチップを同時に活性化した後、MOSI(Master Output Slave Input)端子に共通チップアイディー及び固定チップアイディーを出力することによって前記複数のスレーブチップに同時に'書き込み'動作を命令することを特徴とする、請求項4に記載のマルチ―チップシステム。
- 前記マスターチップのSS(Slave Select)端子は、前記複数のスレーブチップのCE(Chip Enable)端子に共通的に連結されたことを特徴とする、請求項5に記載のマルチ―チップシステム。
- 共通チップアイディー及び固定チップアイディーが設定された複数のスレーブチップと、前記複数のスレーブチップを制御するマスターチップと、を備えたマルチ―チップシステムの動作方法において、
前記マスターチップが、前記共通チップアイディー又は前記固定チップアイディーを用いて前記複数のスレーブチップに'書き込み'動作を命令する過程;及び
前記複数のスレーブチップが、前記命令に用いられたチップアイディーが共通チップアイディー又は自分の固定チップアイディーと一致する場合に前記'書き込み'動作を行う過程;を含み、
前記マスターチップが出力したチップアイディーが全てのスレーブチップに共通に割り当てられた前記共通チップアイディーと一致すると、約束された1個のスレーブチップのみがACKビットに'0'を出力するマルチ―チップシステムの動作方法。
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