JP5712624B2 - Reference voltage circuit - Google Patents
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Description
この発明は、基準電圧回路に関する。特に、定電圧回路から出力される基準電圧でクランプ回路を駆動し、当該定電圧回路の電源電圧を低い電圧にクランプできる機能を有する基準電圧回路に関する。 The present invention relates to a reference voltage circuit. In particular, the present invention relates to a reference voltage circuit having a function of driving a clamp circuit with a reference voltage output from a constant voltage circuit and clamping a power supply voltage of the constant voltage circuit to a low voltage.
図１１は、従来の基準電圧回路の概念図である。この基準電圧回路は定電圧回路自体からなる。定電圧回路は種々あるが、その一例としてバンドギャップ定電圧回路といわれる基準電圧の温度依存性が極めて小さい回路がある。 FIG. 11 is a conceptual diagram of a conventional reference voltage circuit. This reference voltage circuit consists of a constant voltage circuit itself. There are various kinds of constant voltage circuits, but one example is a circuit called a bandgap constant voltage circuit, which has a very small temperature dependency of a reference voltage.
図１２は、バンドギャップ定電圧回路を用いた従来の基準電圧回路５００の回路図である。この基準電圧回路５００はバンドギャップ定電圧回路である定電圧回路５１そのものであり、増幅器（演算増幅器）５７と抵抗Ｒ１１、Ｒ２１、Ｒ２２とダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２で構成され、増幅器５７は低電圧電源５８で動作する。尚、図中の符号５６は接地（グランド）である。 FIG. 12 is a circuit diagram of a conventional reference voltage circuit 500 using a band gap constant voltage circuit. The reference voltage circuit 500 is a constant voltage circuit 51 itself, which is a band gap constant voltage circuit, and includes an amplifier (operational amplifier) 57, resistors R11, R21, and R22, and diodes D11, D12, D21, and D22. It operates with a low voltage power supply 58. Note that reference numeral 56 in the figure denotes grounding.
図１３は、図１２の増幅器５７の詳細な回路図である。この増幅器５７は３個のエンハンスメント型ＰＭＯＳＦＥＴ（ノーマリーオフ型のｐチャネルＭＯＳＦＥＴのことであり、以下単にＰＭＯＳＦＥＴと称する。）６３，６４，６５と、２個のｎｐｎトランジスタ６６，６７と、１個のバイアス電流源６８と、位相補償容量Ｃｃとで構成され、増幅器５７の出力から基準電圧Ｖｒｅｆが出力される。ＰＭＯＳＦＥＴ６３，６４はカレントミラー回路を構成する。 FIG. 13 is a detailed circuit diagram of the amplifier 57 of FIG. The amplifier 57 includes three enhancement type PMOSFETs (which are normally-off type p-channel MOSFETs, hereinafter simply referred to as PMOSFETs) 63, 64, 65, two npn transistors 66, 67, one The bias current source 68 and the phase compensation capacitor Cc are used to output the reference voltage Vref from the output of the amplifier 57. The PMOSFETs 63 and 64 constitute a current mirror circuit.
図１２において、増幅器５７の出力には、抵抗Ｒ１１とダイオードＤ１１、Ｄ１２を直列接続した回路７１と、抵抗Ｒ２１、Ｒ２２とダイオードＤ２１、Ｄ２２を直列接続した回路７２を接続する。抵抗Ｒ１１とダイオードＤ１１の接続点７３は増幅器５７の＋端子（非反転入力端子）に接続し、抵抗Ｒ２１と抵抗Ｒ２２の接続点７４が増幅器５７の−端子（反転入力端子）に接続する。これらのダイオードは、図１４に示すように、コレクタをベースに接続したｎｐｎトランジスタに置き換えることもできる。 In FIG. 12, the output of the amplifier 57 is connected to a circuit 71 in which a resistor R11 and diodes D11 and D12 are connected in series, and a circuit 72 in which resistors R21 and R22 and diodes D21 and D22 are connected in series. A connection point 73 between the resistor R11 and the diode D11 is connected to a + terminal (non-inverting input terminal) of the amplifier 57, and a connection point 74 between the resistor R21 and the resistor R22 is connected to a-terminal (inverting input terminal) of the amplifier 57. These diodes can be replaced by npn transistors having collectors connected to the base, as shown in FIG.
この定電圧回路５１において、増幅器５７は、＋端子と−端子の電位を等しく（イマジナリショート）するように出力電圧を制御するため、抵抗Ｒ１１、Ｒ２１、Ｒ２２、および、ダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２の諸元を適切な値（一例では、Ｒ１１＝Ｒ２１＝１５０ｋΩ、Ｒ２２＝１２ｋΩ、Ｄ２１とＤ２２の接合面積は、Ｄ１１とＤ１２の接合面積の５倍）に調整することにより、定電圧回路５１の出力端子５４から出力される基準電圧Ｖｒｅｆは、電源電圧や温度に依存しない一定の電圧になる。 In this constant voltage circuit 51, the amplifier 57 controls resistors R11, R21, R22, and diodes D11, D12, D21, and so on to control the output voltage so that the potentials of the + terminal and the − terminal are equal (imaginary short). The constant voltage circuit 51 is adjusted by adjusting the specifications of D22 to appropriate values (in one example, R11 = R21 = 150 kΩ, R22 = 12 kΩ, and the junction area of D21 and D22 is five times the junction area of D11 and D12). The reference voltage Vref output from the output terminal 54 is a constant voltage independent of the power supply voltage and temperature.
また、特許文献１では、高電圧電源との間にクランプ回路（高耐圧ｎチャネルＭＯＳトランジスタ）を設けることにより、低電圧製造工程増幅器を使用できるようにした図１５にす示すような電圧電流転換回路が開示されている。この電圧電流転換回路は、クランプ電圧で制御される高耐圧ｎチャネルＭＯＳＦＥＴ、低電圧製造工程増幅器、当該低電圧製造工程増幅器で駆動される低耐圧ｎチャネルＭＯＳＦＥＴおよび電気抵抗で構成される。この構成により、この電圧電流転換回路は高耐圧が要求される回路（例えば、ＬＥＤディスプレーユニット回路など）に直接適用することが可能となり、製造コストを低減させることができる。 Further, in Patent Document 1, a voltage / current conversion as shown in FIG. 15 is made possible by using a low voltage manufacturing process amplifier by providing a clamp circuit (high withstand voltage n-channel MOS transistor) with a high voltage power supply. A circuit is disclosed. This voltage-current conversion circuit includes a high voltage n-channel MOSFET controlled by a clamp voltage, a low voltage manufacturing process amplifier, a low voltage n channel MOSFET driven by the low voltage manufacturing process amplifier, and an electric resistance. With this configuration, the voltage-current conversion circuit can be directly applied to a circuit (for example, an LED display unit circuit) that requires a high breakdown voltage, and the manufacturing cost can be reduced.
前記した図１２の基準電圧回路５００は低電圧で動作するために、図１３に示す増幅器５７を構成するＰＭＯＳＦＥＴ６３，６４，６５やｎｐｎトランジスタ６６，６７は低耐圧素子でよい。 Since the reference voltage circuit 500 shown in FIG. 12 operates at a low voltage, the PMOSFETs 63, 64, 65 and the npn transistors 66, 67 constituting the amplifier 57 shown in FIG.
しかし、高電圧電源５で基準電圧回路を直接動作させようとすると、図１６の高耐圧の基準電圧回路５００ａで示すように、高耐圧化した増幅器５７ａが必要となる。高耐圧化した増幅器５７ａは、高耐圧のＰＭＯＳＦＥＴ６３ａ，６４ａ，６５ａと高耐圧のｎｐｎトランジスタ６６ａ，６７ａおよび高耐圧の位相補償容量Ｃｃｈにより構成されている。このように高耐圧部品を用いると増幅器５７ａを半導体装置として半導体基板に集積するときの面積（以下、単に面積という。）が大きくなり、基準電圧回路の製造コストが増大する。 However, if the reference voltage circuit is directly operated by the high voltage power supply 5, an amplifier 57a having a high breakdown voltage is required as shown by a high breakdown voltage reference voltage circuit 500a in FIG. The high withstand voltage amplifier 57a includes high withstand voltage PMOSFETs 63a, 64a and 65a, high withstand voltage npn transistors 66a and 67a, and a high withstand voltage phase compensation capacitor Cch. When high-voltage components are used in this way, the area when the amplifier 57a is integrated on a semiconductor substrate as a semiconductor device (hereinafter simply referred to as area) increases, and the manufacturing cost of the reference voltage circuit increases.
また、高電圧電源５に抵抗とツェナーダイオードを用いたクランプ回路を直列に接続して低電圧電源５８を生成すれば低耐圧の基準電圧回路５００をそのまま用いることができるが、適切なブレークダウン電圧を有するツェナーダイオードが必要となる。また、ツェナーダイオードのブレークダウン電圧は温度依存性を有するため、低電圧電源５８の電圧Ｖｃｃが温度に依存して変動することになる。ツェナーダイオードの代わりに、ダイオードの順方向接合やゲートとドレイン端子を接続したＭＯＳＦＥＴを必要な段数だけ直列接続した場合には、電源電圧Ｖｃｃの温度依存性はさらに大きくなることがある。増幅器５７の電源電圧変動除去性能は有限であるため、電源電圧Ｖｃｃが変動すると、基準電圧回路５００から出力される基準電圧Ｖｒｅｆの変動となる。さらに、増幅器５７の耐圧と最低動作電圧が近く、クランプ電圧範囲が限定される場合には、設計そのものが困難となる。 If a low voltage power source 58 is generated by connecting a clamp circuit using a resistor and a Zener diode in series to the high voltage power source 5, the low withstand voltage reference voltage circuit 500 can be used as it is. A Zener diode having In addition, since the breakdown voltage of the Zener diode has temperature dependence, the voltage Vcc of the low voltage power supply 58 varies depending on the temperature. If the required number of stages are connected in series instead of the Zener diode, the temperature dependence of the power supply voltage Vcc may be further increased. Since the power supply voltage fluctuation removal performance of the amplifier 57 is finite, when the power supply voltage Vcc fluctuates, the reference voltage Vref output from the reference voltage circuit 500 fluctuates. Furthermore, when the withstand voltage of the amplifier 57 and the minimum operating voltage are close and the clamp voltage range is limited, the design itself becomes difficult.
また、特許文献１の電圧電流転換回路では、高耐圧ｎチャネルＭＯＳＦＥＴのゲート端子に入力される”クランプ電圧”（これは通常の意味でのクランプ電圧ではなく、通常の意味でのクランプ電圧を指示する電圧である。）を生成する回路が別途必要になり、そのコストや温度特性が問題になる。さらに、高耐圧ｎチャネルＭＯＳＦＥＴで”クランプ電圧”に対するソースフォロア回路を構成し、このソースフォロア回路の出力電圧（これが通常の意味でのクランプ電圧となる。）を高耐圧ｎチャネルＭＯＳＦＥＴのソース端子に接続されている低耐圧回路の電源電圧とすることから、”クランプ電圧”は低耐圧回路の電源電圧より高くなけれならない（ゲート端子に印加される”クランプ電圧”≧低耐圧回路の電源電圧＋高耐圧ｎチャネルＭＯＳＦＥＴの閾値電圧）。従い、ゲート端子に印加される”クランプ電圧”を高耐圧ｎチャネルＭＯＳＦＥＴのソース端子に接続されている低耐圧回路だけでは生成することはできず、当該低耐圧回路の電源電圧以上の電圧を生成する何らかの回路を設けることが不可避となってしまう。 In addition, in the voltage-current conversion circuit of Patent Document 1, a “clamp voltage” input to the gate terminal of the high-breakdown-voltage n-channel MOSFET (this is not a normal clamp voltage but an ordinary clamp voltage) A separate circuit is required, and its cost and temperature characteristics become a problem. Further, a source follower circuit for the “clamp voltage” is configured by the high breakdown voltage n-channel MOSFET, and the output voltage of this source follower circuit (this is a clamp voltage in the normal sense) is applied to the source terminal of the high breakdown voltage n channel MOSFET. Since the power supply voltage of the connected low voltage circuit is used, the “clamp voltage” must be higher than the power voltage of the low voltage circuit (“clamp voltage” applied to the gate terminal ≧ the power voltage of the low voltage circuit + high Threshold voltage of the n-channel MOSFET). Therefore, the “clamp voltage” applied to the gate terminal cannot be generated only by the low-voltage circuit connected to the source terminal of the high-voltage n-channel MOSFET, and a voltage higher than the power supply voltage of the low-voltage circuit is generated. It is inevitable to provide some kind of circuit.
この発明の目的は、前記の課題を解決して、高電圧電源（例えば、６Ｖ以上の電源）に接続される基準電圧回路であって、当該基準電圧回路が生成する基準電圧より高くて温度変化に対して電圧変動の小さい高精度のクランプ電圧を電源電圧とするとともに、当該クランプ電圧を小規模な回路で実現する基準電圧回路を提供することにある。さらに、必要とされる高耐圧素子数もしくは基準電圧回路の消費電流を抑制することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems and to provide a reference voltage circuit connected to a high voltage power supply (for example, a power supply of 6 V or more), which is higher than a reference voltage generated by the reference voltage circuit and changes in temperature. In contrast, it is an object to provide a reference voltage circuit that uses a high-accuracy clamp voltage with small voltage fluctuation as a power supply voltage and realizes the clamp voltage with a small-scale circuit. It is another object of the present invention to suppress the required number of high voltage elements or the current consumption of the reference voltage circuit.
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、高電圧電源に接続する電流供給回路と、電源端子を介して前記電流供給回路からプルアップ電流が供給されて基準電圧を生成する定電圧回路と、前記電源端子の電圧をクランプするクランプ回路と、を具備し、前記クランプ回路は、前記基準電圧がそのゲート端子に入力されるｐチャネルＭＯＳトランジスタ、または前記基準電圧がそのベース端子に入力されるｐｎｐトランジスタを具備し、前記電源端子の電圧がクランプされるクランプ電圧が、前記定電圧回路から出力される基準電圧と、前記ｐチャネルＭＯＳトランジスタが導通するために必要となるゲート・ソース間電圧、または前記ｐｎｐトランジスタが導通するために必要となるベース・エミッタ間電圧の和以上である基準電圧回路とする。 In order to achieve the above object, according to the first aspect of the present invention, a current supply circuit connected to a high voltage power supply and a pull-up current from the current supply circuit via a power supply terminal are provided. comprising a constant voltage circuit for generating supplied with a reference voltage, and a clamp circuit for clamping a voltage of said power supply terminals, said clamp circuit, p-channel MOS transistor in which the reference voltage is input to the gate terminal, Alternatively, a pnp transistor having the reference voltage input to its base terminal is provided, and the clamp voltage for clamping the voltage of the power supply terminal is electrically connected to the reference voltage output from the constant voltage circuit. The gate-source voltage required for the operation or the base-emitter required for the pnp transistor to conduct And Der Ru reference voltage circuit or the sum of the voltages.
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記定電圧回路は、第一の抵抗と第一の非線形素子の直列回路と、第二の抵抗と第三の抵抗と第二の非線形素子の直列回路とを並列に接続した基準電圧回路コアと、前記第一の非線形素子に掛かる電圧と、前記第二の非線形素子と前記第三の抵抗に掛かる合計電圧との差を増幅する差動増幅器と、前記差動増幅器の出力電圧に基づいて、前記基準電圧回路コアへと電流を供給するバッファ回路とを有する基準電圧回路とする。 According to the invention described in claim 2 of the claim, in the invention described in claim 1, the constant voltage circuit includes a series circuit of a first resistor and a first nonlinear element, and a second circuit. A reference voltage circuit core in which a series circuit of a resistor, a third resistor, and a second nonlinear element are connected in parallel; a voltage applied to the first nonlinear element; and the second nonlinear element and the third resistor A reference voltage circuit having a differential amplifier that amplifies the difference from the total voltage applied to the output and a buffer circuit that supplies current to the reference voltage circuit core based on the output voltage of the differential amplifier.
また、特許請求の範囲の請求項３記載の発明によれば、請求項２に記載の発明において、前記クランプ回路の前記ｐチャネルＭＯＳトランジスタのゲートもしくは前記ｐｎｐトランジスタのベースに、前記基準電圧の代わりに、前記差動増幅器の出力電圧を入力した基準電圧回路とする。 According to a third aspect of the present invention, in the second aspect , the gate of the p-channel MOS transistor or the base of the pnp transistor of the clamp circuit is replaced with the reference voltage. And a reference voltage circuit to which the output voltage of the differential amplifier is input.
また、特許請求の範囲の請求項４記載の発明によれば、請求項３に記載の発明において、前記バッファ回路は、前記高電圧電源から前記基準電圧回路コアへ電流を供給し、かつ、前記クランプ回路は、前記プルアップ電流から前記差動増幅器に流れる電流を差し引いた余剰電流を前記基準電圧回路コアへとバイパスさせる基準電圧回路とする。 According to the invention described in claim 4 , the buffer circuit supplies current from the high voltage power source to the reference voltage circuit core in the invention described in claim 3 , and The clamp circuit is a reference voltage circuit that bypasses an excess current obtained by subtracting a current flowing through the differential amplifier from the pull-up current to the reference voltage circuit core.
また、特許請求の範囲の請求項５記載の発明によれば、請求項４に記載の発明において、前記プルアップ電流は、前記基準電圧回路コアの消費電流の増減に対応して増減する基準電圧回路とする。 According to a fifth aspect of the present invention, in the fourth aspect , the pull-up current is a reference voltage that increases or decreases in response to an increase or decrease in current consumption of the reference voltage circuit core. A circuit.
また、特許請求の範囲の請求項６記載の発明によれば、基準電圧を生成する定電圧回路およびクランプ回路を具備し、前記定電圧回路は、第一の抵抗と第一の非線形素子の直列回路と、第二の抵抗と第三の抵抗と第二の非線形素子の直列回路とを並列に接続した基準電圧回路コアと、前記第一の非線形素子に掛かる電圧と、前記第二の非線形素子と前記第三の抵抗に掛かる合計電圧との差を増幅する差動増幅器を有し、前記クランプ回路は、プルアップ電流から前記差動増幅器に流れる電流を差し引いた余剰電流を前記基準電圧回路コアへとバイパスさせ、前記定電圧回路の電源電圧が、前記基準電圧に基づき駆動される前記クランプ回路によって前記基準電圧よりも高いクランプ電圧にクランプされる基準電圧回路とする。 According to a sixth aspect of the present invention, a constant voltage circuit for generating a reference voltage and a clamp circuit are provided, and the constant voltage circuit includes a first resistor and a first nonlinear element in series. A reference voltage circuit core in which a series circuit of a circuit, a second resistor, a third resistor, and a second nonlinear element are connected in parallel; a voltage applied to the first nonlinear element; and the second nonlinear element And a differential amplifier that amplifies the difference between the total voltage applied to the third resistor, and the clamp circuit generates a surplus current obtained by subtracting a current flowing through the differential amplifier from a pull-up current. The reference voltage circuit is configured such that the power supply voltage of the constant voltage circuit is clamped to a clamp voltage higher than the reference voltage by the clamp circuit driven based on the reference voltage.
また、特許請求の範囲の請求項７記載の発明によれば、請求項６に記載の発明において、前記定電圧回路は、前記差動増幅器の出力電圧に基づいて、前記基準電圧回路コアへと電流を供給するバッファ回路とを有する基準電圧回路とする。 According to the seventh aspect of the present invention, in the sixth aspect of the present invention, the constant voltage circuit is connected to the reference voltage circuit core based on an output voltage of the differential amplifier. A reference voltage circuit having a buffer circuit for supplying current is used.
本発明によれば、クランプ回路を設けることで、供給電圧が高い場合（高電圧電源の場合）でもクランプ電圧に抑えられた電圧を定電圧回路の全てもしく大部分の電源電圧とすることができる。そして、クランプ電圧を決める電圧を定電圧回路から出力される基準電圧とすることで、クランプ電圧を生成する特別な回路を設ける必要がなくなる。その結果、当該基準電圧より高くて電圧変動の小さいクランプ電圧を電源電圧とする、回路規模すなわち回路面積が小さな低コストの基準電圧回路を提供することができる。特に、基準電圧と定電圧回路の電源電圧が近く、クランプ回路を構成するトランジスタの段数が少ない場合には、電源電圧（＝クランプ電圧）の特性が基準電圧の特性により近くなり、温度変化に対して電圧変動が小さく高精度のクランプ電圧が得られるため、基準電圧の温度変動を小さくできる。 According to the present invention, by providing a clamp circuit, even if the supply voltage is high (in the case of a high voltage power supply), the voltage suppressed to the clamp voltage can be used as all or most of the constant voltage circuit. it can. By using the voltage that determines the clamp voltage as the reference voltage output from the constant voltage circuit, there is no need to provide a special circuit for generating the clamp voltage. As a result, it is possible to provide a low-cost reference voltage circuit with a small circuit scale, that is, a circuit area, in which a clamp voltage higher than the reference voltage and having a small voltage fluctuation is used as a power supply voltage. In particular, when the reference voltage and the power supply voltage of the constant voltage circuit are close, and the number of transistors constituting the clamp circuit is small, the characteristics of the power supply voltage (= clamp voltage) become closer to the characteristics of the reference voltage and Therefore, the voltage fluctuation is small and a highly accurate clamp voltage can be obtained, so that the temperature fluctuation of the reference voltage can be reduced.
また、クランプ電圧の精度を高めることで、基準電圧回路の電源電圧の変動が基準電圧に与える影響を最小限に抑制できて、低消費電流で電源電圧変動の小さな基準電圧回路が構成できる。 Further, by increasing the accuracy of the clamp voltage, it is possible to minimize the influence of fluctuations in the power supply voltage of the reference voltage circuit on the reference voltage, and it is possible to configure a reference voltage circuit with low current consumption and small fluctuations in the power supply voltage.
また、定電圧回路の全てがクランプ電圧を電源電圧とする構成とすることにより、定電圧回路の増幅器を低耐圧素子で構成でき、必要とされる高耐圧素子の数を抑制できるので、増幅器の回路面積を縮小化できて、基準電圧回路の低コスト化を図ることができる。 In addition, since all the constant voltage circuits are configured to use the clamp voltage as the power supply voltage, the amplifier of the constant voltage circuit can be configured with low breakdown voltage elements, and the number of required high breakdown voltage elements can be suppressed. The circuit area can be reduced, and the cost of the reference voltage circuit can be reduced.
また、クランプ回路の電流を基準電圧回路コアに供給する構成とすることにより、基準電圧回路の消費電流を抑制することができる。 In addition, the current consumption of the reference voltage circuit can be suppressed by providing the current of the clamp circuit to the reference voltage circuit core.
実施の形態を以下の実施例で説明する。 Embodiments will be described in the following examples.
図１はこの発明の基準電圧回路の概念図である。この基準電圧回路は高電圧電源で駆動できる基準電圧回路であり、電流供給回路（電流源）、定電圧回路およびクランプ回路で構成される。 FIG. 1 is a conceptual diagram of a reference voltage circuit according to the present invention. This reference voltage circuit is a reference voltage circuit that can be driven by a high-voltage power supply, and includes a current supply circuit (current source), a constant voltage circuit, and a clamp circuit.
図２〜図４は、この発明の第１実施例の基準電圧回路１００の構成を示すものであり、図２は全体の回路図、図３は図２の電流供給回路の回路図、図４は図２の増幅器の回路図である。この基準電圧回路１００は、図２に示すように電流供給回路３、定電圧回路１およびクランプ回路２で構成される。 2 to 4 show the configuration of the reference voltage circuit 100 according to the first embodiment of the present invention. FIG. 2 is an overall circuit diagram, FIG. 3 is a circuit diagram of the current supply circuit of FIG. FIG. 3 is a circuit diagram of the amplifier of FIG. 2. The reference voltage circuit 100 includes a current supply circuit 3, a constant voltage circuit 1, and a clamp circuit 2 as shown in FIG.
図２において、高電圧電源５に電流供給回路３が接続し、この電流供給回路３に定電圧回路１の電源端子８が接続する。この電源端子８にはクランプ回路２にも接続している。図中の符号６は接地（グランド）である。 In FIG. 2, the current supply circuit 3 is connected to the high voltage power supply 5, and the power supply terminal 8 of the constant voltage circuit 1 is connected to the current supply circuit 3. The power supply terminal 8 is also connected to the clamp circuit 2. Reference numeral 6 in the figure denotes ground (ground).
定電圧回路１は図１２に示す従来の基準電圧回路５００（＝定電圧回路５１）と同じで電源は電源端子８の低電圧の端子電圧であり、増幅器７と抵抗Ｒ１１、Ｒ２１、Ｒ２２、および、ダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２で構成される。これらのダイオードは図１４で示すようにｎｐｎトランジスタを用いてもよい。 The constant voltage circuit 1 is the same as the conventional reference voltage circuit 500 (= constant voltage circuit 51) shown in FIG. 12, and the power source is a low terminal voltage of the power supply terminal 8, and the amplifier 7 and resistors R11, R21, R22, and , Diodes D11, D12, D21, and D22. These diodes may use npn transistors as shown in FIG.
クランプ回路２は一つのＰＭＯＳＦＥＴ９で構成され、ＰＭＯＳＦＥＴ９のゲート端子Ｇは定電圧回路１の出力端子４に接続し、ＰＭＯＳＦＥＴ９のソース端子Ｓは電源端子８に接続する。 The clamp circuit 2 is composed of one PMOSFET 9, the gate terminal G of the PMOSFET 9 is connected to the output terminal 4 of the constant voltage circuit 1, and the source terminal S of the PMOSFET 9 is connected to the power supply terminal 8.
図３において、電流供給回路３は電流ミラー回路を構成する２個の高耐圧ＰＭＯＳＦＥＴ１０，１１とプルアップ電流Ｉｐｕの値を制御するＪ−ＦＥＴ１２（接合型電圧効果トランジスタ）で構成される。なお、電流供給回路３は、高電圧電源５と電源端子８の間に、単に抵抗を接続することでも実現可能であるが、図３の回路構成にした場合、ＩｐｕはＪ−ＦＥＴ１２により設定される一定電流であり高電圧電源５の電源電圧Ｖｃｃｈに依存しない点で優れている。またＩｐｕは定電圧回路１に流れる電流Ｉｏとクランプ回路２に流れる電流Ｉ１の和と等しい。ここで、Ｉｐｕは、定電圧回路１の消費電流を考慮し、これよりも十分に大きな値とする必要がある。 In FIG. 3, the current supply circuit 3 is composed of two high voltage PMOSFETs 10 and 11 constituting a current mirror circuit and a J-FET 12 (junction voltage effect transistor) for controlling the value of the pull-up current Ipu. The current supply circuit 3 can be realized by simply connecting a resistor between the high-voltage power supply 5 and the power supply terminal 8, but in the case of the circuit configuration of FIG. 3, Ipu is set by the J-FET 12. This is excellent in that it is a constant current and does not depend on the power supply voltage Vcch of the high-voltage power supply 5. Ipu is equal to the sum of the current Io flowing through the constant voltage circuit 1 and the current I1 flowing through the clamp circuit 2. Here, Ipu needs to be a sufficiently larger value in consideration of the current consumption of the constant voltage circuit 1.
図４に示す増幅器７の構成は、低電圧で駆動される従来の増幅器５７と同じ構成であり、３個のＰＭＯＳＦＥＴ１３，１４，１５と２個のｎｐｎトランジスタ１６，１７と１個のバイアス電流源１８、および回路発振を防止するための位相補償容量Ｃｃで構成される。増幅器７の出力は定電圧回路１の出力端子４に接続し基準電圧Ｖｒｅｆを出力する。この構成では、増幅器７の電圧利得が大きくなるため、回路の発振を防ぐために、通常、このように位相補償容量Ｃｃが付加される。 The configuration of the amplifier 7 shown in FIG. 4 is the same as that of the conventional amplifier 57 driven at a low voltage, and three PMOSFETs 13, 14, 15 and two npn transistors 16, 17 and one bias current source. 18 and a phase compensation capacitor Cc for preventing circuit oscillation. The output of the amplifier 7 is connected to the output terminal 4 of the constant voltage circuit 1 to output the reference voltage Vref. In this configuration, since the voltage gain of the amplifier 7 is increased, the phase compensation capacitor Cc is usually added in this manner in order to prevent circuit oscillation.
図２に示す基準電圧回路１００において、図１２に示す従来の基準電圧回路５００との構成の違いは、１０Ｖ〜３０Ｖの高電圧電源５と定電圧回路１の電源端子８の間に電流供給回路３が接続され、電源端子８に定電圧回路１とクランプ回路２が接続され、電流供給回路３からプルアップ電流Ｉｐｕが定電圧回路１とクランプ回路２に供給されている点である。 The configuration of the reference voltage circuit 100 shown in FIG. 2 is different from that of the conventional reference voltage circuit 500 shown in FIG. 12 in that a current supply circuit is provided between the high voltage power supply 5 of 10V to 30V and the power supply terminal 8 of the constant voltage circuit 1. 3, the constant voltage circuit 1 and the clamp circuit 2 are connected to the power supply terminal 8, and the pull-up current Ipu is supplied from the current supply circuit 3 to the constant voltage circuit 1 and the clamp circuit 2.
クランプ回路２は基準電圧Ｖｒｅｆを入力とするソースフォロア回路であり、電源端子８の電圧（電源電圧Ｖｃｃ）は、クランプ回路２により、ＰＭＯＳＦＥＴ９のゲート・ソース間電圧ＶＧＳであるレベルシフト電圧Ｖｌｓｍと基準電圧Ｖｒｅｆとの和の電圧にクランプされる。レベルシフト電圧Ｖｌｓｍは、図５に示すようにＰＭＯＳＦＥＴ９にＩ１が流れたときのゲート・ソース間電圧ＶＧＳである。この電圧ＶＧＳは、ＰＭＯＳＦＥＴ９のしきい値電圧Ｖｇｔｈを電流Ｉ１を流すのに必要なオーバードライブ電圧分だけ超過した電圧となる。 The clamp circuit 2 is a source follower circuit which receives the reference voltage Vref, the voltage of the power supply terminal 8 (power supply voltage Vcc) is, the clamp circuit 2, the level shift voltage Vlsm and the gate-source voltage V GS of PMOSFET9 Clamped to the sum of the reference voltage Vref. Level shift voltage Vlsm is the gate-source voltage V GS when I1 flows through the PMOSFET9 as shown in FIG. This voltage V GS exceeds the threshold voltage Vgth of the PMOSFET 9 by an overdrive voltage necessary for flowing the current I1.
定電圧回路１を動作させるための電源電圧Ｖｃｃを得るためには、電源端子８の電圧Ｖｃｃを所定の範囲の電圧にする必要があり、電源電圧Ｖｃｃと基準電圧Ｖｒｅｆの差が大きい場合には、クランプ回路２を構成するトランジスタの段数を増やしてレベルシフト電圧を高める方策が必要となる（ただし、段数が多くなると、トランジスタの温度特性によりクランプ電圧の温度依存性が大きくなるので、定電圧回路１が動作する最小の電源電圧Ｖｃｃになるように段数を選定するのが好ましい）。本実施例１では、増幅器７がＶｒｅｆ＋Ｖｌｓｍの電源電圧で正常に動作する構成であるため、ＰＭＯＳＦＥＴ９のみでクランプ回路を構成している。 In order to obtain the power supply voltage Vcc for operating the constant voltage circuit 1, it is necessary to set the voltage Vcc of the power supply terminal 8 within a predetermined range, and when the difference between the power supply voltage Vcc and the reference voltage Vref is large. Therefore, it is necessary to increase the level shift voltage by increasing the number of stages of transistors constituting the clamp circuit 2 (however, as the number of stages increases, the temperature dependence of the clamp voltage increases due to the temperature characteristics of the transistor. It is preferable to select the number of stages so that the minimum power supply voltage Vcc at which 1 operates is obtained). In the first embodiment, since the amplifier 7 operates normally with the power supply voltage of Vref + Vlsm, the clamp circuit is configured only by the PMOSFET 9.
ここで、この発明の基準電圧回路１００の動作について説明する。高電圧電源Ｖｃｃｈから電流供給回路３を介して定電圧回路２の電源端子８に電圧Ｖｃｃが印加される。この電圧Ｖｃｃはクランプ回路２にも印加される。定電圧回路１が動作を開始し、定電圧回路１にＩｏが流れ、定電圧回路１の出力端子４から基準電圧Ｖｒｅｆが出力される。この基準電圧ＶｒｅｆをＰＭＯＳＦＥＴ９のゲート端子Ｇに与える。この基準電圧Ｖｒｅｆは定電圧回路１を構成する増幅器７と抵抗Ｒ１１、Ｒ２１、Ｒ２２、および、ダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２により決定される。 Here, the operation of the reference voltage circuit 100 of the present invention will be described. The voltage Vcc is applied from the high voltage power supply Vcch to the power supply terminal 8 of the constant voltage circuit 2 through the current supply circuit 3. This voltage Vcc is also applied to the clamp circuit 2. The constant voltage circuit 1 starts operation, Io flows through the constant voltage circuit 1, and the reference voltage Vref is output from the output terminal 4 of the constant voltage circuit 1. This reference voltage Vref is applied to the gate terminal G of the PMOSFET 9. This reference voltage Vref is determined by the amplifier 7 constituting the constant voltage circuit 1, resistors R11, R21, R22 and diodes D11, D12, D21, D22.
ＰＭＯＳＦＥＴ９のゲート端子Ｇに基準電圧Ｖｒｅｆが印加されると、電源電圧Ｖｃｃと基準電圧Ｖｒｅｆの差がＰＭＯＳＦＥＴ９のゲート端子ＧとソースＳ間にゲート・ソース間電圧ＶＧＳとして印加されて、ＰＭＯＳＦＥＴ９が導通を開始しＩ１が流れる。ここで、Ｉ１とＩｏの和はＪ−ＦＥＴ１２で制御されたプルアップ電流Ｉｐｕになる。 When the reference voltage Vref to the gate terminal G of PMOSFET9 is applied, is applied as the power supply voltage Vcc and the difference between the reference voltage Vref is PMOSFET9 gate terminal G and the source S the gate-source voltage V GS between, conduction PMOSFET9 And I1 flows. Here, the sum of I1 and Io becomes the pull-up current Ipu controlled by the J-FET 12.
ＰＭＯＳＦＥＴ９が導通を開始すると、クランプ回路２はソースフォロアとして動作し、上述のようにＰＭＯＳＦＥＴ９のゲート・ソース間電圧ＶＧＳはＰＭＯＳＦＥＴ９のしきい値電圧ＶｇｔｈとＩ１＝Ｉｐｕ−Ｉ０を流すためのオーバードライブ電圧の和となる。そして、この和の電圧がレベルシフト電圧Ｖｌｓｍとなり、ＰＭＯＳＦＥＴ９のしきい値電圧Ｖｇｔｈ，ＩｐｕおよびＩ０が一定の値であるので、レベルシフト電圧Ｖｌｓｍも一定の電圧となる。 When the PMOSFET 9 starts to conduct, the clamp circuit 2 operates as a source follower. As described above, the gate-source voltage V GS of the PMOSFET 9 is an overdrive for flowing the threshold voltage Vgth of the PMOSFET 9 and I1 = Ipu−I0. Sum of voltage. This sum voltage becomes the level shift voltage Vlsm, and the threshold voltages Vgth, Ipu and I0 of the PMOSFET 9 are constant values, so that the level shift voltage Vlsm also becomes a constant voltage.
クランプ電圧Ｖｓは基準電圧ＶｒｅｆとＶｌｓｍの和であるので、クランプ電圧Ｖｓも高電圧電源５の電圧Ｖｃｃｈに依存しない一定の電圧になる。そして、定電圧回路１の電源電圧Ｖｃｃはこのクランプ電圧Ｖｓでクランプされ、高電圧電源５の電圧Ｖｃｃｈに依存しない。 Since the clamp voltage Vs is the sum of the reference voltages Vref and Vlsm, the clamp voltage Vs is also a constant voltage that does not depend on the voltage Vcch of the high voltage power supply 5. The power supply voltage Vcc of the constant voltage circuit 1 is clamped by the clamp voltage Vs and does not depend on the voltage Vcch of the high voltage power supply 5.
この基準電圧回路１００では、電流供給回路３を構成する素子に高耐圧素子が必要となるが、定電圧回路１とクランプ回路２は低耐圧素子で構成できるので、定電圧回路１に高耐圧素子を用いて高電圧駆動できる基準電圧回路にした場合に比べると、回路面積を小さくできる。 例えば、定電圧回路１に高耐圧素子を用いたときには、３個のＰＭＯＳＦＥＴ１３，１４，１５と２個のｐｎｐトランジスタ１６，１７の５個を高耐圧素子にして、さらに位相補償容量Ｃｃも高耐圧化しなければならない。一方、電流供給回路３では、２個のＰＭＯＳＦＥＴ１０，１１と１個のＪ−ＦＥＴ１２で３個の高耐圧素子で済み、回路面積を半減することができる。 In the reference voltage circuit 100, a high voltage element is required as an element constituting the current supply circuit 3. However, since the constant voltage circuit 1 and the clamp circuit 2 can be composed of low voltage elements, the constant voltage circuit 1 includes a high voltage element. Compared to a reference voltage circuit that can be driven at a high voltage using the circuit, the circuit area can be reduced. For example, when a high voltage element is used in the constant voltage circuit 1, five PMOSFETs 13, 14, 15 and two pnp transistors 16, 17 are used as high voltage elements, and the phase compensation capacitor Cc has a high voltage. Must be converted. On the other hand, in the current supply circuit 3, the two PMOSFETs 10 and 11 and the one J-FET 12 need only be three high breakdown voltage elements, and the circuit area can be halved.
前記したように、電流供給回路３とクランプ回路２を従来の定電圧回路５１に付加することにより、高電圧電源５で駆動でき、電圧変動が小さく、回路面積が縮小化できて製造コストの低減が図れる基準電圧回路１００を提供することができる。 As described above, by adding the current supply circuit 3 and the clamp circuit 2 to the conventional constant voltage circuit 51, it can be driven by the high voltage power source 5, the voltage fluctuation is small, the circuit area can be reduced, and the manufacturing cost is reduced. Therefore, it is possible to provide the reference voltage circuit 100 capable of achieving the above.
つぎに、図２の定電圧回路１およびクランプ回路２のそれぞれの回路構成が異なる場合の基準電圧回路２００〜４００について、以下の実施例で説明する。 Next, reference voltage circuits 200 to 400 when the circuit configurations of the constant voltage circuit 1 and the clamp circuit 2 in FIG. 2 are different will be described in the following embodiments.
図６および図７は、この発明の第２実施例の基準電圧回路２００の構成であり、図６は全体の回路図、図７は図６の増幅器の回路図である。
図２、図４との違いは、クランプ回路２ａの回路構成（ＰＭＯＳＦＥＴ９ａのゲートとドレインが短絡され、そのドレインに２段のｐｎｐトランジスタ１９が接続し、２段のｐｎｐトランジスタ１９のゲートが定電圧回路１ａの出力端子４に接続している点。なお、２段のｐｎｐトランジスタ１９はエミッタフォロア回路を構成している。）、および、増幅器７ａの回路構成（増幅器７におけるＰＭＯＳＦＥＴ１５で構成されたソース接地増幅段を、ダーリントン接続されたｎｐｎトランジスタ２１，２２によるエミッタフォロアに変更し、位相補償容量Ｃｃを不要にした点。）であり、定電圧回路の動作原理は同様である。ここで、クランプ回路２ａの回路構成の変更は、増幅器７から増幅器７ａへの回路構成変更に伴い、要求される電源電圧Ｖｃｃが増加したことに対応するためのものである。なお、図６の回路構成にすることにより、出力端子４に接続する図示しない負荷に大きな電流が流れる場合であっても、図２の場合と比べ、基準電圧Ｖｒｅｆの電圧変動を小さく抑えることできる。
6 and 7 show the configuration of the reference voltage circuit 200 according to the second embodiment of the present invention. FIG. 6 is an overall circuit diagram, and FIG. 7 is a circuit diagram of the amplifier of FIG.
2 and 4 is that the circuit configuration of the clamp circuit 2a (the gate and the drain of the PMOSFET 9a are short-circuited, a two-stage pnp transistor 19 is connected to the drain, and the gate of the two-stage pnp transistor 19 is a constant voltage) It is connected to the output terminal 4 of the circuit 1a, where the two-stage pnp transistor 19 constitutes an emitter follower circuit), and the circuit configuration of the amplifier 7a (the source configured by the PMOSFET 15 in the amplifier 7) The ground amplification stage is changed to an emitter follower by npn transistors 21 and 22 connected in Darlington, and the phase compensation capacitor Cc is unnecessary.) The operation principle of the constant voltage circuit is the same. Here, the change in the circuit configuration of the clamp circuit 2a is to respond to the increase in the required power supply voltage Vcc accompanying the change in the circuit configuration from the amplifier 7 to the amplifier 7a. 6, even when a large current flows through a load (not shown) connected to the output terminal 4, the voltage fluctuation of the reference voltage Vref can be suppressed smaller than in the case of FIG. 2. .
クランプ回路２ａにおいて、レベルシフト電圧ＶｌｓはＰＭＯＳＦＥＴ９ａにＩ１が流れたときのレベルシフト電圧Ｖｌｓｍ（＝ＰＭＯＳＦＥＴ９ａのゲート・ソース間電圧ＶＧＳ）と２段のｐｎｐトランジスタ１９にＩ１が流れたときのレベルシフト電圧Ｖｌｓｂ（＝２段のｐｎｐトランジスタのベース・エミッタ間電圧ＶＢＥ）の和となる。 In the clamp circuit 2a, the level shift voltage Vls level shift when I1 flows through the level shift voltage VLSM (= inter PMOSFET9a gate-source voltage V GS) and two stages of the pnp transistor 19 when I1 flows in PMOSFET9a This is the sum of the voltage Vlsb (= base-emitter voltage V BE of the two-stage pnp transistor).
図８は、２段のｐｎｐトランジスタ１９のエミッタ電流とベース・エミッタ間電圧の関係を示す図である。
２段のｐｎｐトランジスタ１９のベース・エミッタ間電圧ＶＢＥは、２段のｐｎｐトランジスタ１９に流れたＩ１で２段のｐＥｎＢ接合に生じた順電圧降下であり、これが２段のｐｎｐトランジスタ１９からなるエミッタフォロア回路によるレベルシフト電圧Ｖｌｓｂとなる。
FIG. 8 is a diagram showing the relationship between the emitter current of the two-stage pnp transistor 19 and the base-emitter voltage.
The base-emitter voltage V BE of the two-stage pnp transistor 19 is a forward voltage drop generated at the two-stage p En B junction due to I1 flowing through the two-stage pnp transistor 19, and this is the two-stage pnp transistor The level shift voltage Vlsb is obtained by the emitter follower circuit 19.
従って、クランプ電圧Ｖｓは、定電圧回路１ａから出力される基準電圧ＶｒｅｆとＰＭＯＳＦＥＴ９ａにＩ１が流れたときのゲート・ソース間電圧（レベルシフト電圧Ｖｌｓｍ）および２段のｐｎｐトランジスタのベース・エミッタ間電圧（レベルシフト電圧Ｖｌｓｂ）で決まる電圧である。このクランプ電圧Ｖｓで定電流回路１ａの電源電圧Ｖｃｃはクランプされ一定電圧となる。 Therefore, the clamp voltage Vs includes the reference voltage Vref output from the constant voltage circuit 1a, the gate-source voltage (level shift voltage Vlsm) when I1 flows through the PMOSFET 9a, and the base-emitter voltage of the two-stage pnp transistors. The voltage is determined by (level shift voltage Vlsb). With this clamp voltage Vs, the power supply voltage Vcc of the constant current circuit 1a is clamped and becomes a constant voltage.
この定電圧回路１ａを電流供給回路３を介さないで直接高電圧電源５で駆動しようとすると、増幅器７ａを構成している２個のＰＭＯＳＦＥＴ１３、１４と４個のｐｎｐトランジスタ１６、１７、２１、２２を全て高耐圧素子にしなければならない。本発明の基準電圧回路２００を適用することで、これらの６個の素子は低耐圧素子でよくなり、回路面積を半減することができる。 If the constant voltage circuit 1a is directly driven by the high voltage power supply 5 without going through the current supply circuit 3, the two PMOSFETs 13 and 14 and the four pnp transistors 16, 17, 21, All 22 must be high voltage elements. By applying the reference voltage circuit 200 of the present invention, these six elements may be low withstand voltage elements, and the circuit area can be halved.
図９は、この発明の第３実施例の基準電圧回路３００の回路図である。この定電圧回路１ｂは３個のＰＭＯＳＦＥＴ２３，２４，２５と２個のＮＭＯＳＦＥＴ２６，２７と抵抗Ｒ４１、Ｒ５１、および、ダイオードＤ３１、Ｄ３２、Ｄ４１、Ｄ４２、Ｄ５１、Ｄ５２で構成されている。 FIG. 9 is a circuit diagram of a reference voltage circuit 300 according to the third embodiment of the present invention. The constant voltage circuit 1b includes three PMOSFETs 23, 24, and 25, two NMOSFETs 26 and 27, resistors R41 and R51, and diodes D31, D32, D41, D42, D51, and D52.
ここでは、説明を簡単にするため、ＰＭＯＳＦＥＴ２３，２４，２５、および、ＮＭＯＳＦＥＴ２６，２７のサイズは、それぞれ等しいものとする。そのため、ミラー回路を構成するＰＭＯＳＦＥＴ２３，２４、２５には等しい電流が流れる。この電流値は、ＮＭＯＳＦＥＴ２６，２７のソース電位、すなわち、Ｄ３１、Ｄ３２の直列接続回路に掛かる電圧と、Ｒ４１、Ｄ４１、Ｄ４２の直列接続回路に掛かる電圧が等しくなるような値に制御される。さらに、ＰＭＯＳＦＥＴ２５から出力される電流が、Ｒ５１、Ｄ５１、Ｄ５２の直列接続回路に流れ、基準電圧Ｖｒｅｆを生成する。ここで、抵抗Ｒ４１、Ｒ５１、および、ダイオードＤ３１、Ｄ３２、Ｄ４１、Ｄ４２、Ｄ５１、Ｄ５２の諸元を適切な値（一例では、Ｒ４１＝１２ｋΩ、Ｒ５１＝１５０ｋΩ、Ｄ４１とＤ４２の接合面積は、Ｄ３１、Ｄ３２、Ｄ５１、Ｄ５２の接合面積の５倍）に調整することにより、定電圧回路１bの出力端子４から出力される基準電圧Ｖｒｅｆは、電源電圧や温度に依存しない一定の電圧になる。 Here, in order to simplify the description, the PMOSFETs 23, 24, and 25 and the NMOSFETs 26 and 27 have the same size. Therefore, an equal current flows through the PMOSFETs 23, 24, and 25 that constitute the mirror circuit. This current value is controlled so that the source potential of the NMOSFETs 26 and 27, that is, the voltage applied to the series connection circuit of D31 and D32 is equal to the voltage applied to the series connection circuit of R41, D41 and D42. Further, the current output from the PMOSFET 25 flows through the series connection circuit of R51, D51, and D52, and generates the reference voltage Vref. Here, the specifications of the resistors R41, R51 and the diodes D31, D32, D41, D42, D51, D52 are appropriate values (in one example, R41 = 12 kΩ, R51 = 150 kΩ, and the junction area between D41 and D42 is D31). , D32, D51, and D52), the reference voltage Vref output from the output terminal 4 of the constant voltage circuit 1b becomes a constant voltage that does not depend on the power supply voltage or temperature.
定電圧回路１ｂは、Ｖｒｅｆ＋Ｖｌｓｍの電源電圧で十分に動作可能であるため、これに対応するクランプ回路２は１個のＰＭＯＳＦＥＴ９で構成され図２の場合と同じにしてある。 Since the constant voltage circuit 1b can sufficiently operate with a power supply voltage of Vref + Vlsm, the clamp circuit 2 corresponding to this is composed of one PMOSFET 9 and is the same as in the case of FIG.
この場合もクランプ回路２により定電圧電源１ｂの電源電圧Ｖｃｃはクランプ電圧Ｖｓ（＝Ｖｒｅｆ＋Ｖｌｓｍ）にクランプされる。 In this case as well, the clamp circuit 2 clamps the power supply voltage Vcc of the constant voltage power supply 1b to the clamp voltage Vs (= Vref + Vlsm).
図１０は、この発明の第４実施例の基準電圧回路４００の回路図である。この定電圧回路１ｃは１個のデプレッション型ＮＭＯＳＦＥＴ（ノーマリーオン型ｎチャネルＭＯＳＦＥＴ）２８と１個のエンハンスメント型ＮＭＯＳＦＥＴ２９で構成されている。ここで、ゲートとソースが接続されてゲート・ソース間電圧ＶＧＳがゼロとなっているデプレッション型ＮＭＯＳＦＥＴ２８は定電流源として動作し、エンハンスメント型ＮＭＯＳＦＥＴ２９はこの電流を基準電圧に変換する負荷として動作する。両者の温度依存性が打ち消し合うように、サイズを調整することにより、温度依存性の小さな定電圧を得ることができる。 FIG. 10 is a circuit diagram of a reference voltage circuit 400 according to the fourth embodiment of the present invention. The constant voltage circuit 1 c is composed of one depletion type NMOSFET (normally on n channel MOSFET) 28 and one enhancement type NMOSFET 29. Here, the depletion type NMOSFET 28 in which the gate and the source are connected and the gate-source voltage V GS is zero operates as a constant current source, and the enhancement type NMOSFET 29 operates as a load for converting this current into a reference voltage. . A constant voltage having a small temperature dependency can be obtained by adjusting the size so that the temperature dependencies of the two cancel each other.
定電圧回路１cは、Ｖｒｅｆ＋Ｖｌｓｍの電源電圧で十分に動作可能であるため、これに対応するクランプ回路２は１個のＰＭＯＳＦＥＴ９で構成され図２の場合と同じにしてある。 Since the constant voltage circuit 1c can sufficiently operate with a power supply voltage of Vref + Vlsm, the clamp circuit 2 corresponding to this is composed of one PMOSFET 9 and is the same as in the case of FIG.
この場合もクランプ回路２により定電圧電源１ｃの電源電圧Ｖｃｃはクランプ電圧Ｖｓ（＝Ｖｒｅｆ＋Ｖｌｓｍ）にクランプされる。
上述の各実施例で、クランプ回路２はＰＭＯＳＦＥＴ９を使うものとしたが、ＰＭＯＳＦＥＴ９をエミッタ端子が電源端子８に接続されるｐｎｐトランジスタに置き換えてもよい。その場合、クランプ回路２におけるレベルシフト量Ｖｌｓｍは当該ｐｎｐトランジスタのエミッタ・ベース間電圧になる。さらに、当該ｐｎｐトランジスタはダーリントントランジスタであってもよいし、電源端子８とｐｎｐトランジスタのエミッタ端子の間にダイオードやゲートとドレインが短絡されたＰＭＯＳＦＥＴを接続するようにしてもよい。
Also in this case, the power supply voltage Vcc of the constant voltage power supply 1c is clamped to the clamp voltage Vs (= Vref + Vlsm) by the clamp circuit 2.
In each of the embodiments described above, the clamp circuit 2 uses the PMOSFET 9, but the PMOSFET 9 may be replaced with a pnp transistor whose emitter terminal is connected to the power supply terminal 8. In that case, the level shift amount Vlsm in the clamp circuit 2 becomes the emitter-base voltage of the pnp transistor. Further, the pnp transistor may be a Darlington transistor, or a diode or a PMOSFET whose gate and drain are short-circuited may be connected between the power supply terminal 8 and the emitter terminal of the pnp transistor.
また、クランプ回路２ａについては、２段のｐｎｐトランジスタをＰＭＯＳＦＥＴに置き換えてもよい。その場合、ゲートとドレインが短絡されたＰＭＯＳＦＥＴを１つではなく複数直列接続して、トータルのレベルシフト量を確保するようにすればよい。さらに、ゲートとドレインが短絡されたＰＭＯＳＦＥＴをダイオードに置き換えてもよい。 For the clamp circuit 2a, the two-stage pnp transistor may be replaced with a PMOSFET. In that case, a plurality of PMOSFETs whose gates and drains are short-circuited may be connected in series instead of one to ensure a total level shift amount. Furthermore, the PMOSFET whose gate and drain are short-circuited may be replaced with a diode.
図１７および図１８〜図２０は、この発明の第５実施例の基準電圧回路の構成図であり、図１７は要部ブロック図を、図１８〜図２０は基準電圧回路６００の具体的な回路図をそれぞれ示すものである。図１８〜図２０と図６の違いは、ダイオードＤ１１，Ｄ１２、Ｄ２１，Ｄ２２をベース端子とコレクタ端子を短絡させたｎｐｎトランジスタＱ０８，Ｑ０９，Ｑ１０，Ｑ１１に変更した点、図６で示していない起動回路３２を示した点、電流供給回路３１の具体的な回路（カレントミラー回路Ａ（３７）とＪＦＥＴ３８）を示した点、および、クランプ回路２aをクランプ回路３６の構成に変更した点である。 FIGS. 17 and 18 to 20 are configuration diagrams of the reference voltage circuit according to the fifth embodiment of the present invention. FIG. 17 is a block diagram of the principal part, and FIGS. Each circuit diagram is shown. The difference between FIGS. 18 to 20 and FIG. 6 is that diodes D11, D12, D21, and D22 are changed to npn transistors Q08, Q09, Q10, and Q11 in which the base terminal and the collector terminal are short-circuited, and are not shown in FIG. The start circuit 32 is shown, a specific circuit of the current supply circuit 31 (current mirror circuit A (37) and JFET 38) is shown, and the clamp circuit 2a is changed to the configuration of the clamp circuit 36. .
図１７では、図６の増幅器７ａを差動増幅器３３とバッファ回路３４に分割して示している。ここでは、差動増幅器３３の消費電流をIａ、バッファ回路３４の消費電流をIｂで示しており、本実施例においては、IａとIｂの和が図６のIoに相当する。また、図１９に示す差動増幅器３３の電源端子８ａ（電圧Ｖｃｃａ）、図２０に示すバッファ回路３４の電源端子８ｂ（電圧をＶｃｃｂ）は共通になっており、これらが図６の定電圧回路の電源端子８（の一部）に相当する。また、図１７では、図６の定電圧回路１ａの抵抗Ｒ１１，Ｒ２１，Ｒ２２と、ダイオードＤ１１，Ｄ１２、Ｄ２１，Ｄ２２に相当する部分をまとめて、基準電圧回路コア３５として示している。 In FIG. 17, the amplifier 7 a of FIG. 6 is divided into a differential amplifier 33 and a buffer circuit 34. Here, the consumption current of the differential amplifier 33 is indicated by Ia, and the consumption current of the buffer circuit 34 is indicated by Ib. In this embodiment, the sum of Ia and Ib corresponds to Io in FIG. Further, the power supply terminal 8a (voltage Vcca) of the differential amplifier 33 shown in FIG. 19 and the power supply terminal 8b (voltage Vccb) of the buffer circuit 34 shown in FIG. 20 are common, and these are the constant voltage circuit of FIG. Corresponds to (a part of) the power supply terminal 8. In FIG. 17, the parts corresponding to the resistors R11, R21, R22 and the diodes D11, D12, D21, D22 of the constant voltage circuit 1a of FIG. 6 are collectively shown as a reference voltage circuit core 35.
尚、図１８〜図２０は、基準電圧回路６００を３分割した回路であり、図１８が左側の回路図、図１９は中央の回路図、図２０は右側の回路図である。それぞれの図において、矢印の先に付した記号（アルファベット）同士が互いに接続する。 18 to 20 are circuits in which the reference voltage circuit 600 is divided into three, FIG. 18 is a circuit diagram on the left side, FIG. 19 is a circuit diagram on the center, and FIG. 20 is a circuit diagram on the right side. In each figure, symbols (alphabets) attached to the ends of arrows are connected to each other.
図１８において、カレントミラー回路Ａ３７はｐチャネルＭＯＳＦＥＴであるＭ０１，Ｍ０２，Ｍ０３で構成される。また、電流供給回路３１は、カレントミラー回路Ａ３７のＭ０１，Ｍ０３およびＪＦＥＴ３８（接合型電界効果トランジスタ）で構成され、従来は図示されていない起動回路３２が図示されている。 In FIG. 18, the current mirror circuit A37 includes p-channel MOSFETs M01, M02, and M03. Further, the current supply circuit 31 includes M01 and M03 of the current mirror circuit A37 and a JFET 38 (junction field effect transistor), and a startup circuit 32 not shown heretofore is shown.
図１９において、差動増幅器３３はｐチャネルＭＯＳＦＥＴであるＭ０４、Ｍ０５、ｎｐｎトランジスタであるＱ０３，Ｑ０４，Ｑ０５で構成される。このＭ０４、Ｍ０５、Ｑ０３，Ｑ０４，Ｑ０５は図７中の符号の１３，１４，１６，１７，１８にそれぞれ対応する。 In FIG. 19, the differential amplifier 33 includes p-channel MOSFETs M04 and M05, and npn transistors Q03, Q04, and Q05. These M04, M05, Q03, Q04, and Q05 correspond to reference numerals 13, 14, 16, 17, and 18 in FIG.
図２０において、バッファ回路３４はダーリントン接続されたｎｐｎトランジスタＱ０６，Ｑ０７で構成され、図７中の符号の２１，２２に対応する。
基準電圧回路コア３５は、基準電圧回路６００の出力電圧を決定する部分であり、抵抗Ｒ１１，Ｒ２１，Ｒ２２とベース端子とコレクタ端子が短絡されたｎｐｎトランジスタであるＱ０８，Ｑ０９、Ｑ１０，Ｑ１１で構成され、Ｑ０８，Ｑ０９、Ｑ１０，Ｑ１１は図６のＤ１１，Ｄ１２、Ｄ２１，Ｄ２２にそれぞれ対応する。
In FIG. 20, the buffer circuit 34 includes npn transistors Q06 and Q07 connected in a Darlington connection, and corresponds to reference numerals 21 and 22 in FIG.
The reference voltage circuit core 35 is a part that determines the output voltage of the reference voltage circuit 600, and is composed of resistors R11, R21, R22, and Q08, Q09, Q10, Q11 which are npn transistors whose base terminals and collector terminals are short-circuited. Q08, Q09, Q10, and Q11 correspond to D11, D12, D21, and D22 of FIG. 6, respectively.
クランプ回路３６は、差動増幅器３３の出力にゲート端子を接続したｐチャネルＭＯＳＦＥＴであるＭ０６のみで構成されている。Ｍ０６のドレイン端子は定電圧回路の電源端子（すなわち、差動増幅器３３およびバッファ回路３４の電源端子８ａ、８ｂ）に接続され、Ｍ０６のソース端子は接地端子に接続されている。 The clamp circuit 36 is composed only of M06, which is a p-channel MOSFET in which the gate terminal is connected to the output of the differential amplifier 33. The drain terminal of M06 is connected to the power supply terminals of the constant voltage circuit (that is, the power supply terminals 8a and 8b of the differential amplifier 33 and the buffer circuit 34), and the source terminal of M06 is connected to the ground terminal.
図１８において、ＪＦＥＴ３８のゲートは図示しないが、ゲートはＧＮＤと接続して定電圧であるため、ＪＦＥＴ３８のソース・ドレイン電圧が変化しても流れる電流はほぼ一定であり、定電流素子として機能させている。 In FIG. 18, although the gate of JFET 38 is not shown in the figure, the gate is connected to GND and has a constant voltage. Therefore, even if the source-drain voltage of JFET 38 changes, the flowing current is almost constant and functions as a constant current element. ing.
起動回路３２の役割は、差動増幅器３３を構成するＱ０３，Ｑ０４、Ｑ０５に電流が流れず、基準電圧Ｖｒｅｆが低い状態で静定することを防止することである。このような状態では、Ｑ０２に電流が流れていないため、Ｍ０２のドレイン電流は、Ｑ０１のベース端子を持ち上げ、Ｑ０１に電流を流し込もうとする。Ｑ０１に電流が流れるとその電流がＱ０６のベースに注入され、その結果、Ｑ０６、Ｑ０７を介して基準電圧回路コア３５に電流が供給されてＶｒｅｆが上昇し、これと同時に、Ｑ０２もベース電位が上昇し、コレクタ電流が流れる。 The function of the starting circuit 32 is to prevent the current from flowing through Q03, Q04, and Q05 constituting the differential amplifier 33 and preventing the reference voltage Vref from being settled. In such a state, since no current flows through Q02, the drain current of M02 lifts the base terminal of Q01 and tries to flow current into Q01. When a current flows through Q01, the current is injected into the base of Q06. As a result, current is supplied to the reference voltage circuit core 35 via Q06 and Q07, and Vref rises. Rises and collector current flows.
Ｑ０２のコレクタ電流がＭ０２のドレイン電流を超えると、Ｑ０１のベース電位が低下し、Ｑ０１は遮断される（この時点で、Ｖｒｅｆは差動増幅器３３で制御されている）。
ｎチャネルＭＯＳＦＥＴであるＭ０７は、Ｑ０２のコレクタ電位が低下し、飽和領域に入ることを防止する目的で設けられている（Ｑ０２が飽和領域で動作すると、Ｑ０２のベース電流が増加することで、Ｖｒｅｆに影響を与えるため）。これにより、Ｑ０２のコレクタ電流のうち、Ｍ０２のドレイン電流を除く電流がＭ０７を介して供給され、Ｑ０２のコレクタ電位の低下を、Ｖｒｅｆ−Ｖｇｓ７（Ｖｇｓ７：Ｍ０７に該電流を流すために必要なゲート―ソース間電圧）に抑えるため、Ｑ０２のコレクタ−エミッタ間電圧Ｖｃｅ２の飽和を防止することができる。
When the collector current of Q02 exceeds the drain current of M02, the base potential of Q01 decreases and Q01 is cut off (at this point, Vref is controlled by the differential amplifier 33).
M07, which is an n-channel MOSFET, is provided for the purpose of preventing the collector potential of Q02 from falling and entering the saturation region (when Q02 operates in the saturation region, the base current of Q02 increases, so that Vref To affect). As a result, of the collector current of Q02, the current excluding the drain current of M02 is supplied via M07, and the decrease in the collector potential of Q02 is caused by Vref−Vgs7 (Vgs7: gate necessary for flowing the current through M07). -Saturation of the collector-emitter voltage Vce2 of Q02 can be prevented.
図１７および図１８〜図２０において、基準電圧回路コア３５は、抵抗Ｒ１１と非線形素子であるｎｐｎトランジスタのＱ０８，Ｑ０９の直列回路および抵抗Ｒ２１，Ｒ２２と非線形素子であるｎｐｎトランジスタのＱ１０、Ｑ１１の直列回路によって構成されている。差動増幅器３３は、ｎｐｎトランジスタであるＱ０３、Ｑ０４、Ｑ０５およびｐチャネルＭＯＳＦＥＴであるＭ０４、Ｍ０５で構成されている。差動増幅器３３は、ｎｐｎトランジスタであるＱ０６、Ｑ０７のエミッタフォロアで構成されたバッファ回路３４を介して、基準電圧回路コア３５のＶ１とＶ２が等しくなる（Ｖ１とＶ２が仮想短絡される）動作点に基準電圧回路の出力電圧（基準電圧Ｖｒｅｆ）を制御する。基準電圧Ｖｒｅｆは、基準電圧回路コア３５に使用する抵抗の抵抗値およびｎｐｎトランジスタの面積のみで決まり、これらの値を適切に調整することにより、基準電圧Ｖｒｅｆの温度変化を小さくすることができる。 17 and 18 to 20, the reference voltage circuit core 35 includes a resistor R11 and a series circuit of Q08 and Q09 of npn transistors that are nonlinear elements, and resistors R21 and R22 and Q10 and Q11 of npn transistors that are nonlinear elements. It is constituted by a series circuit. The differential amplifier 33 includes n03 transistors Q03, Q04, Q05 and p-channel MOSFETs M04, M05. The differential amplifier 33 operates such that V1 and V2 of the reference voltage circuit core 35 are equalized (V1 and V2 are virtually short-circuited) through a buffer circuit 34 constituted by emitter followers of Q06 and Q07 which are npn transistors. The output voltage (reference voltage Vref) of the reference voltage circuit is controlled at the point. The reference voltage Vref is determined only by the resistance value of the resistor used for the reference voltage circuit core 35 and the area of the npn transistor. By appropriately adjusting these values, the temperature change of the reference voltage Vref can be reduced.
ここで、差動増幅器３３およびバッファ回路３４の電源は、ＪＦＥＴ３８およびカレントミラー回路Ａ３７（ＰチャネルＭＯＳＦＥＴであるＭ０１、Ｍ０２、Ｍ０３により構成）からなる電流供給回路３１と、ｐチャネルＭＯＳＦＥＴであるＭ０６からなるクランプ回路３６によって構成される。 Here, the power supply of the differential amplifier 33 and the buffer circuit 34 is supplied from a current supply circuit 31 including a JFET 38 and a current mirror circuit A37 (configured by M01, M02 and M03 which are P-channel MOSFETs) and M06 which is a p-channel MOSFET. It is comprised by the clamp circuit 36 which becomes.
クランプ回路３６は、電流供給回路３１が供給するプルアップ電流Ｉｐｕのうち、差動増幅器３３およびバッファ回路３４で消費されない余分な余剰電流を引き抜くことで、差動増幅器３３の電源電圧を（高電圧ではない）概ね一定値に維持する。このため、差動増幅器３３は、高耐圧素子を使用せずに構成可能となり、回路面積を削減することができる。さらに、基準電圧回路６００の高電圧電源５の電圧Ｖｃｃｈが変化しても、差動増幅器３３の電源端子８ａの電圧Ｖｃｃａは変化しないため、基準電圧Ｖｒｅｆの電源電圧（Ｖｃｃｈ）依存性を小さくできる。 The clamp circuit 36 extracts the excess surplus current that is not consumed by the differential amplifier 33 and the buffer circuit 34 from the pull-up current Ipu supplied by the current supply circuit 31, thereby reducing the power supply voltage of the differential amplifier 33 (high voltage). Not) Maintain a generally constant value. For this reason, the differential amplifier 33 can be configured without using a high voltage element, and the circuit area can be reduced. Further, even if the voltage Vcch of the high voltage power supply 5 of the reference voltage circuit 600 changes, the voltage Vcca of the power supply terminal 8a of the differential amplifier 33 does not change, so that the dependency of the reference voltage Vref on the power supply voltage (Vcch) can be reduced. .
尚、クランプ回路３６では、差動増幅器３３の出力電圧Ｖａｏが基準電圧Ｖｒｅｆに対してバッファ回路３４を構成するｎｐｎトランジスタＱ０６，Ｑ０７のベース―エミッタ間電圧の和だけ高い電圧となることを利用し、図６のクランプ回路２ａの構成に比べて、ｐｎｐトランジスタ（１９）を２つ削減している（本実施例のように、クランプ回路を基準電圧を直接用いて動作させるだけでなく、基準電圧と相関のある電圧を用いて動作させることも、本発明の範疇に含まれる）。 The clamp circuit 36 uses the fact that the output voltage Vao of the differential amplifier 33 is higher than the reference voltage Vref by the sum of the base-emitter voltages of the npn transistors Q06 and Q07 constituting the buffer circuit 34. 6, two pnp transistors (19) are reduced compared to the configuration of the clamp circuit 2a of FIG. 6 (in addition to operating the clamp circuit directly using the reference voltage as in this embodiment, the reference voltage Is also included in the scope of the present invention).
基準電圧回路６００では、プルアップ電流ＩｐｕはＪＦＥＴ３８によって生成されている。基準電圧回路コア３５が必要とする電流Ｉｒが正の温度特性を有するのに対して、ＪＦＥＴ３８の電流は負の温度特性を有し、さらに、ＪＦＥＴ３８の製造プロセスばらつきも比較的大きいため、この基準電圧回路６００では設計時に注意が必要になる。 In the reference voltage circuit 600, the pull-up current Ipu is generated by the JFET 38. Since the current Ir required by the reference voltage circuit core 35 has a positive temperature characteristic, the current of the JFET 38 has a negative temperature characteristic, and furthermore, the manufacturing process variation of the JFET 38 is relatively large. The voltage circuit 600 requires attention during design.
そのため、基準電圧回路６００では、プルアップ電流Ｉｐｕの値は、温度やプロセス変動によるマージンを見込んで、差動増幅器３３とバッファ回路３４の消費電流の合計（Ｉａ＋Ｉｂ）よりも十分に大きな値とする必要がある。一方、余った余剰電流は、クランプ回路３６を介してＧＮＤへと捨てているため、消費電流が増えてしまう。これを解決する方策をつぎの実施例６で説明する。 Therefore, in the reference voltage circuit 600, the value of the pull-up current Ipu is set to a value sufficiently larger than the total current consumption (Ia + Ib) of the differential amplifier 33 and the buffer circuit 34 in consideration of a margin due to temperature and process variation. There is a need. On the other hand, the surplus current is discarded to the GND via the clamp circuit 36, so that the current consumption increases. A method for solving this will be described in the sixth embodiment.
図２１および図２２〜図２４は、この発明の第６実施例の基準電圧回路の構成図であり、図２１は基準電圧回路７００の要部ブロック図を、図２２〜図２４は基準電圧回路７００の具体的な回路図をそれぞれ示すものである。尚、図２２〜図２４は、基準電圧回路７００を３分割した回路であり、図２２が左側の回路図、図２３は中央の回路図、図２４は右側の回路図である。それぞれの図において、矢印の先に付した記号（アルファベット）同士が互いに接続する。 FIGS. 21 and 22 to 24 are block diagrams of the reference voltage circuit according to the sixth embodiment of the present invention. FIG. 21 is a block diagram of the main part of the reference voltage circuit 700, and FIGS. 22 to 24 are reference voltage circuits. A specific circuit diagram of 700 is shown respectively. 22 to 24 are circuits in which the reference voltage circuit 700 is divided into three, FIG. 22 is a circuit diagram on the left side, FIG. 23 is a circuit diagram on the center, and FIG. 24 is a circuit diagram on the right side. In each figure, symbols (alphabets) attached to the ends of arrows are connected to each other.
図２１〜図２４の基準電圧回路７００と図１７〜図２０の基準電圧回路５００との違いは、クランプ回路４６の構成およびバッファ回路４４の電源端子８ｂが直接、高電圧電源５に接続している点と、基準電圧回路コア４５に流れる電流Ｉｒに応じてプルアップ電流Ｉｐｕを生成するカレントミラー回路Ｂ（４７ｂ）が追加されている点である。また、電流供給回路４１はカレントミラー回路Ａ（４７ａ），カレントミラー回路Ｂ（４７ｂ）およびＪＦＥＴ４８により構成されている。 The difference between the reference voltage circuit 700 of FIGS. 21 to 24 and the reference voltage circuit 500 of FIGS. 17 to 20 is that the configuration of the clamp circuit 46 and the power supply terminal 8b of the buffer circuit 44 are directly connected to the high voltage power supply 5. And a current mirror circuit B (47b) for generating a pull-up current Ipu according to the current Ir flowing through the reference voltage circuit core 45 is added. The current supply circuit 41 includes a current mirror circuit A (47a), a current mirror circuit B (47b), and a JFET 48.
図２４において、クランプ回路４６は、差動増幅器４３の出力Ｖａｏをゲート端子に接続したｐチャネルＭＯＳＦＥＴであるＭ１１のみで構成されており、そのドレイン端子およびソース端子は、差動増幅器４３の電源８ａと基準電圧回路の出力端子４とにそれぞれ接続されている。 In FIG. 24, the clamp circuit 46 is configured only by M11 which is a p-channel MOSFET in which the output Vao of the differential amplifier 43 is connected to the gate terminal, and the drain terminal and the source terminal thereof are the power source 8a of the differential amplifier 43. And the output terminal 4 of the reference voltage circuit.
これにより、プルアップ電流Ｉｐｕのうち、差動増幅器４３が消費しない電流（余剰電流Ｉｐｕ−Ｉａ＝クランプ電流Ｉ１）は、Ｍ１１を介して基準電圧回路コア４５へと供給される。この時、差動増幅器４３の電源端子の電圧Ｖｃｃａは、この余剰電流Ｉｌを流すのに必要なＭ１１のゲート−ソース間電圧｜Ｖｇｓ１１｜分だけ、差動増幅器４３の出力電圧Ｖａｏよりも高い電圧Ｖａｏ＋｜Ｖｇｓ１１｜にクランプされる。なお、ここで示したクランプ回路４６の構成は一例であり、プルアップ電流Ｉｐｕの余剰電流を基準電圧回路コア４５に流すことにより、差動増幅器４３の電源電圧Ｖｃｃａを差動増幅器４３が正常に動作する範囲に維持するものであれば、他の回路構成でもよい。 As a result, of the pull-up current Ipu, a current that is not consumed by the differential amplifier 43 (surplus current Ipu−Ia = clamp current I1) is supplied to the reference voltage circuit core 45 via M11. At this time, the voltage Vcca at the power supply terminal of the differential amplifier 43 is higher than the output voltage Vao of the differential amplifier 43 by the amount of the gate-source voltage | Vgs11 | of M11 necessary to flow the surplus current Il. Clamped to Vao + | Vgs11 |. Note that the configuration of the clamp circuit 46 shown here is an example, and the differential amplifier 43 can be set to normalize the power supply voltage Vcca of the differential amplifier 43 by flowing the surplus current of the pull-up current Ipu to the reference voltage circuit core 45. Other circuit configurations may be used as long as they are maintained within the operating range.
バッファ回路４４を構成するＱ０６、Ｑ０７のコレクタ端子は高電圧電源５に直接接続されており、高電圧電源５からバッファ回路４３を経由して基準電圧回路コア４５に電流を供給するようになっている。 The collector terminals of Q06 and Q07 constituting the buffer circuit 44 are directly connected to the high voltage power supply 5, and current is supplied from the high voltage power supply 5 to the reference voltage circuit core 45 via the buffer circuit 43. Yes.
これにより、基準電圧回路コア４５に必要な電流Ｉｒのうち、クランプ回路４６を介して供給されない不足分は、バッファ回路４４から供給される。なお、ここで示したバッファ回路４４の構成は一例であり、差動増幅器４３の出力電圧Ｖａｏに応じて高電圧電源５から基準電圧回路コア４５へと供給する電流Ｉｂが調整できるものであれば、他の回路構成でもよい。 As a result, of the current Ir required for the reference voltage circuit core 45, the shortage that is not supplied via the clamp circuit 46 is supplied from the buffer circuit 44. Note that the configuration of the buffer circuit 44 shown here is an example, as long as the current Ib supplied from the high voltage power supply 5 to the reference voltage circuit core 45 can be adjusted according to the output voltage Vao of the differential amplifier 43. Other circuit configurations may be used.
この基準電圧回路７００において、プルアップ電流Ｉｐｕは、差動増幅器４３の消費電流Ｉａよりも大きく、また、基準電圧回路コア４５が必要とする電流Ｉｒと電流Ｉａの和よりも小さくする必要がある。 In this reference voltage circuit 700, the pull-up current Ipu needs to be larger than the consumption current Ia of the differential amplifier 43 and smaller than the sum of the current Ir and the current Ia required by the reference voltage circuit core 45. .
本実施例において、差動増幅器４３の利得が十分に高く、Ｖ１＝Ｖ２の仮想接地が成立しているとする。また、図２４において、Ｒ１１＝Ｒ１２であるとすると、抵抗Ｒ１１，Ｒ２１の両端電圧が等しいため、Ｒ１１に流れる電流とＲ２１に流れる電流は、それぞれ０．５Ｉｒで等しくなる。また、Ｑ０５とＱ１１のエミッタ面積比が１：５（図２３および図２４中の×１と×５は、Ｑ０５とＱ１１のエミッタ面積の比が１：５であることを表わす）であるとすると、「Ｉａ＝０．２×０．５×Ｉｒ＝０．１Ｉｒ」となり、Ｉｐｕ＝Ｉａ＝０．１Ｉｒが差動増幅器４３が正常に動作する下限の電流値となる。一方、ＩｐｕがＩａ＋Ｉｒ＝１．１Ｉｒを超えると、差動増幅器４３によって基準電圧Ｖｒｅｆが制御できなくなり、基準電圧回路７００が正常に動作しなくなる。したがって、基準電圧回路７００を正常に動作させるためには、「０．１Ｉｒ＜Ｉｐｕ＜１．１Ｉｒ」を常に満たすように、プルアップ電流Ｉｐｕを設定する必要がある。 In the present embodiment, it is assumed that the gain of the differential amplifier 43 is sufficiently high and a virtual ground of V1 = V2 is established. In FIG. 24, if R11 = R12, the voltages at both ends of the resistors R11 and R21 are equal, so the current flowing through R11 and the current flowing through R21 are equal to 0.5 Ir. If the emitter area ratio between Q05 and Q11 is 1: 5 (x1 and x5 in FIGS. 23 and 24 indicate that the emitter area ratio between Q05 and Q11 is 1: 5). “Ia = 0.2 × 0.5 × Ir = 0.1Ir”, and Ipu = Ia = 0.1Ir is the lower limit current value at which the differential amplifier 43 operates normally. On the other hand, when Ipu exceeds Ia + Ir = 1.1Ir, the reference voltage Vref cannot be controlled by the differential amplifier 43, and the reference voltage circuit 700 does not operate normally. Therefore, in order for the reference voltage circuit 700 to operate normally, it is necessary to set the pull-up current Ipu so that “0.1Ir <Ipu <1.1Ir” is always satisfied.
本実施例では、温度やプロセスの変動が有っても、ＩｐｕとＩｒの間に存在する制約条件を容易に満たすことができる回路として、ＩｐｕとＩｒと比例させる回路を開示している。以下では、これに関して説明する。 In the present embodiment, a circuit that is proportional to Ipu and Ir is disclosed as a circuit that can easily satisfy the constraints existing between Ipu and Ir even if there is a change in temperature or process. This will be described below.
まず、図２２において、起動回路４２は図８の起動回路３２と同じ構成であるが、Ｍ０７のドレイン端子の接続相手が異なっている。
図２２〜図２４の基準電圧回路７００において、ｐチャネルＭＯＳＦＥＴであるＭ０８、Ｍ０９、Ｍ１０で構成されるカレントミラー回路Ｂ（４７ｂ）は、Ｍ０７のドレイン電流をゲート端子とドレイン端子が接続されているＭ０８で受け、これと比例する電流を、Ｍ０９，Ｍ１０のドレイン端子から出力している。また、Ｍ１０のドレイン端子は、カレントミラー回路Ａ（４７ａ）の入力端子（Ｍ０１のドレイン端子とＭ０１，Ｍ０２，Ｍ０３のゲート端子が接続された端子）に接続されており、定電流源として動作するＪＦＥＴ４８に対して優先的に電流を供給する構成となっている。したがって、Ｍ０７のドレイン電流が増加し、Ｍ１０のドレイン電流が増加すると、Ｍ０３のドレイン電流が減少する。
First, in FIG. 22, the startup circuit 42 has the same configuration as the startup circuit 32 of FIG. 8, but the connection partner of the drain terminal of M07 is different.
In the reference voltage circuit 700 of FIGS. 22 to 24, the current mirror circuit B (47b) composed of p-channel MOSFETs M08, M09, and M10 has the drain terminal of M07 connected to the gate terminal and the drain terminal. The current received at M08 and proportional to the current is output from the drain terminals of M09 and M10. The drain terminal of M10 is connected to the input terminal of the current mirror circuit A (47a) (the terminal where the drain terminal of M01 and the gate terminals of M01, M02, and M03 are connected) and operates as a constant current source. The current is preferentially supplied to the JFET 48. Therefore, when the drain current of M07 increases and the drain current of M10 increases, the drain current of M03 decreases.
ここで、カレントミラー回路Ａ，Ｂ（４７ａ，４７ｂ）における各ｐチャネルＭＯＳＦＥＴのミラー比を適切に設定すれば、最終的に、カレントミラー回路Ａ（４７ａ）の電流が０になり、Ｑ０２のコレクタ電流が全てＭ０７を経由して、カレントミラー回路Ｂ（４７ｂ）に供給される状態へと静定させることが可能である。この時、カレントミラー回路Ａ（４７ａ）のＭ０２のドレイン電流と、カレントミラー回路Ｂ（４７ｂ）のＭ０９のドレイン電流の和がプルアップ電流Ｉｐｕであるから、前者が０となり、後者がＩｒに比例する電流（本実施例では、Ｑ０２とＱ０９のエミッタ面積比が１：１なので、０．５Ｉｒ）となるため、ＩｐｕはＩｒに比例することになる。 Here, if the mirror ratio of each p-channel MOSFET in the current mirror circuits A and B (47a, 47b) is set appropriately, the current of the current mirror circuit A (47a) finally becomes 0, and the collector of Q02 It is possible to stabilize the state where all currents are supplied to the current mirror circuit B (47b) via M07. At this time, since the sum of the drain current of M02 of the current mirror circuit A (47a) and the drain current of M09 of the current mirror circuit B (47b) is the pull-up current Ipu, the former is 0 and the latter is proportional to Ir. Current (in this embodiment, since the emitter area ratio of Q02 and Q09 is 1: 1, 0.5Ir), Ipu is proportional to Ir.
さらに、カレントミラー回路Ａ，Ｂ（４７ａ，４７ｂ）の各ｐチャネルＭＯＳＦＥＴのミラー比と、ＩｒおよびＩｐｕの関係について説明する。ここでは、Ｍ０１に対するＭ０２，Ｍ０３のミラー比をａ２，ａ３とし、Ｍ０８に対するＭ０９，Ｍ１０のミラー比をａ９，ａ１０とする。また、ＪＦＥＴ４８に流れる定電流をＩ００とする。 Further, the mirror ratio of each p-channel MOSFET of the current mirror circuits A and B (47a and 47b) and the relationship between Ir and Ipu will be described. Here, the mirror ratio of M02 and M03 to M01 is a2 and a3, and the mirror ratio of M09 and M10 to M08 is a9 and a10. A constant current flowing through the JFET 48 is assumed to be I00.
まず、Ｍ０７が導通して、Ｍ０８に電流が供給されるためには、「ａ３・Ｉ００＜０．５Ｉｒ」を満たすように設計する必要がある。ただし、ａ３は起動不良を起こさない程度に大きくしておく。Ｍ０８に電流が供給されると、Ｍ１０を介してカレントミラー回路Ａ（４７ａ）に供給される電流が減少し、この結果、Ｍ０３のドレイン電流が減少することで、Ｍ０８に流れる電流がさらに増加していく。ここで、ａ１０・０．５Ｉｒ≧Ｉｏｏとなるように、ａ１０を設定すれば、カレントミラー回路Ａ（４７ａ）に供給される電流が０となる状態に静定する。この時、Ｍ０８には、Ｑ０２のコレクタ電流Ｉｃ２（本実施例では＝０．５Ｉｒ）全てが供給されており、「Ｉｐｕ＝ａ０９・Ｉｃ２」となる。ａ０９の値は、Ｉｐｕが所定の範囲（本実施例では、「０．１Ｉｒ＜Ｉｐｕ＜１．１Ｉｒ」）となるように設定する。また、ａ０２に関しては、カレントミラー回路Ｂ（４７ｂ）に流れる電流が増加することでＩｐｕの減少が起きないよう、「ａ０２＝ａ０９／ａ１０」に設定しておくとよい。これは、以下の理由による。 First, in order for M07 to conduct and current to be supplied to M08, it is necessary to design so as to satisfy “a3 · I00 <0.5Ir”. However, a3 is set large enough not to cause a start-up failure. When the current is supplied to M08, the current supplied to the current mirror circuit A (47a) via M10 decreases, and as a result, the drain current of M03 decreases, so that the current flowing through M08 further increases. To go. Here, if a10 is set so that a10 · 0.5Ir ≧ Ioo, the current supplied to the current mirror circuit A (47a) is settled to be zero. At this time, all of the collector current Ic2 of Q02 (= 0.5Ir in this embodiment) is supplied to M08, and “Ipu = a09 · Ic2”. The value of a09 is set so that Ipu falls within a predetermined range (in this embodiment, “0.1Ir <Ipu <1.1Ir”). As for a02, it is preferable to set “a02 = a09 / a10” so that the current flowing through the current mirror circuit B (47b) does not increase to reduce Ipu. This is due to the following reason.
すなわち、トランジスタＭ０８に流れる電流をＩ８とすると、電流Ｉｐｕに関し、次式が成り立つ。
Ｉｐｕ＝ａ０９・Ｉ８＋ａ０２（Ｉ００−ａ１０・Ｉ８）
＝ａ０２・Ｉ００＋（ａ０９−ａ０２・ａ１０）Ｉ８
これより、ａ０２＝ａ０９／ａ１０としておけば、電流ＩｐｕがＩ８の影響を受けることがなくなる。
That is, when the current flowing through the transistor M08 is I8, the following equation is established for the current Ipu.
Ipu = a09 · I8 + a02 (I00−a10 · I8)
= A02 · I00 + (a09-a02 · a10) I8
Thus, if a02 = a09 / a10, the current Ipu is not affected by I8.
図２２〜図２４の基準電圧回路７００では、クランプ回路４６の電流が、ＧＮＤでなく基準電圧回路コアへ４５と流れるため、図１９〜図２１の基準電圧回路６００と比べて、消費電流を小さくすることができる。また、プルアップ電流Ｉｐｕを基準電圧回路コア４５の消費電流Ｉｒの増減に対応して増減させる回路を用いることで、図２２〜図２４の基準電圧回路７００で生じる、ＩｐｕとＩｒに関する制約条件を満たすことも容易である。 In the reference voltage circuit 700 of FIGS. 22 to 24, the current of the clamp circuit 46 flows to the reference voltage circuit core 45 instead of GND, so that the consumption current is smaller than that of the reference voltage circuit 600 of FIGS. can do. Further, by using a circuit that increases / decreases the pull-up current Ipu in accordance with the increase / decrease of the consumption current Ir of the reference voltage circuit core 45, constraints on Ipu and Ir that occur in the reference voltage circuit 700 of FIGS. It is easy to satisfy.
なお、参考までに示すと、トランジスタＭ０１〜Ｍ０３，Ｍ０８〜Ｍ１０に流れる電流をそれぞれＩ１〜Ｉ３，Ｉ８〜Ｉ１０とすると、以下の式が成り立つ。但し、電流Ｉ１〜Ｉ３，Ｉ８〜Ｉ１０は一方向にしか流れないのでＩ１≧０，Ｉ２≧０，Ｉ３≧０，Ｉ８≧０，Ｉ９≧０，Ｉ１０≧０という制約条件があり、これらの電流が順方向に流れない領域では値をゼロとおく必要がある。 For reference, if the currents flowing through the transistors M01 to M03 and M08 to M10 are I1 to I3 and I8 to I10, respectively, the following equations are established. However, since the currents I1 to I3 and I8 to I10 flow only in one direction, there are constraints such as I1 ≧ 0, I2 ≧ 0, I3 ≧ 0, I8 ≧ 0, I9 ≧ 0, and I10 ≧ 0. It is necessary to set the value to zero in the region where does not flow in the forward direction.
Ｉ３＋Ｉ８＝ＫＩｒ（Ｑ０２に流れる電流、Ｋ＝０．５）
Ｉ１＋Ｉ１０＝Ｉ００
Ｉ２＝ａ２・Ｉ１
Ｉ３＝ａ３・Ｉ１
Ｉ９＝ａ９・Ｉ８
Ｉ１０＝ａ１０・Ｉ８
これらの式より以下の式が成り立つ。
I3 + I8 = KIr (current flowing in Q02, K = 0.5)
I1 + I10 = I00
I2 = a2 · I1
I3 = a3 · I1
I9 = a9 · I8
I10 = a10 · I8
From these equations, the following equations hold.
Ｉ１＝（Ｉ００−ａ１０・ＫＩｒ）／（１−ａ３・ａ１０）
Ｉ８＝（ＫＩｒ−ａ３・Ｉ００）／（１−ａ３・ａ１０）
Ｉｐｕ＝Ｉ２＋Ｉ９
＝ａ２・Ｉ１＋ａ９・Ｉ８
＝｛（ａ２−ａ３・ａ９）Ｉ００＋（ａ９−ａ２・ａ１０）ＫＩｒ｝／（１−ａ３・ａ１０）
I1 = (I00-a10 · KIr) / (1-a3 · a10)
I8 = (KIr-a3 · I00) / (1-a3 · a10)
Ipu = I2 + I9
= A2 · I1 + a9 · I8
= {(A2-a3 * a9) I00 + (a9-a2 * a10) KIr} / (1-a3 * a10)
１，１ａ，１ｂ，１ｃ 定電圧回路
２，２ａ クランプ回路
３ 電流供給回路
４ 出力端子
５ 高電圧電源
６ 接地（グランド）
７，７ａ 増幅器
８ 電源端子
８ａ 差動増幅器の電源端子
８ｂ バッファ回路の電源端子
９，９ａ ＰＭＯＳＦＥＴ
１０，１１ 高耐圧ＰＭＯＳＦＥＴ
１２ Ｊ−ＦＥＴ
１３，１４，１５，２３，２４，２５ ＰＭＯＳＦＥＴ
１６，１７ ｎｐｎトランジスタ
１８ バイアス電流源
１９ ２段のｐｎｐトランジスタ
２１，２２ ｐｎｐトランジスタ
２６，２７，２９ ＮＭＯＳＦＥＴ
２８ デプレッション型ＮＭＯＳＦＥＴ
３１、４１ 電流供給回路
３２，４２ 起動回路
３３，４３ 差動増幅器
３４，４４ バッファ回路
３５，４５ 基準電圧回路コア
３６，４６ クランプ回路
３７，４７ａ カレントミラー回路Ａ
３８，４８ ＪＦＥＴ（接合型電界効果トランジスタ）
４７ｂ カレントミラー回路Ｂ
１００，２００，３００，４００，６００，７００ 基準電圧回路（本発明の基準電圧回路）
Ｃｃ 位相補償容量
Ｉｐｕ プルアップ電流
Ｖｃｃｈ 高電圧電源の電源電圧
Ｖｃｃ 定電圧回路の電源電圧
Ｖｒｅｆ 基準電圧
Ｖｓ クランプ電圧
Ｖｌｓ レベルシフト電圧
Ｖｌｓｍ レベルシフト電圧（ＰＭＯＳＦＥＴ）
Ｖｌｓｂ レベルシフト電圧（２段のｐｎｐトランジスタ）
Ｒ１１，Ｒ２１，Ｒ２２，Ｒ４１，Ｒ５１ 抵抗
Ｄ１１，Ｄ１２、Ｄ２１，Ｄ２２，Ｄ３１，Ｄ３２、Ｄ４１，Ｄ４２，
Ｄ５１，Ｄ５２ ダイオード
Ｍ０１〜Ｍ０６，Ｍ０８〜Ｍ１１ ｐチャネルＭＯＳＦＥＴ
Ｍ０７ ｎチャネルＭＯＳＦＥＴ
Ｑ０１〜Ｑ１１ ｎｐｎトランジスタ
Ｉ００ ＪＦＥＴに流れる電流
Ｖｃｃａ 差動増幅器の電源端子の電圧
Ｖｃｃｂ バッファ回路の電源端子の電圧
Ｖａｏ 差動増幅器の出力電圧
1, 1a, 1b, 1c Constant voltage circuit 2, 2a Clamp circuit 3 Current supply circuit 4 Output terminal 5 High voltage power supply 6 Ground (ground)
7, 7a Amplifier 8 Power supply terminal 8a Power supply terminal of differential amplifier 8b Power supply terminal of buffer circuit 9, 9a PMOSFET
10,11 High voltage PMOSFET
12 J-FET
13, 14, 15, 23, 24, 25 PMOSFET
16, 17 npn transistor 18 Bias current source 19 Two-stage pnp transistor 21, 22 pnp transistor 26, 27, 29 NMOSFET
28 Depletion type NMOSFET
31, 41 Current supply circuit 32, 42 Start-up circuit 33, 43 Differential amplifier 34, 44 Buffer circuit 35, 45 Reference voltage circuit core 36, 46 Clamp circuit 37, 47a Current mirror circuit A
38,48 JFET (junction field effect transistor)
47b Current mirror circuit B
100, 200, 300, 400, 600, 700 Reference voltage circuit (reference voltage circuit of the present invention)
Cc Phase compensation capacitor Ipu Pull-up current Vcch Power supply voltage of high voltage power supply Vcc Power supply voltage of constant voltage circuit Vref Reference voltage Vs Clamp voltage Vls Level shift voltage Vlsm Level shift voltage (PMOSFET)
Vlsb level shift voltage (two-stage pnp transistor)
R11, R21, R22, R41, R51 resistors D11, D12, D21, D22, D31, D32, D41, D42,
D51, D52 Diode M01-M06, M08-M11 p-channel MOSFET
M07 n-channel MOSFET
Q01 to Q11 npn transistor I00 Current flowing in JFET Vcca Voltage of power supply terminal of differential amplifier Vccb Voltage of power supply terminal of buffer circuit Vao Output voltage of differential amplifier
Claims (7)
電源端子を介して前記電流供給回路からプルアップ電流が供給されて基準電圧を生成する定電圧回路と、
前記電源端子の電圧をクランプするクランプ回路と、
を具備し、
前記クランプ回路は、前記基準電圧がそのゲート端子に入力されるｐチャネルＭＯＳトランジスタ、または前記基準電圧がそのベース端子に入力されるｐｎｐトランジスタを具備し、前記電源端子の電圧がクランプされるクランプ電圧が、前記定電圧回路から出力される基準電圧と、前記ｐチャネルＭＯＳトランジスタが導通するために必要となるゲート・ソース間電圧、または前記ｐｎｐトランジスタが導通するために必要となるベース・エミッタ間電圧の和以上であることを特徴とする基準電圧回路。 A current supply circuit connected to a high voltage power supply;
A constant voltage circuit that generates a reference voltage by supplying a pull-up current from the current supply circuit via a power supply terminal;
A clamp circuit for clamping a voltage of said power supply terminals,
Comprising
The clamp circuit includes a p-channel MOS transistor to which the reference voltage is input to its gate terminal, or a pnp transistor to which the reference voltage is input to its base terminal, and a clamp voltage at which the voltage of the power supply terminal is clamped Is a reference voltage output from the constant voltage circuit and a gate-source voltage required for the p-channel MOS transistor to be conductive, or a base-emitter voltage required for the pnp transistor to be conductive. reference voltage circuit, characterized in der Rukoto than the sum of.
前記定電圧回路は、第一の抵抗と第一の非線形素子の直列回路と、第二の抵抗と第三の抵抗と第二の非線形素子の直列回路とを並列に接続した基準電圧回路コアと、前記第一の非線形素子に掛かる電圧と、前記第二の非線形素子と前記第三の抵抗に掛かる合計電圧との差を増幅する差動増幅器を有し、
前記クランプ回路は、プルアップ電流から前記差動増幅器に流れる電流を差し引いた余剰電流を前記基準電圧回路コアへとバイパスさせ、
前記定電圧回路の電源電圧が、前記基準電圧に基づき駆動される前記クランプ回路によって前記基準電圧よりも高いクランプ電圧にクランプされることを特徴とする基準電圧回路。 Comprising a constant voltage circuit and a clamp circuit for generating a reference voltage;
The constant voltage circuit includes a reference voltage circuit core in which a series circuit of a first resistor and a first nonlinear element, and a series circuit of a second resistor, a third resistor, and a second nonlinear element are connected in parallel. A differential amplifier that amplifies a difference between a voltage applied to the first nonlinear element and a total voltage applied to the second nonlinear element and the third resistor;
The clamp circuit bypasses a surplus current obtained by subtracting a current flowing through the differential amplifier from a pull-up current to the reference voltage circuit core,
The reference voltage circuit, wherein a power supply voltage of the constant voltage circuit is clamped to a clamp voltage higher than the reference voltage by the clamp circuit driven based on the reference voltage.
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