JP5712624B2 - Reference voltage circuit - Google Patents
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Description
この発明は、基準電圧回路に関する。特に、定電圧回路から出力される基準電圧でクランプ回路を駆動し、当該定電圧回路の電源電圧を低い電圧にクランプできる機能を有する基準電圧回路に関する。 The present invention relates to a reference voltage circuit. In particular, the present invention relates to a reference voltage circuit having a function of driving a clamp circuit with a reference voltage output from a constant voltage circuit and clamping a power supply voltage of the constant voltage circuit to a low voltage.
図11は、従来の基準電圧回路の概念図である。この基準電圧回路は定電圧回路自体からなる。定電圧回路は種々あるが、その一例としてバンドギャップ定電圧回路といわれる基準電圧の温度依存性が極めて小さい回路がある。 FIG. 11 is a conceptual diagram of a conventional reference voltage circuit. This reference voltage circuit consists of a constant voltage circuit itself. There are various kinds of constant voltage circuits, but one example is a circuit called a bandgap constant voltage circuit, which has a very small temperature dependency of a reference voltage.
図12は、バンドギャップ定電圧回路を用いた従来の基準電圧回路500の回路図である。この基準電圧回路500はバンドギャップ定電圧回路である定電圧回路51そのものであり、増幅器(演算増幅器)57と抵抗R11、R21、R22とダイオードD11、D12、D21、D22で構成され、増幅器57は低電圧電源58で動作する。尚、図中の符号56は接地(グランド)である。 FIG. 12 is a circuit diagram of a conventional reference voltage circuit 500 using a band gap constant voltage circuit. The reference voltage circuit 500 is a constant voltage circuit 51 itself, which is a band gap constant voltage circuit, and includes an amplifier (operational amplifier) 57, resistors R11, R21, and R22, and diodes D11, D12, D21, and D22. It operates with a low voltage power supply 58. Note that reference numeral 56 in the figure denotes grounding.
図13は、図12の増幅器57の詳細な回路図である。この増幅器57は3個のエンハンスメント型PMOSFET(ノーマリーオフ型のpチャネルMOSFETのことであり、以下単にPMOSFETと称する。)63,64,65と、2個のnpnトランジスタ66,67と、1個のバイアス電流源68と、位相補償容量Ccとで構成され、増幅器57の出力から基準電圧Vrefが出力される。PMOSFET63,64はカレントミラー回路を構成する。 FIG. 13 is a detailed circuit diagram of the amplifier 57 of FIG. The amplifier 57 includes three enhancement type PMOSFETs (which are normally-off type p-channel MOSFETs, hereinafter simply referred to as PMOSFETs) 63, 64, 65, two npn transistors 66, 67, one The bias current source 68 and the phase compensation capacitor Cc are used to output the reference voltage Vref from the output of the amplifier 57. The PMOSFETs 63 and 64 constitute a current mirror circuit.
図12において、増幅器57の出力には、抵抗R11とダイオードD11、D12を直列接続した回路71と、抵抗R21、R22とダイオードD21、D22を直列接続した回路72を接続する。抵抗R11とダイオードD11の接続点73は増幅器57の+端子(非反転入力端子)に接続し、抵抗R21と抵抗R22の接続点74が増幅器57の−端子(反転入力端子)に接続する。これらのダイオードは、図14に示すように、コレクタをベースに接続したnpnトランジスタに置き換えることもできる。 In FIG. 12, the output of the amplifier 57 is connected to a circuit 71 in which a resistor R11 and diodes D11 and D12 are connected in series, and a circuit 72 in which resistors R21 and R22 and diodes D21 and D22 are connected in series. A connection point 73 between the resistor R11 and the diode D11 is connected to a + terminal (non-inverting input terminal) of the amplifier 57, and a connection point 74 between the resistor R21 and the resistor R22 is connected to a-terminal (inverting input terminal) of the amplifier 57. These diodes can be replaced by npn transistors having collectors connected to the base, as shown in FIG.
この定電圧回路51において、増幅器57は、+端子と−端子の電位を等しく(イマジナリショート)するように出力電圧を制御するため、抵抗R11、R21、R22、および、ダイオードD11、D12、D21、D22の諸元を適切な値(一例では、R11=R21=150kΩ、R22=12kΩ、D21とD22の接合面積は、D11とD12の接合面積の5倍)に調整することにより、定電圧回路51の出力端子54から出力される基準電圧Vrefは、電源電圧や温度に依存しない一定の電圧になる。 In this constant voltage circuit 51, the amplifier 57 controls resistors R11, R21, R22, and diodes D11, D12, D21, and so on to control the output voltage so that the potentials of the + terminal and the − terminal are equal (imaginary short). The constant voltage circuit 51 is adjusted by adjusting the specifications of D22 to appropriate values (in one example, R11 = R21 = 150 kΩ, R22 = 12 kΩ, and the junction area of D21 and D22 is five times the junction area of D11 and D12). The reference voltage Vref output from the output terminal 54 is a constant voltage independent of the power supply voltage and temperature.
また、特許文献1では、高電圧電源との間にクランプ回路(高耐圧nチャネルMOSトランジスタ)を設けることにより、低電圧製造工程増幅器を使用できるようにした図15にす示すような電圧電流転換回路が開示されている。この電圧電流転換回路は、クランプ電圧で制御される高耐圧nチャネルMOSFET、低電圧製造工程増幅器、当該低電圧製造工程増幅器で駆動される低耐圧nチャネルMOSFETおよび電気抵抗で構成される。この構成により、この電圧電流転換回路は高耐圧が要求される回路(例えば、LEDディスプレーユニット回路など)に直接適用することが可能となり、製造コストを低減させることができる。 Further, in Patent Document 1, a voltage / current conversion as shown in FIG. 15 is made possible by using a low voltage manufacturing process amplifier by providing a clamp circuit (high withstand voltage n-channel MOS transistor) with a high voltage power supply. A circuit is disclosed. This voltage-current conversion circuit includes a high voltage n-channel MOSFET controlled by a clamp voltage, a low voltage manufacturing process amplifier, a low voltage n channel MOSFET driven by the low voltage manufacturing process amplifier, and an electric resistance. With this configuration, the voltage-current conversion circuit can be directly applied to a circuit (for example, an LED display unit circuit) that requires a high breakdown voltage, and the manufacturing cost can be reduced.
前記した図12の基準電圧回路500は低電圧で動作するために、図13に示す増幅器57を構成するPMOSFET63,64,65やnpnトランジスタ66,67は低耐圧素子でよい。 Since the reference voltage circuit 500 shown in FIG. 12 operates at a low voltage, the PMOSFETs 63, 64, 65 and the npn transistors 66, 67 constituting the amplifier 57 shown in FIG.
しかし、高電圧電源5で基準電圧回路を直接動作させようとすると、図16の高耐圧の基準電圧回路500aで示すように、高耐圧化した増幅器57aが必要となる。高耐圧化した増幅器57aは、高耐圧のPMOSFET63a,64a,65aと高耐圧のnpnトランジスタ66a,67aおよび高耐圧の位相補償容量Cchにより構成されている。このように高耐圧部品を用いると増幅器57aを半導体装置として半導体基板に集積するときの面積(以下、単に面積という。)が大きくなり、基準電圧回路の製造コストが増大する。 However, if the reference voltage circuit is directly operated by the high voltage power supply 5, an amplifier 57a having a high breakdown voltage is required as shown by a high breakdown voltage reference voltage circuit 500a in FIG. The high withstand voltage amplifier 57a includes high withstand voltage PMOSFETs 63a, 64a and 65a, high withstand voltage npn transistors 66a and 67a, and a high withstand voltage phase compensation capacitor Cch. When high-voltage components are used in this way, the area when the amplifier 57a is integrated on a semiconductor substrate as a semiconductor device (hereinafter simply referred to as area) increases, and the manufacturing cost of the reference voltage circuit increases.
また、高電圧電源5に抵抗とツェナーダイオードを用いたクランプ回路を直列に接続して低電圧電源58を生成すれば低耐圧の基準電圧回路500をそのまま用いることができるが、適切なブレークダウン電圧を有するツェナーダイオードが必要となる。また、ツェナーダイオードのブレークダウン電圧は温度依存性を有するため、低電圧電源58の電圧Vccが温度に依存して変動することになる。ツェナーダイオードの代わりに、ダイオードの順方向接合やゲートとドレイン端子を接続したMOSFETを必要な段数だけ直列接続した場合には、電源電圧Vccの温度依存性はさらに大きくなることがある。増幅器57の電源電圧変動除去性能は有限であるため、電源電圧Vccが変動すると、基準電圧回路500から出力される基準電圧Vrefの変動となる。さらに、増幅器57の耐圧と最低動作電圧が近く、クランプ電圧範囲が限定される場合には、設計そのものが困難となる。 If a low voltage power source 58 is generated by connecting a clamp circuit using a resistor and a Zener diode in series to the high voltage power source 5, the low withstand voltage reference voltage circuit 500 can be used as it is. A Zener diode having In addition, since the breakdown voltage of the Zener diode has temperature dependence, the voltage Vcc of the low voltage power supply 58 varies depending on the temperature. If the required number of stages are connected in series instead of the Zener diode, the temperature dependence of the power supply voltage Vcc may be further increased. Since the power supply voltage fluctuation removal performance of the amplifier 57 is finite, when the power supply voltage Vcc fluctuates, the reference voltage Vref output from the reference voltage circuit 500 fluctuates. Furthermore, when the withstand voltage of the amplifier 57 and the minimum operating voltage are close and the clamp voltage range is limited, the design itself becomes difficult.
また、特許文献1の電圧電流転換回路では、高耐圧nチャネルMOSFETのゲート端子に入力される”クランプ電圧”(これは通常の意味でのクランプ電圧ではなく、通常の意味でのクランプ電圧を指示する電圧である。)を生成する回路が別途必要になり、そのコストや温度特性が問題になる。さらに、高耐圧nチャネルMOSFETで”クランプ電圧”に対するソースフォロア回路を構成し、このソースフォロア回路の出力電圧(これが通常の意味でのクランプ電圧となる。)を高耐圧nチャネルMOSFETのソース端子に接続されている低耐圧回路の電源電圧とすることから、”クランプ電圧”は低耐圧回路の電源電圧より高くなけれならない(ゲート端子に印加される”クランプ電圧”≧低耐圧回路の電源電圧+高耐圧nチャネルMOSFETの閾値電圧)。従い、ゲート端子に印加される”クランプ電圧”を高耐圧nチャネルMOSFETのソース端子に接続されている低耐圧回路だけでは生成することはできず、当該低耐圧回路の電源電圧以上の電圧を生成する何らかの回路を設けることが不可避となってしまう。 In addition, in the voltage-current conversion circuit of Patent Document 1, a “clamp voltage” input to the gate terminal of the high-breakdown-voltage n-channel MOSFET (this is not a normal clamp voltage but an ordinary clamp voltage) A separate circuit is required, and its cost and temperature characteristics become a problem. Further, a source follower circuit for the “clamp voltage” is configured by the high breakdown voltage n-channel MOSFET, and the output voltage of this source follower circuit (this is a clamp voltage in the normal sense) is applied to the source terminal of the high breakdown voltage n channel MOSFET. Since the power supply voltage of the connected low voltage circuit is used, the “clamp voltage” must be higher than the power voltage of the low voltage circuit (“clamp voltage” applied to the gate terminal ≧ the power voltage of the low voltage circuit + high Threshold voltage of the n-channel MOSFET). Therefore, the “clamp voltage” applied to the gate terminal cannot be generated only by the low-voltage circuit connected to the source terminal of the high-voltage n-channel MOSFET, and a voltage higher than the power supply voltage of the low-voltage circuit is generated. It is inevitable to provide some kind of circuit.
この発明の目的は、前記の課題を解決して、高電圧電源(例えば、6V以上の電源)に接続される基準電圧回路であって、当該基準電圧回路が生成する基準電圧より高くて温度変化に対して電圧変動の小さい高精度のクランプ電圧を電源電圧とするとともに、当該クランプ電圧を小規模な回路で実現する基準電圧回路を提供することにある。さらに、必要とされる高耐圧素子数もしくは基準電圧回路の消費電流を抑制することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems and to provide a reference voltage circuit connected to a high voltage power supply (for example, a power supply of 6 V or more), which is higher than a reference voltage generated by the reference voltage circuit and changes in temperature. In contrast, it is an object to provide a reference voltage circuit that uses a high-accuracy clamp voltage with small voltage fluctuation as a power supply voltage and realizes the clamp voltage with a small-scale circuit. It is another object of the present invention to suppress the required number of high voltage elements or the current consumption of the reference voltage circuit.
前記の目的を達成するために、特許請求の範囲の請求項1に記載の発明によれば、高電圧電源に接続する電流供給回路と、電源端子を介して前記電流供給回路からプルアップ電流が供給されて基準電圧を生成する定電圧回路と、前記電源端子の電圧をクランプするクランプ回路と、を具備し、前記クランプ回路は、前記基準電圧がそのゲート端子に入力されるpチャネルMOSトランジスタ、または前記基準電圧がそのベース端子に入力されるpnpトランジスタを具備し、前記電源端子の電圧がクランプされるクランプ電圧が、前記定電圧回路から出力される基準電圧と、前記pチャネルMOSトランジスタが導通するために必要となるゲート・ソース間電圧、または前記pnpトランジスタが導通するために必要となるベース・エミッタ間電圧の和以上である基準電圧回路とする。 In order to achieve the above object, according to the first aspect of the present invention, a current supply circuit connected to a high voltage power supply and a pull-up current from the current supply circuit via a power supply terminal are provided. comprising a constant voltage circuit for generating supplied with a reference voltage, and a clamp circuit for clamping a voltage of said power supply terminals, said clamp circuit, p-channel MOS transistor in which the reference voltage is input to the gate terminal, Alternatively, a pnp transistor having the reference voltage input to its base terminal is provided, and the clamp voltage for clamping the voltage of the power supply terminal is electrically connected to the reference voltage output from the constant voltage circuit. The gate-source voltage required for the operation or the base-emitter required for the pnp transistor to conduct And Der Ru reference voltage circuit or the sum of the voltages.
また、特許請求の範囲の請求項2記載の発明によれば、請求項1に記載の発明において、前記定電圧回路は、第一の抵抗と第一の非線形素子の直列回路と、第二の抵抗と第三の抵抗と第二の非線形素子の直列回路とを並列に接続した基準電圧回路コアと、前記第一の非線形素子に掛かる電圧と、前記第二の非線形素子と前記第三の抵抗に掛かる合計電圧との差を増幅する差動増幅器と、前記差動増幅器の出力電圧に基づいて、前記基準電圧回路コアへと電流を供給するバッファ回路とを有する基準電圧回路とする。 According to the invention described in claim 2 of the claim, in the invention described in claim 1, the constant voltage circuit includes a series circuit of a first resistor and a first nonlinear element, and a second circuit. A reference voltage circuit core in which a series circuit of a resistor, a third resistor, and a second nonlinear element are connected in parallel; a voltage applied to the first nonlinear element; and the second nonlinear element and the third resistor A reference voltage circuit having a differential amplifier that amplifies the difference from the total voltage applied to the output and a buffer circuit that supplies current to the reference voltage circuit core based on the output voltage of the differential amplifier.
また、特許請求の範囲の請求項3記載の発明によれば、請求項2に記載の発明において、前記クランプ回路の前記pチャネルMOSトランジスタのゲートもしくは前記pnpトランジスタのベースに、前記基準電圧の代わりに、前記差動増幅器の出力電圧を入力した基準電圧回路とする。 According to a third aspect of the present invention, in the second aspect , the gate of the p-channel MOS transistor or the base of the pnp transistor of the clamp circuit is replaced with the reference voltage. And a reference voltage circuit to which the output voltage of the differential amplifier is input.
また、特許請求の範囲の請求項4記載の発明によれば、請求項3に記載の発明において、前記バッファ回路は、前記高電圧電源から前記基準電圧回路コアへ電流を供給し、かつ、前記クランプ回路は、前記プルアップ電流から前記差動増幅器に流れる電流を差し引いた余剰電流を前記基準電圧回路コアへとバイパスさせる基準電圧回路とする。 According to the invention described in claim 4 , the buffer circuit supplies current from the high voltage power source to the reference voltage circuit core in the invention described in claim 3 , and The clamp circuit is a reference voltage circuit that bypasses an excess current obtained by subtracting a current flowing through the differential amplifier from the pull-up current to the reference voltage circuit core.
また、特許請求の範囲の請求項5記載の発明によれば、請求項4に記載の発明において、前記プルアップ電流は、前記基準電圧回路コアの消費電流の増減に対応して増減する基準電圧回路とする。 According to a fifth aspect of the present invention, in the fourth aspect , the pull-up current is a reference voltage that increases or decreases in response to an increase or decrease in current consumption of the reference voltage circuit core. A circuit.
また、特許請求の範囲の請求項6記載の発明によれば、基準電圧を生成する定電圧回路およびクランプ回路を具備し、前記定電圧回路は、第一の抵抗と第一の非線形素子の直列回路と、第二の抵抗と第三の抵抗と第二の非線形素子の直列回路とを並列に接続した基準電圧回路コアと、前記第一の非線形素子に掛かる電圧と、前記第二の非線形素子と前記第三の抵抗に掛かる合計電圧との差を増幅する差動増幅器を有し、前記クランプ回路は、プルアップ電流から前記差動増幅器に流れる電流を差し引いた余剰電流を前記基準電圧回路コアへとバイパスさせ、前記定電圧回路の電源電圧が、前記基準電圧に基づき駆動される前記クランプ回路によって前記基準電圧よりも高いクランプ電圧にクランプされる基準電圧回路とする。 According to a sixth aspect of the present invention, a constant voltage circuit for generating a reference voltage and a clamp circuit are provided, and the constant voltage circuit includes a first resistor and a first nonlinear element in series. A reference voltage circuit core in which a series circuit of a circuit, a second resistor, a third resistor, and a second nonlinear element are connected in parallel; a voltage applied to the first nonlinear element; and the second nonlinear element And a differential amplifier that amplifies the difference between the total voltage applied to the third resistor, and the clamp circuit generates a surplus current obtained by subtracting a current flowing through the differential amplifier from a pull-up current. The reference voltage circuit is configured such that the power supply voltage of the constant voltage circuit is clamped to a clamp voltage higher than the reference voltage by the clamp circuit driven based on the reference voltage.
また、特許請求の範囲の請求項7記載の発明によれば、請求項6に記載の発明において、前記定電圧回路は、前記差動増幅器の出力電圧に基づいて、前記基準電圧回路コアへと電流を供給するバッファ回路とを有する基準電圧回路とする。 According to the seventh aspect of the present invention, in the sixth aspect of the present invention, the constant voltage circuit is connected to the reference voltage circuit core based on an output voltage of the differential amplifier. A reference voltage circuit having a buffer circuit for supplying current is used.
本発明によれば、クランプ回路を設けることで、供給電圧が高い場合(高電圧電源の場合)でもクランプ電圧に抑えられた電圧を定電圧回路の全てもしく大部分の電源電圧とすることができる。そして、クランプ電圧を決める電圧を定電圧回路から出力される基準電圧とすることで、クランプ電圧を生成する特別な回路を設ける必要がなくなる。その結果、当該基準電圧より高くて電圧変動の小さいクランプ電圧を電源電圧とする、回路規模すなわち回路面積が小さな低コストの基準電圧回路を提供することができる。特に、基準電圧と定電圧回路の電源電圧が近く、クランプ回路を構成するトランジスタの段数が少ない場合には、電源電圧(=クランプ電圧)の特性が基準電圧の特性により近くなり、温度変化に対して電圧変動が小さく高精度のクランプ電圧が得られるため、基準電圧の温度変動を小さくできる。 According to the present invention, by providing a clamp circuit, even if the supply voltage is high (in the case of a high voltage power supply), the voltage suppressed to the clamp voltage can be used as all or most of the constant voltage circuit. it can. By using the voltage that determines the clamp voltage as the reference voltage output from the constant voltage circuit, there is no need to provide a special circuit for generating the clamp voltage. As a result, it is possible to provide a low-cost reference voltage circuit with a small circuit scale, that is, a circuit area, in which a clamp voltage higher than the reference voltage and having a small voltage fluctuation is used as a power supply voltage. In particular, when the reference voltage and the power supply voltage of the constant voltage circuit are close, and the number of transistors constituting the clamp circuit is small, the characteristics of the power supply voltage (= clamp voltage) become closer to the characteristics of the reference voltage and Therefore, the voltage fluctuation is small and a highly accurate clamp voltage can be obtained, so that the temperature fluctuation of the reference voltage can be reduced.
また、クランプ電圧の精度を高めることで、基準電圧回路の電源電圧の変動が基準電圧に与える影響を最小限に抑制できて、低消費電流で電源電圧変動の小さな基準電圧回路が構成できる。 Further, by increasing the accuracy of the clamp voltage, it is possible to minimize the influence of fluctuations in the power supply voltage of the reference voltage circuit on the reference voltage, and it is possible to configure a reference voltage circuit with low current consumption and small fluctuations in the power supply voltage.
また、定電圧回路の全てがクランプ電圧を電源電圧とする構成とすることにより、定電圧回路の増幅器を低耐圧素子で構成でき、必要とされる高耐圧素子の数を抑制できるので、増幅器の回路面積を縮小化できて、基準電圧回路の低コスト化を図ることができる。 In addition, since all the constant voltage circuits are configured to use the clamp voltage as the power supply voltage, the amplifier of the constant voltage circuit can be configured with low breakdown voltage elements, and the number of required high breakdown voltage elements can be suppressed. The circuit area can be reduced, and the cost of the reference voltage circuit can be reduced.
また、クランプ回路の電流を基準電圧回路コアに供給する構成とすることにより、基準電圧回路の消費電流を抑制することができる。 In addition, the current consumption of the reference voltage circuit can be suppressed by providing the current of the clamp circuit to the reference voltage circuit core.
実施の形態を以下の実施例で説明する。 Embodiments will be described in the following examples.
図1はこの発明の基準電圧回路の概念図である。この基準電圧回路は高電圧電源で駆動できる基準電圧回路であり、電流供給回路(電流源)、定電圧回路およびクランプ回路で構成される。 FIG. 1 is a conceptual diagram of a reference voltage circuit according to the present invention. This reference voltage circuit is a reference voltage circuit that can be driven by a high-voltage power supply, and includes a current supply circuit (current source), a constant voltage circuit, and a clamp circuit.
図2〜図4は、この発明の第1実施例の基準電圧回路100の構成を示すものであり、図2は全体の回路図、図3は図2の電流供給回路の回路図、図4は図2の増幅器の回路図である。この基準電圧回路100は、図2に示すように電流供給回路3、定電圧回路1およびクランプ回路2で構成される。 2 to 4 show the configuration of the reference voltage circuit 100 according to the first embodiment of the present invention. FIG. 2 is an overall circuit diagram, FIG. 3 is a circuit diagram of the current supply circuit of FIG. FIG. 3 is a circuit diagram of the amplifier of FIG. 2. The reference voltage circuit 100 includes a current supply circuit 3, a constant voltage circuit 1, and a clamp circuit 2 as shown in FIG.
図2において、高電圧電源5に電流供給回路3が接続し、この電流供給回路3に定電圧回路1の電源端子8が接続する。この電源端子8にはクランプ回路2にも接続している。図中の符号6は接地(グランド)である。 In FIG. 2, the current supply circuit 3 is connected to the high voltage power supply 5, and the power supply terminal 8 of the constant voltage circuit 1 is connected to the current supply circuit 3. The power supply terminal 8 is also connected to the clamp circuit 2. Reference numeral 6 in the figure denotes ground (ground).
定電圧回路1は図12に示す従来の基準電圧回路500(=定電圧回路51)と同じで電源は電源端子8の低電圧の端子電圧であり、増幅器7と抵抗R11、R21、R22、および、ダイオードD11、D12、D21、D22で構成される。これらのダイオードは図14で示すようにnpnトランジスタを用いてもよい。 The constant voltage circuit 1 is the same as the conventional reference voltage circuit 500 (= constant voltage circuit 51) shown in FIG. 12, and the power source is a low terminal voltage of the power supply terminal 8, and the amplifier 7 and resistors R11, R21, R22, and , Diodes D11, D12, D21, and D22. These diodes may use npn transistors as shown in FIG.
クランプ回路2は一つのPMOSFET9で構成され、PMOSFET9のゲート端子Gは定電圧回路1の出力端子4に接続し、PMOSFET9のソース端子Sは電源端子8に接続する。 The clamp circuit 2 is composed of one PMOSFET 9, the gate terminal G of the PMOSFET 9 is connected to the output terminal 4 of the constant voltage circuit 1, and the source terminal S of the PMOSFET 9 is connected to the power supply terminal 8.
図3において、電流供給回路3は電流ミラー回路を構成する2個の高耐圧PMOSFET10,11とプルアップ電流Ipuの値を制御するJ−FET12(接合型電圧効果トランジスタ)で構成される。なお、電流供給回路3は、高電圧電源5と電源端子8の間に、単に抵抗を接続することでも実現可能であるが、図3の回路構成にした場合、IpuはJ−FET12により設定される一定電流であり高電圧電源5の電源電圧Vcchに依存しない点で優れている。またIpuは定電圧回路1に流れる電流Ioとクランプ回路2に流れる電流I1の和と等しい。ここで、Ipuは、定電圧回路1の消費電流を考慮し、これよりも十分に大きな値とする必要がある。 In FIG. 3, the current supply circuit 3 is composed of two high voltage PMOSFETs 10 and 11 constituting a current mirror circuit and a J-FET 12 (junction voltage effect transistor) for controlling the value of the pull-up current Ipu. The current supply circuit 3 can be realized by simply connecting a resistor between the high-voltage power supply 5 and the power supply terminal 8, but in the case of the circuit configuration of FIG. 3, Ipu is set by the J-FET 12. This is excellent in that it is a constant current and does not depend on the power supply voltage Vcch of the high-voltage power supply 5. Ipu is equal to the sum of the current Io flowing through the constant voltage circuit 1 and the current I1 flowing through the clamp circuit 2. Here, Ipu needs to be a sufficiently larger value in consideration of the current consumption of the constant voltage circuit 1.
図4に示す増幅器7の構成は、低電圧で駆動される従来の増幅器57と同じ構成であり、3個のPMOSFET13,14,15と2個のnpnトランジスタ16,17と1個のバイアス電流源18、および回路発振を防止するための位相補償容量Ccで構成される。増幅器7の出力は定電圧回路1の出力端子4に接続し基準電圧Vrefを出力する。この構成では、増幅器7の電圧利得が大きくなるため、回路の発振を防ぐために、通常、このように位相補償容量Ccが付加される。 The configuration of the amplifier 7 shown in FIG. 4 is the same as that of the conventional amplifier 57 driven at a low voltage, and three PMOSFETs 13, 14, 15 and two npn transistors 16, 17 and one bias current source. 18 and a phase compensation capacitor Cc for preventing circuit oscillation. The output of the amplifier 7 is connected to the output terminal 4 of the constant voltage circuit 1 to output the reference voltage Vref. In this configuration, since the voltage gain of the amplifier 7 is increased, the phase compensation capacitor Cc is usually added in this manner in order to prevent circuit oscillation.
図2に示す基準電圧回路100において、図12に示す従来の基準電圧回路500との構成の違いは、10V〜30Vの高電圧電源5と定電圧回路1の電源端子8の間に電流供給回路3が接続され、電源端子8に定電圧回路1とクランプ回路2が接続され、電流供給回路3からプルアップ電流Ipuが定電圧回路1とクランプ回路2に供給されている点である。 The configuration of the reference voltage circuit 100 shown in FIG. 2 is different from that of the conventional reference voltage circuit 500 shown in FIG. 12 in that a current supply circuit is provided between the high voltage power supply 5 of 10V to 30V and the power supply terminal 8 of the constant voltage circuit 1. 3, the constant voltage circuit 1 and the clamp circuit 2 are connected to the power supply terminal 8, and the pull-up current Ipu is supplied from the current supply circuit 3 to the constant voltage circuit 1 and the clamp circuit 2.
クランプ回路2は基準電圧Vrefを入力とするソースフォロア回路であり、電源端子8の電圧(電源電圧Vcc)は、クランプ回路2により、PMOSFET9のゲート・ソース間電圧VGSであるレベルシフト電圧Vlsmと基準電圧Vrefとの和の電圧にクランプされる。レベルシフト電圧Vlsmは、図5に示すようにPMOSFET9にI1が流れたときのゲート・ソース間電圧VGSである。この電圧VGSは、PMOSFET9のしきい値電圧Vgthを電流I1を流すのに必要なオーバードライブ電圧分だけ超過した電圧となる。 The clamp circuit 2 is a source follower circuit which receives the reference voltage Vref, the voltage of the power supply terminal 8 (power supply voltage Vcc) is, the clamp circuit 2, the level shift voltage Vlsm and the gate-source voltage V GS of PMOSFET9 Clamped to the sum of the reference voltage Vref. Level shift voltage Vlsm is the gate-source voltage V GS when I1 flows through the PMOSFET9 as shown in FIG. This voltage V GS exceeds the threshold voltage Vgth of the PMOSFET 9 by an overdrive voltage necessary for flowing the current I1.
定電圧回路1を動作させるための電源電圧Vccを得るためには、電源端子8の電圧Vccを所定の範囲の電圧にする必要があり、電源電圧Vccと基準電圧Vrefの差が大きい場合には、クランプ回路2を構成するトランジスタの段数を増やしてレベルシフト電圧を高める方策が必要となる(ただし、段数が多くなると、トランジスタの温度特性によりクランプ電圧の温度依存性が大きくなるので、定電圧回路1が動作する最小の電源電圧Vccになるように段数を選定するのが好ましい)。本実施例1では、増幅器7がVref+Vlsmの電源電圧で正常に動作する構成であるため、PMOSFET9のみでクランプ回路を構成している。 In order to obtain the power supply voltage Vcc for operating the constant voltage circuit 1, it is necessary to set the voltage Vcc of the power supply terminal 8 within a predetermined range, and when the difference between the power supply voltage Vcc and the reference voltage Vref is large. Therefore, it is necessary to increase the level shift voltage by increasing the number of stages of transistors constituting the clamp circuit 2 (however, as the number of stages increases, the temperature dependence of the clamp voltage increases due to the temperature characteristics of the transistor. It is preferable to select the number of stages so that the minimum power supply voltage Vcc at which 1 operates is obtained). In the first embodiment, since the amplifier 7 operates normally with the power supply voltage of Vref + Vlsm, the clamp circuit is configured only by the PMOSFET 9.
ここで、この発明の基準電圧回路100の動作について説明する。高電圧電源Vcchから電流供給回路3を介して定電圧回路2の電源端子8に電圧Vccが印加される。この電圧Vccはクランプ回路2にも印加される。定電圧回路1が動作を開始し、定電圧回路1にIoが流れ、定電圧回路1の出力端子4から基準電圧Vrefが出力される。この基準電圧VrefをPMOSFET9のゲート端子Gに与える。この基準電圧Vrefは定電圧回路1を構成する増幅器7と抵抗R11、R21、R22、および、ダイオードD11、D12、D21、D22により決定される。 Here, the operation of the reference voltage circuit 100 of the present invention will be described. The voltage Vcc is applied from the high voltage power supply Vcch to the power supply terminal 8 of the constant voltage circuit 2 through the current supply circuit 3. This voltage Vcc is also applied to the clamp circuit 2. The constant voltage circuit 1 starts operation, Io flows through the constant voltage circuit 1, and the reference voltage Vref is output from the output terminal 4 of the constant voltage circuit 1. This reference voltage Vref is applied to the gate terminal G of the PMOSFET 9. This reference voltage Vref is determined by the amplifier 7 constituting the constant voltage circuit 1, resistors R11, R21, R22 and diodes D11, D12, D21, D22.
PMOSFET9のゲート端子Gに基準電圧Vrefが印加されると、電源電圧Vccと基準電圧Vrefの差がPMOSFET9のゲート端子GとソースS間にゲート・ソース間電圧VGSとして印加されて、PMOSFET9が導通を開始しI1が流れる。ここで、I1とIoの和はJ−FET12で制御されたプルアップ電流Ipuになる。 When the reference voltage Vref to the gate terminal G of PMOSFET9 is applied, is applied as the power supply voltage Vcc and the difference between the reference voltage Vref is PMOSFET9 gate terminal G and the source S the gate-source voltage V GS between, conduction PMOSFET9 And I1 flows. Here, the sum of I1 and Io becomes the pull-up current Ipu controlled by the J-FET 12.
PMOSFET9が導通を開始すると、クランプ回路2はソースフォロアとして動作し、上述のようにPMOSFET9のゲート・ソース間電圧VGSはPMOSFET9のしきい値電圧VgthとI1=Ipu−I0を流すためのオーバードライブ電圧の和となる。そして、この和の電圧がレベルシフト電圧Vlsmとなり、PMOSFET9のしきい値電圧Vgth,IpuおよびI0が一定の値であるので、レベルシフト電圧Vlsmも一定の電圧となる。 When the PMOSFET 9 starts to conduct, the clamp circuit 2 operates as a source follower. As described above, the gate-source voltage V GS of the PMOSFET 9 is an overdrive for flowing the threshold voltage Vgth of the PMOSFET 9 and I1 = Ipu−I0. Sum of voltage. This sum voltage becomes the level shift voltage Vlsm, and the threshold voltages Vgth, Ipu and I0 of the PMOSFET 9 are constant values, so that the level shift voltage Vlsm also becomes a constant voltage.
クランプ電圧Vsは基準電圧VrefとVlsmの和であるので、クランプ電圧Vsも高電圧電源5の電圧Vcchに依存しない一定の電圧になる。そして、定電圧回路1の電源電圧Vccはこのクランプ電圧Vsでクランプされ、高電圧電源5の電圧Vcchに依存しない。 Since the clamp voltage Vs is the sum of the reference voltages Vref and Vlsm, the clamp voltage Vs is also a constant voltage that does not depend on the voltage Vcch of the high voltage power supply 5. The power supply voltage Vcc of the constant voltage circuit 1 is clamped by the clamp voltage Vs and does not depend on the voltage Vcch of the high voltage power supply 5.
この基準電圧回路100では、電流供給回路3を構成する素子に高耐圧素子が必要となるが、定電圧回路1とクランプ回路2は低耐圧素子で構成できるので、定電圧回路1に高耐圧素子を用いて高電圧駆動できる基準電圧回路にした場合に比べると、回路面積を小さくできる。 例えば、定電圧回路1に高耐圧素子を用いたときには、3個のPMOSFET13,14,15と2個のpnpトランジスタ16,17の5個を高耐圧素子にして、さらに位相補償容量Ccも高耐圧化しなければならない。一方、電流供給回路3では、2個のPMOSFET10,11と1個のJ−FET12で3個の高耐圧素子で済み、回路面積を半減することができる。 In the reference voltage circuit 100, a high voltage element is required as an element constituting the current supply circuit 3. However, since the constant voltage circuit 1 and the clamp circuit 2 can be composed of low voltage elements, the constant voltage circuit 1 includes a high voltage element. Compared to a reference voltage circuit that can be driven at a high voltage using the circuit, the circuit area can be reduced. For example, when a high voltage element is used in the constant voltage circuit 1, five PMOSFETs 13, 14, 15 and two pnp transistors 16, 17 are used as high voltage elements, and the phase compensation capacitor Cc has a high voltage. Must be converted. On the other hand, in the current supply circuit 3, the two PMOSFETs 10 and 11 and the one J-FET 12 need only be three high breakdown voltage elements, and the circuit area can be halved.
前記したように、電流供給回路3とクランプ回路2を従来の定電圧回路51に付加することにより、高電圧電源5で駆動でき、電圧変動が小さく、回路面積が縮小化できて製造コストの低減が図れる基準電圧回路100を提供することができる。 As described above, by adding the current supply circuit 3 and the clamp circuit 2 to the conventional constant voltage circuit 51, it can be driven by the high voltage power source 5, the voltage fluctuation is small, the circuit area can be reduced, and the manufacturing cost is reduced. Therefore, it is possible to provide the reference voltage circuit 100 capable of achieving the above.
つぎに、図2の定電圧回路1およびクランプ回路2のそれぞれの回路構成が異なる場合の基準電圧回路200〜400について、以下の実施例で説明する。 Next, reference voltage circuits 200 to 400 when the circuit configurations of the constant voltage circuit 1 and the clamp circuit 2 in FIG. 2 are different will be described in the following embodiments.
図6および図7は、この発明の第2実施例の基準電圧回路200の構成であり、図6は全体の回路図、図7は図6の増幅器の回路図である。
図2、図4との違いは、クランプ回路2aの回路構成(PMOSFET9aのゲートとドレインが短絡され、そのドレインに2段のpnpトランジスタ19が接続し、2段のpnpトランジスタ19のゲートが定電圧回路1aの出力端子4に接続している点。なお、2段のpnpトランジスタ19はエミッタフォロア回路を構成している。)、および、増幅器7aの回路構成(増幅器7におけるPMOSFET15で構成されたソース接地増幅段を、ダーリントン接続されたnpnトランジスタ21,22によるエミッタフォロアに変更し、位相補償容量Ccを不要にした点。)であり、定電圧回路の動作原理は同様である。ここで、クランプ回路2aの回路構成の変更は、増幅器7から増幅器7aへの回路構成変更に伴い、要求される電源電圧Vccが増加したことに対応するためのものである。なお、図6の回路構成にすることにより、出力端子4に接続する図示しない負荷に大きな電流が流れる場合であっても、図2の場合と比べ、基準電圧Vrefの電圧変動を小さく抑えることできる。
6 and 7 show the configuration of the reference voltage circuit 200 according to the second embodiment of the present invention. FIG. 6 is an overall circuit diagram, and FIG. 7 is a circuit diagram of the amplifier of FIG.
2 and 4 is that the circuit configuration of the clamp circuit 2a (the gate and the drain of the PMOSFET 9a are short-circuited, a two-stage pnp transistor 19 is connected to the drain, and the gate of the two-stage pnp transistor 19 is a constant voltage) It is connected to the output terminal 4 of the circuit 1a, where the two-stage pnp transistor 19 constitutes an emitter follower circuit), and the circuit configuration of the amplifier 7a (the source configured by the PMOSFET 15 in the amplifier 7) The ground amplification stage is changed to an emitter follower by npn transistors 21 and 22 connected in Darlington, and the phase compensation capacitor Cc is unnecessary.) The operation principle of the constant voltage circuit is the same. Here, the change in the circuit configuration of the clamp circuit 2a is to respond to the increase in the required power supply voltage Vcc accompanying the change in the circuit configuration from the amplifier 7 to the amplifier 7a. 6, even when a large current flows through a load (not shown) connected to the output terminal 4, the voltage fluctuation of the reference voltage Vref can be suppressed smaller than in the case of FIG. 2. .
クランプ回路2aにおいて、レベルシフト電圧VlsはPMOSFET9aにI1が流れたときのレベルシフト電圧Vlsm(=PMOSFET9aのゲート・ソース間電圧VGS)と2段のpnpトランジスタ19にI1が流れたときのレベルシフト電圧Vlsb(=2段のpnpトランジスタのベース・エミッタ間電圧VBE)の和となる。 In the clamp circuit 2a, the level shift voltage Vls level shift when I1 flows through the level shift voltage VLSM (= inter PMOSFET9a gate-source voltage V GS) and two stages of the pnp transistor 19 when I1 flows in PMOSFET9a This is the sum of the voltage Vlsb (= base-emitter voltage V BE of the two-stage pnp transistor).
図8は、2段のpnpトランジスタ19のエミッタ電流とベース・エミッタ間電圧の関係を示す図である。
2段のpnpトランジスタ19のベース・エミッタ間電圧VBEは、2段のpnpトランジスタ19に流れたI1で2段のpEnB接合に生じた順電圧降下であり、これが2段のpnpトランジスタ19からなるエミッタフォロア回路によるレベルシフト電圧Vlsbとなる。
FIG. 8 is a diagram showing the relationship between the emitter current of the two-stage pnp transistor 19 and the base-emitter voltage.
The base-emitter voltage V BE of the two-stage pnp transistor 19 is a forward voltage drop generated at the two-stage p En B junction due to I1 flowing through the two-stage pnp transistor 19, and this is the two-stage pnp transistor The level shift voltage Vlsb is obtained by the emitter follower circuit 19.
従って、クランプ電圧Vsは、定電圧回路1aから出力される基準電圧VrefとPMOSFET9aにI1が流れたときのゲート・ソース間電圧(レベルシフト電圧Vlsm)および2段のpnpトランジスタのベース・エミッタ間電圧(レベルシフト電圧Vlsb)で決まる電圧である。このクランプ電圧Vsで定電流回路1aの電源電圧Vccはクランプされ一定電圧となる。 Therefore, the clamp voltage Vs includes the reference voltage Vref output from the constant voltage circuit 1a, the gate-source voltage (level shift voltage Vlsm) when I1 flows through the PMOSFET 9a, and the base-emitter voltage of the two-stage pnp transistors. The voltage is determined by (level shift voltage Vlsb). With this clamp voltage Vs, the power supply voltage Vcc of the constant current circuit 1a is clamped and becomes a constant voltage.
この定電圧回路1aを電流供給回路3を介さないで直接高電圧電源5で駆動しようとすると、増幅器7aを構成している2個のPMOSFET13、14と4個のpnpトランジスタ16、17、21、22を全て高耐圧素子にしなければならない。本発明の基準電圧回路200を適用することで、これらの6個の素子は低耐圧素子でよくなり、回路面積を半減することができる。 If the constant voltage circuit 1a is directly driven by the high voltage power supply 5 without going through the current supply circuit 3, the two PMOSFETs 13 and 14 and the four pnp transistors 16, 17, 21, All 22 must be high voltage elements. By applying the reference voltage circuit 200 of the present invention, these six elements may be low withstand voltage elements, and the circuit area can be halved.
図9は、この発明の第3実施例の基準電圧回路300の回路図である。この定電圧回路1bは3個のPMOSFET23,24,25と2個のNMOSFET26,27と抵抗R41、R51、および、ダイオードD31、D32、D41、D42、D51、D52で構成されている。 FIG. 9 is a circuit diagram of a reference voltage circuit 300 according to the third embodiment of the present invention. The constant voltage circuit 1b includes three PMOSFETs 23, 24, and 25, two NMOSFETs 26 and 27, resistors R41 and R51, and diodes D31, D32, D41, D42, D51, and D52.
ここでは、説明を簡単にするため、PMOSFET23,24,25、および、NMOSFET26,27のサイズは、それぞれ等しいものとする。そのため、ミラー回路を構成するPMOSFET23,24、25には等しい電流が流れる。この電流値は、NMOSFET26,27のソース電位、すなわち、D31、D32の直列接続回路に掛かる電圧と、R41、D41、D42の直列接続回路に掛かる電圧が等しくなるような値に制御される。さらに、PMOSFET25から出力される電流が、R51、D51、D52の直列接続回路に流れ、基準電圧Vrefを生成する。ここで、抵抗R41、R51、および、ダイオードD31、D32、D41、D42、D51、D52の諸元を適切な値(一例では、R41=12kΩ、R51=150kΩ、D41とD42の接合面積は、D31、D32、D51、D52の接合面積の5倍)に調整することにより、定電圧回路1bの出力端子4から出力される基準電圧Vrefは、電源電圧や温度に依存しない一定の電圧になる。 Here, in order to simplify the description, the PMOSFETs 23, 24, and 25 and the NMOSFETs 26 and 27 have the same size. Therefore, an equal current flows through the PMOSFETs 23, 24, and 25 that constitute the mirror circuit. This current value is controlled so that the source potential of the NMOSFETs 26 and 27, that is, the voltage applied to the series connection circuit of D31 and D32 is equal to the voltage applied to the series connection circuit of R41, D41 and D42. Further, the current output from the PMOSFET 25 flows through the series connection circuit of R51, D51, and D52, and generates the reference voltage Vref. Here, the specifications of the resistors R41, R51 and the diodes D31, D32, D41, D42, D51, D52 are appropriate values (in one example, R41 = 12 kΩ, R51 = 150 kΩ, and the junction area between D41 and D42 is D31). , D32, D51, and D52), the reference voltage Vref output from the output terminal 4 of the constant voltage circuit 1b becomes a constant voltage that does not depend on the power supply voltage or temperature.
定電圧回路1bは、Vref+Vlsmの電源電圧で十分に動作可能であるため、これに対応するクランプ回路2は1個のPMOSFET9で構成され図2の場合と同じにしてある。 Since the constant voltage circuit 1b can sufficiently operate with a power supply voltage of Vref + Vlsm, the clamp circuit 2 corresponding to this is composed of one PMOSFET 9 and is the same as in the case of FIG.
この場合もクランプ回路2により定電圧電源1bの電源電圧Vccはクランプ電圧Vs(=Vref+Vlsm)にクランプされる。 In this case as well, the clamp circuit 2 clamps the power supply voltage Vcc of the constant voltage power supply 1b to the clamp voltage Vs (= Vref + Vlsm).
図10は、この発明の第4実施例の基準電圧回路400の回路図である。この定電圧回路1cは1個のデプレッション型NMOSFET(ノーマリーオン型nチャネルMOSFET)28と1個のエンハンスメント型NMOSFET29で構成されている。ここで、ゲートとソースが接続されてゲート・ソース間電圧VGSがゼロとなっているデプレッション型NMOSFET28は定電流源として動作し、エンハンスメント型NMOSFET29はこの電流を基準電圧に変換する負荷として動作する。両者の温度依存性が打ち消し合うように、サイズを調整することにより、温度依存性の小さな定電圧を得ることができる。 FIG. 10 is a circuit diagram of a reference voltage circuit 400 according to the fourth embodiment of the present invention. The constant voltage circuit 1 c is composed of one depletion type NMOSFET (normally on n channel MOSFET) 28 and one enhancement type NMOSFET 29. Here, the depletion type NMOSFET 28 in which the gate and the source are connected and the gate-source voltage V GS is zero operates as a constant current source, and the enhancement type NMOSFET 29 operates as a load for converting this current into a reference voltage. . A constant voltage having a small temperature dependency can be obtained by adjusting the size so that the temperature dependencies of the two cancel each other.
定電圧回路1cは、Vref+Vlsmの電源電圧で十分に動作可能であるため、これに対応するクランプ回路2は1個のPMOSFET9で構成され図2の場合と同じにしてある。 Since the constant voltage circuit 1c can sufficiently operate with a power supply voltage of Vref + Vlsm, the clamp circuit 2 corresponding to this is composed of one PMOSFET 9 and is the same as in the case of FIG.
この場合もクランプ回路2により定電圧電源1cの電源電圧Vccはクランプ電圧Vs(=Vref+Vlsm)にクランプされる。
上述の各実施例で、クランプ回路2はPMOSFET9を使うものとしたが、PMOSFET9をエミッタ端子が電源端子8に接続されるpnpトランジスタに置き換えてもよい。その場合、クランプ回路2におけるレベルシフト量Vlsmは当該pnpトランジスタのエミッタ・ベース間電圧になる。さらに、当該pnpトランジスタはダーリントントランジスタであってもよいし、電源端子8とpnpトランジスタのエミッタ端子の間にダイオードやゲートとドレインが短絡されたPMOSFETを接続するようにしてもよい。
Also in this case, the power supply voltage Vcc of the constant voltage power supply 1c is clamped to the clamp voltage Vs (= Vref + Vlsm) by the clamp circuit 2.
In each of the embodiments described above, the clamp circuit 2 uses the PMOSFET 9, but the PMOSFET 9 may be replaced with a pnp transistor whose emitter terminal is connected to the power supply terminal 8. In that case, the level shift amount Vlsm in the clamp circuit 2 becomes the emitter-base voltage of the pnp transistor. Further, the pnp transistor may be a Darlington transistor, or a diode or a PMOSFET whose gate and drain are short-circuited may be connected between the power supply terminal 8 and the emitter terminal of the pnp transistor.
また、クランプ回路2aについては、2段のpnpトランジスタをPMOSFETに置き換えてもよい。その場合、ゲートとドレインが短絡されたPMOSFETを1つではなく複数直列接続して、トータルのレベルシフト量を確保するようにすればよい。さらに、ゲートとドレインが短絡されたPMOSFETをダイオードに置き換えてもよい。 For the clamp circuit 2a, the two-stage pnp transistor may be replaced with a PMOSFET. In that case, a plurality of PMOSFETs whose gates and drains are short-circuited may be connected in series instead of one to ensure a total level shift amount. Furthermore, the PMOSFET whose gate and drain are short-circuited may be replaced with a diode.
図17および図18〜図20は、この発明の第5実施例の基準電圧回路の構成図であり、図17は要部ブロック図を、図18〜図20は基準電圧回路600の具体的な回路図をそれぞれ示すものである。図18〜図20と図6の違いは、ダイオードD11,D12、D21,D22をベース端子とコレクタ端子を短絡させたnpnトランジスタQ08,Q09,Q10,Q11に変更した点、図6で示していない起動回路32を示した点、電流供給回路31の具体的な回路(カレントミラー回路A(37)とJFET38)を示した点、および、クランプ回路2aをクランプ回路36の構成に変更した点である。 FIGS. 17 and 18 to 20 are configuration diagrams of the reference voltage circuit according to the fifth embodiment of the present invention. FIG. 17 is a block diagram of the principal part, and FIGS. Each circuit diagram is shown. The difference between FIGS. 18 to 20 and FIG. 6 is that diodes D11, D12, D21, and D22 are changed to npn transistors Q08, Q09, Q10, and Q11 in which the base terminal and the collector terminal are short-circuited, and are not shown in FIG. The start circuit 32 is shown, a specific circuit of the current supply circuit 31 (current mirror circuit A (37) and JFET 38) is shown, and the clamp circuit 2a is changed to the configuration of the clamp circuit 36. .
図17では、図6の増幅器7aを差動増幅器33とバッファ回路34に分割して示している。ここでは、差動増幅器33の消費電流をIa、バッファ回路34の消費電流をIbで示しており、本実施例においては、IaとIbの和が図6のIoに相当する。また、図19に示す差動増幅器33の電源端子8a(電圧Vcca)、図20に示すバッファ回路34の電源端子8b(電圧をVccb)は共通になっており、これらが図6の定電圧回路の電源端子8(の一部)に相当する。また、図17では、図6の定電圧回路1aの抵抗R11,R21,R22と、ダイオードD11,D12、D21,D22に相当する部分をまとめて、基準電圧回路コア35として示している。 In FIG. 17, the amplifier 7 a of FIG. 6 is divided into a differential amplifier 33 and a buffer circuit 34. Here, the consumption current of the differential amplifier 33 is indicated by Ia, and the consumption current of the buffer circuit 34 is indicated by Ib. In this embodiment, the sum of Ia and Ib corresponds to Io in FIG. Further, the power supply terminal 8a (voltage Vcca) of the differential amplifier 33 shown in FIG. 19 and the power supply terminal 8b (voltage Vccb) of the buffer circuit 34 shown in FIG. 20 are common, and these are the constant voltage circuit of FIG. Corresponds to (a part of) the power supply terminal 8. In FIG. 17, the parts corresponding to the resistors R11, R21, R22 and the diodes D11, D12, D21, D22 of the constant voltage circuit 1a of FIG. 6 are collectively shown as a reference voltage circuit core 35.
尚、図18〜図20は、基準電圧回路600を3分割した回路であり、図18が左側の回路図、図19は中央の回路図、図20は右側の回路図である。それぞれの図において、矢印の先に付した記号(アルファベット)同士が互いに接続する。 18 to 20 are circuits in which the reference voltage circuit 600 is divided into three, FIG. 18 is a circuit diagram on the left side, FIG. 19 is a circuit diagram on the center, and FIG. 20 is a circuit diagram on the right side. In each figure, symbols (alphabets) attached to the ends of arrows are connected to each other.
図18において、カレントミラー回路A37はpチャネルMOSFETであるM01,M02,M03で構成される。また、電流供給回路31は、カレントミラー回路A37のM01,M03およびJFET38(接合型電界効果トランジスタ)で構成され、従来は図示されていない起動回路32が図示されている。 In FIG. 18, the current mirror circuit A37 includes p-channel MOSFETs M01, M02, and M03. Further, the current supply circuit 31 includes M01 and M03 of the current mirror circuit A37 and a JFET 38 (junction field effect transistor), and a startup circuit 32 not shown heretofore is shown.
図19において、差動増幅器33はpチャネルMOSFETであるM04、M05、npnトランジスタであるQ03,Q04,Q05で構成される。このM04、M05、Q03,Q04,Q05は図7中の符号の13,14,16,17,18にそれぞれ対応する。 In FIG. 19, the differential amplifier 33 includes p-channel MOSFETs M04 and M05, and npn transistors Q03, Q04, and Q05. These M04, M05, Q03, Q04, and Q05 correspond to reference numerals 13, 14, 16, 17, and 18 in FIG.
図20において、バッファ回路34はダーリントン接続されたnpnトランジスタQ06,Q07で構成され、図7中の符号の21,22に対応する。
基準電圧回路コア35は、基準電圧回路600の出力電圧を決定する部分であり、抵抗R11,R21,R22とベース端子とコレクタ端子が短絡されたnpnトランジスタであるQ08,Q09、Q10,Q11で構成され、Q08,Q09、Q10,Q11は図6のD11,D12、D21,D22にそれぞれ対応する。
In FIG. 20, the buffer circuit 34 includes npn transistors Q06 and Q07 connected in a Darlington connection, and corresponds to reference numerals 21 and 22 in FIG.
The reference voltage circuit core 35 is a part that determines the output voltage of the reference voltage circuit 600, and is composed of resistors R11, R21, R22, and Q08, Q09, Q10, Q11 which are npn transistors whose base terminals and collector terminals are short-circuited. Q08, Q09, Q10, and Q11 correspond to D11, D12, D21, and D22 of FIG. 6, respectively.
クランプ回路36は、差動増幅器33の出力にゲート端子を接続したpチャネルMOSFETであるM06のみで構成されている。M06のドレイン端子は定電圧回路の電源端子(すなわち、差動増幅器33およびバッファ回路34の電源端子8a、8b)に接続され、M06のソース端子は接地端子に接続されている。 The clamp circuit 36 is composed only of M06, which is a p-channel MOSFET in which the gate terminal is connected to the output of the differential amplifier 33. The drain terminal of M06 is connected to the power supply terminals of the constant voltage circuit (that is, the power supply terminals 8a and 8b of the differential amplifier 33 and the buffer circuit 34), and the source terminal of M06 is connected to the ground terminal.
図18において、JFET38のゲートは図示しないが、ゲートはGNDと接続して定電圧であるため、JFET38のソース・ドレイン電圧が変化しても流れる電流はほぼ一定であり、定電流素子として機能させている。 In FIG. 18, although the gate of JFET 38 is not shown in the figure, the gate is connected to GND and has a constant voltage. Therefore, even if the source-drain voltage of JFET 38 changes, the flowing current is almost constant and functions as a constant current element. ing.
起動回路32の役割は、差動増幅器33を構成するQ03,Q04、Q05に電流が流れず、基準電圧Vrefが低い状態で静定することを防止することである。このような状態では、Q02に電流が流れていないため、M02のドレイン電流は、Q01のベース端子を持ち上げ、Q01に電流を流し込もうとする。Q01に電流が流れるとその電流がQ06のベースに注入され、その結果、Q06、Q07を介して基準電圧回路コア35に電流が供給されてVrefが上昇し、これと同時に、Q02もベース電位が上昇し、コレクタ電流が流れる。 The function of the starting circuit 32 is to prevent the current from flowing through Q03, Q04, and Q05 constituting the differential amplifier 33 and preventing the reference voltage Vref from being settled. In such a state, since no current flows through Q02, the drain current of M02 lifts the base terminal of Q01 and tries to flow current into Q01. When a current flows through Q01, the current is injected into the base of Q06. As a result, current is supplied to the reference voltage circuit core 35 via Q06 and Q07, and Vref rises. Rises and collector current flows.
Q02のコレクタ電流がM02のドレイン電流を超えると、Q01のベース電位が低下し、Q01は遮断される(この時点で、Vrefは差動増幅器33で制御されている)。
nチャネルMOSFETであるM07は、Q02のコレクタ電位が低下し、飽和領域に入ることを防止する目的で設けられている(Q02が飽和領域で動作すると、Q02のベース電流が増加することで、Vrefに影響を与えるため)。これにより、Q02のコレクタ電流のうち、M02のドレイン電流を除く電流がM07を介して供給され、Q02のコレクタ電位の低下を、Vref−Vgs7(Vgs7:M07に該電流を流すために必要なゲート―ソース間電圧)に抑えるため、Q02のコレクタ−エミッタ間電圧Vce2の飽和を防止することができる。
When the collector current of Q02 exceeds the drain current of M02, the base potential of Q01 decreases and Q01 is cut off (at this point, Vref is controlled by the differential amplifier 33).
M07, which is an n-channel MOSFET, is provided for the purpose of preventing the collector potential of Q02 from falling and entering the saturation region (when Q02 operates in the saturation region, the base current of Q02 increases, so that Vref To affect). As a result, of the collector current of Q02, the current excluding the drain current of M02 is supplied via M07, and the decrease in the collector potential of Q02 is caused by Vref−Vgs7 (Vgs7: gate necessary for flowing the current through M07). -Saturation of the collector-emitter voltage Vce2 of Q02 can be prevented.
図17および図18〜図20において、基準電圧回路コア35は、抵抗R11と非線形素子であるnpnトランジスタのQ08,Q09の直列回路および抵抗R21,R22と非線形素子であるnpnトランジスタのQ10、Q11の直列回路によって構成されている。差動増幅器33は、npnトランジスタであるQ03、Q04、Q05およびpチャネルMOSFETであるM04、M05で構成されている。差動増幅器33は、npnトランジスタであるQ06、Q07のエミッタフォロアで構成されたバッファ回路34を介して、基準電圧回路コア35のV1とV2が等しくなる(V1とV2が仮想短絡される)動作点に基準電圧回路の出力電圧(基準電圧Vref)を制御する。基準電圧Vrefは、基準電圧回路コア35に使用する抵抗の抵抗値およびnpnトランジスタの面積のみで決まり、これらの値を適切に調整することにより、基準電圧Vrefの温度変化を小さくすることができる。 17 and 18 to 20, the reference voltage circuit core 35 includes a resistor R11 and a series circuit of Q08 and Q09 of npn transistors that are nonlinear elements, and resistors R21 and R22 and Q10 and Q11 of npn transistors that are nonlinear elements. It is constituted by a series circuit. The differential amplifier 33 includes n03 transistors Q03, Q04, Q05 and p-channel MOSFETs M04, M05. The differential amplifier 33 operates such that V1 and V2 of the reference voltage circuit core 35 are equalized (V1 and V2 are virtually short-circuited) through a buffer circuit 34 constituted by emitter followers of Q06 and Q07 which are npn transistors. The output voltage (reference voltage Vref) of the reference voltage circuit is controlled at the point. The reference voltage Vref is determined only by the resistance value of the resistor used for the reference voltage circuit core 35 and the area of the npn transistor. By appropriately adjusting these values, the temperature change of the reference voltage Vref can be reduced.
ここで、差動増幅器33およびバッファ回路34の電源は、JFET38およびカレントミラー回路A37(PチャネルMOSFETであるM01、M02、M03により構成)からなる電流供給回路31と、pチャネルMOSFETであるM06からなるクランプ回路36によって構成される。 Here, the power supply of the differential amplifier 33 and the buffer circuit 34 is supplied from a current supply circuit 31 including a JFET 38 and a current mirror circuit A37 (configured by M01, M02 and M03 which are P-channel MOSFETs) and M06 which is a p-channel MOSFET. It is comprised by the clamp circuit 36 which becomes.
クランプ回路36は、電流供給回路31が供給するプルアップ電流Ipuのうち、差動増幅器33およびバッファ回路34で消費されない余分な余剰電流を引き抜くことで、差動増幅器33の電源電圧を(高電圧ではない)概ね一定値に維持する。このため、差動増幅器33は、高耐圧素子を使用せずに構成可能となり、回路面積を削減することができる。さらに、基準電圧回路600の高電圧電源5の電圧Vcchが変化しても、差動増幅器33の電源端子8aの電圧Vccaは変化しないため、基準電圧Vrefの電源電圧(Vcch)依存性を小さくできる。 The clamp circuit 36 extracts the excess surplus current that is not consumed by the differential amplifier 33 and the buffer circuit 34 from the pull-up current Ipu supplied by the current supply circuit 31, thereby reducing the power supply voltage of the differential amplifier 33 (high voltage). Not) Maintain a generally constant value. For this reason, the differential amplifier 33 can be configured without using a high voltage element, and the circuit area can be reduced. Further, even if the voltage Vcch of the high voltage power supply 5 of the reference voltage circuit 600 changes, the voltage Vcca of the power supply terminal 8a of the differential amplifier 33 does not change, so that the dependency of the reference voltage Vref on the power supply voltage (Vcch) can be reduced. .
尚、クランプ回路36では、差動増幅器33の出力電圧Vaoが基準電圧Vrefに対してバッファ回路34を構成するnpnトランジスタQ06,Q07のベース―エミッタ間電圧の和だけ高い電圧となることを利用し、図6のクランプ回路2aの構成に比べて、pnpトランジスタ(19)を2つ削減している(本実施例のように、クランプ回路を基準電圧を直接用いて動作させるだけでなく、基準電圧と相関のある電圧を用いて動作させることも、本発明の範疇に含まれる)。 The clamp circuit 36 uses the fact that the output voltage Vao of the differential amplifier 33 is higher than the reference voltage Vref by the sum of the base-emitter voltages of the npn transistors Q06 and Q07 constituting the buffer circuit 34. 6, two pnp transistors (19) are reduced compared to the configuration of the clamp circuit 2a of FIG. 6 (in addition to operating the clamp circuit directly using the reference voltage as in this embodiment, the reference voltage Is also included in the scope of the present invention).
基準電圧回路600では、プルアップ電流IpuはJFET38によって生成されている。基準電圧回路コア35が必要とする電流Irが正の温度特性を有するのに対して、JFET38の電流は負の温度特性を有し、さらに、JFET38の製造プロセスばらつきも比較的大きいため、この基準電圧回路600では設計時に注意が必要になる。 In the reference voltage circuit 600, the pull-up current Ipu is generated by the JFET 38. Since the current Ir required by the reference voltage circuit core 35 has a positive temperature characteristic, the current of the JFET 38 has a negative temperature characteristic, and furthermore, the manufacturing process variation of the JFET 38 is relatively large. The voltage circuit 600 requires attention during design.
そのため、基準電圧回路600では、プルアップ電流Ipuの値は、温度やプロセス変動によるマージンを見込んで、差動増幅器33とバッファ回路34の消費電流の合計(Ia+Ib)よりも十分に大きな値とする必要がある。一方、余った余剰電流は、クランプ回路36を介してGNDへと捨てているため、消費電流が増えてしまう。これを解決する方策をつぎの実施例6で説明する。 Therefore, in the reference voltage circuit 600, the value of the pull-up current Ipu is set to a value sufficiently larger than the total current consumption (Ia + Ib) of the differential amplifier 33 and the buffer circuit 34 in consideration of a margin due to temperature and process variation. There is a need. On the other hand, the surplus current is discarded to the GND via the clamp circuit 36, so that the current consumption increases. A method for solving this will be described in the sixth embodiment.
図21および図22〜図24は、この発明の第6実施例の基準電圧回路の構成図であり、図21は基準電圧回路700の要部ブロック図を、図22〜図24は基準電圧回路700の具体的な回路図をそれぞれ示すものである。尚、図22〜図24は、基準電圧回路700を3分割した回路であり、図22が左側の回路図、図23は中央の回路図、図24は右側の回路図である。それぞれの図において、矢印の先に付した記号(アルファベット)同士が互いに接続する。 FIGS. 21 and 22 to 24 are block diagrams of the reference voltage circuit according to the sixth embodiment of the present invention. FIG. 21 is a block diagram of the main part of the reference voltage circuit 700, and FIGS. 22 to 24 are reference voltage circuits. A specific circuit diagram of 700 is shown respectively. 22 to 24 are circuits in which the reference voltage circuit 700 is divided into three, FIG. 22 is a circuit diagram on the left side, FIG. 23 is a circuit diagram on the center, and FIG. 24 is a circuit diagram on the right side. In each figure, symbols (alphabets) attached to the ends of arrows are connected to each other.
図21〜図24の基準電圧回路700と図17〜図20の基準電圧回路500との違いは、クランプ回路46の構成およびバッファ回路44の電源端子8bが直接、高電圧電源5に接続している点と、基準電圧回路コア45に流れる電流Irに応じてプルアップ電流Ipuを生成するカレントミラー回路B(47b)が追加されている点である。また、電流供給回路41はカレントミラー回路A(47a),カレントミラー回路B(47b)およびJFET48により構成されている。 The difference between the reference voltage circuit 700 of FIGS. 21 to 24 and the reference voltage circuit 500 of FIGS. 17 to 20 is that the configuration of the clamp circuit 46 and the power supply terminal 8b of the buffer circuit 44 are directly connected to the high voltage power supply 5. And a current mirror circuit B (47b) for generating a pull-up current Ipu according to the current Ir flowing through the reference voltage circuit core 45 is added. The current supply circuit 41 includes a current mirror circuit A (47a), a current mirror circuit B (47b), and a JFET 48.
図24において、クランプ回路46は、差動増幅器43の出力Vaoをゲート端子に接続したpチャネルMOSFETであるM11のみで構成されており、そのドレイン端子およびソース端子は、差動増幅器43の電源8aと基準電圧回路の出力端子4とにそれぞれ接続されている。 In FIG. 24, the clamp circuit 46 is configured only by M11 which is a p-channel MOSFET in which the output Vao of the differential amplifier 43 is connected to the gate terminal, and the drain terminal and the source terminal thereof are the power source 8a of the differential amplifier 43. And the output terminal 4 of the reference voltage circuit.
これにより、プルアップ電流Ipuのうち、差動増幅器43が消費しない電流(余剰電流Ipu−Ia=クランプ電流I1)は、M11を介して基準電圧回路コア45へと供給される。この時、差動増幅器43の電源端子の電圧Vccaは、この余剰電流Ilを流すのに必要なM11のゲート−ソース間電圧|Vgs11|分だけ、差動増幅器43の出力電圧Vaoよりも高い電圧Vao+|Vgs11|にクランプされる。なお、ここで示したクランプ回路46の構成は一例であり、プルアップ電流Ipuの余剰電流を基準電圧回路コア45に流すことにより、差動増幅器43の電源電圧Vccaを差動増幅器43が正常に動作する範囲に維持するものであれば、他の回路構成でもよい。 As a result, of the pull-up current Ipu, a current that is not consumed by the differential amplifier 43 (surplus current Ipu−Ia = clamp current I1) is supplied to the reference voltage circuit core 45 via M11. At this time, the voltage Vcca at the power supply terminal of the differential amplifier 43 is higher than the output voltage Vao of the differential amplifier 43 by the amount of the gate-source voltage | Vgs11 | of M11 necessary to flow the surplus current Il. Clamped to Vao + | Vgs11 |. Note that the configuration of the clamp circuit 46 shown here is an example, and the differential amplifier 43 can be set to normalize the power supply voltage Vcca of the differential amplifier 43 by flowing the surplus current of the pull-up current Ipu to the reference voltage circuit core 45. Other circuit configurations may be used as long as they are maintained within the operating range.
バッファ回路44を構成するQ06、Q07のコレクタ端子は高電圧電源5に直接接続されており、高電圧電源5からバッファ回路43を経由して基準電圧回路コア45に電流を供給するようになっている。 The collector terminals of Q06 and Q07 constituting the buffer circuit 44 are directly connected to the high voltage power supply 5, and current is supplied from the high voltage power supply 5 to the reference voltage circuit core 45 via the buffer circuit 43. Yes.
これにより、基準電圧回路コア45に必要な電流Irのうち、クランプ回路46を介して供給されない不足分は、バッファ回路44から供給される。なお、ここで示したバッファ回路44の構成は一例であり、差動増幅器43の出力電圧Vaoに応じて高電圧電源5から基準電圧回路コア45へと供給する電流Ibが調整できるものであれば、他の回路構成でもよい。 As a result, of the current Ir required for the reference voltage circuit core 45, the shortage that is not supplied via the clamp circuit 46 is supplied from the buffer circuit 44. Note that the configuration of the buffer circuit 44 shown here is an example, as long as the current Ib supplied from the high voltage power supply 5 to the reference voltage circuit core 45 can be adjusted according to the output voltage Vao of the differential amplifier 43. Other circuit configurations may be used.
この基準電圧回路700において、プルアップ電流Ipuは、差動増幅器43の消費電流Iaよりも大きく、また、基準電圧回路コア45が必要とする電流Irと電流Iaの和よりも小さくする必要がある。 In this reference voltage circuit 700, the pull-up current Ipu needs to be larger than the consumption current Ia of the differential amplifier 43 and smaller than the sum of the current Ir and the current Ia required by the reference voltage circuit core 45. .
本実施例において、差動増幅器43の利得が十分に高く、V1=V2の仮想接地が成立しているとする。また、図24において、R11=R12であるとすると、抵抗R11,R21の両端電圧が等しいため、R11に流れる電流とR21に流れる電流は、それぞれ0.5Irで等しくなる。また、Q05とQ11のエミッタ面積比が1:5(図23および図24中の×1と×5は、Q05とQ11のエミッタ面積の比が1:5であることを表わす)であるとすると、「Ia=0.2×0.5×Ir=0.1Ir」となり、Ipu=Ia=0.1Irが差動増幅器43が正常に動作する下限の電流値となる。一方、IpuがIa+Ir=1.1Irを超えると、差動増幅器43によって基準電圧Vrefが制御できなくなり、基準電圧回路700が正常に動作しなくなる。したがって、基準電圧回路700を正常に動作させるためには、「0.1Ir<Ipu<1.1Ir」を常に満たすように、プルアップ電流Ipuを設定する必要がある。 In the present embodiment, it is assumed that the gain of the differential amplifier 43 is sufficiently high and a virtual ground of V1 = V2 is established. In FIG. 24, if R11 = R12, the voltages at both ends of the resistors R11 and R21 are equal, so the current flowing through R11 and the current flowing through R21 are equal to 0.5 Ir. If the emitter area ratio between Q05 and Q11 is 1: 5 (x1 and x5 in FIGS. 23 and 24 indicate that the emitter area ratio between Q05 and Q11 is 1: 5). “Ia = 0.2 × 0.5 × Ir = 0.1Ir”, and Ipu = Ia = 0.1Ir is the lower limit current value at which the differential amplifier 43 operates normally. On the other hand, when Ipu exceeds Ia + Ir = 1.1Ir, the reference voltage Vref cannot be controlled by the differential amplifier 43, and the reference voltage circuit 700 does not operate normally. Therefore, in order for the reference voltage circuit 700 to operate normally, it is necessary to set the pull-up current Ipu so that “0.1Ir <Ipu <1.1Ir” is always satisfied.
本実施例では、温度やプロセスの変動が有っても、IpuとIrの間に存在する制約条件を容易に満たすことができる回路として、IpuとIrと比例させる回路を開示している。以下では、これに関して説明する。 In the present embodiment, a circuit that is proportional to Ipu and Ir is disclosed as a circuit that can easily satisfy the constraints existing between Ipu and Ir even if there is a change in temperature or process. This will be described below.
まず、図22において、起動回路42は図8の起動回路32と同じ構成であるが、M07のドレイン端子の接続相手が異なっている。
図22〜図24の基準電圧回路700において、pチャネルMOSFETであるM08、M09、M10で構成されるカレントミラー回路B(47b)は、M07のドレイン電流をゲート端子とドレイン端子が接続されているM08で受け、これと比例する電流を、M09,M10のドレイン端子から出力している。また、M10のドレイン端子は、カレントミラー回路A(47a)の入力端子(M01のドレイン端子とM01,M02,M03のゲート端子が接続された端子)に接続されており、定電流源として動作するJFET48に対して優先的に電流を供給する構成となっている。したがって、M07のドレイン電流が増加し、M10のドレイン電流が増加すると、M03のドレイン電流が減少する。
First, in FIG. 22, the startup circuit 42 has the same configuration as the startup circuit 32 of FIG. 8, but the connection partner of the drain terminal of M07 is different.
In the reference voltage circuit 700 of FIGS. 22 to 24, the current mirror circuit B (47b) composed of p-channel MOSFETs M08, M09, and M10 has the drain terminal of M07 connected to the gate terminal and the drain terminal. The current received at M08 and proportional to the current is output from the drain terminals of M09 and M10. The drain terminal of M10 is connected to the input terminal of the current mirror circuit A (47a) (the terminal where the drain terminal of M01 and the gate terminals of M01, M02, and M03 are connected) and operates as a constant current source. The current is preferentially supplied to the JFET 48. Therefore, when the drain current of M07 increases and the drain current of M10 increases, the drain current of M03 decreases.
ここで、カレントミラー回路A,B(47a,47b)における各pチャネルMOSFETのミラー比を適切に設定すれば、最終的に、カレントミラー回路A(47a)の電流が0になり、Q02のコレクタ電流が全てM07を経由して、カレントミラー回路B(47b)に供給される状態へと静定させることが可能である。この時、カレントミラー回路A(47a)のM02のドレイン電流と、カレントミラー回路B(47b)のM09のドレイン電流の和がプルアップ電流Ipuであるから、前者が0となり、後者がIrに比例する電流(本実施例では、Q02とQ09のエミッタ面積比が1:1なので、0.5Ir)となるため、IpuはIrに比例することになる。 Here, if the mirror ratio of each p-channel MOSFET in the current mirror circuits A and B (47a, 47b) is set appropriately, the current of the current mirror circuit A (47a) finally becomes 0, and the collector of Q02 It is possible to stabilize the state where all currents are supplied to the current mirror circuit B (47b) via M07. At this time, since the sum of the drain current of M02 of the current mirror circuit A (47a) and the drain current of M09 of the current mirror circuit B (47b) is the pull-up current Ipu, the former is 0 and the latter is proportional to Ir. Current (in this embodiment, since the emitter area ratio of Q02 and Q09 is 1: 1, 0.5Ir), Ipu is proportional to Ir.
さらに、カレントミラー回路A,B(47a,47b)の各pチャネルMOSFETのミラー比と、IrおよびIpuの関係について説明する。ここでは、M01に対するM02,M03のミラー比をa2,a3とし、M08に対するM09,M10のミラー比をa9,a10とする。また、JFET48に流れる定電流をI00とする。 Further, the mirror ratio of each p-channel MOSFET of the current mirror circuits A and B (47a and 47b) and the relationship between Ir and Ipu will be described. Here, the mirror ratio of M02 and M03 to M01 is a2 and a3, and the mirror ratio of M09 and M10 to M08 is a9 and a10. A constant current flowing through the JFET 48 is assumed to be I00.
まず、M07が導通して、M08に電流が供給されるためには、「a3・I00<0.5Ir」を満たすように設計する必要がある。ただし、a3は起動不良を起こさない程度に大きくしておく。M08に電流が供給されると、M10を介してカレントミラー回路A(47a)に供給される電流が減少し、この結果、M03のドレイン電流が減少することで、M08に流れる電流がさらに増加していく。ここで、a10・0.5Ir≧Iooとなるように、a10を設定すれば、カレントミラー回路A(47a)に供給される電流が0となる状態に静定する。この時、M08には、Q02のコレクタ電流Ic2(本実施例では=0.5Ir)全てが供給されており、「Ipu=a09・Ic2」となる。a09の値は、Ipuが所定の範囲(本実施例では、「0.1Ir<Ipu<1.1Ir」)となるように設定する。また、a02に関しては、カレントミラー回路B(47b)に流れる電流が増加することでIpuの減少が起きないよう、「a02=a09/a10」に設定しておくとよい。これは、以下の理由による。 First, in order for M07 to conduct and current to be supplied to M08, it is necessary to design so as to satisfy “a3 · I00 <0.5Ir”. However, a3 is set large enough not to cause a start-up failure. When the current is supplied to M08, the current supplied to the current mirror circuit A (47a) via M10 decreases, and as a result, the drain current of M03 decreases, so that the current flowing through M08 further increases. To go. Here, if a10 is set so that a10 · 0.5Ir ≧ Ioo, the current supplied to the current mirror circuit A (47a) is settled to be zero. At this time, all of the collector current Ic2 of Q02 (= 0.5Ir in this embodiment) is supplied to M08, and “Ipu = a09 · Ic2”. The value of a09 is set so that Ipu falls within a predetermined range (in this embodiment, “0.1Ir <Ipu <1.1Ir”). As for a02, it is preferable to set “a02 = a09 / a10” so that the current flowing through the current mirror circuit B (47b) does not increase to reduce Ipu. This is due to the following reason.
すなわち、トランジスタM08に流れる電流をI8とすると、電流Ipuに関し、次式が成り立つ。
Ipu=a09・I8+a02(I00−a10・I8)
=a02・I00+(a09−a02・a10)I8
これより、a02=a09/a10としておけば、電流IpuがI8の影響を受けることがなくなる。
That is, when the current flowing through the transistor M08 is I8, the following equation is established for the current Ipu.
Ipu = a09 · I8 + a02 (I00−a10 · I8)
= A02 · I00 + (a09-a02 · a10) I8
Thus, if a02 = a09 / a10, the current Ipu is not affected by I8.
図22〜図24の基準電圧回路700では、クランプ回路46の電流が、GNDでなく基準電圧回路コアへ45と流れるため、図19〜図21の基準電圧回路600と比べて、消費電流を小さくすることができる。また、プルアップ電流Ipuを基準電圧回路コア45の消費電流Irの増減に対応して増減させる回路を用いることで、図22〜図24の基準電圧回路700で生じる、IpuとIrに関する制約条件を満たすことも容易である。 In the reference voltage circuit 700 of FIGS. 22 to 24, the current of the clamp circuit 46 flows to the reference voltage circuit core 45 instead of GND, so that the consumption current is smaller than that of the reference voltage circuit 600 of FIGS. can do. Further, by using a circuit that increases / decreases the pull-up current Ipu in accordance with the increase / decrease of the consumption current Ir of the reference voltage circuit core 45, constraints on Ipu and Ir that occur in the reference voltage circuit 700 of FIGS. It is easy to satisfy.
なお、参考までに示すと、トランジスタM01〜M03,M08〜M10に流れる電流をそれぞれI1〜I3,I8〜I10とすると、以下の式が成り立つ。但し、電流I1〜I3,I8〜I10は一方向にしか流れないのでI1≧0,I2≧0,I3≧0,I8≧0,I9≧0,I10≧0という制約条件があり、これらの電流が順方向に流れない領域では値をゼロとおく必要がある。 For reference, if the currents flowing through the transistors M01 to M03 and M08 to M10 are I1 to I3 and I8 to I10, respectively, the following equations are established. However, since the currents I1 to I3 and I8 to I10 flow only in one direction, there are constraints such as I1 ≧ 0, I2 ≧ 0, I3 ≧ 0, I8 ≧ 0, I9 ≧ 0, and I10 ≧ 0. It is necessary to set the value to zero in the region where does not flow in the forward direction.
I3+I8=KIr(Q02に流れる電流、K=0.5)
I1+I10=I00
I2=a2・I1
I3=a3・I1
I9=a9・I8
I10=a10・I8
これらの式より以下の式が成り立つ。
I3 + I8 = KIr (current flowing in Q02, K = 0.5)
I1 + I10 = I00
I2 = a2 · I1
I3 = a3 · I1
I9 = a9 · I8
I10 = a10 · I8
From these equations, the following equations hold.
I1=(I00−a10・KIr)/(1−a3・a10)
I8=(KIr−a3・I00)/(1−a3・a10)
Ipu=I2+I9
=a2・I1+a9・I8
={(a2−a3・a9)I00+(a9−a2・a10)KIr}/(1−a3・a10)
I1 = (I00-a10 · KIr) / (1-a3 · a10)
I8 = (KIr-a3 · I00) / (1-a3 · a10)
Ipu = I2 + I9
= A2 · I1 + a9 · I8
= {(A2-a3 * a9) I00 + (a9-a2 * a10) KIr} / (1-a3 * a10)
1,1a,1b,1c 定電圧回路
2,2a クランプ回路
3 電流供給回路
4 出力端子
5 高電圧電源
6 接地(グランド)
7,7a 増幅器
8 電源端子
8a 差動増幅器の電源端子
8b バッファ回路の電源端子
9,9a PMOSFET
10,11 高耐圧PMOSFET
12 J−FET
13,14,15,23,24,25 PMOSFET
16,17 npnトランジスタ
18 バイアス電流源
19 2段のpnpトランジスタ
21,22 pnpトランジスタ
26,27,29 NMOSFET
28 デプレッション型NMOSFET
31、41 電流供給回路
32,42 起動回路
33,43 差動増幅器
34,44 バッファ回路
35,45 基準電圧回路コア
36,46 クランプ回路
37,47a カレントミラー回路A
38,48 JFET(接合型電界効果トランジスタ)
47b カレントミラー回路B
100,200,300,400,600,700 基準電圧回路(本発明の基準電圧回路)
Cc 位相補償容量
Ipu プルアップ電流
Vcch 高電圧電源の電源電圧
Vcc 定電圧回路の電源電圧
Vref 基準電圧
Vs クランプ電圧
Vls レベルシフト電圧
Vlsm レベルシフト電圧(PMOSFET)
Vlsb レベルシフト電圧(2段のpnpトランジスタ)
R11,R21,R22,R41,R51 抵抗
D11,D12、D21,D22,D31,D32、D41,D42,
D51,D52 ダイオード
M01〜M06,M08〜M11 pチャネルMOSFET
M07 nチャネルMOSFET
Q01〜Q11 npnトランジスタ
I00 JFETに流れる電流
Vcca 差動増幅器の電源端子の電圧
Vccb バッファ回路の電源端子の電圧
Vao 差動増幅器の出力電圧
1, 1a, 1b, 1c Constant voltage circuit 2, 2a Clamp circuit 3 Current supply circuit 4 Output terminal 5 High voltage power supply 6 Ground (ground)
7, 7a Amplifier 8 Power supply terminal 8a Power supply terminal of differential amplifier 8b Power supply terminal of buffer circuit 9, 9a PMOSFET
10,11 High voltage PMOSFET
12 J-FET
13, 14, 15, 23, 24, 25 PMOSFET
16, 17 npn transistor 18 Bias current source 19 Two-stage pnp transistor 21, 22 pnp transistor 26, 27, 29 NMOSFET
28 Depletion type NMOSFET
31, 41 Current supply circuit 32, 42 Start-up circuit 33, 43 Differential amplifier 34, 44 Buffer circuit 35, 45 Reference voltage circuit core 36, 46 Clamp circuit 37, 47a Current mirror circuit A
38,48 JFET (junction field effect transistor)
47b Current mirror circuit B
100, 200, 300, 400, 600, 700 Reference voltage circuit (reference voltage circuit of the present invention)
Cc Phase compensation capacitor Ipu Pull-up current Vcch Power supply voltage of high voltage power supply Vcc Power supply voltage of constant voltage circuit Vref Reference voltage Vs Clamp voltage Vls Level shift voltage Vlsm Level shift voltage (PMOSFET)
Vlsb level shift voltage (two-stage pnp transistor)
R11, R21, R22, R41, R51 resistors D11, D12, D21, D22, D31, D32, D41, D42,
D51, D52 Diode M01-M06, M08-M11 p-channel MOSFET
M07 n-channel MOSFET
Q01 to Q11 npn transistor I00 Current flowing in JFET Vcca Voltage of power supply terminal of differential amplifier Vccb Voltage of power supply terminal of buffer circuit Vao Output voltage of differential amplifier
Claims (7)
電源端子を介して前記電流供給回路からプルアップ電流が供給されて基準電圧を生成する定電圧回路と、
前記電源端子の電圧をクランプするクランプ回路と、
を具備し、
前記クランプ回路は、前記基準電圧がそのゲート端子に入力されるpチャネルMOSトランジスタ、または前記基準電圧がそのベース端子に入力されるpnpトランジスタを具備し、前記電源端子の電圧がクランプされるクランプ電圧が、前記定電圧回路から出力される基準電圧と、前記pチャネルMOSトランジスタが導通するために必要となるゲート・ソース間電圧、または前記pnpトランジスタが導通するために必要となるベース・エミッタ間電圧の和以上であることを特徴とする基準電圧回路。 A current supply circuit connected to a high voltage power supply;
A constant voltage circuit that generates a reference voltage by supplying a pull-up current from the current supply circuit via a power supply terminal;
A clamp circuit for clamping a voltage of said power supply terminals,
Comprising
The clamp circuit includes a p-channel MOS transistor to which the reference voltage is input to its gate terminal, or a pnp transistor to which the reference voltage is input to its base terminal, and a clamp voltage at which the voltage of the power supply terminal is clamped Is a reference voltage output from the constant voltage circuit and a gate-source voltage required for the p-channel MOS transistor to be conductive, or a base-emitter voltage required for the pnp transistor to be conductive. reference voltage circuit, characterized in der Rukoto than the sum of.
前記定電圧回路は、第一の抵抗と第一の非線形素子の直列回路と、第二の抵抗と第三の抵抗と第二の非線形素子の直列回路とを並列に接続した基準電圧回路コアと、前記第一の非線形素子に掛かる電圧と、前記第二の非線形素子と前記第三の抵抗に掛かる合計電圧との差を増幅する差動増幅器を有し、
前記クランプ回路は、プルアップ電流から前記差動増幅器に流れる電流を差し引いた余剰電流を前記基準電圧回路コアへとバイパスさせ、
前記定電圧回路の電源電圧が、前記基準電圧に基づき駆動される前記クランプ回路によって前記基準電圧よりも高いクランプ電圧にクランプされることを特徴とする基準電圧回路。 Comprising a constant voltage circuit and a clamp circuit for generating a reference voltage;
The constant voltage circuit includes a reference voltage circuit core in which a series circuit of a first resistor and a first nonlinear element, and a series circuit of a second resistor, a third resistor, and a second nonlinear element are connected in parallel. A differential amplifier that amplifies a difference between a voltage applied to the first nonlinear element and a total voltage applied to the second nonlinear element and the third resistor;
The clamp circuit bypasses a surplus current obtained by subtracting a current flowing through the differential amplifier from a pull-up current to the reference voltage circuit core,
The reference voltage circuit, wherein a power supply voltage of the constant voltage circuit is clamped to a clamp voltage higher than the reference voltage by the clamp circuit driven based on the reference voltage.
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